JPH10143263A - 自己バイアス式定電流回路の起動回路、これを用いた定電流回路並びに演算増幅器 - Google Patents

自己バイアス式定電流回路の起動回路、これを用いた定電流回路並びに演算増幅器

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JPH10143263A
JPH10143263A JP8302130A JP30213096A JPH10143263A JP H10143263 A JPH10143263 A JP H10143263A JP 8302130 A JP8302130 A JP 8302130A JP 30213096 A JP30213096 A JP 30213096A JP H10143263 A JPH10143263 A JP H10143263A
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transistor
gate
drain
source
conductivity type
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JP8302130A
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Hidefumi Kushibe
部 秀 文 櫛
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/468—Regulating voltage or current wherein the variable actually regulated by the final control device is dc characterised by reference voltage circuitry, e.g. soft start, remote shutdown
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only

Abstract

(57)【要約】 【課題】 動作状態と非動作状態間の移動が円滑でノイ
ズ特性が良好な定電流回路の起動装置および定電流回
路、これを含む演算増幅器を提供する。 【解決手段】 出力停止信号ＰＤが非動作モードから動
作モードに変わったとき、バイアスノードＶＢを制御す
るトランジスタＭＮ３，ＭＰ６がオフになることを遅延
回路ＤＬあるいはスイッチＳＷ１で一瞬遅らせることに
より、バイアスノードを一時的に引き下げて確実な起動
を行うので、大きな容量が不要で、かつ容量を通じてノ
イズが混入するおそれもない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、自己バイアス式定
電流回路の起動装置、これを用いた定電流回路並びに演
算増幅器に関するものであり、特にアナログＡＳＩＣ等
に好適なものである。
【０００２】
【従来の技術】標準的な回路要素を予め基板上に形成し
ておき、顧客の要求により配線設計を行い、回路構成を
自由に変更することのできる集積回路であるＡＳＩＣ
（Application Specific Integrated Circuit)の需要が
増大している。ＡＳＩＣにはアナログ回路を対象とした
アナログＡＳＩＣもあり、論理回路、定電流回路、演算
増幅器などが含まれる。
【０００３】アナログ回路において回路動作の安定を図
るためには安定度の高い定電流回路は不可欠なものとな
っている。
【０００４】従来用いられている自己バイアス式定電流
回路装置の概略構成を図７に示す。この図において、電
源ＶDDと接地ＧＮＤとの間にｐチャネルＭＯＳトランジ
スタＭＰ１とｎチャネルＭＯＳトランジスタＭＮ１が直
列接続されるとともに、これと並列に、ｐチャネルＭＯ
ＳトランジスタＭＰ２、抵抗Ｒ１、ｎチャネルＭＯＳト
ランジスタＭＮ２が直列接続されている。
【０００５】トランジスタＭＰ１のゲートとトランジス
タＭＰ２のゲートは共通接続されてバイアス点ＶＢとな
っており、この共通接続点とトランジスタＭＰ１のドレ
イン間にゲートにパワーダウン信号ＰＤが供給されるト
ランジスタＭＰ３が接続され、この共通接続点と電源Ｖ
DDとの間にはゲートにパワーダウン信号ＰＤを反転した
信号ＰＤＢが与えられたトランジスタＭＰ４が接続され
ている。
【０００６】トランジスタＭＮ１のゲートはトランジス
タＭＮ２のドレインと抵抗Ｒ１との接続点に接続され、
トランジスタＭＮ２のゲートはトランジスタＭＰ２のド
レインと抵抗Ｒ１との接続点に接続されている。
【０００７】また、ソースがＶDDに、ドレインが上述し
たゲート共通接続点にそれぞれ接続され、ゲートにパワ
ーダウン信号の反転信号ＰＤＢが与えられるトランジス
タＭＰ４、および共通接続点がゲートに接続され、ソー
スが電源ＶDDに、ドレインが負荷接続端子Ｔに接続され
たＰチャネルＭＯＳトランジスタＭＰ５が設けられてい
る。トランジスタＭＰ１とトランジスタＭＰ５とは電流
ミラーを構成しているので、トランジスタＭＰ１を流れ
る電流Ｉ１とトランジスタＭＰ５を流れる電流Ｉ２とは
等しくなり、負荷接続端子と接地間に接続された負荷に
は一定の電流が流れることになる。
【０００８】パワーダウン信号がゲートに供給されるト
ランジスタＭＰ３および、パワーダウン信号の反転信号
がゲートに供給されるトランジスタＭＰ４はこの定電流
回路動作を動作させるための起動あるいは停止させるた
めのスイッチとなっている。以下、この回路の動作を説
明する。負荷接続端子Ｔには適当な負荷が接続されてい
るものとする。
【０００９】動作時には、トランジスタＭＰ３のゲート
にはパワーダウン信号ＰＢとして「Ｈ」レベルの信号が
与えられるため、このトランジスタはオンし、一方、ト
ランジスタＭＰ４のゲートには「Ｌ」レベルの信号が与
えられるので、トランジスタＭＰ４はオフである。この
結果、トランジスタＭＰ１、ＭＰ２、ＭＮ２もオンとな
る。この結果、抵抗Ｒ１に電流が流れ、この抵抗の一端
に現れる電圧によりトランジスタＭＮ１もオンとなる。
この結果、トランジスタＭＰ１には電流Ｉ１が流れ、こ
のトランジスタと電流ミラーを構成するトランジスタＭ
Ｐ５にも同じ電流Ｉ２が流れる。
【００１０】一方、非動作時には、パワーダウン信号Ｐ
Ｄが「Ｌ」レベル、信号ＰＤＢが「Ｈ」となるため、ト
ランジスタＭＰ３はオフ、トランジスタＭＰ４はオンと
なって、バイアス電位ＶＢは電源電圧ＶDDに引上げら
れ、トランジスタＭＰ１およびＭＰ２はオフとなり、電
流Ｒ１は流れず、定電流は発生しない。このとき、トラ
ンジスタＭＰ１、ＭＰ２、ＭＰ３のドレイン電圧はそれ
ぞれＶSSとなっている。
【００１１】
【発明が解決しようとする課題】しかしながら、非動作
状態にあっては、前述したようにトランジスタＭＰ１、
ＭＰ２、ＭＰ３のドレイン電圧はそれぞれＶSSとなって
いるため、次にトランジスタＭＰ３をオン、ＭＰ４をオ
フとして再び動作状態にしてもトランジスタＭＰ１、Ｍ
Ｐ２がオフ状態となっているため回路に電流が流れず、
バイアス回路が機能しないという問題があった。
【００１２】これを解決するため、図８に示すように、
パワーダウン信号ＰＤ端子ＰＤとバイアス点ＶＢ間に起
動回路としてのキャパシタＣ１を接続し、この容量によ
りバイアス点を強制的に引き下げることが提案されてい
る。
【００１３】しかしながら、図８に示される従来の自己
バイアス式定電流回路の起動回路にあっては、動作状態
ではバイアス点ＶＢが容量Ｃ１を介してＶSS側に接続さ
れることになるため、ＶSS側の電源にノイズが乗った場
合、容量Ｃ１を介してＶＢにノイズが乗ることがある。
このような場合には回路のＰＳＲＲ（Power Supply Red
uction Ratio）特性、すなわち電源電圧を与えたときに
出力電圧が変化する率が劣化するという問題があった。
【００１４】また、バイアス点に負荷となるゲート等の
容量が多数接続されている場合には、確実に起動させる
ためには大きな容量が必要となり、容量の占める面積が
大きくなるという問題もあった。例えば、負荷が数ｐＦ
である場合、キャパシタとしてはその数倍の容量、例え
ば２０ｐＦの容量が必要となり、この容量を確保するた
めに容量の占める面積は非常に大きいものとなって素子
の面積効率を低下させる。
【００１５】本発明はこのような問題を解決するために
なされたもので、ＰＳＲＲ特性を劣化させず、かつ占有
面積の増加を招かない、自己バイアス式定電流回路の起
動装置、およびこれを用いた定電流回路並びに演算増幅
器を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明によれば、ゲート
が共通接続された、電流ミラー回路をなす同一導電型の
第１及び第２のＭＯＳトランジスタと、動作時に前記ゲ
ート共通接続点の電位を所定のバイアス電位にするバイ
アス設定手段とを有する自己バイアス式定電流回路の起
動回路において、前記起動回路は前記共通接続点の電位
を制御するトランジスタと、このトランジスタは起動を
行うためにハイインピーダンスになる際、前記共通接続
点の電位を一旦基準電位に引き下げるべくローインピー
ダンス状態となるように制御する制御手段とを備えたこ
とを特徴とする。
【００１７】また、本発明にかかる自己バイアス式定電
流回路は、ゲートが共通接続された、電流ミラー回路を
なす同一導電型の第１及び第２のＭＯＳトランジスタ
と、動作時に前記ゲート共通接続点の電位を所定のバイ
アス電位にするバイアス設定手段と、前記共通接続点の
電位を制御するトランジスタと、このトランジスタは起
動を行うためにハイインピーダンスになる際、前記共通
接続点の電位を一旦基準電位に引き下げるべくローイン
ピーダンス状態となるように制御する制御手段を有する
起動回路とを備える。
【００１８】また、定電流回路用の起動回路の他の態様
によれば、ソースに第１の電源が接続された第１導電型
の第１のトランジスタと、この第１のトランジスタのゲ
ートにゲートが接続され、前記第１のトランジスタのソ
ースにソースが接続された第１導電型の第２のトランジ
スタと、前記第１のトランジスタのドレインにドレイン
が接続され、前記第１および第２のトランジスタのゲー
ト共通接続点にソースが接続され、ゲートに非動作信号
が与えられる第１導電型の第３のトランジスタと、ソー
スに第１の電源が接続され、ドレインに前記ゲート共通
接続点であるバイアス点が接続され、ゲートに前記非動
作信号の反転信号が与えられる第１導電型の第４のトラ
ンジスタと、前記第１のトランジスタのドレインにドレ
インが接続され、ソースに第２の電源が接続された第２
導電型の第５のトランジスタと、前記第２のトランジス
タのドレインに抵抗を介してドレインが接続され、ソー
スが第２の電源に接続され、ゲートが前記抵抗と前記第
２のトランジスタのドレインとの接続点に接続され、前
記抵抗とドレインの接続点には前記第５のトランジスタ
のゲートが接続された第２導電型の第６のトランジスタ
と、前記非動作信号が基板端子とソースに接続され、ド
レインが前記バイアス点に接続され、ゲートには前記非
動作信号が遅延回路を介して与えられる第２導電型の第
７のトランジスタを備えたことを特徴とする。
【００１９】この第７のトランジスタは前記非動作信号
の反転信号が基板端子とソースに接続され、ドレインが
前記第５のトランジスタのゲートに接続され、ゲートに
は前記非動作信号の反転信号が遅延回路を介して与えら
れる第１導電型のものでも良い。
【００２０】本発明にかかる定電流回路は、このような
起動回路に、前記バイアス点にゲートが接続され、ソー
スが前記第１の電源に接続され、ドレインが負荷を介し
て前記第２の電源に接続され、前記第１のトランジスタ
と電流ミラー回路を構成する第１導電型の第８のトラン
ジスタとを備えることで実現される。
【００２１】さらに、本発明にかかる演算増幅器は、こ
のような定電流回路を第１及び第２の入力をそれぞれゲ
ート入力とする差動対をなす第９及び第１０のトランジ
スタに対する定電流源と、出力回路の定電流源として用
いることで実現される。
【００２２】この定電流回路の起動回路では出力停止信
号ＰＤが「Ｈ」から「Ｌ」に変わって非動作モードから
動作モードに変わったとき、第３のｎチャネルＭＯＳト
ランジスタのドレインと基板は「Ｌ」となるが、遅延回
路の存在のためにゲートが「Ｈ」のままとなっているの
でＶＢを「Ｌ」に引き下げる。遅延時間の後に、第３の
ｎチャネルトランジスタのゲートが「Ｌ」となってこの
トランジスタはオフする。これによりバイアスノードが
「Ｌ」になり、自己バイアス回路に流れて起動される。
【００２３】このような起動回路では、ＶSS側とバイア
スノードに容量が存在しないため、ＰＳＲＲが低下する
おそれはなく、さらに、トランジスタでバイアスノード
を引き下げるので従来のように大きな容量は不要であ
り、面積の増加を招かない。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態のいく
つかについて図面を参照して説明する。
【００２５】図１は本発明の第一の自己バイアス式定電
流回路の起動装置の構成を示している。同図において、
図８と同じ構成要素には同じ参照符号を付してその詳細
な説明は省略する。
【００２６】図１と図８の相違点は、図８におけるキャ
パシタＣ１を削除し、代わりにバイアスノードＶＢにＮ
チャネルＭＯＳトランジスタＭＮ３のドレインを接続
し、ＭＮ３のソースと基板にはパワーダウン信号ＰＤに
接続し、トランジスタＭＮ３のゲートにはパワーダウン
信号ＰＤを２つの直列接続されたインバータＩＮＶ１お
よびＩＮＶ２でなる遅延回路ＤＬを通した信号を接続し
ている。
【００２７】次にこの回路の動作を説明する。パワーダ
ウン状態ではＰＤ＝「Ｈ」、ＰＤＢ＝「Ｌ」となってい
るので、トランジスタＭＰ３がオフしＭＰ４がオンす
る。この状態ではＶＢ＝「Ｈ」となるので回路には電流
が流れない。
【００２８】一方、定電流を発生させるべく動作状態に
するため、ＰＤ＝「Ｈ」→「Ｌ」、ＰＤＢ＝「Ｌ」→
「Ｈ」と変化させると、トランジスタＭＮ３のソースと
基板は「Ｌ」となるが、ゲートは遅延回路ＤＬによる遅
延時間の間は「Ｈ」状態となるので、バイアス電位ＶＢ
は「Ｌ」電位に引っ張られる。よって、トランジスタＭ
Ｐ１とＭＰ２がオンし、回路に電流が流れはじめる。遅
延時間を経過すると、トランジスタＭＮ３のゲートは
「Ｌ」となるのでこのトランジスタＭＮ３はオフし、バ
イアス電位ＶＢは定常状態で安定する。
【００２９】次に、ＰＤ＝「Ｌ」→「Ｈ」、ＰＤＢ＝
「Ｈ」→「Ｌ」と変化したときには、トランジスタＭＮ
３のソースと基板が「Ｈ」となり、ゲートは遅延時間の
後「Ｌ」から「Ｈ」となるので、この間ＭＮ３はオフ状
態である。したがって、本回路は速やかにパワーダウン
状態となる。
【００３０】以上のように、この実施の形態では、ＶSS
とＶＢとの間に容量を接続することなく起動できるの
で、ＶSSにノイズがあってもＶＢに影響を受けることが
ない。よって、ＰＳＲＲ特性が劣化することもない。さ
らに、トランジスタでバイアスノードを引き下げるので
従来のように大きな容量が必要となることもなく、面積
も小さくなる。
【００３１】図２は本発明にかかる自己バイアス式定電
流回路の起動装置の第２の実施の形態の構成を示してい
る。この実施の形態では、ドレインにトランジスタＭＮ
１のゲートが接続され、ソースと基板にはパワーダウン
信号ＰＤＢが与えられ、ゲートにはＰＤＢに遅延回路Ｄ
Ｌを通した信号が与えられる、ｐチャネルＭＯＳトラン
ジスタＭＰ６を備えている。
【００３２】この回路の動作を説明する。パワーダウン
状態ではＰＤ＝「Ｈ」、ＰＤＢ＝「Ｌ」となっているの
で、トランジスタＭＰ３がオフしＭＰ４がオンする。こ
の状態ではＶＢ＝「Ｈ」となるので回路には電流が流れ
ない。
【００３３】次に、ＰＤ＝「Ｈ」→「Ｌ」、ＰＤＢ＝
「Ｌ」→「Ｈ」のように変化するとトランジスタＭＰ６
のソースと基板は「Ｈ」となるが、ゲートは遅延回路の
遅延時間の間は「Ｈ」状態となるので、トランジスタＭ
Ｐ６がオンし、これによりトランジスタＭＮ１がオン
し、トランジスタＭＰ１にも電流が流れる。よって、回
路がオン状態となり電流が流れ始める。遅延時間経過
後、トランジスタＭＰ６のゲートは「Ｈ」となるのでオ
フし、バイアスノードＶＢは定常状態で安定する。
【００３４】さらに、ＰＤ＝「Ｌ」→「Ｈ」、ＰＤＢ＝
「Ｈ」→「Ｌ」のときには、トランジスタＭＰ５のソー
スと基板が「Ｌ」となり、ゲートは遅延時間の後、
「Ｈ」から「Ｌ］に変化するので、この間ＭＰ５はオフ
状態である。したがって、本回路は速やかにパワーダウ
ン状態となる。
【００３５】この実施の形態では、ＶSSとＶＢとの間に
容量を接続することなく起動できるので、ＶSSにノイズ
があってもＶＢに影響を受けることがない。よって、Ｐ
ＳＲＲ特性が劣化することもない。さらに、トランジス
タでバイアスノードを引き下げるので従来のように大き
な容量が必要となることもなく、面積増加を招かない。
【００３６】なお、図１および図２の遅延回路では２段
のインバータを用いて遅延を作っているが、適当な遅延
時間、例えば１ｎｓの遅延を実現できるものであれば適
当な偶数段とすることができ、また抵抗と容量による遅
延回路でも良い。
【００３７】図３は図１の起動回路を定電流回路を備え
た演算増幅器に適用した実施の形態を示す回路図であ
る。
【００３８】この演算増幅器は、ゲートがバイアス点に
接続され、ソースがＶDDに接続され、定電流源となるｐ
チャネルＭＯＳトランジスタＭＰ１１、ソースがトラン
ジスタＭＰ１１のドレインに接続され、入力ＩＮ１およ
びＩＮ２をそれぞれゲート入力とする差動トランジスタ
対をなすｐチャネルＭＯＳトランジスタ対ＭＰ１２およ
びＭＰ１３、これらのトランジスタのドレインにそれぞ
れドレインが接続され、ゲートが共通接続され、ソース
が接地されたトランジスタＭＮ１１およびＭＮ１２から
なる増幅部を備える。また、その出力部は、定電流源を
なす前述したトランジスタＭＰ５と、そのドレインにド
レインが接続され、ソースが接地されたｎチャネルＭＯ
ＳトランジスタＭＮ１３と、これらのドレイン共通接続
点とトランジスタＭＮ１３のゲート間に直列接続された
抵抗Ｒ２およびキャパシタＣ２とを備え、前述したトラ
ンジスタＭＰ１３のドレインとＭＰ１２のドレインとの
接続点がトランジスタＭＮ１３のゲートに接続され、そ
のドレインが出力点ＯＵＴとなっている。
【００３９】この回路では起動回路としてのトランジス
タＭＮ１３および遅延回路は図１で説明したのと同様に
動作するため、演算増幅器の差動対および出力回路を流
れる電流は定電流となり、安定した演算増幅器出力を実
現することができる。
【００４０】図４は図３の演算増幅器において、起動回
路として図２に示したものを用いたものである。この構
成および動作は図３および図２に示したものと同じであ
るので、説明を省略する。
【００４１】図５および図６は起動回路の変形例を示す
ものである。これらの回路は、それぞれ図１および図２
において遅延回路ＤＬの代わりにスイッチＳＷ１を備え
るようにしたものである。このスイッチＳＷ１は動作時
に閉じられ、非動作時に開放されるものであり、信号Ｐ
ＤおよびＰＤＢの変化より僅かに遅れて切り換えられ
る。
【００４２】例えば図５の場合、動作状態にするため、
ＰＤ＝「Ｈ」→「Ｌ」、ＰＤＢ＝「Ｌ」→「Ｈ」と変化
させると、トランジスタＭＮ３のソースと基板は「Ｌ」
となるが、スイッチＳＷ１が閉じられるまでの間はゲー
トは「Ｌ」レベルになっていないので、導通状態にあ
り、バイアス電位ＶＢは「Ｌ」電位に引っ張られる。よ
って、トランジスタＭＰ１とＭＰ２がオンし、回路に電
流が流れはじめる。その後、スイッチＳＷ１が閉じられ
てトランジスタＭＮ３のゲートが「Ｌ」になるとこのト
ランジスタＭＮ３はオフし、バイアス電位ＶＢは定常状
態で安定する。
【００４３】次に、ＰＤ＝「Ｌ」→「Ｈ」、ＰＤＢ＝
「Ｈ」→「Ｌ」と変化したときには、トランジスタＭＮ
３のソースと基板が「Ｈ」となり、ゲートはスイッチが
開放された後徐々に「Ｌ」から「Ｈ」となるので、トラ
ンジスタＭＮ３はしばらくはオフ状態である。したがっ
て、本回路は速やかにパワーダウン状態となる。
【００４４】図６の場合も同様であり、スイッチＳＷ１
が遅延回路と同様の働きをすることがわかる。
【００４５】また、図５および図６において、起動回路
をなすトランジスタのゲートにスイッチＳＷ１を設ける
代わりに、基板電位を制御するスイッチＳＷ２を設ける
ようにしても良い。なお、基板構造によっては基板電位
の制御を行うための制御が制限されることがある。
【００４６】
【発明の効果】以上説明したように、本発明の自己バイ
アス式定電流回路の起動装置、定電流回路および演算増
幅器によれば、出力停止信号ＰＤが非動作モードから動
作モードに変わったとき、遅延等を利用してバイアスノ
ードを一時的に引き下げて確実な起動を行うので、大き
な容量が不要でかつ容量を通じてノイズが混入するおそ
れもない。
【図面の簡単な説明】
【図１】本発明の定電流回路の起動装置の第１の実施の
形態による構成を示す回路図。
【図２】本発明の定電流回路の起動装置の第２の実施の
形態による構成を示す回路図。
【図３】図１の定電流回路を組み込んだ演算増幅器の構
成を示す回路図。
【図４】図２の定電流回路を組み込んだ演算増幅器の構
成を示す回路図。
【図５】本発明の定電流回路の起動装置の第３の実施の
形態による構成を示す回路図。
【図６】本発明の定電流回路の起動装置の第４の実施の
形態による構成を示す回路図。
【図７】従来の自己バイアス式定電流回路の構成を示す
回路図。
【図８】図７において起動を円滑にするための構成を示
す回路図。
【符号の説明】
ＭＰ１，２，３，４，５，６，１１，１２，１３ ｐチ
ャネルＭＯＳトランジスタ ＭＮ１，２，３，１１，１２，１３ ｎチャネルＭＯＳ
トランジスタ Ｒ１，Ｒ２ 抵抗 Ｃ１，Ｃ２ 容量

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】ゲートが共通接続された、電流ミラー回路
    をなす同一導電型の第１及び第２のＭＯＳトランジスタ
    と、動作時に前記ゲート共通接続点の電位を所定のバイ
    アス電位にするバイアス設定手段とを有する自己バイア
    ス式定電流回路の起動回路において、 前記起動回路は前記共通接続点の電位を制御するトラン
    ジスタと、このトランジスタは起動を行うためにハイイ
    ンピーダンスになる際、前記共通接続点の電位を一旦基
    準電位に引き下げるべくローインピーダンス状態となる
    ように制御する制御手段とを備えたことを特徴とする起
    動回路。
  2. 【請求項２】前記制御手段は遅延回路であることを特徴
    とする請求項１に記載の起動回路。
  3. 【請求項３】前記制御手段は起動に遅れて操作される、
    前記トランジスタのゲートあるいは基板端子に設けられ
    たスイッチ手段であることを特徴とする請求項１に記載
    の起動回路。
  4. 【請求項４】ゲートが共通接続された、電流ミラー回路
    をなす同一導電型の第１及び第２のＭＯＳトランジスタ
    と、 動作時に前記ゲート共通接続点の電位を所定のバイアス
    電位にするバイアス設定手段と、 前記共通接続点の電位を制御するトランジスタと、この
    トランジスタは起動を行うためにハイインピーダンスに
    なる際、前記共通接続点の電位を一旦基準電位に引き下
    げるべくローインピーダンス状態となるように制御する
    制御手段を有する起動回路と、 を備えた自己バイアス式定電流回路。
  5. 【請求項５】ソースに第１の電源が接続された第１導電
    型の第１のトランジスタと、 この第１のトランジスタのゲートにゲートが接続され、
    前記第１のトランジスタのソースにソースが接続された
    第１導電型の第２のトランジスタと、 前記第１のトランジスタのドレインにドレインが接続さ
    れ、前記第１および第２のトランジスタのゲート共通接
    続点にソースが接続され、ゲートに非動作信号が与えら
    れる第１導電型の第３のトランジスタと、 ソースに第１の電源が接続され、ドレインに前記ゲート
    共通接続点であるバイアス点が接続され、ゲートに前記
    非動作信号の反転信号が与えられる第１導電型の第４の
    トランジスタと、 前記第１のトランジスタのドレインにドレインが接続さ
    れ、ソースに第２の電源が接続された第２導電型の第５
    のトランジスタと、 前記第２のトランジスタのドレインに抵抗を介してドレ
    インが接続され、ソースが第２の電源に接続され、ゲー
    トが前記抵抗と前記第２のトランジスタのドレインとの
    接続点に接続され、前記抵抗とドレインの接続点には前
    記第５のトランジスタのゲートが接続された第２導電型
    の第６のトランジスタと、 前記非動作信号が基板端子とソースに接続され、ドレイ
    ンが前記バイアス点に接続され、ゲートには前記非動作
    信号が遅延回路を介して与えられる第２導電型の第７の
    トランジスタを備えた、 定電流回路用の起動回路。
  6. 【請求項６】前記遅延回路が偶数段の直列インバータで
    構成されることを特徴とする請求項５に記載の定電流回
    路用の起動回路。
  7. 【請求項７】ソースに第１の電源が接続された第１導電
    型の第１のトランジスタと、 この第１のトランジスタのゲートにゲートが接続され、
    前記第１のトランジスタのソースにソースが接続された
    第１導電型の第２のトランジスタと、 前記第１のトランジスタのドレインにドレインが接続さ
    れ、前記第１および第２のトランジスタのゲート共通接
    続点にソースが接続され、ゲートに非動作信号が与えら
    れる第１導電型の第３のトランジスタと、 ソースに第１の電源が接続され、ドレインに前記ゲート
    共通接続点であるバイアス点が接続され、ゲートに前記
    非動作信号の反転信号が与えられる第１導電型の第４の
    トランジスタと、 前記第１のトランジスタのドレインにドレインが接続さ
    れ、ソースに第２の電源が接続された第２導電型の第５
    のトランジスタと、 前記第２のトランジスタのドレインに抵抗を介してドレ
    インが接続され、ソースが第２の電源に接続され、ゲー
    トが前記抵抗と前記第２のトランジスタのドレインとの
    接続点に接続され、前記抵抗とドレインの接続点には前
    記第５のトランジスタのゲートが接続された第２導電型
    の第６のトランジスタと、 前記非動作信号が基板端子とソースに接続され、ドレイ
    ンが前記バイアス点に接続され、ゲートには前記非動作
    信号が遅延回路を介して与えられる第２導電型の第７の
    トランジスタと、 前記バイアス点にゲートが接続され、ソースが前記第１
    の電源に接続され、ドレインが負荷を介して前記第２の
    電源に接続され、前記第１のトランジスタと電流ミラー
    回路を構成する第１導電型の第８のトランジスタと、 を備えた自己バイアス式定電流回路。
  8. 【請求項８】前記遅延回路が偶数段の直列インバータで
    構成されることを特徴とする請求項７に記載の定電流回
    路。
  9. 【請求項９】請求項７に記載の定電流回路を第１及び第
    ２の入力をそれぞれゲート入力とする差動対をなす第９
    及び第１０のトランジスタに対する定電流源と、出力回
    路の定電流源として用いることを特徴とする演算増幅
    器。
  10. 【請求項１０】ソースに第１の電源が接続された第１導
    電型の第１のトランジスタと、 この第１のトランジスタのゲートにゲートが接続され、
    前記第１のトランジスタのソースにソースが接続された
    第１導電型の第２のトランジスタと、 前記第１のトランジスタのドレインにドレインが接続さ
    れ、前記第１および第２のトランジスタのゲート共通接
    続点にソースが接続され、ゲートに非動作信号が与えら
    れる第１導電型の第３のトランジスタと、 ソースに第１の電源が接続され、ドレインに前記ゲート
    共通接続点であるバイアス点が接続され、ゲートに前記
    非動作信号の反転信号が与えられる第１導電型の第４の
    トランジスタと、 前記第１のトランジスタのドレインにドレインが接続さ
    れ、ソースに第２の電源が接続された第２導電型の第５
    のトランジスタと、 前記第２のトランジスタのドレインに抵抗を介してドレ
    インが接続され、ソースが第２の電源に接続され、ゲー
    トが前記抵抗と前記第２のトランジスタのドレインとの
    接続点に接続され、前記抵抗とドレインの接続点には前
    記第５のトランジスタのゲートが接続された第２導電型
    の第６のトランジスタと、 前記非動作信号の反転信号が基板端子とソースに接続さ
    れ、ドレインが前記第５のトランジスタのゲートに接続
    され、ゲートには前記非動作信号の反転信号が遅延回路
    を介して与えられる第１導電型の第７のトランジスタを
    備えた、 定電流回路用の起動回路。
  11. 【請求項１１】前記遅延回路が偶数段の直列インバータ
    で構成されることを特徴とする請求項１０に記載の定電
    流回路用の起動回路。
  12. 【請求項１２】ソースに第１の電源が接続された第１導
    電型の第１のトランジスタと、 この第１のトランジスタのゲートにゲートが接続され、
    前記第１のトランジスタのソースにソースが接続された
    第１導電型の第２のトランジスタと、 前記第１のトランジスタのドレインにドレインが接続さ
    れ、前記第１および第２のトランジスタのゲート共通接
    続点にソースが接続され、ゲートに非動作信号が与えら
    れる第１導電型の第３のトランジスタと、 ソースに第１の電源が接続され、ドレインに前記ゲート
    共通接続点であるバイアス点が接続され、ゲートに前記
    非動作信号の反転信号が与えられる第１導電型の第４の
    トランジスタと、 前記第１のトランジスタのドレインにドレインが接続さ
    れ、ソースに第２の電源が接続された第２導電型の第５
    のトランジスタと、 前記第２のトランジスタのドレインに抵抗を介してドレ
    インが接続され、ソースが第２の電源に接続され、ゲー
    トが前記抵抗と前記第２のトランジスタのドレインとの
    接続点に接続され、前記抵抗とドレインの接続点には前
    記第５のトランジスタのゲートが接続された第２導電型
    の第６のトランジスタと、 前記非動作信号の反転信号が基板端子とソースに接続さ
    れ、ドレインが前記第５のトランジスタのゲートに接続
    され、ゲートには前記非動作信号の反転信号が遅延回路
    を介して与えられる第１導電型の第７のトランジスタ
    と、 前記バイアス点にゲートが接続され、ソースが前記第１
    の電源に接続され、ドレインが負荷を介して前記第２の
    電源に接続され、前記第１のトランジスタと電流ミラー
    回路を構成する第１導電型の第８のトランジスタと、 を備えた自己バイアス式定電流回路。
  13. 【請求項１３】前記遅延回路が偶数段の直列インバータ
    で構成されることを特徴とする請求項７に記載の定電流
    回路。
  14. 【請求項１４】請求項１２に記載の定電流回路を第１及
    び第２の入力をそれぞれゲート入力とする差動対をなす
    第９及び第１０のトランジスタに対する定電流源と、出
    力回路の定電流源として用いることを特徴とする演算増
    幅器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109150172A (zh) * 2018-08-27 2019-01-04 南京胜跃新材料科技有限公司 一种vco启动电路

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1296888B1 (it) * 1997-12-19 1999-08-02 Sgs Thomson Microelectronics Circuito elettronico per generare un segnale di tensione stabile per polarizzare in lettura celle di memoria eprom a bassa tensione di
DE10015276A1 (de) 2000-03-28 2001-10-11 Infineon Technologies Ag Stromerzeugungseinrichtung und Spannungserzeugungseinrichtung
JP3512754B2 (ja) * 2001-04-27 2004-03-31 Ｎｅｃマイクロシステム株式会社 差動増幅回路及びこれを用いた多段差動増幅回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034626A (en) * 1990-09-17 1991-07-23 Motorola, Inc. BIMOS current bias with low temperature coefficient
KR0179842B1 (ko) * 1995-09-27 1999-04-01 문정환 전류원회로
JPH09114534A (ja) * 1995-10-13 1997-05-02 Seiko I Eishitsuku:Kk 基準電圧発生回路
US5777504A (en) * 1996-10-23 1998-07-07 International Business Machines Corporation Couple noise protection circuit technique

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109150172A (zh) * 2018-08-27 2019-01-04 南京胜跃新材料科技有限公司 一种vco启动电路
CN109150172B (zh) * 2018-08-27 2023-12-22 济南国科芯微电子科技有限公司 一种vco启动电路

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