JP3213179B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Computing Systems (AREA)
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に出力回路を有するものに関する。
特に出力回路を有するものに関する。
【０００２】
【従来の技術】異なる電源電圧で動作する集積回路を接
続する場合には、誤動作しないように次のようなインタ
フェースを考える必要がある。
続する場合には、誤動作しないように次のようなインタ
フェースを考える必要がある。
【０００３】図１０に、５Ｖの電源電圧で動作する論理
回路１１ａを含む集積回路チップ１１と、３Ｖの電源電
圧で動作する論理回路１２ａを含む集積回路チップ１２
とを接続する場合の構成を示す。論理回路１１ａから出
力された信号は、３Ｖの電源電圧で動作する出力バッフ
ァ１１ｂに入力され、出力端子１３より外部へ出力され
る。出力された信号は、図示されたように０〜３Ｖの範
囲をスイングする。この信号が集積回路チップ１２に入
力され、３Ｖの電源電圧で動作する入力バッファ１２ｂ
に与えられた後、同じ３Ｖの電源電圧で動作する論理回
路１２ａに入力される。このように、５Ｖの電源電圧で
動作する論理回路１１ａを含む集積回路チップ１１にお
いて、出力回路部分のみを３Ｖで動作させて、３Ｖの振
幅幅を持つ信号を出力している。
回路１１ａを含む集積回路チップ１１と、３Ｖの電源電
圧で動作する論理回路１２ａを含む集積回路チップ１２
とを接続する場合の構成を示す。論理回路１１ａから出
力された信号は、３Ｖの電源電圧で動作する出力バッフ
ァ１１ｂに入力され、出力端子１３より外部へ出力され
る。出力された信号は、図示されたように０〜３Ｖの範
囲をスイングする。この信号が集積回路チップ１２に入
力され、３Ｖの電源電圧で動作する入力バッファ１２ｂ
に与えられた後、同じ３Ｖの電源電圧で動作する論理回
路１２ａに入力される。このように、５Ｖの電源電圧で
動作する論理回路１１ａを含む集積回路チップ１１にお
いて、出力回路部分のみを３Ｖで動作させて、３Ｖの振
幅幅を持つ信号を出力している。
【０００４】図１１に、５Ｖの振幅幅を持つ信号を３Ｖ
の振幅幅を持つ信号に変換する出力回路部のより具体的
な回路構成を示す。出力バッファとして、プリバッファ
部とメインバッファ部とを有する。プリバッファ部は、
入力端子Ｎ１とノードＮ３との間に直列接続された２段
のインバータＩＶ１及びＩＶ２を有し、メインバッファ
部は入力端子Ｎ１とノードＮ４との間に接続されたイン
バータＩＶ３とを有する。インバータＩＶ１〜ＩＶ３
は、いずれも５Ｖの電源電圧で動作する。
の振幅幅を持つ信号に変換する出力回路部のより具体的
な回路構成を示す。出力バッファとして、プリバッファ
部とメインバッファ部とを有する。プリバッファ部は、
入力端子Ｎ１とノードＮ３との間に直列接続された２段
のインバータＩＶ１及びＩＶ２を有し、メインバッファ
部は入力端子Ｎ１とノードＮ４との間に接続されたイン
バータＩＶ３とを有する。インバータＩＶ１〜ＩＶ３
は、いずれも５Ｖの電源電圧で動作する。
【０００５】メインバッファ部は、プリバッファ部と異
なり電源電圧３Ｖで動作する。３Ｖの電源電圧端子と接
地電圧端子との間に、Ｎチャネル形ＭＯＳトランジスタ
（以下、Ｎ形Ｔｒと略す）ＴＮ０及びＴＮ１が直列に接
続されている。プリバッファ部におけるインバータＩＶ
１及びＩＶ２の出力が、メインバッファ部のＮ形ＴｒＴ
Ｎ０のゲートに与えられ、プリバッファ部のインバータ
ＩＶ３の出力がメインバッファ部のＮ形ＴｒＴＮ１のゲ
ートに入力される。
なり電源電圧３Ｖで動作する。３Ｖの電源電圧端子と接
地電圧端子との間に、Ｎチャネル形ＭＯＳトランジスタ
（以下、Ｎ形Ｔｒと略す）ＴＮ０及びＴＮ１が直列に接
続されている。プリバッファ部におけるインバータＩＶ
１及びＩＶ２の出力が、メインバッファ部のＮ形ＴｒＴ
Ｎ０のゲートに与えられ、プリバッファ部のインバータ
ＩＶ３の出力がメインバッファ部のＮ形ＴｒＴＮ１のゲ
ートに入力される。
【０００６】このような構成を有する出力回路の動作を
説明する。入力端子Ｎ１から５Ｖのハイレベルの入力信
号が入力されると、インバータＩＶ１の出力ノードＮ２
とインバータＩＶ３の出力ノードＮ４はローレベル（０
Ｖ）になり、インバータＩＶ２の出力ノードＮ３はハイ
レベル（５Ｖ）になる。これにより、Ｎ形ＴｒＴＮ０が
オンしＮ形ＴｒＴＮ１がオフし、この結果ハイレベル
（３Ｖ）の信号が出力ノードＮ５より外部に出力され
る。逆にローレベルの入力信号が入力された場合は、Ｎ
形ＴｒＴＮ０がオフしＮ形ＴｒＴＮ１がオンし、ローレ
ベルの信号が出力される。
説明する。入力端子Ｎ１から５Ｖのハイレベルの入力信
号が入力されると、インバータＩＶ１の出力ノードＮ２
とインバータＩＶ３の出力ノードＮ４はローレベル（０
Ｖ）になり、インバータＩＶ２の出力ノードＮ３はハイ
レベル（５Ｖ）になる。これにより、Ｎ形ＴｒＴＮ０が
オンしＮ形ＴｒＴＮ１がオフし、この結果ハイレベル
（３Ｖ）の信号が出力ノードＮ５より外部に出力され
る。逆にローレベルの入力信号が入力された場合は、Ｎ
形ＴｒＴＮ０がオフしＮ形ＴｒＴＮ１がオンし、ローレ
ベルの信号が出力される。
【０００７】
【発明が解決しようとする課題】しかし、従来の出力回
路には次のような問題があった。トランジスタと電源電
圧端子又は接地電圧端子との間、あるいは出力回路の出
力ノードＮ５にＩＣパッケージによる寄生容量が存在す
る。この寄生容量が原因となって、オーバシュートやリ
ンギングが発生する。図７に、オーバシュートやリンギ
ングが発生したときの出力波形の変化を示す。入力信号
のレベルがローレベルからハイレベル（５Ｖ）に変化す
ると、出力ノードＮ３のレベルがローレベルからハイレ
ベルへ変化する。出力レベルは本来３Ｖで一定になる
が、オーバシュートして３Ｖ以上まで上昇し、さらにリ
ンギングによる過渡現象が発生する。
路には次のような問題があった。トランジスタと電源電
圧端子又は接地電圧端子との間、あるいは出力回路の出
力ノードＮ５にＩＣパッケージによる寄生容量が存在す
る。この寄生容量が原因となって、オーバシュートやリ
ンギングが発生する。図７に、オーバシュートやリンギ
ングが発生したときの出力波形の変化を示す。入力信号
のレベルがローレベルからハイレベル（５Ｖ）に変化す
ると、出力ノードＮ３のレベルがローレベルからハイレ
ベルへ変化する。出力レベルは本来３Ｖで一定になる
が、オーバシュートして３Ｖ以上まで上昇し、さらにリ
ンギングによる過渡現象が発生する。
【０００８】出力ノードＮ５のレベルが３Ｖよりも大き
くオーバシュートすると、Ｎ形ＴｒＴＮ０及びＴＮ１は
共に完全にオフする。この結果、出力ノードＮ５に接続
された外部負荷に３Ｖを越えた出力レベルが保持され、
この保持状態により出力レベルが決定されることにな
る。
くオーバシュートすると、Ｎ形ＴｒＴＮ０及びＴＮ１は
共に完全にオフする。この結果、出力ノードＮ５に接続
された外部負荷に３Ｖを越えた出力レベルが保持され、
この保持状態により出力レベルが決定されることにな
る。
【０００９】本発明は上記事情に鑑みてなされたもの
で、オーバシュート及びリンギングの発生を抑制するこ
とが可能な半導体集積回路を提供することを目的とす
る。
で、オーバシュート及びリンギングの発生を抑制するこ
とが可能な半導体集積回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、入力信号を与えられ、第１の電源電圧を供給され増
幅して出力する第１のバッファ部と、前記第１のバッフ
ァ部から出力された信号を与えられ、第２の電源電圧を
供給され増幅して出力端子より外部に出力する第２のバ
ッファ部とを有する出力回路と、前記出力端子と接地電
圧端子との間に両端が接続され導通抵抗が変化するスイ
ッチング素子と、前記入力信号又は前記第１のバッファ
部から出力された信号を与えられて制御信号を生成して
前記スイッチング素子に与え、前記出力端子の電位が所
定値を越えないようにこのスイッチング素子の導通抵抗
を制御するバイアス回路とを備えたことを特徴とする。
は、入力信号を与えられ、第１の電源電圧を供給され増
幅して出力する第１のバッファ部と、前記第１のバッフ
ァ部から出力された信号を与えられ、第２の電源電圧を
供給され増幅して出力端子より外部に出力する第２のバ
ッファ部とを有する出力回路と、前記出力端子と接地電
圧端子との間に両端が接続され導通抵抗が変化するスイ
ッチング素子と、前記入力信号又は前記第１のバッファ
部から出力された信号を与えられて制御信号を生成して
前記スイッチング素子に与え、前記出力端子の電位が所
定値を越えないようにこのスイッチング素子の導通抵抗
を制御するバイアス回路とを備えたことを特徴とする。
【００１１】ここで、前記バイアス回路は、前記第２の
バッファ部から出力される信号と等価なレベルから所定
値だけ小さいレベルを持つ制御信号を出力することが望
ましい。
バッファ部から出力される信号と等価なレベルから所定
値だけ小さいレベルを持つ制御信号を出力することが望
ましい。
【００１２】また、前記第２のバッファ部は、前記第２
の電源電圧を供給する第２の電源電圧端子と接地電圧端
子との間に両端が直列に接続された第１のＮチャネル形
ＭＯＳトランジスタと第２のＮチャネル形ＭＯＳトラン
ジスタとを有し、この前記第１及び第２のＮチャネル形
ＭＯＳトランジスタの接続ノードが前記出力端子に接続
されており、前記スイッチング素子は両端が前記出力端
子と接地電圧端子との間に接続された第１のＰチャネル
形ＭＯＳトランジスタを有し、前記バイアス回路は、ド
レインが前記第２の電源電圧端子に接続されゲートが前
記第１の電源電圧を供給する第１の電源電圧端子に接続
された第３のＮチャネル形ＭＯＳトランジスタと、ソー
スが前記第３のＮチャネル形ＭＯＳトランジスタのソー
スに接続されゲート及びドレインが第１のノードに共通
接続された第２のＰチャネル形ＭＯＳトランジスタと、
ドレインが前記第１のノードに接続されゲートに前記入
力信号又は前記第１のバッファ部から出力された信号を
入力されソースが接地された第４のＮチャネル形ＭＯＳ
トランジスタと、ソースが前記第１の電源電圧端子に接
続されゲートに前記入力信号又は前記第１のバッファ部
から出力された信号を入力されソースが前記第１のノー
ドに接続された第３のＰチャネル形ＭＯＳトランジスタ
を有し、前記第１のノードは前記第１のＰチャネル形Ｍ
ＯＳトランジスタのゲートに接続されていてもよい。
の電源電圧を供給する第２の電源電圧端子と接地電圧端
子との間に両端が直列に接続された第１のＮチャネル形
ＭＯＳトランジスタと第２のＮチャネル形ＭＯＳトラン
ジスタとを有し、この前記第１及び第２のＮチャネル形
ＭＯＳトランジスタの接続ノードが前記出力端子に接続
されており、前記スイッチング素子は両端が前記出力端
子と接地電圧端子との間に接続された第１のＰチャネル
形ＭＯＳトランジスタを有し、前記バイアス回路は、ド
レインが前記第２の電源電圧端子に接続されゲートが前
記第１の電源電圧を供給する第１の電源電圧端子に接続
された第３のＮチャネル形ＭＯＳトランジスタと、ソー
スが前記第３のＮチャネル形ＭＯＳトランジスタのソー
スに接続されゲート及びドレインが第１のノードに共通
接続された第２のＰチャネル形ＭＯＳトランジスタと、
ドレインが前記第１のノードに接続されゲートに前記入
力信号又は前記第１のバッファ部から出力された信号を
入力されソースが接地された第４のＮチャネル形ＭＯＳ
トランジスタと、ソースが前記第１の電源電圧端子に接
続されゲートに前記入力信号又は前記第１のバッファ部
から出力された信号を入力されソースが前記第１のノー
ドに接続された第３のＰチャネル形ＭＯＳトランジスタ
を有し、前記第１のノードは前記第１のＰチャネル形Ｍ
ＯＳトランジスタのゲートに接続されていてもよい。
【００１３】さらに、前記出力端子と前記第１のＰチャ
ネル形ＭＯＳトランジスタのソースとの間に抵抗素子が
設けられていてもよい。
ネル形ＭＯＳトランジスタのソースとの間に抵抗素子が
設けられていてもよい。
【００１４】
【作用】第１の電源電圧を供給される第１のバッファ部
に入力信号が与えられて増幅され、この第１のバッファ
部から出力された信号が第２の電源電圧を供給される第
２のバッファ部に与えられて増幅された後出力端子より
出力される。このとき、バイアス回路が生成した制御信
号が出力端子と接地電圧端子との間に設けられたスイッ
チング素子に与えられ、出力端子の電位が所定値を越え
ないようにスイッチング素子の導通抵抗が制御される。
これにより、出力端子の電位が所定値を越えようとした
場合に出力端子と接地電圧端子との間に電流が流れて、
オーバシュート及びリンギングの発生が抑制される。
に入力信号が与えられて増幅され、この第１のバッファ
部から出力された信号が第２の電源電圧を供給される第
２のバッファ部に与えられて増幅された後出力端子より
出力される。このとき、バイアス回路が生成した制御信
号が出力端子と接地電圧端子との間に設けられたスイッ
チング素子に与えられ、出力端子の電位が所定値を越え
ないようにスイッチング素子の導通抵抗が制御される。
これにより、出力端子の電位が所定値を越えようとした
場合に出力端子と接地電圧端子との間に電流が流れて、
オーバシュート及びリンギングの発生が抑制される。
【００１５】バイアス回路が、第２のバッファ部から出
力される信号と等価なレベルから所定値だけ小さいレベ
ルを持つ制御信号を出力することで、出力端子の電位
と、スイッチング素子に与えられる制御信号の電位との
相対的な電位差が所定値を維持し、製造プロセスや電源
電圧の変動等の影響を受けずにスイッチング素子の導通
抵抗を最適に制御することが可能になる。
力される信号と等価なレベルから所定値だけ小さいレベ
ルを持つ制御信号を出力することで、出力端子の電位
と、スイッチング素子に与えられる制御信号の電位との
相対的な電位差が所定値を維持し、製造プロセスや電源
電圧の変動等の影響を受けずにスイッチング素子の導通
抵抗を最適に制御することが可能になる。
【００１６】第２のバッファ部が第１及び第２のＮチャ
ネル形ＭＯＳトランジスタを有し、スイッチング素子が
出力端子と接地電圧端子との間に両端が接続された第１
のＰチャネル形ＭＯＳトランジスタを有し、バイアス回
路が第３及び第４のＮチャネル形ＭＯＳトランジスタと
第２及び第３のＰチャネル形ＭＯＳトランジスタを有す
る場合は、出力端子からハイレベルの信号が出力される
ときに、第２のバッファ部の有する第１のＮチャネル形
ＭＯＳトランジスタとバイアス回路の有する第３のＮチ
ャネル形ＭＯＳトランジスタとは各端子に印加される電
圧が等価な関係になり、第１のＮチャネル形ＭＯＳトラ
ンジスタのソースから出力端子へ出力される信号の電位
と第３のＮチャネル形ＭＯＳトランジスタのソースから
第２のＰチャネル形ＭＯＳトランジスタのソースへ与え
られる電位とはほぼ等しい。これにより、第２のＰチャ
ネル形ＭＯＳトランジスタのドレインから第１のノード
を介して出力される制御信号の電位は、出力端子の電位
よりも第２のＰチャネル形ＭＯＳトランジスタの閾値電
圧だけ低くなる。このように、第１のＰチャネル形ＭＯ
Ｓトランジスタのゲートに入力される制御信号の電位が
出力端子の電位よりも第２のＰチャネル形ＭＯＳトラン
ジスタの閾値電圧だけ低いという相対的な電位差が保た
れることにより、製造プロセスや電源電圧等の変動を受
けずに第１のＰチャネル形ＭＯＳトランジスタは出力端
子の電位が所定値よりも高いと導通して出力端子と接地
電圧端子との間に電流を流すため、オーバシュトやリン
ギングの発生を有効に防止すると共に、第１のＮチャネ
ル形ＭＯＳトランジスタから第１のＰチャネル形ＭＯＳ
トランジスタを経て流れる貫通電流の増加も抑制するこ
とができる。
ネル形ＭＯＳトランジスタを有し、スイッチング素子が
出力端子と接地電圧端子との間に両端が接続された第１
のＰチャネル形ＭＯＳトランジスタを有し、バイアス回
路が第３及び第４のＮチャネル形ＭＯＳトランジスタと
第２及び第３のＰチャネル形ＭＯＳトランジスタを有す
る場合は、出力端子からハイレベルの信号が出力される
ときに、第２のバッファ部の有する第１のＮチャネル形
ＭＯＳトランジスタとバイアス回路の有する第３のＮチ
ャネル形ＭＯＳトランジスタとは各端子に印加される電
圧が等価な関係になり、第１のＮチャネル形ＭＯＳトラ
ンジスタのソースから出力端子へ出力される信号の電位
と第３のＮチャネル形ＭＯＳトランジスタのソースから
第２のＰチャネル形ＭＯＳトランジスタのソースへ与え
られる電位とはほぼ等しい。これにより、第２のＰチャ
ネル形ＭＯＳトランジスタのドレインから第１のノード
を介して出力される制御信号の電位は、出力端子の電位
よりも第２のＰチャネル形ＭＯＳトランジスタの閾値電
圧だけ低くなる。このように、第１のＰチャネル形ＭＯ
Ｓトランジスタのゲートに入力される制御信号の電位が
出力端子の電位よりも第２のＰチャネル形ＭＯＳトラン
ジスタの閾値電圧だけ低いという相対的な電位差が保た
れることにより、製造プロセスや電源電圧等の変動を受
けずに第１のＰチャネル形ＭＯＳトランジスタは出力端
子の電位が所定値よりも高いと導通して出力端子と接地
電圧端子との間に電流を流すため、オーバシュトやリン
ギングの発生を有効に防止すると共に、第１のＮチャネ
ル形ＭＯＳトランジスタから第１のＰチャネル形ＭＯＳ
トランジスタを経て流れる貫通電流の増加も抑制するこ
とができる。
【００１７】出力端子と第１のＰチャネル形ＭＯＳトラ
ンジスタとの間に抵抗素子が設けられている場合は、出
力端子の電位よりも、この抵抗素子により降下する電圧
分だけ低い電圧が第１のＰチャネル形ＭＯＳトランジス
タのソースに印加されることになり、第１のＰチャネル
形ＭＯＳトランジスタが導通するときの出力端子の電位
をこの抵抗素子の抵抗値を変えることで調整することが
できる。
ンジスタとの間に抵抗素子が設けられている場合は、出
力端子の電位よりも、この抵抗素子により降下する電圧
分だけ低い電圧が第１のＰチャネル形ＭＯＳトランジス
タのソースに印加されることになり、第１のＰチャネル
形ＭＯＳトランジスタが導通するときの出力端子の電位
をこの抵抗素子の抵抗値を変えることで調整することが
できる。
【００１８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１９】図１に、本発明の第１の実施例による半導
体集積回路の構成を示す。本実施例は、入力端子Ｎ６よ
り入力信号を入力されプリバッファ部及びメインバッフ
ァ部により増幅して出力端子Ｎ１２よりこの信号を出力
する出力回路２１と、オーバシュート及びリンギング対
策のために出力回路の出力ノードＮ１２と接地電圧端子
との間に両端が接続されたＰ形ＴｒＴＰ４と、入力信号
を与えられて、Ｐ形ＴｒＴＰ４の導通状態を制御するた
めの制御信号を生成してＰ形ＴｒＴＰ４のゲートに入力
するバイアス回路２２とを備えている。
体集積回路の構成を示す。本実施例は、入力端子Ｎ６よ
り入力信号を入力されプリバッファ部及びメインバッフ
ァ部により増幅して出力端子Ｎ１２よりこの信号を出力
する出力回路２１と、オーバシュート及びリンギング対
策のために出力回路の出力ノードＮ１２と接地電圧端子
との間に両端が接続されたＰ形ＴｒＴＰ４と、入力信号
を与えられて、Ｐ形ＴｒＴＰ４の導通状態を制御するた
めの制御信号を生成してＰ形ＴｒＴＰ４のゲートに入力
するバイアス回路２２とを備えている。
【００２０】出力回路２１は、図１１に示された回路と
同様に、プリバッファ部として設けられ５Ｖの電源電圧
で動作するインバータＩＶ４〜ＩＶ６と、メインバッフ
ァ部として設けられ３Ｖの電源電圧で動作するＮ形Ｔｒ
ＴＮ２及びＴＮ３とを有する。
同様に、プリバッファ部として設けられ５Ｖの電源電圧
で動作するインバータＩＶ４〜ＩＶ６と、メインバッフ
ァ部として設けられ３Ｖの電源電圧で動作するＮ形Ｔｒ
ＴＮ２及びＴＮ３とを有する。
【００２１】Ｐ形ＴｒＴＰ４は、出力回路２１の出力ノ
ードＮ１２と接地電圧端子との間に両端が接続されてお
り、またこのトランジスタは５Ｖの電圧が印加された基
板に形成されている。
ードＮ１２と接地電圧端子との間に両端が接続されてお
り、またこのトランジスタは５Ｖの電圧が印加された基
板に形成されている。
【００２２】バイアス回路２２は、５Ｖの電源電圧端子
と接地電圧端子との間に直列に接続されたＮ形ＴｒＴＮ
４〜ＴＮ６と、５Ｖの電源電圧端子とＰ形ＴｒＴＰ４の
ゲートが接続されたノードＮ１０との間に両端が接続さ
れたＰ形ＴＰ２とを有している。Ｎ形ＴｒＴＮ４は、ド
レインが５Ｖの電源電圧端子に接続され、ゲートが３Ｖ
の電源電圧端子に接続され、ソースがノードＮ１０に接
続されている。Ｎ形ＴｒＴＮ５は、ドレイン及びゲート
がノードＮ１０に接続されている。Ｎ形ＴｒＴＮ６は、
Ｎ形ＴｒＴＮ５のソースと接地電圧端子との間にドレイ
ン及びソースが接続されており、ゲートが入力端子Ｎ６
に接続されている。
と接地電圧端子との間に直列に接続されたＮ形ＴｒＴＮ
４〜ＴＮ６と、５Ｖの電源電圧端子とＰ形ＴｒＴＰ４の
ゲートが接続されたノードＮ１０との間に両端が接続さ
れたＰ形ＴＰ２とを有している。Ｎ形ＴｒＴＮ４は、ド
レインが５Ｖの電源電圧端子に接続され、ゲートが３Ｖ
の電源電圧端子に接続され、ソースがノードＮ１０に接
続されている。Ｎ形ＴｒＴＮ５は、ドレイン及びゲート
がノードＮ１０に接続されている。Ｎ形ＴｒＴＮ６は、
Ｎ形ＴｒＴＮ５のソースと接地電圧端子との間にドレイ
ン及びソースが接続されており、ゲートが入力端子Ｎ６
に接続されている。
【００２３】このような構成を有する本実施例は、次の
ように動作する。入力端子Ｎ６にハイレベル（５Ｖ）の
入力信号が入力された場合には、出力回路２１において
ノードＮ８がハイレベル（５Ｖ）、ノードＮ９がローレ
ベルになり、Ｎ形ＴｒＴＮ２がオンし、Ｎ形ＴｒＴＮ３
がオフする。これにより、出力端子Ｎ１２がハイレベル
になる。このときの出力端子Ｎ１２の出力レベルは、図
１１の出力回路では上述したようにオーバシュートして
３Ｖを越え、またリンギングが発生して不安定であっ
た。本実施例では、新たに付加されたバイアス回路２２
及びＰ形ＴｒＴＰ４が次のように動作する。
ように動作する。入力端子Ｎ６にハイレベル（５Ｖ）の
入力信号が入力された場合には、出力回路２１において
ノードＮ８がハイレベル（５Ｖ）、ノードＮ９がローレ
ベルになり、Ｎ形ＴｒＴＮ２がオンし、Ｎ形ＴｒＴＮ３
がオフする。これにより、出力端子Ｎ１２がハイレベル
になる。このときの出力端子Ｎ１２の出力レベルは、図
１１の出力回路では上述したようにオーバシュートして
３Ｖを越え、またリンギングが発生して不安定であっ
た。本実施例では、新たに付加されたバイアス回路２２
及びＰ形ＴｒＴＰ４が次のように動作する。
【００２４】バイアス回路２２にハイレベル（５Ｖ）の
入力信号が入力されると、これをゲートに入力されたＮ
形ＴｒＴＮ６がオンし、Ｐ形ＴｒＴＰ２がオフする。こ
れにより、ノードＮ１０の電位が低下する。このときの
ノードＮ１０の電位は、Ｎ形ＴｒＴＮ５の閾値電圧Ｖth
n とほぼ一致する。このノードＮ１０の電位が、制御信
号としてＰ形ＴｒＴＰ４のゲートに入力される。
入力信号が入力されると、これをゲートに入力されたＮ
形ＴｒＴＮ６がオンし、Ｐ形ＴｒＴＰ２がオフする。こ
れにより、ノードＮ１０の電位が低下する。このときの
ノードＮ１０の電位は、Ｎ形ＴｒＴＮ５の閾値電圧Ｖth
n とほぼ一致する。このノードＮ１０の電位が、制御信
号としてＰ形ＴｒＴＰ４のゲートに入力される。
【００２５】出力端子Ｎ１２の電位が３Ｖよりもオーバ
シュートして上昇し、Ｐ形ＴｒＴＰ４のゲートに入力さ
れている制御信号の電圧（ノードＮ１０の電圧）、即ち
Ｎ形ＴｒＴＮ５の閾値電圧Ｖthn と、Ｐ形ＴｒＴＰ４の
閾値電圧ＶthP とを加えたもの（Ｖthn ＋Ｖthp ）より
も高くなると、Ｐ形ＴｒＴＰ４がオンする。この結果、
出力端子Ｎ１２の出力電位はオーバシュートが抑制され
て、Ｖthn ＋Ｖthp のレベルまで低下し安定する。
シュートして上昇し、Ｐ形ＴｒＴＰ４のゲートに入力さ
れている制御信号の電圧（ノードＮ１０の電圧）、即ち
Ｎ形ＴｒＴＮ５の閾値電圧Ｖthn と、Ｐ形ＴｒＴＰ４の
閾値電圧ＶthP とを加えたもの（Ｖthn ＋Ｖthp ）より
も高くなると、Ｐ形ＴｒＴＰ４がオンする。この結果、
出力端子Ｎ１２の出力電位はオーバシュートが抑制され
て、Ｖthn ＋Ｖthp のレベルまで低下し安定する。
【００２６】このときには、Ｎ形ＴｒＴＮ２のドレイン
が接続された３Ｖの電源電圧端子とＮ形ＴｒＴＮ２、Ｐ
形ＴｒＴＰ４、及び接地電圧端子との間に、図示された
ように貫通電流Ｉが流れる。
が接続された３Ｖの電源電圧端子とＮ形ＴｒＴＮ２、Ｐ
形ＴｒＴＰ４、及び接地電圧端子との間に、図示された
ように貫通電流Ｉが流れる。
【００２７】入力端子Ｎ６にローレベルの入力信号が入
力された場合は、バイアス回路２２のＮ形ＴｒＴＮ６が
オフし、ノードＮ１０の電位が上昇する。この電位を制
御信号としてゲートに入力されたＰ形ＴｒＴＰ４はオフ
する。出力回路２１では、Ｎ形ＴｒＴＮ２がオフしＮ形
ＴｒＴＮ３がオンし、出力端子Ｎ１２の電位はローレベ
ルになる。
力された場合は、バイアス回路２２のＮ形ＴｒＴＮ６が
オフし、ノードＮ１０の電位が上昇する。この電位を制
御信号としてゲートに入力されたＰ形ＴｒＴＰ４はオフ
する。出力回路２１では、Ｎ形ＴｒＴＮ２がオフしＮ形
ＴｒＴＮ３がオンし、出力端子Ｎ１２の電位はローレベ
ルになる。
【００２８】また、バイアス回路２２におけるＰ形Ｔｒ
ＴＰ２とＮ形ＴｒＴＮ６は、バイアス回路２２の待機中
に貫通電流が流れないようにする作用がある。ローレベ
ルの入力信号がバイアス回路２２に入力された場合に
は、上述のようにＮ形ＴｒＴＮ６がオフするため、バイ
アス回路２２内で貫通電流は流れない。また、このとき
のノードＮ１０はＰ形ＴｒＴＰ２がオンしてハイレベル
になるため、Ｐ形ＴｒＴＰ４がオフし、図示されたよう
な貫通電流も流れない。これにより、消費電流の増加が
防止される。
ＴＰ２とＮ形ＴｒＴＮ６は、バイアス回路２２の待機中
に貫通電流が流れないようにする作用がある。ローレベ
ルの入力信号がバイアス回路２２に入力された場合に
は、上述のようにＮ形ＴｒＴＮ６がオフするため、バイ
アス回路２２内で貫通電流は流れない。また、このとき
のノードＮ１０はＰ形ＴｒＴＰ２がオンしてハイレベル
になるため、Ｐ形ＴｒＴＰ４がオフし、図示されたよう
な貫通電流も流れない。これにより、消費電流の増加が
防止される。
【００２９】図２に、本発明の第２の実施例の構成を示
す。第１の実施例と比較し、バイアス回路２３の構成が
相違する。このバイアス回路２３では、５Ｖの電源電圧
端子とＮ形ＴｒＴＮ６のドレインとの間に、抵抗Ｒ１及
びＲ２を直列に接続し、抵抗Ｒ１と抵抗Ｒ２との接続点
を、Ｐ形ＴｒＴＰ４のゲートに接続されたノードＮ１０
に接続している。これにより、抵抗Ｒ１と抵抗Ｒ２との
抵抗分割により発生した電位を制御信号としてノードＮ
１０に出力する。他の構成要素及び動作は第１の実施例
と同様であり、説明を省略する。
す。第１の実施例と比較し、バイアス回路２３の構成が
相違する。このバイアス回路２３では、５Ｖの電源電圧
端子とＮ形ＴｒＴＮ６のドレインとの間に、抵抗Ｒ１及
びＲ２を直列に接続し、抵抗Ｒ１と抵抗Ｒ２との接続点
を、Ｐ形ＴｒＴＰ４のゲートに接続されたノードＮ１０
に接続している。これにより、抵抗Ｒ１と抵抗Ｒ２との
抵抗分割により発生した電位を制御信号としてノードＮ
１０に出力する。他の構成要素及び動作は第１の実施例
と同様であり、説明を省略する。
【００３０】第１及び第２の実施例では、Ｐ形ＴｒＴＰ
４の動作は、ドレインが接続された出力端子Ｎ１２の出
力電位とゲートが接続されたノードＮ１０の電位との電
位差ＶGSにより決定される。この電位差ＶGSが小さすぎ
ると、Ｐ形ＴｒＴＰ４はオンせず出力端子Ｎ１２の電位
がオーバシュートするのを抑制できない。逆に、電位差
ＶGSが大きすぎると、Ｐ形ＴｒＴＰ４の導通抵抗が小さ
くなり過ぎて大きな貫通電流Ｉ（数ｍＡ〜数十ｍＡ）が
流れる。さらに、出力端子Ｎ１２の出力電位が３Ｖより
も下がり過ぎて、ノードＮ１０の電位、即ちＮ形ＴｒＴ
Ｎ５の閾値電圧Ｖthn とＰ形ＴｒＴＰ４の閾値電圧Ｖth
p を加えたレベルまで低下する。あるいは、貫通電流Ｉ
が流れた状態においてＮ形ＴｒＴＮ２とＰ形ＴｒＴＰ４
の抵抗分割により決定されるレベルまで出力端子Ｎ１２
の電位が低下する。
４の動作は、ドレインが接続された出力端子Ｎ１２の出
力電位とゲートが接続されたノードＮ１０の電位との電
位差ＶGSにより決定される。この電位差ＶGSが小さすぎ
ると、Ｐ形ＴｒＴＰ４はオンせず出力端子Ｎ１２の電位
がオーバシュートするのを抑制できない。逆に、電位差
ＶGSが大きすぎると、Ｐ形ＴｒＴＰ４の導通抵抗が小さ
くなり過ぎて大きな貫通電流Ｉ（数ｍＡ〜数十ｍＡ）が
流れる。さらに、出力端子Ｎ１２の出力電位が３Ｖより
も下がり過ぎて、ノードＮ１０の電位、即ちＮ形ＴｒＴ
Ｎ５の閾値電圧Ｖthn とＰ形ＴｒＴＰ４の閾値電圧Ｖth
p を加えたレベルまで低下する。あるいは、貫通電流Ｉ
が流れた状態においてＮ形ＴｒＴＮ２とＰ形ＴｒＴＰ４
の抵抗分割により決定されるレベルまで出力端子Ｎ１２
の電位が低下する。
【００３１】このように、出力端子Ｎ１２の出力電位
と、バイアス回路２２のノードＮ１０から出力される制
御信号の電圧との相対的な電位差により、Ｐ形ＴｒＴＰ
４の動作状態は大きく異なる。この電位差を最適なもの
とすることが、出力電位のオーバシュート防止及び消費
電流Ｉの低減を図る上で重要である。
と、バイアス回路２２のノードＮ１０から出力される制
御信号の電圧との相対的な電位差により、Ｐ形ＴｒＴＰ
４の動作状態は大きく異なる。この電位差を最適なもの
とすることが、出力電位のオーバシュート防止及び消費
電流Ｉの低減を図る上で重要である。
【００３２】本発明の第３の実施例は、出力電位とバイ
アス回路から出力される制御信号の電位との電位差が、
製造プロセスや電源電圧等のばらつきに依存せずに最適
なものに設定し得るように構成した点に特徴がある。
アス回路から出力される制御信号の電位との電位差が、
製造プロセスや電源電圧等のばらつきに依存せずに最適
なものに設定し得るように構成した点に特徴がある。
【００３３】図３に、第３の実施例の構成を示す。バイ
アス回路２４において、３Ｖの電源電圧端子と接地電圧
端子との間に、Ｎ形ＴｒＴＮ７、Ｐ形ＴｒＴＰ５及びＮ
形ＴｒＴＮ６のそれぞれの両端が直列に接続されてい
る。Ｎ形ＴｒＴＮ７のドレインが５Ｖの電源電圧端子に
接続され、ゲートは５Ｖの電源電圧端子に接続されてい
る。さらに、Ｐ形ＴｒＴＰ５のソースがＮ形ＴｒＴＮ７
のソースと共にノードＮ２１に接続され、ゲート及びド
レインがバイアス回路２４の出力ノードＮ１０に共通接
続されている。Ｎ形ＴｒＴＮ６のドレインはノードＮ１
０に接続され、ゲートは入力端子Ｎ６に接続され、ソー
スは接地されている。他の第１の実施例と同じ構成要素
には、同一の番号を付して説明を省略する。
アス回路２４において、３Ｖの電源電圧端子と接地電圧
端子との間に、Ｎ形ＴｒＴＮ７、Ｐ形ＴｒＴＰ５及びＮ
形ＴｒＴＮ６のそれぞれの両端が直列に接続されてい
る。Ｎ形ＴｒＴＮ７のドレインが５Ｖの電源電圧端子に
接続され、ゲートは５Ｖの電源電圧端子に接続されてい
る。さらに、Ｐ形ＴｒＴＰ５のソースがＮ形ＴｒＴＮ７
のソースと共にノードＮ２１に接続され、ゲート及びド
レインがバイアス回路２４の出力ノードＮ１０に共通接
続されている。Ｎ形ＴｒＴＮ６のドレインはノードＮ１
０に接続され、ゲートは入力端子Ｎ６に接続され、ソー
スは接地されている。他の第１の実施例と同じ構成要素
には、同一の番号を付して説明を省略する。
【００３４】入力端子Ｎ６にハイレベルの入力信号が入
力されると、第１、第２の実施例と同様にＮ形ＴｒＴＮ
２がオンしＮ形ＴｒＴＮ３がオフし、出力端子Ｎ１２の
電位が上昇する。
力されると、第１、第２の実施例と同様にＮ形ＴｒＴＮ
２がオンしＮ形ＴｒＴＮ３がオフし、出力端子Ｎ１２の
電位が上昇する。
【００３５】一方、バイアス回路２４のＮ形ＴｒＴＮ６
のゲートにも入力信号が入力され、オンする。さらに、
Ｎ形ＴｒＴＮ７はドレインに３Ｖの電圧が供給され、ゲ
ートに５Ｖの電圧が印加されており、ソースの電位はノ
ードＮ２１から５Ｖ−Ｖthn又は３Ｖにいずれか小さい
方を入力されることになる。このドレイン、ソース及び
ゲートの電圧関係は、出力回路２１におけるＮ形ＴｒＴ
Ｎ２と同じである。よって、Ｎ形ＴｒＴＮ７とＮ形Ｔｒ
ＴＮ２とは電気的に等価な関係にあり、出力回路２１の
出力端子Ｎ１２から出力される電位と、バイアス回路２
４のノードＮ２１の電位とはほぼ等しい。
のゲートにも入力信号が入力され、オンする。さらに、
Ｎ形ＴｒＴＮ７はドレインに３Ｖの電圧が供給され、ゲ
ートに５Ｖの電圧が印加されており、ソースの電位はノ
ードＮ２１から５Ｖ−Ｖthn又は３Ｖにいずれか小さい
方を入力されることになる。このドレイン、ソース及び
ゲートの電圧関係は、出力回路２１におけるＮ形ＴｒＴ
Ｎ２と同じである。よって、Ｎ形ＴｒＴＮ７とＮ形Ｔｒ
ＴＮ２とは電気的に等価な関係にあり、出力回路２１の
出力端子Ｎ１２から出力される電位と、バイアス回路２
４のノードＮ２１の電位とはほぼ等しい。
【００３６】ノードＮ２１の電位をドレインに供給され
たＰ形ＴｒＴＰ５は、ゲート及びドレインが短絡され共
にノードＮ１０に接続されている。このため、閾値電圧
Ｖthn だけノードＮ２１の電位よりも低いものがノード
Ｎ１０に出力される。
たＰ形ＴｒＴＰ５は、ゲート及びドレインが短絡され共
にノードＮ１０に接続されている。このため、閾値電圧
Ｖthn だけノードＮ２１の電位よりも低いものがノード
Ｎ１０に出力される。
【００３７】Ｐ形ＴｒＴＰ５とＰ形ＴｒＴＰ４とを比較
すると、Ｐ形ＴｒＴＰ５のソース電位（ノードＮ２１の
電位）と出力端子Ｎ２１の電位とは等価であり、またＰ
形ＴｒＴＰ５のゲート電位とＰ形ＴｒＴＰ４のゲート電
位とは共にノードＮ１０の電位で等しい。よって、Ｐ形
ＴｒＴＰ４及びＴＰ５はカレントミラー回路を構成す
る。
すると、Ｐ形ＴｒＴＰ５のソース電位（ノードＮ２１の
電位）と出力端子Ｎ２１の電位とは等価であり、またＰ
形ＴｒＴＰ５のゲート電位とＰ形ＴｒＴＰ４のゲート電
位とは共にノードＮ１０の電位で等しい。よって、Ｐ形
ＴｒＴＰ４及びＴＰ５はカレントミラー回路を構成す
る。
【００３８】この結果、出力端子Ｎ１２の電位が３Ｖよ
りもオーバシュートしようとすると、出力端子Ｎ１２か
らＰ形ＴｒＴＰ４を介して接地電圧端子へ電流Ｉが流れ
てオーバした分のレベルがカットされる。
りもオーバシュートしようとすると、出力端子Ｎ１２か
らＰ形ＴｒＴＰ４を介して接地電圧端子へ電流Ｉが流れ
てオーバした分のレベルがカットされる。
【００３９】入力端子Ｎ６にローレベルの信号が入力さ
れたときは、バイアス回路２４におけるＮ形ＴｒＴＮ６
がオフしＰ形ＴｒＴＰ２がオンし、ノードＮ１０の電位
が上昇するため、Ｐ形ＴｒＴＰ４はオフする。出力回路
２１は、第１及び第２の実施例と同様に動作し、出力端
子Ｎ１２の電位はローレベルになる。
れたときは、バイアス回路２４におけるＮ形ＴｒＴＮ６
がオフしＰ形ＴｒＴＰ２がオンし、ノードＮ１０の電位
が上昇するため、Ｐ形ＴｒＴＰ４はオフする。出力回路
２１は、第１及び第２の実施例と同様に動作し、出力端
子Ｎ１２の電位はローレベルになる。
【００４０】第３の実施例によれば、バイアス電圧２４
の出力ノードＮ１０からは、出力回路２１の出力端子１
２から出力される電圧よりもＰ形ＴｒＴＰ５の閾値電圧
Ｖthp 分だけ相対的に低い電圧を常時出力することがで
きる。従って、第１又は第２の実施例とは異なり、製造
プロセスや電源電圧の変動等にほとんど依存することな
くＰ形ＴｒＴＰ４の動作を最適に制御することができ
る。これにより、出力端子Ｎ１２の電位にオーバシュー
ト及びリンギングが発生するのを抑制することができ
る。さらに、Ｎ形ＴｒＴＮ２とＰ形ＴｒＴＰ４とを介し
て貫通電流Ｉが流れるのを十分に小さく抑えることが可
能である。
の出力ノードＮ１０からは、出力回路２１の出力端子１
２から出力される電圧よりもＰ形ＴｒＴＰ５の閾値電圧
Ｖthp 分だけ相対的に低い電圧を常時出力することがで
きる。従って、第１又は第２の実施例とは異なり、製造
プロセスや電源電圧の変動等にほとんど依存することな
くＰ形ＴｒＴＰ４の動作を最適に制御することができ
る。これにより、出力端子Ｎ１２の電位にオーバシュー
ト及びリンギングが発生するのを抑制することができ
る。さらに、Ｎ形ＴｒＴＮ２とＰ形ＴｒＴＰ４とを介し
て貫通電流Ｉが流れるのを十分に小さく抑えることが可
能である。
【００４１】図８に、第１又は第２の実施例において出
力端子より出力される電圧と貫通電流Ｉとを示し、図９
に第３の実施例における出力電圧及び貫通電流Ｉを示
す。第１及び第２の実施例によれば、図７に示された従
来の回路における出力電圧と比較して明らかなように、
オーバシュート及びリンギングが抑制される。但し、Ｐ
形ＴｒＴＰ４を設けて出力端子Ｎ１２から接地電圧端子
へ電流を流すことでオーバシュートを抑制するため、数
ｍＡ〜数十ｍＡ程度の貫通電流Ｉが流れる。第３の実施
例によれば、数μＡ〜数十μＡ程度に貫通電流Ｉを大幅
に減少させることができる。
力端子より出力される電圧と貫通電流Ｉとを示し、図９
に第３の実施例における出力電圧及び貫通電流Ｉを示
す。第１及び第２の実施例によれば、図７に示された従
来の回路における出力電圧と比較して明らかなように、
オーバシュート及びリンギングが抑制される。但し、Ｐ
形ＴｒＴＰ４を設けて出力端子Ｎ１２から接地電圧端子
へ電流を流すことでオーバシュートを抑制するため、数
ｍＡ〜数十ｍＡ程度の貫通電流Ｉが流れる。第３の実施
例によれば、数μＡ〜数十μＡ程度に貫通電流Ｉを大幅
に減少させることができる。
【００４２】図４に、本発明の第４の実施例の構成を示
す。第３の実施例と比較し、出力端子Ｎ１２とＰ形Ｔｒ
ＴＰ４のソースとの間に抵抗Ｒ２の両端を接続した点が
相違する。この抵抗Ｒ２を設けたことにより、Ｐ形Ｔｒ
ＴＰ４のソースには出力端子Ｎ１２の電圧よりもさらに
抵抗Ｒ２の電圧降下分だけ低い電圧が入力される。この
結果、出力電圧が抵抗Ｒ２による電圧降下分以上にオー
バシュートした場合に、Ｐ形ＴｒＴＰ４はオンする。他
の構成要素及び動作内容は、第３の実施例と同様であ
る。
す。第３の実施例と比較し、出力端子Ｎ１２とＰ形Ｔｒ
ＴＰ４のソースとの間に抵抗Ｒ２の両端を接続した点が
相違する。この抵抗Ｒ２を設けたことにより、Ｐ形Ｔｒ
ＴＰ４のソースには出力端子Ｎ１２の電圧よりもさらに
抵抗Ｒ２の電圧降下分だけ低い電圧が入力される。この
結果、出力電圧が抵抗Ｒ２による電圧降下分以上にオー
バシュートした場合に、Ｐ形ＴｒＴＰ４はオンする。他
の構成要素及び動作内容は、第３の実施例と同様であ
る。
【００４３】本発明の第５の実施例の構成を図５に示
す。この実施例は、バイアス回路２６のＰ形ＴｒＴＰ２
及びＮ形ＴｒＴＮ６のゲート電圧を、出力回路２１のノ
ードＮ８から供給する点が第４の実施例と相違する。本
実施例によっても、オーバシュ−ト及びリンギングの抑
制、さらに貫通電流の低減の効果を得ることができる。
しかし、第４の実施例のように、入力端子Ｎ６の電位に
よりＰ形ＴｒＴＰ２とＮ形ＴｒＴＮ６の動作を制御する
場合と、本実施例のようにノードＮ８の電位により制御
する場合とを比較すると、入力端子Ｎ６の電位を用いた
第４の実施例の方が応答性においてやや優れている。
す。この実施例は、バイアス回路２６のＰ形ＴｒＴＰ２
及びＮ形ＴｒＴＮ６のゲート電圧を、出力回路２１のノ
ードＮ８から供給する点が第４の実施例と相違する。本
実施例によっても、オーバシュ−ト及びリンギングの抑
制、さらに貫通電流の低減の効果を得ることができる。
しかし、第４の実施例のように、入力端子Ｎ６の電位に
よりＰ形ＴｒＴＰ２とＮ形ＴｒＴＮ６の動作を制御する
場合と、本実施例のようにノードＮ８の電位により制御
する場合とを比較すると、入力端子Ｎ６の電位を用いた
第４の実施例の方が応答性においてやや優れている。
【００４４】本発明の第６の実施例は、図６に示される
ような構成を備えている。この実施例では、トライステ
ート型の回路構成を有する。回路３１は、ＮＡＮＤゲー
トＮＡ１及びＮＡ２、ＮＯＲゲートＮＲ１、及びインバ
ータＩＮ１０を有し、入力信号Ａとイネーブル信号ＴＮ
及びＥＮが入力される。
ような構成を備えている。この実施例では、トライステ
ート型の回路構成を有する。回路３１は、ＮＡＮＤゲー
トＮＡ１及びＮＡ２、ＮＯＲゲートＮＲ１、及びインバ
ータＩＮ１０を有し、入力信号Ａとイネーブル信号ＴＮ
及びＥＮが入力される。
【００４５】入力信号Ａ及びイネーブル信号ＴＮはＮＡ
ＮＤゲートＮＡ１に入力される。このＮＡＮＤゲートＮ
Ａ１の出力とイネーブル信号ＥＮとがＮＯＲゲートＮＲ
１に入力され、このＮＯＲゲートＮＲ１の出力が出力回
路２１のインバータＩＶ４に入力される。さらに、イン
バータＩＶ１０にイネーブル信号ＥＮが入力され、この
出力とイネーブル信号ＴＮさらにＮＡＮＤゲートＮＡ１
の出力とが三入力ＮＡＮＤゲートＮＡ２に入力される。
このＮＡＮＤゲートＮＡ２の出力が、インバータＩＶ６
のゲートに入力される。
ＮＤゲートＮＡ１に入力される。このＮＡＮＤゲートＮ
Ａ１の出力とイネーブル信号ＥＮとがＮＯＲゲートＮＲ
１に入力され、このＮＯＲゲートＮＲ１の出力が出力回
路２１のインバータＩＶ４に入力される。さらに、イン
バータＩＶ１０にイネーブル信号ＥＮが入力され、この
出力とイネーブル信号ＴＮさらにＮＡＮＤゲートＮＡ１
の出力とが三入力ＮＡＮＤゲートＮＡ２に入力される。
このＮＡＮＤゲートＮＡ２の出力が、インバータＩＶ６
のゲートに入力される。
【００４６】回路３１は、イネーブル信号ＴＮがハイレ
ベルで、かつイネーブル信号ＥＮがローレベルの場合に
イネーブル状態になる。このとき、入力信号Ａのレベル
に応じて出力回路２１、バイアス回路２７及びＰ形Ｔｒ
ＴＰ４が動作する。この動作内容は、上述した第２の実
施例と同様である。
ベルで、かつイネーブル信号ＥＮがローレベルの場合に
イネーブル状態になる。このとき、入力信号Ａのレベル
に応じて出力回路２１、バイアス回路２７及びＰ形Ｔｒ
ＴＰ４が動作する。この動作内容は、上述した第２の実
施例と同様である。
【００４７】イネーブル信号ＴＮがローレベル、あるい
はイネーブル信号ＥＮがハイレベルの場合には、インバ
ータＩＶ４の入力側が接続されたノードＮ３１がローレ
ベルで、インバータＩＶ６の入力側が接続されたノード
Ｎ３２がハイレベルになる。この結果、Ｎ形ＴｒＴＮ２
及びＴＮ３が共にオフし、出力端子Ｎ１２はハイインピ
ーダンス状態になる。
はイネーブル信号ＥＮがハイレベルの場合には、インバ
ータＩＶ４の入力側が接続されたノードＮ３１がローレ
ベルで、インバータＩＶ６の入力側が接続されたノード
Ｎ３２がハイレベルになる。この結果、Ｎ形ＴｒＴＮ２
及びＴＮ３が共にオフし、出力端子Ｎ１２はハイインピ
ーダンス状態になる。
【００４８】上述した実施例は一例であり、本発明を限
定するものではない。例えば、出力回路は図１〜図６に
示されたものと同一である必要はなく、異なる電圧で動
作するバッファ部が２段設けられていればよい。また、
バイアス回路も図示された回路構成には限定されず、ハ
イレベルの信号が出力されるときにこの信号のレベルが
所定値を越えないように出力端子と接地電圧端子との間
に接続されたスイッチング素子の導通を制御し得るもの
であればよく、スイッチング素子もＰチャネル形ＭＯＳ
トランジスタには限定されず、バイアス回路から出力さ
れた制御信号に基づいて導通抵抗が変わるものであれば
よい。
定するものではない。例えば、出力回路は図１〜図６に
示されたものと同一である必要はなく、異なる電圧で動
作するバッファ部が２段設けられていればよい。また、
バイアス回路も図示された回路構成には限定されず、ハ
イレベルの信号が出力されるときにこの信号のレベルが
所定値を越えないように出力端子と接地電圧端子との間
に接続されたスイッチング素子の導通を制御し得るもの
であればよく、スイッチング素子もＰチャネル形ＭＯＳ
トランジスタには限定されず、バイアス回路から出力さ
れた制御信号に基づいて導通抵抗が変わるものであれば
よい。
【００４９】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、出力端子から出力された信号のレベル
が所定値を越えようとすると、出力端子と接地電圧端子
との間に接続されバイアス回路が生成した制御信号によ
り導通抵抗が制御されるスイッチング素子により抑制さ
れ、オーバシュート及びリンギングの発生を防止するこ
とができる。
積回路によれば、出力端子から出力された信号のレベル
が所定値を越えようとすると、出力端子と接地電圧端子
との間に接続されバイアス回路が生成した制御信号によ
り導通抵抗が制御されるスイッチング素子により抑制さ
れ、オーバシュート及びリンギングの発生を防止するこ
とができる。
【図１】本発明の第１の実施例による半導体集積回路の
構成を示した回路図。
構成を示した回路図。
【図２】本発明の第２の実施例による半導体集積回路の
構成を示した回路図。
構成を示した回路図。
【図３】本発明の第３の実施例による半導体集積回路の
構成を示した回路図。
構成を示した回路図。
【図４】本発明の第４の実施例による半導体集積回路の
構成を示した回路図。
構成を示した回路図。
【図５】本発明の第５の実施例による半導体集積回路の
構成を示した回路図。
構成を示した回路図。
【図６】本発明の第６の実施例による半導体集積回路の
構成を示した回路図。
構成を示した回路図。
【図７】従来の半導体集積回路における入出力電圧の時
間的変化を示した説明図。
間的変化を示した説明図。
【図８】本発明の第１又は第２の実施例による半導体集
積回路における入出力電圧及び貫通電流の時間的変化を
示した説明図。
積回路における入出力電圧及び貫通電流の時間的変化を
示した説明図。
【図９】本発明の第３の実施例による半導体集積回路に
おける入出力電圧及び貫通電流の時間的変化を示した説
明図。
おける入出力電圧及び貫通電流の時間的変化を示した説
明図。
【図１０】異なる電源電圧で動作する回路を接続すると
きの構成を示したブロック図。
きの構成を示したブロック図。
【図１１】従来の半導体集積回路の構成を示した回路
図。
図。
２１ 出力回路 ２２〜２７ バイアス回路 ＩＶ４〜ＩＶ６ インバータ ＴＮ２〜ＴＮ７ Ｎ形Ｔｒ ＴＰ２，ＴＰ４ Ｐ形Ｔｒ ＩＶ４〜ＩＶ６，ＩＶ１０ インバータ Ｒ２ 抵抗 ＮＡ１，ＮＡ２ ＮＡＮＤゲート ＮＲ１ ＮＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤 崎 友 啓 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (72)発明者 田 中 康 規 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0185
Claims (4)
- 【請求項１】入力信号を与えられ、第１の電源電圧を供
給され増幅して出力する第１のバッファ部と、前記第１
のバッファ部から出力された信号を与えられ、第２の電
源電圧を供給され増幅して出力端子より外部に出力する
第２のバッファ部とを有する出力回路と、 前記出力端子と接地電圧端子との間に両端が接続され導
通抵抗が変化するスイッチング素子と、 前記入力信号又は前記第１のバッファ部から出力された
信号を与えられて制御信号を生成して前記スイッチング
素子に与え、前記出力端子の電位が所定値を越えないよ
うにこのスイッチング素子の導通抵抗を制御するバイア
ス回路とを備えたことを特徴とする半導体集積回路。 - 【請求項２】前記バイアス回路は、前記第２のバッファ
部から出力される信号と等価なレベルから所定値だけ小
さいレベルを持つ制御信号を出力することを特徴とする
請求項１記載の半導体集積回路。 - 【請求項３】前記第２のバッファ部は、前記第２の電源
電圧を供給する第２の電源電圧端子と接地電圧端子との
間に両端が直列に接続された第１のＮチャネル形ＭＯＳ
トランジスタと第２のＮチャネル形ＭＯＳトランジスタ
とを有し、この前記第１及び第２のＮチャネル形ＭＯＳ
トランジスタの接続ノードが前記出力端子に接続されて
おり、 前記スイッチング素子は、両端が前記出力端子と接地電
圧端子との間に接続された第１のＰチャネル形ＭＯＳト
ランジスタを有し、 前記バイアス回路は、ドレインが前記第２の電源電圧端
子に接続されゲートが前記第１の電源電圧を供給する第
１の電源電圧端子に接続された第３のＮチャネル形ＭＯ
Ｓトランジスタと、ソースが前記第３のＮチャネル形Ｍ
ＯＳトランジスタのソースに接続されゲート及びドレイ
ンが第１のノードに共通接続された第２のＰチャネル形
ＭＯＳトランジスタと、ドレインが前記第１のノードに
接続されゲートに前記入力信号又は前記第１のバッファ
部から出力された信号を入力されソースが接地された第
４のＮチャネル形ＭＯＳトランジスタと、ソースが前記
第１の電源電圧端子に接続されゲートに前記入力信号又
は前記第１のバッファ部から出力された信号を入力され
ソースが前記第１のノードに接続された第３のＰチャネ
ル形ＭＯＳトランジスタを有し、前記第１のノードは前
記第１のＰチャネル形ＭＯＳトランジスタのゲートに接
続されていることを特徴とする請求項１又は２記載の半
導体集積回路。 - 【請求項４】前記出力端子と前記第１のＰチャネル形Ｍ
ＯＳトランジスタのソースとの間に抵抗素子が設けられ
ていることを特徴とする請求項１ないし３のいずれかに
記載の半導体集積回路。
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