KR100268781B1 - 반도체 장치의 입력 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리장치에서 사용되는 전류소모 감소형 입력 장치에 관한 것으로, 특히 출력 드라이버내 풀-업 및 풀-다운소자로서의 각 트랜지스터의 턴-온전위를 조절하여 대기모드시 전원전위 인가단으로부터 접지단으로 형성되는 전류경로를 차단시키므로써, 대기모드시 소모되는 불필요한 전력의 낭비를 막을 수 있도록 한 반도체 장치의 입력 장치를 제공하기 위한 기술에 관한 것이다.

Description

반도체 장치의 입력 장치
본 발명은 반도체 메모리 장치의 입력 장치에 관한 것으로, 특히 입력전압의 크기가 전원전압 레벨의 1/2인 경우에도 전류소모를 줄여 전체적인 메모리동작의 저전력화를 실현하도록 한 반도체 장치의 입력 장치에 관한 것이다.
반도체 장치에서 사용되는 일반적인 입력 장치의 일 예를 도 1a와 도 1b에 도시하였다. 도시된 도 1a의 입력 장치는 풀-업 소자로서의 P형 트랜지스터와 풀-다운 소자로서의 N형 트랜지스터로 이루어지는 CMOS 인버터형 구조를 하고 있다. 도 1b는 상기 도 1a에 도시된 입력 장치의 입력 신호에 대한 출력전류의 관계를 도시한다. 이때, 도 1b의 a는 출력전압 (Vout)이 로우레벨(Vss)인 경우의 입력전압 (Vin) 대 풀-업 소자인 P형 트랜지스터의 전류관계를 도시하며, b는 출력전압 (Vout)이 하이레벨(Vdd)인 경우의 입력전압 (Vin)과 풀-다운 소자인 N형 트랜지스터의 전류관계를 도시하며, c는 입력전압 (Vin) 변화시 전원전압(Vdd) 인가단으로부터 접지단으로 흐르는 전류의 크기를 도시한다.
도 1b에서 알 수 있듯이, 종래에 사용된 입력장치에서는 입력전압(Vin)의 전위레벨이 전원전압(Vdd)과 접지전압(Vss)의 중간 부근에 있을 경우, 상기 풀-업 소자로서의 P형 트랜지스터와 풀-다운 소자로서의 N형 트랜지스터간에 소정의 전류의 흐름이 발생하게 되면서, 불필요한 전류의 소모가 뒤따르게 되는 문제점이 발생한다.
도 2는 종래에 사용된 또 다른 입력 장치의 회로 구성도를 도시한다.
도 2에 도시된 입력 장치는 커런트-미러 구조의 비교수단을 부하단에 연결하고, 상기 비교수단의 출력단에 CMOS 인버터를 결합한 구성으로, 각각의 게이트단을 통해 입력전압(Vin)과 기준전압(Vref)을 수신하는 2개의 N형 트랜지스터(NMOS21, NMOS22) 및 상기 두 N형 트랜지스터(NMOS21, NMOS22)의 공통 소오스단과의 접지단 사이에 N형 트랜지스터(NMOS23)를 구비하여 구성된다.
이때, 상기 N형 트랜지스터(NMOS23)의 게이트단은 소정의 제어신호(Vcont)에 의하여 턴-온 여부가 제어되며, 상기 제어신호(Vcont)는 입력전압(Vin)이 인가되지 않는 경우 즉, 대기모드 상태에서 상기 N형 트랜지스터(NMOS23)에 로우레벨의 전압을 인가하여 비도전 상태를 유지하도록 하므로써, 불필요한 전류의 소모를 방지하는 기능을 한다.
그런데, 도 1a의 회로구성을 갖는 입력 장치에서와 마찬가지로, 본 입력 장치에서는 상기 입력 신호(Vin)의 전위레벨이 기준전압(Vref)의 전위수준과 비슷하게 되면, 전체 회로를 도통하는 전류량이 과다해지게 됨은 물론, 출력단의 출력신호가 일정하지 않게되어 동작 안정성을 저해시키는 문제점이 발생한다.
전술한 바와 같이, 종래에 사용된 입력 장치에서는 그 입력 신호(Vin) 전위가 상기 기준전압(Vref) 부근의 값을 가지게 되면, 회로가 대기상태인 동안에도 풀-업 및 풀-다운소자가 턴-온되어 동작하게 되므로써, 전원전압 인가단으로부터 접지단으로의 전류경로를 형성하게 되며, 그 결과 많은 양의 전류소모를 일으켜 저전력을 저해하는 문제점이 발생한다.
본 발명은 상기한 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 대기모드시의 전력소모를 감소시켜 저전력을 실현하도록 한 반도체 장치의 입력 장치를 제공하는데 있다.
제1a도, 제1b도는 CMOS 인버터 수단을 이용한 종래의 입력 장치와 그 전류-전압 특성을 나타낸 도면.
제2도는 종래에 사용된 또 다른 입력 장치의 회로 구성도.
제3도는 본 발명에 따른 입력 장치의 제1실시예를 나타내는 회로 구성도.
제4도는 본 발명에 따른 입력 장치의 제2실시예를 나타내는 회로 구성도.
제5도는 본 발명에 따른 입력 장치의 제3실시예를 나타내는 회로 구성도.
제6도는 본 발명에 따른 입력 장치의 제4실시예를 나타내는 회로 구성도.
제7도는 제6도에 도시된 입력 장치의 전류-전압 특성을 나타내는 그래프.
〈도면의 주요부분에 대한 부호의 설명〉
51,52 : 전원 공급기 61 : 입력신호 수신장치
63 : 래치 수단 PMOS : P형 트랜지스터
NMOS : N형 트랜지스터
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 입력 장치의 제1실시예를 도시한 회로 구성도이다.
동 도면에 도시된 바와같이, 본 발명의 제1실시예에 의한 입력 장치는 전원전압(Vcc) 인가단과 접지단(GND) 사이에 상호 직렬로 연결된 저항 성분(R31)와 P형 트랜지스터(PMOS31)와 N형 트랜지스터(NMOS31) 및 저항 성분(R32)와, 단자 (6)을 통하여 입력 신호(Vin)을 수신하며 상기 P형 트랜지스터(PMOS31) 및 N형 트랜지스터(NMOS31)와 병렬로 결합되는 P형 트랜지스터 (PMOS32) 및 N형 트랜지스터(NMOS32)로 구성되는 CMOS 인버터 수단과, 상기 CMOS 인버터 수단의 출력신호를 반전시키는 인버터 수단(INV31)을 구비하여 구성된다.
상기 P형 트랜지스터(PMOS31)의 소오스 단자(4)와 벌크 단자는 상호 연결되어 동일 전위를 갖게 되고, 게이트 단자와 드레인 단자(2)도 상호 연결되어 동일 전위를 갖게 된다. 또한 상기 N형 트랜지스터(NMOS31)의 드레인 단자(2)와 게이트 단자는 상호 연결되어 동일 전위를 갖게 되고, 벌크 전위는 접지 단자에 연결된다. 이때, 단자(2)를 통하여 기준전위(Vref)가 인가된다. 이하, 본 실시예에서 사용되는 기준전위는 특히 전원전압(Vcc)의 1/2인 경우를 지칭한다.
상기 제1실시예의 동작을 설명하기 전에, P형 트랜지스터와 N형 트랜지스터의 일반적인 동작특성을 기술하면 다음과 같다.
통상적으로, P형 트랜지스터는 입력 전압이 전원전압보다 │Vtp│ (Vtp는 P형 트랜지스터의 문턱전위) 이하로 낮아지는 영역에서만 동작하고, 전원전압으로부터 전원전압- │Vtp│의 전위영역에서는 동작하지 않게 된다. 이와 유사하게, N형 트랜지스터의 경우에는 입력 전압이 접지전압으로부터 Vtn(Vtn는 P형 트랜지스터의 문턱전위)까지의 전위영역에서는 동작하지 않게 된다.
즉, P형 트랜지스터는 입력 전압이 인가되는 전위다 │Vtp│ 이하인 전위영역에서만 동작하고 그 이상의 전위에서는 동작하지 않게 되는 한편, N형 트랜지스터는 입력전압이 Vtn 이상인 영역에서만 동작하게 된다.
이러한 동작 특성을 감안하여 제1실시예의 동작을 설명한다.
본 실시예에서의 단자(4)와 단자(5)의 전압은 각각 Vref+Vtp_pmos31 (Vtp_pmos31는 PMOS31의 문턱전위), Vref-Vtn_nmos31 (Vtp_nmos31는 NMOS31의 문턱전위)를 유지하도록 설계된다. 또한, 본 실시예에서는 P형 트랜지스터(PMOS31)의 소오스 단자(4)와 벌크 영역을 연결하고, P형 트랜지스터(PMOS32)의 벌크 영역을 전위전압과 연결한다. 이에 따라, 상기 P형 트랜지스터(PMOS31)의 문턱전위보다 상기 P형 트랜지스터(PMOS32)의 문턱전위가 더 커지게 되어 단자(6)를 통하여 인가되는 입력 신호(Vin)이 Vref-△V (△V 〉 0) 이하인 전위영역에서만 CMOS 인버터 수단이 동작하도록 제어할 수 있게 된다.
마찬가지로, 상기 N형 트랜지스터(NMOS31)의 벌크 영역은 접지전압과 연결시키고, 상기 N형 트랜지스터(NMOS32)의 벌크 영역은 접지전압보다 더 낮은 전압(Vbb)과 연결시킴으로써, 입력전압이 Vref+△V 이상인 경우에만 CMOS 인버터 수단을 이루는 N형 트랜지스터(NMOS32)가 동작하게 된다.
따라서, 입력 전압이 기준전압(Vref)의 전위레벨과 비슷한 경우에도 상기 CMOS 인버터 수단을 이루는 트랜지스터가 턴-온되어 접지로의 전류경로가 형성되는 종래의 입력 장치와는 다르게, 입력 전압이 기준전압과 유사한 경우, 출력 드라이버가 되는 상기 CMOS 인버터 수단내 구성 요소간 전류흐름이 차단되어 대기모드시의 불필요한 전력소모를 최소화시킬 수 있게 된다.
도 4는 본 발명에 따른 입력 장치의 제2실시예를 도시한 회로 구성도이다.
본 발명의 제2실시예에 따른 입력 장치는 전원전압(Vcc) 인가단과 접지단 (GND) 사이에 상호 직렬로 연결된 저항 성분(R41)와 N형 트랜지스터(NMOS41)와 P형 트랜지스터(PMOS41)와 N형 트랜지스터(NMOS42)와 P형 트랜지스터(PMOS42) 및 저항 성분(R42)와, 공통접속된 게이트단을 통하여 입력 신호(Vin)을 수신하고 단자(7)와 단자(8) 사이에 접속되는 P형 트랜지스터(PMOS44)와 N형 트랜지스터(NMOS44)로 구성된 CMOS 인버터 수단과, CMOS 인버터 수단의 출력신호를 반전시키는 인버터 수단(INV41)과, 전원전압 인가단과 상기 단자(7)의 사이에 접속되며 게이트가 상기 단자(2)에 접속된 N형 트랜지스터(NMOS43)와, 상기 단자(8)와 접지단 사이에 접속되며 게이트가 단자(6)에 접속된 P형 트랜지스터(PMOS43)를 구비하여 구성된다.
동 도면을 통해 알 수 있듯이, 상기 N형 트랜지스터(NMOS41)의 드레인 단자(2)와 게이트 단자는 상호 연결되고, 상기 P형 트랜지스터(PMOS41)의 게이트단자(4)와 드레인 단자는 상호 연결되며, 상기 N형 트랜지스터(NMOS42)의 드레인 단자(4)와 게이트 단자는 상호 연결되고, 상기 P형 트랜지스터(PMOS42)의 게이트 단자(6)와 드레인 단자도 상호 연결되어 구성된다.
여기서, 상기 단자(4)를 통하여 기준전위(Vref)가 인가되고, 상기 단자(9)를 통하여 입력전압(Vin)이 인가된다.
도 4에 도시된 제2실시예의 동작은 다음과 같다.
전원전압(Vcc)과 접지단 사이에 직렬로 연결된 두 저항 성분(R41,R42) 및 복수개의 트랜지스터(NMOS41, PMOS41, NMOS42, PMOS42)로 인해 상기 단자(4)로부터 인가되는 기준전압(Vref)은 상기 단자(2)의 전위를 Vref + 2Vth_nmos43가 되도록 바이어스하게 되는 한편, 단자(6)의 전위는 Vref + 2Vth_pmos43이 되도록 바이어스하게 된다.
따라서, 단자(7)의 전압은 Vref + Vth_nmos43가 되며, 단자(8)의 전압은 Vref + Vth_pmos43로 유지되어, 도 3에 도시된 입력 장치에서와 동일한 기능을 하게 된다.
그러나, 도 3에 도시된 제1실시예에서는 저항값이 큰 저항 성분(R31)를 통하여 전원전압이 공급되기 때문에, 큰 구동능력을 제공하지 못하게 되는 반면, 도 4에 도시된 제2실시예에서는 기준전압(Vref)을 사용하여 상기 N형 트랜지스터(NMOS43)와 P형 트랜지스터(PMOS43)에 전술한 소정의 바이어스 전압을 제공하게 되므로써, 구동능력이 상대적으로 커지게 되는 효과를 얻을 수 있다.
특히, 도 4에 도시된 제2실시예에서는 Vth_nmos41 + Vth_pmos41 〉 Vth_nmos43 + Vth_pmos44의 조건이 만족되는 경우, 불필요한 전류의 소모를 차단할 수 있는 이상적인 구현이 가능하다.
도 5는 본 발명에 의한 입력 장치의 제3실시예를 도시한 회로 구성도이다.
제3실시예의 구성과 동작은 전술한 제2실시예의 동작과 유사하므로, 그 상세한 설명은 생략하기로 한다. 그 차이는, 제2실시예에서는 CMOS 인버터단에 전력을 공급하기 위하여 N형 트랜지스터(NMOS43)와 P형 트랜지스터(PMOS43)를 사용하고 있으나, 본 실시예에서는 네거티브 피드백 동작에 의하여 보다 안정적인 전위를 발생시키는 제1 및 제2전원공급기(51,52)를 사용하는데 있다.
도시된 바와 같이, 본 발명에 따른 입력 장치는 전원전압(Vcc)과 접지전압(GND) 사이에 직렬로 연결된 저항 성분(R51)와 P형 트랜지스터(PMOS51)와 N형 트랜지스터(NMOS51) 및 저항 성분(R52)와, 상기 P형 트랜지스터(PMOS51)의 소오스 단자 신호를 수신하는 제1전원 공급기(51)와, 상기 N형 트랜지스터(NMOS51)의 소오스 단자 신호를 수신하는 제2전원 공급기(52)와, 공통접속된 게이트단을 통해 입력 신호(Vin)을 각각 수신하며 각 소오스단이 상기 제1전원 공급기(51) 및 제2전원 공급기(52)의 출력단에 각각 연결된 P형 트랜지스터(PMOS52)와 N형 트랜지스터(NMOS52)로 이루어진 CMOS 인버터 수단과, 상기 CMOS 인버터 수단의 출력신호를 반전시키는 인버터 수단(INV51)을 구비하여 구성된다.
이때, 상기 P형 트랜지스터(PMOS51)와 N형 트랜지스터(NMOS51)의 공통 드레인 단자를 통하여 기준전압 (Vref)이 인가되게 된다.
또한, 상기 제1전원 공급기(51)는 커런트-미러구조의 비교 수단과, 상기 비교 수단의 출력신호를 지연시키는 지연 수단과, 지연수단의 출력신호를 반전시키는 반전기와, 상기 반전기의 출력신호를 수신하는 게이트 단자와 전원전압을 수신하는 드레인 단자를 갖는 P형 트랜지스터(PMOS53)를 구비하여 구성된다.
한편, 상기 제2전원 공급기(52)는 마찬가지로 커런트-미러구조의 비교 수단과, 상기 비교 수단의 출력신호를 지연시키는 지연수단과, 상기 지연수단의 출력신호를 반전시키는 반전기와, 상기 반전기의 출력신호를 수신하는 게이트 단자와 전원전압을 수신하는 드레인 단자를 갖는 N형 트랜지스터(NMOS53)를 구비하여 구성된다.
이때, 상기 제1전원 공급기(51)내 비교 수단의 제1입력단은 상기 P형 트랜지스터(PMOS51)의 소오스 단자 신호를 수신하게 되며, 제2입력단은 상기 P형 트랜지스터(PMOS53)의 드레인 단자 신호를 피드백 수신한다.
마찬가지로, 상기 제2전원 공급기(52)내 비교 수단의 제1입력단은 상기 N형 트랜지스터(NMOS51)의 소오스 단자 신호를 수신하게 되며, 제2입력단은 상기 N형 트랜지스터(NMOS53)의 드레인 단자 신호를 피드백 수신한다.
또한, 상기 P형 트랜지스터(PMOS53)의 드레인 단자와 접지전압 사이에 제1커패시터 수단(C1)이 연결되고, 상기 N형 트랜지스터(NMOS53)의 드레인 단자와 전원전압 사이에 제2커패시터 수단(C2)이 연결되어 CMOS 인버터 수단에 안정적인 전압이 공급되도록 하는 역활을 한다.
전술한 제2실시예의 경우와는 다르게, 본 발명의 제3실시예서는 피드백 경로를 갖는 제1 및 제2전원공급기(51,52)를 제공함으로써, 제2실시예의 경우 보다 안정적인 전압을 CMOS 인버터 수단에 공급할 수 있게 된다. 상기 실시예의 기능은 전술한 제1 및 제2실시예의 경우와 동일하므로 설명의 중복을 피하기 위해 자세한 설명을 생략하기로 한다.
도 6은 본 발명에 의한 입력 장치의 제4실시예를 도시한 회로 구성도이다.
동 도면에 도시된 입력 장치는 수신하는 입력 신호(Vin)이 전원전압의 1/2이상인 경우에 출력신호를 반전시키는 제1입력신호 수신장치(61) 및, 수신하는 입력신호(Vin)의 전위가 전원전압의 1/2이하인 경우에 출력신호를 반전시키는 제2입력신호 수신장치(62)와, 제1입력신호 수신장치(61)의 출력신호를 게이트로 입력받고 전원전압(Vcc) 인가단과 출력 단자(4) 사이에 접속되는 P형 트랜지스터(PMOS64)와, 상기 제2입력신호 수신장치(62)의 출력신호를 게이트 입력신호로 전달받고 출력 단자(4)와 접지단 사이에 접속되는 N형 트랜지스터(NMOS64)와, 상기 출력 단자(4)에 접속된 래치 수단(63)을 구비하여 구성된다.
전술한 제1입력신호 수신장치(61)의 출력신호 범위는 접지전위(Vss)보다 높은 제1전압으로부터 전원전압까지가 되며, 제2입력신호 수신장치(62)의 출력신호 범위는 접지전압(Vss)으로부터 전원전압(Vcc)보다 낮은 제2전압까지가 된다.
또한, 상기 제1입력신호 수신장치(61)는 전원전압(Vcc) 인가단과 접지단 사이에 직렬연결되는 P형 트랜지스터(PMOS61)와 N형 트랜지스터(NMOS61) 및 P형 트랜지스터(PMOS62)를 포함하여 구성되며, 상기 제2입력신호 수신장치(62)는 전원전압(Vcc) 인가단과 접지단 사이에 직렬연결되는 N형 트랜지스터(NMOS62)와 P형 트랜지스터(PMOS63) 및 N형 트랜지스터(NMOS63)를 포함하여 구성된다.
이때, 상기 P형 트랜지스터(PMOS61)와 상기 N형 트랜지스터(NMOS61)의 게이트는 상호 공통연결되어 입력 신호(Vin)을 수신하게 되고, 상기 P형 트랜지스터(PMOS61)와 상기 N형 트랜지스터(NMOS61)의 드레인 단자는 상호 공통연결되어 상기 제1입력신호 수신장치(61)의 출력신호를 출력하게 되며, 상기 P형 트랜지스터(PMOS62)의 게이트와 소오스 단자는 각각 접지단에 접속된다.
또한, 상기 P형 트랜지스터(PMOS63)와 N형 트랜지스터(NMOS63)의 게이트는 상호 공통연결되어 상호 입력 신호(Vin)을 수신하게 되고, 상기 P형 트랜지스터(PMOS63)와 N형 트랜지스터(NMOS63)의 드레인 단자는 상호 공통연결되어 상기 제2입력신호 수신장치(62)의 출력신호를 출력하게 되며, 상기 N형 트랜지스터(NMOS62)의 게이트와 드레인 단자는 전원전압(Vcc) 인가단에 공통 접속된다.
본 실시예의 동작은 다음과 같다.
설명에 앞서, 각 트랜지스터의 문턱전위의 절대치는 동일하다고 가정한다. 즉, Vth_nmos = │Vtp_pmos│ = Vth 이다.
입력 신호(Vin)의 전위가 Vth이하인 경우에는, 제1입력신호 수신장치(61)의 N형 트랜지스터(NMOS61)와 제2입력신호 수신장치(62)의 N형 트랜지스터(NMOS63)가 동작하지 않게 된다.
또한, 상기 입력 신호(Vin)이 Vth이상 2Vth 이하인 경우에는, 제1입력신호 수신장치(61)의 N형 트랜지스터(NMOS61)가 동작하지 않게 된다.
또한, 상기 입력 신호(Vin)이 2Vth 이상 전원전압-2Vth 이하인 경우에는, 제1입력신호 수신장치(61)와 제2입력신호 수신장치(62)의 모든 트랜지스터가 동작하게 된다.
또한, 상기 입력 신호(Vin)의 전위가 전원전압-2Vth 이상 전원전압-Vth 이하인 경우에는, 제2입력신호 수신장치(62)의 P형 트랜지스터(PMOS63)가 동작하지 않게 된다.
또한, 입력 신호(Vin)의 전위가 전원전압-2Vth 이상인 경우에는 제1입력신호 수신장치(61)의 P형 트랜지스터(PMOS61)와 제2입력신호 수신장치(62)의 P형 트랜지스터(PMOS63)가 동작하지 않게 제어된다.
이러한 결과는, 상기 P형 트랜지스터(PMOS61)에 의하여 제1입력신호 수신장치(61)의 바이어스 상태가 실질적으로 전원전압과 Vth 사이가 되며, N형 트랜지스터(NMOS63)에 의하여 제2입력신호 수신장치(62)의 바이어스 상태가 실질적으로 전원전압-Vth와 접지전압 사이가 되기 때문이다.
도 6에 도시된 입력 장치에 대한 전류-전압 관계 그래프를 도 7에 도시하였다.
도 7에서, a는 단자(2)의 전위가 0인 경우 상기 P형 트랜지스터(PMOS61)로 흐르는 전류의 크기를 나타내며, b는 단자(3)의 전위가 0인 경우 상기 P형 트랜지스터(PMOS63)로 흐르는 전류의 크기를 나타낸다. 또한, c는 단자(3)의 전위가 전원전압인 경우 상기 N형 트랜지스터(NMOS63)로 흐르는 전류의 크기를 나타내며, d는 단자(2)의 전위가 전원전압인 경우 상기 N형 트랜지스터(NMOS61)로 흐르는 전류의 크기를 나타낸다. 마지막으로, e는 단자(1)로 입력되는 입력신호에 대하여 상기 제1입력신호 수신장치(61)와 제2입력신호 수신장치(62)에 흐르는 전류의 양을 나타낸다.
도7을 통해 알 수 있듯이, 입력 신호(Vin)의 전위가 전원전압의 절반이 되는 경우에 상기 입력 장치에 흐르는 전류의 양이 현저하게 감소되는 것을 알 수 있다.
상술한 바와 같이, 종래의 반드체 장치에서 사용된 입력 장치에서는 입력 신호의 전위수준이 소정의 기준전압 부근의 값을 가지게 되면 회로가 대기상태인 동안에도 많은 양의 전류가 흐르게 되는 반면, 본 발명의 실시예는 입력 신호가 전원 전압의 1/2 부근인 경우에, 입력 장치에서 소모되는 대기 전류를 감소시킴으로써, 전체적으로 전력소모를 크게 감소시킬 수 있게 된다.
이상에서 상세히 기술한 바와 같이 본 발명은 대기 상태에서도 저전력을 요구하는 메모리 장치의 입력 장치로 특히 유용하게 사용될 수 있다.
아울러, 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 반도체 장치에 사용되는 입력 장치에 있어서, 전원전압 인가단과 접지단 사이에 직렬로 연결된 제1저항성분과 제1P형 트랜지스터와 제1N형 트랜지스터 및 제2저항성분과, 공통 연결된 게이트를 통하여 입력 신호를 수신하며 상기 제1P형 트랜지스터와 제1N형 트랜지스터와 병렬로 결합되는, 제2P형 트랜지스터 및 제2N형 트랜지스터로 구성된 CMOS 인버터 수단과, 상기 제1P형 트랜지스터의 소오스 단자 및 벌크 단자와 상기 제2P형 트랜지스터의 소오스는 상호 연결되어 동일 전위를 갖게 되고, 상기 제1N형 트랜지스터의 벌크 단자는 접지전원에 연결되고 소오스 단자는 상기 제2N형 트랜지스터의 소오스와 상호 연결되어 동일 전위를 갖게되며, 상기 제1P형 트랜지스터의 게이트 단자 및 드레인 단자와 상기 제1NMOS 트랜지스터의 드레인 및 소오스는 공통 연결되어 소정의 기준전원을 수신하는 것을 특징으로 하는 반도체 장치의 입력 장치.
  2. 제1항에 있어서, 상기 제2P형 트랜지스터의 벌크 단자는 상기 전원전압과 연결되고, 상기 제2N형 트랜지스터의 벌크 단자는 상기 접지전압보다 더 낮은 또 다른 전원전압에 연결되는 것을 특징으로 하는 반도체 장치의 입력 장치.
  3. 반도체 장치에 사용되는 입력장치에 있어서, 전원전압 인가단과 접지단 사이에 직렬로 연결된 제1저항 성분과 제1N형 트랜지스터와 제1P형 트랜지스터와 제2N형 트랜지스터와 제2P형 트랜지스터와 제2저항 성분과, 상기 전원전압 인가단에 연결되는 드레인 단자와, 상기 제1N형 트랜지스터의 드레인 단자에 연결되는 게이트 단자를 갖는 제3N형 트랜지스터와, 상기 접지단에 연결되는 드레인 단자와, 상기 제2P형 트랜지스터의 소오스 단자에 연결되는 게이트 단자를 갖는 제3P형 트랜지스터와, 공통 연결된 게이트를 통하여 입력신호를 수신하고, 상기 제3N형 트랜지스터의 소오스 단자에 연결되는 소오스 단자를 갖는 제4P형 트랜지스터와 상기 제3P형 트랜지스터의 소오스 단자에 연결되는 소오스 단자를 갖는 제4N형 트랜지스터로 이루어지는 CMOS 인버터 수단과, 상기 CMOS 인버터 수단의 출력신호를 반전시키는 인버터 수단을 포함하며, 상기 제1N형 트랜지스터의 드레인 단자와 게이트 단자는 상호 연결되고, 상기 제2P형 트랜지스터의 게이트 단자와 드레인 단자는 상호 연결되며, 상기 제2N형 트랜지스터의 드레인 단자와 게이트 단자는 상호 연결되고, 상기 제2P형 트랜지스터의 게이트 단자와 드레인 단자는 상호 연결되며, 상기 제2N형 트랜지스터의 드레인 단자를 통하여 기준신호가 인가되는 것을 특징으로 하는 반도체 장치의 입력 장치.
  4. 반도체 장치에 사용되는 입력 장치에 있어서, 전원전압(Vcc) 인가단과 접지단 사이에 직렬로 연결된 제1저항 성분(R51)과 제1P형 트랜지스터(PMOS51)와 제2N형 트랜지스터(NMOS51)와 제2저항 성분(R52)과, 상기 제1P형 트랜지스터(PMOS51)의 소오스 단자 신호를 수신하는 제1전원공급기(51)와, 상기 제1N형 트랜지스터(NMOS51)의 소오스 단자 신호를 수신하는 제2전원공급기(52)와, 공통 게이트를 통하여 입력 신호(Vin)를 각각 수신하며, 상기 제1전원공급기(51) 및 제2전원공급기(52)의 출력단과 연결되는 각각의 소오스를 갖는 제2P형 트랜지스터(PMOS52) 및 제2N형 트랜지스터(NMOS52)를 포함하는 CMOS 인버터 수단과, 상기 CMOS 인버터 수단의 출력신호를 반전시키는 인버터 수단(INV51)을 포함하며, 상기 제1P형 트랜지스터(PMOS51)와 제1N형 트랜지스터(NMOS51)의 공통 드레인 단자를 통하여 기준전압이 인가되는 것을 특징으로 하는 반도체 장치의 입력 장치.
  5. 제4항에 있어서, 상기 제1전원공급기(51)는 제1커런트 미러형 비교 수단과, 상기 제1커런트 미러형 비교 수단의 출력신호를 지연시키는 제1지연수단과, 상기 제1지연수단의 출력신호를 반전시키는 제1반전기와, 상기 제1반전기의 출력신호를 수신하는 게이트 단자와 전원전압을 수신하는 드레인 단자를 갖는 제3P형 트랜지스터(PMOS53)를 포함하며, 상기 제2전원공급기(52)는 제2커런트 미러형 비교 수단과, 상기 제2커런트 미러형 비교 수단의 출력신호를 지연시키는 제2지연수단과, 상기 제2지연수단의 출력신호를 반전시키는 제2반전기와, 상기 제1반전기의 출력신호를 수신하는 게이트 단자와 전원전압을 수신하는 드레인 단자를 갖는 제3N형 트랜지스터(NMOS53)를 포함하며, 상기 제1커런트 미러형 비교 수단의 제1입력단은 상기 제1P형 트랜지스터(PMOS51)의 소오스 단자 신호를 수신하며, 상기 제1커런트 미러형 비교 수단의 제2입력단은 상기 제3P형 트랜지스터(PMOS53)의 드레인 단자 신호를 수신하고, 상기 제2커런트 미러형 비교 수단의 제1입력단은 상기 제1N형 트랜지스터(NMOS51)의 소오스 단자 신호를 수신하며, 상기 제2커런트 미러형 비교수단의 제2입력단은 상기 제3N형 트랜지스터(NMOS53)의 드레인 단자 신호를 수신하는 것을 특징으로 하는 반도체 장치의 입력 장치.
  6. 제5항에 있어서, 상기 제3P형 트랜지스터(PMOS53)의 드레인 단자와 접지전압 사이에 제1커패시터 수단(C1)이 연결되고, 상기 제3N형 트랜지스터(NMOS53)의 드레인 단자와 전원전압 사이에 제2커패시터 수단(C2)이 연결되는 것을 특징으로 하는 반도체 장치의 입력 장치.
  7. 반도체 장치에 사용되는 입력 장치에 있어서, 수신하는 입력신호가 전원전압 1/2 이상인 경우에 출력신호를 반전시키는 제1입력신호 수신장치(61)와, 수신하는 입력신호가 전원전압의 1/2 이하인 경우에 출력신호를 반전시키는 제2입력신호 수신장치(62)와, 제1입력신호 수신장치(61)의 출력신호를 게이트 입력신호로 하고 전원전압과 출력 단자 사이에 위치하는 제1P형 트랜지스터(PMOS64)와, 제2입력신호 수신장치(62)의 출력신호를 게이트 입력신호로 하고 출력 단자와 접지전원 사이에 위치하는 제1N형 트랜지스터(NMOS64)와, 출력단자에 결합된 래치 수단(63)을 구비하며, 상기 제1입력신호 수신장치(61)의 출력신호 범위는 접지전원보다 높은 제1전압으로부터 전원전압까지이며, 제2입력신호 수신장치(62)의 출력신호 범위는 접지전압으로부터 전원전압보다 낮은 제2전압까지인 것을 특징으로 하는 반도체 장치의 입력 장치.
  8. 제7항에 있어서, 상기 제1입력신호 수신장치(61)는 전원전압과 접지전압 사이에 직렬연결되는 제2P형 트랜지스터(PMOS61)와 제2N형 트랜지스터(NMOS61)와 제3P형 트랜지스터(PMOS62)를 포함하고, 상기 제2입력신호 수신장치(62)는 전원전압과 접지전압사이에 직렬연결되는 제3N형 트랜지스터(NMOS62)와 제4P형 트랜지스터(PMOS63)와 제4N형 트랜지스터(NMOS63)를 포함하며, 상기 제2P형 트랜지스터(PMOS61)와 상기 제2N형 트랜지스터(NMOS61)의 게이트는 상호 공통 연결되어 상기 입력신호를 수신하며, 상기 제2P형 트랜지스터(PMOS61)와 상기 제2N형 트랜지스터(NMOS61)의 드레인 단자는 상호 공통 연결되어 상기 제1입력신호 수신장치(61)의 출력신호를 출력하며, 상기 제3P형 트랜지스터(PMOS62)의 게이트와 소오스 단자는 접지전압에 연결되며, 상기 제4P형 트랜지스터(PMOS63)와 제4N형 트랜지스터(NMOS63)의 게이트는 상호 공통 연결되어 상기 입력신호를 수신하며, 상기 제4P형 트랜지스터(PMOS63)와 제4N형 트랜지스터(NMOS63)의 드레인 단자는 상호 공통 연결되어 상기 제2입력신호 수신장치(62)의 출력신호를 출력하며, 상기 제3N형 트랜지스터(NMOS62)의 게이트와 드레인 단자는 전원전압에 연결된 것을 특징으로 하는 반도체 장치의 입력 장치.
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