KR19980078157A - 반도체 장치의 입력 장치 - Google Patents

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KR19980078157A
KR19980078157A KR1019970015594A KR19970015594A KR19980078157A KR 19980078157 A KR19980078157 A KR 19980078157A KR 1019970015594 A KR1019970015594 A KR 1019970015594A KR 19970015594 A KR19970015594 A KR 19970015594A KR 19980078157 A KR19980078157 A KR 19980078157A
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Abstract

본 발명은 반도체 장치의 입력 장치에 특히 유용하게 사용될 수 있는 입력 장치에 관한 것으로, 전원전압(Vcc)과 접지전압(GND)사이에 직렬로 연결된 제 1저항 성분(R31)과 제 1 P 형 트랜지스터(PMOS31)와 제 1 N 형 트랜지스터(NMOS31)와 제 2 저항성분(R32)과; 공통 연결된 게이트를 통하여 입력신호(Vin)을 수신하며 상기 제 1 P 형 트랜지스터(PMOS31) 및 제 1 N 형 트랜지스터(NMOS31)와 병렬로 결합되는, 제 2 P 형 트랜지스터(PMOS32) 및 제 2 N 형 트랜지스터(NMOS32)로 구성된 CMOS 인버터 수단과, 상기 CMOS 인버터 수단의 출력신호를 반전시키는 인버터 수단 (INV31)을 포함한다.

Description

반도체 장치의 입력 장치
본 발명은 반도체 메모리 장치의 입력 장치에 관한 것으로, 특히 입력전압의 크기가 전원전압 레벨의 1/2인 경우에도 전류의 소모가 적은 입력 장치에 관한 것이다.
반도체 장치에 사용되는 일반적인 입력 장치의 일예를 도 1A와 도 1B 에 도시하였다. 도시된 도 1A의 입력 장치는 풀업 트랜지스터(PMOS)와 풀다운 트랜지스터(NMOS)로 이루어지는 CMOS 인버터로 구성되어있다. 도 1B는 상기 도 1A에 도시된 입력장치의 입력 신호에 대한 출력전류와의 관계를 도시한다. 이때, 도 1B의 a는 출력전압(Vout)이 로우레벨(0V)인 경우의 입력전압(Vin)대 풀업 트랜지스터(PMOS)의 전류관계를 도시하며, b는 출력전압(Vout)이 하이레벨(Vdd V)인 경우의 입력전압(Vin)대 풀다운 트랜지스터(NMOS)의 전류관계를 도시하며, c는 입력전압(Vin)의 변화시 전원전압(Vdd)에서 접지전압(GND)으로 흐르는 전류의 크기를 도시한다.
도 1B에서 알 수 있듯이, 종래의 입력회로에서는 입력전압(Vin)의 레벨이 전원전압과 접지전압의 중간 부근에 있을때에는 상기 풀업 트랜지스터와 풀다운 트랜지스터간에 소정의 전류의 흐름이 발생하여 불필요한 전류의 소모가 초래되었다.
도 2는 종래의 또 다른 입력회로를 도시한다.
도 2의 입력 회로는 커런트 미러 수단을 부하단에 연결한 비교기 회로와 비교기 회로의 출력단에 CMOS 인버터를 결합한 회로로써, 각 게이트를 통하여 입력 전압(Vcc)과 기준전압(Vref)을 수신하는 2개의 N형 트랜지스터(NMOS21,NMOS22)의 공통 소오스와 접지전압 사이에는 N형 트랜지스터(NMOS23)가 설치되어있다. 이때, N형 트랜지스터(NMOS23)의 게이트는 소정의 제어 신호(Vcont)에 의하여 제어되며, 상기 제어신호는 입력전압(Vin)이 인가되지 않는 경우에 N형 트랜지스터(NMOS23)에 로우 레벨의 전압을 인가하여 비도전 상태를 유지함으로써, 불필요한 전류의 소모를 방지하는 기능을 한다. 그러나, 도 1 의 회로와 비슷하게, 본 입력 회로의 입력전압의 레벨이 기준전압(Vref)의 레벨과 비슷하게 되면 전체 회로를 흐르는 전류의 소모가 과다하게됨은 물론 출력단의 출력신호가 일정하지 않게 된다는 문제점이 있다.
전술한 바와같이 종래의 입력장치에서는 입력장치의 입력전압 크기가 소정의 기준전압 부근의 값을 가지게 되면 회로가 대기 상태인 동안에도 많은 양의 전류가 흐르게 되는 문제점을 안고 있다.
따라서, 본 발명의 목적은 입력전압의 레벨과 무관하게 전류의 소모가 적은 입력장치를 제공하는 것이다.
도1A, 도 1B 는 CMOS 인버터 수단을 이용한 종래의 입력장치와 그 전류-전압 특성을 나타낸 도면.
도2는 비교 수단을 이용한 종래의 또 다른 입력장치 회로도.
도3은 본 발명 입력장치의 제 1 실시예를 나타내는 회로도.
도4은 본 발명 입력장치의 제 2 실시예를 나타내는 회로도.
도5은 본 발명 입력장치의 제 3 실시예를 나타내는 회로도.
도6은 본 발명 입력장치의 제 4 실시예를 나타내는 회로도.
도7은 본 발명 제 4 실시예의 전류-전압 특성을 나타내는 그래프도.
* 도면의 주요 부분에 대한 부호의 설명
51,52 : 전원 공급기, 61,62 : 입력신호 수신장치, 63 : 래치 수단, PMOS : P형 트랜지스터, NMOS : N형 트랜지스터
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명 입력장치의 제 1 실시예를 도시한다. 도시된 바와같이, 본 발명의 입력 장치는 전원전압(Vcc)과 접지전압(GND)사이에 직렬로 연결된 저항 성분(R31)과 P형 트랜지스터(PMOS31)와 N형 트랜지스터(NMOS31)와 저항성분(R32)과, 단자(6)를 통하여 입력전압(Vin)을 수신하며 상기 P형 트랜지스터(PMOS31) 및 N형 트랜지스터(NMOS31)와 병렬로 결합되고 P형 트랜지스터(PMOS32) 및 N형 트랜지스터(NMOS32)로 구성되는 CMOS 인버터수단과, 상기 CMOS 인버터 수단의 출력신호를 반전시키는 인버터 수단(INV31)을 포함한다. 상기 P형 트랜지스터(PMOS31)의 소오스 단자(4)와 벌크 단자는 상호 연결되어 동일 전위를 갖게 되고, 게이트 단자와 드레인 단자(2)도 상호 연결되어 동일 전위를 갖게된다. N형 트랜지스터(NMOS31)의 드레인 단자(2)와 게이트 단자는 상호 연결되어 동일 전위를 갖게되고, 벌크 전위는 접지 단자에 연결된다. 이때, 단자(2)를 통하여 기준전위(Vref)가 인가된다. 이하, 본 실시예에서 사용되는 기준전위는 특히 전원전압의 1/2인 경우를 지칭한다.
상기 제1 실시예의 동작을 설명하기에 전에, P형 트랜지스터와 N형 트랜지스터의 일반적인 동작 특성을 기술한다. 통상 P형 트랜지스터는 입력전압이 전원전압보다 ｜Vtp｜(Vtp는 P형 트랜지스터의 스레쉬홀드 전압)이하로 낮은 영역에서 동작을 하고 전원전압으로부터(전원전압-｜Vtp｜)영역에서는 동작을 하지 않는다. 이와 유사하게, N형 트랜지스터는 입력전압이 접지 전압으로부터 Vtn(Vtn는 P형 트랜지스터의 스레쉬홀드 전압))까지의 영역에서는 동작을 하지 않는다. 즉, P형 트랜지스터는 입력전압이 인가되는 전위보다 ｜Vtp｜이하인 영역에서만 동작을 하고 그 이상의 전위에서는 동작을 하지 않으며, N형 트랜지스터는 입력전압이 Vtn이상인 영역에서만 동작한다.
이러한 동작 특성을 감안하여 제 1 실시예의 동작을 설명한다.
본 실시에에서 단자(4)와 단자(5)의 전압은 각각 Vref+Vtp_pmos31(Vtp_pmos31 는 PMOS31의 스레쉬홀드 전압), Vref-Vtn_nmos31 (Vtp_nmos31는 NMOS31의 스레쉬홀드 전압)을 유지하도록 설계된다. 또한, 본 실시예에서는 P형 트랜지스터(PMOS31)의 소오스 단자(4)와 벌크 영역을 연결하고, P형 트랜지스터(PMOS32)의 벌크 영역을 전원전압과 연결한다. 따라서, P형 트랜지스터(PMOS31)의 스레쉬홀드 전압보다 P형 트랜지스터(PMOS32)의 스레쉬홀드 전압이 더 크게되어 단자(6)를 통하여 인가되는 입력전압(Vin)이 Vref-V(V0)이하인 영역에서만 CMOS 인버터가 동작을 한다.
마찬가지로, N형 트랜지스터(NMOS31)의 벌크 영역은 접지전압과 연결시키고 N형 트랜지스터(NMOS32)의 벌크 영역은 접지전압보다 더 낮은 전압(Vbb)과 연결시킴으로써, 입력전압이 Vref+V 이상인 경우에만 CMOS 인버터를 구성하는 N형 트랜지스터(NMOS32)가 동작하게된다.
따라서, 입력전압이 기준전압의 레벨과 비슷한 경우에 전류가 흐르게되는 종래의 입력회로와는 다르게, 입력전압이 기준전압과 유사한 경우에도 입력회로의 구성소자간에는 전류의 흐름이 차단되어 불필요한 전류의 소모를 방지할 수 있는 장점이 있다.
도 4는 본 발명의 제 2 실시예이다.
본 발명의 제 2 실시예의 입력 장치는 전원전압(Vcc)과 접지전압(GND)사이에 직렬로 연결된 저항 성분(R41)과 N형 트랜지스터(NMOS41)와 P형 트랜지스터(PMOS41)와 N형 트랜지스터(NMOS42)와 P형 트랜지스터(PMOS42)와 저항성분(R42)과, 공통 게이트를 통하여 입력전압(Vin)을 수신하고 단자(7)와 단자(8)사이에 위치하며 P형 트랜지스터(PMOS44)와 N형 트랜지스터(NMOS44)로 구성되는 CMOS 인버터 수단과, CMOS 인버터 수단의 출력신호를 반전시키는 인버터 수단(INV41)과, 전원전압과 단자(7)사이에 위치하며 게이트가 단자(2)에 연결되어있는 N형 트랜지스터(NMOS43)과, 단자(8)와 접지전원 사이에 위치하며 게이트가 단자(6)에 연결되어있는 P형 트랜지스터(PMOS43)을 포함한다. 도시된 바와같이, N형 트랜지스터(NMOS41)의 드레인 단자(2)와 게이트 단자는 상호 연결되고, P형 트랜지스터(PMOS41)의 게이트 단자(4)와 드레인 단자는 상호 연결되며, N형 트랜지스터(NMOS42)의 드레인 단자(4)와 게이트 단자는 상호 연결되고, P형 트랜지스터(PMOS42)의 게이트 단자(6)와 드레인 단자는 상호 연결된다. 이때, 단자(4)를 통하여 기준전위(Vref)가 인가되고, 단자(9)를 통하여 입력전압(Vin)이 인가된다.
도 4에 도시된 제 2 실시예의 동작은 다음과 같다.
전원전압(Vcc)과 접지전원간에 직렬로 연결된 저항 성분(R41)과 복수개의 트랜지스터(NMOS41,PMOS41,NMOS42,PMOS42)와 저항 성분(R42)과, 단자(4)로부터 인가되는 기준전압(Vref)에 의하여 단자(2)의 전압은 Vref+2Vth_nmos43가 되도록 바이어스되며, 단자(25)의 전압은 Vref+2Vth+pmos43이 되도록 바이어스된다. 따라서, 단자(7)의 전압은 Vref+Vth_nmos43가 되며, 단자(8)의 전압은Vref+Vth_pmos43로 되며, 도 3과 동일한 기능을 하게된다.
그러나, 도 3의 제 1 실시예에서는 저항값이 큰 저항 성분(R31)을 통하여 전원전압이 공급되므로 큰 구동 능력을 제공하지 못한 반면에, 제 2실시예에서는 기준전압(Vref)을 사용하여 N형 트랜지스터(NMOS43)와 P형 트랜지스터(PMOS43)에 전술한 소정의 바이어스 전압을 제공함으로써, 구동 능력이 커지는 효과를 얻을 수 있다.
특히, 도 4에 도시된 제 2 실시예에서, Vth_nmos41+Vth_pmos41Vth_nmos 43+Vth_pmos44의 조건이 만족되면, 불필요한 전류의 소모를 차단할 수 있는 이상적인 회로가 가능해진다.
도 5는 본 발명의 제 3실시예를 도시한다.
제 3실시예의 구성과 동작은 전술한 제 2실시예의 동작과 유사하므로 그 상세한 설명은 생략한다. 그러나, 제 2 실시예에서는 CMOS 인버터단에 전력을 공급하기 위하여N형 트랜지스터(NMOS43)와 P형 트랜지스터(PMOS43)를 사용하고 있으나, 본 실시예는 네거티브 피드백 동작에 의하여 보다 안정적인 전위를 발생하는 제 1 및 제 2 전원공급기(51,52)를 사용하고 있다.
도시된 것처럼, 본 발명의 입력 장치는 전원전압(Vcc)과 접지전압(GND)사이에 직렬로 연결된 제 1저항 성분(R51)과 제 1P형 트랜지스터(PMOS51)와 제 2N형 트랜지스터(NMOS51)와 제 2 저항성분(R52)과, 상기 제 1P형 트랜지스터(PMOS51)의 소오스 단자 신호를 수신하는 제 1전원공급기(51)와, 상기 제 1N형 트랜지스터(NMOS51)의 소오스 단자 신호를 수신하는 제 2전원공급기(52)와, 공통 게이트를 통하여 입력신호(Vin)를 수신하며 상기 제 1전원 공급기(51)의 출력단과 연결되는 소오스를 갖는 제 2P형 트랜지스터(PMOS52)와 상기 제 2전원공급기(52)의 출력단과 연결되는 소오스를 갖는 제 2N형 트랜지스터(NMOS52)를 포함하는 CMOS 인버터 수단과, 상기 CMOS 인버터 수단의 출력신호를 반전시키는 인버터 수단(INV51)을 포함한다.
이때, 상기 제 1P형 트랜지스터(PMOS51)와 제 2N형 트랜지스터(NMOS51)의 공통 드레인 단자를 통하여 기준전압(Vref)이 인가된다.
또한, 도시된 바와같이, 상기 제 1 전원공급기(51)는 제 1 커런트 미러형 비교 수단과, 상기 제 1 커런트 미러형 비교 수단의 출력신호를 지연시키는 제 1 지연수단고, 상기 제 1 지연수단의 출력신호를 반전시키는 제 1 반전기와, 상기 제 1 반전기의 출력신호를 수신하는 게이트 단자와 전원전압을 수신하는 드레인 단자를 갖는 제 3P형 트랜지스터(PMOS53)를 포함한다.
또한, 상기 제 2 전원공급기(52)는 제 2 커런트 미러형 비교 수단과, 상기 제 2 커런트 미러형 비교 수단의 출력신호를 지연시키는 제 2 지연수단고, 상기 제 2 지연수단의 출력신호를 반전시키는 제 2 반전기와, 상기 제 1 반전기의 출력신호를 수신하는 게이트 단자와 전원전압을 수신하는 드레인 단자를 갖는 제 3N형 트랜지스터(NMOS53)를 포함한다.
이때, 상기 제 1 커러트 미러형 비교 수단의 제 1 입력단은 상기 제 1P형 트랜지스터(PMOS51)의 소오스 단자 신호를 수신하며, 상기 제 1 커러트 미러형 비교 수단의 제 2 입력단은 상기 제 3P형 트랜지스터(PMOS53)의 드레인 단자 신호를 피드백 수신한다.
마찬가지로, 상기 제 2 커러트 미러형 비교 수단의 제 1 입력단은 상기 제 1N형 트랜지스터(NMOS51)의 소오스 단자 신호를 수신하며, 상기 제 2 커러트 미러형 비교 수단의 제 2 입력단은 상기 제 3N형 트랜지스터(NMOS53)의 드레인 단자 신호를 피드백 수신한다.
또한, 상기 제 3P형 트랜지스터(PMOS53)의 드레인 단자와 접지전압 사이에 제 1 커패시터 수단(C1)이 연결되고, 상기 제 3N형 트랜지스터(NMOS53)의 드레인 단자와 전원전압 사이에 제 2 커패시터 수단(C2)이 연결되어 CMOS 인버터 수단에 안정적인 전압이 공급되는 역활을 한다.
전술한 제 2 실시예의 경우와는 다르게, 본 발명의 제 3 실시예는 피드백 경로를 갖는 제 1 및 제 2 전원공급기를 제공함으로써, 제 2 실시예의 경우보다 안정적인 전압을 CMOS 인버터 수단에 공급할 수 있다. 상기 실시예의 기능은 전술한 제 1 및 제 2 실시예의 경우와 동일하므로 그 설명을 생략한다.
도 6은 본 발명의 또 다른 제 4 실시예이다.
도시된 것처럼, 제 4 실시예의 입력장치는 수신하는 입력신호가 전원전압의 1/2 이상인 경우에 출력신호를 반전시키는 제 1 입력신호 수신장치(61)와, 수신하는 입력신호가 전원전압의 1/2 이하인 경우에 출력신호를 반전시키는 제 2 입력신호 수신장치(62)와, 제 1 입력장치의 출력신호를 게이트 입력신호로 하고 전원전압과 출력 단자 사이에 위치하는 제 1P형 트랜지스터(PMOS64)와, 제 2 입력장치의 출력신호를 게이트 입력신호로 하고 출력 단자와 접지전원 사이에 위치하는 제 2N형 트랜지스터(NMOS64)와, 출력단자에 결합된 래치 수단(63)을 구비한다.
전술한 제 1 입력신호 수신장치(61)의 출력신호 범위는 접지전원보다 높은 제 1 전압으로부터 전원전압까지이며, 제 2 입력신호 수신장치(62)의 출력신호 범위는 접지전압으로부터 전원전압보다 낮은 제 2 전압까지이다.
또한, 상기 제 1 입력신호 수신장치(61)는 전원전압과 접지전압사이에 직렬연결되는 제 2P형 트랜지스터(PMOS61)와 제 2N형 트랜지스터(NMOS61)와 제 3P형 트랜지스터(PMOS62)를 포함하고, 상기 제 2 입력신호 수신장치(62)는 전원전압과 접지전압사이에 직렬연결되는 제 3N형 트랜지스터(NMOS62)와 제 4P형 트랜지스터(PMOS63)와 제 4N형 트랜지스터(PMOS63)를 포함하는 회로로 구성된다.
전술한 상기 제 2P형 트랜지스터(PMOS61)와 상기 제 2N형 트랜지스터(NMOS61)의 게이트는 상호 공통 연결되어 상기 입력신호를 수신하며, 상기 제 2P형 트랜지스터(PMOS61)와 상기 제 2N형 트랜지스터(NMOS61)의 드레인 단자는 상호 공통 연결되어 상기 제 1 입력신호 수신장치(61)의 출력신호를 출력하며, 상기 제 3P형 트랜지스터(PMOS62)의 게이트와 소오스 단자는 접지전압에 연결된다.
또한, 전술한 상기 제 4P형 트랜지스터(PMOS63)와 제 4N형 트랜지스터(PMOS63)의 게이트는 상호 공통 연결되어 상기 입력신호를 수신하며, 상기 제 4P형 트랜지스터(PMOS63)와 제 4N형 트랜지스터(PMOS63)의 드레인 단자는 상호 공통 연결되어 상기 제 2 입력신호 수신장치(61)의 출력신호를 출력하며, 상기 제 3N형 트랜지스터(NMOS62)의 게이트와 드레인 단자는 전원전압에 연결된다.
본 실시예의 동작은 다음과 같다.
설명에 앞서, 각 트랜지스터의 스레쉬홀드 전압의 절대치는 동일하다고 가정한다. 즉, Vtn_nmos =｜Vtp_pmos｜=Vth 이다.
입력신호가 Vth 전압 이하인 경우에는, 제 1 입력신호 수신장치(61)의 N형 트랜지스터(NMOS61)와 제 2 입력신호 수신장치(62)N형 트랜지스터(NMOS63)가 동작하지 않는다. 또한, 입력신호가 Vth전압 이상 2Vth이하인 경우에는, 제 1 입력신호 수신장치(61)의 N형 트랜지스터(NMOS61)가 동작하지 않는다. 또한, 입력신호가 2Vth 이상 전원전압-2Vth 이하인 경우에는, 제 1 입력신호 수신장치(61)와 제 2 입력신호 수신장치(62)의 모든 트랜지스터가 동작하게 된다. 또한, 입력신호가 전원전압-2Vth 이상 전원전압-Vth 이하인 경우에는, 제 2 입력신호 수신장치(62)의 P형 트랜지스터(PMOS63)가 동작하지 않는다. 또한, 입력신호가 전원전압-2Vth 이상인 경우에는 제 1 입력신호 수신장치(61)의 P형 트랜지스터(PMOS61)와 제 2 입력신호 수신장치(62)의 P형 트랜지스터(PMOS63)가 동작하지 않는다.
이러한 결과는, P형 트랜지스터(PMOS61)에 의하여 제 1 입력신호 수신장치(61)의 바이어스 상태가 실질적으로 전원전압과 Vth사이이고, N형 트랜지스터(NMOS63)에 의하여 제 2 입력신호 수신장치(62)의 바이어스 상태가 실질적으로 전원전압-Vth와 접지전압 사이이기 때문이다.
도 6에 도시된 입력 장치에 대한 전류-전압 관계 그래프를 도 7에 도시하였다.
도 7에서, a는 단자(2)의 전위가 0인 경우에, P형 트랜지스터(PMOS61)로 흐르는 전류의 크기를 나타낸다. b는 단자(3)의 전위가 0인 경우에, P형 트랜지스터(PMOS63)로 흐르는 전류의 크기를 나타낸다. c는 단자(3)의 전위가 전원전압인 경우에, N형 트랜지스터(NMOS63)로 흐르는 전류의 크기를 나타낸다. d는 단자(2)의 전위가 전원전압인 경우에, N형 트랜지스터(NMOS61)로 흐르는 전류의 크기를 나타낸다. 마지막으로, e는 단자(1)로 입력되는 입력신호에 대하여 제 1 입력신호 수신장치(61)와 제 2 입력신호 수신장치(62)에 흐르는 전류의 양을 나타낸다.
도 7에 도시된 바와같이, 입력신호가 전원전압의 절반이 되는 경우에 상기 입력장치에 흐르는 전류의 양이 현저하게 감소된 것을 알 수 있다.
상술한 바와같이, 종래의 입력장치에서는 입력장치의 입력전압 크기가 소정의 기준전압 부근의 값을 가지게 되면 회로가 대기 상태인 동안에도 많은 양의 전류가 흐르게 되는 반면에, 본 발명의 실시예는 입력신호가 전원전압의 1/2 부근인 경우에, 입력장치에서 소모되는 대기 전류를 감소시킴으로써, 전체 전력 소모를 감소시킬 수 있다.
이상에서 상세히 기술한 바와 같이 본 발명은 대기 상태에서도 저전력을 요구하는 메모리 장치의 입력 장치로 특히 유용하게 사용될 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 반도체 장치에 사용되는 입력장치에 있어서,
    전원전압과 접지전압 사이에 직렬로 연결된 제 1 저항 성분과 제 1P형 트랜지스터와 제 1N형 트랜지스터와 제 2 저항성분과,
    공통 연결된 게이트를 통하여 입력신호를 수신하며 상기 제 1P형 트랜지스터 및 제 1N형 트랜지스터와 병렬로 결합되는, 제 2P형 트랜지스터 및 제 2N형 트랜지스터로 구성된 CMOS 인버터 수단과,
    상기 제 1P형 트랜지스터의 소오스 단자 및 벌크 단자와 상기 제 2P형 트랜지스터의 소오스는 상호 연결되어 동일 전위를 갖게되고, 상기 제 1N형 트랜지스터의 벌크 단자는 접지전원에 연결되고 소오스 단자는 상기 제 2N형 트랜지스터의 소오스와 상호 연결되어 동일 전위를 갖게되며, 상기 제 1P형 트랜지스터의 게이트 단자 및 드레인 단자와 상기 제 1NMOS 트랜지스터의 드레인 및 소오스는 공통 연결되어 소정의 기준전원을 수신하는 것을 특징으로 하는 입력 회로.
  2. 제 1항에 있어서, 상기 제 2P형 트랜지스터의 벌크 단자는 상기 전원전압과 연결되고, 상기 제 2N형 트랜지스터의 벌크 단자는 상기 접지전압보다 더 낮은 또 다른 전원전압에 연결되는 것을 특징으로 하는 입력 회로.
  3. 반도체 장치에 사용되는 입력장치에 있어서,
    전원전압과 접지전압사이에 직렬로 연결된 제 1 저항 성분과 제 1N형 트랜지스터와 제 1P형 트랜지스터와 제 2N형 트랜지스터와 제 2P형 트랜지스터와 제 2 저항성분과,
    상기 전원전압에 연결되는 드레인 단자와, 상기 제 1N형 트랜지스터의 드레인 단자에 연결되는 게이트 단자를 갖는 제 3N형 트랜지스터와,
    상기 접지전원에 연결되는 드레인 단자와, 상기 제 2P형 트랜지스터의 소오스 단자에 연결되는 게이트 단자를 갖는 제 3P형 트랜지스터와,
    공통 연결된 게이트를 통하여 입력신호를 수신하고, 상기 제 3N형 트랜지스터의 소오스 단자에 연결되는 소오스 단자를 갖는 제 4P형 트랜지스터와 상기 제 3P형 트랜지스터의 소오스 단자에 연결되는 소오스 단자를 갖는 제 4N형 트랜지스터로 이루어지는 CMOS 인버터 수단과,
    상기 CMOS 인버터 수단의 출력신호를 반전시키는 인버터 수단을 포함하며,
    상기 제 1N형 트랜지스터의 드레인 단자와 게이트 단자는 상호 연결되고, 상기 제 2P형 트랜지스터의 게이트 단자와 드레인 단자는 상호 연결되며, 상기 제 2N형 트랜지스터의 드레인 단자와 게이트 단자는 상호 연결되고, 상기 제 2P형 트랜지스터의 게이트 단자와 드레인 단자는 상호 연결되며, 상기 제 2N형 트랜지스터의 드레인 단자를 통하여 기준신호가 인가되는 것을 특징으로 하는 입력회로.
  4. 반도체 장치에 사용되는 입력장치에 있어서,
    전원전압(Vcc)과 접지전압(GND)사이에 직렬로 연결된 제 1 저항 성분(R51)과 제 1P형 트랜지스터(PMOS51)와 제 2N형 트랜지스터(NMOS51)와 제 2저항성분(R52)과,
    상기 제 1P형 트랜지스터(PMOS51)의 소오스 단자 신호를 수신하는 제 1 전원공급기(51)와,
    상기 제 1N형 트랜지스터(NMOS51)의 소오스 단자 신호를 수신하는 제 2 전원공급기(52)와,
    공통 게이트를 통하여 입력신호(Vin)를 수신하며 상기 제 1 전원공급기(51)의 출력단과 연결되는 소오스를 갖는 제 2P형 트랜지스터(PMOS52)와 상기 제 2 전원공급기(52)의 출력단과 연결되는 소오스를 갖는 제 2N형 트랜지스터(NMOS52)를 포함하는 CMOS 인버터 수단과,
    상기 CMOS 인버터 수단의 출력신호를 반전시키는 인버터 수단(INV51)을 포함하며,
    상기 제 1P형 트랜지스터(PMOS51)와 제 2N형 트랜지스터(NMOS51)의 공통 드레인 단자를 통하여 기준전압이 인가되는 것을 특징으로 하는 입력장치.
  5. 제 4항에 있어서, 상기 제 1 전원공급기(51)는 제 1 커런트 미러형 비교수단과, 상기 제 1 커런트 미러형 비교 수단의 출력신호를 지연시키는 제 1 지연수단과, 상기 제 1 지연수단의 출력신호를 반전시키는 제 1 반전기와, 상기 제 1 반전기의 출력신호를 수신하는 게이트 단자와 전원전압을 수신하는 드레인 단자를 갖는 제 3P형 트랜지스터(PMOS53)를 포함하며,
    상기 제 2 전원공급기(52)는 제 2 커런트 미러형 비교 수단과, 상기 제 2 커런트 미러형 비교 수단의 출력신호를 지연시키는 제 2 지연수단과, 상기 제 2 지연수단의 출력신호를 반전시키는 제 2 반전기와, 상기 제 1 반전기의 출력신호를 수신하는 게이트 단자와 전원전압을 수신하는 드레인 단자를 갖는 제 3N형 트랜지스터(NMOS53)를 포함하며,
    상기 제 1 커러트 미러형 비교 수단의 제 1 입력단은 상기 제 1P형 트랜지스터(PMOS51)의 소오스 단자 신호를 수신하며, 상기 제 1 커러트 미러형 비교 수단의 제 2 입력단은 상기 제 3P형 트랜지스터(PMOS53)의 드레인 단자 신호를 수신하고,
    상기 제 2 커러트 미러형 비교 수단의 제 1 입력단은 상기 제 1N형 트랜지스터(NMOS51)의 소오스 단자 신호를 수신하며, 상기 제 2 커러트 미러형 비교수단의 제 2 입력단은 상기 제 3N형 트랜지스터(NMOS53)의 드레인 단자 신호를 수신하는 것을 특징으로 하는 입력 장치.
  6. 제 5항에 있어서,
    상기 제 3P형 트랜지스터(PMOS53)의 드레인 단자와 접지전압 사이에 제 1 커패시터 수단(C1)이 연결되고, 상기 제 3N형 트랜지스터(NMOS53)의 드레인 단자와 전원전압 사이에 제 2 커패시터 수단(C2)이 연결되는 것을 특징으로 하는 입력 장치.
  7. 반도체 장치에 사용되는 입력장치에 있어서,
    수신하는 입력신호가 전원전압의 1/2 이상인 경우에 출력신호를 반전시키는 제 1 입력신호 수신장치(61)와, 수신하는 입력신호가 전원전압의 1/2 이하인 경우에 출력신호를 반전시키는 제 2 입력신호 수신장치(62)와, 제 1 입력장치의 출력신호를 게이트 입력신호로 하고 전원전압과 출력 단자 사이에 위치하는 제 1P형 트랜지스터(PMOS64)와, 제 2 입력장치의 출력신호를 게이트 입력신호로 하고 출력 단자와 접지전원 사이에 위치하는 제 2N형 트랜지스터(NMOS64)와, 출력단자에 결합된 래치 수단(63)을 구비하며,
    상기 제 1 입력신호 수신장치(61)의 출력신호 범위는 접지전원보다 높은 제 1 전압으로부터 전원전압까지이며, 제 2 입력신호 수신장치(62)의 출력신호 범위는 접지전압으로부터 전원전압보다 낮은 제 2 전압까지인 것을 특징으로하는 입력장치.
  8. 제 7항에 있어서,
    상기 제 1 입력신호 수신장치(61)는 전원전압과 접지전압사이에 직렬연결되는 제 2P형 트랜지스터(PMOS61)와 제 2N형 트랜지스터(NMOS61)와 제 3P형 트랜지스터(PMOS62)를 포함하고,
    상기 제 2 입력신호 수신장치(62)는 전원전압과 접지전압사이에 직렬연결되는 제 3N형 트랜지스터(NMOS62)와 제 4P형 트랜지스터(PMOS63)와 제 4N형 트랜지스터(PMOS63)를 포함하며,
    상기 제 2P형 트랜지스터(PMOS61)와 상기 제 2N형 트랜지스터(NMOS61)의 게이트는 상호 공통 연결되어 상기 입력신호를 수신하며, 상기 제 2P형 트랜지스터(PMOS61)와 상기 제 2N형 트랜지스터(NMOS61)의 드레인 단자는 상호 공통 연결되어 상기 제 1 입력신호 수신장치(61)의 출력신호를 출력하며, 상기 제 3P형 트랜지스터(PMOS62)의 게이트와 소오스 단자는 접지전압에 연결되며,
    상기 제 4P형 트랜지스터(PMOS63)와 제 4N형 트랜지스터(PMOS63)의 게이트는 상호 공통 연결되어 상기 입력신호를 수신하며, 상기 제 4P형 트랜지스터(PMOS63)와 제 4N형 트랜지스터(PMOS63)의 드레인 단자는 상호 공통 연결되어 상기 제 2 입력신호 수신장치(61)의 출력신호를 출력하며, 상기 제 3N형 트랜지스터(NMOS62)의 게이트와 드레인 단자는 전원전압에 연결된 것을 특징으로 하는 입력 장치.
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