JPH05129922A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05129922A JPH05129922A JP3290183A JP29018391A JPH05129922A JP H05129922 A JPH05129922 A JP H05129922A JP 3290183 A JP3290183 A JP 3290183A JP 29018391 A JP29018391 A JP 29018391A JP H05129922 A JPH05129922 A JP H05129922A
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- Japan
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- channel transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
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- Computing Systems (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 入力信号の“Ｈ”レベルを判定し得る最小電
圧値および入力信号の“Ｌ”レベルを判定し得る最大電
圧値が電源電圧に依存して変動するのを抑制し、動作マ
ージンを拡大することを目的とする。 【構成】 ＣＭＯＳインバータを構成するＰチャネルト
ランジスタ１ａおよびＮチャネルトランジスタ１ｂと、
Ｎチャネルトランジスタ１ｂに並列に接続されるＮチャ
ネルトランジスタ２ｂと、電源電圧を降下させた電圧を
Ｎチャネルトランジスタ２ｂのゲート電極に与える複数
のＮチャネルトランジスタ３ｂとを備え、複数のＮチャ
ネルトランジスタ３ｂは直列接続された半導体集積回路
装置。
圧値および入力信号の“Ｌ”レベルを判定し得る最大電
圧値が電源電圧に依存して変動するのを抑制し、動作マ
ージンを拡大することを目的とする。 【構成】 ＣＭＯＳインバータを構成するＰチャネルト
ランジスタ１ａおよびＮチャネルトランジスタ１ｂと、
Ｎチャネルトランジスタ１ｂに並列に接続されるＮチャ
ネルトランジスタ２ｂと、電源電圧を降下させた電圧を
Ｎチャネルトランジスタ２ｂのゲート電極に与える複数
のＮチャネルトランジスタ３ｂとを備え、複数のＮチャ
ネルトランジスタ３ｂは直列接続された半導体集積回路
装置。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳインバータ
を用いた半導体集積回路装置に関し、特に入力初段のイ
ンバータに関するものである。
を用いた半導体集積回路装置に関し、特に入力初段のイ
ンバータに関するものである。
【０００２】
【従来の技術】半導体集積回路装置は、各種の論理回路
を備え、論理回路によって動作電圧が異なりかつ論理振
幅値も異なる。そのため、初段のインバータには動作マ
ージンの広いものが要求される。
を備え、論理回路によって動作電圧が異なりかつ論理振
幅値も異なる。そのため、初段のインバータには動作マ
ージンの広いものが要求される。
【０００３】図４は、動作マージンを考慮していない従
来のＣＭＯＳインバータを備えた半導体集積回路装置を
示す回路図である。
来のＣＭＯＳインバータを備えた半導体集積回路装置を
示す回路図である。
【０００４】図４を参照して、この半導体集積回路装置
は、Ｐチャネルトランジスタ１ａおよび４ａと、Ｎチャ
ネルトランジスタ１ｂおよび４ｂを含む。Ｐチャネルト
ランジスタ１ａとＮチャネルトランジスタ１ｂならびに
ｐチャネルトランジスタ４ａとＮチャネルトランジスタ
４ｂはコンプリメンタリ接続され、ＣＭＯＳインバータ
を構成している。すなわち、互いのゲート電極が入力信
号を受けるように共通に入力ノードＮ１に接続され、互
いのドレイン電極が出力ノードＮ２に共通接続される。
Ｐチャネルトランジスタ１ａのソース電極は電源電圧Ｖ
ｃｃに接続され、Ｎチャネルトランジスタ１ｂのソース
電極は接地電位に接続される。Ｐチャネルトランジスタ
４ａとＮチャネルトランジスタ４ｂとはｐチャネルトラ
ンジスタ１ａおよびＮチャネルトランジスタ１ｂと同様
にコンプリメンタリ接続される。Ｐチャネルトランジス
タ４ａとＮチャネルトランジスタ４ｂとは互いのゲート
電極が入力ノードＮ３に共通に接続されかつ互いのドレ
イン電極が出力ノードＮ４に共通接続される。出力ノー
ドＮ４は後段の負荷に接続される。
は、Ｐチャネルトランジスタ１ａおよび４ａと、Ｎチャ
ネルトランジスタ１ｂおよび４ｂを含む。Ｐチャネルト
ランジスタ１ａとＮチャネルトランジスタ１ｂならびに
ｐチャネルトランジスタ４ａとＮチャネルトランジスタ
４ｂはコンプリメンタリ接続され、ＣＭＯＳインバータ
を構成している。すなわち、互いのゲート電極が入力信
号を受けるように共通に入力ノードＮ１に接続され、互
いのドレイン電極が出力ノードＮ２に共通接続される。
Ｐチャネルトランジスタ１ａのソース電極は電源電圧Ｖ
ｃｃに接続され、Ｎチャネルトランジスタ１ｂのソース
電極は接地電位に接続される。Ｐチャネルトランジスタ
４ａとＮチャネルトランジスタ４ｂとはｐチャネルトラ
ンジスタ１ａおよびＮチャネルトランジスタ１ｂと同様
にコンプリメンタリ接続される。Ｐチャネルトランジス
タ４ａとＮチャネルトランジスタ４ｂとは互いのゲート
電極が入力ノードＮ３に共通に接続されかつ互いのドレ
イン電極が出力ノードＮ４に共通接続される。出力ノー
ドＮ４は後段の負荷に接続される。
【０００５】動作において、入力信号が“Ｈ”レベルの
場合には、Ｐチャネルトランジスタ１ａがオフし、Ｎチ
ャネルトランジスタ１ｂがオンし、出力ノードＮ２から
は“Ｌ”レベルが出力される。それに応答して、次段の
Ｐチャネルトランジスタ４ａはオンし、Ｎチャネルトラ
ンジスタ４ｂはオフするそれにより、出力ノードＮ４か
らは“Ｈ”レベルが出力される。逆に入力信号が“Ｌ”
レベルの場合は、Ｐチャネルトランジスタ１ａがオン
し、Ｎチャネルトランジスタ１ｂがオフし、出力ノード
Ｎ２からは“Ｈ”レベルが出力される。それに応答して
次段のＰチャネルトランジスタ４ａはオフし、Ｎチャネ
ルトランジスタ４ｂはオンする。それにより、出力ノー
ドＮ４からは“Ｌ”レベルが出力される。
場合には、Ｐチャネルトランジスタ１ａがオフし、Ｎチ
ャネルトランジスタ１ｂがオンし、出力ノードＮ２から
は“Ｌ”レベルが出力される。それに応答して、次段の
Ｐチャネルトランジスタ４ａはオンし、Ｎチャネルトラ
ンジスタ４ｂはオフするそれにより、出力ノードＮ４か
らは“Ｈ”レベルが出力される。逆に入力信号が“Ｌ”
レベルの場合は、Ｐチャネルトランジスタ１ａがオン
し、Ｎチャネルトランジスタ１ｂがオフし、出力ノード
Ｎ２からは“Ｈ”レベルが出力される。それに応答して
次段のＰチャネルトランジスタ４ａはオフし、Ｎチャネ
ルトランジスタ４ｂはオンする。それにより、出力ノー
ドＮ４からは“Ｌ”レベルが出力される。
【０００６】以上のスイッチング動作において、入力信
号が“Ｈ”レベルであると判定できる最小の電圧値（以
後ＶI H ｍｉｎという）は、初段のＣＭＯＳインバータ
を構成するＰチャネルトランジスタ１ａとＮチャネルト
ランジスタ１ｂとのサイズの比で決定される。したがっ
て、一般に電源電圧に依存し、電源電圧が高いほどマー
ジンが小さくなり、ＶI H ｍｉｎが高くなる。
号が“Ｈ”レベルであると判定できる最小の電圧値（以
後ＶI H ｍｉｎという）は、初段のＣＭＯＳインバータ
を構成するＰチャネルトランジスタ１ａとＮチャネルト
ランジスタ１ｂとのサイズの比で決定される。したがっ
て、一般に電源電圧に依存し、電源電圧が高いほどマー
ジンが小さくなり、ＶI H ｍｉｎが高くなる。
【０００７】また、入力信号を“Ｌ”レベルであると判
定できる最大の電圧値（以後ＶI L ｍａｘという）も同
様に電源電圧Ｖｃｃに依存し、電源電圧が低いほどマー
ジンが小さくなり、ＶI L ｍａｘは小さくなる。
定できる最大の電圧値（以後ＶI L ｍａｘという）も同
様に電源電圧Ｖｃｃに依存し、電源電圧が低いほどマー
ジンが小さくなり、ＶI L ｍａｘは小さくなる。
【０００８】
【発明が解決しようとする課題】従来の半導体集積回路
装置は、以上のように電源電圧の変動によって、ＶI H
ｍｉｎ，ＶI L ｍａｘのマージンが小さくなるという問
題があった。
装置は、以上のように電源電圧の変動によって、ＶI H
ｍｉｎ，ＶI L ｍａｘのマージンが小さくなるという問
題があった。
【０００９】また、ＶI H ｍｉｎのマージンを出そうと
して、ＣＭＯＳインバータを構成するＰチャネルトラン
ジスタ１ａとＮチャネルトランジスタ１ｂとのサイズの
比を変えると、ＶI L ｍａｘのマージンが小さくなる。
逆にＶI L ｍａｘのマージンを出そうとすれば、ＶIH
ｍｉｎのマージンが小さくなる。
して、ＣＭＯＳインバータを構成するＰチャネルトラン
ジスタ１ａとＮチャネルトランジスタ１ｂとのサイズの
比を変えると、ＶI L ｍａｘのマージンが小さくなる。
逆にＶI L ｍａｘのマージンを出そうとすれば、ＶIH
ｍｉｎのマージンが小さくなる。
【００１０】以上のように、ＣＭＯＳインバータを構成
するＰチャネルトランジスタとＮチャネルトランジスタ
とのサイズの比を単に変えるだけでは、動作マージンの
改良を十分に行なうことができない。
するＰチャネルトランジスタとＮチャネルトランジスタ
とのサイズの比を単に変えるだけでは、動作マージンの
改良を十分に行なうことができない。
【００１１】それゆえに、この発明は前記問題を解決す
るためになされたもので、電源電圧が変動してもＶI H
ｍｉｎおよびＶI L ｍａｘの値が変動するのを抑制し、
それらの動作マージンを十分に持った半導体集積回路装
置を提供することを目的とする。
るためになされたもので、電源電圧が変動してもＶI H
ｍｉｎおよびＶI L ｍａｘの値が変動するのを抑制し、
それらの動作マージンを十分に持った半導体集積回路装
置を提供することを目的とする。
【００１２】
【課題を解決するための手段】前記目的を達成するため
のこの発明にかかる半導体集積回路装置は、互いに異な
る導電形式にされた第１および第２の電界効果素子を有
するＣＭＯＳインバータを備えた半導体集積回路装置で
あって、前記第１の電界効果トランジスタと同一零点形
式にされ、かつ前記第１の電界効果トランジスタに並列
に接続された第３の電界効果素子と、電源電圧をある電
位降下させた電圧を発生し、この発生した電圧により前
記第３の電界効果素子の電流供給能力を制御する制御手
段とを含むことを特徴とする。
のこの発明にかかる半導体集積回路装置は、互いに異な
る導電形式にされた第１および第２の電界効果素子を有
するＣＭＯＳインバータを備えた半導体集積回路装置で
あって、前記第１の電界効果トランジスタと同一零点形
式にされ、かつ前記第１の電界効果トランジスタに並列
に接続された第３の電界効果素子と、電源電圧をある電
位降下させた電圧を発生し、この発生した電圧により前
記第３の電界効果素子の電流供給能力を制御する制御手
段とを含むことを特徴とする。
【００１３】
【作用】以上のこの発明では、電源電圧が高くなると、
制御手段により発生される電圧も高くなり、第３の電界
効果素子の電流供給能力が増大する。それにより、第２
の電界効果素子よりも並列接続された第１および第２の
電界効果素子の方が電流が流れやすくなる。その結果Ｖ
I H ｍｉｎの電圧依存性が抑制されマージンが出る。
制御手段により発生される電圧も高くなり、第３の電界
効果素子の電流供給能力が増大する。それにより、第２
の電界効果素子よりも並列接続された第１および第２の
電界効果素子の方が電流が流れやすくなる。その結果Ｖ
I H ｍｉｎの電圧依存性が抑制されマージンが出る。
【００１４】逆に、電源電圧が低くなると、制御手段に
より発生される電圧が低くなり、第３の電界効果素子の
電流供給能力が低下する。それにより、電源電圧が高く
なった場合と比較して、第２の電界効果素子の方が並列
接続された第１および第３の電界効果素子よりも電流が
流れやすくなる。その結果ＶI L ｍａｘ，ＶI H ｍｉｎ
の電圧依存性が抑制され、かつＶIL ｍａｘが高くな
り、ＶI H ｍｉｎが低くなりマージンが出る。
より発生される電圧が低くなり、第３の電界効果素子の
電流供給能力が低下する。それにより、電源電圧が高く
なった場合と比較して、第２の電界効果素子の方が並列
接続された第１および第３の電界効果素子よりも電流が
流れやすくなる。その結果ＶI L ｍａｘ，ＶI H ｍｉｎ
の電圧依存性が抑制され、かつＶIL ｍａｘが高くな
り、ＶI H ｍｉｎが低くなりマージンが出る。
【００１５】
【実施例】図１はこの発明の一実施例を示す回路図であ
る。図１を参照して、この半導体集積回路装置が図４に
示す半導体集積回路装置と異なるところは、Ｎチャネル
トランジスタ１ｂと並列にＮチャネルトランジスタ２ｂ
が設けられ、Ｎチャネルトランジスタ２ｂのゲート電極
と電源電圧Ｖｃｃとの間に直列に接続された複数のＮチ
ャネルトランジスタ３ｂが設けられていることである。
その他の素子については図４に示した素子と同様であ
り、その説明は適宜省略する。
る。図１を参照して、この半導体集積回路装置が図４に
示す半導体集積回路装置と異なるところは、Ｎチャネル
トランジスタ１ｂと並列にＮチャネルトランジスタ２ｂ
が設けられ、Ｎチャネルトランジスタ２ｂのゲート電極
と電源電圧Ｖｃｃとの間に直列に接続された複数のＮチ
ャネルトランジスタ３ｂが設けられていることである。
その他の素子については図４に示した素子と同様であ
り、その説明は適宜省略する。
【００１６】複数のＮチャネルトランジスタ３ｂの各々
は、そのゲート電極とドレイン電極とが接続されてダイ
オードを構成している。初段のＮチャネルトランジスタ
３ｂはそのドレイン電極が電源電圧Ｖｃｃに接続され、
そのソース電極が次段のＮチャネルトランジスタ３ｂの
ドレイン電極に接続される。また、最終段のＮチャネル
トランジスタ３ｂは、そのソース電極がＮチャネルトラ
ンジスタ２ｂのゲート電極に接続される。このようにし
て、複数のＮチャネルトランジスタ３ｂによリ複数のダ
イオードの縦続接続を構成することにより、電源電圧Ｖ
ｃｃを所望の電位まで降下させた電圧Ｖｃｃ−Ｘ・Ｖｔ
ｈを得ている。ここでＸはＮチャネルトランジスタ３ｂ
の個数であり、ＶｔｈはＮチャネルトランジスタ３ｂの
しきい値電圧である。
は、そのゲート電極とドレイン電極とが接続されてダイ
オードを構成している。初段のＮチャネルトランジスタ
３ｂはそのドレイン電極が電源電圧Ｖｃｃに接続され、
そのソース電極が次段のＮチャネルトランジスタ３ｂの
ドレイン電極に接続される。また、最終段のＮチャネル
トランジスタ３ｂは、そのソース電極がＮチャネルトラ
ンジスタ２ｂのゲート電極に接続される。このようにし
て、複数のＮチャネルトランジスタ３ｂによリ複数のダ
イオードの縦続接続を構成することにより、電源電圧Ｖ
ｃｃを所望の電位まで降下させた電圧Ｖｃｃ−Ｘ・Ｖｔ
ｈを得ている。ここでＸはＮチャネルトランジスタ３ｂ
の個数であり、ＶｔｈはＮチャネルトランジスタ３ｂの
しきい値電圧である。
【００１７】次に、図１に示した半導体集積回路装置の
動作を説明する。ダイオード接続された複数のＮチャネ
ルトランジスタ３ｂにより、電源電圧Ｖｃｃからしきい
値電圧Ｘ・Ｖｔｈを引いた電圧が発生される。発生され
た電圧はＮチャネルトランジスタ２ｂのゲート電極に与
えられる。この電圧は電源電圧Ｖｃｃが高くなれば高く
なり、逆に電源電圧Ｖｃｃが低くなれば低くなる。Ｎチ
ャネルトランジスタ２ｂのゲート電極に高くなった電圧
が与えられた場合には、Ｎチャネルトランジスタ２ｂの
電流供給能力が増大する。このため、従来のＮチャネル
トランジスタ１ａの単独使用に比較して、ＣＭＯＳイン
バータのＮチャネル側に流れる電流量は多くなる。この
結果、ＶI H ｍｉｎの値は小さくなり、マージンが出
る。逆にＮチャネルトランジスタ２ｂのゲート電極に低
くなった電圧が与えられた場合には、Ｎチャネルトラン
ジスタ２ｂの電流供給能力は小さくなる。そのため、Ｐ
チャネルトランジスタ１ａの方がＮチャネルトランジス
タ２ｂよりも電流供給能力が大きくなる。この結果、Ｖ
I L ｍａｘの値は高くなりマージンが出る。
動作を説明する。ダイオード接続された複数のＮチャネ
ルトランジスタ３ｂにより、電源電圧Ｖｃｃからしきい
値電圧Ｘ・Ｖｔｈを引いた電圧が発生される。発生され
た電圧はＮチャネルトランジスタ２ｂのゲート電極に与
えられる。この電圧は電源電圧Ｖｃｃが高くなれば高く
なり、逆に電源電圧Ｖｃｃが低くなれば低くなる。Ｎチ
ャネルトランジスタ２ｂのゲート電極に高くなった電圧
が与えられた場合には、Ｎチャネルトランジスタ２ｂの
電流供給能力が増大する。このため、従来のＮチャネル
トランジスタ１ａの単独使用に比較して、ＣＭＯＳイン
バータのＮチャネル側に流れる電流量は多くなる。この
結果、ＶI H ｍｉｎの値は小さくなり、マージンが出
る。逆にＮチャネルトランジスタ２ｂのゲート電極に低
くなった電圧が与えられた場合には、Ｎチャネルトラン
ジスタ２ｂの電流供給能力は小さくなる。そのため、Ｐ
チャネルトランジスタ１ａの方がＮチャネルトランジス
タ２ｂよりも電流供給能力が大きくなる。この結果、Ｖ
I L ｍａｘの値は高くなりマージンが出る。
【００１８】図２は、図１および図４の半導体集積回路
装置ＶI L ｍａｘの電源電圧依存性を示すグラフであ
り、図３は図１および図４の半導体集積回路装置のＶ
I H ｍｉｎの電源電圧依存性を示すグラフである。図２
および図３において実線は従来技術（図４）のＶI L ｍ
ａｘ，ＶI H ｍｉｎであり、破線は本発明のＶI L ｍａ
ｘ，ＶI H ｍｉｎを示す。また、横軸に電源電圧Ｖｃｃ
をとり、縦軸にＶI L ｍａｘ，ＶI H ｍｉｎをとってい
る。図２および図３から明らかなように、この発明の方
は傾きが小さく、ＶI L ｍａｘおよびＶI H ｍｉｎの電
源電圧依存性が小さくなっていることがわかる。
装置ＶI L ｍａｘの電源電圧依存性を示すグラフであ
り、図３は図１および図４の半導体集積回路装置のＶ
I H ｍｉｎの電源電圧依存性を示すグラフである。図２
および図３において実線は従来技術（図４）のＶI L ｍ
ａｘ，ＶI H ｍｉｎであり、破線は本発明のＶI L ｍａ
ｘ，ＶI H ｍｉｎを示す。また、横軸に電源電圧Ｖｃｃ
をとり、縦軸にＶI L ｍａｘ，ＶI H ｍｉｎをとってい
る。図２および図３から明らかなように、この発明の方
は傾きが小さく、ＶI L ｍａｘおよびＶI H ｍｉｎの電
源電圧依存性が小さくなっていることがわかる。
【００１９】なお、図１の実施例と複数のＮチャネルト
ランジスタにより電源電圧を降下させているが、複数の
Ｎチャネルトランジスタに変えて抵抗を用いることも可
能である。
ランジスタにより電源電圧を降下させているが、複数の
Ｎチャネルトランジスタに変えて抵抗を用いることも可
能である。
【００２０】
【発明の効果】以上説明したように、この発明によれば
ＣＭＯＳインバータを構成する電界効果素子の一方に並
列に電界効果素子を接続し、かつこの並列接続した電界
効果素子を、電源電圧を所望の電圧だけ降下させた電圧
によって制御するという簡単な構成により、ＶI H ｍｉ
ｎとＶI L ｍａｘの電圧依存性を抑制することができ、
かつ動作マージンを拡大することができるという効果が
得られる。
ＣＭＯＳインバータを構成する電界効果素子の一方に並
列に電界効果素子を接続し、かつこの並列接続した電界
効果素子を、電源電圧を所望の電圧だけ降下させた電圧
によって制御するという簡単な構成により、ＶI H ｍｉ
ｎとＶI L ｍａｘの電圧依存性を抑制することができ、
かつ動作マージンを拡大することができるという効果が
得られる。
【図１】この発明の一実施例をを示す回路図である。
【図２】図１および図４の半導体集積回路装置のＶI L
ｍａｘの電源電圧依存性を示すグラフである。
ｍａｘの電源電圧依存性を示すグラフである。
【図３】図１および図４の半導体集積回路装置のＶI H
ｍｉｎの電源電圧依存性を示すグラフである。
ｍｉｎの電源電圧依存性を示すグラフである。
【図４】従来の半導体集積回路装置の回路図である。
１ａ，４ａ Ｐチャネルトランジスタ １ｂ，２ｂ，３ｂ，４ｂ Ｎチャネルトランジスタ
Claims (1)
- 【請求項１】 互いに異なる導電形式にされた第１およ
び第２の電界効果素子を有するＣＭＯＳインバータを備
えた半導体集積回路装置であって、 前記第１の電界効果トランジスタと同一導電形式にさ
れ、かつ前記第１の電界効果トランジスタに並列に接続
された第３の電界効果素子と、 電源電圧をある電位降下させた電圧を発生し、この発生
した電圧により前記第３の電界効果素子の電流供給能力
を制御する制御手段とを含むことを特徴とする半導体集
積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290183A JP2769653B2 (ja) | 1991-11-06 | 1991-11-06 | 反転回路 |
| DE4237001A DE4237001C2 (de) | 1991-11-06 | 1992-11-02 | Integrierte Halbleiterschaltungsvorrichtung |
| US07/971,186 US5416366A (en) | 1991-11-06 | 1992-11-03 | Semiconductor integrated circuit device |
| KR1019920020557A KR960000896B1 (ko) | 1991-11-06 | 1992-11-03 | 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290183A JP2769653B2 (ja) | 1991-11-06 | 1991-11-06 | 反転回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129922A true JPH05129922A (ja) | 1993-05-25 |
| JP2769653B2 JP2769653B2 (ja) | 1998-06-25 |
Family
ID=17752827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3290183A Expired - Lifetime JP2769653B2 (ja) | 1991-11-06 | 1991-11-06 | 反転回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5416366A (ja) |
| JP (1) | JP2769653B2 (ja) |
| KR (1) | KR960000896B1 (ja) |
| DE (1) | DE4237001C2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4434775A1 (de) * | 1994-09-29 | 1996-04-04 | Beiersdorf Ag | Dermatologische Zubereitungen mit einem Gehalt an Fettsäureglyceriden gegen Superinfektionen |
| US5554942A (en) * | 1995-03-13 | 1996-09-10 | Motorola Inc. | Integrated circuit memory having a power supply independent input buffer |
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