KR910004736B1 - 스테이틱 메모리장치의 전원전압 조절회로 - Google Patents

스테이틱 메모리장치의 전원전압 조절회로 Download PDF

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Abstract

내용 없음.

Description

스테이틱 메모리장치의 전원전압 조절회로
제 1 도는 종래의 스테이틱 메모리장치의 메모리쎌의 등가회로도.
제 2 도는 본 발명의 블럭도.
제 3 도는 본 발명에 따른 전원전압 조절회로.
제 4 도는 제 3 도의 동작 그래프.
본 발명은 스테이틱 메모리(SRAM)장치에 관한 것으로 특히 스테이틱 메모리장치에서 사용하기 위한 전원 조절회로에 관한 것이다. 모오스 반도체 메모리장치들중 스테익 메모리장치는 널리 사용되어 왔고 또한 고밀도화 되어가고 있다. 스테이틱 메모리장치의 고밀도는 메모리쎌의 크기를 축소하는 것을 요구한다. 현재 사용되고 있는 스테이틱 메모리장치는 통상적으로 5볼트의 외부 전원전압을 사용하고 있으며 상기 스테이틱 메모리장치내의 메모리쎌들에 인가되는 전압은 상기 외부 전원전압과 동일한 전압을 사용하고 있다. 그러한 경우 상기 메모리쎌들내에 있는 모오스 트랜지스터들은 장시간동안 상기 전원전압으로 인가되기 때문에 상기 모오스 트랜지스터들이 고장나는 문제가 발생한다. 이러한 문제는 정상 전원전압보다 높은 외부 전원전압의 인가와 메모리 용량의 증가에 기인하여 더욱 심각하게 되고 그결과 메모리장치의 신뢰성이 떨어지게 된다. 이러한 신뢰성 문제를 해결하기 위하여 내부 전원전압을 5볼트 이하로 낮추는 방식이 제안되어 왔다. 그러나 그러한 경우는 전원전압에 의한 메모리쎌의 고장문제를 감소시키지만, 패키지로부터의 방사능입자에 기인한 메모리쎌에 기억된 데이터의 파괴 즉 소프트에라 뿐만 아니라 메모리장치의 동작속도의 감소가 문제로 된다.
따라서 본 발명은 전원전압의 낮춤없이 장시간동안 사용될 때 메모리셀들의 고장을 방지할 수 있는 전원조절회로를 가지는 스테이틱 메모리장치를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 스테이틱 메모리장치에 있어서, 행들로 배열된 다수의 워드라인들과, 열들로 배열된 다수의 비트라인쌍들과, 상기 워드라인들과 비트라인쌍들사이에 행들과 열들의 매트릭스로 배열되고 행으로 신창하는 전원선들과 접속된 각 메모리쎌들과, 상기 전원선들과 접속된 공통전원선을 가지며 외부 전원전압이 소정전압이상일 때 상기 공통전원선에 공급되는 전원을 감소하고 외부 전원전압이 소정전압이하일때 외부 전원전압을 상기 공통전원선에 공급하는 전원조절수단을 구비함을 특징으로 한다.
제 1 도를 참조하면 종래의 스테이틱 메모리장치의 메모리쎌의 회로도가 도시되어 있다. 메모리쎌(100)은 데이타 노오드(10)와 컴프리멘터리 데이타 노오드(11)을 가지고 있다. 도우핑 되지않은 다결정 실리콘으로 만들어진 제1 및 제2부하저항들(12)(13)이 외부 전원전압 VDD이 인가되는 전원선(1)을 각각 상기 데이타 노오드(10)와 컴프리멘터리 데이타 노오드(11)에 연결한다. 상기 메모리쎌(100)은 또한 한쌍의 크로스를 접속된 N채널 모오스 트랜지스터들(7)(9)을 내장하고 있다. 상기 노오드들(10)(11)은 각각 상기 트랜지스터들(9)(7)의 게이트들에 의해 크로스로 접속되어 있고, 트랜스퍼 모오스 트랜지스터들(6)(8)에 의해 각각 한쌍의 비트라인들(3)(4)에 접속되어 있다. 트랜스퍼 모오스 트랜지스터들(6)(8)의 게이트들은 워드라인(2)에 접속되어 있다. 상기 트랜지스터들(7)(9)의 드레인-소오스통로들은 각 노오드(10)(11)를 접지선(5)에 연결한다. 지금 논리 "0"가 상기 메모리쎌(100)에 기억되어 졌다고 가정하면 트랜지스터(7)은 상기 노오드(11)가 실질적으로 VDD에 있도록 턴온되어 있고 트랜지스터(9)는 상기 노오드(10)가 실질적으로 접지에 있도록 턴오프되어 있다. 역으로 만약 논리 "1"이 상기 메모리쎌(100)에 기억되어 있다면 노오드(10)은 VDD에 노오드(11)은 접지에 있을 것이다. 또한 비트라인쌍(3)(4)을 전원전압 VDD로 프리차아지하는 스테이틱 메모리장치에 있어서도 트랜스퍼 트랜지스터(6)이나 (8)중 어느하나의 드레인과 소오스단자 사이에 전원전압 VDD가 인가될 수 있다. 메모리쎌(100)의 서입 및 독출동작은 이 기술분야에서 공지되어 있기 때문에 설명을 하지 않을 것이다. 그러므로 메모리쎌을 구성하는 모오스 트랜지스터(6)-(9)의 드레인과 소오스 단자들 사이의 전압차이는 전원전압 VDD이며 그러한 전압이 장기간동안 인가되는 것은 고밀도 메모리장치의 메모리쎌의 크기 축소와 전원전압 VDD의 고전압 변동에 기인하여 고장의 원인이 된다.
제 2 도를 참조하면 본 발명의 블록도가 도시되어 있다. 행디코오더(20)는 다수의 워드라인들(2)중 하나를 선택하기 위해 워드라인들과 접속되어 있으며 열 디코오더(30)가 다수 비트라인들중 한쌍의 비트라인들(3)(4)을 선택하기 위해 비트라인들과 접속되어 있다. 또한 한쌍의 비트라인들(3)(4)과 하나의 워드라인(2) 사이에는 각각 메모리쎌(100)이 접속되어 있고 각 비트라인쌍(3)(4)에는 각 비트라인을 프리차아지하기 위한 프리차아지회로(40)가 접속되어 있다. 전원전압 조절회로(50)는 외부 전원전압 VDD가 소정 전압이상일 때 감소된 전원전압을 각 메모리쎌로의 전원선과 접속된 공통전원선(15)으로 제공하기 위해 배치되어 있다. 또한 각 메모리쎌(100)의 접지선은 공통으로 접속되어 접지(VSS)와 연결된다.
제 3 도를 참조하면, 본 발명에 따른 전원전압 조절회로가 도시되어 있다. 전원전압 조절회로(50)는 인한스먼트 N채널 모오스 트랜지스터들(51)-(57)과 인한스먼트 P채널 모오스 트랜지스터(59)(60)과 저항(58)으로 구성된다. 상기 각 트랜지스터(51)-(57)의 채널영역은 기준전원 Vss(접지)와 접속되어 있고 상기 각 트랜지스터(59)(60)의 채널영역은 상기 각 트랜지스터의 소오스와 접속되어 있다. N채널 모오스 트랜지스터들(51)-(54)의 드레인-소오스통로들은 전원전압 VDD가 인가되는 제 1 노오드(62)와 접지노오드(63) 사이에 직렬로 접속되어 있고 상기 각 트랜지스터(51)-(53)의 게이트는 드레인과 접속되어 있고 트랜지스터(54)의 게이트는 상기 제 1 노오드(62)와 접속되어 있다. 또한 상기 노오드(62)와 (63)사이에는 전류제한저항(58)과 모오스 트랜지스터(55)의 드레인-소오스 통로가 제 3 노오드(65)를 통해 직렬로 접속되어 있고 상기 트랜지스터(55)의 게이트는 상기 트랜지스터(54)의 드레인과 상기 트랜지스터(53)의 소오스가 접속된 제 2 노오드와 접속되어 있다. 또한 상기 제 3 노오드는 P채널 모오스 트랜지스터(59)와 N채널 모오스 트랜지스터(56)로 구성된 인버어터(70)의 입력단자가 된다. 상기 인버어터(70)의 출력단자(66)는 P채널 모오스 트랜지스터(60)의 게이트와 접속되며 상기 제 1 노오드와 공통전원선(15)사이에는 상기 P채널 모오스 트랜지스터(60)와 N채널 모오스 트랜지스터(57)의 각 드레인-소오스 통로가 병렬로 접속되어 잇다. 저항(58)은 전류를 제한하기 위한 다결정 실리콘으로 만들어진 수백 기가옴의 저항이다. 상기 트랜지스터(54)은 상기 트랜지스터들(51)-(53)이 턴온되었을 때 드레인 전류가 적게되도록 긴 채널길이를 가진다. 모오스 트랜지스터들(51)-(55)와 인버어터(70) 및 저항(58)로 구성된 블록(91)은 외부 전원전압 VDD이 소정 전압이상 또는 이하인지를 검출하는 수단이고, 모오스 트랜지스터(60)과 (57)로 구성된 블록(92)은 메모리쎌로 공급되는 전원을 조절하는 수단이다.
이하 본 발명의 전원전압 조절회로의 동작을 설명한다. 상기 트랜지스터들(51)-(53)의 각 드레쉬홀드 전압을 동일하게 VT1라 하고 상기 트랜지스터(55)의 드레쉬홀드전압을 VT2라 가정할 것이다. 전원전압 VDD가 3VT1+VT2(=Vc)보다 낮으면 상기 트랜지스터(55)는 오프상태로 된다. 그러므로 제 3 노오드(65)는 저항(58)을 통해 VDD로 충전되며 인버어터(70)의 출력단자(66)는 N채널 모오스 트랜지스터(56)의 도통에 의해 논리로우 상태인 접지로 된다. 그 결과 P채널 모오스 트랜지스터(60)은 턴온되고 상기 전원전압 VDD를 상기 트랜지스터(60)를 통해 상기 공통전원선(15)으로 공급한다. 그러므로 외부 전원전압 VDD가 Vc보다 낮으면 상기 전원전압 VDD가 메모리쎌(100)에 전원전압으로 공급이 된다. 한편, 외부 전원전압 VDD가 3VT1+VT2(=Vc)보다 크게되면 상기 트랜지스터들(51)-(55)은 모두 턴온된다. 그러므로 제 1 노오드(62)와 접지노오드(63)사이를 흐르는 소모 전류를 적게하기 위해 상기 트랜지스터들(54)의 채널길이가 길게 설계하는 것이 바람직하다. 또한 트랜지스터(55)의 도통에 의해 저항(58)을 통해 흐르는 전류를 적게하기 위해 저항(58)은 고정항의 도우프되지 않은 다결정 실리콘으로 제작이 된다. 상기 트랜지스터(55)의 도통에 의해 제 3 노오드(65)는 접지(VSS)로 되고 인버어터(70)의 출력 노오드(66)는 P채널 모오스 트랜지스터(59)의 도통에 의해 상기 논리 하이상태인 전원전압 VDD로 된다. 그러므로 P채널 모오스 트랜지스터(60)는 오프상태로 되고 N채널 모오스 트랜지스터(57)가 턴온이 된다. 이때 공통전원선(15)의 전압은 전원전압 VDD보다 상기 트랜지스터(57)의 드레쉬홀드 전압 VT3만큼 작은 전압을 가진다. 그러나 상기 드레쉬홀드 전압 VT3는 상기 트랜지스터(57)의 소오스 즉 공통전원선(15)의 전압이 클수록 보디효과(Body effect)에 의해 더욱 증가한다. 그러므로 전원전압 VDD가 높을수록 메모리쎌에 공급되는 전원전압은 더욱 감소된다. 이러한 메모리쎌들의 감소된 전원전압의 인가는 외부 전원전압이 메모리쎌로 인가되는 스테이틱 메모리장치의 대기상태(Stand by)전류보다 약 1/3감소하는 효과를 갖게된다.
제 4 도는 본 발명에 따라 메모리쎌에 공급되는 전원의 그래프를 나타낸 것이다. 외부 전원전압 VDD가 Vc보다 클 때 메모리쎌에 공급되는 전압 VDD이 감소됨을 알 수 있다. 도면중 점선(B)은 종래의 스테이틱 메모리장치에서 메모리쎌로 공급되는 전원을 나타낸 것이고 실선(A)는 본 발명의 경우이다.
전술한 바와같이 본 발명은 외부 전원 이상이 높게 인가될 때 메모리쎌에 공급되는 전원전압의 강하에 의해 메모리쎌이 보호될 수 있고 장기간 사용하여도 고장없이 신뢰성을 향상시킬 수 있는 이점을 갖게된다. 또한 메모리쎌의 크기를 적게할 수 있어 고밀도화를 할 수 있으며 대기시 전류를 감소시킬 수 있는 이점이 있다.

Claims (6)

  1. 스테이틱 메모리장치에 있어서, 행들로 배열된 다수의 워드라인들과, 열들로 배열된 다수의 비트라인쌍들과, 상기 워드라인들과 비트라인쌍들사이에 행들과 열들의 매트릭스로 배열되고 행으로 신장하는 전원선들과 접속된 각 메모리쎌들과 상기 전원선들과 접속된 공통전원선을 가지며 외부 전원전압이 소정전압이상일 때 상기 공통전원선에 공급되는 전원을 감소하고 외부 전원전압이 소정전압이하일 때 외부 전원전압을 상기 공통전원선에 공급하는 전원조절수단을 구비함을 특징으로 하는 스테이틱 메모리장치.
  2. 제 1 항에 있어서, 전원조절수단이 외부 전원전압이 소정전압이상인지를 논리적으로 검출하는 수단(91)과, 상기 검출수단(91)으로부터의 논리신호에 따라 상기 공통전원선으로 외부 전원전압 또는 외부 전원전압보다 소정값이 낮은 전압을 공급하는 수단(92)으로 구성함을 특징으로 하는 스테이틱 메모리장치.
  3. 제 2 항에 있어서, 전압공급수단(92)이 제 1 노오드(62)와 공통전원선(15) 사이에 드레인-소오스통로들이 병렬로 접속된 P채널 모오스 트랜지스터(60)와, N채널 모오스 트랜지스터(57)가 접속되고 N채널 모오스 트랜지스터(57)의 게이트는 상기 제 1 노오드에 접속됨을 특징으로 하는 스테이틱 메모리장치.
  4. 제 3 항에 있어서, 상기 P채널 모오스 트랜지스터의 서브 스트레이트는 제 1 노오드와 접속되고 N채널 모오스 트랜지스터(57)의 채널영역은 기준전원과 접속됨을 특징으로 하는 스테이틱 메모리장치.
  5. 제 2 항에 있어서, 상기 검출수단(91)이 제 1 노오드(62)와 제 2 노오드사이에 게이트와 드레인이 접속된 다수의 N채널 모오스 트랜지스터(51-53)들이 직렬로 접속되고 제 2 노오드와 접지 노오드 사이에 드레인-소오스통로가 접속되고 게이트가 상기 제 1 노오드와 접속된 N채널 모오스 트랜지스터(54)와, 상기 제 1 노오드와 제 3 노오드(65)사이에 접속된 저항(58)과, 상기 제 3 노오드와 접지노오드 사이에 게이트가 상기 제 2 노오드와 접속되고 드레인-소오스통로가 접속된 N채널 모오스 트랜지스터(55)와, 상기 제 3 노오드(65)와 상기 P채널 트랜지스터(60)의 게이트 사이에 접속된 인버어터(70)로 구성함을 특징으로 하는 스테이틱 메모리장치.
  6. 제 5 항에 있어서, 저항(58)은 고저항의 다결정 실리콘임을 특징으로 하는 스테이틱 메모리 장치.
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