JP2848235B2 - 半導体記憶装置用電源回路 - Google Patents
半導体記憶装置用電源回路Info
- Publication number
- JP2848235B2 JP2848235B2 JP3067094A JP3067094A JP2848235B2 JP 2848235 B2 JP2848235 B2 JP 2848235B2 JP 3067094 A JP3067094 A JP 3067094A JP 3067094 A JP3067094 A JP 3067094A JP 2848235 B2 JP2848235 B2 JP 2848235B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- transistor
- voltage
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Dc-Dc Converters (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置用電源回
路に関し、特に電気的消去書込可能な不揮発性メモリ
（以下ＥＥＰＲＯＭ）の消去／書込動作用の半導体記憶
装置用電源回路に関する。
路に関し、特に電気的消去書込可能な不揮発性メモリ
（以下ＥＥＰＲＯＭ）の消去／書込動作用の半導体記憶
装置用電源回路に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭは、システムに組込んだま
ま外部パネルや遠隔操作で記憶情報の変更が可能である
などの特長から、広い分野に使用されるようになってき
ている。
ま外部パネルや遠隔操作で記憶情報の変更が可能である
などの特長から、広い分野に使用されるようになってき
ている。
【０００３】ＥＥＰＲＯＭはセルに蓄えられた電荷によ
り情報を記憶するが、消去／書込における電荷の移動に
は高電界によるトンネル現象を利用している。セルへの
情報の書込は情報の内容に応じた電圧をセルの各ノード
に印加し、絶縁膜に加わる高電界により電荷を移動して
行われる（トンネル注入）。情報の消去は上記電界の方
向を反転するなどして蓄積された電荷を放出することに
より行われる。情報の読出は、情報対応の蓄積電荷によ
るセルトランジスタのしきい値の変化を利用する。
り情報を記憶するが、消去／書込における電荷の移動に
は高電界によるトンネル現象を利用している。セルへの
情報の書込は情報の内容に応じた電圧をセルの各ノード
に印加し、絶縁膜に加わる高電界により電荷を移動して
行われる（トンネル注入）。情報の消去は上記電界の方
向を反転するなどして蓄積された電荷を放出することに
より行われる。情報の読出は、情報対応の蓄積電荷によ
るセルトランジスタのしきい値の変化を利用する。
【０００４】したがって、通常のメモリの動作電圧対応
の電源に加えて、セルの消去／書込に必要な上記高電界
生成用の高電圧供給用の昇圧電源を必要とする。一般
に、素子内部に通常電源電圧とこの昇圧電源電圧とを切
替るための電源制御回路を備える。
の電源に加えて、セルの消去／書込に必要な上記高電界
生成用の高電圧供給用の昇圧電源を必要とする。一般
に、素子内部に通常電源電圧とこの昇圧電源電圧とを切
替るための電源制御回路を備える。
【０００５】この種のＥＥＰＲＯＭの動作として、情報
の読出時には上記制御回路は通常電源電圧を供給するよ
う動作し、したがって上記昇圧電源電圧が供給されな
い。一方、消去／書込時には、上記制御回路が上記昇圧
電源電圧を供給するよう動作してメモリセルおよび周辺
回路に供給する。
の読出時には上記制御回路は通常電源電圧を供給するよ
う動作し、したがって上記昇圧電源電圧が供給されな
い。一方、消去／書込時には、上記制御回路が上記昇圧
電源電圧を供給するよう動作してメモリセルおよび周辺
回路に供給する。
【０００６】一般的な従来の消去／書込動作用の半導体
記憶装置用電源回路をブロック化して示す回路図である
図５を参照すると、この従来の半導体記憶装置用電源回
路は、外部から供給される昇圧電源ＶＰを内部電源ＶＩ
に供給するための接続／遮断を行うトランスファ回路１
と、外部から供給される通常電源ＶＣを内部電源ＶＩに
供給するための接続／遮断を行うトランスファ回路２
と、所定の昇圧電圧ＣＰを供給する昇圧回路３と、昇圧
に必要なパルス信号ＣＫを供給する発振回路４と、昇圧
回路３に電圧ＶＩを供給するための信号レベルをシフト
するレベルシフト回路５と、電源ＶＣと電源ＶＰとの電
位差を比較する比較回路６とを備える。
記憶装置用電源回路をブロック化して示す回路図である
図５を参照すると、この従来の半導体記憶装置用電源回
路は、外部から供給される昇圧電源ＶＰを内部電源ＶＩ
に供給するための接続／遮断を行うトランスファ回路１
と、外部から供給される通常電源ＶＣを内部電源ＶＩに
供給するための接続／遮断を行うトランスファ回路２
と、所定の昇圧電圧ＣＰを供給する昇圧回路３と、昇圧
に必要なパルス信号ＣＫを供給する発振回路４と、昇圧
回路３に電圧ＶＩを供給するための信号レベルをシフト
するレベルシフト回路５と、電源ＶＣと電源ＶＰとの電
位差を比較する比較回路６とを備える。
【０００７】トランスファ回路１は、２つのＮ型エンハ
ンスメントトランジスタＮ１１，Ｎ１２が対向して形成
されたトランスファゲート回路であり、電圧ｖＰがトラ
ンジスタＮ１１のしきい値電圧ｖＴＮより大きい場合
に、このトランジスタＮ１１が内部電源ＶＩに電位（ｖ
Ｐ−ｖＴＮ）を供給する。また、トランジスタＮ１２の
ゲートに（ｖＰ＋ｖＴＮ）以上の高電圧が印加された場
合に、電圧ｖＰをそのまま内部電源ＶＩに供給する。
ンスメントトランジスタＮ１１，Ｎ１２が対向して形成
されたトランスファゲート回路であり、電圧ｖＰがトラ
ンジスタＮ１１のしきい値電圧ｖＴＮより大きい場合
に、このトランジスタＮ１１が内部電源ＶＩに電位（ｖ
Ｐ−ｖＴＮ）を供給する。また、トランジスタＮ１２の
ゲートに（ｖＰ＋ｖＴＮ）以上の高電圧が印加された場
合に、電圧ｖＰをそのまま内部電源ＶＩに供給する。
【０００８】トランスファ回路２は、Ｎ型デプレッショ
ントランジスタＮ２１により形成され、それぞれゲート
電圧をｖＧ、ドレイン電圧をｖＤ、ソース電圧をｖＳ、
しきい値電圧をｖＴＤとすると、（ｖＧ−ｖＤ＞ｖＴ
Ｄ），かつ（ｖＧ−ｖＳ＞ｖＴＤ）なる条件を満足した
ときのみ遮断状態となり、それ以外は導通状態となる。
ントランジスタＮ２１により形成され、それぞれゲート
電圧をｖＧ、ドレイン電圧をｖＤ、ソース電圧をｖＳ、
しきい値電圧をｖＴＤとすると、（ｖＧ−ｖＤ＞ｖＴ
Ｄ），かつ（ｖＧ−ｖＳ＞ｖＴＤ）なる条件を満足した
ときのみ遮断状態となり、それ以外は導通状態となる。
【０００９】昇圧回路３は、直列接続され各々ダイオー
ド接続されチャネルに不純物注入されていない（ノンド
ープ）Ｎ型トランジスタＮ３１，Ｎ３２と、Ｎ型エンハ
ンスメントトランジスタＮ３３と、Ｐ型エンハンスメン
トトランジスタＰ３１と、ツェナーダイオードＤ３１
と、トランジスタＮ３１，Ｎ３２の直列接続点Ａ１に接
続された容量Ｃ３１とを備える。
ド接続されチャネルに不純物注入されていない（ノンド
ープ）Ｎ型トランジスタＮ３１，Ｎ３２と、Ｎ型エンハ
ンスメントトランジスタＮ３３と、Ｐ型エンハンスメン
トトランジスタＰ３１と、ツェナーダイオードＤ３１
と、トランジスタＮ３１，Ｎ３２の直列接続点Ａ１に接
続された容量Ｃ３１とを備える。
【００１０】トランジスタＰ３１は、レベルシフト回路
５から供給される信号Ｓ１で制御され、この信号Ｓ１が
ＬレベルであればトランジスタＮ３１に電源ＶＩを供給
し、Ｈレベルであれば供給しない。トランジスタＮ３
１，Ｎ３２はノンドープであるためそのしきい値電圧は
ほぼ−０．３Ｖでありとなる。トランジスタＮ３１，Ｎ
３２の各々のゲートはそれぞれ電源ＶＩ側の電極すなわ
ちドレインに接続されており、それぞれのドレインの電
位レベルがソースの電位レベルより高い場合にこれらト
ランジスタＮ３１，Ｎ３２は導通し、逆の場合には導通
しない。また、容量Ｃ３１は、パルス信号ＣＫの供給に
応答して、直列接続点Ａ１の電位を上昇あるいは下降さ
せる。したがって、出力信号である昇圧電圧ＣＰの電位
ｖＣＰの最大値は内部電源ＶＩの電圧ｖＩにパルス信号
ＣＫの振幅を加算したものとなる。この電位ｖＣＰはツ
ェナーダイオードＤ３１により、降伏電圧を越えないよ
うに制限される。また、トランジスタＮ３３は比較回路
６から供給される信号ＢＶのＨレベルに応答して昇圧電
圧ＣＰをディスチャージする。
５から供給される信号Ｓ１で制御され、この信号Ｓ１が
ＬレベルであればトランジスタＮ３１に電源ＶＩを供給
し、Ｈレベルであれば供給しない。トランジスタＮ３
１，Ｎ３２はノンドープであるためそのしきい値電圧は
ほぼ−０．３Ｖでありとなる。トランジスタＮ３１，Ｎ
３２の各々のゲートはそれぞれ電源ＶＩ側の電極すなわ
ちドレインに接続されており、それぞれのドレインの電
位レベルがソースの電位レベルより高い場合にこれらト
ランジスタＮ３１，Ｎ３２は導通し、逆の場合には導通
しない。また、容量Ｃ３１は、パルス信号ＣＫの供給に
応答して、直列接続点Ａ１の電位を上昇あるいは下降さ
せる。したがって、出力信号である昇圧電圧ＣＰの電位
ｖＣＰの最大値は内部電源ＶＩの電圧ｖＩにパルス信号
ＣＫの振幅を加算したものとなる。この電位ｖＣＰはツ
ェナーダイオードＤ３１により、降伏電圧を越えないよ
うに制限される。また、トランジスタＮ３３は比較回路
６から供給される信号ＢＶのＨレベルに応答して昇圧電
圧ＣＰをディスチャージする。
【００１１】発振回路４は、ＮＯＲゲートＧ４１と、イ
ンバータＩ４１，Ｉ４２と、抵抗Ｒ４１と、容量Ｃ４１
とから成る。
ンバータＩ４１，Ｉ４２と、抵抗Ｒ４１と、容量Ｃ４１
とから成る。
【００１２】発振回路４の動作は、入力信号ＢＶがＨレ
ベルのときは発振を停止しパルス信号ＣＫが停止してそ
の電位レベルをＬレベルとし、信号ＢＶがＬレベルのと
きは発振を開始してパルス信号ＣＫを供給する。
ベルのときは発振を停止しパルス信号ＣＫが停止してそ
の電位レベルをＬレベルとし、信号ＢＶがＬレベルのと
きは発振を開始してパルス信号ＣＫを供給する。
【００１３】レベルシフト回路５は、Ｐ型エンハンスメ
ントトランジスタＰ５１，Ｐ５２と、Ｎ型エンハンスメ
ントトランジスタＮ５１，Ｎ５２と、インバータＩ５１
とから成る。
ントトランジスタＰ５１，Ｐ５２と、Ｎ型エンハンスメ
ントトランジスタＮ５１，Ｎ５２と、インバータＩ５１
とから成る。
【００１４】このレベルシフト回路５の機能は、ＢＶの
レベルを電圧ｖＣのレベルから電圧ｖＩのレベルにシフ
トすることである。したがって、信号ＢＶがＬレベルの
ときはレベルシフト信号Ｓ１はＬレベルとなり、Ｈレベ
ルのときは電圧ｖＩのレベルとなる。
レベルを電圧ｖＣのレベルから電圧ｖＩのレベルにシフ
トすることである。したがって、信号ＢＶがＬレベルの
ときはレベルシフト信号Ｓ１はＬレベルとなり、Ｈレベ
ルのときは電圧ｖＩのレベルとなる。
【００１５】比較回路６は、ドレインおよびゲートが電
源ＶＰに接続されたＮ型ノンドープトランジスタＮ６１
と、ゲートが電源ＶＣに接続されソースがトランジスタ
Ｎ６１のソースに接続されたＰ型エンハンスメントトラ
ンジスタＰ６１と、ゲートが電源ＶＣに接続されドレイ
ンがトランジスタＰ６１のドレインに接続されたＮ型エ
ンハンスメントトランジスタＮ６２と、インバータＩ６
１とから成る。
源ＶＰに接続されたＮ型ノンドープトランジスタＮ６１
と、ゲートが電源ＶＣに接続されソースがトランジスタ
Ｎ６１のソースに接続されたＰ型エンハンスメントトラ
ンジスタＰ６１と、ゲートが電源ＶＣに接続されドレイ
ンがトランジスタＰ６１のドレインに接続されたＮ型エ
ンハンスメントトランジスタＮ６２と、インバータＩ６
１とから成る。
【００１６】動作について説明すると、電圧ｖＰが電圧
ｖＣと比較して十分大きくなった場合、トランジスタＰ
６２が導通し、インバータＩ６１の入力はＨレベルとな
る。したがって、比較信号ＢＶはＬレベルとなる。反対
に、電圧ｖＰが設定レベル以下に低下すると、トランジ
スタＰ６２が遮断し、インバータＩ６１の入力はＬレベ
ルとなるので、比較信号ＢＶはＨレベルとなる。
ｖＣと比較して十分大きくなった場合、トランジスタＰ
６２が導通し、インバータＩ６１の入力はＨレベルとな
る。したがって、比較信号ＢＶはＬレベルとなる。反対
に、電圧ｖＰが設定レベル以下に低下すると、トランジ
スタＰ６２が遮断し、インバータＩ６１の入力はＬレベ
ルとなるので、比較信号ＢＶはＨレベルとなる。
【００１７】次に、図５および動作時の各電源の電位状
態を示す図６および表１を参照して、従来の半導体記憶
装置用電源回路の動作について説明すると、内部電源Ｖ
Ｉに供給される電源電圧は、電源ＶＣおよび電源ＶＰの
電位レベルによって変化する。電源ＶＣの電圧ｖＣはＶ
ｌ（約０〜２Ｖ）およびＶｈ（約５Ｖ）の２値であり、
電源ＶＰの電圧ｖＰはＶｌ（約０〜２Ｖ），Ｖｈ（約５
Ｖ）およびＶｈｈ（約１２Ｖ）の３値である。電源ＶＣ
および電源ＶＰの値の組合せにより、図６および表１に
示すように、状態Ａ，状態Ｂ，状態Ｃ，状態Ｄ，状態
Ｅ，および状態Ｄの６通りの状態が起り得る。
態を示す図６および表１を参照して、従来の半導体記憶
装置用電源回路の動作について説明すると、内部電源Ｖ
Ｉに供給される電源電圧は、電源ＶＣおよび電源ＶＰの
電位レベルによって変化する。電源ＶＣの電圧ｖＣはＶ
ｌ（約０〜２Ｖ）およびＶｈ（約５Ｖ）の２値であり、
電源ＶＰの電圧ｖＰはＶｌ（約０〜２Ｖ），Ｖｈ（約５
Ｖ）およびＶｈｈ（約１２Ｖ）の３値である。電源ＶＣ
および電源ＶＰの値の組合せにより、図６および表１に
示すように、状態Ａ，状態Ｂ，状態Ｃ，状態Ｄ，状態
Ｅ，および状態Ｄの６通りの状態が起り得る。
【００１８】
【表１】
【００１９】状態Ａ〜状態Ｆの各々の動作について説明
すると、まず、状態Ａの場合には、電圧ｖＰは電圧ｖＣ
と比較して低いので、比較回路６が出力する比較信号Ｂ
ＶはＨレベルとなる。これにより、トランスファ回路２
のトランジスタＮ２１は導通状態となり、内部電源ＶＩ
に電圧ｖＣを供給する。このとき、発振回路４は信号Ｂ
ＶのＨレベルに応答して発振を停止し信号ＣＫをＬレベ
ルとする。また、レベルシフト回路５は、電圧ｖＰが電
圧ｖＣであるので、出力信号Ｓ１はＨレベルとなる。こ
の結果、昇圧回路３は、信号Ｓ１がＨレベル、信号ＣＫ
がＬレベルであるので、出力信号ＣＰはＬレベルのまま
にとどまる。したがって、内部電源ＶＩに対しては、ト
ランスファ回路１は電源ＶＰを遮断し、トランスファ回
路２が電源ＶＣを供給する。
すると、まず、状態Ａの場合には、電圧ｖＰは電圧ｖＣ
と比較して低いので、比較回路６が出力する比較信号Ｂ
ＶはＨレベルとなる。これにより、トランスファ回路２
のトランジスタＮ２１は導通状態となり、内部電源ＶＩ
に電圧ｖＣを供給する。このとき、発振回路４は信号Ｂ
ＶのＨレベルに応答して発振を停止し信号ＣＫをＬレベ
ルとする。また、レベルシフト回路５は、電圧ｖＰが電
圧ｖＣであるので、出力信号Ｓ１はＨレベルとなる。こ
の結果、昇圧回路３は、信号Ｓ１がＨレベル、信号ＣＫ
がＬレベルであるので、出力信号ＣＰはＬレベルのまま
にとどまる。したがって、内部電源ＶＩに対しては、ト
ランスファ回路１は電源ＶＰを遮断し、トランスファ回
路２が電源ＶＣを供給する。
【００２０】次に、状態Ｂでは、電圧ｖＰが電圧ｖＣと
等しいため、信号ＢＶはＨレベルであり、したがって、
状態Ａと同様の動作、すなわち、内部電源ＶＩに対し電
源ＶＣを供給する動作を行う。
等しいため、信号ＢＶはＨレベルであり、したがって、
状態Ａと同様の動作、すなわち、内部電源ＶＩに対し電
源ＶＣを供給する動作を行う。
【００２１】次に、状態Ｃは、電圧ｖＰ＝Ｖｈｈ、電圧
ｖＣ＝Ｖｈの状態であり、比較信号ＢＶはＬレベルとな
る。これにより、トランスファ回路１のトランジスタＮ
１１は、内部電源ＶＩに電位（ｖＰ−ｖＴＮ）を供給す
る。このとき、発振回路４は信号ＢＶのＬレベルに応答
して発振を開始しパルス信号ＣＫを供給する。また、レ
ベルシフト回路５は、Ｌレベルの信号ＢＶの供給に応答
して出力信号Ｓ１はＬレベルとなる。したがって、昇圧
回路３には、電圧ｖＰが供給されパルス信号ＣＫの供給
に応答して出力として昇圧電圧ＣＰを供給する。この昇
圧電圧ＣＰの電位が（ｖＰ＋ｖＴＮ）を越えると、トラ
ンジスタＮ１２が導通し電圧ｖＰが内部電源ＶＩにその
まま供給され、電圧ｖＩが電圧ｖＰと等しくなる。
ｖＣ＝Ｖｈの状態であり、比較信号ＢＶはＬレベルとな
る。これにより、トランスファ回路１のトランジスタＮ
１１は、内部電源ＶＩに電位（ｖＰ−ｖＴＮ）を供給す
る。このとき、発振回路４は信号ＢＶのＬレベルに応答
して発振を開始しパルス信号ＣＫを供給する。また、レ
ベルシフト回路５は、Ｌレベルの信号ＢＶの供給に応答
して出力信号Ｓ１はＬレベルとなる。したがって、昇圧
回路３には、電圧ｖＰが供給されパルス信号ＣＫの供給
に応答して出力として昇圧電圧ＣＰを供給する。この昇
圧電圧ＣＰの電位が（ｖＰ＋ｖＴＮ）を越えると、トラ
ンジスタＮ１２が導通し電圧ｖＰが内部電源ＶＩにその
まま供給され、電圧ｖＩが電圧ｖＰと等しくなる。
【００２２】次に、状態Ｄ，Ｅ，およびＦは、それぞれ
電源ＶＣの電圧ｖＣがＶｌの場合であり、電源ＶＣを用
いた各回路すなわち発振回路４、レベルシフト回路５、
および比較回路６は正常動作を行わない。この結果、発
振回路４のパルス信号ＣＫと比較回路６の出力信号ＢＶ
が不安定となる。また、レベルシフト回路５の出力信号
Ｓ１は電圧ｖＩにより変化し、その信号レベルはトラン
ジスタＰ５１，Ｐ５２のしきい値をｖＴＰとすると（ｖ
Ｐ−ｖＴＰ）となる。
電源ＶＣの電圧ｖＣがＶｌの場合であり、電源ＶＣを用
いた各回路すなわち発振回路４、レベルシフト回路５、
および比較回路６は正常動作を行わない。この結果、発
振回路４のパルス信号ＣＫと比較回路６の出力信号ＢＶ
が不安定となる。また、レベルシフト回路５の出力信号
Ｓ１は電圧ｖＩにより変化し、その信号レベルはトラン
ジスタＰ５１，Ｐ５２のしきい値をｖＴＰとすると（ｖ
Ｐ−ｖＴＰ）となる。
【００２３】状態Ｄ，Ｅの場合、トランスファ回路１の
トランジスタＮ１１が導通し、状態Ｃと同様に内部電源
ＶＩに電位（ｖＰ−ｖＴＮ）を供給する。しかし、トラ
ンスファ回路２のＮ型デプレッショントランジスタＮ２
１は、上述の非導通条件を満足していないので導通状態
となる。すると、内部電源ＶＩから電源ＶＣに対して本
来遮断されるべき電流すなわちリーク電流が流入する。
この結果、図６の破線で示すように、電圧ｖＩは、トラ
ンジスタＮ１１とＮ２１との導通抵抗の分割比により決
定される不定な電圧となる。
トランジスタＮ１１が導通し、状態Ｃと同様に内部電源
ＶＩに電位（ｖＰ−ｖＴＮ）を供給する。しかし、トラ
ンスファ回路２のＮ型デプレッショントランジスタＮ２
１は、上述の非導通条件を満足していないので導通状態
となる。すると、内部電源ＶＩから電源ＶＣに対して本
来遮断されるべき電流すなわちリーク電流が流入する。
この結果、図６の破線で示すように、電圧ｖＩは、トラ
ンジスタＮ１１とＮ２１との導通抵抗の分割比により決
定される不定な電圧となる。
【００２４】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置用電源回路は、通常動作電源電圧と消去／書込
用の昇圧電源電圧とのいずれか一方を選択的に内部電源
に供給するための切替回路を備えているが、上記通常動
作電源電圧が低電位状態の場合には、上記内部電源から
上記通常動作電源に対する制御不能な電流すなわちリー
ク電流が生じ、内部電源が不定になるという欠点があっ
た。
記憶装置用電源回路は、通常動作電源電圧と消去／書込
用の昇圧電源電圧とのいずれか一方を選択的に内部電源
に供給するための切替回路を備えているが、上記通常動
作電源電圧が低電位状態の場合には、上記内部電源から
上記通常動作電源に対する制御不能な電流すなわちリー
ク電流が生じ、内部電源が不定になるという欠点があっ
た。
【００２５】
【課題を解決するための手段】本発明の半導体記憶装置
用電源回路は、通常動作用の第１の電源電圧を内部電源
回路に供給するための第１のスイッチ回路と、消去書込
動作用の第２の電源電圧を前記内部電源回路に供給する
ための第２のスイッチ回路と、前記内部電源回路の第３
の電源電圧とパルス信号との供給を受け予め定めた昇圧
信号を発生する昇圧回路と、前記昇圧回路に前記パルス
信号を供給するパルス発振回路と、前記第１および第２
の電源電圧を比較し前記第１のスイッチ回路の制御用の
第１のスイッチ制御信号を発生する電圧比較回路とを備
える半導体記憶装置用電源回路において、前記第１の電
源電圧が予め定めた基準電圧を越えたことを検出してレ
ベル判定信号を発生する電圧判定回路と、 前記レベル判
定信号の振幅レベル範囲を変換して予め定めた振幅レベ
ル範囲の前記第２のスイッチ回路の制御用の第２のスイ
ッチ制御信号を生成するレベル変換回路とをさらに備
え、前記パルス発振回路が、前記レベル判定信号のレベ
ルに応答して前記パルス信号の発生及び停止を制御する
発振制御回路を備えて構成されている。
用電源回路は、通常動作用の第１の電源電圧を内部電源
回路に供給するための第１のスイッチ回路と、消去書込
動作用の第２の電源電圧を前記内部電源回路に供給する
ための第２のスイッチ回路と、前記内部電源回路の第３
の電源電圧とパルス信号との供給を受け予め定めた昇圧
信号を発生する昇圧回路と、前記昇圧回路に前記パルス
信号を供給するパルス発振回路と、前記第１および第２
の電源電圧を比較し前記第１のスイッチ回路の制御用の
第１のスイッチ制御信号を発生する電圧比較回路とを備
える半導体記憶装置用電源回路において、前記第１の電
源電圧が予め定めた基準電圧を越えたことを検出してレ
ベル判定信号を発生する電圧判定回路と、 前記レベル判
定信号の振幅レベル範囲を変換して予め定めた振幅レベ
ル範囲の前記第２のスイッチ回路の制御用の第２のスイ
ッチ制御信号を生成するレベル変換回路とをさらに備
え、前記パルス発振回路が、前記レベル判定信号のレベ
ルに応答して前記パルス信号の発生及び停止を制御する
発振制御回路を備えて構成されている。
【００２６】
【実施例】次に、本発明の第１の実施例を図５と共通の
構成要素を共通の参照文字／参照数字を付して１部をブ
ロックで示す回路図である図１を参照すると、この図に
示す本実施例の半導体記憶装置用電源回路は、トランジ
スタＮ１１のゲートに信号ＣＶが供給される他は従来と
同様のトランスファ回路１，２と、昇圧回路３と、レベ
ルシフト回路５と、比較回路６とに加えて、発振回路４
の代りに信号ＢＶと判定信号ＣＶとの論理演算用のＮＡ
ＮＤゲートＧ４２とインバータＩ４３が付加された発振
回路４Ａと、電源電圧ｖＣの電圧ｖＣを判定しレベル判
定信号ＣＶを出力するレベル判定回路７と、信号ＣＶの
振幅レベル範囲を接地電位Ｇ〜電圧ｖＣから電位Ｇ〜電
圧ｖＰに変換しレベル変換信号ＣＶをトランスファ回路
１のトランジスタＮ１１のゲートに供給するするレベル
変換回路８とを備える。
構成要素を共通の参照文字／参照数字を付して１部をブ
ロックで示す回路図である図１を参照すると、この図に
示す本実施例の半導体記憶装置用電源回路は、トランジ
スタＮ１１のゲートに信号ＣＶが供給される他は従来と
同様のトランスファ回路１，２と、昇圧回路３と、レベ
ルシフト回路５と、比較回路６とに加えて、発振回路４
の代りに信号ＢＶと判定信号ＣＶとの論理演算用のＮＡ
ＮＤゲートＧ４２とインバータＩ４３が付加された発振
回路４Ａと、電源電圧ｖＣの電圧ｖＣを判定しレベル判
定信号ＣＶを出力するレベル判定回路７と、信号ＣＶの
振幅レベル範囲を接地電位Ｇ〜電圧ｖＣから電位Ｇ〜電
圧ｖＰに変換しレベル変換信号ＣＶをトランスファ回路
１のトランジスタＮ１１のゲートに供給するするレベル
変換回路８とを備える。
【００２７】レベル判定回路７は、直列接続され各々ダ
イオード接続されチャネルに不純物注入されないノンド
ープ構造のＮ型およびＰ型トランジスタＮ７１，Ｐ７１
と、Ｎ型エンハンスメントトランジスタＮ７２と、イン
バータＩ７１と、抵抗Ｒ７１，Ｒ７２とから成り、トラ
ンジスタＮ７１，Ｐ７１のしきい値により設定された電
源ＶＣの電圧ｖＣの設定値に対する高低を判定して信号
ＣＶを出力する。上述のように、トランジスタＮ７１，
Ｐ７１はノンドープ構造であるので、それらのしきい値
はドーピングに起因するばらつきが除去され、公知のよ
うにそれぞれ約−０．３Ｖ，−２．３Ｖとなる。さらに
直列接続されているので両者の合成しきい値は電源ＶＣ
に対して約２Ｖとなる。すなわち、電圧ｖＣが上記設定
値すなわち２Ｖより低下した場合には、トランジスタＮ
７１，Ｐ７１は非導通状態となり、トランジスタＰ７２
のゲート入力がＬレベルとなる。したがって、レベル判
定信号ＣＶはＬレベルとなる。逆に、電圧ｖＣが上記設
定値（２Ｖ）より上昇した場合には、トランジスタＮ７
１，Ｐ７１は導通状態となり、トランジスタＰ７１の接
地側の抵抗Ｒ７１の抵抗値がこれらトランジスタＮ７
１，Ｐ７１のオン抵抗よりも相当大きく設定してあるの
で、トランジスタＰ７２のゲート入力がＨレベルに、し
たがって、レベル判定信号ＣＶがＨレベルとなる。
イオード接続されチャネルに不純物注入されないノンド
ープ構造のＮ型およびＰ型トランジスタＮ７１，Ｐ７１
と、Ｎ型エンハンスメントトランジスタＮ７２と、イン
バータＩ７１と、抵抗Ｒ７１，Ｒ７２とから成り、トラ
ンジスタＮ７１，Ｐ７１のしきい値により設定された電
源ＶＣの電圧ｖＣの設定値に対する高低を判定して信号
ＣＶを出力する。上述のように、トランジスタＮ７１，
Ｐ７１はノンドープ構造であるので、それらのしきい値
はドーピングに起因するばらつきが除去され、公知のよ
うにそれぞれ約−０．３Ｖ，−２．３Ｖとなる。さらに
直列接続されているので両者の合成しきい値は電源ＶＣ
に対して約２Ｖとなる。すなわち、電圧ｖＣが上記設定
値すなわち２Ｖより低下した場合には、トランジスタＮ
７１，Ｐ７１は非導通状態となり、トランジスタＰ７２
のゲート入力がＬレベルとなる。したがって、レベル判
定信号ＣＶはＬレベルとなる。逆に、電圧ｖＣが上記設
定値（２Ｖ）より上昇した場合には、トランジスタＮ７
１，Ｐ７１は導通状態となり、トランジスタＰ７１の接
地側の抵抗Ｒ７１の抵抗値がこれらトランジスタＮ７
１，Ｐ７１のオン抵抗よりも相当大きく設定してあるの
で、トランジスタＰ７２のゲート入力がＨレベルに、し
たがって、レベル判定信号ＣＶがＨレベルとなる。
【００２８】レベル変換回路８は、ゲートが信号ＣＶの
供給を受けソースが接地に接続されたＮ型エンハンスメ
ントトランジスタＮ８１と、ソースが電源にゲートがト
ランジスタＮ８１のドレインにそれぞれ接続されたＰ型
エンハンスメントトランジスタＰ８１と、一方が電源Ｖ
Ｐに他方がトランジスタＮ８１のドレインにそれぞれ接
続された抵抗Ｒ８１と、一方が接地に他方がトランジス
タＰ８１のドレインにそれぞれ接続された抵抗Ｒ８２と
から成る。信号ＣＶのレベルがＬレベルならば、出力信
号Ｓ２はＬレベルとなり、信号ＣＶのレベルがＨレベル
ならば、出力信号Ｓ２のレベルは電圧ｖＰとなる。
供給を受けソースが接地に接続されたＮ型エンハンスメ
ントトランジスタＮ８１と、ソースが電源にゲートがト
ランジスタＮ８１のドレインにそれぞれ接続されたＰ型
エンハンスメントトランジスタＰ８１と、一方が電源Ｖ
Ｐに他方がトランジスタＮ８１のドレインにそれぞれ接
続された抵抗Ｒ８１と、一方が接地に他方がトランジス
タＰ８１のドレインにそれぞれ接続された抵抗Ｒ８２と
から成る。信号ＣＶのレベルがＬレベルならば、出力信
号Ｓ２はＬレベルとなり、信号ＣＶのレベルがＨレベル
ならば、出力信号Ｓ２のレベルは電圧ｖＰとなる。
【００２９】次に、図１および動作時の各電源の電位状
態を示す図２および表２を参照して本実施例の動作につ
いて説明すると、これら図２および表２に示す状態Ａ〜
状態Ｆの条件は上述の従来の技術の例の場合と同様であ
る。また、図２において信号ＢＶおよび信号ＣＫは従来
と同一であるので、記載を省略してある。
態を示す図２および表２を参照して本実施例の動作につ
いて説明すると、これら図２および表２に示す状態Ａ〜
状態Ｆの条件は上述の従来の技術の例の場合と同様であ
る。また、図２において信号ＢＶおよび信号ＣＫは従来
と同一であるので、記載を省略してある。
【００３０】
【表２】
【００３１】状態Ａ〜状態Ｆの各々の動作について説明
すると、まず、状態Ａの場合には、電圧ｖＣがＶｈであ
るので、レベル判定信号ＣＶはＨレベルとなる。一方、
電圧ｖＰのレベルはＶｌであるので、レベル変換回路８
の出力信号Ｓ２はＬレベルとなる。したがって、トラン
スファ回路１のトランジスタＮ１１は遮断状態であり、
トランスファ回路２のトランジスタＮ２１を経由して電
源ＶＣが内部電源ＶＩに供給される。
すると、まず、状態Ａの場合には、電圧ｖＣがＶｈであ
るので、レベル判定信号ＣＶはＨレベルとなる。一方、
電圧ｖＰのレベルはＶｌであるので、レベル変換回路８
の出力信号Ｓ２はＬレベルとなる。したがって、トラン
スファ回路１のトランジスタＮ１１は遮断状態であり、
トランスファ回路２のトランジスタＮ２１を経由して電
源ＶＣが内部電源ＶＩに供給される。
【００３２】次に、状態Ｂでは、レベル変換信号Ｓ２の
レベルが電圧ｖＰとなり、トランジスタＮ１１のゲート
を電源ＶＰに接続した従来の回路と同一になる。その他
は、状態Ａと同様の動作、すなわち、内部電源ＶＩに対
し電源ＶＣを供給する動作を行う。
レベルが電圧ｖＰとなり、トランジスタＮ１１のゲート
を電源ＶＰに接続した従来の回路と同一になる。その他
は、状態Ａと同様の動作、すなわち、内部電源ＶＩに対
し電源ＶＣを供給する動作を行う。
【００３３】次に、状態Ｃは、従来の回路と同一の動作
を行い、トランジスタＮ１２が導通し電圧ｖＰが内部電
源ＶＩにそのまま供給され、電圧ｖＩが電圧ｖＰと等し
くなる。
を行い、トランジスタＮ１２が導通し電圧ｖＰが内部電
源ＶＩにそのまま供給され、電圧ｖＩが電圧ｖＰと等し
くなる。
【００３４】次に、状態Ｄの場合は、レベル判定信号Ｃ
ＶはＬレベルとなるので、レベル変換信号Ｓ２もＬレベ
ルとなる。したがって、発振回路４は発振を停止しパル
ス信号ＣＫはＬレベルとなり、昇圧回路３は内部電源Ｖ
Ｉを昇圧しないため、トランジスタＮ１２は導通しな
い。この結果、電源ＶＰと内部電源ＶＩとの間の導通経
路が遮断され、電源ＶＰから電源ＶＣに対するリーク電
流が防止される。
ＶはＬレベルとなるので、レベル変換信号Ｓ２もＬレベ
ルとなる。したがって、発振回路４は発振を停止しパル
ス信号ＣＫはＬレベルとなり、昇圧回路３は内部電源Ｖ
Ｉを昇圧しないため、トランジスタＮ１２は導通しな
い。この結果、電源ＶＰと内部電源ＶＩとの間の導通経
路が遮断され、電源ＶＰから電源ＶＣに対するリーク電
流が防止される。
【００３５】次に、状態Ｅでも、信号Ｓ２のレベルがＬ
レベルに保持されているので、状態Ｄと同様に、電源Ｖ
Ｐから電源ＶＣに対するリーク電流が防止される。
レベルに保持されているので、状態Ｄと同様に、電源Ｖ
Ｐから電源ＶＣに対するリーク電流が防止される。
【００３６】本発明の第２の実施例を図１と共通の構成
要素を共通の参照文字／参照数字を付して１部をブロッ
クで示す回路図である図３を参照すると、この図に示す
本実施例の前述の第１の実施例に対する相違点は、トラ
ンスファ回路２の代りに基板電位に内部電源ＶＩを接続
したＰ型エンハンスメントトランジスタＰ２１から成る
トランスファ回路２Ａと、比較回路６の代りに設定電位
より外部電源電圧ｖＰが高い場合は電圧ｖＰに低い場合
はＬレベルにそれぞれ設定される比較信号ＢＰと設定電
位より外部電源電圧ｖＰが高い場合はＬレベルに低い場
合は電圧ｖＰにそれぞれ設定される比較信号ＢＶとをそ
れぞれ出力する比較回路６Ａとを備えることである。
要素を共通の参照文字／参照数字を付して１部をブロッ
クで示す回路図である図３を参照すると、この図に示す
本実施例の前述の第１の実施例に対する相違点は、トラ
ンスファ回路２の代りに基板電位に内部電源ＶＩを接続
したＰ型エンハンスメントトランジスタＰ２１から成る
トランスファ回路２Ａと、比較回路６の代りに設定電位
より外部電源電圧ｖＰが高い場合は電圧ｖＰに低い場合
はＬレベルにそれぞれ設定される比較信号ＢＰと設定電
位より外部電源電圧ｖＰが高い場合はＬレベルに低い場
合は電圧ｖＰにそれぞれ設定される比較信号ＢＶとをそ
れぞれ出力する比較回路６Ａとを備えることである。
【００３７】比較回路６Ａは、比較回路６のトランジス
タＮ６１と、トランジスタＰ６１と、トランジスタＮ６
２とに加えて、トランジスタＮ６３と、トランジスタＰ
６２と、インバータＩ６２と、トランジスタＮ６３，Ｐ
６２の各々の負荷である抵抗Ｒ６１，Ｒ６２とをさらに
備える。
タＮ６１と、トランジスタＰ６１と、トランジスタＮ６
２とに加えて、トランジスタＮ６３と、トランジスタＰ
６２と、インバータＩ６２と、トランジスタＮ６３，Ｐ
６２の各々の負荷である抵抗Ｒ６１，Ｒ６２とをさらに
備える。
【００３８】
【表３】
【００３９】信号ＢＰと内部電源電圧ｖＩ以外は第１の
実施例と同様であるので記載を省略した動作時の各電源
の電位状態を示す図４および表３を参照して本実施例の
動作について説明すると、状態Ａ，Ｂは、電圧ｖＰのレ
ベルが低いので、信号ＢＰのレベルはＬレベルとなり、
電圧ｖＩはｖＣとなる。
実施例と同様であるので記載を省略した動作時の各電源
の電位状態を示す図４および表３を参照して本実施例の
動作について説明すると、状態Ａ，Ｂは、電圧ｖＰのレ
ベルが低いので、信号ＢＰのレベルはＬレベルとなり、
電圧ｖＩはｖＣとなる。
【００４０】状態Ｃ，Ｄは、電圧ｖＰのレベルが高いの
で、信号ＢＰのレベルは電圧ｖＰとなり、状態Ｃでは電
圧ｖＩはｖＣに、状態Ｄでは電源ＶＩに電圧ｖＰ，ｖＣ
のいずれも供給されない。
で、信号ＢＰのレベルは電圧ｖＰとなり、状態Ｃでは電
圧ｖＩはｖＣに、状態Ｄでは電源ＶＩに電圧ｖＰ，ｖＣ
のいずれも供給されない。
【００４１】また、状態Ｅでは、電圧ｖＰのレベルが低
いが、電圧ｖＣのレベルも低いので信号ＢＰは電圧ｖＣ
となり、状態Ｄと同様に、電源ＶＩに電圧ｖＰ，ｖＣの
いずれも供給されない。
いが、電圧ｖＣのレベルも低いので信号ＢＰは電圧ｖＣ
となり、状態Ｄと同様に、電源ＶＩに電圧ｖＰ，ｖＣの
いずれも供給されない。
【００４２】状態Ｆでは、状態Ａ，Ｂと同様に信号ＢＰ
のレベルはＬレベルとなり、電圧ｖＩはｖＣとなる。
のレベルはＬレベルとなり、電圧ｖＩはｖＣとなる。
【００４３】
【発明の効果】以上説明したように、本発明の半導体記
憶装置用電源回路は、通常動作用の電源電圧が基準電圧
を越えたことを検出してレベル判定信号を発生する電圧
判定回路を備え、さらに発振回路がレベル判定信号のレ
ベルに応答してパルス信号の発生及び停止を制御する発
振制御回路を備えるので、上記通常動作電源電圧が低電
位状態の場合には、低電圧判定信号を供給してトランス
ファ回路を制御することにより、内部電源から上記通常
動作電源に対するリーク電流の発生を防止して上記内部
電源電圧の不定要因を除去して動作を安定化させるとい
う効果がある。
憶装置用電源回路は、通常動作用の電源電圧が基準電圧
を越えたことを検出してレベル判定信号を発生する電圧
判定回路を備え、さらに発振回路がレベル判定信号のレ
ベルに応答してパルス信号の発生及び停止を制御する発
振制御回路を備えるので、上記通常動作電源電圧が低電
位状態の場合には、低電圧判定信号を供給してトランス
ファ回路を制御することにより、内部電源から上記通常
動作電源に対するリーク電流の発生を防止して上記内部
電源電圧の不定要因を除去して動作を安定化させるとい
う効果がある。
【図１】本発明の半導体記憶装置用電源回路の第１の実
施例の一部をブロックで示す回路図である。
施例の一部をブロックで示す回路図である。
【図２】本実施例の半導体記憶装置用電源回路における
動作の一例を示す各信号レベルの状態図である。
動作の一例を示す各信号レベルの状態図である。
【図３】本発明の半導体記憶装置用電源回路の第２の実
施例の一部をブロックで示す回路図である。
施例の一部をブロックで示す回路図である。
【図４】本実施例の半導体記憶装置用電源回路における
動作の一例を示す各信号レベルの状態図である。
動作の一例を示す各信号レベルの状態図である。
【図５】従来の半導体記憶装置用電源回路の一例を示す
回路図である。
回路図である。
【図６】従来の半導体記憶装置用電源回路における動作
の一例を示す各信号レベルの状態図である。
の一例を示す各信号レベルの状態図である。
１，２，２Ａ トランスファ回路 ３ 昇圧回路 ４，４Ａ 発振回路 ５ レベルシフト回路 ６，６Ａ 比較回路 ７ レベル判定回路 ８ レベル変換回路 Ｃ３１，Ｃ４１ 容量 Ｄ１ ダイオード Ｇ４１，Ｇ４２ 論理ゲート Ｉ４１〜Ｉ４３，Ｉ５１，Ｉ６１，Ｉ６２，Ｉ７１
インバータ Ｎ１１，Ｎ１２，Ｎ２１，Ｎ３１〜Ｎ３３，Ｎ５１，Ｎ
５２，Ｎ６１〜Ｎ６３Ｎ７１，Ｎ７２，，Ｎ８１，Ｐ３
１，Ｐ５１，Ｐ５２，Ｐ６１，Ｐ６２，Ｐ７２，Ｐ８１
トランジスタ Ｒ４１，Ｒ７１，Ｒ７２，Ｒ８１，Ｒ８２ 抵抗
インバータ Ｎ１１，Ｎ１２，Ｎ２１，Ｎ３１〜Ｎ３３，Ｎ５１，Ｎ
５２，Ｎ６１〜Ｎ６３Ｎ７１，Ｎ７２，，Ｎ８１，Ｐ３
１，Ｐ５１，Ｐ５２，Ｐ６１，Ｐ６２，Ｐ７２，Ｐ８１
トランジスタ Ｒ４１，Ｒ７１，Ｒ７２，Ｒ８１，Ｒ８２ 抵抗
Claims (5)
- 【請求項１】 通常動作用の第１の電源電圧を内部電源
回路に供給するための第１のスイッチ回路と、消去書込
動作用の第２の電源電圧を前記内部電源回路に供給する
ための第２のスイッチ回路と、前記内部電源回路の第３
の電源電圧とパルス信号との供給を受け予め定めた昇圧
信号を発生する昇圧回路と、前記昇圧回路に前記パルス
信号を供給するパルス発振回路と、前記第１および第２
の電源電圧を比較し前記第１のスイッチ回路の制御用の
第１のスイッチ制御信号を発生する電圧比較回路とを備
える半導体記憶装置用電源回路において、 前記第１の電源電圧が予め定めた基準電圧を越えたこと
を検出してレベル判定信号を発生する電圧判定回路と、 前記レベル判定信号の振幅レベル範囲を変換して予め定
めた振幅レベル範囲の前記第２のスイッチ回路の制御用
の第２のスイッチ制御信号を生成するレベル変換回路 と
をさらに備え、 前記パルス発振回路が、前記レベル判定信号のレベルに
応答して前記パルス信号の発生及び停止を制御する発振
制御回路を備える ことを特徴とする半導体記憶装置用電
源回路。 - 【請求項２】 前記電圧判定回路が、ゲートとドレイン
とを接続しソースを第１の電源電圧に接続しチャネルに
不純物注入されないノンドープ構造の第１の導電型の第
１のトランジスタと、 ゲートとドレインとを接続しドレインを前記第１のトラ
ンジスタのドレインにソースを一端が第４の電源電圧に
接続された第１の抵抗の他端にそれぞれ接続した前記ノ
ンドープ構造の第２の導電型の第２のトランジスタと、 ドレインを一端が前記第１の電源電圧に接続された第２
の抵抗の他端にゲートを前記第２のトランジスタのソー
スにソースを前記第４の電源電圧にそれぞれ接続した第
１の導電型の第３のトランジスタと、 入力端を前記第３のトランジスタのソースに接続したイ
ンバータとを備え、 前記第１の電源電圧が前記第１及び第２のトランジスタ
の各々のしきい値を合成した合成しきい値を超えたとき
前記レベル判定信号を発生することを特徴とする請求項
１記載の半導体記憶装置用電源回路。 - 【請求項３】 前記第１のスイッチ回路が、ゲートに前
記第１のスイッチ制御信号の供給を受ける第１の導電型
のデプレッション型の第３のトランジスタを備えること
を特徴とする請求項１記載の半導体記憶装置用電源回
路。 - 【請求項４】 前記第２のスイッチ回路が、並列接続さ
れた第１の導電型のエンハンスメント型の第１および第
２のトランジスタを備え、 前記第１のトランジスタのゲートが前記第２のスイッチ
制御信号の供給を受け、前記第２のトランジスタのゲー
トが前記昇圧信号の供給を受けることを特徴とする請求
項１記載の半導体記憶装置用電源回路。 - 【請求項５】 前記電圧比較回路が、ドレイン及びゲー
トを第２の電源電圧に接続した第２の導電型の第１のト
ランジスタと、 ソースを前記第１のトランジスタのソースにゲートを第
１の電源電圧にそれぞれ接続した第１の導電型の第２の
トランジスタと、 ドレインを前記第２のトランジスタのドレインにゲート
を前記第２のトランジスタのゲートにそれぞれ接続した
第２の導電型の第３のトランジスタと、 ドレインを一端が前記第２の電源電圧に接続された第１
の抵抗の他端にゲートを前記第２のトランジスタのドレ
インにソースを前記第４の電源電圧にそれぞれ接続した
第２の導電型の第４のトランジスタと、 ドレインを一端が前記第４の電源電圧に接続された第２
の抵抗の他端にゲートを前記第４のトランジスタのドレ
インにソースを前記第２の電源電圧にそれぞれ接続した
第１の導電型の第５のトランジスタと、 入力端を前記第５のトランジスタのドレインに接続し前
記昇圧回路と前記パルス発振回路とに供給する第３のス
イッチ信号を発生するインバータと備えることを特徴と
する請求項１記載の半導体記憶装置用電源回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067094A JP2848235B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体記憶装置用電源回路 |
| US08/394,964 US5666276A (en) | 1994-02-28 | 1995-02-27 | Power supply circuit for selectively supplying normal read voltage and high voltage to semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067094A JP2848235B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体記憶装置用電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07244990A JPH07244990A (ja) | 1995-09-19 |
| JP2848235B2 true JP2848235B2 (ja) | 1999-01-20 |
Family
ID=12310172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067094A Expired - Fee Related JP2848235B2 (ja) | 1994-02-28 | 1994-02-28 | 半導体記憶装置用電源回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5666276A (ja) |
| JP (1) | JP2848235B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69518826T2 (de) * | 1995-04-14 | 2001-02-22 | St Microelectronics Srl | Spannungserhöhungsschaltung zur Erzeugung eines annähernd konstanten Spannungspegels |
| JP3476384B2 (ja) | 1999-07-08 | 2003-12-10 | Ｎｅｃマイクロシステム株式会社 | 昇圧回路とその制御方法 |
| US20070128459A1 (en) * | 2005-12-07 | 2007-06-07 | Kurian Joseph V | Poly(trimethylene terephthalate)/poly(alpha-hydroxy acid) films |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1980001972A1 (en) * | 1979-03-13 | 1980-09-18 | Ncr Co | Write/restore/erase signal generator for volatile/non-volatile memory system |
| KR910004736B1 (ko) * | 1988-12-15 | 1991-07-10 | 삼성전자 주식회사 | 스테이틱 메모리장치의 전원전압 조절회로 |
| US4979088A (en) * | 1988-12-26 | 1990-12-18 | Matsushita Electric Industrial Co., Ltd. | Integrated high voltage generating system |
| JPH0383371A (ja) * | 1989-08-28 | 1991-04-09 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置の昇圧回路 |
| JP2925287B2 (ja) * | 1990-10-17 | 1999-07-28 | 富士通株式会社 | 半導体装置 |
| JP3087304B2 (ja) * | 1990-11-16 | 2000-09-11 | 日本電気株式会社 | 電気的に消去可能なプログラマブルメモリ |
| JP3379761B2 (ja) * | 1991-07-02 | 2003-02-24 | 株式会社日立製作所 | 不揮発性記憶装置 |
| JP2672740B2 (ja) * | 1991-10-07 | 1997-11-05 | 三菱電機株式会社 | マイクロコンピュータ |
| JPH05144281A (ja) * | 1991-11-19 | 1993-06-11 | Fujitsu Ltd | 半導体集積回路装置 |
| KR960006373B1 (ko) * | 1992-10-31 | 1996-05-15 | 삼성전자주식회사 | 반도체 메모리 장치의 워드라인 구동회로 |
-
1994
- 1994-02-28 JP JP3067094A patent/JP2848235B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-27 US US08/394,964 patent/US5666276A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07244990A (ja) | 1995-09-19 |
| US5666276A (en) | 1997-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5184031A (en) | Semiconductor integrated circuit | |
| US4978905A (en) | Noise reduction output buffer | |
| US4883976A (en) | Low power dual-mode CMOS bias voltage generator | |
| US6940317B2 (en) | Level-shifter circuit properly operable with low voltage input | |
| JPH0584597B2 (ja) | ||
| WO1990008426A1 (en) | Substrate bias voltage generating and regulating apparatus | |
| CN107017841B (zh) | 温度补偿振荡器 | |
| US4725746A (en) | MOSFET buffer circuit with an improved bootstrapping circuit | |
| GB2081043A (en) | Mos comparator circuit | |
| KR0161308B1 (ko) | 전원 접속 회로 및 전원선용 스위치 집적 회로 | |
| EP0372087B1 (en) | Driver circuit | |
| US5327072A (en) | Regulating circuit for a substrate bias voltage generator | |
| KR100221746B1 (ko) | 승압 회로 | |
| US5278798A (en) | Semiconductor memory device | |
| KR100352907B1 (ko) | 집적 회로 장치용 승압 회로 | |
| EP0713167A1 (en) | A voltage level converter | |
| KR100401392B1 (ko) | 전압조절회로및그방법,조절된전압조절회로및메모리회로 | |
| JP2848235B2 (ja) | 半導体記憶装置用電源回路 | |
| JP3652793B2 (ja) | 半導体装置の電圧変換回路 | |
| JP6998850B2 (ja) | 定電流回路 | |
| KR20100009779A (ko) | 반도체 장치의 출력구동장치 | |
| JP3963421B2 (ja) | 制御発振システムとその方法 | |
| US20050206431A1 (en) | Circuit for transforming signals varying between different voltages | |
| US6518799B2 (en) | Comparator and a control circuit for a power MOSFET | |
| US20060087366A1 (en) | Semiconductor integrated circuit which generates different voltages based on an external power supply voltage and a generating method of the different voltages |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981006 |
|
| LAPS | Cancellation because of no payment of annual fees |