JP3087304B2 - 電気的に消去可能なプログラマブルメモリ - Google Patents
電気的に消去可能なプログラマブルメモリInfo
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- JP3087304B2 JP3087304B2 JP31204690A JP31204690A JP3087304B2 JP 3087304 B2 JP3087304 B2 JP 3087304B2 JP 31204690 A JP31204690 A JP 31204690A JP 31204690 A JP31204690 A JP 31204690A JP 3087304 B2 JP3087304 B2 JP 3087304B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に消去可能なプログラマブルメモリに
関し、特に昇圧器により書込み，消去用の高電圧を発生
する構成の電気的に消去可能なプログラマブルメモリに
関する。
関し、特に昇圧器により書込み，消去用の高電圧を発生
する構成の電気的に消去可能なプログラマブルメモリに
関する。
従来、この種の電気的に消去可能なプログラマブルメ
モリは第３図に示すように、電気的に書込み，消去可能
な複数のメモリセルを配列したEEPROMセルアレイ１と、
このメモリセルアレイ１の所定のメモリセルを選択する
アドレスラッチ回路2,行選択回路3,及び列選択回路４
と、書込み信号WEにより書込みデータをラッチする書込
データラッチ回路５と、この書込データラッチ回路５の
出力データを選択されたEEPROMセルアレイ１のメモリセ
ルに書込む書込回路６と、選択されたメモリセルからデ
ータを読出し外部へ出力する読出回路７及び出力回路８
と、所定の周波数のクロック信号CKを発生する発振器11
と、リセット信号RSにより初期化されてクロック信号CK
のカウントを開始し、書込み時間を決定する予め設定さ
れたカウント値に達したとき終了信号ENDを発生するカ
ウンタ12と、書込み信号WE,消去信号ERの一方が入力さ
れるとリセット信号RSを発生すると共に昇圧信号CPENを
アクティブにし、終了信号ENDが入力されると昇圧信号C
PENをインアクティブにする制御回路13と、昇圧信号CPE
Nがアクティブの間クロック信号CKを昇圧して約20Vの昇
圧電圧VPPXを発生しEEPROMセルアレイ１に書込み，消去
用の高電圧として供給する昇圧器16とを有する構成とな
っていた。
モリは第３図に示すように、電気的に書込み，消去可能
な複数のメモリセルを配列したEEPROMセルアレイ１と、
このメモリセルアレイ１の所定のメモリセルを選択する
アドレスラッチ回路2,行選択回路3,及び列選択回路４
と、書込み信号WEにより書込みデータをラッチする書込
データラッチ回路５と、この書込データラッチ回路５の
出力データを選択されたEEPROMセルアレイ１のメモリセ
ルに書込む書込回路６と、選択されたメモリセルからデ
ータを読出し外部へ出力する読出回路７及び出力回路８
と、所定の周波数のクロック信号CKを発生する発振器11
と、リセット信号RSにより初期化されてクロック信号CK
のカウントを開始し、書込み時間を決定する予め設定さ
れたカウント値に達したとき終了信号ENDを発生するカ
ウンタ12と、書込み信号WE,消去信号ERの一方が入力さ
れるとリセット信号RSを発生すると共に昇圧信号CPENを
アクティブにし、終了信号ENDが入力されると昇圧信号C
PENをインアクティブにする制御回路13と、昇圧信号CPE
Nがアクティブの間クロック信号CKを昇圧して約20Vの昇
圧電圧VPPXを発生しEEPROMセルアレイ１に書込み，消去
用の高電圧として供給する昇圧器16とを有する構成とな
っていた。
次に、この回路の動作について、書込み時を例に説明
する。
する。
第４図はこの回路の書込み時の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
書込み時には、第５図（ａ）に示すように、メモリセ
ルMCのドレインに高電圧の昇圧電圧VPPXを印加しゲート
を接地電位GNDに数ms以上保つ必要がある。
ルMCのドレインに高電圧の昇圧電圧VPPXを印加しゲート
を接地電位GNDに数ms以上保つ必要がある。
書込みを行なうときは、アドレスをアドレスラッチ回
路２に、書込みデータを書込データラッチ回路５に与え
書込み信号WEをアクティブにする。書込み信号WEがアク
ティブになると制御回路13はリセット信号RSを発生し、
昇圧信号CPENをアクティブにする。昇圧信号CPENにより
昇圧器16が起動され高電圧の昇圧電圧VPPXを発生し始め
る。同時にリセット信号RSによりカウンタ12がクリアさ
れ、メモリセルMCに高電圧を印加しておく時間をカウン
トし始める。
路２に、書込みデータを書込データラッチ回路５に与え
書込み信号WEをアクティブにする。書込み信号WEがアク
ティブになると制御回路13はリセット信号RSを発生し、
昇圧信号CPENをアクティブにする。昇圧信号CPENにより
昇圧器16が起動され高電圧の昇圧電圧VPPXを発生し始め
る。同時にリセット信号RSによりカウンタ12がクリアさ
れ、メモリセルMCに高電圧を印加しておく時間をカウン
トし始める。
そして昇圧器16で発生された昇圧電圧VPPXは、書込デ
ータラッチ回路５の内容により書込みが必要な場合に書
込回路６を通して、アドレスラッチ回路２に与えられた
アドレスに基づいて、行選択回路3,列選択回路４により
EEPROMセルアレイ１の中から選択されたメモリセルMCの
ドレインに印加される。
ータラッチ回路５の内容により書込みが必要な場合に書
込回路６を通して、アドレスラッチ回路２に与えられた
アドレスに基づいて、行選択回路3,列選択回路４により
EEPROMセルアレイ１の中から選択されたメモリセルMCの
ドレインに印加される。
昇圧器16は、昇圧信号CPENがアクティブの期間中同一
の昇圧動作を行っている。
の昇圧動作を行っている。
昇圧器16は、第６図に示すようなトランジスタＱとキ
ャパシタＣとの多段構成となっており、この昇圧器16で
消費される電流は昇圧動作期間中一定である。
ャパシタＣとの多段構成となっており、この昇圧器16で
消費される電流は昇圧動作期間中一定である。
上述した従来の電気的に消去可能なプログラマブルメ
モリは、書込み，消去に必要な期間、すなわち昇圧信号
CPENがアクティブの期間、昇圧器16が同一の昇圧動作を
行っているので、この間同一の電流が消費され、消費電
流が大きくなるという問題点がある。この消費電流は、
例えば、数mA程度の電流が約10ms必要となる。
モリは、書込み，消去に必要な期間、すなわち昇圧信号
CPENがアクティブの期間、昇圧器16が同一の昇圧動作を
行っているので、この間同一の電流が消費され、消費電
流が大きくなるという問題点がある。この消費電流は、
例えば、数mA程度の電流が約10ms必要となる。
本発明の目的は、書込み，消去時の消費電流を低減す
ることができる電気的に消去可能なプログラマブルメモ
リを提供することにある。
ることができる電気的に消去可能なプログラマブルメモ
リを提供することにある。
本発明の電気的に消去可能なプログラマブルメモリ
は、電気的に書込み，消去可能な複数のメモリセルを配
列したメモリセルアレイと、所定の周波数のクロック信
号を発生する発振器と、リセット信号により初期化され
て前記クロック信号のカウントを開始し第１のカウント
値になったとき終了信号を発生する第１のカウンタと、
前記リセット信号により初期化されて前記クロック信号
のカウントを開始し前記第１のカウント値より小さい第
２のカウント値になったときオーバーフロー信号を発生
する第２のカウンタと、書込み信号，消去信号の一方が
入力されると前記リセット信号を発生すると共に第１の
昇圧信号をアクティブにし、前記終了信号が入力される
と前記第１の昇圧信号をインアクティブにする制御回路
と、前記第１の昇圧信号がアクティブのとき前記クロッ
ク信号を昇圧して第１の昇圧電圧を発生する第１の昇圧
器と、前記リセット信号が入力されるとアクティブにな
り前記オーバーフロー信号が入力されるとインアクティ
ブになる第２の昇圧信号を発生する論理回路と、前記第
１の昇圧器より昇圧能力が大きく前記第２の昇圧信号が
アクティブのとき前記クロック信号を昇圧して第２の昇
圧電圧を発生しこの第２の昇圧電圧を前記第１の昇圧電
圧と共に前記メモリセルアレイに書込み，消去用の高電
圧として供給する第２の昇圧器とを有している。
は、電気的に書込み，消去可能な複数のメモリセルを配
列したメモリセルアレイと、所定の周波数のクロック信
号を発生する発振器と、リセット信号により初期化され
て前記クロック信号のカウントを開始し第１のカウント
値になったとき終了信号を発生する第１のカウンタと、
前記リセット信号により初期化されて前記クロック信号
のカウントを開始し前記第１のカウント値より小さい第
２のカウント値になったときオーバーフロー信号を発生
する第２のカウンタと、書込み信号，消去信号の一方が
入力されると前記リセット信号を発生すると共に第１の
昇圧信号をアクティブにし、前記終了信号が入力される
と前記第１の昇圧信号をインアクティブにする制御回路
と、前記第１の昇圧信号がアクティブのとき前記クロッ
ク信号を昇圧して第１の昇圧電圧を発生する第１の昇圧
器と、前記リセット信号が入力されるとアクティブにな
り前記オーバーフロー信号が入力されるとインアクティ
ブになる第２の昇圧信号を発生する論理回路と、前記第
１の昇圧器より昇圧能力が大きく前記第２の昇圧信号が
アクティブのとき前記クロック信号を昇圧して第２の昇
圧電圧を発生しこの第２の昇圧電圧を前記第１の昇圧電
圧と共に前記メモリセルアレイに書込み，消去用の高電
圧として供給する第２の昇圧器とを有している。
EEPROMセルアレイのメモリセル（MC）は、原理的に書
込み，消去に高電圧を必要としても電流は必要としない
ので、昇圧器の負荷が大きいのは高電圧の立上がり時の
みである。従って昇圧器に高い昇圧能力が要求される高
電圧の立上がり時のみ、昇圧器の昇圧能力を大きくし、
立上がり完了後は昇圧能力を既に得られている高電圧を
維持するのに必要充分な程度になるように低くしても構
わない。本発明では２つの昇圧器を設けてこれを制御し
ている。
込み，消去に高電圧を必要としても電流は必要としない
ので、昇圧器の負荷が大きいのは高電圧の立上がり時の
みである。従って昇圧器に高い昇圧能力が要求される高
電圧の立上がり時のみ、昇圧器の昇圧能力を大きくし、
立上がり完了後は昇圧能力を既に得られている高電圧を
維持するのに必要充分な程度になるように低くしても構
わない。本発明では２つの昇圧器を設けてこれを制御し
ている。
昇圧器を流れる電流は昇圧能力に依存するので、本発
明によれば大きい電流が流れるのは高電圧の立上がり時
のみとなり、高電圧の立上がり完了後は昇圧器での消費
電流は小さくなる。書込みに必要な時間全体と較べれ
ば、高電圧の立上がりに必要な時間は非常に小さいの
で、書込み、消去動作で消費される電流を小さくするこ
とができる。
明によれば大きい電流が流れるのは高電圧の立上がり時
のみとなり、高電圧の立上がり完了後は昇圧器での消費
電流は小さくなる。書込みに必要な時間全体と較べれ
ば、高電圧の立上がりに必要な時間は非常に小さいの
で、書込み、消去動作で消費される電流を小さくするこ
とができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。
この実施例において、EEPROMセルアレイ1,アドレスラ
ッチ回路2,行選択回路3,列選択回路4,書込データラッチ
回路5,書込回路6,読出回路7,出力回路8,及び発振器11は
従来例と同様の構成となっている。
ッチ回路2,行選択回路3,列選択回路4,書込データラッチ
回路5,書込回路6,読出回路7,出力回路8,及び発振器11は
従来例と同様の構成となっている。
この実施例が従来例と異なる部分は、発振器11の出力
のクロック信号CKを入力して昇圧電圧VPPを発生するま
での部分であり、この部分は、リセット信号RSにより初
期化されてクロック信号CKのカウントを開始し第１のカ
ウント値になったとき終了信号ENDを発生する第１のカ
ウンタ12Aと、リセット信号RSにより初期化されてクロ
ック信号CKのカウントを開始し前記第１のカウント値よ
り小さい第２のカウント値になったときオーバーフロー
信号OFを発生する第２のカウンタ12Bと、書込み信号WE,
消去信号ERの一方が入力されるとリセット信号RSを発生
すると共に第１の昇圧信号CPEN1をアクティブにし、終
了信号ENDが入力されると第１の昇圧信号CPEN1をインア
クティブにする制御回路13と、第１の昇圧信号CPEN1が
アクティブのときクロック信号CKを昇圧して第１の昇圧
電圧VPP1を発生する第１の昇圧器16Aと、リセット信号R
Sが入力されるとアクティブになりオーバーフロー信号O
Fが入力されるとインアクティブになる第２の昇圧信号C
PEN2を発生する論理回路のフリップフロップ14及びAND
回路15と、第１の昇圧器16Aより昇圧能力が大きく第２
の昇圧信号CPEN2がアクティブのときクロック信号CKを
昇圧して第２の昇圧電圧VPP2を発生しこの第２の昇圧電
圧VPP2を第１の昇圧電圧VPP1と共にEEPROMセルアレイ１
に書込み，消去用の高電圧（VPP）として供給する第２
の昇圧器16Bとを有する構成となっている。
のクロック信号CKを入力して昇圧電圧VPPを発生するま
での部分であり、この部分は、リセット信号RSにより初
期化されてクロック信号CKのカウントを開始し第１のカ
ウント値になったとき終了信号ENDを発生する第１のカ
ウンタ12Aと、リセット信号RSにより初期化されてクロ
ック信号CKのカウントを開始し前記第１のカウント値よ
り小さい第２のカウント値になったときオーバーフロー
信号OFを発生する第２のカウンタ12Bと、書込み信号WE,
消去信号ERの一方が入力されるとリセット信号RSを発生
すると共に第１の昇圧信号CPEN1をアクティブにし、終
了信号ENDが入力されると第１の昇圧信号CPEN1をインア
クティブにする制御回路13と、第１の昇圧信号CPEN1が
アクティブのときクロック信号CKを昇圧して第１の昇圧
電圧VPP1を発生する第１の昇圧器16Aと、リセット信号R
Sが入力されるとアクティブになりオーバーフロー信号O
Fが入力されるとインアクティブになる第２の昇圧信号C
PEN2を発生する論理回路のフリップフロップ14及びAND
回路15と、第１の昇圧器16Aより昇圧能力が大きく第２
の昇圧信号CPEN2がアクティブのときクロック信号CKを
昇圧して第２の昇圧電圧VPP2を発生しこの第２の昇圧電
圧VPP2を第１の昇圧電圧VPP1と共にEEPROMセルアレイ１
に書込み，消去用の高電圧（VPP）として供給する第２
の昇圧器16Bとを有する構成となっている。
次に、この実施例の動作について、書込み時を例に説
明する。
明する。
第２図はこの実施例の書込み時の動作を説明するため
の各部信号の波形図である。
の各部信号の波形図である。
書込み動作時、まず始めに、書込み信号WEがアクティ
ブとなることにより、昇圧信号CPEN1がアクティブとな
り昇圧器16Aが起動され、また、リセット信号RSがアク
ティブとなりカウンタ12Aがリセットされ、カウンタ12A
は高電圧（VPP）を印加しておく時間をカウントし始め
るまでは従来例と同様である。
ブとなることにより、昇圧信号CPEN1がアクティブとな
り昇圧器16Aが起動され、また、リセット信号RSがアク
ティブとなりカウンタ12Aがリセットされ、カウンタ12A
は高電圧（VPP）を印加しておく時間をカウントし始め
るまでは従来例と同様である。
本実施例では、さらにリセット信号RSによりフリップ
フロップ14がリセットされ、切換え信号CNTが高レベル
となり、それに従い第２の昇圧信号CPEN2もアクティブ
となり昇圧器16Bも起動される。また、リセット信号RS
により同時にカウンタ12Bがリセットされカウントを開
始する。昇圧電圧VPPは、昇圧能力の大きな昇圧器16Bが
起動されているため昇圧に充分な能力を発揮し、第２図
で示すように立上がっていく。
フロップ14がリセットされ、切換え信号CNTが高レベル
となり、それに従い第２の昇圧信号CPEN2もアクティブ
となり昇圧器16Bも起動される。また、リセット信号RS
により同時にカウンタ12Bがリセットされカウントを開
始する。昇圧電圧VPPは、昇圧能力の大きな昇圧器16Bが
起動されているため昇圧に充分な能力を発揮し、第２図
で示すように立上がっていく。
次に、昇圧電圧VPPが立上がり安定したところで、カ
ウンタ12Bはオーバーフロー信号OFを出力しフリップフ
ロップ14をセットする。すると切換え信号CNTは低レベ
ルとなり、それに従いAND回路15により第２の昇圧信号C
PEN2はインアクティブになる。これにより、以降は大き
な昇圧能力を持つ、すなわち大きな電流を消費する昇圧
器16Bが停止し、昇圧電圧VPPのレベルを維持するのに必
要充分な能力を持つ昇圧器16Aのみが動作するので、昇
圧器16A,16B全体で消費される電流は第２図に示すよう
に小さくなる。
ウンタ12Bはオーバーフロー信号OFを出力しフリップフ
ロップ14をセットする。すると切換え信号CNTは低レベ
ルとなり、それに従いAND回路15により第２の昇圧信号C
PEN2はインアクティブになる。これにより、以降は大き
な昇圧能力を持つ、すなわち大きな電流を消費する昇圧
器16Bが停止し、昇圧電圧VPPのレベルを維持するのに必
要充分な能力を持つ昇圧器16Aのみが動作するので、昇
圧器16A,16B全体で消費される電流は第２図に示すよう
に小さくなる。
この状態で書込みに必要な時間が経過すると、カウン
タ12Aがオーバーフローし終了信号ENDがアクティブとな
り、昇圧電圧VPPは接地電位となり、書込み動作は終了
する。
タ12Aがオーバーフローし終了信号ENDがアクティブとな
り、昇圧電圧VPPは接地電位となり、書込み動作は終了
する。
以上書込み動作を例に取り説明したが、消去動作でも
高電圧（VPP）がメモリセルのゲートに印加され、メモ
リセルのソースが接地電位に切換えられる以外は書込み
動作と同様である。
高電圧（VPP）がメモリセルのゲートに印加され、メモ
リセルのソースが接地電位に切換えられる以外は書込み
動作と同様である。
以上説明したように本発明は、昇圧開始時から昇圧電
圧が静定するまでの所定の期間には２つの昇圧器を並列
に動作させ、昇圧電圧が静定した後は昇圧能力の小さい
昇圧器のみを動作させて昇圧電圧のレベルを維持する構
成とすることにより、昇圧電圧静定後は昇圧能力が大き
い昇圧器は動作を停止するのでこの昇圧器による電流の
消費をなくすことができ、従って昇圧器全体の消費電流
を低減することができる効果がある。
圧が静定するまでの所定の期間には２つの昇圧器を並列
に動作させ、昇圧電圧が静定した後は昇圧能力の小さい
昇圧器のみを動作させて昇圧電圧のレベルを維持する構
成とすることにより、昇圧電圧静定後は昇圧能力が大き
い昇圧器は動作を停止するのでこの昇圧器による電流の
消費をなくすことができ、従って昇圧器全体の消費電流
を低減することができる効果がある。
第１図及び第２図はそれぞれ本発明の一実施例を示す回
路図及び実施例の動作，効果を説明するための各部信号
の波形図、第３図及び第４図はそれぞれ従来の電気的に
消去可能なプログラマブルメモリ一例を示すブロック図
及びこの例の動作を説明するための各部信号の波形図、
第５図及び第６図はそれぞれ第３図に示された従来例の
メモリセルの回路図及び昇圧器の回路図である。 １……EEPROMセルアレイ、２……アドレスラッチ回路、
３……行選択回路、４……列選択回路、５……書込デー
タラッチ回路、６……書込回路、７……読出回路、８…
…出力回路、11……発振器、12,12A,12B……カウンタ、
13……制御回路、14……フリップフロップ、15……AND
回路、16,16A,16B……昇圧器、Ｃ……キャパシタ、Ｇ…
…NANDゲート、IV……インバータ、MC……メモリセル、
Ｑ……トランジスタ。
路図及び実施例の動作，効果を説明するための各部信号
の波形図、第３図及び第４図はそれぞれ従来の電気的に
消去可能なプログラマブルメモリ一例を示すブロック図
及びこの例の動作を説明するための各部信号の波形図、
第５図及び第６図はそれぞれ第３図に示された従来例の
メモリセルの回路図及び昇圧器の回路図である。 １……EEPROMセルアレイ、２……アドレスラッチ回路、
３……行選択回路、４……列選択回路、５……書込デー
タラッチ回路、６……書込回路、７……読出回路、８…
…出力回路、11……発振器、12,12A,12B……カウンタ、
13……制御回路、14……フリップフロップ、15……AND
回路、16,16A,16B……昇圧器、Ｃ……キャパシタ、Ｇ…
…NANDゲート、IV……インバータ、MC……メモリセル、
Ｑ……トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 17/00 G11C 11/34
Claims (1)
- 【請求項１】電気的に書込み，消去可能な複数のメモリ
セルを配列したメモリセリアレイと、所定の周波数のク
ロック信号を発生する発振器と、リセット信号により初
期化されて前記クロック信号のカウントを開始し第１の
カウント値になったとき終了信号を発生する第１のカウ
ンタと、前記リセット信号により初期化されて前記クロ
ック信号のカウントを開始し前記第１のカウント値より
小さい第２のカウント値になったときオーバーフロー信
号を発生する第２のカウンタと、書込み信号，消去信号
の一方が入力されると前記リセット信号を発生すると共
に第１の昇圧信号をアクティブにし、前記終了信号が入
力されると前記第１の昇圧信号をインアクティブにする
制御回路と、前記第１の昇圧信号がアクティブのとき前
記クロック信号を昇圧して第１の昇圧電圧を発生する第
１の昇圧器と、前記リセット信号が入力されるとアクテ
ィブになり前記オーバーフロー信号が入力されるとイン
アクティブになる第２の昇圧信号を発生する論理回路
と、前記第１の昇圧器より昇圧能力が大きく前記第２の
昇圧信号がアクティブのとき前記クロック信号を昇圧し
て第２の昇圧電圧を発生しこの第２の昇圧電圧を前記第
１の昇圧電圧と共に前記メモリセルアレイに書込み，消
去用の高電圧として供給する第２の昇圧器とを有するこ
とを特徴とする電気的に消去可能なプログラマブルメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31204690A JP3087304B2 (ja) | 1990-11-16 | 1990-11-16 | 電気的に消去可能なプログラマブルメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31204690A JP3087304B2 (ja) | 1990-11-16 | 1990-11-16 | 電気的に消去可能なプログラマブルメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04182995A JPH04182995A (ja) | 1992-06-30 |
| JP3087304B2 true JP3087304B2 (ja) | 2000-09-11 |
Family
ID=18024568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31204690A Expired - Fee Related JP3087304B2 (ja) | 1990-11-16 | 1990-11-16 | 電気的に消去可能なプログラマブルメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087304B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2848235B2 (ja) * | 1994-02-28 | 1999-01-20 | 日本電気株式会社 | 半導体記憶装置用電源回路 |
| KR100271840B1 (ko) * | 1997-08-27 | 2000-11-15 | 다니구찌 이찌로오 | 회로 면적의 증대를 억제하면서 복수의 전위를 출력할 수 있는내부 전위 발생 회로 |
-
1990
- 1990-11-16 JP JP31204690A patent/JP3087304B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04182995A (ja) | 1992-06-30 |
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