JP2581297B2 - 電気的に消去可能なプログラマブルメモリ - Google Patents
電気的に消去可能なプログラマブルメモリInfo
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- clock signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に消去可能なプログラマブルメモリに
関し、特に低消費電力化が求められる装置で使用される
電気的に消去可能なプログラマブルメモリに関する。
関し、特に低消費電力化が求められる装置で使用される
電気的に消去可能なプログラマブルメモリに関する。
従来、この種の電気的に消去可能なプログラマブルメ
モリは、一例として第３図に示すような構成となってい
た。
モリは、一例として第３図に示すような構成となってい
た。
EEPROMセルアレイ１には電気的に書込み，消去可能な
複数のメモリセルが配列され、これらメモリセルはアド
レスラッチ回路2,行選択回路３及び列選択回路４により
選択される。
複数のメモリセルが配列され、これらメモリセルはアド
レスラッチ回路2,行選択回路３及び列選択回路４により
選択される。
書込・消去回路６は、書込み動作時及び消去時に高電
圧VPPを受けて選択されたメモリセルに対し、書込みデ
ータラッチ回路５を介して入力される書込みデータDTW
の書込み及び消去を行う。
圧VPPを受けて選択されたメモリセルに対し、書込みデ
ータラッチ回路５を介して入力される書込みデータDTW
の書込み及び消去を行う。
読出し回路７及び出力回路８は、読出し動作時に、選
択されたメモリセルからの読出しデータDTRを出力す
る。
択されたメモリセルからの読出しデータDTRを出力す
る。
発振器９は、所定の周波数のクロック信号CK1を発生
しカウンタ11及び昇圧回路15へ供給する。
しカウンタ11及び昇圧回路15へ供給する。
カウンタ11は、リセット信号RSTによりカウント値を
初期化してクロック信号CK1のカウントを開始し予め設
定されたカウント値になると終了信号ENDを出力する。
初期化してクロック信号CK1のカウントを開始し予め設
定されたカウント値になると終了信号ENDを出力する。
制御回路14は、書込み信号WE,消去信号ERが入力され
るとリセット信号RSTを出力すると共に高電圧制御信号H
VCを能動レベルにし、終了信号ENDが入力されると高電
圧制御信号HVCを非能動レベルにする。
るとリセット信号RSTを出力すると共に高電圧制御信号H
VCを能動レベルにし、終了信号ENDが入力されると高電
圧制御信号HVCを非能動レベルにする。
昇圧回路15は、高電圧制御信号HVCが能動レベルの期
間、クロック信号CK1を昇圧して約20Vの高電圧VPPを発
生する。
間、クロック信号CK1を昇圧して約20Vの高電圧VPPを発
生する。
なお、EEPROMセルアレイ１の選択されたメモリセルに
対する書込み時及び消去時の各端子の接続は、第４図
（ａ），（ｂ）に示すとおりである。
対する書込み時及び消去時の各端子の接続は、第４図
（ａ），（ｂ）に示すとおりである。
また、昇圧回路15は、第５図に示すように、コンデン
サC,トランジスタQ,インバータIV等で構成される。
サC,トランジスタQ,インバータIV等で構成される。
次に、この回路の動作について、書込み時を例に説明
する。
する。
第６図はこの回路の書込み動作を説明するための各部
信号の波形図である。
信号の波形図である。
まず、アドレス信号ADでEEPROMセルアレイ１の所定の
メモリセルを選択する。書込み信号WEが入力されると制
御回路14はリセット信号RSTを出力し、高電圧制御信号H
VCを能動レベルにする。この高電圧制御信号HVCにより
昇圧回路15が起動され高電圧VPPを発生し始める。同時
にリセット信号RSTによりカウンタ11のカウント値がク
リアされ、高電圧VPPを印加しておく時間をカウントし
始める。
メモリセルを選択する。書込み信号WEが入力されると制
御回路14はリセット信号RSTを出力し、高電圧制御信号H
VCを能動レベルにする。この高電圧制御信号HVCにより
昇圧回路15が起動され高電圧VPPを発生し始める。同時
にリセット信号RSTによりカウンタ11のカウント値がク
リアされ、高電圧VPPを印加しておく時間をカウントし
始める。
そして昇圧回路15で発生した高電圧VPPは、書込みデ
ータラッチ回路５の内容により書込みが必要な場合に書
込・消去回路６を通して、選択されたメモリセルのドレ
インに印加される。高電圧VPPが印加される時間は、通
常数ミリ秒である。
ータラッチ回路５の内容により書込みが必要な場合に書
込・消去回路６を通して、選択されたメモリセルのドレ
インに印加される。高電圧VPPが印加される時間は、通
常数ミリ秒である。
なお、消去動作は、メモリセルのゲートに高電圧VPP
が印加され、ソースが接地されるほかは書込み動作と同
様である。
が印加され、ソースが接地されるほかは書込み動作と同
様である。
上述した従来の電気的に消去可能なプログラマブルメ
モリは、クロック信号CK1を昇圧回路15により昇圧し高
電圧VPPを発生する構成となっており、昇圧回路15の昇
圧能力はこれを駆動するクロック信号CK1の周波数に比
例するので、高電圧VPPが立上る期間の高い昇圧能力が
必要な時も、高電圧VPPが立上り静定した後の昇圧能力
が低い時でも同一の周波数で昇圧回路15を駆動するた
め、必要以上に電力を消費しているという欠点がある。
モリは、クロック信号CK1を昇圧回路15により昇圧し高
電圧VPPを発生する構成となっており、昇圧回路15の昇
圧能力はこれを駆動するクロック信号CK1の周波数に比
例するので、高電圧VPPが立上る期間の高い昇圧能力が
必要な時も、高電圧VPPが立上り静定した後の昇圧能力
が低い時でも同一の周波数で昇圧回路15を駆動するた
め、必要以上に電力を消費しているという欠点がある。
本発明の目的は、消費電力を必要最小限に抑えること
ができる電気的に消去可能なプログラマブルメモリを提
供することにある。
ができる電気的に消去可能なプログラマブルメモリを提
供することにある。
本発明は電気的に消去可能なプログラマブルメモリ
は、電気的に書込み，消去可能な複数のメモリセルを配
列したメモリセルアレイと、アドレス信号に従って前記
メモリセルアレイの所定のメモリセルを選択する選択回
路と、書込み動作時及び消去時に高電圧を受けて前記選
択されたメモリセルに対しデータの書込み及び消去を行
う書込・消去回路と、所定の周波数の第１のクロック信
号を発生する発振器と、前記第１のクロック信号を分周
し第２のクロック信号を発生する分周器と、リセット信
号によりカウント値を初期化して前記第１のクロック信
号のカウントを開始し予め設定された第１のカウント値
になると終了信号を出力する第１のカウンタと、前記リ
セット信号によりカウント値を初期化して前記第１のク
ロック信号のカウントを開始し前記第１のカウント値よ
り小さい第２のカウント値になるとセット信号を出力す
る第２のカウンタと、前記リセット信号が入力されると
前記第１のクロック信号を出力し前記セット信号が入力
されると前記第２のクロック信号を出力する切換え回路
と、書込み動作時及び消去時、前記リセット信号を出力
すると共に高電圧制御信号を能動レベルにし、前記終了
信号が入力されると前記高電圧制御信号を非能動レベル
にする制御回路と、前記高電圧制御信号が能動レベルの
期間、前記切換え回路の出力信号を昇圧して前記高電圧
を発生する昇圧回路とを有している。
は、電気的に書込み，消去可能な複数のメモリセルを配
列したメモリセルアレイと、アドレス信号に従って前記
メモリセルアレイの所定のメモリセルを選択する選択回
路と、書込み動作時及び消去時に高電圧を受けて前記選
択されたメモリセルに対しデータの書込み及び消去を行
う書込・消去回路と、所定の周波数の第１のクロック信
号を発生する発振器と、前記第１のクロック信号を分周
し第２のクロック信号を発生する分周器と、リセット信
号によりカウント値を初期化して前記第１のクロック信
号のカウントを開始し予め設定された第１のカウント値
になると終了信号を出力する第１のカウンタと、前記リ
セット信号によりカウント値を初期化して前記第１のク
ロック信号のカウントを開始し前記第１のカウント値よ
り小さい第２のカウント値になるとセット信号を出力す
る第２のカウンタと、前記リセット信号が入力されると
前記第１のクロック信号を出力し前記セット信号が入力
されると前記第２のクロック信号を出力する切換え回路
と、書込み動作時及び消去時、前記リセット信号を出力
すると共に高電圧制御信号を能動レベルにし、前記終了
信号が入力されると前記高電圧制御信号を非能動レベル
にする制御回路と、前記高電圧制御信号が能動レベルの
期間、前記切換え回路の出力信号を昇圧して前記高電圧
を発生する昇圧回路とを有している。
本発明は高電圧（VPP）の電位が静定した後は昇圧回
路（15）を駆動するクロック信号の周波数を低くし、昇
圧回路（15）で消費される電力を必要最小限にしたもの
である。
路（15）を駆動するクロック信号の周波数を低くし、昇
圧回路（15）で消費される電力を必要最小限にしたもの
である。
すなわち、EEPROMセルは、原理的に書込・消去に高電
圧を必要としても電流は必要としないので、昇圧回路
（15）の負荷が大きいのは高電圧（VPP）の立上り時の
みである。従って昇圧回路（15）の高い昇圧能力が要求
される高電圧（VPP）の立上り時のみ、クロック信号の
周波数を高くして昇圧能力を大きくし、立上り完了して
静定した後はクロック信号の周波数を、既に得られてい
る高電圧（VPP）を維持するのに必要充分な程度になる
ように低くしても構わない。
圧を必要としても電流は必要としないので、昇圧回路
（15）の負荷が大きいのは高電圧（VPP）の立上り時の
みである。従って昇圧回路（15）の高い昇圧能力が要求
される高電圧（VPP）の立上り時のみ、クロック信号の
周波数を高くして昇圧能力を大きくし、立上り完了して
静定した後はクロック信号の周波数を、既に得られてい
る高電圧（VPP）を維持するのに必要充分な程度になる
ように低くしても構わない。
一方、昇圧回路（15）を流れる電流はクロック信号の
周波数に比例するので、本発明によれば大きい電流が流
れるのは高電圧（VPP）の立上り時のみとなり、立上り
完了して静定した後は消費電流は小さくなる。書込みに
必要な時間全体と比べれば、高電圧（VPP）の立上りに
必要な時間は非常に小さいので、書込み動作で消費され
る電力を小さくすることができる。
周波数に比例するので、本発明によれば大きい電流が流
れるのは高電圧（VPP）の立上り時のみとなり、立上り
完了して静定した後は消費電流は小さくなる。書込みに
必要な時間全体と比べれば、高電圧（VPP）の立上りに
必要な時間は非常に小さいので、書込み動作で消費され
る電力を小さくすることができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。
この実施例が第３図に示された従来の電気的に消去可
能なプログラマブルメモリと相違する点は、発振器９か
らの（第１の）クロック信号CK1を分周し（第２の）ク
ロック信号CK2を出力する分周器10と、リセット信号RST
によりカウント値を初期化してクロック信号CK1のカウ
ントを開始し、カウンタ11が終了信号ENDを発生するカ
ウント値より小さく高電圧VPPが立上り静定する期間を
示すカウント値になるとセット信号STを出力するカウン
ト12と、論理回路21及びフリップフロップ22を備え、リ
セット信号RSTが入力されるとクロック信号CK1を出力し
セット信号STが入力されるとクロック信号CK2を出力す
る切換え回路13とを設け、高電圧VPPの立上り時には高
い周波数のクロック信号CK1を、高電圧VPP静定後には低
い周波数のクロック信号CK2を昇圧回路15に供給するよ
うにした点にある。
能なプログラマブルメモリと相違する点は、発振器９か
らの（第１の）クロック信号CK1を分周し（第２の）ク
ロック信号CK2を出力する分周器10と、リセット信号RST
によりカウント値を初期化してクロック信号CK1のカウ
ントを開始し、カウンタ11が終了信号ENDを発生するカ
ウント値より小さく高電圧VPPが立上り静定する期間を
示すカウント値になるとセット信号STを出力するカウン
ト12と、論理回路21及びフリップフロップ22を備え、リ
セット信号RSTが入力されるとクロック信号CK1を出力し
セット信号STが入力されるとクロック信号CK2を出力す
る切換え回路13とを設け、高電圧VPPの立上り時には高
い周波数のクロック信号CK1を、高電圧VPP静定後には低
い周波数のクロック信号CK2を昇圧回路15に供給するよ
うにした点にある。
次に、この実施例の動作について、書込み動作を例に
説明する。
説明する。
第２図はこの実施例を動作を説明するための各部信号
の波形図である。
の波形図である。
まず、時刻t0で書込み信号WEが入力されると、制御回
路14からリセット信号RSTが出力されると共に高電圧制
御信号HVCが能動レベル（高レベル）となり、昇圧回路1
5は昇圧動作を開始し、カウンタ11,12はリセットされて
クロック信号CK1のカウントを開始する。また、切換え
回路13にもリセット信号RSTが入力されるので、フリッ
プフロップ22の出力信号SWは低レベルとなり、高い周波
数のクロック信号CK1が論理回路21を通過して昇圧回路1
5へ供給される。
路14からリセット信号RSTが出力されると共に高電圧制
御信号HVCが能動レベル（高レベル）となり、昇圧回路1
5は昇圧動作を開始し、カウンタ11,12はリセットされて
クロック信号CK1のカウントを開始する。また、切換え
回路13にもリセット信号RSTが入力されるので、フリッ
プフロップ22の出力信号SWは低レベルとなり、高い周波
数のクロック信号CK1が論理回路21を通過して昇圧回路1
5へ供給される。
時刻t1になると、高電圧VPPはほぼ静定レベルまで立
上り、その後の時刻t2でカウンタ12からセット信号STが
出力され、フリップフロップ22の出力信号SWは高レベル
となり、分周された低い周波数のクロック信号CK2が論
理回路21を通過して昇圧回路15へ供給される。
上り、その後の時刻t2でカウンタ12からセット信号STが
出力され、フリップフロップ22の出力信号SWは高レベル
となり、分周された低い周波数のクロック信号CK2が論
理回路21を通過して昇圧回路15へ供給される。
このとき、昇圧回路15に供給されるクロック信号CKの
周波数が下がるので、昇圧回路15に流れる電流は小さく
なる。
周波数が下がるので、昇圧回路15に流れる電流は小さく
なる。
この状態で書込みに必要な時間が経過すると、時刻t3
でカウンタ11のカウント値が設定された値となり終了信
号ENDが出力され、高電圧制御信号HVCが低レベルとな
り、昇圧動作及び書込み動作が終了する。
でカウンタ11のカウント値が設定された値となり終了信
号ENDが出力され、高電圧制御信号HVCが低レベルとな
り、昇圧動作及び書込み動作が終了する。
こうして書込み動作時（消去時も同様に）の消費電流
を必要最小限に抑えることができる。
を必要最小限に抑えることができる。
以上説明したように本発明は、高電圧が立上り静定し
た後は昇圧回路に供給するクロック信号の周波数を低く
する構成とすることにより、書込み動作・消去動作で消
費される電力を必要最小限に抑えることができる効果が
ある。
た後は昇圧回路に供給するクロック信号の周波数を低く
する構成とすることにより、書込み動作・消去動作で消
費される電力を必要最小限に抑えることができる効果が
ある。
第１図及び第２図はそれぞれ本発明の一実施例を示すブ
ロック図及びこの実施例の動作を説明するための各部信
号の波形図、第３図及び第４図，第５図はそれぞれ従来
の電気的に消去可能なプログラマブルメモリの一例を示
すブロック図及びこの例をEEPROMセルアエリのメモリセ
ル，昇圧回路の回路図，第６図は第３図に示された電気
的に消去可能なプログラマブルメモリの動作を説明する
ための各部信号の波形図である。 １……EEPROM、２……アドレスラッチ回路、３……４行
選択回路、４……列選択回路、５書込みデータラッチ回
路、６……書込・消去回路、７……読出し回路、８……
出力回路、９……発振器、10……分周器11,12……カウ
ンタ、13……切換え回路、14制御回路、15……昇圧回
路、21……論理回路、22……フリップフロップ。
ロック図及びこの実施例の動作を説明するための各部信
号の波形図、第３図及び第４図，第５図はそれぞれ従来
の電気的に消去可能なプログラマブルメモリの一例を示
すブロック図及びこの例をEEPROMセルアエリのメモリセ
ル，昇圧回路の回路図，第６図は第３図に示された電気
的に消去可能なプログラマブルメモリの動作を説明する
ための各部信号の波形図である。 １……EEPROM、２……アドレスラッチ回路、３……４行
選択回路、４……列選択回路、５書込みデータラッチ回
路、６……書込・消去回路、７……読出し回路、８……
出力回路、９……発振器、10……分周器11,12……カウ
ンタ、13……切換え回路、14制御回路、15……昇圧回
路、21……論理回路、22……フリップフロップ。
Claims (1)
- 【請求項１】電気的に書込み，消去可能な複数のメモリ
セルを配列したメモリセルアレイと、アドレス信号に従
って前記メモリセルアレイの所定のメモリセルを選択す
る選択回路と、書込み動作時及び消去時に高電圧を受け
て前記選択されたメモリセルに対しデータの書込み及び
消去を行う書込・消去回路と、所定の周波数の第１のク
ロック信号を発生する発振器と、前記第１のクロック信
号を分周し第２のクロック信号を発生する分周器と、リ
セット信号によりカウント値を初期化して前記第１のク
ロック信号のカウントを開始し予め設定された第１のカ
ウント値になると終了信号を出力する第１のカウンタ
と、前記リセット信号によりカウント値を初期化して前
記第１のクロック信号のカウントを開始し前記第１のカ
ウント値より小さい第２のカウント値になるとセット信
号を出力する第２のカウンタと、前記リセット信号が入
力されると前記第１のクロック信号を出力し前記セット
信号が入力されると前記第２のクロック信号を出力する
切換え回路と、書込み動作時及び消去時、前記リセット
信号を出力すると共に高電圧制御信号を能動レベルに
し、前記終了信号が入力されると前記高電圧制御信号を
非能動レベルにする制御回路と、前記高電圧制御信号が
能動レベルの期間、前記切換え回路の出力信号を昇圧し
て前記高電圧を発生する昇圧回路とを有することを特徴
とする電気的に消去可能なプログラマブルメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27257090A JP2581297B2 (ja) | 1990-10-11 | 1990-10-11 | 電気的に消去可能なプログラマブルメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27257090A JP2581297B2 (ja) | 1990-10-11 | 1990-10-11 | 電気的に消去可能なプログラマブルメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04147497A JPH04147497A (ja) | 1992-05-20 |
| JP2581297B2 true JP2581297B2 (ja) | 1997-02-12 |
Family
ID=17515753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27257090A Expired - Lifetime JP2581297B2 (ja) | 1990-10-11 | 1990-10-11 | 電気的に消去可能なプログラマブルメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581297B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2831914B2 (ja) * | 1992-09-30 | 1998-12-02 | 株式会社東芝 | 半導体集積回路装置 |
| US5452251A (en) | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
| JP4690747B2 (ja) * | 2005-03-09 | 2011-06-01 | 株式会社東芝 | 半導体記憶装置および半導体記憶装置の駆動方法 |
-
1990
- 1990-10-11 JP JP27257090A patent/JP2581297B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04147497A (ja) | 1992-05-20 |
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