JPS60101796A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS60101796A JPS60101796A JP58209378A JP20937883A JPS60101796A JP S60101796 A JPS60101796 A JP S60101796A JP 58209378 A JP58209378 A JP 58209378A JP 20937883 A JP20937883 A JP 20937883A JP S60101796 A JPS60101796 A JP S60101796A
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- Japan
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- voltage
- power supply
- vpp
- internal power
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電気的、書込みの可能な半導体メモリに関する
。
。
従来、書き込み可能な読出し専用メモリとしてはＥＰＲ
ＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｒ＋
１１１ａｂｌｅＲ，ｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
） 、 ＥＡＲσＭ （Ｅｌｅｃｔｒｉｃａｌ １ｙＡ
ｌｔｅｒａｂｌｅ ＦＲＯＭ ）等（以下ＦＲＯＭと略
称する）がある。これらのＦＲＯＭは電気的にデータの
書込みを行なえ、かつこのデータを電源断の時にも保持
できることを特徴としている。またその構造は、絶縁膜
上の浮遊導体に電子を注入することにより、電荷を蓄え
るもの、あるいは酸化膜とシリコン窒化膜の界面に電荷
を貯め込むものがある。そして電子の注入の方法にはＭ
Ｏ８トランジスタのチャンネル部のホットエレクトロン
が酸化膜の障壁を飛び越える機構を利用したもの、アバ
ランシェ破壊で生じた電子を高電界をかけて絶縁膜を抜
けさせる、トンネル現象を利用したもの等がある。そし
て、このような電子の注入の方法はいずれも高電圧をメ
モリセルに印加することにより行なわれる。
ＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｒ＋
１１１ａｂｌｅＲ，ｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
） 、 ＥＡＲσＭ （Ｅｌｅｃｔｒｉｃａｌ １ｙＡ
ｌｔｅｒａｂｌｅ ＦＲＯＭ ）等（以下ＦＲＯＭと略
称する）がある。これらのＦＲＯＭは電気的にデータの
書込みを行なえ、かつこのデータを電源断の時にも保持
できることを特徴としている。またその構造は、絶縁膜
上の浮遊導体に電子を注入することにより、電荷を蓄え
るもの、あるいは酸化膜とシリコン窒化膜の界面に電荷
を貯め込むものがある。そして電子の注入の方法にはＭ
Ｏ８トランジスタのチャンネル部のホットエレクトロン
が酸化膜の障壁を飛び越える機構を利用したもの、アバ
ランシェ破壊で生じた電子を高電界をかけて絶縁膜を抜
けさせる、トンネル現象を利用したもの等がある。そし
て、このような電子の注入の方法はいずれも高電圧をメ
モリセルに印加することにより行なわれる。
第１図は従来のＥＦＲＯＭの書込み回路の一例を示す回
路図で、１は書込み／読出しの切換回路で、内部のデコ
ーダおよびデータ入力へ電源を供給している。そしてこ
の切換回路１は外部書込み端子■ＰＰにドレインおよび
ゲートが接続されたｎチャンネルのエンハンスメントト
ランジスタ１ａとドレインを通常の動作電源ＶＯＯに接
続し、ゲートにＰＧＭ信号を与えられるｎチャンネルデ
プレッション型トランジスタ１ｂとを設け、かつ上記各
ｎチャンネルトランジスタＩａ 、Ｉｂのソースを共通
に接続したものである。この切換回路Ｉにおいて、ＰＧ
曙号は書込み時は、低電位１Ｌ″であり、読出し時は高
電位１Ｈ″となる。またこの回路１の共通に接続したソ
ース端子から内部電源ＶＰＰ′を取り出している。この
内部電源■ＰＰ′は書込み時には、外部書込み端子ＶＰ
Ｐに高電圧Ｖｈ が印加されるのでここで上記しきい値
ＶＴＮ１ はバックゲートバイアス、すなわち基板電位
を印加した状態のしきい値である。また読出し時は、外
部書込み端子■ＰＰは低電圧、ＰＧＭ−信号は“Ｈ′と
なりｎチャンネルトランジスタＩｂはデプレッション型
であることから、内部電源ｖＰＰ′は電源ｖｃｃに等し
い電圧となる。そして内部電源ｖＰＰ′はドライブ回路
２，３．４の電源となる。このドライブ回路２，３．４
は同一回路構成で、たとえば第２図に示す回路図のよう
にｎチャンネルトランジスタ５ａとＰチャンネルトラン
ジスタ５ｂとで構成されるＣＭＯＳインバータと、この
ＣＭＯＳインバータの出力にゲートを接続し、ドレイン
をこのＣＭＯＳインバータの大刀端子に接続し、ソース
を内部電源ＶＰＰ／に接続したＰチャンネルトランジス
タ５Ｃとで構成している。
路図で、１は書込み／読出しの切換回路で、内部のデコ
ーダおよびデータ入力へ電源を供給している。そしてこ
の切換回路１は外部書込み端子■ＰＰにドレインおよび
ゲートが接続されたｎチャンネルのエンハンスメントト
ランジスタ１ａとドレインを通常の動作電源ＶＯＯに接
続し、ゲートにＰＧＭ信号を与えられるｎチャンネルデ
プレッション型トランジスタ１ｂとを設け、かつ上記各
ｎチャンネルトランジスタＩａ 、Ｉｂのソースを共通
に接続したものである。この切換回路Ｉにおいて、ＰＧ
曙号は書込み時は、低電位１Ｌ″であり、読出し時は高
電位１Ｈ″となる。またこの回路１の共通に接続したソ
ース端子から内部電源ＶＰＰ′を取り出している。この
内部電源■ＰＰ′は書込み時には、外部書込み端子ＶＰ
Ｐに高電圧Ｖｈ が印加されるのでここで上記しきい値
ＶＴＮ１ はバックゲートバイアス、すなわち基板電位
を印加した状態のしきい値である。また読出し時は、外
部書込み端子■ＰＰは低電圧、ＰＧＭ−信号は“Ｈ′と
なりｎチャンネルトランジスタＩｂはデプレッション型
であることから、内部電源ｖＰＰ′は電源ｖｃｃに等し
い電圧となる。そして内部電源ｖＰＰ′はドライブ回路
２，３．４の電源となる。このドライブ回路２，３．４
は同一回路構成で、たとえば第２図に示す回路図のよう
にｎチャンネルトランジスタ５ａとＰチャンネルトラン
ジスタ５ｂとで構成されるＣＭＯＳインバータと、この
ＣＭＯＳインバータの出力にゲートを接続し、ドレイン
をこのＣＭＯＳインバータの大刀端子に接続し、ソース
を内部電源ＶＰＰ／に接続したＰチャンネルトランジス
タ５Ｃとで構成している。
そして第１図において６ａはドライブ回路２からデータ
］）ｂ／をゲートへ与えられ、ドレインを内部電源ＶＰ
Ｐ’に接続し、ソースを列デコーダの伝送トランジスタ
６ｂのドレインに接続したｎチャンネルトランジスタで
ある。そして上記伝送トランジスタ６ｂはゲートに列デ
コーダのドライブ回路３から列デコード信号Ｃｙを与え
られ、ソースをビット線ＢＬに接続したｎチャンネルト
ランジスタである。そして６Ｃはドライブ回路４からワ
ード信号ＷＬ’をゲートへ与えられ、ソースが接地され
た浮遊ゲートを有するｎチャンネルトランジスタで、こ
のトランジスタ６Ｃがメモリセルとして動作する。
］）ｂ／をゲートへ与えられ、ドレインを内部電源ＶＰ
Ｐ’に接続し、ソースを列デコーダの伝送トランジスタ
６ｂのドレインに接続したｎチャンネルトランジスタで
ある。そして上記伝送トランジスタ６ｂはゲートに列デ
コーダのドライブ回路３から列デコード信号Ｃｙを与え
られ、ソースをビット線ＢＬに接続したｎチャンネルト
ランジスタである。そして６Ｃはドライブ回路４からワ
ード信号ＷＬ’をゲートへ与えられ、ソースが接地され
た浮遊ゲートを有するｎチャンネルトランジスタで、こ
のトランジスタ６Ｃがメモリセルとして動作する。
そして、書込み動作の場合は次のように動作する。すな
わち書込み時、内部電源ｖｐｐ’は、外部書込み端子Ｖ
ｐｐの電圧よりもｎチャンネルトランジスタ１ａのしき
い値分ＶＴＮｓ だけ低い値（Ｖｐｐ’＝Ｖｐｐ−Ｖ”
ｒＮｔ ）テアリ、’７−１’線ＷＬ’ｉ’；ｉ Ｃの
値に等しくなる。そしてビット線ＢＬは内部電源ｖＰＰ
′よりも、さらにｎチャンネルトランジスタ６ａのしき
い値分ｖＴＮｚ だけ低い値となる。
わち書込み時、内部電源ｖｐｐ’は、外部書込み端子Ｖ
ｐｐの電圧よりもｎチャンネルトランジスタ１ａのしき
い値分ＶＴＮｓ だけ低い値（Ｖｐｐ’＝Ｖｐｐ−Ｖ”
ｒＮｔ ）テアリ、’７−１’線ＷＬ’ｉ’；ｉ Ｃの
値に等しくなる。そしてビット線ＢＬは内部電源ｖＰＰ
′よりも、さらにｎチャンネルトランジスタ６ａのしき
い値分ｖＴＮｚ だけ低い値となる。
なおここでｎチャンネルトランジスタ６ａのしきい値Ｖ
ＴＮ、はバックゲートバイアスを印加した値である。し
たがってワード線電位Ｖ（ＷＬ’）はｖ（ＷＬ’ ）
＝Ｖｐｐ −ＶＴＮＩ （！： ｆ、ｘ Ｖ）、ヒツト
線電位Ｖ（ＢＬ）はＶ（ＢＬ）＝ＶＰＰ−ＶＴＮＩ −
ＶＴＮｇ となる〇ところでＥＦＲＯＭにおいても年々
、大容量化の傾向にあり、このため素子の微細化が要求
される。そして素子の微細化が進むに従い、パンチスル
ー、接合破壊等のため、耐圧が低下してくる。このため
に大容量化と共に、一般には書込み時の高電圧Ｖｈ も
低くすることが望ましい。
ＴＮ、はバックゲートバイアスを印加した値である。し
たがってワード線電位Ｖ（ＷＬ’）はｖ（ＷＬ’ ）
＝Ｖｐｐ −ＶＴＮＩ （！： ｆ、ｘ Ｖ）、ヒツト
線電位Ｖ（ＢＬ）はＶ（ＢＬ）＝ＶＰＰ−ＶＴＮＩ −
ＶＴＮｇ となる〇ところでＥＦＲＯＭにおいても年々
、大容量化の傾向にあり、このため素子の微細化が要求
される。そして素子の微細化が進むに従い、パンチスル
ー、接合破壊等のため、耐圧が低下してくる。このため
に大容量化と共に、一般には書込み時の高電圧Ｖｈ も
低くすることが望ましい。
しかしながら、同一容量のメモリは製造業者に係わらず
同じ値の高電圧ｖｈ を印加して書込みを行なえるよう
にし、互換性を保つようにしている。
同じ値の高電圧ｖｈ を印加して書込みを行なえるよう
にし、互換性を保つようにしている。
そして大容量化のために敢えて互換性を損なって書込み
時の高電圧ｖｈ を低くすると、ワード線電位Ｖ （Ｗ
Ｌ’ ）、ビット線電位Ｖ（ＢＬ）も低くなり、それに
よって書込み時間が長くなり、あるいはメモリセルへの
書込み量、たとえば浮遊ゲートへの電荷注入量が低下す
ることになる。
時の高電圧ｖｈ を低くすると、ワード線電位Ｖ （Ｗ
Ｌ’ ）、ビット線電位Ｖ（ＢＬ）も低くなり、それに
よって書込み時間が長くなり、あるいはメモリセルへの
書込み量、たとえば浮遊ゲートへの電荷注入量が低下す
ることになる。
このために内部電源ＶＰＰ’を外部°書込み端子ｖｐｐ
の電圧に等しくするように設計する手法が考えられてい
る。この場合、たとえば昇圧回路を用いて、外部書込み
端子ＶＰＰの電圧よりも高い電圧を内部で発生して達成
することができる。
の電圧に等しくするように設計する手法が考えられてい
る。この場合、たとえば昇圧回路を用いて、外部書込み
端子ＶＰＰの電圧よりも高い電圧を内部で発生して達成
することができる。
第３図は従来の昇圧回路を有する切換回路の一例を示す
回路図である。そして図中ＺＺは、たとえば奇数個のイ
ンバータチェーンからなるリングオシレータ、６ｄは第
２図に示すドライバ回路、Ｉ２はキャパシタンス、１３
はしきい値が略ＯＶのイントリンシック型のｎチャンネ
ルトランジスタである。そしてドライバ回路６ｄの出力
をキャパシタンス１２、ｎチャンネルトランジスタ１３
を介して切換回路ＩのエンハンスメントトランジスタＩ
２のゲートへ与える。
回路図である。そして図中ＺＺは、たとえば奇数個のイ
ンバータチェーンからなるリングオシレータ、６ｄは第
２図に示すドライバ回路、Ｉ２はキャパシタンス、１３
はしきい値が略ＯＶのイントリンシック型のｎチャンネ
ルトランジスタである。そしてドライバ回路６ｄの出力
をキャパシタンス１２、ｎチャンネルトランジスタ１３
を介して切換回路ＩのエンハンスメントトランジスタＩ
２のゲートへ与える。
このような回路は、従来公知のチャージポンプ式の昇圧
回路でリングオシレータ１１で生成したＶＣＯ電源系の
パルスをドライバ回路６ｄで振巾をＶＰＰまで増幅する
。そしてこの出力をキャパシタＩ２を介してカップリン
グさせ、トランジスタＩ３の出力側Ａの電位を外部書込
み端子ｖＰＰの電圧よりもトランジスタ１ａのし六い値
電圧ＶＴＮｓ だけ高くするように昇圧することｌこよ
り内部電源ＶｐＰＩの電位を外部４込み端子ＶＰＰの電
圧に等しくすることができる。
回路でリングオシレータ１１で生成したＶＣＯ電源系の
パルスをドライバ回路６ｄで振巾をＶＰＰまで増幅する
。そしてこの出力をキャパシタＩ２を介してカップリン
グさせ、トランジスタＩ３の出力側Ａの電位を外部書込
み端子ｖＰＰの電圧よりもトランジスタ１ａのし六い値
電圧ＶＴＮｓ だけ高くするように昇圧することｌこよ
り内部電源ＶｐＰＩの電位を外部４込み端子ＶＰＰの電
圧に等しくすることができる。
ところで第３図に示すような回路構成の切換回路では、
内部電源ｖＰＰ′の電圧は外部書込み端子ｖＰＰの電圧
までしか昇圧することができない。
内部電源ｖＰＰ′の電圧は外部書込み端子ｖＰＰの電圧
までしか昇圧することができない。
そして第３図において、出力側への電圧を第１図に示さ
れる内部電源ｖＰＰＩに用いると、昇圧回路の電流鳴動
能力は小さいために、メモリセルに大きな電流を流す必
要がある書込み時にキャパシタンス１２のカップリング
で昇圧した電圧が低下してしまう。すなわち、第３図に
示すようなものでは、内部電源ＶＰＰ′の電圧を高くす
ることは困難であり、このため書込み速度、書込み量を
大きくすることができない問題があった。
れる内部電源ｖＰＰＩに用いると、昇圧回路の電流鳴動
能力は小さいために、メモリセルに大きな電流を流す必
要がある書込み時にキャパシタンス１２のカップリング
で昇圧した電圧が低下してしまう。すなわち、第３図に
示すようなものでは、内部電源ＶＰＰ′の電圧を高くす
ることは困難であり、このため書込み速度、書込み量を
大きくすることができない問題があった。
本発明は上記の事情に鑑みてなされたもので内部電源の
電圧を外部書込み端子の電圧より高く設定することによ
り高速に書込みを行なえ、かつ書込み量を大きくするこ
とができる半導体メモリを提供することを目的とするも
のである。
電圧を外部書込み端子の電圧より高く設定することによ
り高速に書込みを行なえ、かつ書込み量を大きくするこ
とができる半導体メモリを提供することを目的とするも
のである。
すなわち本発明は、昇圧回路で作った外部書込み電圧よ
り高い第１の内部書込み電圧を行方向デコーダの電源と
し、外部書込み電源と周辺回路を駆動する電源の切換回
路で作られる外部書込み電圧と等しくあるいはこれより
も低い第２の内部書込み電圧を列方向デコーダの電源と
することを特徴とするものである。
り高い第１の内部書込み電圧を行方向デコーダの電源と
し、外部書込み電源と周辺回路を駆動する電源の切換回
路で作られる外部書込み電圧と等しくあるいはこれより
も低い第２の内部書込み電圧を列方向デコーダの電源と
することを特徴とするものである。
以下本発明の一実施例を第４図に示す回路図を参照して
詳細に説明する。なお第１図乃至第３図に示す部材と同
一部材には同一符号を付与してその説明を省略する。す
なわち、リングオシレータＩ１． ドライバ回路６ｄ、
キャパシタンス１２、イントリンシックｆｉｎチャンネ
ルトランジスタ１３により第３図と同様にチャージポン
プ型の昇圧回路を構成している。そしてこの昇圧回路の
出力（図示Ｂ）に外部書込み端子”ｐｐの電圧よりも高
い電圧を得、これを第１の内部電源ｖＰＰＩ′として行
方向のドライバ回路４へ与えるとともに列方向のデコー
ダを駆動する切換回路ｌの入力とする。そしてこの切換
回路１の出力を第２の内部電源ｖｐＰ、／とする。した
がって、第２の内部電源■ＰＰ！′は書込み時、路外部
書込み端子ＶＰＰの電圧に等しい電圧が出力される。ま
た第１の内部電源■ＰＰ、ｌは読出し時に、デプレッシ
ョン型ｎチャンネルトランジスタＩ４により電源ｖｏｏ
の電圧になる。
詳細に説明する。なお第１図乃至第３図に示す部材と同
一部材には同一符号を付与してその説明を省略する。す
なわち、リングオシレータＩ１． ドライバ回路６ｄ、
キャパシタンス１２、イントリンシックｆｉｎチャンネ
ルトランジスタ１３により第３図と同様にチャージポン
プ型の昇圧回路を構成している。そしてこの昇圧回路の
出力（図示Ｂ）に外部書込み端子”ｐｐの電圧よりも高
い電圧を得、これを第１の内部電源ｖＰＰＩ′として行
方向のドライバ回路４へ与えるとともに列方向のデコー
ダを駆動する切換回路ｌの入力とする。そしてこの切換
回路１の出力を第２の内部電源ｖｐＰ、／とする。した
がって、第２の内部電源■ＰＰ！′は書込み時、路外部
書込み端子ＶＰＰの電圧に等しい電圧が出力される。ま
た第１の内部電源■ＰＰ、ｌは読出し時に、デプレッシ
ョン型ｎチャンネルトランジスタＩ４により電源ｖｏｏ
の電圧になる。
ここで行方向のドライバ回路４はワード線ＷＬＩを駆動
する回路で、ワード線ＷＬ’の電位を設定するものであ
り、ＣＭＯＳインバータで構成されているために電力を
消費しない。したがつて、第１の内部電源■ＰＰ１′の
電位は一定に保たれる。そして列方向の電源である第２
の内部電源ｖＰＰ２′は外部書込み端子ｖｐｐと略等し
い電圧となり切換回路１のｎチャンネルトランジスタ１
ａにより駆動される。したがってこの第２の内部電源Ｖ
ｐＰ、Ｉの駆動能力を充分に高めておくことにより、書
込み時にメモリセルに大きな電流が流れても電圧低化を
生じることもない。したがって、高速書込みを行なえ、
また書込み量の大きなメモリ回路を実現できる。
する回路で、ワード線ＷＬ’の電位を設定するものであ
り、ＣＭＯＳインバータで構成されているために電力を
消費しない。したがつて、第１の内部電源■ＰＰ１′の
電位は一定に保たれる。そして列方向の電源である第２
の内部電源ｖＰＰ２′は外部書込み端子ｖｐｐと略等し
い電圧となり切換回路１のｎチャンネルトランジスタ１
ａにより駆動される。したがってこの第２の内部電源Ｖ
ｐＰ、Ｉの駆動能力を充分に高めておくことにより、書
込み時にメモリセルに大きな電流が流れても電圧低化を
生じることもない。したがって、高速書込みを行なえ、
また書込み量の大きなメモリ回路を実現できる。
なお本発明は上記実施例に限定されるものではなく、た
とえば第５図に示すように構成してもよい。すなわち、
昇圧回路の出力により第１の内部電源Ｖｐｐ１’を直接
駆動する第１の駆動部１５と、上記第１の内部電源ｖＰ
Ｐ１′を切換回路を介して駆動する第２の駆動部Ｉ６お
よび第２の駆動部Ｉ６の昇圧出力を第２の内部電源ｖｐ
ｐ≦とじて供給する切換回路Ｉとを設けている。第１の
駆動部１５はキャパシタ１５ａ１イントリンシツク型の
ｎチャンネルトランジスタＸ５ｂを介して第１の内部電
源ＶＰｐｔ’を供給する。そして第２の駆動部Ｘ６はキ
ャパシタ１６ａ、イントリンシック型のｎチャンネルト
ランジスタｘｅｂを介して得た昇圧電圧を切換回路２お
よびこの切換回路１と同様の構成のトランジスタ１６Ｇ
、１６ｄからなる切換回路へ与え、この出力を、第１の
内部電源ＶＰＰｓ’に共通に接続するようにしている。
とえば第５図に示すように構成してもよい。すなわち、
昇圧回路の出力により第１の内部電源Ｖｐｐ１’を直接
駆動する第１の駆動部１５と、上記第１の内部電源ｖＰ
Ｐ１′を切換回路を介して駆動する第２の駆動部Ｉ６お
よび第２の駆動部Ｉ６の昇圧出力を第２の内部電源ｖｐ
ｐ≦とじて供給する切換回路Ｉとを設けている。第１の
駆動部１５はキャパシタ１５ａ１イントリンシツク型の
ｎチャンネルトランジスタＸ５ｂを介して第１の内部電
源ＶＰｐｔ’を供給する。そして第２の駆動部Ｘ６はキ
ャパシタ１６ａ、イントリンシック型のｎチャンネルト
ランジスタｘｅｂを介して得た昇圧電圧を切換回路２お
よびこの切換回路１と同様の構成のトランジスタ１６Ｇ
、１６ｄからなる切換回路へ与え、この出力を、第１の
内部電源ＶＰＰｓ’に共通に接続するようにしている。
このようにすれば、たとえば第１の内部電源ｖＰＰ１′
の負荷の容量分が大きく波形の立上りが遅くなる場合も
第１の駆動部１５、第２の駆動部１６を並列に設けるこ
とにより上記波形の立上りを急峻にでき動作を高速化す
ることができる。
の負荷の容量分が大きく波形の立上りが遅くなる場合も
第１の駆動部１５、第２の駆動部１６を並列に設けるこ
とにより上記波形の立上りを急峻にでき動作を高速化す
ることができる。
また、第５図に示す実施例において第２の駆動部１６を
設け、第１の駆動部１５は除去して第６図に示すような
構成としてもよい。すなわち第６図においてはトランジ
スタ１６ Ｃ、１６ｄからなる切換回路の出力を第１の
内部電源ＶＰＰ１′とし、切換回路１の出力を第２の内
部電源ＶｐＰ ２’としたものである。なお第１の内部
電源ｖｐｐ＋’としては高い電圧が得られれば電流容量
はほとんど心間なく、また第２の内部電源”ｐｐ 、／
はある程度の電圧と電流容量を必要とする。したがって
、第６図に示すものでは、第１の内部電源ＶＰＰ、Ｉは
所定の電圧を得ることができ、また第２の内部電源ＶＰ
Ｐ、ｉは所定の電流を供給してもなお所定の電圧を保つ
ことができればよい。
設け、第１の駆動部１５は除去して第６図に示すような
構成としてもよい。すなわち第６図においてはトランジ
スタ１６ Ｃ、１６ｄからなる切換回路の出力を第１の
内部電源ＶＰＰ１′とし、切換回路１の出力を第２の内
部電源ＶｐＰ ２’としたものである。なお第１の内部
電源ｖｐｐ＋’としては高い電圧が得られれば電流容量
はほとんど心間なく、また第２の内部電源”ｐｐ 、／
はある程度の電圧と電流容量を必要とする。したがって
、第６図に示すものでは、第１の内部電源ＶＰＰ、Ｉは
所定の電圧を得ることができ、また第２の内部電源ＶＰ
Ｐ、ｉは所定の電流を供給してもなお所定の電圧を保つ
ことができればよい。
以上のように本発明によればワード線電位およびビット
線電位を高電位に設定可能であり、高速の書込みおよび
大量の書込みを行なえる半導体メモリを提供することが
できる。
線電位を高電位に設定可能であり、高速の書込みおよび
大量の書込みを行なえる半導体メモリを提供することが
できる。
第１図は従来の半導体メモリの一例を示す回路、第２図
は半導体メモリのドライバ回路の一例を示す回路図、第
３図は従来の半導体メモリの昇圧回路を示す回路図、第
４図は本発明の一実施例を示す回路図、第５図、第６図
は本発明の各別の他の実施例を示す回路図である。 １・・・切換回路、２，３，４，６ｄ・・・ドライバ回
路、１１・・・リングオシレータ、１２・・・キャパシ
タンス、１３・・・イントリンシック型トランジスタ。
は半導体メモリのドライバ回路の一例を示す回路図、第
３図は従来の半導体メモリの昇圧回路を示す回路図、第
４図は本発明の一実施例を示す回路図、第５図、第６図
は本発明の各別の他の実施例を示す回路図である。 １・・・切換回路、２，３，４，６ｄ・・・ドライバ回
路、１１・・・リングオシレータ、１２・・・キャパシ
タンス、１３・・・イントリンシック型トランジスタ。
Claims (1)
- （１）電気的書込みの可能な読出し専用メモリにおいて
、電源電圧を昇圧し外部から印加される外部書込み電圧
よりも高い電圧を発生して電力消費の小さい行方向のデ
コーダ回路へ供給する第１の内部電源と、電源電圧を昇
圧し上記外部書込み電圧以下の電圧を発生して、電力消
費の大きい列方向のデコーダ回路へ供給する第２の内部
電源と、上記第１、第２の各内部電源の電圧および動作
電圧の一方を選択的に各デコーダへ与える切換回路とを
具備する半導体メモ１へ（２、特許請求の範囲第１項記
載のものにおいて、切換回路は外部書込み電源にドレイ
ンを接続し、昇圧回路の出力をゲートに接続したエンハ
ンスメント型ｎチャンネルｆｉＭＯ８ｌ−ランジスタと
１通常の動作電源をドレインに接続し、書込み制御信号
をゲートへ与えられるデプレッション型ｎチャンネルＭ
ＯＳトランジスタを設け、両トランジスタのソースを共
通に接続したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209378A JPS60101796A (ja) | 1983-11-08 | 1983-11-08 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209378A JPS60101796A (ja) | 1983-11-08 | 1983-11-08 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60101796A true JPS60101796A (ja) | 1985-06-05 |
Family
ID=16571925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209378A Pending JPS60101796A (ja) | 1983-11-08 | 1983-11-08 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60101796A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188895A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性メモリ |
| JPS63298895A (ja) * | 1987-05-29 | 1988-12-06 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ装置 |
| EP2122629A1 (en) * | 2007-02-16 | 2009-11-25 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
-
1983
- 1983-11-08 JP JP58209378A patent/JPS60101796A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63188895A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性メモリ |
| JPS63298895A (ja) * | 1987-05-29 | 1988-12-06 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ装置 |
| EP2122629A1 (en) * | 2007-02-16 | 2009-11-25 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
| EP2122629A4 (en) * | 2007-02-16 | 2010-06-02 | Mosaid Technologies Inc | NON-VOLATILE SEMICONDUCTOR MEMORY WITH MULTIPLE EXTERNAL ELECTRICAL POWER SUPPLIES |
| KR101041288B1 (ko) * | 2007-02-16 | 2011-06-14 | 모사이드 테크놀로지스 인코퍼레이티드 | 다중 외부 전원을 갖는 비휘발성 반도체 메모리 |
| US8194456B2 (en) | 2007-02-16 | 2012-06-05 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
| US8300471B2 (en) | 2007-02-16 | 2012-10-30 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
| US8619473B2 (en) | 2007-02-16 | 2013-12-31 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
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