JPS63188895A

JPS63188895A - 不揮発性メモリ

Info

Publication number: JPS63188895A
Application number: JP62021006A
Authority: JP
Inventors: Kenichi Imamiya; 賢一今宮; Sumio Tanaka; 田中　寿実夫; Shigeru Atsumi; 渥美　滋; Nobuaki Otsuka; 伸朗大塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-01-31
Filing date: 1987-01-31
Publication date: 1988-08-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は紫外線消去型読出し専用メモリ（以下、ＥＰ
ＲＯＭと記す）のような不揮発性メモリに係わり、特に
、データ書込み時とデータ読出し時とで電源電圧を切り
換える電源切換え回路に関する。

（従来の技術）ＥＰＲＯＭはデータ書込み時とデータ読出し時とで電源
電圧を切り換える電源切換え回路を有する。第２図はこ
のようなＥＰＲＯＭの従来構成を示す回路図である。図
において、１１は電源切換え回路である。この電源切換
え回路１１は、データ書込み時（ライトイネーブル信号
ＷＥがローレベルの時）・は電源電圧■ｐｐをカラムデ
コーダ１２とローデコーダ１３に与える。これにより、
カラムデコーダ１２によってビット線１４が選択された
ときは、例えば、ＭＯＳトランジスタを使ったビット線
選択トランジスタ１５のゲート電極にＮ課電圧ｖｐｐが
与えられる。また、ローデコーダ１３によってワード線
１６が選択された時は、例えば、ＭＯＳ　ｔ−ランジス
タを使ったメモリセルのコントロールゲート電橋に電源
電圧■ｐｐが与えられる。同様に、データ読み出し時（
ライトイネーブル信号ＷＥがハイレベルの時）は、電源
電圧Ｖｃｃがビット線選択トランジスタ１５とメモリセ
ル１６に与えられる。

なお、第２図に於いて、１８はデータ入力トランジスタ
、１９はセンスアンプである。

上記の如く、従来のＥＦＲＯＭでは、１つの電源切換え
回路１１がカラムデコーダ１２とローデコーダ１３に兼
用されている。

しかし、このような構成では、次のような問題が生じる
。すなわち、カラムデコーダ１２によってビット線１４
が選択されると、ビット線選択トランジスタ１５のゲー
ト電極は電源電圧ｖｐｐあるいはＶＣＣによって充電さ
れる。したがって、この充電期間は電源切換え回路１１
の出力ライン２０の電位はＶｐｐあるいはＶｃｃよりも
低くなっている。これにより、ローデコーダ１３によっ
て選択されたワード線１６上のメモリセル１７のコント
ロールゲート電極の電位も上記充電期間は、ｖｐｐある
いはＶＣＣより低くなってしまう。その結果、メモリセ
ル１７に対するデータＤｉｎの書込みあるいはメモリセ
ル１７からのデータＤｉｎの読出しが上記充電時間だけ
遅れてしまう。

このような状態が生じても、データＱｉｎの書込みに関
しては、その書込みに充分な時間を必要とするので問題
はないが、データＤｉｎの読出しに関しては、その時間
が短ければ短い程よいので、影響は大きい。

（発明が解決しようとする問題点）以上述べたように従来のＥＰＲＯＭに於いては、ビット
線選択トランジスタのゲート電極の充電時間だけデータ
の読出し時間が遅れてしまうという問題があった。

そこでこの発明は、ビット線トランジスタのゲート電極
の充電によってデータの読出し時間が遅れてしまうこと
を防止することができる不揮発性メモリを提供すること
を目的とする。

［発明の構成］（問題点を解決するための手段）上記目的を達成するためにこの発明は、カラムデコーダ
とローデコーダのそれぞれに電源切換え回路を設けるよ
うにしたものである。

（作用）上記構成によれば、メモリセルにはビット線選択トラン
ジスタに対する電源電圧の供給ラインとは興なるライン
を介して電源電圧が供給されるので、メモリセルのゲー
ト電位は、ビット選択トランジスタのゲート電極の充電
に影響されることなく、直ぐに立ち上がる。したがって
、上記充電によってメモリセルからのデータの読出しが
遅れることはない。

（実施例）以下、図面を参照してこの発明の一実施例を詳細に説明
する。

第１図は一実施例の構成を示す回路図である。

図に於いて、３１はカラムデコーダ３２用の電源切換え
回路である。３３はローデコーダ３４用の電源切換え回
路である。

上記電源切換え回路３１は、ＭＯＳ　トランジスタ３１
１，３１２とインバータ回路３１３からなる。同じく、
上記電源切換え回路３３もＭＯＳトランジスタ３３１．
３３２とインバータ回路３３３からなる。また、上記カ
ラムデコーダ３２はナンド回路３２１と出力ゲート３２
２からなる。

同様に、上記カラムデコーダ３４もナンド回路３４１と
出力ゲート３４２からなる。

データＤｉｎの書込み時は、ライトイネーブル信号ＷＥ
がローレベルとなるので、電源切り換え回路３１．３３
のＭＯＳトランジスタ３１１゜３３１がオンする。これ
により、カラムデコーダ３２やローデコーダ３３には、
電源電圧Ｖｐｐが与えられる。したがって、カラムデコ
ーダ３２によってビット線３５が選択されれば、ビット
線選択トランジスタ３６のゲート電極には電源電圧■ｐ
ｐが与えられ、このゲート電極はＶｐｐによって充電さ
れる。そして、ゲート電位がＶｐｐになると、ビット線
選択トランジスタ３６がオンする。また、ローデコーダ
３４によってワード線３７が選択されれば、メモリセル
３８のコントロールゲート電極には、１！１！圧■ｐｐ
が与えられ、このメモリセル３８がオンする。この時、
データＤ１ｎがＯ（データ［）ｉｎ＝１）であれば、入
力トランジスタ３９がオンする。これにより、トランジ
スタ３９．３６を介して電源からメモリセル３８に所定
の電流が流れ込み、そのフローテイングゲート電極に電
荷が蓄積される。一方、データＤｉｎが１　（Ｄ　ｉ　
ｎ＝ｏ）であれば、入力トランジスタ３９がオフする。

したがって、メモリセル３８に対する電荷の蓄積は行わ
れない。

データＤｉｎの読み出し時は、ライトイネーブル信号Ｗ
Ｅがハイレベルとなるので、電源切換え回路３１．３３
のＭＯＳトランジスタ３１２゜３３２がオンする。これ
により、ビット線選択トランジスタ３６やメモリセル３
８のゲート電極には、電源電圧Ｖｃｃが供給される。ま
た、この時は、データＤｉｎが１（Ｄｉｎ−０）なので
、入力トランジスタ３つはオフ状態にある。これにより
、メモリセル３８に電荷が蓄積されていれば、ビット線
３５に電流が流れ、蓄積されていなければ、電流が流れ
ない。この状態がセンスアンプ４０によって検出され、
メモリセル３８に書込まれていたデータＤｉｎがメモリ
から読み出されることになる。

以上詳述したこの実施例では、ビット線選択トランジス
タ３６のゲート電極に対する電源電圧ＶｐｐあるいはＶ
ＣＣの供給ライン（ライン４１゜４２）と、メモリセル
３８のコントロールゲート電極に対する電源電圧Ｖｐｐ
あるいはＶＣＣの供給ライン（ライン４３およびワード
線３７）とが分離されているため、メモリセル３８のコ
ントロール電極の電位は、ビット線選択トランジスタ３
６のゲート電極の充電の影響を受けず、直ぐにｖｐｐあ
るいはＶＣＣに立上がる。したがって、メモリセル３８
からのデータＤｉｎの読み出しが上記充電時間だけ遅れ
てしまうのを防止することができる。これにより、読み
出し時間の短い不揮発性メモリを提供することができる
。

以上この発明の一実施例を詳細に説明したが、この発明
はこのような実施例に限定されるものではなく、他にも
発明の要旨を逸脱することなく種々様々変形実施可能な
ことは勿論である。

［発明の効果］以上述べたようにこの発明によれば、ビット線選択トラ
ンジスタのゲート電極の充電に影響されることなく、メ
モリセルから直ぐにデータを読み出すことができる不揮
発性メモリを提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は従来の不揮発性メモリの構成を示す回路図である。３１．３３・・・電源切換え回路、３２・・・カラムデ
コーダ、３４・・・ローデコーダ、３５・・・ビット線
、３６・・・ビット線選択トランジスタ、３７・・・ワ
ード線、３８・・・メモリセル、３９・・・入力トラン
ジスタ、４０・・・センスアンプ、４１．４２．４３・
・・ライン。

Claims

【特許請求の範囲】　データ書込み時とデータ読出し時とでカラムデコーダ
に値の異なる電源電圧を供給するカラムデコーダ用電源
切換え手段と、データ書込み時とデータ読出し時とでローデコーダに値
の異なる電源電圧を供給するローデコーダ用電源切換え
手段と、を具備したことを特徴とする不揮発性メモリ。