JPH0565959B2 - - Google Patents
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- JPH0565959B2 JPH0565959B2 JP5057986A JP5057986A JPH0565959B2 JP H0565959 B2 JPH0565959 B2 JP H0565959B2 JP 5057986 A JP5057986 A JP 5057986A JP 5057986 A JP5057986 A JP 5057986A JP H0565959 B2 JPH0565959 B2 JP H0565959B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は、消去及び書き込み可能な読み出し専
用メモリに於けるセンス増幅器に於いて、プログ
ラム・ベリフアイ時には所定値のセンス電流を、
且つ、通常の読み出し時には該所定値のセンス電
流よりも大きな値のセンス電流をそれぞれ切り替
えて流すセンス電流源を設けたことに依り、プロ
グラム・ベリフアイ時には小さいセンス電流を流
すようにし、書き込みが行われたか否かを判定す
るセル電流のしきい値を小さい値に定めてプログ
ラムし、通常の読み出し時には大きなセンス電流
を流し得るようにし、“１”及び“０”を判定す
るセンス電流のしきい値を大きい値に定め、その
差の分だけの電源マージンを確保するようにし、
情報判定の信頼性を向上できるようにしたもので
ある。
用メモリに於けるセンス増幅器に於いて、プログ
ラム・ベリフアイ時には所定値のセンス電流を、
且つ、通常の読み出し時には該所定値のセンス電
流よりも大きな値のセンス電流をそれぞれ切り替
えて流すセンス電流源を設けたことに依り、プロ
グラム・ベリフアイ時には小さいセンス電流を流
すようにし、書き込みが行われたか否かを判定す
るセル電流のしきい値を小さい値に定めてプログ
ラムし、通常の読み出し時には大きなセンス電流
を流し得るようにし、“１”及び“０”を判定す
るセンス電流のしきい値を大きい値に定め、その
差の分だけの電源マージンを確保するようにし、
情報判定の信頼性を向上できるようにしたもので
ある。
本発明は、EPROM（erasable programmable
read only memory）に於ける消去及び書き込み
可能な読み出し専用メモリの改良に関する。
read only memory）に於ける消去及び書き込み
可能な読み出し専用メモリの改良に関する。
第５図はEPROMの従来例を説明する為の要部
回路図を表している。
回路図を表している。
図に於いて、SAはセンス増幅器、QL１はｐチ
ヤネル型負荷側トランジスタ、QDはｎチヤネル
型駆動側トランジスタ、SOはセンス出力端、
QMはメモリ・セル用トランジスタ、GNDは接
地、WLはワード線をそれぞれ示している。
ヤネル型負荷側トランジスタ、QDはｎチヤネル
型駆動側トランジスタ、SOはセンス出力端、
QMはメモリ・セル用トランジスタ、GNDは接
地、WLはワード線をそれぞれ示している。
ここで、メモリ・セル用トランジスタQMは、
所謂、二重ゲート構造の電界効果トランジスタで
あり、書き込み時、そのドレイン端で起こるアバ
ランシエ・ブレーク・ダウンによつて発生するホ
ツト・エレクトロンをフローテイング・ゲートに
注入して蓄積し、それに依り、トランジスタQM
のしきい値電圧Vthが変化することを利用するも
のである。
所謂、二重ゲート構造の電界効果トランジスタで
あり、書き込み時、そのドレイン端で起こるアバ
ランシエ・ブレーク・ダウンによつて発生するホ
ツト・エレクトロンをフローテイング・ゲートに
注入して蓄積し、それに依り、トランジスタQM
のしきい値電圧Vthが変化することを利用するも
のである。
前記EPROMに於いて、プログラムされてい
る、即ち、書き込みが行われたメモリ・セル用ト
ランジスタQMでは、前記したようにフローテイ
ング・ゲートに電荷が蓄積されている為、ドレイ
ン電流、即ち、セル電流を流し難い状態に在り、
従つて、そのような場合に情報を読み出した場合
には、そのセンス出力がハイ・レベル（“Ｈ”レ
ベル）、即ち、“１”であり、また、書き込まれて
いないメモリ・セル用トランジスタQMでは、フ
ローテイング・ゲートに電荷の蓄積はない為、セ
ル電流は流し易い状態にあり、従つて、そのよう
な場合に情報を読み出した場合には、そのセンス
出力はロー・レベル（“Ｌ”レベル）、即ち、“０”
である。
る、即ち、書き込みが行われたメモリ・セル用ト
ランジスタQMでは、前記したようにフローテイ
ング・ゲートに電荷が蓄積されている為、ドレイ
ン電流、即ち、セル電流を流し難い状態に在り、
従つて、そのような場合に情報を読み出した場合
には、そのセンス出力がハイ・レベル（“Ｈ”レ
ベル）、即ち、“１”であり、また、書き込まれて
いないメモリ・セル用トランジスタQMでは、フ
ローテイング・ゲートに電荷の蓄積はない為、セ
ル電流は流し易い状態にあり、従つて、そのよう
な場合に情報を読み出した場合には、そのセンス
出力はロー・レベル（“Ｌ”レベル）、即ち、“０”
である。
さて、図示のEPROMをプログラムする、即
ち、書き込みを行う際、メモリ・セル用トランジ
スタQMにはプログラム用電源電圧Vppを印加す
る。
ち、書き込みを行う際、メモリ・セル用トランジ
スタQMにはプログラム用電源電圧Vppを印加す
る。
このプログラム用電源電圧Vppは、読み出し用
電源電圧Vcc（５〔Ｖ〕）に比較して高い値、例えば
12〔Ｖ〕である。その場合には、ドレイン・ソー
ス間には10〔Ｖ〕程度の電圧が、また、表面側の
ゲート電極には12〔Ｖ〕程度の電圧が印加される。
尚、プログラム・ベリフアイ時に於いては、メモ
リにプログラム用電源電圧Vppが印加されてはい
るが、メモリ・セル用トランジスタQM及びその
他必要個所には、適当な切り替え回路を用い、読
み出し用電源電圧Vccが印加されるようになつて
いる。また、通常の読み出し時に於いては、メモ
リ全体に読み出し用電源電圧Vccのみが印加され
るようになつていることは勿論である。
電源電圧Vcc（５〔Ｖ〕）に比較して高い値、例えば
12〔Ｖ〕である。その場合には、ドレイン・ソー
ス間には10〔Ｖ〕程度の電圧が、また、表面側の
ゲート電極には12〔Ｖ〕程度の電圧が印加される。
尚、プログラム・ベリフアイ時に於いては、メモ
リにプログラム用電源電圧Vppが印加されてはい
るが、メモリ・セル用トランジスタQM及びその
他必要個所には、適当な切り替え回路を用い、読
み出し用電源電圧Vccが印加されるようになつて
いる。また、通常の読み出し時に於いては、メモ
リ全体に読み出し用電源電圧Vccのみが印加され
るようになつていることは勿論である。
斯かるEPROMに於いて、書き込みが行われた
ことは、センス電流が或るしきい値を超えるか否
かに依つて判定している。即ち、前記したよう
に、プログラム用電源電圧Vppを印加して書き込
みを行い、その後、そのようなプログラム用電源
電圧Vppを印加したまま、内部で読み出し用電源
電圧Vccを切り替え印加し、プログラム・ベリフ
アイと呼ばれる読み出しを行つて、プログラムさ
れたメモリ・セル用トランジスタQMが前記しき
い値を超えるようなセル電流を流さなければ書き
込みが完了したものとしている。
ことは、センス電流が或るしきい値を超えるか否
かに依つて判定している。即ち、前記したよう
に、プログラム用電源電圧Vppを印加して書き込
みを行い、その後、そのようなプログラム用電源
電圧Vppを印加したまま、内部で読み出し用電源
電圧Vccを切り替え印加し、プログラム・ベリフ
アイと呼ばれる読み出しを行つて、プログラムさ
れたメモリ・セル用トランジスタQMが前記しき
い値を超えるようなセル電流を流さなければ書き
込みが完了したものとしている。
また、前記プログラム・ベリフアイ時に於いて
は、メモリには、例えば12〔Ｖ〕であるプログラ
ム用電源電圧Vpp及び例えば5Vである通常の読み
出し用電源電圧Vccが印加されていて、メモリ・
セル用トランジスタQMに対しては、通常の読み
出し用電源電圧Vccが印加されるようになつてい
て、その読み出し用電源電圧Vccが、例えば５
〔Ｖ〕であるとすると、その５〔Ｖ〕がメモリ・セ
ル用トランジスタQMに於ける表面側のゲート電
極に印加され、また、ドレイン・ソース間には１
〔Ｖ〕程度の電圧が印加される。
は、メモリには、例えば12〔Ｖ〕であるプログラ
ム用電源電圧Vpp及び例えば5Vである通常の読み
出し用電源電圧Vccが印加されていて、メモリ・
セル用トランジスタQMに対しては、通常の読み
出し用電源電圧Vccが印加されるようになつてい
て、その読み出し用電源電圧Vccが、例えば５
〔Ｖ〕であるとすると、その５〔Ｖ〕がメモリ・セ
ル用トランジスタQMに於ける表面側のゲート電
極に印加され、また、ドレイン・ソース間には１
〔Ｖ〕程度の電圧が印加される。
前記説明したEPROMをプログラムする場合に
於いて、書き込みが完了したか否かを判定するセ
ル電流のしきい値を例えば10〔μA〕に設定した場
合、プログラム・ベリフアイ時にセル電流が例え
ば９〔μA〕であれば書き込み完了にしている。
於いて、書き込みが完了したか否かを判定するセ
ル電流のしきい値を例えば10〔μA〕に設定した場
合、プログラム・ベリフアイ時にセル電流が例え
ば９〔μA〕であれば書き込み完了にしている。
然しながら、その後、メモリ・セル用トランジ
スタのフローテイング・ゲートに於ける電荷が僅
かに漏洩し、その分だけ、例えば１〔μA〕余分に
セル電流が流れ易くなるようなことは稀ではな
い。
スタのフローテイング・ゲートに於ける電荷が僅
かに漏洩し、その分だけ、例えば１〔μA〕余分に
セル電流が流れ易くなるようなことは稀ではな
い。
そのような場合に通常の読み出しを行つて10
〔μA〕のセル電流が流れたとすると、本来、セン
ス出力としては、“Ｈ”レベル、即ち、“１”とさ
れるべきところ、“Ｌ”レベル、即ち、“０”が現
れることになり、このEPROMは不良品扱いにな
つてしまう。
〔μA〕のセル電流が流れたとすると、本来、セン
ス出力としては、“Ｈ”レベル、即ち、“１”とさ
れるべきところ、“Ｌ”レベル、即ち、“０”が現
れることになり、このEPROMは不良品扱いにな
つてしまう。
本発明は、EPROMに於けるセンス増幅器に極
めて簡単な改変を加え、十分な電源マージンを確
保し、前記のように、フローテイング・ゲートに
注入された電荷に或る程度の漏洩を生じたとして
も、センス出力の“Ｈ”レベルと、“Ｌ”レベル、
即ち、“１”と“０”の判定を誤ることがないよ
うにする。
めて簡単な改変を加え、十分な電源マージンを確
保し、前記のように、フローテイング・ゲートに
注入された電荷に或る程度の漏洩を生じたとして
も、センス出力の“Ｈ”レベルと、“Ｌ”レベル、
即ち、“１”と“０”の判定を誤ることがないよ
うにする。
本発明の消去及び書き込み可能な読み出し専用
メモリに於いては、ビツト線BL及びワード線
WLに接続され、情報をフローテイング・ゲート
に蓄積される電荷量に対応させて記憶するメモ
リ・セル用トランジスタQMを複数備えたメモ
リ・セル・アレイMAと、プログラム用電源電圧
Vppの印加を検出することで、プログラム用電源
電圧が与えられた状態で前記メモリ・セル・トラ
ンジスタに対する書き込み状態を確認するプログ
ラム・ベリフアイ・モードであるか、通常の読み
出しモードであるかを示す判定信号Ｒを生成する
プログラム用電源電圧検出回路DETと、前記ビ
ツト線に選択的に接続され、そのビツト線に流れ
るセンス電流に基づき前記メモリ・セル用トラン
ジスタに記憶された情報を検出するセンス増幅器
SAとを具備し、前記センス増幅器は、前記判定
信号に基づいて前記ビツト線に対する電流駆動能
力が切り替えられるセンス電流源を有し、プログ
ラム・ベリフアイ時の電流駆動能力が通常読み出
し時の電流駆動能力よりも大きくなるように切り
替え制御されることを特徴とする構成になつてい
る。
メモリに於いては、ビツト線BL及びワード線
WLに接続され、情報をフローテイング・ゲート
に蓄積される電荷量に対応させて記憶するメモ
リ・セル用トランジスタQMを複数備えたメモ
リ・セル・アレイMAと、プログラム用電源電圧
Vppの印加を検出することで、プログラム用電源
電圧が与えられた状態で前記メモリ・セル・トラ
ンジスタに対する書き込み状態を確認するプログ
ラム・ベリフアイ・モードであるか、通常の読み
出しモードであるかを示す判定信号Ｒを生成する
プログラム用電源電圧検出回路DETと、前記ビ
ツト線に選択的に接続され、そのビツト線に流れ
るセンス電流に基づき前記メモリ・セル用トラン
ジスタに記憶された情報を検出するセンス増幅器
SAとを具備し、前記センス増幅器は、前記判定
信号に基づいて前記ビツト線に対する電流駆動能
力が切り替えられるセンス電流源を有し、プログ
ラム・ベリフアイ時の電流駆動能力が通常読み出
し時の電流駆動能力よりも大きくなるように切り
替え制御されることを特徴とする構成になつてい
る。
前記手段を探ることに依り、プログラム・ベリ
フアイ時には小さいセンス電流を流し得るように
し、書き込みが行われたか否かを判定するセル電
流のしきい値を小さい値に定めてプログラムを完
了させ、通常の読み出し時には大きなセンス電流
を流し得るようにし、“１”及び“０”を判定す
るセンス電流のしきい値を大きい値に定めて読み
出しを行い、そのしきい値の差分だけの電源マー
ジンを確保するようにし、情報判定の信頼性を向
上することが可能である。
フアイ時には小さいセンス電流を流し得るように
し、書き込みが行われたか否かを判定するセル電
流のしきい値を小さい値に定めてプログラムを完
了させ、通常の読み出し時には大きなセンス電流
を流し得るようにし、“１”及び“０”を判定す
るセンス電流のしきい値を大きい値に定めて読み
出しを行い、そのしきい値の差分だけの電源マー
ジンを確保するようにし、情報判定の信頼性を向
上することが可能である。
第１図は本発明一実施例の要部回路図を表し、
第５図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
第５図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
本実施例が第５図に見られる従来例と相違する
点は、負荷側トランジスタとして、QL１の外に
同じくｐチヤネル型である負荷型トランジスタ
QL２を並列に配設したことである。
点は、負荷側トランジスタとして、QL１の外に
同じくｐチヤネル型である負荷型トランジスタ
QL２を並列に配設したことである。
この新たに付加した負荷側トランジスタQL２
は、プログラム・ベリフアイ時にはオフになつて
いて、通常の読み出し時のみオンとなる。
は、プログラム・ベリフアイ時にはオフになつて
いて、通常の読み出し時のみオンとなる。
従つて、負荷側トランジスタQL１とQL２と
が、同じ性能であれば、読み出し時には、負荷側
の電流駆動能力はプログラム・ベリフアイ時の２
倍になる。
が、同じ性能であれば、読み出し時には、負荷側
の電流駆動能力はプログラム・ベリフアイ時の２
倍になる。
一般に、センス出力が、“１”になるか、“０”
になるかは、負荷側の電流駆動能力とメモリ・セ
ル側のそれとの比、即ち、どちらの電流駆動能力
が大であるかに依つて決まる。
になるかは、負荷側の電流駆動能力とメモリ・セ
ル側のそれとの比、即ち、どちらの電流駆動能力
が大であるかに依つて決まる。
即ち、負荷側の電流駆動能力がメモリ・セル側
のそれに比較して大であれば、負荷側からの電流
をメモリ・セル側では十分に流すことはできない
為、センス出力は“Ｈ”レベルであり、また、逆
の場合にはセンス出力が“１”レベルになる。
のそれに比較して大であれば、負荷側からの電流
をメモリ・セル側では十分に流すことはできない
為、センス出力は“Ｈ”レベルであり、また、逆
の場合にはセンス出力が“１”レベルになる。
そこで、プログラム・ベリフアイ時には、負荷
側トランジスタQL１のみをオンにして電流駆動
能力を小さくすることに依りセンス電流を小さく
し、例えば、前記したように、10〔μA〕をしきい
値として書き込み完了か否かを判定し、通常の読
み出し時には、負荷側トランジスタQL１に加え、
負荷側トランジスタQL２もオンにして電流駆動
能力を高めることに依りセンス電流を大きくし、
例えば、20〔μA〕をしきい値として“１”か
“０”の判定を行うようにする。
側トランジスタQL１のみをオンにして電流駆動
能力を小さくすることに依りセンス電流を小さく
し、例えば、前記したように、10〔μA〕をしきい
値として書き込み完了か否かを判定し、通常の読
み出し時には、負荷側トランジスタQL１に加え、
負荷側トランジスタQL２もオンにして電流駆動
能力を高めることに依りセンス電流を大きくし、
例えば、20〔μA〕をしきい値として“１”か
“０”の判定を行うようにする。
このようにすると、メモリ・セル用トランジス
タQMのフローテイング・ゲートに蓄積された電
荷に多少の漏洩を生じたとしても、正確な“１”，
“０”の情報がセンス出力されることになる。
タQMのフローテイング・ゲートに蓄積された電
荷に多少の漏洩を生じたとしても、正確な“１”，
“０”の情報がセンス出力されることになる。
第２図Ａ及びＢは第１図に見られる本発明一実
施例をより具体化したもので、Ａはその要部回路
説明図、Ｂは図Ａに見られるVpp電圧検出回路に
於ける内部の要部回路図であり、第１図及び第５
図に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。
施例をより具体化したもので、Ａはその要部回路
説明図、Ｂは図Ａに見られるVpp電圧検出回路に
於ける内部の要部回路図であり、第１図及び第５
図に於いて用いた記号と同記号は同部分を表すか
或いは同じ意味を持つものとする。
図に於いて、はプログラム・ベリフアイ／通
常の読み出しの判定信号、BSはバス、DETはプ
ログラム用電源電圧Vpp検出回路、PGCはプログ
ラム回路、CGはコラム・ゲート、CSLはコラム
選択信号ライン、MAはメモリ・セル・アレイ、
WLはワード線、BLはビツト線をそれぞれ示し
ている。
常の読み出しの判定信号、BSはバス、DETはプ
ログラム用電源電圧Vpp検出回路、PGCはプログ
ラム回路、CGはコラム・ゲート、CSLはコラム
選択信号ライン、MAはメモリ・セル・アレイ、
WLはワード線、BLはビツト線をそれぞれ示し
ている。
本実施例に於いて、
(1) 通常の読み出し時
＝０〔Ｖ〕となり、負荷側トランジスタQL２
がオンとなり、従つて、センス増幅器SAとして
の負荷は、トランジスタQL１＋トランジスタQL
２となる。
がオンとなり、従つて、センス増幅器SAとして
の負荷は、トランジスタQL１＋トランジスタQL
２となる。
(2) プログラム・ベリフアイ時
＝Vccとなり、負荷側トランジスタQL２はオ
フとなり、従つて、センス増幅器SAとしての負
荷は、トランジスタQL１のみとなる。
フとなり、従つて、センス増幅器SAとしての負
荷は、トランジスタQL１のみとなる。
であり、プログラム・ベリフアイ時と通常の読み
出し時とで負荷の大きさが変化し、第１図に関し
て説明したようにセンス電流の大きさを変えるこ
とができる。
出し時とで負荷の大きさが変化し、第１図に関し
て説明したようにセンス電流の大きさを変えるこ
とができる。
第３図Ａ及びＢは本発明に於ける第２の実施例
を説明する為のもので、Ａはその要部回路説明
図、Ｂは図Ａに見られるゲート電圧発生回路に於
ける内部の要部回路図であり、第１図、第２図、
第５図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
を説明する為のもので、Ａはその要部回路説明
図、Ｂは図Ａに見られるゲート電圧発生回路に於
ける内部の要部回路図であり、第１図、第２図、
第５図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
図に於いて、Ｇはゲート信号、GGがゲート電
圧発生回路をそれぞれ示している。
圧発生回路をそれぞれ示している。
本実施例では、ゲート電圧発生回路GGにプロ
グラム・ベリフアイ／通常の読み出しの判定信号
Ｒが入力され、それに対応して、ゲート信号Ｇが
発生し、そのゲート信号Ｇが負荷側トランジスタ
QL１のゲートに印加されるようになつていて、
この場合、負荷側トランジスタとしてはQL１の
みが用いられている。
グラム・ベリフアイ／通常の読み出しの判定信号
Ｒが入力され、それに対応して、ゲート信号Ｇが
発生し、そのゲート信号Ｇが負荷側トランジスタ
QL１のゲートに印加されるようになつていて、
この場合、負荷側トランジスタとしてはQL１の
みが用いられている。
さて、＝０〔Ｖ〕である場合、Ｇ＝０〔Ｖ〕で
あり、また、＝Vccである場合、ＧはVccと０
〔Ｖ〕の中間レベルになる。その結果、負荷側ト
ランジスタQL１の活性度が変化し、電流を流す
能力が変化する。従つて、プログラム・ベリフア
イ時と通常の読み出し時とでセンス電流の大きさ
を変えることができる。
あり、また、＝Vccである場合、ＧはVccと０
〔Ｖ〕の中間レベルになる。その結果、負荷側ト
ランジスタQL１の活性度が変化し、電流を流す
能力が変化する。従つて、プログラム・ベリフア
イ時と通常の読み出し時とでセンス電流の大きさ
を変えることができる。
第４図Ａ及びＢは本発明に於ける第３の実施例
を説明する為のもので、Ａはその要部回路説明
図、Ｂはセンス出力回路の要部ブロツク図であ
り、第１図乃至第３図及び第５図に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
を説明する為のもので、Ａはその要部回路説明
図、Ｂはセンス出力回路の要部ブロツク図であ
り、第１図乃至第３図及び第５図に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。
図に於いて、SARは読み出し用センス増幅部
分、SORは読み出し用センス増幅部分SARのセ
ンス出力、SAPはプログラム・ベリフアイ用セ
ンス増幅部分、SOPはプログラム・ベリフアイ
用センス増幅部分SAPのセンス出力をそれぞれ
示している。
分、SORは読み出し用センス増幅部分SARのセ
ンス出力、SAPはプログラム・ベリフアイ用セ
ンス増幅部分、SOPはプログラム・ベリフアイ
用センス増幅部分SAPのセンス出力をそれぞれ
示している。
この実施例では、センス増幅器SA内の読み出
し用センス増幅部分SARに於ける負荷側トラン
ジスタQL１及びプログラム・ベリフアイ用セン
ス増幅部分SAPに於ける負荷側トランジスタQL
２のＷ／Ｌ（チヤネル幅／チヤネル長）を変える、
即ち、トランジスタQL２を大型化しておき、通
常の読み出し時とプログラム・ベリフアイ時とで
センス増幅器SA内のセンス増幅部分SAR及び
SAPを切り替えて用いるようにし、また、それ
ぞれのセンス出力SOR及びSOPはNAND回路を
介しセンス出力SOとして送出するようになつて
いる。従つて、この実施例に於いても、プログラ
ム・ベリフアイ時と通常の読み出し時とでセンス
電流の大きさを変えることができることは明らか
である。
し用センス増幅部分SARに於ける負荷側トラン
ジスタQL１及びプログラム・ベリフアイ用セン
ス増幅部分SAPに於ける負荷側トランジスタQL
２のＷ／Ｌ（チヤネル幅／チヤネル長）を変える、
即ち、トランジスタQL２を大型化しておき、通
常の読み出し時とプログラム・ベリフアイ時とで
センス増幅器SA内のセンス増幅部分SAR及び
SAPを切り替えて用いるようにし、また、それ
ぞれのセンス出力SOR及びSOPはNAND回路を
介しセンス出力SOとして送出するようになつて
いる。従つて、この実施例に於いても、プログラ
ム・ベリフアイ時と通常の読み出し時とでセンス
電流の大きさを変えることができることは明らか
である。
本発明に依る消去及び書き込み可能な読み出し
専用メモリでは、ビツト線及びワード線に接続さ
れ、情報をフローテイング・ゲートに蓄積される
電荷量に対応させて記憶するメモリ・セル用トラ
ンジスタを複数備えたメモリ・セル・アレイと、
プログラム用電源電圧の印加を検出することで、
プログラム用電源電圧が与えられた状態で前記メ
モリ・セル・トランジスタに対する書き込み状態
を確認するプログラム・ベリフアイ・モードであ
るか、通常の読み出しモードであるかを示す判定
信号を生成するプログラム用電源電圧検出回路
と、前記ビツト線に選択的に接続され、そのビツ
ト線に流れるセンス電流に基づき前記メモリ・セ
ル用トランジスタに記憶された情報を検出するセ
ンス増幅器とを具備し、前記センス増幅器は、前
記判定信号に基づいて前記ビツト線に対する電流
駆動能力が切り替えられるセンス電流源を有し、
プログラム・ベリフアイ時の電流駆動能力が通常
読み出し時の電流駆動能力よりも大きくなるよう
に切り替え制御されることを特徴とする構成にな
つている。
専用メモリでは、ビツト線及びワード線に接続さ
れ、情報をフローテイング・ゲートに蓄積される
電荷量に対応させて記憶するメモリ・セル用トラ
ンジスタを複数備えたメモリ・セル・アレイと、
プログラム用電源電圧の印加を検出することで、
プログラム用電源電圧が与えられた状態で前記メ
モリ・セル・トランジスタに対する書き込み状態
を確認するプログラム・ベリフアイ・モードであ
るか、通常の読み出しモードであるかを示す判定
信号を生成するプログラム用電源電圧検出回路
と、前記ビツト線に選択的に接続され、そのビツ
ト線に流れるセンス電流に基づき前記メモリ・セ
ル用トランジスタに記憶された情報を検出するセ
ンス増幅器とを具備し、前記センス増幅器は、前
記判定信号に基づいて前記ビツト線に対する電流
駆動能力が切り替えられるセンス電流源を有し、
プログラム・ベリフアイ時の電流駆動能力が通常
読み出し時の電流駆動能力よりも大きくなるよう
に切り替え制御されることを特徴とする構成にな
つている。
このような構成を採ることに依り、プログラ
ム・ベリフアイ時には小さいセンス電流を流し得
るようにし、書き込みが行われたか否かを判定す
るセル電流のしきい値を小さい値に定めてプログ
ラムを完了し、通常の読み出し時には大きなセン
ス電流を流し得るようにし、“１”及び“０”を
判定するセンス電流のしきい値を大きい値に定め
て読み出しを行い、そのしきい値の差分だけの電
源マージンを確保するようにし、情報判定の信頼
性を向上することが可能である。
ム・ベリフアイ時には小さいセンス電流を流し得
るようにし、書き込みが行われたか否かを判定す
るセル電流のしきい値を小さい値に定めてプログ
ラムを完了し、通常の読み出し時には大きなセン
ス電流を流し得るようにし、“１”及び“０”を
判定するセンス電流のしきい値を大きい値に定め
て読み出しを行い、そのしきい値の差分だけの電
源マージンを確保するようにし、情報判定の信頼
性を向上することが可能である。
第１図は本発明一実施例を説明する為の要部回
路図、第２図Ａ及びＢは第１図の回路を用いた場
合のEPROMを具体的に説明する為のもので、Ａ
は要部回路説明図、ＢはVpp検出回路の内部を示
す要部回路図、第３図Ａ及びＢは本発明に於ける
第２の実施例を説明する為のもので、Ａは要部回
路説明図、Ｂはゲート電圧発生回路の内部を示す
要部回路図、第４図Ａ及びＢは本発明に於ける第
３の実施例を説明する為のもので、Ａは要部回路
説明図、Ｂはセンス出力回路の要部ブロツク図、
第５図は従来例を説明する為の要部回路図をそれ
ぞれ表している。 図に於いて、SAはセンス増幅器、QL１及び
QL２はｐチヤネル型負荷側トランジスタ、QDは
ｎチヤネル型駆動側トランジスタ、SOはセンス
出力端、QMはメモリ・セル用トランジスタ、
GNDは接地、WLはワード線をそれぞれ示して
いる。
路図、第２図Ａ及びＢは第１図の回路を用いた場
合のEPROMを具体的に説明する為のもので、Ａ
は要部回路説明図、ＢはVpp検出回路の内部を示
す要部回路図、第３図Ａ及びＢは本発明に於ける
第２の実施例を説明する為のもので、Ａは要部回
路説明図、Ｂはゲート電圧発生回路の内部を示す
要部回路図、第４図Ａ及びＢは本発明に於ける第
３の実施例を説明する為のもので、Ａは要部回路
説明図、Ｂはセンス出力回路の要部ブロツク図、
第５図は従来例を説明する為の要部回路図をそれ
ぞれ表している。 図に於いて、SAはセンス増幅器、QL１及び
QL２はｐチヤネル型負荷側トランジスタ、QDは
ｎチヤネル型駆動側トランジスタ、SOはセンス
出力端、QMはメモリ・セル用トランジスタ、
GNDは接地、WLはワード線をそれぞれ示して
いる。
Claims (1)
- 【特許請求の範囲】 １ ビツト線BL及びワード線WLに接続され、
情報をフローテイング・ゲートに蓄積される電荷
量に対応させて記憶するメモリ・セル用トランジ
スタQMを複数備えたメモリ・セル・アレイMA
と、 プログラム用電源電圧Vppの印加を検出するこ
とで、プログラム用電源電圧が与えられた状態で
前記メモリ・セル・トランジスタに対する書き込
み状態を確認するプログラム・ベリフアイ・モー
ドであるか、通常の読み出しモードであるかを示
す判定信号Ｒを生成するプログラム用電源電圧検
出回路DETと、 前記ビツト線に選択的に接続され、そのビツト
線に流れるセンス電流に基づき前記メモリ・セル
用トランジスタに記憶された情報を検出するセン
ス増幅器SAとを具備し、 前記センス増幅器は、前記判定信号に基づいて
前記ビツト線に対する電流駆動能力が切り替えら
れるセンス電流源を有し、プログラム・ベリフア
イ時の電流駆動能力が通常読み出し時の電流駆動
能力よりも大きくなるように切り替え制御される
こと を特徴とする消去及び書き込み可能な読み出し専
用メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050579A JPS62222498A (ja) | 1986-03-10 | 1986-03-10 | 消去及び書き込み可能な読み出し専用メモリ |
| KR1019870002094A KR900004325B1 (ko) | 1986-03-10 | 1987-03-09 | 프로그램 가능한 판독전용 메모리용 센스증폭기 |
| US07/023,744 US4758748A (en) | 1986-03-10 | 1987-03-09 | Sense amplifier for programmable read only memory |
| DE8787400529T DE3776941D1 (de) | 1986-03-10 | 1987-03-10 | Leseverstaerker fuer programmierbaren festwertspeicher. |
| EP87400529A EP0241327B1 (en) | 1986-03-10 | 1987-03-10 | Sense amplifier for programmable read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61050579A JPS62222498A (ja) | 1986-03-10 | 1986-03-10 | 消去及び書き込み可能な読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62222498A JPS62222498A (ja) | 1987-09-30 |
| JPH0565959B2 true JPH0565959B2 (ja) | 1993-09-20 |
Family
ID=12862895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61050579A Granted JPS62222498A (ja) | 1986-03-10 | 1986-03-10 | 消去及び書き込み可能な読み出し専用メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4758748A (ja) |
| EP (1) | EP0241327B1 (ja) |
| JP (1) | JPS62222498A (ja) |
| KR (1) | KR900004325B1 (ja) |
| DE (1) | DE3776941D1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2925138B2 (ja) * | 1987-09-29 | 1999-07-28 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
| JP2537264B2 (ja) * | 1988-04-13 | 1996-09-25 | 株式会社東芝 | 半導体記憶装置 |
| FR2630574A1 (fr) * | 1988-04-26 | 1989-10-27 | Sgs Thomson Microelectronics | Memoire programmable electriquement avec circuit de controle de programmation et procede correspondant |
| JPH02154394A (ja) * | 1988-12-06 | 1990-06-13 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH0338067A (ja) * | 1989-07-05 | 1991-02-19 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPH03241594A (ja) * | 1990-02-19 | 1991-10-28 | Fujitsu Ltd | 半導体メモリのセンス回路 |
| JP2789779B2 (ja) * | 1990-04-14 | 1998-08-20 | 日本電気株式会社 | メモリ装置 |
| FR2665792B1 (fr) * | 1990-08-08 | 1993-06-11 | Sgs Thomson Microelectronics | Memoire integree pourvue de moyens de test ameliores. |
| JP2586722B2 (ja) * | 1990-10-11 | 1997-03-05 | 日本電気株式会社 | 半導体記憶装置 |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
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| JP2732471B2 (ja) * | 1991-12-27 | 1998-03-30 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| JP3236105B2 (ja) * | 1993-03-17 | 2001-12-10 | 富士通株式会社 | 不揮発性半導体記憶装置及びその動作試験方法 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61222093A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
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| JPS5856198B2 (ja) * | 1980-09-25 | 1983-12-13 | 株式会社東芝 | 半導体記憶装置 |
| JPS57130292A (en) * | 1981-02-05 | 1982-08-12 | Toshiba Corp | Semiconductor nonvolatile read-only storage device |
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-
1986
- 1986-03-10 JP JP61050579A patent/JPS62222498A/ja active Granted
-
1987
- 1987-03-09 US US07/023,744 patent/US4758748A/en not_active Expired - Lifetime
- 1987-03-09 KR KR1019870002094A patent/KR900004325B1/ko not_active IP Right Cessation
- 1987-03-10 EP EP87400529A patent/EP0241327B1/en not_active Expired - Lifetime
- 1987-03-10 DE DE8787400529T patent/DE3776941D1/de not_active Expired - Fee Related
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| JPS61264595A (ja) * | 1985-05-17 | 1986-11-22 | Hitachi Ltd | 半導体記憶装置 |
| JPS6288200A (ja) * | 1985-10-14 | 1987-04-22 | Ricoh Co Ltd | テスト回路を備えた半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR870009394A (ko) | 1987-10-26 |
| EP0241327B1 (en) | 1992-03-04 |
| JPS62222498A (ja) | 1987-09-30 |
| US4758748A (en) | 1988-07-19 |
| EP0241327A2 (en) | 1987-10-14 |
| KR900004325B1 (ko) | 1990-06-22 |
| DE3776941D1 (de) | 1992-04-09 |
| EP0241327A3 (en) | 1989-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |