JPH01159897A - センスアンプ - Google Patents
センスアンプInfo
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- JPH01159897A JPH01159897A JP62317861A JP31786187A JPH01159897A JP H01159897 A JPH01159897 A JP H01159897A JP 62317861 A JP62317861 A JP 62317861A JP 31786187 A JP31786187 A JP 31786187A JP H01159897 A JPH01159897 A JP H01159897A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は電圧検出を行なうセンスアンプに関するもので
、特にＥ Ｐ −ＲＯＭ （Ｅ ｒａｓａｂｌｅＰｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ） 、 ＥＰ−ＲＯＭ内蔵
の論理用ＭＯＳ集積回路に使用されるものである。
、特にＥ Ｐ −ＲＯＭ （Ｅ ｒａｓａｂｌｅＰｒｏ
ｇｒａｍｍａｂｌｅ ＲＯＭ） 、 ＥＰ−ＲＯＭ内蔵
の論理用ＭＯＳ集積回路に使用されるものである。
（従来の技術）
従来のセンスアンプの回路を第３図に示し、被検出信号
源としてＥＰ−ＲＯＭを用いた場合について説明する。
源としてＥＰ−ＲＯＭを用いた場合について説明する。
即ち、被検出信号源のＥＰ−ＲＯＭセル１のソースは接
地に、ドレインはＮチャネル型ＭＯＳ（以下単にＮＭＯ
Ｓという）トランジスタ２のソースに接続され、そのＮ
ＭＯＳトランジスタ２のドレインはＰチャネル型ＭＯＳ
（以下単にＰＭＯＳという）トランジスタ２のドレイン
と０Ｍ０８２段インバータ４の入力に接続されている。
地に、ドレインはＮチャネル型ＭＯＳ（以下単にＮＭＯ
Ｓという）トランジスタ２のソースに接続され、そのＮ
ＭＯＳトランジスタ２のドレインはＰチャネル型ＭＯＳ
（以下単にＰＭＯＳという）トランジスタ２のドレイン
と０Ｍ０８２段インバータ４の入力に接続されている。
そしてＰＭＯＳトランジスタ３のソースとゲートにはそ
れぞれ電源Ｖ０゜と接地電位が供給されている。またＮ
ＭＯＳトランジスタ２のゲートには同トランジスタがオ
ンするようなある電圧（Ｖｉａ）が供給されている。
れぞれ電源Ｖ０゜と接地電位が供給されている。またＮ
ＭＯＳトランジスタ２のゲートには同トランジスタがオ
ンするようなある電圧（Ｖｉａ）が供給されている。
上記従来のセンスアンプの動作原理を説明する。
動作には、ＥＰ−ＲＯＭＩがオンとオフのときの２通り
がある。ＥＰ−ＲＯＭ１がオンのときにはＥＰ−ＲＯＭ
Ｉ、ＮＭＯＳトランジスタ２、ＰＭＯＳトランジスタ３
がともに導通により、電源■。。からＰＭＯＳトランジ
スタ３、ＮＭＯＳトランジスタ２、ＥＰ−ＲＯＭ１を介
して接地へと電流が流れる。このとき、ＰＭＯＳトラン
ジスタ３のオン抵抗は、ＥＰ−ＲＯＭＩとＮＭＯＳトラ
ンジスタ２のオン抵抗の和よりも十分に大きく設定され
ているので、このＰＭＯＳトランジスタ３での電圧降下
が大きく、ＰＭＯＳトランジスタ３のドレイン（Ａ点）
の電位はほぼＯｖに近い値となる。Ａ点が約０■となる
ので、２段インバータ４を介して出力ＯＵＴはＯｖとな
る。
がある。ＥＰ−ＲＯＭ１がオンのときにはＥＰ−ＲＯＭ
Ｉ、ＮＭＯＳトランジスタ２、ＰＭＯＳトランジスタ３
がともに導通により、電源■。。からＰＭＯＳトランジ
スタ３、ＮＭＯＳトランジスタ２、ＥＰ−ＲＯＭ１を介
して接地へと電流が流れる。このとき、ＰＭＯＳトラン
ジスタ３のオン抵抗は、ＥＰ−ＲＯＭＩとＮＭＯＳトラ
ンジスタ２のオン抵抗の和よりも十分に大きく設定され
ているので、このＰＭＯＳトランジスタ３での電圧降下
が大きく、ＰＭＯＳトランジスタ３のドレイン（Ａ点）
の電位はほぼＯｖに近い値となる。Ａ点が約０■となる
ので、２段インバータ４を介して出力ＯＵＴはＯｖとな
る。
一方、ＥＰ−ＲＯＭ１がオフのときにはＮＭＯＳトラン
ジスタ２、ＰＭＯＳトランジスタ３は導通により、ＰＭ
ＯＳトランジスタ３によってＡ点は電源電位■。０にプ
ルアップされる。そしてＡ点がｖｏ。になることにより
、２段インバータ４を介して出力０ＬｊＴはｖｏ。とな
る。
ジスタ２、ＰＭＯＳトランジスタ３は導通により、ＰＭ
ＯＳトランジスタ３によってＡ点は電源電位■。０にプ
ルアップされる。そしてＡ点がｖｏ。になることにより
、２段インバータ４を介して出力０ＬｊＴはｖｏ。とな
る。
なお、ＮＭＯＳトランジスタ２は電圧制卸用トランジス
タであり、ＥＰ−ＲＯＭセルの書き込み時の高電圧をセ
ンスアンプへ伝えないようにするためのものである。
タであり、ＥＰ−ＲＯＭセルの書き込み時の高電圧をセ
ンスアンプへ伝えないようにするためのものである。
（発明が解決しようとする問題点）
上記従来技術で欠点となっているのが、センスアンプの
動作スピードが遅いということである。
動作スピードが遅いということである。
問題となっているのは、ＥＰ−ＲＯＭ１がオフしたとき
、ＰＭＯＳトランジスタ３のドレイン（Ａ点）の電位が
ＯｖからＶｏ。に立ち上がるのにとても時間がかかると
いうことである。理由は、Ａ点につながる回路８伍への
充電スピードが遅いということであるが、このことはＰ
ＭＯＳトランジスタ３のオン抵抗が大きいことによるも
のである。
、ＰＭＯＳトランジスタ３のドレイン（Ａ点）の電位が
ＯｖからＶｏ。に立ち上がるのにとても時間がかかると
いうことである。理由は、Ａ点につながる回路８伍への
充電スピードが遅いということであるが、このことはＰ
ＭＯＳトランジスタ３のオン抵抗が大きいことによるも
のである。
これを改善しようとしてオン抵抗を小さくすればよいが
、オン抵抗の値をＥＰ−ＲＯＭＩとＮＭＯＳトランジス
タ２のオン抵抗の和よりも小さくすルト、ＥＰ−ＲＯＭ
１がオンシタときに、ＰＭＯＳトランジスタ３での電圧
降下が小さく、Ａ点の電位がＶ ｏ ｏ ／ ２よりも
高くなる。この電位とＶＯＯとの間に次段のインバータ
の回路しきい値を設定することは、実際のトランジスタ
特性のバラツキを考慮すると非常に困難である。従って
ＰＭＯＳトランジスタ３のオン抵抗は大きく設定する必
要があり、センスアンプの動作スピードは遅くなるとい
う欠点があった。
、オン抵抗の値をＥＰ−ＲＯＭＩとＮＭＯＳトランジス
タ２のオン抵抗の和よりも小さくすルト、ＥＰ−ＲＯＭ
１がオンシタときに、ＰＭＯＳトランジスタ３での電圧
降下が小さく、Ａ点の電位がＶ ｏ ｏ ／ ２よりも
高くなる。この電位とＶＯＯとの間に次段のインバータ
の回路しきい値を設定することは、実際のトランジスタ
特性のバラツキを考慮すると非常に困難である。従って
ＰＭＯＳトランジスタ３のオン抵抗は大きく設定する必
要があり、センスアンプの動作スピードは遅くなるとい
う欠点があった。
上記のように、従来のセンスアンプの動作スピードは遅
く、高速動作を必要とする回路への応用が不適当であっ
た。この為従来のセンスアンプを応用した回路は、より
高い高周波ｉ！領領域より多くの情報患を使用すること
ができず、経済的、信頼性的、性能的にも大きな欠点を
持っていた。本発明は、これらのことを改善するために
、センスアンプの動作スピードを高速化することを目的
とする。
く、高速動作を必要とする回路への応用が不適当であっ
た。この為従来のセンスアンプを応用した回路は、より
高い高周波ｉ！領領域より多くの情報患を使用すること
ができず、経済的、信頼性的、性能的にも大きな欠点を
持っていた。本発明は、これらのことを改善するために
、センスアンプの動作スピードを高速化することを目的
とする。
［発明の構成］
（問題点を解決するための手段と作用）本発明は、被検
出信号源からの信号線を第１の第１チャネル型ＭＯＳト
ランジス・ブのゲー１−とチャネル導電路の一端、第２
の第１チャネル型ＭＯＳトランジスクのチャネル導電路
の一端、ＣＭＯＳレシオ回路を構成する第２チャネル型
ＭＯＳトランジスタのゲートへそれぞれ接続し、前記Ｃ
ＭＯＳレシオ回路を構成する第３の第１チャネル型ＭＯ
Ｓトランジスタのチャネル導電路の一端と前記第２チャ
ネル型ＭＯＳトランジスタのチャネル導電路の一端を接
続し、前記第１．第２．第３の第１チャネル型ＭＯＳト
ランジスタのチャネル導電路の他端に第１の電位供給端
を、前記第２チャネル型ＭＯＳトランジスタのチャネル
導電路の他端に第２の電位供給端を接続し、第２．第３
の第１チャネル型ＭＯＳｌ−ランジスタのゲートには、
これらそれぞれのトランジスタがオンする電圧を供給し
たことを第１の特徴とする。また被検出信号源からの信
号線を第１の第１チャネル型ＭＯＳトランジスタのゲー
トとチャネル導電路の一端、第２の第１チャネル型ＭＯ
Ｓトランジスタのチャネル導電路の一端、ＣＭＯＳレシ
オ回路を構成津る第３の第１チャネル型ＭＯＳトランジ
スタのゲートへそ１ぞれ接続し、前記ＣＭＯＳレシオ回
路を構成する第３の第１チャネル型ＭＯＳｌ−ランジス
タの′ｆ−ヤネル導電路と第２チャネル型ＭＯＳトラン
ジスタのチャネル導電路の一端を接続し、第１、第２．
第３の第１チャネル型ＭＯＳトランジスタのチャネル導
電路の他端に第１の電位供給端を、第２チャネル型ＭＯ
Ｓトランジスタのチャネル導電路の他端に第２の電位供
給端を接続し、第２の第１チャネル型ＭＯＳトランジス
タのゲートと前記２チャネル型ＭＯＳトランジスタのゲ
ートには、これらそれぞれのトランジスタがオンする電
圧を供給したことを第２の特徴とする。
出信号源からの信号線を第１の第１チャネル型ＭＯＳト
ランジス・ブのゲー１−とチャネル導電路の一端、第２
の第１チャネル型ＭＯＳトランジスクのチャネル導電路
の一端、ＣＭＯＳレシオ回路を構成する第２チャネル型
ＭＯＳトランジスタのゲートへそれぞれ接続し、前記Ｃ
ＭＯＳレシオ回路を構成する第３の第１チャネル型ＭＯ
Ｓトランジスタのチャネル導電路の一端と前記第２チャ
ネル型ＭＯＳトランジスタのチャネル導電路の一端を接
続し、前記第１．第２．第３の第１チャネル型ＭＯＳト
ランジスタのチャネル導電路の他端に第１の電位供給端
を、前記第２チャネル型ＭＯＳトランジスタのチャネル
導電路の他端に第２の電位供給端を接続し、第２．第３
の第１チャネル型ＭＯＳｌ−ランジスタのゲートには、
これらそれぞれのトランジスタがオンする電圧を供給し
たことを第１の特徴とする。また被検出信号源からの信
号線を第１の第１チャネル型ＭＯＳトランジスタのゲー
トとチャネル導電路の一端、第２の第１チャネル型ＭＯ
Ｓトランジスタのチャネル導電路の一端、ＣＭＯＳレシ
オ回路を構成津る第３の第１チャネル型ＭＯＳトランジ
スタのゲートへそ１ぞれ接続し、前記ＣＭＯＳレシオ回
路を構成する第３の第１チャネル型ＭＯＳｌ−ランジス
タの′ｆ−ヤネル導電路と第２チャネル型ＭＯＳトラン
ジスタのチャネル導電路の一端を接続し、第１、第２．
第３の第１チャネル型ＭＯＳトランジスタのチャネル導
電路の他端に第１の電位供給端を、第２チャネル型ＭＯ
Ｓトランジスタのチャネル導電路の他端に第２の電位供
給端を接続し、第２の第１チャネル型ＭＯＳトランジス
タのゲートと前記２チャネル型ＭＯＳトランジスタのゲ
ートには、これらそれぞれのトランジスタがオンする電
圧を供給したことを第２の特徴とする。
本発明の特徴は、センスアンプにおいて被検出信号源か
らの信号線にゲートとドレインを同電位にしたＰＭＯＳ
トランジスタと、ゲートにある電圧が供給されているＰ
ＭＯＳトランジスタを並列に接続し、さらにその信号源
をレシオ回路を構成する０ＭＯＳトランジスタのうちの
ＰＭＯＳトランジスタのゲートまたはＮＭＯＳｔ−ラン
ジスタのゲートのどちらか一方に供給した点である。こ
のような回路にすることにより、センスアンプの動作ス
ピードを高速化することができ、高速動作を必要とする
回路への応用が可能となる。
らの信号線にゲートとドレインを同電位にしたＰＭＯＳ
トランジスタと、ゲートにある電圧が供給されているＰ
ＭＯＳトランジスタを並列に接続し、さらにその信号源
をレシオ回路を構成する０ＭＯＳトランジスタのうちの
ＰＭＯＳトランジスタのゲートまたはＮＭＯＳｔ−ラン
ジスタのゲートのどちらか一方に供給した点である。こ
のような回路にすることにより、センスアンプの動作ス
ピードを高速化することができ、高速動作を必要とする
回路への応用が可能となる。
（実施例）
以下本発明を図示の実施例に基づいて説明する。第１図
と第２図は本発明に係るセンスアンプの実施例で、両側
とも被検出信号源としてＥＰ−ＲＯＭを用いた場合の回
路図である。
と第２図は本発明に係るセンスアンプの実施例で、両側
とも被検出信号源としてＥＰ−ＲＯＭを用いた場合の回
路図である。
最初に第１図を説明する。被検出信号源のＥＰ−ＲＯＭ
５のソースを接地に、ドレインをＮＭＯＳトランジスタ
６のソースに接続し、そのＮＭＯＳトランジスタ６のト
レインは、ＰＭＯＳトランジスタ７のゲートとドレイン
と、ＰＭＯＳトランジスタ８のドレインと、レシオ回路
を構成するＮＭＯＳトランジスタ１０のゲートとにそれ
ぞれ接続する。そしてレシオ回路を構成するＰＭＯＳト
ランジスタ９のドレインと同ＮＭＯＳトランジスタ１０
のドレインを接続し、これを次段のインバータ１１に接
続している。また、ＰＭＯＳトランジスタ７４．８，９
のソースに電源ｖ。。を、ＰＭＯＳトランジスタ８．９
のゲートとＮＭＯＳトランジスタ１０のソースにＯＶを
、ＮＭＯＳｔ−ランジスタロのゲートに同トランジスタ
がオンするようなある電圧（■ｉａ）をそれぞれ供給し
ている。
５のソースを接地に、ドレインをＮＭＯＳトランジスタ
６のソースに接続し、そのＮＭＯＳトランジスタ６のト
レインは、ＰＭＯＳトランジスタ７のゲートとドレイン
と、ＰＭＯＳトランジスタ８のドレインと、レシオ回路
を構成するＮＭＯＳトランジスタ１０のゲートとにそれ
ぞれ接続する。そしてレシオ回路を構成するＰＭＯＳト
ランジスタ９のドレインと同ＮＭＯＳトランジスタ１０
のドレインを接続し、これを次段のインバータ１１に接
続している。また、ＰＭＯＳトランジスタ７４．８，９
のソースに電源ｖ。。を、ＰＭＯＳトランジスタ８．９
のゲートとＮＭＯＳトランジスタ１０のソースにＯＶを
、ＮＭＯＳｔ−ランジスタロのゲートに同トランジスタ
がオンするようなある電圧（■ｉａ）をそれぞれ供給し
ている。
第１図のセンスアンプの動作原理について説明する。動
作には、被検出信号源としてのＥＰ−ＲＯＭ ５がオン
とオフの２通りがある。
作には、被検出信号源としてのＥＰ−ＲＯＭ ５がオン
とオフの２通りがある。
ＥＰ−ＲＯＭ５がオンのときには、ＥＰ−ＲＯＭ５、Ｎ
ＭＯＳトランジスタ６、ＰＭＯＳ１〜ＭＯＳトランジス
タ８通であるので、電流はこれらを介して電源Ｖ。０か
ら接地へと流れる。このとき点Ｂの電位は、Ｖｏｏであ
ったのが、Ｅ Ｐ −ＲＯＭ５がオンすることにより電
位が下がり始める。
ＭＯＳトランジスタ６、ＰＭＯＳ１〜ＭＯＳトランジス
タ８通であるので、電流はこれらを介して電源Ｖ。０か
ら接地へと流れる。このとき点Ｂの電位は、Ｖｏｏであ
ったのが、Ｅ Ｐ −ＲＯＭ５がオンすることにより電
位が下がり始める。
Ｂ点の電位がＶｏｏ ＩＶｔｈｐｌ（ＶｔｈｐはＰ
ＭＯＳトランジスタのしきい値電圧）以下になると、Ｐ
ＭＯＳトランジスタ７が導通するのでＰＭＯＳ；−ラン
ジスタフのソースのＶ。０からも電流が；宝れ始める。
ＭＯＳトランジスタのしきい値電圧）以下になると、Ｐ
ＭＯＳトランジスタ７が導通するのでＰＭＯＳ；−ラン
ジスタフのソースのＶ。０からも電流が；宝れ始める。
やがてＢ点の電圧は、ＰＭＯＳトランジスタフとＰＭＯ
Ｓトランジスタ８の並列オン抵抗とＮＭＯＳトランジス
タ６のオン抵抗とＥＰ−ＲＯＭ５のオン抵抗によって分
割される電圧ＶＯＮになる。
Ｓトランジスタ８の並列オン抵抗とＮＭＯＳトランジス
タ６のオン抵抗とＥＰ−ＲＯＭ５のオン抵抗によって分
割される電圧ＶＯＮになる。
またＥＰ−ＲＯＭ５がオフすると、Ｂ点につながる回路
容量がＰＭＯＳトランジスタ７と８によりＶＯＮからＶ
。。までに充電される。このときの充電の動作であるが
、従来のセンスアンプではオン抵抗の高いＰＭＯＳトラ
ンジスタ８のみを介して充電していたので充電速度が遅
かったのに対し、第１図のセンスアンプでは、ＰＭＯＳ
トランジスタ７のオン抵抗が非常に小さいので、Ｂ点は
ＶｏｏｌＶｊｈｐｌまで、従来のセンスアンプより格段
に速く充電される。そしてＢ点の電位がＶｏｏｌＶｔｈ
ｐｌの値以上になるとＰＭＯＳトランジスタ７は非導通
となるので、Ｖｏ。−ＩＶｔｈρ１から■。。までの充
電はＰＭＯＳトランジスタ８のみを介して行なわれる。
容量がＰＭＯＳトランジスタ７と８によりＶＯＮからＶ
。。までに充電される。このときの充電の動作であるが
、従来のセンスアンプではオン抵抗の高いＰＭＯＳトラ
ンジスタ８のみを介して充電していたので充電速度が遅
かったのに対し、第１図のセンスアンプでは、ＰＭＯＳ
トランジスタ７のオン抵抗が非常に小さいので、Ｂ点は
ＶｏｏｌＶｊｈｐｌまで、従来のセンスアンプより格段
に速く充電される。そしてＢ点の電位がＶｏｏｌＶｔｈ
ｐｌの値以上になるとＰＭＯＳトランジスタ７は非導通
となるので、Ｖｏ。−ＩＶｔｈρ１から■。。までの充
電はＰＭＯＳトランジスタ８のみを介して行なわれる。
次にＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１
０で構成されるレシオ回路の動作であるが、ＰＭＯＳト
ランジスタ９はゲートにＯＶが供給されているので常に
導通、又ＮＭＯＳトランジスタ１０のゲートは■。０ま
たはＶＯＨの電圧が供給されており、このＮＭｏ５トラ
ンジスタ１０も常に導通状態にある。しかしゲートにか
かる電圧が変化するので、ＮＭＯＳトランジスタ１０の
オン抵抗が変化する。このオン抵抗の変化よりレシオ回
路の出力部（０点）の電位が変化する。０点にかかる電
圧は次段のインバータ１１を動作させるために、インバ
ータ１１のしきい値ｖｔｈを境に高、低の電圧でなけれ
ばならない。このためＮＭＯＳトランジスタ１０のオン
抵抗の変化によるＰＭＯＳトランジスタ９とＮＭＯＳト
ランジスタ１０のオン抵抗比で０点にかかる電圧の調整
をする。Ｂ点の電位がＶｏ。であればＮＭＯＳトランジ
スタ１０のオン抵抗は小さくなり、ＰＭＯＳトランジス
タ９とのオン抵抗比により点Ｃにかかる電圧はインバー
タ１１のしきい値電圧ｖｔｈより小さな値となる。８点
の電位がＶＯＮであればＮＭＯＳトランジスタ１０のオ
ン抵抗は大きくなり、ＰＭＯＳトランジスタ９とのオン
抵抗比により点Ｃにかかる電圧はインバータ１１のしき
い値ｖｔｈより大きな値となる。以上により点Ｃの電圧
はインバータ１１のしきい値ｖｔｈを境に高、低となる
のでインバータ１１は正常に動作を行ない、出力ＯＵＴ
の電位はＶ。０かＯＶとなる。
０で構成されるレシオ回路の動作であるが、ＰＭＯＳト
ランジスタ９はゲートにＯＶが供給されているので常に
導通、又ＮＭＯＳトランジスタ１０のゲートは■。０ま
たはＶＯＨの電圧が供給されており、このＮＭｏ５トラ
ンジスタ１０も常に導通状態にある。しかしゲートにか
かる電圧が変化するので、ＮＭＯＳトランジスタ１０の
オン抵抗が変化する。このオン抵抗の変化よりレシオ回
路の出力部（０点）の電位が変化する。０点にかかる電
圧は次段のインバータ１１を動作させるために、インバ
ータ１１のしきい値ｖｔｈを境に高、低の電圧でなけれ
ばならない。このためＮＭＯＳトランジスタ１０のオン
抵抗の変化によるＰＭＯＳトランジスタ９とＮＭＯＳト
ランジスタ１０のオン抵抗比で０点にかかる電圧の調整
をする。Ｂ点の電位がＶｏ。であればＮＭＯＳトランジ
スタ１０のオン抵抗は小さくなり、ＰＭＯＳトランジス
タ９とのオン抵抗比により点Ｃにかかる電圧はインバー
タ１１のしきい値電圧ｖｔｈより小さな値となる。８点
の電位がＶＯＮであればＮＭＯＳトランジスタ１０のオ
ン抵抗は大きくなり、ＰＭＯＳトランジスタ９とのオン
抵抗比により点Ｃにかかる電圧はインバータ１１のしき
い値ｖｔｈより大きな値となる。以上により点Ｃの電圧
はインバータ１１のしきい値ｖｔｈを境に高、低となる
のでインバータ１１は正常に動作を行ない、出力ＯＵＴ
の電位はＶ。０かＯＶとなる。
次に第２図を説明する。第２図の回路が第１図の回路と
違うところは、レシオ回路の部分だけであるので、この
部分の回路構成だけを説明する。
違うところは、レシオ回路の部分だけであるので、この
部分の回路構成だけを説明する。
第１図の回路ではＮＭＯＳトランジスタ６のドレインを
レシオ回路のＮＭＯＳトランジスタ１０のゲートに接続
していたが、第２図の回路はこれをＰＭＯＳトランジス
タ９のゲートに接続したものであり、ＮＭＯＳトランジ
スタ１０のゲートにＶｏｏを供給したものである。そし
てＰＭＯＳトランジスタ９のドレインとＮＭＯＳトラン
ジスタ１０のドレインを接続し、これを次段のインバー
タ１１に接続する。
レシオ回路のＮＭＯＳトランジスタ１０のゲートに接続
していたが、第２図の回路はこれをＰＭＯＳトランジス
タ９のゲートに接続したものであり、ＮＭＯＳトランジ
スタ１０のゲートにＶｏｏを供給したものである。そし
てＰＭＯＳトランジスタ９のドレインとＮＭＯＳトラン
ジスタ１０のドレインを接続し、これを次段のインバー
タ１１に接続する。
次に第２図の動作を説明する。Ｄ点までの動作は上記第
１図の回路動作の説明のＢ点までの動作と同じで、Ｄ点
にかかる電圧はＶｏ。かＶＯＮである。そしてこの２つ
の電位はＰＭＯＳトランジスタ９のゲートに入力される
。ＮＭＯ５トランジスタ１０は、ゲートにＶｏｏを供給
しであるので常に導通であるが、ＰＭＯＳトランジスタ
９は、ゲートにＶＯＤが入力されれば非導通であるので
、点Ｅにかかる電圧はＯＶとなり、インバータ１１を介
して出力ＯＵＴは■。０となる。ＰＭＯＳトランジスタ
９のゲートにＶＯＮを入力させれば２ＭＯＳトランジス
タ９は導通状態となる。そしてＰＭＯＳトランジスタ９
とＮＭｏ５トランジスタ１０のオン抵抗比により点Ｅは
、次段のインバータ１１のしきい値ｖｔｈより高い電位
となり、インバータ１１を介して出力０ｔＪＴは○■と
なる。以上のように、レシオ回路を変形しても動作理論
は第１図と第２図の回路はまったく同じである。
１図の回路動作の説明のＢ点までの動作と同じで、Ｄ点
にかかる電圧はＶｏ。かＶＯＮである。そしてこの２つ
の電位はＰＭＯＳトランジスタ９のゲートに入力される
。ＮＭＯ５トランジスタ１０は、ゲートにＶｏｏを供給
しであるので常に導通であるが、ＰＭＯＳトランジスタ
９は、ゲートにＶＯＤが入力されれば非導通であるので
、点Ｅにかかる電圧はＯＶとなり、インバータ１１を介
して出力ＯＵＴは■。０となる。ＰＭＯＳトランジスタ
９のゲートにＶＯＮを入力させれば２ＭＯＳトランジス
タ９は導通状態となる。そしてＰＭＯＳトランジスタ９
とＮＭｏ５トランジスタ１０のオン抵抗比により点Ｅは
、次段のインバータ１１のしきい値ｖｔｈより高い電位
となり、インバータ１１を介して出力０ｔＪＴは○■と
なる。以上のように、レシオ回路を変形しても動作理論
は第１図と第２図の回路はまったく同じである。
以上のようにゲートとドレインを同電位にしたＰＭＯＳ
トランジスタ７をセンスアンプの回路に加えるとにより
、特にＥＰ−ＲＯＭセルガオフしたときのセンスアンプ
の動作スピードが格段に速くなる。
トランジスタ７をセンスアンプの回路に加えるとにより
、特にＥＰ−ＲＯＭセルガオフしたときのセンスアンプ
の動作スピードが格段に速くなる。
なお、ＮＭＯＳトランジスタ６は電圧制御用トランジス
タであり、ＥＰ−ＲＯＭセルの書き込み時の高Ｎ圧をセ
ンスアンプへ伝えないようにするためのものである。
タであり、ＥＰ−ＲＯＭセルの書き込み時の高Ｎ圧をセ
ンスアンプへ伝えないようにするためのものである。
［発明の効果〕
以上の通り従来のセンスアンプは動作スピードが遅く、
その応用は性能、経済性、信頼性において大きな制限を
受けるという欠点を持っていたが、本発明のセンスアン
プは動作スピードか速く、本発明のセンスアンプを使っ
た回路は、より高い高周波数領域の信号を使用でき、よ
り多くの情報口を取り扱うことができるようになり、経
済的、信頼性的、性能的にも大きなメリットを持つなど
、さまざまな利点を持つようになった。
その応用は性能、経済性、信頼性において大きな制限を
受けるという欠点を持っていたが、本発明のセンスアン
プは動作スピードか速く、本発明のセンスアンプを使っ
た回路は、より高い高周波数領域の信号を使用でき、よ
り多くの情報口を取り扱うことができるようになり、経
済的、信頼性的、性能的にも大きなメリットを持つなど
、さまざまな利点を持つようになった。
第１図、第２図は本発明の各実施例の回路図、第３図は
従来のセンスアンプ回路図である。 ５−ＥＰ−ＲＯＭ、６・・Ｎチャネ／ＬｚＭＯＳト５ン
ジスタ、７・・・ＰチャネルＭＯＳトランジスタ、８・
・・ＰチャネルＭＯＳトランジスタ、９・・・Ｐチャネ
ルＭＯＳトランジスタ、１０・・・ＮチャネルＭＯＳト
ランジスタ、１１・・・インバータ。
従来のセンスアンプ回路図である。 ５−ＥＰ−ＲＯＭ、６・・Ｎチャネ／ＬｚＭＯＳト５ン
ジスタ、７・・・ＰチャネルＭＯＳトランジスタ、８・
・・ＰチャネルＭＯＳトランジスタ、９・・・Ｐチャネ
ルＭＯＳトランジスタ、１０・・・ＮチャネルＭＯＳト
ランジスタ、１１・・・インバータ。
Claims (2)
- （１）被検出信号源からの信号線を第１の第１チャネル
型ＭＯＳトランジスタのゲートとチャネル導電路の一端
、第２の第１チャネル型ＭＯＳトランジスタのチャネル
導電路の一端、ＣＭＯＳレシオ回路を構成する第２チャ
ネル型ＭＯＳトランジスタのゲートへそれぞれ接続し、
前記ＣＭＯＳレシオ回路を構成する第３の第１チャネル
型ＭＯＳトランジスタのチャネル導電路の一端と前記第
２チャネル型ＭＯＳトランジスタのチャネル導電路の一
端を接続し、前記第１、第２、第３の第１チャネル型Ｍ
ＯＳトランジスタのチャネル導電路の他端に第１の電位
供給端を、前記第２チャネル型ＭＯＳトランジスタのチ
ャネル導電路の他端に第２の電位供給端を接続し、第２
、第３の第１チャネル型ＭＯＳトランジスタのゲートに
は、これらをそれぞれのトランジスタがオンする電圧を
供給したことを特徴とするセンスアンプ。 - （２）被検出信号源からの信号線を第１の第１チャネル
型ＭＯＳトランジスタのゲートとチャネル導電路の一端
、第２の第１チャネル型ＭＯＳトランジスタのチャネル
導電路の一端、ＣＭＯＳレシオ回路を構成する第３の第
１チャネル型ＭＯＳトランジスタのゲートへそれぞれ接
続し、前記ＣＭＯＳレシオ回路を構成する第３の第１チ
ャネル型ＭＯＳトランジスタのチャネル導電路と第２チ
ャネル型ＭＯＳトランジスタのチャネル導電路の一端を
接続し、第１、第２、第３の第１チャネル型ＭＯＳトラ
ンジスタのチャネル導電路の他端に第１の電位供給端を
、第２チャネル型ＭＯＳトランジスタのチャネル導電路
の他端に第２の電位供給端を接続し、第２の第１チャネ
ル型ＭＯＳトランジスタのゲートと前記２チャネル型Ｍ
ＯＳトランジスタのゲートには、これらそれぞれのトラ
ンジスタがオンする電圧を供給したことを特徴とするセ
ンスアンプ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317861A JPH01159897A (ja) | 1987-12-16 | 1987-12-16 | センスアンプ |
| US07/280,854 US4859882A (en) | 1987-12-16 | 1988-12-07 | Sense amplifier |
| EP88120457A EP0320779B1 (en) | 1987-12-16 | 1988-12-07 | Sense amplifier |
| DE88120457T DE3882942T2 (de) | 1987-12-16 | 1988-12-07 | Abfühlverstärker. |
| KR1019880016624A KR930001401B1 (ko) | 1987-12-16 | 1988-12-14 | 감지 증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317861A JPH01159897A (ja) | 1987-12-16 | 1987-12-16 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01159897A true JPH01159897A (ja) | 1989-06-22 |
Family
ID=18092879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62317861A Pending JPH01159897A (ja) | 1987-12-16 | 1987-12-16 | センスアンプ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4859882A (ja) |
| EP (1) | EP0320779B1 (ja) |
| JP (1) | JPH01159897A (ja) |
| KR (1) | KR930001401B1 (ja) |
| DE (1) | DE3882942T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034056A (ja) * | 2006-07-31 | 2008-02-14 | Sanyo Electric Co Ltd | センス回路 |
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| DE69834313D1 (de) | 1998-02-13 | 2006-06-01 | St Microelectronics Srl | Verbesserter Leseverstärker für nichtflüchtigen Speicher mit erweitertem Versorgungsspannungsbereich |
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| US4713797A (en) * | 1985-11-25 | 1987-12-15 | Motorola Inc. | Current mirror sense amplifier for a non-volatile memory |
| JPS62197996A (ja) * | 1986-02-24 | 1987-09-01 | Toshiba Corp | 半導体メモリのセンスアンプ |
| JPS62222498A (ja) * | 1986-03-10 | 1987-09-30 | Fujitsu Ltd | 消去及び書き込み可能な読み出し専用メモリ |
| JPS62222491A (ja) * | 1986-03-24 | 1987-09-30 | Nec Corp | センスアンプ |
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-
1987
- 1987-12-16 JP JP62317861A patent/JPH01159897A/ja active Pending
-
1988
- 1988-12-07 EP EP88120457A patent/EP0320779B1/en not_active Expired - Lifetime
- 1988-12-07 US US07/280,854 patent/US4859882A/en not_active Expired - Lifetime
- 1988-12-07 DE DE88120457T patent/DE3882942T2/de not_active Expired - Fee Related
- 1988-12-14 KR KR1019880016624A patent/KR930001401B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0320779A2 (en) | 1989-06-21 |
| US4859882A (en) | 1989-08-22 |
| DE3882942T2 (de) | 1993-11-25 |
| KR930001401B1 (ko) | 1993-02-27 |
| DE3882942D1 (de) | 1993-09-09 |
| EP0320779A3 (en) | 1990-03-21 |
| EP0320779B1 (en) | 1993-08-04 |
| KR890011193A (ko) | 1989-08-14 |
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