JPS62222491A - センスアンプ - Google Patents
センスアンプInfo
- Publication number
- JPS62222491A JPS62222491A JP61066507A JP6650786A JPS62222491A JP S62222491 A JPS62222491 A JP S62222491A JP 61066507 A JP61066507 A JP 61066507A JP 6650786 A JP6650786 A JP 6650786A JP S62222491 A JPS62222491 A JP S62222491A
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- JP
- Japan
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- terminal
- output
- inverter
- input terminal
- sense amplifier
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- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１ユ至Ｂ月分！
本発明は半導体回路に関し、特にＭＯＳ−ＦＥＴで構成
されたセンスアンプに関する。
されたセンスアンプに関する。
且迷袋且！
従来のセンスアンプは、第４図に示したように、ドレイ
ン電極が出力端子１に、ゲート電極がインバータ２の出
力に、ソース電極が入力端子３に接続されたＮチャネル
型ＭＯ３−ＦＥＴ Ｑ、を具備している。その出力端子
３には、ドレイン電極が電圧源端子＋ｙＣＣに接続され
負荷素子上して動作するＮチャネル・ディプリーション
型ＭＯ３−ＦＥＴＱ２のゲート電極及びソース電極が接
続されている。また、インバータ２の人力は入力端子に
接続されている。Ｎチャネル・ディプリーション型ＭＯ
３ＦＥＴ Ｑ２は、Ｎチャネル型ＭＯ３−ＦＥＴ Ｑ、
及び入力端子ｌに接続される負荷に比べて高インピーダ
ンスとなるように設定されている。
ン電極が出力端子１に、ゲート電極がインバータ２の出
力に、ソース電極が入力端子３に接続されたＮチャネル
型ＭＯ３−ＦＥＴ Ｑ、を具備している。その出力端子
３には、ドレイン電極が電圧源端子＋ｙＣＣに接続され
負荷素子上して動作するＮチャネル・ディプリーション
型ＭＯ３−ＦＥＴＱ２のゲート電極及びソース電極が接
続されている。また、インバータ２の人力は入力端子に
接続されている。Ｎチャネル・ディプリーション型ＭＯ
３ＦＥＴ Ｑ２は、Ｎチャネル型ＭＯ３−ＦＥＴ Ｑ、
及び入力端子ｌに接続される負荷に比べて高インピーダ
ンスとなるように設定されている。
上記した従来のセンスアンプの入力端子３に接続された
負荷が導通状態である場合、Ｎチャネル・ディプリーシ
ョン型ＭＯ３−ＦＥＴ Ｑ２及びオン状態にあるＮチャ
ネル型ＭＯ３−ＦＥＴ Ｑ、を介して負荷に電流が供給
される。上述したように、Ｎチャネル・ディプリーショ
ン型ＭＯ３−ＦＥＴＱ２がＮチャネル型ＭＯ３−ＦＥＴ
Ｑ＋及び負荷に比べて高インピーダンスとなるように
設定されているので、出力端子１からは“ローレベル”
が出力される。
負荷が導通状態である場合、Ｎチャネル・ディプリーシ
ョン型ＭＯ３−ＦＥＴ Ｑ２及びオン状態にあるＮチャ
ネル型ＭＯ３−ＦＥＴ Ｑ、を介して負荷に電流が供給
される。上述したように、Ｎチャネル・ディプリーショ
ン型ＭＯ３−ＦＥＴＱ２がＮチャネル型ＭＯ３−ＦＥＴ
Ｑ＋及び負荷に比べて高インピーダンスとなるように
設定されているので、出力端子１からは“ローレベル”
が出力される。
一方、入力端子３に接続された負荷が非導通状態である
場合には、入力端子３の電位がインバータ２の論理しき
い値電圧まで上昇すると、インバータ２の出力から“ロ
ーレベル”が出力され、Ｎチャネル型ＭＯ３−ＦＥＴ
Ｑ、がオフし、出力端子１から“ハイレベル”が出力さ
れる。
場合には、入力端子３の電位がインバータ２の論理しき
い値電圧まで上昇すると、インバータ２の出力から“ロ
ーレベル”が出力され、Ｎチャネル型ＭＯ３−ＦＥＴ
Ｑ、がオフし、出力端子１から“ハイレベル”が出力さ
れる。
発明が解決しようとする問題点
上述した従来のセンスアンプにおいて、入力端子の電位
をインバータの論理しきい値電圧まで引き上げるための
電荷は、全て高インピーダンスの負荷素子を介して供給
される。そのため、入力端子の電位をインバータの論理
しきい値電圧まで引き上げ、出力端子から“ハイレベル
”を出力するまでには長い時間を必要とし、高速動作が
困難である。
をインバータの論理しきい値電圧まで引き上げるための
電荷は、全て高インピーダンスの負荷素子を介して供給
される。そのため、入力端子の電位をインバータの論理
しきい値電圧まで引き上げ、出力端子から“ハイレベル
”を出力するまでには長い時間を必要とし、高速動作が
困難である。
そこで、本発明は、上記従来の問題を解決して高速動作
が可能なセンスアンプを提供せんとするものである。
が可能なセンスアンプを提供せんとするものである。
問題点を解決するための手段
すなわち、本発明によるならば、ドレイン電極が第１の
出力端子に、ゲート電極がインバータの出力に、ソース
電極が入力端子に接続された第１のＭＯ３−ＦＥＴと、
電圧源端子と第１の出力端子間に接続された負荷素子で
構成され、インバータの入力が入力端子に接続されてな
るセンスアンプにおいて、ドレイン電極が電圧源端子に
、ゲート電極がインバータの出力に、ソース電極が第１
の出力端子に接続された、第１のＭＯ３−ＦＥＴと同一
導電型の第２のＭＯ３−ＦＥＴを付加する。
出力端子に、ゲート電極がインバータの出力に、ソース
電極が入力端子に接続された第１のＭＯ３−ＦＥＴと、
電圧源端子と第１の出力端子間に接続された負荷素子で
構成され、インバータの入力が入力端子に接続されてな
るセンスアンプにおいて、ドレイン電極が電圧源端子に
、ゲート電極がインバータの出力に、ソース電極が第１
の出力端子に接続された、第１のＭＯ３−ＦＥＴと同一
導電型の第２のＭＯ３−ＦＥＴを付加する。
作用
上記したセンスアンプにおいて、第１及び第２のＭＯ３
−ＦＥＴは、同−論理条件でオン・オフされる。従って
、第１のＭＯ３−ＦＥＴが導通するとき、第２のＭＯ３
−ＦＥＴも導通し、その導通状態の第２のＭＯＳ −Ｆ
Ｅ Ｔを介して電荷が第１のＭＯ３−ＦＥＴに供給さ
れる。従って、第１のＭＯ３−ＦＥＴを介して入力は迅
速にチャージアップされ、高速動作が実現できる。
−ＦＥＴは、同−論理条件でオン・オフされる。従って
、第１のＭＯ３−ＦＥＴが導通するとき、第２のＭＯ３
−ＦＥＴも導通し、その導通状態の第２のＭＯＳ −Ｆ
Ｅ Ｔを介して電荷が第１のＭＯ３−ＦＥＴに供給さ
れる。従って、第１のＭＯ３−ＦＥＴを介して入力は迅
速にチャージアップされ、高速動作が実現できる。
実施例
次に本発明について図面を参照して説明する。
第１図は、本発明による第１の実施例を示す回路図であ
り。図示のセンスアンプは、ドレイン電極が第１の出力
端子１に、ゲート電極がインパーク２の出力に、ソース
電極が入力端子３に接続されたＮチャネル型ＭＯ３−Ｆ
ＥＴ Ｑ、と、ドレイン電極が電圧源端子＋Ｖｃｃに、
ゲート電極及びソース電極が第１の出力端子１に接続さ
れ負荷素子として動作するＮチャネル・ディプリーショ
ン型ＭＯ３−ＦＥＴ Ｑ２とに加えて、ドレイン電極が
電圧源端子＋Ｖｃｃに、ゲート電極がインバータ３の出
力に、ソース電極が第１の出力端子（１）に接続すｔＬ
；’：Ｎ チ＋ ネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ３
を具（ＲＵ Ｌ／ており、インバータ２の入力が入力端
子３に接続されている。更に、負荷素子として動作する
Ｑ２に比べてＱ３が低インピーダンスになるように設定
されている。
り。図示のセンスアンプは、ドレイン電極が第１の出力
端子１に、ゲート電極がインパーク２の出力に、ソース
電極が入力端子３に接続されたＮチャネル型ＭＯ３−Ｆ
ＥＴ Ｑ、と、ドレイン電極が電圧源端子＋Ｖｃｃに、
ゲート電極及びソース電極が第１の出力端子１に接続さ
れ負荷素子として動作するＮチャネル・ディプリーショ
ン型ＭＯ３−ＦＥＴ Ｑ２とに加えて、ドレイン電極が
電圧源端子＋Ｖｃｃに、ゲート電極がインバータ３の出
力に、ソース電極が第１の出力端子（１）に接続すｔＬ
；’：Ｎ チ＋ ネル型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ３
を具（ＲＵ Ｌ／ており、インバータ２の入力が入力端
子３に接続されている。更に、負荷素子として動作する
Ｑ２に比べてＱ３が低インピーダンスになるように設定
されている。
次にその動作を説明する。先ず入力ζＢＡＨ子３の電位
がインバータ２の論理しきい値電圧以下の場合、インバ
ータ２の出力からは“ハイレベル”が出力され、Ｑｌ及
びＱｓがオンして、Ｑ２及びＱｓとＱ、を介して入力端
子３に電荷が供給され、入力端子３の電位が上昇する。
がインバータ２の論理しきい値電圧以下の場合、インバ
ータ２の出力からは“ハイレベル”が出力され、Ｑｌ及
びＱｓがオンして、Ｑ２及びＱｓとＱ、を介して入力端
子３に電荷が供給され、入力端子３の電位が上昇する。
入力端子３の電位がインバータ２の論理しきい値電圧ま
で上昇すると、インバータ２の出力からは“ローレベル
”が出力されＱ、及びＱｓがオフして入力端子３の電位
上昇が止まる。上述したように負荷素子として動作する
Ｑ２に比べてＱｓが低インピーダンスになるように設定
されているので、入力端子３には非常に速やかに電荷が
供給され、Ｑｓが接続されていない場合と比べて非常に
短時間でチャージアップが完了し高速動作が可能となる
。
で上昇すると、インバータ２の出力からは“ローレベル
”が出力されＱ、及びＱｓがオフして入力端子３の電位
上昇が止まる。上述したように負荷素子として動作する
Ｑ２に比べてＱｓが低インピーダンスになるように設定
されているので、入力端子３には非常に速やかに電荷が
供給され、Ｑｓが接続されていない場合と比べて非常に
短時間でチャージアップが完了し高速動作が可能となる
。
ここで、入力端子３に接続された負荷が非常通状態であ
ればＱ、及びＱｓはオフし続け、出力端子１からは“ハ
イレベル”が出力される。一方、入力端子３に接続され
た負荷が導通状態であれば、Ｑ、のゲート電極−ソース
電極間の電圧がＱｌのしきい値電圧よりも僅かに高くな
り、ＱｌがオンしてＱ２及びＱ、を介して負荷に電流が
供給される。その結果、Ｑ２が高インピーダンスを有す
る負荷素子として動作するため、出力端子２からは“ロ
ーレベル”が出力される。
ればＱ、及びＱｓはオフし続け、出力端子１からは“ハ
イレベル”が出力される。一方、入力端子３に接続され
た負荷が導通状態であれば、Ｑ、のゲート電極−ソース
電極間の電圧がＱｌのしきい値電圧よりも僅かに高くな
り、ＱｌがオンしてＱ２及びＱ、を介して負荷に電流が
供給される。その結果、Ｑ２が高インピーダンスを有す
る負荷素子として動作するため、出力端子２からは“ロ
ーレベル”が出力される。
一方、負荷が導通状態である場合、インバータ２のしき
い値電圧にＱ、のしきい値電圧を加えた電圧よりも僅か
に高い電圧Ｖがインバータ２から出力されているため、
Ｑｓはカットオフしているか、若しくはオンしたとして
も出力端子１には、ＶからＱｓのしきい値電圧を差し引
いた電圧以上ハ出力されず、“ローレベル”レベルには
ほとんど影響を与えない。
い値電圧にＱ、のしきい値電圧を加えた電圧よりも僅か
に高い電圧Ｖがインバータ２から出力されているため、
Ｑｓはカットオフしているか、若しくはオンしたとして
も出力端子１には、ＶからＱｓのしきい値電圧を差し引
いた電圧以上ハ出力されず、“ローレベル”レベルには
ほとんど影響を与えない。
第２図は、本発明による第２の実施例を示す回路図であ
る。第１図におけるインバータ２のかわりにＮＯＲ回路
４を接続し、入力端子３に接続されないＮＯＲ回路４の
入力に信号端子５を接続して構成される。信号端子５か
ら“ハイレベル″を入力することにより、入力端子３を
第１の出力端子１や電圧源端子＋Ｖｃｃから電気的に切
り離してフローティングにできるようにした実施例であ
り、その動作は第１の実施例と同様である。
る。第１図におけるインバータ２のかわりにＮＯＲ回路
４を接続し、入力端子３に接続されないＮＯＲ回路４の
入力に信号端子５を接続して構成される。信号端子５か
ら“ハイレベル″を入力することにより、入力端子３を
第１の出力端子１や電圧源端子＋Ｖｃｃから電気的に切
り離してフローティングにできるようにした実施例であ
り、その動作は第１の実施例と同様である。
第３図は、負荷素子を直列接続された２個のＮチャネル
・ディプリーション型ＭＯ３−ＦＥＴ Ｑ。
・ディプリーション型ＭＯ３−ＦＥＴ Ｑ。
及びＱｓで構成すると共に、Ｑｌ とＱｓの中間接続点
に第２の出力端子６を接続したものである。
に第２の出力端子６を接続したものである。
入力端子３に負荷が接続されたセンスアンプの第１の出
力端子１から出力される“ハイレベル”と“ローレベル
”の中間のレベルを、入力端子３に導通状態にあるダミ
ーの負荷を接続することにより、第２の出力端子６から
出力することが可能であり、この中間のレベルを、第１
の出力端子１から出力される“ハイレベル”と“ローレ
ベル”を電圧比較回路で検出する場合の参照電圧として
用いることができる。
力端子１から出力される“ハイレベル”と“ローレベル
”の中間のレベルを、入力端子３に導通状態にあるダミ
ーの負荷を接続することにより、第２の出力端子６から
出力することが可能であり、この中間のレベルを、第１
の出力端子１から出力される“ハイレベル”と“ローレ
ベル”を電圧比較回路で検出する場合の参照電圧として
用いることができる。
また、その動作も第１の実施例と同様である。
茅囚±勲ス
以上説明したように、本発明によるならば、入力端子を
チャージアップするためのＭＯＳ−ＦＥＴを付加するこ
とにより、入力端子が非常に短時間でチャージアップで
き、非常に高速で動作するセンスアンプが実現できる。
チャージアップするためのＭＯＳ−ＦＥＴを付加するこ
とにより、入力端子が非常に短時間でチャージアップで
き、非常に高速で動作するセンスアンプが実現できる。
第１図、第２図及び第３図は、本発明を実施したセンス
アンプの第１、第２及び第３の実施例を示す回路図であ
り、そして、 第４図は、従来のセンスアンプの例を示す回路図である
。 〔主な参照番号〕 １・・第１の出力端子、２・・インバータ、３・・入力
端子、４・・Ｎ０Ｒ１ ５・・信号端子、＋Ｖｃｃ・・電圧源端子、Ｑ、 ＳＱ
３ ・・Ｎチャネル型ＭＯ３−ＦＥＴ。 に）２ 、Ｑｌ 、Ｑｓ ・・Ｎチャネル・ディプリ
ーション型ＭＯ３−ＦＥＴ 第２図
アンプの第１、第２及び第３の実施例を示す回路図であ
り、そして、 第４図は、従来のセンスアンプの例を示す回路図である
。 〔主な参照番号〕 １・・第１の出力端子、２・・インバータ、３・・入力
端子、４・・Ｎ０Ｒ１ ５・・信号端子、＋Ｖｃｃ・・電圧源端子、Ｑ、 ＳＱ
３ ・・Ｎチャネル型ＭＯ３−ＦＥＴ。 に）２ 、Ｑｌ 、Ｑｓ ・・Ｎチャネル・ディプリ
ーション型ＭＯ３−ＦＥＴ 第２図
Claims (3)
- （１）ドレイン電極が第１の出力端子に、ゲート電極が
インバータの出力に、ソース電極が入力端子に接続され
た第１のＭＯＳ−ＦＥＴと、電圧源端子と前記第１の出
力端子間に接続された負荷素子で構成され、前記インバ
ータの入力が前記入力端子に接続されたセンスアンプに
おいて、ドレイン電極が前記電圧源端子に、ゲート電極
が前記インバータの出力に、ソース電極が前記第１の出
力端子に接続された、前記第１のＭＯＳ−ＦＥＴの同一
導電型の第２のＭＯＳ−ＦＥＴを更に具備していること
を特徴とするセンスアンプ。 - （２）前記インバータは、ＮＯＲ回路で構成され、その
一方の入力が前記入力端子に接続され、出力が前記第１
のＭＯＳ−ＦＥＴのゲート電極に接続され、前記ＮＯＲ
回路の他方の入力に信号端子を接続したことを特徴とす
る特許請求の範囲第１項記載のセンスアンプ。 - （３）前記負荷素子を直列接続された２個の負荷素子で
構成すると共に、前記直列接続された２個の負荷素子の
中間接続点に第２の出力端子を接続したことを特徴とす
る特許請求の範囲第１項記載のセンスアンプ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61066507A JPS62222491A (ja) | 1986-03-24 | 1986-03-24 | センスアンプ |
| US07/029,833 US4788460A (en) | 1986-03-24 | 1987-03-24 | Circuit arrangement of sense amplifier for rapid evaluation of logic state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61066507A JPS62222491A (ja) | 1986-03-24 | 1986-03-24 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62222491A true JPS62222491A (ja) | 1987-09-30 |
Family
ID=13317816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61066507A Pending JPS62222491A (ja) | 1986-03-24 | 1986-03-24 | センスアンプ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4788460A (ja) |
| JP (1) | JPS62222491A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
| JPH01300714A (ja) * | 1988-05-30 | 1989-12-05 | Norio Akamatsu | 負荷電流制御型論理回路 |
| DE3886040D1 (de) * | 1988-08-08 | 1994-01-13 | Siemens Ag | Breitbandsignal-Koppeleinrichtung. |
| US5056063A (en) * | 1990-05-29 | 1991-10-08 | Texas Instruments Incorporated | Active sense amplifier with dynamic pre-charge transistor |
| KR950006352B1 (ko) * | 1992-12-31 | 1995-06-14 | 삼성전자주식회사 | 정류성 전송 게이트와 그 응용회로 |
| US5959891A (en) * | 1996-08-16 | 1999-09-28 | Altera Corporation | Evaluation of memory cell characteristics |
| US6535026B2 (en) | 2001-04-30 | 2003-03-18 | Macronix International Co., Ltd. | High-speed sense amplifier with auto-shutdown precharge path |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987693A (ja) * | 1982-11-11 | 1984-05-21 | Ricoh Co Ltd | リフアレンス電圧発生回路 |
| JPS6070591A (ja) * | 1983-09-28 | 1985-04-22 | Nec Corp | センスアンプ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2932605C2 (de) * | 1979-08-10 | 1982-12-16 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung mit MOS-Transistoren zum raschen Bewerten des logischen Zustandes eines Abtastknotens |
| JPS6041364B2 (ja) * | 1980-08-29 | 1985-09-17 | 富士通株式会社 | 出力バッファ回路 |
| US4535259A (en) * | 1982-06-18 | 1985-08-13 | Seeq Technology, Inc. | Sense amplifier for use with a semiconductor memory array |
| JPS6030215A (ja) * | 1983-07-28 | 1985-02-15 | Toshiba Corp | Ｃｍｏｓ論理回路 |
| US4634890A (en) * | 1984-09-06 | 1987-01-06 | Thomson Components-Mostek Corporation | Clamping circuit finding particular application between a single sided output of a computer memory and a differential amplifier sensing circuit |
-
1986
- 1986-03-24 JP JP61066507A patent/JPS62222491A/ja active Pending
-
1987
- 1987-03-24 US US07/029,833 patent/US4788460A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987693A (ja) * | 1982-11-11 | 1984-05-21 | Ricoh Co Ltd | リフアレンス電圧発生回路 |
| JPS6070591A (ja) * | 1983-09-28 | 1985-04-22 | Nec Corp | センスアンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4788460A (en) | 1988-11-29 |
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