KR950006352B1 - 정류성 전송 게이트와 그 응용회로 - Google Patents

정류성 전송 게이트와 그 응용회로

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KR950006352B1 KR1019920027123A KR920027123A KR950006352B1 KR 950006352 B1 KR950006352 B1 KR 950006352B1 KR 1019920027123 A KR1019920027123 A KR 1019920027123A KR 920027123 A KR920027123 A KR 920027123A KR 950006352 B1 KR950006352 B1 KR 950006352B1
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Abstract

내용 없음.

Description

정류성 전송 게이트와 그 응용회로
제1도와 제2도는 종래부터 사용되어 온 것으로서, 본 발명에서도 이용하는 FF형 전송 게이트를 나타낸 회로도.
제3도 내지 제6도는 본 발명의 응용예를 나타낸 일치검출회로도.
제7도 내지 제9도는 본 발명의 다른 응용예를 나타낸 가산기용 회로도.
제10도와 제11도는 본 발명에 의하 다이오드를 적층한 FF형 전송 게이트를 나타낸 구조도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : FET의 소오스ㆍ드레인 확산영역
3 : 소오스 인출전극 4 : 게이트
5 : FET에 접속되는 다이오드전극 6 : 다이오드의 반대측 전극
7 : 챈널
10,11 : 게이트와 인출전극 배선을 겸한 금속
12 : 유효 반도체영역 A, B : 2진입력신호
C : 가산기의 캐리신호(carry signal) 및 캐패시터
D : 다이오드 M : FET
R : 저항 S : 가산기의 화신호(和信號)
Vcc : 전원전압 Vss : 접지전압
X, Y : FF형 전송 게이트의 출력
본 발명은 전계효과 트랜지스터(이하, FET라 함)를 주요소자로 하는 논리회로에 이용할 수 있고, 특히 2진수치의 비교회로, 가산회로의 간단화, 고속화에 편리한 정류성 전송 게이트와 그 응용회로에 관한 것이다.
본 발명에 있어서의 전송 게이트란 신호배선의 도중에 삽입하여 신호의 전송상황을 조절하는 회로소자이다. 전송 게이트 논리회로는 간단한 구조이면 통상의 다입력 다단적 적층형 낸드(NAND), 노아(NOR) 게이트회로와 같은 형식으로 되지만, 단순한 절환스위치로 되는 것도 있고, 복잡한 경우에는 사고방식을 바꿈으로써 새로운 기술적 전개를 얻기 쉽다.
MOSFET의 소오스와 게이트에 독립적인 논리신호를 인가하여 드레인에서 연산결과를 얻어내는 전송 게이트 논리회로는 종래부터 있었다. 그러나 전류논리ㆍ전류부하가 주(主)이기 때문에 소비전력의 증가, 설계곤란 등의 이유로 응용법위가 극히 제한되어 주로 배타적 부정논리합(이하, XNOR라 함)로 사용되고 있었다.
특히 사용빈도가 높은 전송 게이트 논리회로는 제1도, 제2도에 나타낸 바와 같은 2입력용 XNOR 또는 앤드(AND ; 논리적)회로의 핵이 되는 부분에서 언뜻 보기에 플립플롭(FF)처럼 보이기 때문에 임시로 FF형이라고 한다. 이 핵회로의 출력점과 고전위점(논리 1상당)을 저항등의 통전성 부하에 접속하면 XNOR, 출력점과 저전위점(논리 0 상당)을 통전성 부하에 접속하면 앤드(AND)로 된다. 통전성 부하가 없을 때는 입력조건에 따라 출력점이 개방상태로 된다.
그 후에 CMOS회로화(CMSO 回路化)에 의해 개방상태를 회피할 수 있음과 동시에, 통전성 부하를 삭제하여 소비전력의 증가를 방지할 수 있게 되었지만, 입력반전회로(이하, INV라 함)의 추가등 소자수가 증가하게 되어 표유용량과 배선길이증가에 의한 지연시간의 증대 및 생산원가증가 등의 문제를 발생시켰다. 이와 같은 종래 기술은 미국특허 제3,668,425호와 제4,713,748호등에 소개되어 있다.
근래에 들어와서 가산기 등 고속연산을 필요로 하는 회로에 전송 게이트를 많이 사용하게 되었지만, 입력으로서 상보형 신호를 필요로 하기 때문에, 반전증폭기의 사용에 따른 지연시간이 해소되어 있지 않다. 이와 같은 종래 기술은 1989년에 일본의 전자정보통신학회 춘계전국대회 강연논문집(분책 5) 제406페이지에 소개되어 있다.
본 발명의 주제인 정류성 전송 게이트는 일반적 경향으로서 접합다이오드 조립의 곤란성, 다이오드접속 MOSFET의 임계전압(이하, Vth라 함)이 높은 것등의 장해, 또한 상술한 적층 회로적 사고에 저촉되어 표면화되지 않았다고 생각된다.
그러나 다이오드와 MOSFET가 접근하여 배치된 예는 있다. 예를들면 미국특허 제3,590,471호에는 소오스ㆍ드레인이란 저항성 접촉을 형성하여 기판부와 쇼트기(schottky)형 정류 접촉하는 금속실리사이드의 소오스ㆍ드레인 전극재료로서, N챈널 MOSFET(이하, NMOS라 함)에는 티탄(Ti), 백금(Pt), 금(Au)의 사용, P챈널 MOSFET(이하, PMOS라 함)에는 지르코늄(Zr)의 사용이 장려되고 있다.
최근 MOS회로의 동작속도가 향상되어 배선자체의 신호전파속도와 경합할 정도가 되었다. 이 때문에 현재의 기술과제는 배선길이의 단축을 위한 소자수의 감소이고, 본 발명의 과제는 반도체기판상의 집적밀도향상이 주과제이다. 이를 위한 파생적 과제는 소정기능을 갖는 회로를 소수의 소자에 의해 구성하는 것, 가능한한 소자를 다층 배치하는 것이고, 부차적 과제는 동작속도의 향상이다.
소자수가 적은 회로를 얻기 위하여 결선논리(結線論理) 즉, 와이어드 오아(wired OR), 와이어드 앤드(wired AND)의 채용률을 높이는 것을 주된 수단으로 한다. 이 때 입력계 상호간의 간섭을 방지하기 위하여 전송 게이트와 다이오드를 많이 사용하고, 이 다이오드중 전송 게이트에 접속되어 정류성 전송 게이트를 구성하는 것은 FET의 통전전극, 다시말해 소오스 또는 드레인의 상부층 또는 하부층에 형성하기로 했다. 이 구성이 곤란하다면 평면적으로 배치해도 지장은 없다. 다이오드를 소오스ㆍ드레인의 상부층 또는 하부층에 형성하는 방법으로는 반대도전성의 다결정 실리콘을 위쪽에 형성하거나 또는 반대도전성의 다이오드전극상에 박막 FET의 소오스ㆍ드레인을 형성하는 방법이 있고, 또 쇼트키 다이오드를 소오스ㆍ드레인상에 만드는 방법도 있다.
다이오드와 소오스ㆍ드레인의 접속에는 동일도전형의 확산층 또는 금속, 금속실리사이드, 다결정 실리콘과 같은 저항성 도전재료를 사용한다.
다음에 동일평면상에 배치되는 전송 게이트는 주로 N챈널형 또는 P챈널형 중 어느 한쪽만을 많이 이용하고, 상보적 구성의 이용을 작게 한다.
또한 특별히 미리 말하지 않을 때는 MOSFET로서 단결정 재료를 사용한 엔핸스먼트형(enhancement type)을 사용하지만, 다결정(폴리실리콘), 아모르퍼스(amorphous)재료 또는 다결정막에서 변성한 단결정막등의 퇴적층을 사용한 것도 박막 FET(TFT)로 특기(特記)하여 사용한다.
전송 게이트만을 사용한 결선논리의 경우, 2개의 입력계에 순환전류가 흐르는 경우가 있다. 2선간의 순환전류가 악영향을 초래한 경우, 입력신호의 극성을 고려한 후에 다이오드를 각 입력신호선에 직렬 삽입하여 입력계 상호간의 간섭을 방지하면 된다.
전송 게이트로서 FET를 사용한 경우에 다이오드를 실현하는 간단한 방법은 FET를 다이오드접속하는 것이다. 그러나 이 방법으로는 다이오드의 크기가 커짐과 동시에 포유용량이 증가하므로 바람직하지 않다. 따라서 집적밀도의 향상을 위해서는 접합형 다이오드를 소오스ㆍ드레인상에 만드는 입체화 구조가 바람직하다. 이 때문에 소오스ㆍ드레인상에 반대도전형 실리콘을 퇴적시키면 열처리조건에 의해 소오스ㆍ드레인 표층부(表層部)에 반대도전형의 얇은 확산층이 형성되는 경우와 선택적 에피택셜 퇴적으로 되는 경우가 있는데, 양쪽 모두 표유용량이 적은 접합형 다이오드가 얻어진다. 이 외에 쇼트키 다이오드를 소오스ㆍ드레인상에 만드는 방법도 있다. 이 경우 확산 베리어 또는 게이트전극으로서 사용되는 실리사이드를 이용하면 편리한데, FET의 극성에 대응한 금속을 선택할 필요가 있다. 예를들면 NMOS에는 Ti, Mo, W 또는 Pt, PMOS에는 Zr을 이용한다.
이와 같이 다이오드를 소오스ㆍ드레인상에 만들기 때문에, 본 발명의 바람직한 구조를 갖는 정류성 전송게이트는 종래의 전송 게이트와 같은 평면면적을 소비할 뿐이고, 제조공정의 공수(工數) 증가도 적다. 또한 제10d(a)(b)도에 나타난 FF형 회로소자의 등화회로가 나타내는 바와 같이 적층한 접합형 다이오드는 바이폴라 트랜지스터로서도 동작한다. 이 결과, 정류성 전송 게이트의 출력측에 다이오드가 있을 경우에는 입력전류를 감소시키는 것도 부차적 효과로서 예상된다. 반대로 다이오드가 입력측에 있을 경우에는 입력전류가 증가하므로 이와 같은 용도에는 소오스ㆍ드레인 확산깊이를 깊게 하는 등 전류 증폭률을 작게 하는 고안이 있다. 물론 절연하여 형성된 다이오드를 FET에 접속하는 경우에는 이와 같은 효과 또는 문제는 발생하지 않는다.
정류성 전송 게이트를 사용한 논리회로의 출력점 또는 다단논리회로의 중간점이 전류적으로 오픈(open), 다시말해 무접속의 부동상태(浮動狀態)로 되는 경우가 있다. 이와 같은 상태가 나쁜 영향을 초래할 가능성이 있다면, 이 무접속점에 통전성 부하를 접속하여 부동상태(浮動狀態)를 해소한다. 통전성 부하로서는 디플리션형 FETㆍ저항ㆍ정전류원등을 사용할 수 있는데, 여러 관점에서 정전류원이 편리하다.
실용적인 정전류원은 제7도, 제8도에 나타낸 것으로, 종래부터 사용되어 왔다. 이 회로형식에서는 고전위점에 다이오드를 접속한 PMOS(M25), 저전위점에 다이오드를 접속한 NMOS(M6), 양 다이오드사이에 고저항(R0)을 접속하여 양 다이오드 각각이 기준전압을 발생시키고 이것을 고전위점 정전류원(송출)으로 되는 PMOS, 저전위점 정전류원(흡입)으로 되는 NMOS에 공급하고 있다. 이와 같은 기준전압 발생회로를 각 논리회로 블록마다 준비하면 전력공급제어신호(Φ Power), 전력공급제어신호(Φ Power)의 반전신호와 제어 FET의 (M7, M26)에 의해 전력을 효율적으로 공급할 수 있다.
다음에 본 발명이 논리회로의 전기적 특성에 미치는 영향을 고찰한다.
본 발명 및 종래 기술이 공통적으로 사용하는 회로로서 제1도, 제2도의 회로가 있다.
제1a,b도는 각각 NMOS용 FET형 핵회로와 출력점(X)의 전압상태표(진리치표)를 나타낸 것으로, AㆍB는 2개의 입력점이다.
제2a,b도는 각각 PMOS용 FF형 핵회로와 출력점(Y)의 전압상태표(진리치표)를 나타낸 것으로, AㆍB는 2개의 입력점이다.
이 회로로는 제1b도 및 제2b도의 오픈상태를 안전화시키기 위해 통전성 부하를 출력점에 직접 또는 간접으로 접속할 필요가 있다. 따라서 회로성능은 통전성 부하에 의해 결정되고, 통전전류가 많으면 응답속도가 빨라지지만 소비전력은 증가한다. 응답시간 즉, 지연시간의 대부분은 회로의 표유용량에 의존하므로 신호전송 경로에 접속되는 확산영역의 확산면적을 축소함과 동시에 갯수를 적게하여 소비전력을 증가시키는 일없이 응답속도를 빠르게 할 수 있다.
본 발명의 실시예를 첨부도면을 참조하여 설명한다.
[제1실시예]
제3a도에 NMOS를 사용한 일치검출회로를 나타냈다. 도면에 있어서, A1, A2,…An 및 B1, B2,…Bn은 2개조의 2진수치 입력 AA, BB의 구성비트를 나타낸다. 출력은 Xout으로서, 입력 AA와 BB가 같을때는 논리 1에 상당하는 고전압 Vcc로 되고, 입력 AA와 BB가 같지 않을 때 즉, 만일 1비트라도 일치하지 않을 때에는 논리 0 상당의 저전압 Vd(다이오드의 순방향 전압)가 된다. 따라서 차단증폭기로서 PMOS를 사용하거나 또는 전압분할회로를 거쳐 NMOS회로에 접속하거나 레벨쉬프트회로를 거쳐 원하는 회로에 접속할 필요가 있다.
X1, X2,…Xn은 제1도에 나타낸 FF형 전송회로이고, 2개의 입력 A, B의 상태에 따라 제1b도에 나타낸 바와 같이 출력(X)의 상태를 부여한다. 이 FF형 회로에 다이오드를 조합시킨 것이 제3b도에 나타낸 단위회로로 되고, 그 실제상태의 구조예를 제10도, 제11도에 나타냈다.
(1) 입력 A, B가 모두 저전압일 때, FET(M1,M2)는 모두 차단상태로 되고 출력점(X)은 오픈으로 된다. 제3도의 Xi(i=1,…, n) 전부가 이 상태로 되면 저항(RL)을 흐르는 전류가 없어져서 전압강하도 없어지고 출력(Xout)은 고전압 Vcc로 된다.
(2) 입력 A, B가 모두 고전압일 때, FET(M1,M2)는 모두 도통(道通)상태로 되고 출력점(X)는 평형상태로 된다. 제3도의 Xi=(i=1,…, n) 전부가 이 상태로 되면, 저항(RL)을 흐르는 전류가 적어져서 전압강하도 적어지고 출력(Xout)은 고전압으로 된다. 이 때 2진수치입력 AA, BB 중 적어도 1개 비트의 전압치가 (Vcc-Vd) 보다도 낮으면 출력(Xout)의 전압치는 (최저입력 전압치+Vd)로 된다. 여기에서 Vd는 다이오드의 순방향 전압이다. 만약 최저입력 전압치가 (Vcc-Vd) 이상이면, 출력(Xout)의 전압치는 Vcc로 된다.
(3) 입력 A, B의 한쪽이 고전압, 다른족이 저전압이면 FET의 한쪽이 도통, 다른쪽이 차단으로 되고 출력(X)은 저전압 입력단자에 결합되어 저전압으로 된다. 제3도의 Xi(i=1,…n)의 적어도 1개가 이 상태로 되면, 저항(RL)을 흐르는 전류가 증가하여 출력(Xout)은 저전압(Vss+Vd)에 접근한다.
(4) 따라서 제3도의 흐르는 각 대응비트가 모두 일치할 때에 즉, 모든 조가 일치할때에 논리 1에 상당하는 고전압을 출력하고 1개조라도 일치하지 않으면 논리 0에 상당하는 저전압을 출력하는 일치검출기능을 갖고 있다.
(5) 제4도는 제3도의 회로를 PMOS용으로 수정한 일치검출회로로서, 논리 0가 고전압에, 논리 1이 저전압에 대응한다. 따라서 출력(Yout)은 각 대응비트가 모두 일치할 때에 논리 1에 상당하는 저전압을 출력하고 1개조라도 일치하지 않으면 논리 0에 상당하는 고전압(Vcc-Vd)을 출력하는 일치검출기능을 갖고 있다. 논리 0의 전압이 Vcc 보다도 낮으므로 차단증폭기로서 NMOS를 사용하거나 또는 전압분할회로를 거쳐 PMOS회로에 접속하거나 레벨쉬프트회로를 거쳐 원하는 회로에 접속할 필요가 있다.
[제2실시예]
(1) 제5도에 NMOS를 사용한 반전일치검출회로를 나타냈다. 이것은 입력 AA와 입력 BB의 각 대응비트가 반전하고 있는 경우에 출력(RXout)이 논리 0의 저전압(Vss)으로 되고 1개조라도 일치하고 있으면 논리 1의 고전압(Vcc-Vd)을 출력하는 반전일치검출기능을 갖고 있다. 논리 0의 전압이 Vcc보다도 낮으므로 차단증폭기로서 NMOS를 사용하거나 또는 전압분할회로를 거쳐 PMOS회로에 접속하거나 레벨쉬프트회로를 거쳐 원하는 회로에 접속할 필요가 있다.
(2) 제6도는 제5도의 회로를 PMOS용으로 수정한 반전일치검출회로로서, 논리 0가 고전압에, 논리 1이 저전압에 대응한다. 따라서 출력(Yout)은 각 대응비트가 반전하고 있을 때에 논리 0에 상당하는 고전압(Vcc)을 출력하고, 1개조라도 일치하고 있으면, 논리 1에 상당하는 저전압(Vd)을 출력하는 일치검출기능을 갖고 있다. 따라서 차단증폭기로서 PMOS를 사용하거나 또는 전압분할회로를 거쳐 NMOS회로에 접속하거나 레벨쉬프트회로를 거쳐 원하는 회로에 접속할 필요가 있다.
[제3실시예]
(1) 개요 : 제7,8도에 1비트 가산기(full adder), 제9도에 1비트 가산기의 종속(縱續) 접속예를 나타냈다. 본 예에서는 제7,8도의 해당 비트 가산출력용에 2입력 XNOR의 종속 접속을 사용하고 제9도에서는 3입력 XOR을 사용하고 있다. 또한 캐리회로에는 정류형 전송 게이트회로와 정전류원 부하를 사용하고 있으며, 제7도는 제1의 회로예, 제8,9도에는 제2의 회로예를 사용하고 있다. 이들 3종회로의 주요소자는 모두 논리계가 NMOS, 전원계가 PMOSㆍNMOS 병용이고 발명자 입장에서는 제8도가 가장 좋은 예라고 생각하고 있다.
가산기의 성능은 동작속도와 소비전력에 중점이 있다.
가산기의 사용법에 관한 예로서 완전스태틱동작(完全 static 動作)과 귀령형 동작(reset to zero 動作)이 있고, 본 실시예에서는 귀령형 동작(reset to zero 動作)이 고속호에 적합하다. 양 동작형식은 임시로 이름을 붙인 것으로서, 완전스태틱동작(完全 static 動作)이란 귀령동작을 하지 않고 2개의 입력(AA,BB)을 자유롭고 유동적으로 변화시키는 형식으로, 특별한 제어조작을 필요로 하지 않는다.
한편, 귀령형 동작이란 2입력(AA,BB)중 적어도 한쪽의 입력과 캐리신호를 일시적으로 전비트에 관해서 0으로 한 후에 귀령한 입력단자에 다음회 가산용 입력신호를 인가하는 형식으로서, 가산동작전에 귀령동작을 실시한다. 제7,8,9도의 예에서는 캐리신호가 0에서 1로 변화할 때 흡입정전류원이 변화속도를 저하시킨다. 이 변화속도를 빠르게 하기 위하여 가산동작시의 흡입전류를 적게 해두고 가산결과 출력후에 흡입전류를 일시적으로 많게 하여 캐리신호선을 방전시켜 귀령조작을 실시하면 된다.
제7,8도는 귀령제어가 가능한 회로를 나타낸 것으로 , 도시되어 있는 반전 CCL신호(CCL)를 저전위 Vss로 하면 캐리신호계가 귀령된다. 입력신호의 귀령은 도시되어 있지 않지만, 각 비트마다 AND게이트를 통하여 입력신호를 인가하고 이 AND게이트에 반전 CCL 신호(CCL)를 인가함으로써 귀령할 수 있다. 또 캐리신호계의 실질적 귀령동작은 입력신호 귀령후에 행해지게 된다.
(2) 회로설명 :
제7도에 있어서, 블록(X1,X2)은 각각 제1도에 나타낸 FF형 회로로서, 정전류원용 PMOS(M21)를 통해 고전압 Vcc에 접속되어 있다. 따라서 실시예 1에서 설명한 바와 같이 반전 배타적 논리합(XNOR)의 기능을 갖는다.
입출력관계는 입력(Ai)과 입력(Bi)이 같을 때에는 블록(X1)의 출력이 논리 1로 되고 블록(X2)의 출력은 전단캐리신호(C1-1)와 같아진다. 한편, 입력(Ai)와 입력(Bi)이 같지 않을 때에는 블록(X1)의 출력이 논리 0으로 되고 블록(X2)의 출력은 전단캐리신호(C1-1)의 반전치로 된다. 결과적으로 3입력중 홀수개의 논리 1이 존재할 때에 출력이 논리 1, 다른 경우에는 논리 0으로 되어 3입력의 화신호를 얻는다. 출력신호의 논리 0은 저전압(Vss)이지만, 논리 1은 (Vcc-Vth) 또는 (Vcc-2Vth)로 되어 PMOS증폭기에 직결할 수 없으므로 NMOS(M15)로부터 PMOS(M23)로 된 반전증폭기를 통하여 임의의 반전증폭기(INV2)에 접속하여 화신호(Si)를 취하게 된다.
한편, 캐리회로에서는 3입력 A, B, C(첨자생략)중 임의의 2입력으로 되는 3종의 조합 즉, (AB) (BC) (CA) 각각에 대한 AND조작을 전송 게이트에 의해 실시하여 3개의 출력의 와이어드 오아(wired OR)를 만든다. 이것에 의해 3개의 입력중에 적어도 2개의 논리 1이 있으면, 출력은 논리 1로 되어 캐리신호가 얻어진다. 이 때 와이어드 오아(wired OR)에 따른 입력측 순환전류를 방지하기 위하여 다이오드(D1,D2)를 사용하고 출력점 오픈화를 피하기 위해 정전류부하(M4)를 접속한다. 따라서 와이어드 오아(wired OR) 출력전압의 논리 1(고전압)은 전단캐리신호(C1-1)의 전압보다도 다이오드전압(Vd)만큼 낮아진다. 만약 캐리신호를 다음단에 직결하면 이와 같은 전압강화가 누적되어 후단의 동작을 곤란하게 하므로 증폭기를 통하여 출력(Ci)을 다음 단으로 송출한다.
전원계는 원칙으로서 정전류화 한다. 도면 우단의 다이오드 접속된 PMOS(M25), NMOS(M6)와 저항(R0)으로 된 직결회로에 의해 얻은 다이오드전압을 기준전압으로 하여 고전압측 송출정전류원의 PMOS(M21,M22,M23,M24)와 NMOS(M4)를 구동한다. 절전동작은 전력제어신호(Φ Power)를 저전압으로 함과 아울러 반전 CCL신호(Φ CCL)를 고전압(귀령정지)으로 하여 전력공급을 정지한다. 가산동작은 전력제어회로(Φ Power)와 반전 CCL신호(CCL)가 모두 고전압일 때 실행되고, 귀령동작은 전력제어신호(Φ Power)가 고전압이고 반전 CCL신호(Φ CCL)가 저전압일 때에 실행된다.
제8도는 제7도와는 다른 캐리회로와 귀령제어회로를 채용하고 그 밖에 화신호유지용 래치회로(Latch)를 갖고 있다. 출력계의 래치가 있으므로 가산기 본체의 전력공급은 캐리전파시간만으로 충분하다. 캐리회로의 특징은 전단캐리신호가 2개 NMOS의 게이트에만 접속되어 있는 점에 있다. 물론 화계산회로에도 접속되는데, 이것은 제7도와 동일하다. 따라서 캐리회로의 부하로 되는 표유용량이 적어지고 캐리전파시간이 짧아진다. 귀령제어회로는 도면의 우단에 있어 반전 CCL신호(Φ CCL)가 저전압으로 변화하면 PMOS(M27)가 도통하여 저항(RCL)과 캐패시터(CCL)의 병렬회로가 NMOS(M6)의 전류를 증가시켜 결과적으로 NMOS(M4)의 흡입전류를 많게 하므로 캐리신호가 생성되는 절점(N1)의 방전시간은 단축할 수 있다. 이 때 캐패시터(CCL)는 스피드업(speed up) 캐패시터로서 동작하고 귀령동작초기에 NMOS(M6,M4)의 게이트전압을 신속하게 높여서 절점(N1)의 방전시간을 한층 더 단축한다.
제9도는 단위가산회로를 2단종속접속하고 캐리회로의 단간증폭기를 생략한 예이다. 이 캐리회로는 1단당 Vth만큼의 전압강하가 예상되므로 저전압회로에서는 각 단마다 단간증폭기를 설치할 필요가 있는데, 전원 전압이 높을 경우에는 수단(數段)마다 증폭하는 것만으로 충분하다.
[제4실시예]
(1) 제10도는 제1도의 FF형 전송 게이트에 다이오드를 적층한 예이다. (a)도는 평면도, (b)도는 단면도로서 평면도를 S2-S2선으로 절단한 단면도, (c)도는 설명도, (d)도는 등가회로도로서 (가)는 단순한 다이오드, (나)는 트랜지스터기능을 갖는 다이오드를 접속한 정류성 전송 게이트이다.
도면에 있어서, 제1의 FET는 P형 실리콘기판(1)의 표면부에 형성된 N형 소오스확산(2SA)과, N형 드레인확산(2D)과, 양자에 끼워진 챈널(7A)과, 절연막에 의해 챈널(7A)의 위쪽에 가로막혀 형성된 게이트전극(4A) 및 각 요소에 의해 형성되고 제2의 FET도 마찬가지로 각 요소(1ㆍ2Bㆍ2Dㆍ7Bㆍ4B)로 형성된다. 다이오드는 N형 드레인확산(2D)상에 P형 불순물을 함유하는 다경정 실리콘(6)을 퇴적하고 가열처리에 의해 P형 불순물을 N형 드레인확산(2D)의 표면상에 얇게 확산한 층(5)을 생성하여 형성한다.
이와 같은 구조는 다이오드의 표유용량이 적어 고속동작에 적합하다.
(2) 제11도는 박형 FET를 이용하여 구성한 제10도와 같은 회로이다. 구조는 실리콘기판(1)의 표면부에 형성한 다이오드의 위쪽에 박형 FET를 배치하여 소오스(2D)와 다이오드전극(5)을 금속도체(8)로 접속하고 있다. 소오스(2D)와 다이오드전극(5)은 같은 도전형이라도 좋고 반대도전형이라도 좋다. 이 구조에서는 다이오드전극(6)의 표유용량이 크지만, 박형 FET의 표유용량이 적은 것을 특징으로 한다.
이상 설명한 바와 같이 본 발명의 정류형 전송 게이트는 그 자체의 표유용량이 적고 또 이것을 사용한 논리회로가 간단한 구성이므로 회로동작을 고속화하여 생산원가를 줄이는 효과가 있다.

Claims (11)

  1. 제1FET의 소오스 또는 드레인 중 어느 한쪽의 확산영역과 제2FET의 소오스 또는 드레인 중 어느 한쪽의 확산영역을 일체화한 영역에 다이오드를 접속하고, 이 다이오드를 통하여 논리신호전류를 전송하는 정류성 전송 게이트.
  2. FET의 소오스 또는 드레인 중 어느 한쪽의 확산영역표면의 일부에 이 확산영역과 반대도전형의 불순물층을 구비하고, 이 불순물층을 통하여 논리신호전류를 전송하는 정류성 전송 게이트.
  3. FET의 소오스 또는 드레인 중 어느 한쪽의 확산영역표면의 일부에 이 확산영역과 반대도전형의 불순물을 함유하는 퇴적실리콘층을 구비하고, 이 퇴적실리콘층을 통하여 논리신호전류를 전송하는 정류성 전송 게이트.
  4. FET의 소오스 또는 드레인 중 어느 한쪽의 확산영역표면의 적어도 일부에 접촉하는 금속 또는 금속실리사이드로 된 전극층을 구비하고, 이 전극층과 확산영역에 의해 구성되는 쇼트키 다이오드를 통하여 논리신호전류를 전송하는 정류성 전송 게이트.
  5. FET의 소오스 또는 드레인 중 어느 한쪽의 확산영역과 다이오드를 FET 형성면에 수직인 저항성 도체로 접속한 정류성 전송 게이트.
  6. 실리콘기판 표면부에 PN접합 또는 절연층을 통하여 실질적으로 절연되어 존재하는 제1도전형 영역과, 이 제1도전형 영역의 표면부에 존재하는 제2도전형 영역과, 제2도전형 영역의 일부 표면을 제거하여 상기 제1도전형 영역의 표면부 전체를 덮는 절연층과, 이 절연층 표면의 적어도 일부와 상기 제2도전형 영역의 일부 표면을 덮는 퇴적 실리콘층과, 이 퇴적 실리콘층에 형성된 소오스 또는 드레인 중 어느 한쪽이 상기 제2도전형 영역의 일부 표면에 접촉하는 박막 FET와, 이 박막 FET의 소오스와 드레인사이에 존재하여 챈널로 되는 저불순물 농도영역 또는 진성 반도체영역과, 이 채널면에 절연막을 통하여 존재하는 게이트를 포함하는 정류성 전송 게이트.
  7. FET의 통전전극이 한쪽단자에 제1의 논리신호를 입력하고, 이 FET의 게이트에 제2의 논리신호를 입력하고, 이 FET의 다른 통전전극에 다이오드의 제1전극을 접속하고, 이 다이오드의 제2의 전극에 정전류원을 접속하여, 이 다이오드의 제2전극으로부터 논리신호를 출력하는 것을 특징으로 하는 정류성 전송게이트의 응용회로.
  8. FET의 통전전극의 한쪽단자에 다이오드를 통하여 제1의 논리신호를 입력하고, 이 FET의 게이트에 제2의 논리신호를 입력하고, 이 FET의 다른 통전전극에 정전류원을 접속하여 이 FET의 상기의 다른 통전전극으로부터 논리신호를 출력하는 것을 특징으로 하는 정류성 전송 게이트의 응용회로.
  9. 제7항 또는 제8항에 있어서, 상기한 정전류원의 전류값을 제어신호에 의해 조절하는 것을 특징으로 하는 정류성 전송 게이트의 응용회로.
  10. 2진수 3개를 입력으로 하고 적어도 2개의 입력이 논리 1일 때에 논리 1을 출력하고 다른 경우에는 논리 0을 출력하는 논리회로로서, 4개의 동일도전형 MOSFET(M1,M2,M3,M4)와 2개의 다이오드(D1, D2)로 구성되고 4개의 동일도전형 MOSFET(M1,M2,M3,M4)의 각 드레인이 출력단자에 접속되며 MOSFET(M1,M2)의 소오스는 공통으로 다이오드(D1)를 통하여 제1입력에, MOSFET(M3)의 소오스는 다이오드(D2)를 통하여 제2입력에, MOSFET(M4)의 소오스는 논리 0 상당전위를 갖는 기준단자에, MOSFET(M1)의 게이트는 제2입력에, MOSFET(M2,M3)의 게이트는 함께 제3입력에 각각 접속되고 MOSFET(M4)의 게이트는 입력신호의 상태에 의해 영향받지 않는 안정된 순방향 전위를 인가받고 이 순방향 전위는 논리 0 상당전위와 논리 1 상당전위의 중간전위로서 MOSFET(M4)를 도통상태로 하는 크기를 가지고 논리 1과 논리 0 상당 전위차는 MOSFET의 임계전압에 상기 다이오드의 순방향 전압을 가한 전압보다도 크고 상기 3개의 입력이 전부 논리 1일 경우에 다이오드(D1,D2)가 통전하도록 다이오드의 접속극성을 정한것을 특징으로 하는 정류성 전송 게이트의 응용회로.
  11. 2진수 2개와 2진 캐리신호를 입력하고 적어도 2개의 입력이 논리 1일 때는 논리 1을 출력하고 다른 경우에는 논리 0을 출력하는 캐리회로로서, 4개의 동일도전형 MOSFET(M1,M2,M3,M4)와 2개의 다이오드(D1,D2)로 구성되고 MOSFET(M1,M2,M3,M4)의 각 드레인이 출력단자에 접속되고 MOSFET(M1,M2)의 소오스는 공통으로 다이오드(D1)를 통하여 제1의 2진수 입력에, MOSFET(M3)의 소오스는 다이오드(D2)를 통하여 제2의 2진수 입력에, MOSFET(M4)의 소오스는 논리 0 상당전위를 갖는 기준단자에, MOSFET(M1)의 게이트는 제2의 2진수 입력에, MOSFET(M2,M3)의 게이트는 함께 2진 캐리신호 입력에 각각 접속되고 MOSFET(M4)의 게이트는 입력신호의 상태에 영향받지 않는 안정된 순방향 전위를 인가받고 이 순방향 전위는 논리 0 상단전위의 중간정위로서 MOSFET(M4)를 도통상태로 하는 크기를 가지고 논리 1과 논리 0 상당전위차는 MOSFET의 임계전압에 상기 다이오드의 순방향 전압을 가한 전압보다도 크고 상기 3개의 입력이 전부 논리 1일 경우에 다이오드(D1,D2)가 통전하도록 다이오드의 접속극성을 정한 것을 특징으로 하는 정류성 전송 게이트의 응용회로.
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