JP3018794B2 - 出力回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は出力回路に関し、特にＭ
ＯＳ型電界効果トランジスタ（ＦＥＴ）を用いたスリー
ステートの出力回路に関する。
ＯＳ型電界効果トランジスタ（ＦＥＴ）を用いたスリー
ステートの出力回路に関する。
【０００２】
【従来の技術】従来のＣＭＯＳ構成の出力回路は、図４
に示すように、Ｐ型半導体基板３１の主表面に設けられ
たＰ型ウェル３２の主表面にＮ型拡散層３４ａ，３４ｂ
をソース，ドレインとして形成し、さらにシリコン酸化
膜からなるゲート絶縁膜３６を介して、ポリシリコン３
８のゲート電極を設けて、ＮチャネルＭＯＳＦＥＴ（図
５のＮチャネルＭＯＳＦＥＴ３０２に相当）とし、また
Ｎ型ウェル３３の主表面にＰ型拡散層３５ａ，３５ｂを
ソース，ドレインとして形成し、さらにゲート絶縁膜３
６を介して、ポリシリコン３８のゲート電極を設けて、
ＰチャネルＭＯＳＦＥＴ（図５のＰチャネルＭＯＳＦＥ
Ｔ３０１に相当）とし、アルミニウム（Ａｌ）を主成分
とするメタル３７ａでＮチャネルＭＯＳＦＥＴのソース
３４ａとＰ型ウェル３２を接続するとともに、０ボルト
を供給する電源（ＶＳＳ）端子と接続し、同様にメタル
３７ｂでＮチャネルＭＯＳＦＥＴのドレイン３４ｂとＰ
チャネルＭＯＳＦＥＴのドレイン３５ｂを接続するとと
もに、出力端子Ｏと接続し、またメタル３７ｃでＰチャ
ネルＭＯＳＦＥＴのソース３５ａとＮ型ウェル３３を接
続するとともに電源端子ＶＤＤと接続した構成となって
いた。
に示すように、Ｐ型半導体基板３１の主表面に設けられ
たＰ型ウェル３２の主表面にＮ型拡散層３４ａ，３４ｂ
をソース，ドレインとして形成し、さらにシリコン酸化
膜からなるゲート絶縁膜３６を介して、ポリシリコン３
８のゲート電極を設けて、ＮチャネルＭＯＳＦＥＴ（図
５のＮチャネルＭＯＳＦＥＴ３０２に相当）とし、また
Ｎ型ウェル３３の主表面にＰ型拡散層３５ａ，３５ｂを
ソース，ドレインとして形成し、さらにゲート絶縁膜３
６を介して、ポリシリコン３８のゲート電極を設けて、
ＰチャネルＭＯＳＦＥＴ（図５のＰチャネルＭＯＳＦＥ
Ｔ３０１に相当）とし、アルミニウム（Ａｌ）を主成分
とするメタル３７ａでＮチャネルＭＯＳＦＥＴのソース
３４ａとＰ型ウェル３２を接続するとともに、０ボルト
を供給する電源（ＶＳＳ）端子と接続し、同様にメタル
３７ｂでＮチャネルＭＯＳＦＥＴのドレイン３４ｂとＰ
チャネルＭＯＳＦＥＴのドレイン３５ｂを接続するとと
もに、出力端子Ｏと接続し、またメタル３７ｃでＰチャ
ネルＭＯＳＦＥＴのソース３５ａとＮ型ウェル３３を接
続するとともに電源端子ＶＤＤと接続した構成となって
いた。
【０００３】ＮチャネルＭＯＳＦＥＴのゲート電極端子
Ａ及びＰチャネルＭＯＳＦＥＴのゲート電極端子Ｂに
は、この出力回路を含む集積回路の演算結果により、Ｐ
チャネルＭＯＳＦＥＴを導通させて、出力端子Ｏをハイ
レベルとする。あるいはＮチャネルＭＯＳＦＥＴを導通
させて出力Ｏをローレベルとする。又はＮチャネルＭＯ
ＳＦＥＴとＰチャネルＭＯＳＦＥＴとのいずれをも非導
通にして出力端子Ｏを高インピーダンスにするというス
リーステートを実現できるように、それぞれに制御信号
が入力される。
Ａ及びＰチャネルＭＯＳＦＥＴのゲート電極端子Ｂに
は、この出力回路を含む集積回路の演算結果により、Ｐ
チャネルＭＯＳＦＥＴを導通させて、出力端子Ｏをハイ
レベルとする。あるいはＮチャネルＭＯＳＦＥＴを導通
させて出力Ｏをローレベルとする。又はＮチャネルＭＯ
ＳＦＥＴとＰチャネルＭＯＳＦＥＴとのいずれをも非導
通にして出力端子Ｏを高インピーダンスにするというス
リーステートを実現できるように、それぞれに制御信号
が入力される。
【０００４】マイクロコンピュータを用いたシステムな
どでは、プリント基板上に配置された複数の集積回路
が、バス配線を共用して、互いに信号を相互伝達するた
め、それぞれの集積回路は出力をバス配線から切り離す
機能を必要とし、出力端子を高インピーダンスにできる
スリーステート出力回路が通常用いられる。
どでは、プリント基板上に配置された複数の集積回路
が、バス配線を共用して、互いに信号を相互伝達するた
め、それぞれの集積回路は出力をバス配線から切り離す
機能を必要とし、出力端子を高インピーダンスにできる
スリーステート出力回路が通常用いられる。
【０００５】
【発明が解決しようとする課題】この従来の出力回路に
おいては、電源ＶＤＤの電圧がバス配線を共用する他の
集積回路の出力のハイレベルより小さい場合に、出力回
路が高インピーダンス状態になるように端子Ａ及び端子
Ｂの信号を与えても、出力端子ＯからＶＤＤ端子に向け
て電流が流れる経路が発生し、消費電力が急増してしま
うという問題点があった。
おいては、電源ＶＤＤの電圧がバス配線を共用する他の
集積回路の出力のハイレベルより小さい場合に、出力回
路が高インピーダンス状態になるように端子Ａ及び端子
Ｂの信号を与えても、出力端子ＯからＶＤＤ端子に向け
て電流が流れる経路が発生し、消費電力が急増してしま
うという問題点があった。
【０００６】図５を参照して、前記の問題点を詳述す
る。チップ１は従来の出力回路を含む集積回路の出力部
で、既に図４を用いて説明したＰチャネルＭＯＳＦＥＴ
３０１とＮチャネルＭＯＳＦＥＴ３０２とからなる出力
回路と、これらのゲートを制御するためのＣＭＯＳＮＡ
ＮＤ（ＣＭＯＳトランジスタからなるＮＡＮＤゲート）
回路３０３とＣＭＯＳＮＯＲ（ＣＭＯＳトランジスタか
らなるＮＯＲゲート）回路３０４とを含んでいる。
る。チップ１は従来の出力回路を含む集積回路の出力部
で、既に図４を用いて説明したＰチャネルＭＯＳＦＥＴ
３０１とＮチャネルＭＯＳＦＥＴ３０２とからなる出力
回路と、これらのゲートを制御するためのＣＭＯＳＮＡ
ＮＤ（ＣＭＯＳトランジスタからなるＮＡＮＤゲート）
回路３０３とＣＭＯＳＮＯＲ（ＣＭＯＳトランジスタか
らなるＮＯＲゲート）回路３０４とを含んでいる。
【０００７】ここで、端子ＣＴには半導体チップ選択時
にハイレベルとなる信号が与えられ、端子ＣＢには端子
ＣＴの信号と逆相の信号が与えられる。即ち、端子ＣＴ
がハイレベルで入力Ｉがローレベルの時は、端子Ｂの点
はハイレベルとなり、ＰチャネルＭＯＳＦＥＴ３０１は
非導通である。一方、端子Ａの点もハイレベルとなるの
で、ＮチャネルＭＯＳＦＥＴ３０２は導通となり、結果
として出力端子Ｏはローレベルの第１の状態となる。
にハイレベルとなる信号が与えられ、端子ＣＢには端子
ＣＴの信号と逆相の信号が与えられる。即ち、端子ＣＴ
がハイレベルで入力Ｉがローレベルの時は、端子Ｂの点
はハイレベルとなり、ＰチャネルＭＯＳＦＥＴ３０１は
非導通である。一方、端子Ａの点もハイレベルとなるの
で、ＮチャネルＭＯＳＦＥＴ３０２は導通となり、結果
として出力端子Ｏはローレベルの第１の状態となる。
【０００８】端子ＣＴがハイレベルで入力Ｉもハイレベ
ルの時は、端子Ｂ及びＡの点はいずれもローレベルとな
り、ＰチャネルＭＯＳＦＥＴ３０１が導通し、Ｎチャネ
ルＭＯＳＦＥＴ３０２が非導通となり、出力端子Ｏはハ
イレベルの第２の状態となる。
ルの時は、端子Ｂ及びＡの点はいずれもローレベルとな
り、ＰチャネルＭＯＳＦＥＴ３０１が導通し、Ｎチャネ
ルＭＯＳＦＥＴ３０２が非導通となり、出力端子Ｏはハ
イレベルの第２の状態となる。
【０００９】さらに、チップ選択端子ＣＴがローレベル
の時には、入力Ｉがいずれのレベルであっても、端子Ａ
の点はローレベル，端子Ｂの点はハイレベルとなり、Ｐ
チャネルＭＯＳＦＥＴ３０１とＮチャネルＭＯＳＦＥＴ
３０２とはいずれも非導通となって、出力端子Ｏが高イ
ンピーダンス状態となることが期待される。
の時には、入力Ｉがいずれのレベルであっても、端子Ａ
の点はローレベル，端子Ｂの点はハイレベルとなり、Ｐ
チャネルＭＯＳＦＥＴ３０１とＮチャネルＭＯＳＦＥＴ
３０２とはいずれも非導通となって、出力端子Ｏが高イ
ンピーダンス状態となることが期待される。
【００１０】しかしながら、出力端子Ｏがバス配線３０
７を介して、このチップ１のＶＤＤ端子に供給される電
源電圧（例えば３ボルト）より高い電源電圧（例えば５
ボルト）を使用する他の半導体チップ２の出力回路と接
続され、チップ２のＰチャネルＭＯＳＦＥＴ３０５及び
ＮチャネルＭＯＳＦＥＴ３０６のゲートにそれぞれロー
レベルの信号が印加された場合には、チップ１の端子Ｃ
Ｔをローレベル（端子ＣＢはハイレベル）にして、チッ
プ２の出力端子Ｏ′を高インピーダンスの状態になるよ
うに設定しても、チップ２の５ボルトの電源から導通状
態のＰチャネルＭＯＳＦＥＴ３０５，バス配線３０７，
ＰチャネルＭＯＳＦＥＴのドレインとＮウェル（図４の
Ｐ型拡散層３５ｂとＮウェル３３）の間の寄生Ｐ−Ｎダ
イオード３０８を通じて、電源ＶＤＤ（３ボルト）に向
かって電流が流れ、またＰチャネルＭＯＳＦＥＴ３０１
もゲート・ドレイン間に閾値以上の電圧が印加されるの
で導通してしまう。このため、消費電力が急増してしま
うという欠点があった。
７を介して、このチップ１のＶＤＤ端子に供給される電
源電圧（例えば３ボルト）より高い電源電圧（例えば５
ボルト）を使用する他の半導体チップ２の出力回路と接
続され、チップ２のＰチャネルＭＯＳＦＥＴ３０５及び
ＮチャネルＭＯＳＦＥＴ３０６のゲートにそれぞれロー
レベルの信号が印加された場合には、チップ１の端子Ｃ
Ｔをローレベル（端子ＣＢはハイレベル）にして、チッ
プ２の出力端子Ｏ′を高インピーダンスの状態になるよ
うに設定しても、チップ２の５ボルトの電源から導通状
態のＰチャネルＭＯＳＦＥＴ３０５，バス配線３０７，
ＰチャネルＭＯＳＦＥＴのドレインとＮウェル（図４の
Ｐ型拡散層３５ｂとＮウェル３３）の間の寄生Ｐ−Ｎダ
イオード３０８を通じて、電源ＶＤＤ（３ボルト）に向
かって電流が流れ、またＰチャネルＭＯＳＦＥＴ３０１
もゲート・ドレイン間に閾値以上の電圧が印加されるの
で導通してしまう。このため、消費電力が急増してしま
うという欠点があった。
【００１１】今後の素子寸法の微細化に伴う電界の増大
と、これによる信頼性の低下を防止するためには、素子
寸法に応じて電源電圧を低下させることが必要不可欠で
あり、これに伴って、開発時期の異なる集積回路の使用
電源電圧が異なる場合が増大するため、これらが同一プ
リント基板上でバス配線を共用して接続使用される機会
も増大すると予想され、前記の問題点はより深刻となり
つつある。
と、これによる信頼性の低下を防止するためには、素子
寸法に応じて電源電圧を低下させることが必要不可欠で
あり、これに伴って、開発時期の異なる集積回路の使用
電源電圧が異なる場合が増大するため、これらが同一プ
リント基板上でバス配線を共用して接続使用される機会
も増大すると予想され、前記の問題点はより深刻となり
つつある。
【００１２】本発明の目的は、前記問題点が解決され、
寄生ダイオードを通してより低い電源側へ向かって電流
が流れたり、ＭＯＳＦＥＴに閾値以上の電圧が印加され
たりして、大電流が流れてしまうことのないようにした
出力回路を提供することにある。
寄生ダイオードを通してより低い電源側へ向かって電流
が流れたり、ＭＯＳＦＥＴに閾値以上の電圧が印加され
たりして、大電流が流れてしまうことのないようにした
出力回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の出力回路の構成
は、第１の入力信号と第２の入力信号とが供給されるＮ
ＡＮＤ回路と、前記第２の入力信号と逆相の第３の入力
信号と前記第１の入力信号とが供給されるＮＯＲ回路
と、第１の電源端子と第２の電源端子との間に直列接続
して設けられたエンハンスメント型Ｐチャネル電界効果
トランジスタとエンハンスメント型Ｎチャネル電界効果
トランジスタと、前記エンハンスメント型Ｐチャネル電
界効果トランジスタと前記エンハンスメント型Ｎチャネ
ル電界効果トランジスタとの共通接続点にドレイン又は
ソースが接続され、かつ前記第２の入力信号がゲートに
供給され、かつソース又はドレインが出力端子に接続さ
れたディプリーション型Ｎチャネル電界効果トランジス
タとを備え、前記ＮＡＮＤ回路の出力が前記エンハンス
メント型Ｐチャネル電界効果トランジスタのゲートに接
続され、前記ＮＯＲ回路の出力が前記エンハンスメント
型Ｎチャネル電界効果トランジスタのゲートに接続され
たことを特徴とする。
は、第１の入力信号と第２の入力信号とが供給されるＮ
ＡＮＤ回路と、前記第２の入力信号と逆相の第３の入力
信号と前記第１の入力信号とが供給されるＮＯＲ回路
と、第１の電源端子と第２の電源端子との間に直列接続
して設けられたエンハンスメント型Ｐチャネル電界効果
トランジスタとエンハンスメント型Ｎチャネル電界効果
トランジスタと、前記エンハンスメント型Ｐチャネル電
界効果トランジスタと前記エンハンスメント型Ｎチャネ
ル電界効果トランジスタとの共通接続点にドレイン又は
ソースが接続され、かつ前記第２の入力信号がゲートに
供給され、かつソース又はドレインが出力端子に接続さ
れたディプリーション型Ｎチャネル電界効果トランジス
タとを備え、前記ＮＡＮＤ回路の出力が前記エンハンス
メント型Ｐチャネル電界効果トランジスタのゲートに接
続され、前記ＮＯＲ回路の出力が前記エンハンスメント
型Ｎチャネル電界効果トランジスタのゲートに接続され
たことを特徴とする。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の出力回路を示す回路
図である。
る。図１は本発明の第１の実施例の出力回路を示す回路
図である。
【００１５】図１において、本実施例の出力回路は、第
１の電源端子であるところの電源ＶＤＤ（例えば３ボル
トの電圧を供給）と第２の電源端子４１であるところの
電源ＶＳＳ（通常０ボルト）の両端子との間に、エンハ
ンスメント型ＰチャネルＭＯＳＦＥＴ１０１とエンハン
スメント型ＮチャネルＭＯＳＦＥＴ１０２との直列体が
設置され、また両ＭＯＳＦＥＴ１０１，１０２の共通接
続点と出力端子Ｏとの間にドレインとソースをそれぞれ
接続したディプリーション型ＮチャネルＭＯＳＦＥＴ１
０３が設置され、第１の入力信号であるところのチップ
選択信号端子ＣＴと第２の入力信号であるところのデー
タ入力端子Ｉとを入力とするＣＭＯＳＮＡＮＤ回路１０
４の出力がＰチャネルＭＯＳＦＥＴ１０１のゲートに供
給され、同様に、端子ＣＴのチップ選択信号と逆相の第
３の入力信号の端子ＣＢとデータ入力端子Ｉとを入力と
するＣＭＯＳＮＯＲ回路１０５の出力が、ＮチャネルＭ
ＯＳＦＥＴ１０２のゲートに供給されると共に、端子Ｃ
Ｔがディプリーション型ＮチャネルＭＯＳＦＥＴ１０３
のゲートにも接続されている。
１の電源端子であるところの電源ＶＤＤ（例えば３ボル
トの電圧を供給）と第２の電源端子４１であるところの
電源ＶＳＳ（通常０ボルト）の両端子との間に、エンハ
ンスメント型ＰチャネルＭＯＳＦＥＴ１０１とエンハン
スメント型ＮチャネルＭＯＳＦＥＴ１０２との直列体が
設置され、また両ＭＯＳＦＥＴ１０１，１０２の共通接
続点と出力端子Ｏとの間にドレインとソースをそれぞれ
接続したディプリーション型ＮチャネルＭＯＳＦＥＴ１
０３が設置され、第１の入力信号であるところのチップ
選択信号端子ＣＴと第２の入力信号であるところのデー
タ入力端子Ｉとを入力とするＣＭＯＳＮＡＮＤ回路１０
４の出力がＰチャネルＭＯＳＦＥＴ１０１のゲートに供
給され、同様に、端子ＣＴのチップ選択信号と逆相の第
３の入力信号の端子ＣＢとデータ入力端子Ｉとを入力と
するＣＭＯＳＮＯＲ回路１０５の出力が、ＮチャネルＭ
ＯＳＦＥＴ１０２のゲートに供給されると共に、端子Ｃ
Ｔがディプリーション型ＮチャネルＭＯＳＦＥＴ１０３
のゲートにも接続されている。
【００１６】次に本実施例の出力回路の動作を説明す
る。先ず、チップ選択信号端子ＣＴへの入力信号がハイ
レベル即ち端子ＣＢへの入力がローレベルの場合につい
て、動作を説明する。データ入力端子Ｉへの入力信号が
ハイレベルの第１の状態においては、ＣＭＯＳＮＡＮＤ
回路１０４の入力は論理レベル〔１〕と論理レベル
〔１〕であるため、その出力は論理レベル
る。先ず、チップ選択信号端子ＣＴへの入力信号がハイ
レベル即ち端子ＣＢへの入力がローレベルの場合につい
て、動作を説明する。データ入力端子Ｉへの入力信号が
ハイレベルの第１の状態においては、ＣＭＯＳＮＡＮＤ
回路１０４の入力は論理レベル〔１〕と論理レベル
〔１〕であるため、その出力は論理レベル
〔０〕即ちロ
ーレベルとなり、ＰチャネルＭＯＳＦＥＴ１０１は導通
となり、ＣＭＯＳＮＯＲ回路１０５の入力は論理レベル
〔１〕と
ーレベルとなり、ＰチャネルＭＯＳＦＥＴ１０１は導通
となり、ＣＭＯＳＮＯＲ回路１０５の入力は論理レベル
〔１〕と
〔０〕であるため、その出力も
〔０〕即ちロー
レベルとなって、ＮチャネルＭＯＳＦＥＴ１０２は非導
通となるため、ＰチャネルＭＯＳＦＥＴ１０１とＮチャ
ネルＭＯＳＦＥＴ１０１との共通接続点の電位はＶＤＤ
端子の電位（３ボルト）と等しくなり、ディプリーショ
ン型ＮチャネルＭＯＳＦＥＴ１０３のゲートには端子Ｃ
Ｔの信号、即ちハイレベルが印加されるので、ディプリ
ーション型ＮチャネルＭＯＳＦＥＴ１０３も導通状態に
あるため、出力端子ＯにはＶＤＤ端子４０の電位３ボル
トが出力される。ディプリーション型ＮチャネルＭＯＳ
ＦＥＴ１０３のゲートはハイレベルであるため、その導
通抵抗を低く押さえることができ、ディプリーション型
ＮチャネルＭＯＳＦＥＴ１０３を設けたことによる遅延
増加はほとんど生じない。
レベルとなって、ＮチャネルＭＯＳＦＥＴ１０２は非導
通となるため、ＰチャネルＭＯＳＦＥＴ１０１とＮチャ
ネルＭＯＳＦＥＴ１０１との共通接続点の電位はＶＤＤ
端子の電位（３ボルト）と等しくなり、ディプリーショ
ン型ＮチャネルＭＯＳＦＥＴ１０３のゲートには端子Ｃ
Ｔの信号、即ちハイレベルが印加されるので、ディプリ
ーション型ＮチャネルＭＯＳＦＥＴ１０３も導通状態に
あるため、出力端子ＯにはＶＤＤ端子４０の電位３ボル
トが出力される。ディプリーション型ＮチャネルＭＯＳ
ＦＥＴ１０３のゲートはハイレベルであるため、その導
通抵抗を低く押さえることができ、ディプリーション型
ＮチャネルＭＯＳＦＥＴ１０３を設けたことによる遅延
増加はほとんど生じない。
【００１７】次に、端子ＣＴへの入力信号がハイレベル
（端子ＣＢはローレベル）でデータ入力端子Ｉへの入力
信号がローレベルの第２の状態においては、ＣＭＯＳＮ
ＡＮＤ回路１０４の入力は論理レベル〔１〕と
（端子ＣＢはローレベル）でデータ入力端子Ｉへの入力
信号がローレベルの第２の状態においては、ＣＭＯＳＮ
ＡＮＤ回路１０４の入力は論理レベル〔１〕と
〔０〕で
あるため、出力は〔１〕即ちハイレベルとなり、Ｐチャ
ネルＭＯＳＦＥＴ１０１は非導通となり、ＣＭＯＳＮＯ
Ｒ回路１０５の入力は
あるため、出力は〔１〕即ちハイレベルとなり、Ｐチャ
ネルＭＯＳＦＥＴ１０１は非導通となり、ＣＭＯＳＮＯ
Ｒ回路１０５の入力は
〔０〕と
〔０〕であるためにその
出力は〔１〕即ちハイレベルとなって、ＮチャネルＭＯ
ＳＦＥＴ１０２は導通となる。
出力は〔１〕即ちハイレベルとなって、ＮチャネルＭＯ
ＳＦＥＴ１０２は導通となる。
【００１８】その結果、ＰチャネルＭＯＳＦＥＴ１０１
とＮチャネルＭＯＳＦＥＴ１０２の接続点は、電源ＶＳ
Ｓ端子４１の電位（０ボルト）となり、ディプリーショ
ン型ＮチャネルＭＯＳＦＥＴ１０３は導通しているの
で、出力端子Ｏも０ボルトとなる。
とＮチャネルＭＯＳＦＥＴ１０２の接続点は、電源ＶＳ
Ｓ端子４１の電位（０ボルト）となり、ディプリーショ
ン型ＮチャネルＭＯＳＦＥＴ１０３は導通しているの
で、出力端子Ｏも０ボルトとなる。
【００１９】チップ選択信号端子ＣＴへの入力信号がロ
ーレベルで、端子ＣＢへの入力信号がハイレベルの第３
の状態においては、データ入力信号端子Ｉがハイレベル
であってもローレベルであっても、ＣＭＯＳＮＡＮＤ回
路１０４の出力はハイレベルとなり、ＣＭＯＳＮＯＲ回
路１０５の出力はローレベルとなるため、ＰチャネルＭ
ＯＳＦＥＴ１０１とＮチャネルＭＯＳＦＥＴ１０２とは
いずれも非導通となる。この時に、ディプリーション型
ＮチャネルＭＯＳＦＥＴ１０３のゲートには端子ＣＴの
入力信号即ちローレベルの信号（通常０ボルト）が印加
されているため、ディプリーション型ＮチャネルＭＯＳ
ＦＥＴ１０３の閾値電圧を適当な値に設定しておくこと
により、出力端子Ｏに電源ＶＤＤ端子４０の電位（３ボ
ルト）以上の電圧（５ボルト）が印加されても、Ｐチャ
ネルＭＯＳＦＥＴ１０１とＮチャネルＭＯＳＦＥＴ１０
２の共通接続点の電位を電源ＶＤＤ端子４０の電位（３
ボルト）以下に押さえることができるため、Ｐチャネル
ＭＯＳＦＥＴ１０１の寄生Ｐ−Ｎダイオードが順方向バ
イアスされて導通することが防止され、またＰチャネル
ＭＯＳＦＥＴも非導通を維持することができる。
ーレベルで、端子ＣＢへの入力信号がハイレベルの第３
の状態においては、データ入力信号端子Ｉがハイレベル
であってもローレベルであっても、ＣＭＯＳＮＡＮＤ回
路１０４の出力はハイレベルとなり、ＣＭＯＳＮＯＲ回
路１０５の出力はローレベルとなるため、ＰチャネルＭ
ＯＳＦＥＴ１０１とＮチャネルＭＯＳＦＥＴ１０２とは
いずれも非導通となる。この時に、ディプリーション型
ＮチャネルＭＯＳＦＥＴ１０３のゲートには端子ＣＴの
入力信号即ちローレベルの信号（通常０ボルト）が印加
されているため、ディプリーション型ＮチャネルＭＯＳ
ＦＥＴ１０３の閾値電圧を適当な値に設定しておくこと
により、出力端子Ｏに電源ＶＤＤ端子４０の電位（３ボ
ルト）以上の電圧（５ボルト）が印加されても、Ｐチャ
ネルＭＯＳＦＥＴ１０１とＮチャネルＭＯＳＦＥＴ１０
２の共通接続点の電位を電源ＶＤＤ端子４０の電位（３
ボルト）以下に押さえることができるため、Ｐチャネル
ＭＯＳＦＥＴ１０１の寄生Ｐ−Ｎダイオードが順方向バ
イアスされて導通することが防止され、またＰチャネル
ＭＯＳＦＥＴも非導通を維持することができる。
【００２０】ＰチャネルＭＯＳＦＥＴ１０１とＮチャネ
ルＭＯＳＦＥＴ１０２との共通接続点の電位を電源ＶＤ
Ｄ端子４０の電位以下に保ったために必要なディプリー
ション型ＮチャネルＭＯＳＦＥＴ１０３の閾値ＶＴＤ
は、端子４０に供給される電源電圧をＶｄｄとし、また
ディプリーション型ＮチャネルＭＯＳＦＥＴ１０３の基
板とソース間にＶｄｄの逆バイアスを印加した時のバッ
クゲート効果による閾値の変動（上昇）分をΔＶＴＤと
すると、ＶＴＤ≧−（Ｖｄｄ＋ΔＶＴＤ）となる。
ルＭＯＳＦＥＴ１０２との共通接続点の電位を電源ＶＤ
Ｄ端子４０の電位以下に保ったために必要なディプリー
ション型ＮチャネルＭＯＳＦＥＴ１０３の閾値ＶＴＤ
は、端子４０に供給される電源電圧をＶｄｄとし、また
ディプリーション型ＮチャネルＭＯＳＦＥＴ１０３の基
板とソース間にＶｄｄの逆バイアスを印加した時のバッ
クゲート効果による閾値の変動（上昇）分をΔＶＴＤと
すると、ＶＴＤ≧−（Ｖｄｄ＋ΔＶＴＤ）となる。
【００２１】ここで、ΔＶＴＤは、ゲート絶縁膜厚やＰ
型ウェル濃度により決定されるが、ΔＶＴＤ＝０．５ボ
ルト，Ｖｄｄ＝３ボルトとすると、ＶＴＤが−３．５ボ
ルトより高い値であれば、出力端子Ｏに高い電圧が印加
されても、ＰチャネルＭＯＳＦＥＴ１０１とＮチャネル
ＭＯＳＦＥＴ１０２との共通接続点の電位が３ボルトに
達する前に、ディプリーション型ＮチャネルＭＯＳＦＥ
Ｔ１０３が非導通となることによって、寄生ダイオード
が順方向バイアスされることを防止し、消費電流の増大
を防止することができる。
型ウェル濃度により決定されるが、ΔＶＴＤ＝０．５ボ
ルト，Ｖｄｄ＝３ボルトとすると、ＶＴＤが−３．５ボ
ルトより高い値であれば、出力端子Ｏに高い電圧が印加
されても、ＰチャネルＭＯＳＦＥＴ１０１とＮチャネル
ＭＯＳＦＥＴ１０２との共通接続点の電位が３ボルトに
達する前に、ディプリーション型ＮチャネルＭＯＳＦＥ
Ｔ１０３が非導通となることによって、寄生ダイオード
が順方向バイアスされることを防止し、消費電流の増大
を防止することができる。
【００２２】図２は本発明の第２の実施例の出力回路を
示す回路図である。図２において、本実施例は、ディプ
リーション型ＮチャネルＭＯＳＦＥＴ２０３に例えばＭ
ＯＳＦＥＴ１０２よりも厚いゲート絶縁膜のＭＯＳＦＥ
Ｔを用いている点が、図１と異なり、これ以外の部分
は、図１と同様な回路構成であり、動作については図１
と同様な動作をするため、ここではその説明は省略す
る。
示す回路図である。図２において、本実施例は、ディプ
リーション型ＮチャネルＭＯＳＦＥＴ２０３に例えばＭ
ＯＳＦＥＴ１０２よりも厚いゲート絶縁膜のＭＯＳＦＥ
Ｔを用いている点が、図１と異なり、これ以外の部分
は、図１と同様な回路構成であり、動作については図１
と同様な動作をするため、ここではその説明は省略す
る。
【００２３】図３に示すように、Ｐ型基板２１の主表面
に形成されたＰ型ウェル２２の主表面に薄いゲート絶縁
膜２５ａを有するＮチャネルＭＯＳＦＥＴ２３ａと、こ
れよりも厚いゲート絶縁膜２５ｂを有するＮチャネルＭ
ＯＳＦＥＴ２３ｂとを形成し、厚いゲート絶縁膜を有す
るＮチャネルＭＯＳＦＥＴ２３ｂを、図２のディプリー
ション型ＮチャネルＭＯＳＦＥＴ２０３に適用し、図２
でその他のＭＯＳＦＥＴに（ＣＭＯＳＮＡＮＤ回路１０
４及びＣＭＯＳＮＯＲ回路１０５を構成するＭＯＳＦＥ
Ｔも含めて）図３のＮチャネルＭＯＳＦＥＴ２３ａと同
一の薄いゲート絶縁膜２５ａを適用することにより、出
力端子Ｏに５ボルト等の高い電圧がバス配線を介して他
の集積回路から印加された場合でも、ゲート絶縁膜中の
電界を軽減することにより、絶縁膜の絶縁性劣化が防止
できるため、信頼性を高めることができる。一方、他の
ＭＯＳＦＥＴには薄い絶縁膜を適用して３ボルト等の低
電源電圧下でも大きなＭＯＳＦＥＴの導通時電流を確保
して高速動作を実現できるという利点が生じる。
に形成されたＰ型ウェル２２の主表面に薄いゲート絶縁
膜２５ａを有するＮチャネルＭＯＳＦＥＴ２３ａと、こ
れよりも厚いゲート絶縁膜２５ｂを有するＮチャネルＭ
ＯＳＦＥＴ２３ｂとを形成し、厚いゲート絶縁膜を有す
るＮチャネルＭＯＳＦＥＴ２３ｂを、図２のディプリー
ション型ＮチャネルＭＯＳＦＥＴ２０３に適用し、図２
でその他のＭＯＳＦＥＴに（ＣＭＯＳＮＡＮＤ回路１０
４及びＣＭＯＳＮＯＲ回路１０５を構成するＭＯＳＦＥ
Ｔも含めて）図３のＮチャネルＭＯＳＦＥＴ２３ａと同
一の薄いゲート絶縁膜２５ａを適用することにより、出
力端子Ｏに５ボルト等の高い電圧がバス配線を介して他
の集積回路から印加された場合でも、ゲート絶縁膜中の
電界を軽減することにより、絶縁膜の絶縁性劣化が防止
できるため、信頼性を高めることができる。一方、他の
ＭＯＳＦＥＴには薄い絶縁膜を適用して３ボルト等の低
電源電圧下でも大きなＭＯＳＦＥＴの導通時電流を確保
して高速動作を実現できるという利点が生じる。
【００２４】尚、図３において、２４はＮ型拡散層であ
り、２６はポリシリコンのゲート電極を示す。
り、２６はポリシリコンのゲート電極を示す。
【００２５】
【発明の効果】以上説明したように、本発明は、出力回
路と出力端子との間に第３の電界効果トランジスタを設
置し、このゲートをチップ選択信号で制御することによ
り、外部から出力端子に電源電圧より高い電圧が印加さ
れた場合にも出力端子から電源端子への電流を防止でき
るので、高い電源電圧を使用する他の集積回路とバス配
線を共用した場合にも、消費電力が増大することなく使
用できるという効果を有する。
路と出力端子との間に第３の電界効果トランジスタを設
置し、このゲートをチップ選択信号で制御することによ
り、外部から出力端子に電源電圧より高い電圧が印加さ
れた場合にも出力端子から電源端子への電流を防止でき
るので、高い電源電圧を使用する他の集積回路とバス配
線を共用した場合にも、消費電力が増大することなく使
用できるという効果を有する。
【図１】本発明の第１の実施例の出力回路を示す回路図
である。
である。
【図２】本発明の第２の実施例の出力回路を示す回路図
である。
である。
【図３】図２で示した厚いゲート絶縁膜と薄いゲート絶
縁膜とのＭＯＳＦＥＴを示す半導体基板の断面図であ
る。
縁膜とのＭＯＳＦＥＴを示す半導体基板の断面図であ
る。
【図４】従来の出力回路の出力部を示す半導体基板の断
面図である。
面図である。
【図５】図４の従来の出力回路の回路上の問題点を示す
回路図である。
回路図である。
１０１，３０１，３０５ ＰチャネルＭＯＳＦＥＴ １０２，３０２，３０６ ＮチャネルＭＯＳＦＥＴ １０３ ディプリーション型ＮチャネルＭＯＳＦＥＴ ２０３ 厚いゲート絶縁膜のディプリーション型Ｎチ
ャネルＭＯＳＦＥＴ １０４，３０３ ＣＭＯＳＮＡＮＤ回路 １０５，３０４ ＣＭＯＳＮＯＲ回路 ３０７ バス配線 ３０８ 寄生Ｐ−Ｎダイオード ２１，３１ Ｐ型基板 ２２，３２ Ｐ型ウェル ２３ａ ＮチャネルＭＯＳＦＥＴ ２３ｂ 厚いゲート絶縁膜のＮチャネルＭＯＳＦＥＴ ２４，３４ａ，３４ｂ Ｎ型絶縁層 ２５ａ，３６ ゲート絶縁膜 ２５ｂ 厚いゲート絶縁膜 ２６，３８ ポリシリコン ３３ Ｎ型ウェル ３５ａ，３５ｂ Ｐ型拡散層 ３７ａ，３７ｂ，３７ｃ メタル
ャネルＭＯＳＦＥＴ １０４，３０３ ＣＭＯＳＮＡＮＤ回路 １０５，３０４ ＣＭＯＳＮＯＲ回路 ３０７ バス配線 ３０８ 寄生Ｐ−Ｎダイオード ２１，３１ Ｐ型基板 ２２，３２ Ｐ型ウェル ２３ａ ＮチャネルＭＯＳＦＥＴ ２３ｂ 厚いゲート絶縁膜のＮチャネルＭＯＳＦＥＴ ２４，３４ａ，３４ｂ Ｎ型絶縁層 ２５ａ，３６ ゲート絶縁膜 ２５ｂ 厚いゲート絶縁膜 ２６，３８ ポリシリコン ３３ Ｎ型ウェル ３５ａ，３５ｂ Ｐ型拡散層 ３７ａ，３７ｂ，３７ｃ メタル
Claims (2)
- 【請求項１】 第１の入力信号と第２の入力信号とが供
給されるＮＡＮＤ回路と、前記第２の入力信号と逆相の
第３の入力信号と前記第１の入力信号とが供給されるＮ
ＯＲ回路と、第１の電源端子と第２の電源端子との間に
直列接続して設けられたエンハンスメント型Ｐチャネル
電界効果トランジスタとエンハンスメント型Ｎチャネル
電界効果トランジスタと、前記エンハンスメント型Ｐチ
ャネル電界効果トランジスタと前記エンハンスメント型
Ｎチャネル電界効果トランジスタとの共通接続点にドレ
イン又はソースが接続され、かつ前記第２の入力信号が
ゲートに供給され、かつソース又はドレインが出力端子
に接続されたディプリーション型Ｎチャネル電界効果ト
ランジスタとを備え、前記ＮＡＮＤ回路の出力が前記エ
ンハンスメント型Ｐチャネル電界効果トランジスタのゲ
ートに接続され、前記ＮＯＲ回路の出力が前記エンハン
スメント型Ｎチャネル電界効果トランジスタのゲートに
接続されたことを特徴とする出力回路。 - 【請求項２】 ディプリーション型Ｎチャネル電界効果
トランジスタのゲート絶縁膜は、ＮＡＮＤ回路及びＮＯ
Ｒ回路を構成する電界効果トランジスタのゲート絶縁膜
よりも厚い膜厚を有する請求項１に記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317020A JP3018794B2 (ja) | 1992-11-26 | 1992-11-26 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317020A JP3018794B2 (ja) | 1992-11-26 | 1992-11-26 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164364A JPH06164364A (ja) | 1994-06-10 |
| JP3018794B2 true JP3018794B2 (ja) | 2000-03-13 |
Family
ID=18083527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4317020A Expired - Fee Related JP3018794B2 (ja) | 1992-11-26 | 1992-11-26 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018794B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7101090B2 (ja) * | 2018-09-12 | 2022-07-14 | 株式会社東芝 | 半導体装置 |
-
1992
- 1992-11-26 JP JP4317020A patent/JP3018794B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06164364A (ja) | 1994-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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