JP3067805B2 - 半導体チップ上でより高い電圧をスイッチングするための回路装置の作動方法 - Google Patents
半導体チップ上でより高い電圧をスイッチングするための回路装置の作動方法Info
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- JP3067805B2 JP3067805B2 JP8521358A JP52135896A JP3067805B2 JP 3067805 B2 JP3067805 B2 JP 3067805B2 JP 8521358 A JP8521358 A JP 8521358A JP 52135896 A JP52135896 A JP 52135896A JP 3067805 B2 JP3067805 B2 JP 3067805B2
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- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Description
【発明の詳細な説明】 本発明は、半導体チップ上で高い電圧をスイッチング
するための回路装置であって、第１の高い電位に対する
端子と第１の低い電位に対する端子との間に接続されて
いる第１のｐチャネルトランジスタおよび第１のｎチャ
ネルトランジスタから成る第１の直列回路と、第１の高
い電位に対する前記の端子と第１の入力端子との間に接
続されている第２のｐチャネルトランジスタおよび第２
のｎチャネルトランジスタから成る第２の直列回路とを
有し、第１の直列回路の両トランジスタの接続点が第２
のＰチャネルトランジスタのゲート端子と接続されてお
り、また出力信号に対する端子を形成し、第２の直列回
路の両トランジスタの接続点が第１のｐチャネルトラン
ジスタのゲート端子と接続されており、また第２のｎチ
ャネルトランジスタのゲート端子が第２の入力端子を形
成する回路装置を作動させるための方法に関する。
するための回路装置であって、第１の高い電位に対する
端子と第１の低い電位に対する端子との間に接続されて
いる第１のｐチャネルトランジスタおよび第１のｎチャ
ネルトランジスタから成る第１の直列回路と、第１の高
い電位に対する前記の端子と第１の入力端子との間に接
続されている第２のｐチャネルトランジスタおよび第２
のｎチャネルトランジスタから成る第２の直列回路とを
有し、第１の直列回路の両トランジスタの接続点が第２
のＰチャネルトランジスタのゲート端子と接続されてお
り、また出力信号に対する端子を形成し、第２の直列回
路の両トランジスタの接続点が第１のｐチャネルトラン
ジスタのゲート端子と接続されており、また第２のｎチ
ャネルトランジスタのゲート端子が第２の入力端子を形
成する回路装置を作動させるための方法に関する。
このような回路装置は文献「プロシーディングス・ア
イ・エス・エス・シー・シー（Proceedings ISSCC）」
1991年、第260頁から知られている。ここでは第１のｎ
チャネルトランジスタのゲート端子が第１のｐチャネル
トランジスタのゲート端子と接続されている。さらに第
１の低い電位は接地電位に等しい。
イ・エス・エス・シー・シー（Proceedings ISSCC）」
1991年、第260頁から知られている。ここでは第１のｎ
チャネルトランジスタのゲート端子が第１のｐチャネル
トランジスタのゲート端子と接続されている。さらに第
１の低い電位は接地電位に等しい。
半導体チップ上に集積された回路では、TTLおよびCMO
Sにおけるたとえば＋5Vおよび0Vの通常の作動電圧のほ
かに、明らかにより高いまたは負であってもよい別の電
圧を供給すること、チップ上で作動電圧から発生するこ
と、および場合によってはスイッチオンおよびスイッチ
オフすることがしばしば必要である。このような半導体
チップがたとえばEPROM、EEPROMまたはフラッシュ−メ
モリのような不揮発性メモリを含んでいるならば、その
ためにプログラミング電圧が必要とされ、この電圧は12
Vないし20Vの範囲内の値を有していなければならず、ま
たはメモリコンセプトに応じて負であってもよい。公知
の回路装置はより高いプログラミング電圧をスイッチン
グする役割をする。しかしこの公知の回路装置によって
は負の電圧はスイッチングできない。
Sにおけるたとえば＋5Vおよび0Vの通常の作動電圧のほ
かに、明らかにより高いまたは負であってもよい別の電
圧を供給すること、チップ上で作動電圧から発生するこ
と、および場合によってはスイッチオンおよびスイッチ
オフすることがしばしば必要である。このような半導体
チップがたとえばEPROM、EEPROMまたはフラッシュ−メ
モリのような不揮発性メモリを含んでいるならば、その
ためにプログラミング電圧が必要とされ、この電圧は12
Vないし20Vの範囲内の値を有していなければならず、ま
たはメモリコンセプトに応じて負であってもよい。公知
の回路装置はより高いプログラミング電圧をスイッチン
グする役割をする。しかしこの公知の回路装置によって
は負の電圧はスイッチングできない。
本発明の課題は、半導体チップ上でより高い電圧をス
イッチングするための回路装置であって、正の電圧も負
の電圧もスイッチング可能であり、またその際に横方向
の電流が生じない回路装置の作動方法を提供することに
ある。
イッチングするための回路装置であって、正の電圧も負
の電圧もスイッチング可能であり、またその際に横方向
の電流が生じない回路装置の作動方法を提供することに
ある。
この課題は、冒頭に記載した種類の回路装置におい
て、請求項１に記載されている特徴により解決される。
本発明の有利な実施態様は従属請求項に記載されてい
る。
て、請求項１に記載されている特徴により解決される。
本発明の有利な実施態様は従属請求項に記載されてい
る。
本発明による回路装置の作動方法によればは追加的な
回路費用なしに非反転スイッチとしてまたは反転スイッ
チとして簡単に使用できる。機能は４つの入力端子に与
えられる電圧にのみ、またはどのようにこれらが一括接
続されているかについてのみ関係している。スイッチン
グすべき電圧がスイッチオンの際に緩やかに立上るラン
プ状の経過を有すると特に有利である。半導体チップの
論理部分における基板バイアス電圧の発生を避けるた
め、ｎ基板において第１の高い電位と接続されているｐ
チャネルトランジスタを、またｐ基板において第１の低
い電位と接続されているｎチャネルトランジスタを、基
板から他方の導電形の領域により絶縁されている基板と
等しい導電形のウェル内に形成すると有利である。
回路費用なしに非反転スイッチとしてまたは反転スイッ
チとして簡単に使用できる。機能は４つの入力端子に与
えられる電圧にのみ、またはどのようにこれらが一括接
続されているかについてのみ関係している。スイッチン
グすべき電圧がスイッチオンの際に緩やかに立上るラン
プ状の経過を有すると特に有利である。半導体チップの
論理部分における基板バイアス電圧の発生を避けるた
め、ｎ基板において第１の高い電位と接続されているｐ
チャネルトランジスタを、またｐ基板において第１の低
い電位と接続されているｎチャネルトランジスタを、基
板から他方の導電形の領域により絶縁されている基板と
等しい導電形のウェル内に形成すると有利である。
以下図面に示す実施例により本発明を一層詳細に説明
する。
する。
図１は３状態法を有する本発明による方法が実施され
る回路装置の概略図、 図２は非反転スイッチを示し、 図３は反転スイッチを示し、 図４はテクノロジー的に実現するための可能性を示す
図面である。
る回路装置の概略図、 図２は非反転スイッチを示し、 図３は反転スイッチを示し、 図４はテクノロジー的に実現するための可能性を示す
図面である。
図１による本発明による方法が実施される回路装置で
は第１の高い電位VH1に対する端子と第１の低い電位VL1
に対する端子との間に第１のｐチャネルトランジスタP1
および第１のｎチャネルトランジスタN1から成る直列回
路が接続されている。両トランジスタの接続点は出力端
子Ａを形成する。第１の高い電位VH1に対する端子と第
１のｐチャネルトランジスタP1のゲート端子との間に第
２のｐチャネルトランジスタP2の負荷区間が接続されて
いる。この第２のｐチャネルトランジスタP2のゲート端
子は出力端子Ａと接続されている。第１のｐチャネルト
ランジスタP1のゲート端子はさらに第２のｎチャネルト
ランジスタN2の負荷区間を介して第１の入力端子E1と接
続されている。この第２のｎチャネルトランジスタN2の
ゲート端子は第２の入力端子E2と接続されている。第１
のｎチャネルトランジスタN1のゲート端子と第１の低い
電位VL1に対する端子との間に第３のｎチャネルトラン
ジスタN3の負荷区間が接続されている。この第３のｎチ
ャネルトランジスタN3のゲート端子は同じく出力端子Ａ
と接続されており、他方において第１のｎチャネルトラ
ンジスタN1のゲート端子は第３のｐチャネルトランジス
タP3の負荷区間を介して第３の入力端子E3と接続されて
いる。第３のｐチャネルトランジスタP3のゲート端子は
第４の入力端子E4と接続されている。このような回路装
置により入力端子E1ないしE4における電位の適当な選択
により第１の高い電位VH1もしくは第１の低い電位VL1を
出力端子Ａに印加することもできるし、または出力端子
Ａが高抵抗にスイッチングされ得る。この回路装置の特
別な利点は、第１の低い電位VL1が負の値をとり得るこ
とである。
は第１の高い電位VH1に対する端子と第１の低い電位VL1
に対する端子との間に第１のｐチャネルトランジスタP1
および第１のｎチャネルトランジスタN1から成る直列回
路が接続されている。両トランジスタの接続点は出力端
子Ａを形成する。第１の高い電位VH1に対する端子と第
１のｐチャネルトランジスタP1のゲート端子との間に第
２のｐチャネルトランジスタP2の負荷区間が接続されて
いる。この第２のｐチャネルトランジスタP2のゲート端
子は出力端子Ａと接続されている。第１のｐチャネルト
ランジスタP1のゲート端子はさらに第２のｎチャネルト
ランジスタN2の負荷区間を介して第１の入力端子E1と接
続されている。この第２のｎチャネルトランジスタN2の
ゲート端子は第２の入力端子E2と接続されている。第１
のｎチャネルトランジスタN1のゲート端子と第１の低い
電位VL1に対する端子との間に第３のｎチャネルトラン
ジスタN3の負荷区間が接続されている。この第３のｎチ
ャネルトランジスタN3のゲート端子は同じく出力端子Ａ
と接続されており、他方において第１のｎチャネルトラ
ンジスタN1のゲート端子は第３のｐチャネルトランジス
タP3の負荷区間を介して第３の入力端子E3と接続されて
いる。第３のｐチャネルトランジスタP3のゲート端子は
第４の入力端子E4と接続されている。このような回路装
置により入力端子E1ないしE4における電位の適当な選択
により第１の高い電位VH1もしくは第１の低い電位VL1を
出力端子Ａに印加することもできるし、または出力端子
Ａが高抵抗にスイッチングされ得る。この回路装置の特
別な利点は、第１の低い電位VL1が負の値をとり得るこ
とである。
第１の高い電位VH1を出力端子Ａに印加するために
は、第２の入力端子E2に第１の入力端子E1における電位
よりも高い電位が与えられなければならない。その際に
さらに第１の入力端子E1における電位は第１の高い電位
VH1よりも低くなければならない。それにより第２のｎ
チャネルトランジスタN2が導通状態にスイッチングさ
れ、それによって第１のｐチャネルトランジスタP1も導
通状態にスイッチングされる。出力端子Ａはこうして第
１の高い電位VH1の値をとり、またそれによって第２の
ｐチャネルトランジスタP2も導通状態にスイッチング
し、それによって第１のｐチャネルトランジスタはその
導通状態にロックされる。同時に第４の入力端子E4にお
ける電位が第３の入力端子E3における電位よりも大きい
かまたはそれに等しいならば、第３のｐチャネルトラン
ジスタP3は阻止し、他方において第３のｎチャネルトラ
ンジスタN3は出力端子Ａにおける従ってまたそのゲート
端子における高い電位に基づいて導通し、また第１のｎ
チャネルトランジスタN1のゲート端子を第１の低い電位
VL1にさせ、それによって第１のｎチャネルトランジス
タN1は確実に阻止し、また第３のｎチャネルトランジス
タN3によりこの位置にロックされる。
は、第２の入力端子E2に第１の入力端子E1における電位
よりも高い電位が与えられなければならない。その際に
さらに第１の入力端子E1における電位は第１の高い電位
VH1よりも低くなければならない。それにより第２のｎ
チャネルトランジスタN2が導通状態にスイッチングさ
れ、それによって第１のｐチャネルトランジスタP1も導
通状態にスイッチングされる。出力端子Ａはこうして第
１の高い電位VH1の値をとり、またそれによって第２の
ｐチャネルトランジスタP2も導通状態にスイッチング
し、それによって第１のｐチャネルトランジスタはその
導通状態にロックされる。同時に第４の入力端子E4にお
ける電位が第３の入力端子E3における電位よりも大きい
かまたはそれに等しいならば、第３のｐチャネルトラン
ジスタP3は阻止し、他方において第３のｎチャネルトラ
ンジスタN3は出力端子Ａにおける従ってまたそのゲート
端子における高い電位に基づいて導通し、また第１のｎ
チャネルトランジスタN1のゲート端子を第１の低い電位
VL1にさせ、それによって第１のｎチャネルトランジス
タN1は確実に阻止し、また第３のｎチャネルトランジス
タN3によりこの位置にロックされる。
第４の入力端子E4における電位が第３の入力端子E3に
おける電位よりも小さく、かつ第２の入力端子E2におけ
る電位が第１の入力端子E1における電位よりも小さく選
ばれるならば、同様にして第１の低い電位VL1が出力端
子Ａに印加される。
おける電位よりも小さく、かつ第２の入力端子E2におけ
る電位が第１の入力端子E1における電位よりも小さく選
ばれるならば、同様にして第１の低い電位VL1が出力端
子Ａに印加される。
本発明による方法が実施される回路装置は、出力端子
Ａに印加すべき電位が入力端子E1ないしE4における電位
の印加の後に初めてスイッチオンされ、および／または
ランプ状の経過を有する、すなわち突変的にスイッチオ
ンされずに徐々に終値に高められるならば、特に有利に
作動する。これにより特に確実な作動が可能となる。
Ａに印加すべき電位が入力端子E1ないしE4における電位
の印加の後に初めてスイッチオンされ、および／または
ランプ状の経過を有する、すなわち突変的にスイッチオ
ンされずに徐々に終値に高められるならば、特に有利に
作動する。これにより特に確実な作動が可能となる。
図１に示す回路装置の特別な変形例が図２に示されて
いる。ここでは入力端子E2およびE4は一括接続されてお
り、また制御電圧Vinを与えられている。第１の入力端
子E1には第１の低い電位VL1よりも大きいかそれに等し
い第２の低い電位VL2が与えられており、他方において
第４の入力端子E4には第１の高い電位VH1よりも小さい
かそれに等しい第２の高い電位VH2が与えられている。
この変形例は制御信号Vinに関して非反転性のスイッチ
となる。なぜならば、この制御信号Vinのレベルか第２
の高い電位VH2に等しいときに、出力端子Ａが第１の高
い電位VH1の値をとる（およびその逆）からである。
いる。ここでは入力端子E2およびE4は一括接続されてお
り、また制御電圧Vinを与えられている。第１の入力端
子E1には第１の低い電位VL1よりも大きいかそれに等し
い第２の低い電位VL2が与えられており、他方において
第４の入力端子E4には第１の高い電位VH1よりも小さい
かそれに等しい第２の高い電位VH2が与えられている。
この変形例は制御信号Vinに関して非反転性のスイッチ
となる。なぜならば、この制御信号Vinのレベルか第２
の高い電位VH2に等しいときに、出力端子Ａが第１の高
い電位VH1の値をとる（およびその逆）からである。
それと対照的に図３は制御信号Vinに関して反転性の
スイッチを示す。そのために第１および第３の入力端子
E1、E3が一括接続されており、また制御電圧Vinを与え
られており、他方において第２の入力端子E2には第２の
高い電位VH2が、また第４の入力端子E4には第２の低い
電位VL2が与えられている。第２の電位の値に対しては
図２による回路の際と同じ条件が当てはまる。
スイッチを示す。そのために第１および第３の入力端子
E1、E3が一括接続されており、また制御電圧Vinを与え
られており、他方において第２の入力端子E2には第２の
高い電位VH2が、また第４の入力端子E4には第２の低い
電位VL2が与えられている。第２の電位の値に対しては
図２による回路の際と同じ条件が当てはまる。
上記の回路装置は確かに一般的に応用可能であるが、
特に有利な仕方でフラッシュ−メモリにおけるワード線
の駆動のために適している。そこでは第２の高い電位VH
2はチップの供給電圧であり、また第２の低い電位VL2は
基準電位である。第１の高い電位VH1は消去電圧であ
り、また第１の低い電位VL1はプログラミング電圧であ
る。さらに第２の正の電圧が読出し電圧としてワード線
上にスイッチングされなければならない。これは、消去
電圧の代わりにこの読出し電圧が第１の高い電位として
選ばれることによって行われる。反転または非反転スイ
ッチとしての本発明による方法が実施される回路装置の
選ばれた変形例に関係してこのようにして制御信号Vin
の適当な選択によりそれぞれ所望の電圧がワード線上に
スイッチングされ得る。
特に有利な仕方でフラッシュ−メモリにおけるワード線
の駆動のために適している。そこでは第２の高い電位VH
2はチップの供給電圧であり、また第２の低い電位VL2は
基準電位である。第１の高い電位VH1は消去電圧であ
り、また第１の低い電位VL1はプログラミング電圧であ
る。さらに第２の正の電圧が読出し電圧としてワード線
上にスイッチングされなければならない。これは、消去
電圧の代わりにこの読出し電圧が第１の高い電位として
選ばれることによって行われる。反転または非反転スイ
ッチとしての本発明による方法が実施される回路装置の
選ばれた変形例に関係してこのようにして制御信号Vin
の適当な選択によりそれぞれ所望の電圧がワード線上に
スイッチングされ得る。
回路装置の技術的実現は標準CMOSにより可能である。
その際ｎまたはｐウェル法では、基板電位が最も低い
（最も負の）電圧または最も高い（最も正の）電圧にし
なければならないことに注意する必要がある。第１の低
い電位が第２の低い電位よりも小さく、かつｎウェルが
設けられている場合、または第１の高い電位が第２の高
い電位よりも小さく、かつｐウェルが設けられている場
合には、このことは、（第１および第２の低い電位と接
続されている）半導体チップの論理部分におけるｎチャ
ネルまたはｐチャネルトランジスタが基板バイアス電圧
を与えられていることを意味する。いわゆる“三重ウェ
ル”法により論理部分におけるこの基板バイアス電圧は
避けられる。図４中に示されているようなｐ基板では、
第１および第３のｎチャネルトランジスタが絶縁された
ｐウィル内に実現されるので、論理トランジスタに対す
る基板電位は第２の低い電位、通常は接地電位にあり得
る。ｎ基板では、相応に第１および第２のｐチャネルト
ランジスタが絶縁されたｎウェル内に位置しなければな
らないであろう。
その際ｎまたはｐウェル法では、基板電位が最も低い
（最も負の）電圧または最も高い（最も正の）電圧にし
なければならないことに注意する必要がある。第１の低
い電位が第２の低い電位よりも小さく、かつｎウェルが
設けられている場合、または第１の高い電位が第２の高
い電位よりも小さく、かつｐウェルが設けられている場
合には、このことは、（第１および第２の低い電位と接
続されている）半導体チップの論理部分におけるｎチャ
ネルまたはｐチャネルトランジスタが基板バイアス電圧
を与えられていることを意味する。いわゆる“三重ウェ
ル”法により論理部分におけるこの基板バイアス電圧は
避けられる。図４中に示されているようなｐ基板では、
第１および第３のｎチャネルトランジスタが絶縁された
ｐウィル内に実現されるので、論理トランジスタに対す
る基板電位は第２の低い電位、通常は接地電位にあり得
る。ｎ基板では、相応に第１および第２のｐチャネルト
ランジスタが絶縁されたｎウェル内に位置しなければな
らないであろう。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/10
Claims (6)
- 【請求項１】第１の高い電位に対する端子（VH1）と第
１の低い電位に対する端子（VL1）との間に接続されて
いる第１のｐチャネルトランジスタ（P1）および第１の
ｎチャネルトランジスタ（N1）から成る第１の直列回路
と、第１の高い電位に対する端子（VH1）と第１の入力
端子（E1）との間に接続されている第２のｐチャネルト
ランジスタ（P2）および第２のｎチャネルトランジスタ
（N2）から成る第２の直列回路とを有し、 第１の直列回路の両トランジスタ（P1、N1）の接続点が
第２のｐチャネルトランジスタ（P2）のゲート端子と接
続され、また出力信号に対する端子（Ａ）を形成し、 第２の直列回路の両トランジスタの接続点（P2、N2）が
第１のｐチャネルトランジスタ（P1）のゲート端子と接
続され、 また第２のｎチャネルトランジスタ（N2）のゲート端子
が第２の入力端子（E2）を形成し、さらに、 第３のｐチャネルトランジスタ（P3）および第３のｎチ
ャネルトランジスタ（N3）から成る第３の直列回路が第
３の入力端子（E3）と第１の低い電位に対する端子（VL
1）との間に接続され、 第１の直列回路の両トランジスタ（P1、N1）の接続点が
第３のｎチャネルトランジスタ（N3）のゲート端子と接
続され、 第３の直列回路の両トランジスタ（P3、N3）の接続点が
第１のｎチャネルトランジスタ（N1）のゲート端子と接
続され、 第３のｐチャネルトランジスタ（P3）のゲート端子が第
４の入力端子（E4）を形成する半導体チップ上で高い電
圧をスイッチングするための回路装置の作動方法におい
て、 先ず入力端子（E1,E2,E3,E4）に半導体チップ（VCC,VS
S）の動作電圧と同じかより小さな値を持った電圧を与
え、 入力端子（E1,E2,E3,E4）に電圧を印加した後初めて、
第一の回路端子（VH1）に動作電圧（VCC）より大きな電
圧か、もしくは第二の回路端子（VL1）に負の電圧を印
加することを特徴とする方法。 - 【請求項２】スイッチングのための回路装置の回路端子
（VH1,VH2）に印加する電圧を、導通後緩やかにその最
終値迄上昇させることを特徴とする請求項１記載の方
法。 - 【請求項３】スイッチングのための回路装置の第２およ
び第４の入力端子（E2、E4）が互いに接続され、制御信
号（Vin）に対する端子を形成し、 第１の入力端子（E1）が第１の低い電位（VL1）に等し
いかそれよりも大きい第２の低い電位（VL2）に対する
端子であり、 第３の入力端子（E3）が第１の高い電位（VH1）に等し
いかそれよりも小さい第２の高さ電位（VH2）に対する
端子である ことを特徴とする請求項１または２記載の方法。 - 【請求項４】スイッチングのための回路装置の第１およ
び第３の入力端子（E1、E3）が互いに接続され、制御信
号（Vin）に対する端子を形成し、 第２の入力端子（E2）が第１の高い電位（VH1）に等し
いかそれよりも小さい第２の高い電位（VH2）に対する
端子であり、 第４の入力端子（E4）が第１の低い電子（VL1）に等し
いかそれよりも大きい第２の低い電位（VL2）に対する
端子である ことを特徴とする請求項１または２記載の方法。 - 【請求項５】スイッチングのための回路装置のｐ導電形
の基板内にトランジスタを形成する際に、第１および第
３のｎチャネルトランジスタ（N1、N3）をｐ基板から絶
縁されたｐウェル内に設けることを特徴とする請求項１
ないし４の１つに記載の方法。 - 【請求項６】スイッチングのための回路装置のｎ導電形
の基板内にトランジスタを形成する際に、第１および第
２のｐチャネルトランジスタ（P1、P2）をｎ基板から絶
縁されたｎウェル内に設けることを特徴とする請求項１
ないし５の１つに記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19500393A DE19500393C1 (de) | 1995-01-09 | 1995-01-09 | Schaltungsanordnung zum Schalten höherer Spannungen auf einem Halbleiterchip und Verfahren zu dessen Betreiben |
| DE19500393.4 | 1995-01-09 | ||
| PCT/DE1995/001804 WO1996021971A1 (de) | 1995-01-09 | 1995-12-15 | Schaltungsanordnung zum schalten höherer spannungen auf einem halbleiterchip und verfahren zu dessen betreiben |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10501112A JPH10501112A (ja) | 1998-01-27 |
| JP3067805B2 true JP3067805B2 (ja) | 2000-07-24 |
Family
ID=7751149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8521358A Expired - Fee Related JP3067805B2 (ja) | 1995-01-09 | 1995-12-15 | 半導体チップ上でより高い電圧をスイッチングするための回路装置の作動方法 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US6154084A (ja) |
| EP (1) | EP0803148B1 (ja) |
| JP (1) | JP3067805B2 (ja) |
| KR (1) | KR100358254B1 (ja) |
| CN (1) | CN1177427A (ja) |
| AT (1) | ATE252786T1 (ja) |
| DE (2) | DE19500393C1 (ja) |
| ES (1) | ES2210322T3 (ja) |
| RU (1) | RU2127942C1 (ja) |
| UA (1) | UA55377C2 (ja) |
| WO (1) | WO1996021971A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3532181B2 (ja) * | 2001-11-21 | 2004-05-31 | 沖電気工業株式会社 | 電圧トランスレータ |
| KR100768240B1 (ko) * | 2006-09-19 | 2007-10-17 | 삼성에스디아이 주식회사 | 전압 레벨 변환 회로 |
| JP2009224833A (ja) * | 2008-03-13 | 2009-10-01 | Oki Semiconductor Co Ltd | 入力バッファ回路及びこれを用いた入力装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0082208B1 (de) * | 1981-12-17 | 1985-11-21 | Deutsche ITT Industries GmbH | Integrierter CMOS-Schaltkreis |
| JPS60113397A (ja) * | 1983-11-24 | 1985-06-19 | Fujitsu Ltd | プログラマブルリ−ドオンリメモリ装置 |
| US4656373A (en) * | 1984-11-26 | 1987-04-07 | Rca Corporation | High-speed voltage level shift circuit |
| US5266848A (en) * | 1990-03-28 | 1993-11-30 | Hitachi, Ltd. | CMOS circuit with reduced signal swing |
| US5153451A (en) * | 1991-08-19 | 1992-10-06 | Motorola, Inc. | Fail safe level shifter |
| US5723980A (en) * | 1995-06-07 | 1998-03-03 | Aerogage Corporation | Clearance measurement system |
-
1995
- 1995-01-09 DE DE19500393A patent/DE19500393C1/de not_active Expired - Fee Related
- 1995-12-15 KR KR1019970704659A patent/KR100358254B1/ko not_active IP Right Cessation
- 1995-12-15 AT AT95941590T patent/ATE252786T1/de active
- 1995-12-15 JP JP8521358A patent/JP3067805B2/ja not_active Expired - Fee Related
- 1995-12-15 UA UA97063399A patent/UA55377C2/uk unknown
- 1995-12-15 EP EP95941590A patent/EP0803148B1/de not_active Expired - Lifetime
- 1995-12-15 CN CN95197745A patent/CN1177427A/zh active Pending
- 1995-12-15 RU RU97113748A patent/RU2127942C1/ru active
- 1995-12-15 WO PCT/DE1995/001804 patent/WO1996021971A1/de active IP Right Grant
- 1995-12-15 ES ES95941590T patent/ES2210322T3/es not_active Expired - Lifetime
- 1995-12-15 DE DE59510811T patent/DE59510811D1/de not_active Expired - Lifetime
-
1997
- 1997-07-09 US US08/890,247 patent/US6154084A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0803148A1 (de) | 1997-10-29 |
| RU2127942C1 (ru) | 1999-03-20 |
| WO1996021971A1 (de) | 1996-07-18 |
| EP0803148B1 (de) | 2003-10-22 |
| DE59510811D1 (de) | 2003-11-27 |
| UA55377C2 (uk) | 2003-04-15 |
| KR19980701270A (ko) | 1998-05-15 |
| JPH10501112A (ja) | 1998-01-27 |
| DE19500393C1 (de) | 1996-02-22 |
| ES2210322T3 (es) | 2004-07-01 |
| US6154084A (en) | 2000-11-28 |
| ATE252786T1 (de) | 2003-11-15 |
| CN1177427A (zh) | 1998-03-25 |
| KR100358254B1 (ko) | 2002-12-18 |
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