KR19980701270A - 반도체 칩 상에서 비교적 높은 전압을 스위칭하기 위한 회로 배치 및 상기 회로 배치를 운용하기 위한 방법(circuit for switching high voltages on a semiconductor chip, and method of operating the circuit) - Google Patents

반도체 칩 상에서 비교적 높은 전압을 스위칭하기 위한 회로 배치 및 상기 회로 배치를 운용하기 위한 방법(circuit for switching high voltages on a semiconductor chip, and method of operating the circuit) Download PDF

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Abstract

높은 양 및 음의 전압을 회로 배치의 출력 단자(A)로 스위치하기 위하여, 제1의 p-채널 트랜지스터(P1) 및 제1의 n-채널 트랜지스터(N1)는 이들 전압을 위하여 단자(VH1, VL1) 사이에 직렬로 배치된다. 두 트랜지스터들의 게이트들은 각각 다른 전도형의 트랜지스터들(N2, P3)의 로드 패스를 통하여 제1 및 제3의 입력 단자(E1, E3)와 연결된다. 이 트랜지스터들의 게이트들은 각각 제2 및 제4의 입력 단자(E2, E4)와 연결된다. 제1의 p-채널 트랜지스터(P1) 및 제1의 n-채널 트랜지스터(P1, N1)는 각각 동일한 전도형의 트랜지스터들(P2, N3)의 로드 패스를 통하여 록크될 수 있는데, 그 로드 패스들은 각각 제1의 p-채널 트랜지스터의 게이트 단자 및 제1의 n-채널 트랜지스터의 게이트 단자 그리고 양의 고전위 단자 및 음의 고전위 단자(VH1, VL1) 사이에 연결되며 그 트랜지스터들(P2, N3)의 게이트들은 출력 단자(A)와 연결된다. 입력 단자에서의 전위에 따라, 양의 고전위 또는 음의 고전위는 출력 단자(A)로 스위치 될 수 있다.

Description

반도체 칩 상에서 비교적 높은 전압을 스위칭하기 위한 회로 배치 및 상기 회로 배치를 운동하기 위한 방법
그런 회로 배치는 ISSCC 1991 회보, 260 쪽에 개시되어 있다. 이 경우, 제1의 n-채널 트랜지스터의 게이트 단자는 제1의 p-채널 트랜지스터의 게이트 단자와 연결되어 있다. 또한, 제1의 저전위는 접지 전위와 동일하다.
반도체 칩 상에 집적된 회로의 경우, 종종 통상의 동작 전압, 예를 들면, TTL 및 CMOS를 위한 +5V 및 0V에 더하여 추가 전압의 제공이 필요한데, 그 추가 전압은 비교적 높거나 또는 음(negative)의 것일 수 있고, 또는 동작 전압으로부터 칩상에 상기 추가 전압을 발생시키기 위한 것이며, 만약 적당하다면, 그들을 스위치 온 그리고 오프하기 위한 것일 수 있다. 만약 그런 반도체 칩이 EPROMs, EEPROMs 또는 플래쉬 메모리와 같은 비휘발성 메모리들을 포함한다면, 프로그래밍 전압들은 12V 내지 20V 범위의 값을 가져야 하며, 또는 메모리 개념에 따라서 음의 것일 수도 있다. 공지된 회로 배치는 비교적 높은 프로그래밍 전압을 스위치하는 역할을 한다. 그러나, 음의 전압은 이 공지된 회로 배치에 의하여 스위치 될 수 없다.
본 발명은 반도체 칩 상에서 비교적 높은 전압을 스위칭하기 위한 회로 배치 및 상기 회로 배치를 운용하기 위한 방법에 관한 것인데, 그것은 제1의 p-채널 트랜지스터 및 제1의 n-채널 트랜지스터로 구성되어 있으며 제1의 고전위용 단자와 제1의 저전위용 단자 사이에 연결되어 있는 제1의 직렬회로를 구비하고, 제2의 p-채널 트랜지스터 및 제2의 n-채널 트랜지스터로 구성되어 있으며 제1의 고전위용 단자와 제1의 입력 단자 사이에 연결되어 있는 제2의 직렬회로를 구비하며, 제1의 직렬 회로의 두 트랜지스터들의 접점은 제2의 p-채널 트랜지스터의 게이트 단자에 연결되며 출력 신호를 위한 단자를 형성하며, 제2의 직렬 회로의 두 트랜지스터들의 접점은 제1의 p-채널 트랜지스터의 게이트 단자에 연결되며 제2의 n-채널 트랜지스터는 제2의 입력 신호를 형성한다.
본 발명은 또한 그런 회로 배치를 운용하기 위한 방법과 관련된다.
도 1은 삼상 옵션(tristate option)을 가진 본 발명에 따른 회로 배치의 일반도.
도 2는 비반전 스위치에 관한 도면.
도 3은 반전 스위치에 관한 도면.
도 4는 기술적 구현에 있어서의 옵션들에 관한 도면.
본 발명의 목적은 반도체 칩 상에서 비교적 높은 전압을 스위칭하기 위한 회로 배치를 명시하기 위한 것인데 여기에서 양 및 음의 전압 모두가 스위치될 수 있으며 또한 동시에 병렬-패스(parallel-path) 전류로부터 자유롭다. 본 발명의 다른 목적은 이 회로를 운용할 수 있는 방법을 명시하는 것이다.
일반적인 유형의 회로 배치의 경우에, 본 발명은 청구항 1의 특이한 성질에 의하여 이루어진다. 그런 회로 배치를 운용하기 위한 방법은 청구항 4 및 5에 명시되어 있다. 본 발명의 진보적 이점은 종속항에서 언급된다.
본 발명에 따른 회로 배치는, 회로의 측면에서 부가적인 부담이 없이, 비전환 스위치(non-inverting switch) 또는 전환 스위치처럼, 단순한 방법으로 사용될 수 있다. 기능성은 오로지 4개의 입력 단자에게 가해지는 전압에 의존하거나 또는 어떻게 후자의 것들이 상호 연결되어 있는가에만 의존한다. 만약 스위치될 전압이 스위치-온 동안에 램프 프로필(ramp profile)을 가지고 있다면 특별히 이점을 얻을 수 있다. 반도체 칩상의 논리부에서의 기판 바이어스 전압을 피하기 위하여, n-형 기판의 경우에는 제1의 고전위와 연결된 p-채널 트랜지스터를, 그리고 p-형 기판의 경우에는 기판과 동일한 전도 유형의 트러프(trough)에 있는 제1의 저전위와 연결된 n-채널 트랜지스터를 구축하는 것이 유리한데, 그 트러프는 다른 전도 유형의 기판으로부터 지역에 의하여 기판으로부터 절연되어 있다.
본 발명은 도면을 참조하면서 더욱 상세하게 설명될 것이다.
도1에서 보인바와 같은 본 발명에 따른 회로 배치에 있어서, 제1의 p-채널 트랜지스터(P1) 및 제1의 n-채널 트랜지스터(N1)로 구성된 직렬회로는 제1의 고전위 단자(VH1) 및 제1의 저전위 단자(VL1) 사이에 연결된다. 두 개의 트랜지스터의 접점은 출력 단자(A)를 형성한다. 제2의 p-채널 트랜지스터(P2)의 로드 패스(load path)는 제1의 고전위 단자(VH1) 및 제1의 p-채널 트랜지스터(P1)의 게이트 단자 사이에 연결된다. 이 제 2의 p-채널 트랜지스터(P2)의 게이트 단자는 출력단자(A)에 연결된다. 제1의 p-채널 트랜지스터(P1)의 게이트 단자는 부가적으로 제2의 n-채널 트랜지스터(N2)의 로드 패스를 통하여 제1의 입력 단자(E1)와 연결된다. 이 제2의 n-채널 트랜지스터(N2)의 게이트 단자는 제2의 입력 단자(E2)와 연결된다. 제3의 n-채널 트랜지스터(N3)의 로드 패스는 제1의 n-채널 트랜지스터(N1)의 게이트 단자 및 제1의 저전위 단자(VL1) 사이에 연결된다. 이 제3의 n-채널 트랜지스터(N3)의 게이트 단자도 마찬가지로 출력 단자(A)와 연결되며, 제1의 n-채널 트랜지스터(N1)의 게이트 단자는 제3의 p-채널 트랜지스터(P3)의 로드 패스를 통하여 제3의 입력 단자(E3)와 연결된다. 제3의 p-채널 트랜지스터(P3)의 게이트 단자는 제4의 입력 단자(E4)와 연결된다. 이 회로 배치를 가지고, 입력 단자들(E1 내지 E4)에서 적당한 전위의 선택에 의하여 제1의 고전위(VH1) 또는 제1의 저전위(VL1)가 출력 단자(A)로 스위치 되는 것이 가능하며, 또한 출력 단자(A)는 고 임피던스로 스위치될 수 있다. 이 회로 배치의 특별한 이점은 제1의 저전위(VL1)가 음의 값인 것으로 생각할 수 있다는 것이다.
제1의 고전위(VH1)를 출력 단자(A)로 스위치하기 위하여, 제1의 입력 단자(E1)에 대한 것보다 더 높은 전위를 제2의 입력 단자(E2)에 인가하여야 한다. 이 경우, 제1의 입력 단자(E1)에서의 전위는 또한 제1의 p-채널 트랜지스터(P1)보다 낮아야 한다. 결과적으로, 제2의 n-채널 트랜지스터(P2)는 스위치 온 되고, 그러므로써 제1의 p-채널 트랜지스터(P1)는 또한 스위치 온된다. 출력 단자(A)는 경고적으로 제1의 고전위(VH1)의 값을 가지며 따라서 제2의 p-채널 트랜지스터(P2)를 스위치 온하며, 그러므로써 제1의 p-채널 트랜지스터는 그 위치에서 록크된다. 만약 동시에 제4의 입력 단자(E4)에서의 전위가 제3의 입력 단자(E3)에서의 전위와 같거나 크다면, 제3의 p-채널 트랜지스터(P3)가 스위치 오프하고, 반면에 제3의 n-채널 트랜지스터(N3)는 출력 단자(A)에서의 높은 전위 때문에 스위치 온되고 그러므로써 그 게이트 단자에서 제1의 n-채널 트랜지스터(N1)의 게이트 단자를 제1의 저전위(VL1)로 끌어당기며, 그러므로써 제1의 n-채널 트랜지스터(N1)는 신뢰성 있게 스위치 오프하며 제3의 n-채널 트랜지스터(N3)에 의하여 이 위치에서 록크된다.
만약 제4의 입력 단자(E4)에서의 전위가 제3의 입력 단자(E3)에서의 전위보다 낮게 선택된다면, 그리고 제2의 입력 단자(E2)에서의 전위가 제1의 입력 단자(E1)에서의 전위보다 낮게 선택된다면, 제1의 저전위(VL1)는 출력 단자(A)로 동일한 방식으로 스위치된다.
만약 출력 단자(A)로 스위치되어야 하는 전위가 입력 단자들(E1 내지 E4)에게 전위가 가해진 후까지 스위치 온 되지 아니한다면 그리고/또는 램프 프로필을 가진다면, 즉, 갑자기 스위치 온 되지 아니하고 점차적으로 그 최종 값까지 증가시킨다면 본 발명에 따른 회로 배치는 특별한 이점을 가지고 운용된다. 특별히 신뢰할 만한 동작은 이것 때문에 가능하다.
도 1에서 보인 바와 같이 본 발명에 따른 회로 배치의 특별한 변형은 도 2에 도시되어 있다. 여기에서, 입력 단자들(E2 및 E3)은 상으로 연결되어 있고 그들에게 가해진 제어 신호(Vin)를 가진다. 제1의 저전위(VL1)와 같거나 큰 제2의 저전위(VL2)는 제1의 입력 단자(E1)에 가해지며, 제1의 고전위(VH1)와 같거나 큰 제2의 고전위(VH1)는 제4의 입력 단자에 가해진다. 제2의 고전위(VH2)와 동일한 이 제어 신호(Vin)의 레벨이 주어진 상황하에서 출력 단자(A)에 관해서 제1의 고전위(VH1)를 가지기 때문에 이 변형은 비반전 스위치를 나타내며, 그 역도 마찬가지이다.
반면에, 도 3은 제어 신호(Vin)에 관한 전환 스위치를 보여준다. 이 목적을 위하여, 제1 및 제3입력 단자(E1, E3)는 상호 연결되어 있으며, 그들에게 가해진 제어 신호(Vin)를 가지고 있고, 제2의 고전위(VH2)는 제2의 입력 단자(E2)에 개해지고 제2의 저전위(VL2)는 제4의 입력 단자(E4)에 가해진다. 제2의 전위의 값을 위하여, 도 2에 따른 회로를 위한 것과 같이 동일한 조건을 가한다.
비록 이미 설명된 회로 배치가 일반적으로 사용될 수 있다고 하더라도, 플래쉬 메모리에서의 워드라인을 구동시키기 위한 특별히 이로운 방법에 적당하다. 그 경우, 제2의 고전위(VH2)는 칩의 전원 전압이며 제2의 저전위(VL2)는 기준전위이다. 제1의 고전위(VH1)는 소거 전압이며 제1의 저전위(VL1)는 프로그래밍 전압이다. 또한, 읽기 전압과 같이 제2의 양의 전압을 워드 라인으로 스위치하는 것이 가능하여야만 한다. 이것은 소거 전압 대신에 이 읽기 전압을 제1의 고전위가 되도록 선택함으로써 이루어진다. 전환 스위치로서 또는 비전환 스위치로서 선택되었던 본 발명에 따른 회로 배치의 변형에 따라서, 적당한 제어 신호(Vin)의 선택을 하고 각 경우에 희망하는 전압을 워드라인으로 스위치 함으로써 그것은 결과적으로 가능하게 된다.
회로 배치의 기술적인 구현은 표준 CMOS를 사용함으로써 가능하다. n형 및 p형 트러프(trough) 기술의 경우에 있어서, 기판 전위는 각각 최하(가장 음의 것) 및 최고(최고의 양의 것) 전압이어야 한다. 제1의 저전위가 제2의 저준위보다 낮고 n형 트러프가 구비된 때 그리고/또는 제1의 고전위가 제2의 고전위보다 높고 p형 트러프가 구비된 때, 이것이 의미하는 것은(제1 및 제2의 저전위가 구비된) 반도체 칩의 논리부에 있는 n-채널 그리고/또는 p-채널 트랜지스터들이 그들에게 가해진 기핀 바이어스 전압을 가진다는 것이다. 논리부에 있는 이 기판 바이어스 전압은 소위 트리플 웰(triple well) 기법에 의하여 피할 수 있다. p형 기판의 경우, 도 4에 도시된 바와 같이, 제1 및 제3의 n-채널 트랜지스터는 절연된 p형 트러프에서 구현되며, 결과로써 논리 트랜지스터들을 위한 기판 전위는 제2의 저전위, 즉 일반적으로 접지 전위에 있을 수 있다. n형 기판의 경우, 제1 및 제2 p-채널 트랜지스터는 절연된 n형 트러프에 적절히 놓여야만 할 것이다.

Claims (8)

  1. 반도체 칩 상에서 비교적 높은 전압을 스위칭하기 위한 회로 배치로서, 제1의 p-채널 트랜지스터(P1) 및 제1의 n-채널 트랜지스터(N1)로 구성된 제1의 직렬 회로를 구비하여 제1의 고전위 단자(VH1) 및 제1의 저전위 단자(VL1) 사이에 연결되며, 제2의 p-채널 트랜지스터(P2) 및 제2의 n-채널 트랜지스터(N2)로 구성된 제1의 직렬회로를 구비하여 제1의 고전위 단자(VH1) 및 제1의 입력 단자(E1) 사이에 연결되며, 제1의 직렬회로의 상기 두 개의 트랜지스터들(P1, N1)의 접점은 제2의 p-채널 트랜지스터(P2)의 게이트 단자에 연결되고 출력 신호를 위한 단자(A)를 형성하며, 제2의 직렬회로의 상기 트랜지스터들(P2, N2)의 접점은 상기 제1의 p-채널 트랜지스터(P1)의 게이트 단자에 연결되며, 상기 제2의 n-채널 트랜지스터(N2)의 게이트 단자는 제2의 입력 단자(E2)를 형성하는 회로 배치에 있어서,
    제3의 p-채널 트랜지스터(P3)로 형성된 제3의 직류회로와 제3의 n-채널 트랜지스터(N3)는 제3의 입력 단자(E3)와 상기 제1의 저전위 단자(VL1) 사이에 연결되며, 제1의 직렬회로의 상기 두 개의 트랜지스터들(P1, N1)의 접점은 상기 제3의 n-채널 트랜지스터(N3)의 게이트 단자에 연결되고, 제3의 직렬회로의 상기 트랜지스터들(P3, N3)의 접점은 상기 제1의 n-채널 트랜지스터(N1)의 게이트 단자에 연결되며, 상기 제3의 p-채널 트랜지스터(P3)는 제4의 입력 단자(E4)를 형성하는 특징으로 하는 회로 배치.
  2. 제1항에 있어서,
    상기 제2 및 제4의 입력 단자들(E2, E4)은 서로 연결되어 있고 제어 신호(Vin)를 위한 단자를 형성하며,
    상기 제1의 입력 단자(E1)는 상기 제1의 저전위(VL1)보다 크거나 같은 제2의 저전위(VL2)를 위한 단자이며, 그리고
    상기 제3의 입력 단자(E3)는 제1의 고전위(VH1)보다 작거나 같은 제2의 고전위 (VH2)를 위한 단자인 것을 특징으로 하는 회로 배치.
  3. 제1항에 있어서,
    상기 제1 및 제3의 입력 단자들(E1, E3)은 서로 연결되어 있고 제어 신호(Vin)를 위한 단자를 형성하며,
    상기 제2의 입력 단자(E2)는 상기 제1의 고전위(VH1)보다 작거나 같은 제2의 고전위(VH2)를 위한 단자이며, 그리고
    상기 제4의 입력 단자(E4)는 제1의 저전위(VL1)보다 작거나 같은 제2의 저전위(VL2)를 위한 단자인 것을 특징으로 하는 회로 배치.
  4. 제1 내지 3항 중의 어느 한 항에 있어서,
    p-형(p-conducting) 기판에서 상기 트랜지스터들의 기술적인 구현을 하는 경우에, 상기 제1 및 제3의 n-채널 트랜지스터들(N1, N3)은 p형 기판으로부터 절연 된 p형 트러프(trough)에 구축되는 것을 특징으로 하는 회로 배치.
  5. 제1 내지 제3항 중의 어느 한 항에 있어서,
    n-형(n-conducting) 기판에서 상기 트랜지스터들의 기술적인 구현을 하는 경우에, 상기 제1 및 제2의 p-채널 트랜지스터들(P1, P2)은 n형 기판으로부터 절연된 p형 트러프(trough)에 구축되는 것을 특징으로 하는 회로 배치.
  6. 제1 내지 5항 중의 어느 한 항에 따른 회로 배치를 운용하는 방법에 있어서,
    상기 제1의 전위들(VH1, VL1)은 본래 스위치-온 후에 램프 프로필(ramp profile)을 가지는 것을 특징으로 하는 회로 배치 운용방법.
  7. 제1 내지 5항 중의 어느 한 항에 따른 회로 배치를 운용하는 방법에 있어서,
    상기 회로 배치의 작동시작 동안에 상기 제2의 전위들(VH2, VL2)이 먼저 가해지고 상기 제1의 전위들(VH1, VL1)이 그 다음에 가해지는 것을 특징으로 하는 회로 배치 운용방법.
  8. 제7항에 있어서,
    상기 제1의 전위들(VH1, VL1)은 본래 스위치-온 후에 램프 프로필(ramp profile)을 가지는 것을 특징으로 하는 회로 배치 운용방법.
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