KR100429895B1 - 복수개의 출력을 가지는 레벨 시프터 - Google Patents

복수개의 출력을 가지는 레벨 시프터 Download PDF

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Abstract

본 발명은 저전압 회로부와 고전압 회로부를 인터페이스하기 위하여 복수개의 전압 레벨을 가지는 복수개의 출력전압을 제공하는 레벨 시프터에 관한 것으로서, 입력신호와 제1전원을 입력받아 상기 입력신호에 대응하여 접지 전압 혹은 상기 제1전원과 같은 전압 레벨을 가지는 제1출력전압을 출력하고 제2출력전압의 전압 레벨을 결정하는 제1 및 제2제어신호를 생성하는 제1레벨시프터; 및 상기 제1전원 그리고 상기 제1전원과 상이한 전압 레벨을 가지는 제2전원을 입력받아 상기 제1 및 제2제어신호에 대응하여 상기 제1전원 혹은 제2전원중 하나와 같은 전압 레벨을 가지는 제2출력전압을 출력하는 출력신호생성부;를 포함하는 것을 특징으로 하며, 하나의 레벨 시프터 회로가 입력되는 전원에 따라 다양한 레벨을 가지는 전압들을 출력할 수 있으므로 저전압 회로부와 고전압 회로부의 인터페이스를 매우 용이하게 할 수 있고, 응용면에 있어서도 많은 장점이 있다.

Description

복수개의 출력을 가지는 레벨 시프터{Level shifter having a plurlity of outputs}
본 발명은 레벨 시프터에 관한 것으로서, 특히 복수개의 레벨을 가지는 출력 전압을 복수개 생성하는 레벨 시프터에 관한 것이다.
도 1을 참조하면 알 수 있듯이, 레벨 시프터는 일반적으로 저전압(VDDL)과 고전압(VDDH)이 혼재된 회로에서 저전압으로 구동되는 회로부와 고전압으로 구동되는 회로부를 중간에서 인터페이스하기 위하여 사용된다.
그러나 종래의 전압 레벨 시프터는 입력신호에 따라 출력전압이 0 볼트와 그 전압 레벨 시프터에 인가되는 전원중 하나만을 출력한다. 따라서 여러개의 레벨을 가지는 전압이 필요한 경우에는 최소한 2개 이상의 전압 레벨 시프터가 필요한 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 복수개의 레벨을 가지는 복수개의 출력전압을 생성하는 레벨 시프터를 제공하는데 있다.
도 1은 논리 레벨로 동작하는 회로부와 고전압 레벨로 동작하는 회로부가 레벨 시프터로 인터페이스되는 것을 보여주는 블럭도이다.
도 2는 본 발명에 의한 레벨 시프터의 블럭도이다.
도 3은 도 2의 상세 회로도이다.
도 4는 본 발명에 의한 레벨 시프터의 입력과 출력신호의 파형을 보여주는 도면이다.
도 5는 본 발명에 의한 레벨 시프터의 동작을 시뮬레이션한 결과를 보여주는 파형이다.
상기의 기술적 과제를 이루기 위하여 본 발명에 의한 레벨 시프터는 입력신호와 제1전원을 입력받아 상기 입력신호에 대응하여 접지 전압 혹은 상기 제1전원과 같은 전압 레벨을 가지는 제1출력전압을 출력하고 제2출력전압의 전압 레벨을 결정하는 제1 및 제2제어신호를 생성하는 제1레벨시프터; 및 상기 제1전원 그리고 상기 제1전원과 상이한 전압 레벨을 가지는 제2전원을 입력받아 상기 제1 및 제2제어신호에 대응하여 상기 제1전원 혹은 제2전원중 하나와 같은 전압 레벨을 가지는 제2출력전압을 출력하는 출력신호생성부;를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 의한 레벨 시프터의 바람직한 일 실시예를 상세히 설명하도록 한다.
도 2는 본 발명에 의한 레벨 시프터의 블럭도이며, 도 3은 도 2의 상세 회로도이다. 본 실시예에서 2개의 입력전원이 들어가는데, 상기 제1전원(VDDH;도 4에서 '최고전압'으로 표현)은 제2전원보다 높은 레벨을 가지며, 제2전원(VDDL;도 4에서 '중간전압'으로 표현)은 접지전압과 제1입력전원 사이의 레벨을 가지는 것으로 전제하고 기능설명을 하도록 한다. 먼저 도 2를 참조하면, 제1레벨시프터(203)는 입력신호(IN)와 제1전원(VDDH)을 수신한다.이 때 제1전원은 레벨 시프터가 연결되는 고전압 회로부와의 인터페이스에 필요한 전압레벨을 가진다. 제1레벨시프터(203)는 입력신호(IN)에 대응하여 예를들면, 입력신호가 논리 "로우(0)"인 경우에는 접지 전원 (0볼트)을, 논리 "하이(1)"인 경우에는 제1전원과 같은 전압 레벨을 가지는 제1출력전압(OUT1)을 출력한다. 또한 제2출력전압(OUT2)을 생성하는 출력신호생성부를 제어하기 위한 제1제어신호와 제2제어신호를 출력한다. 출력신호생성부(201)는 제1전원과 제2전원을 수신하여 제1레벨 시프터(203)에서 출력하는 제1제어신호와 제2제어신호에 대응하여 제2출력전원(OUT2)을 생성한다. 이 제2출력전원(OUT2)은 제1전원 혹은 제2전원과 같은 레벨을 가진다. 결과적으로 입력신호(IN)의 논리 레벨에 따라 서로 상이한 전압 레벨을 가지는 제1출력전압(OUT1)과 제2출력전압(OUT2)이 동시에 생성이 된다.
상기의 일 실시예를 보다 구체적으로 도 3을 참조하면서 설명하도록 한다. 도 2의 출력전압생성부(201)는 2개의 PMOS 트랜지스터(301,303)로 구성할 수 있다. 또 제1레벨시프터(203)는 2개의 PMOS 트랜지스터 즉 제1 및 제2PMOS 트랜지스터 (305,307)와 2개의 NMOS 트랜지스터 즉 제1 및 제2NMOS 트랜지스터(309,311), 그리고 1개의 인버터(313)로 구성할 수 있다. MOS 트랜지스터 구조에서 소스(source)와 기판(substrate 또는 body)사이의 PN접합, 그리고 드레인(drain)과 기판사이의 PN접합에는 역방향 바이어스가 반드시 인가되어야 한다. 그런데 본 발명의 일 실시예에서는 제1 및 제2PMOS 트랜지스터(305,307)의 소스에는 동일한 입력전원(VDDH)이 인가되고, 제1출력전압(OUT1)도 최대값이 VDDH이므로, 소스와 바디 및 드레인과 바디의 PN 접합은 역방향 바이어스를 위하여 바디를 소스에 연결한다. 그러나 제3PMOS 트랜지스터(301)와 제4PMOS 트랜지스터(303)의 소스에는 각기 다른 입력전압이 인가되고, 제2출력전압(OUT2)도 VDDH와 VDDL사이에서 천이하므로 소스와 바디 및 드레인과 바디의 PN 접합은 역방향 바이어스를 위하여 바디를 플로팅(floating)시킨다. 한편 제1 및 제2NMOS 트랜지스터(309,311)는 씬 게이트(thin gate)MOS 트랜지스터 혹은 씩크 게이트(thick gate)MOS 트랜지스터 중 어느 하나로도 구현할 수 있다. 씩크 게이트(thick gate)MOS 트랜지스터로 구현하게 되면 게이트의 항복 전압(breakdown voltage)이 높아서 고전압을 인가할 수 있다. 한편 도 2에 도시된 제1제어신호는 제1PMOS 트랜지스터(305)의 드레인과 제1NMOS 트랜지스터(309)의 드레인 및 제2PMOS 트랜지스터(307)의 게이트에 공통으로 연결된 신호로서 입력(IN)신호에 대응한 각 트랜지스터의 온/오프에 따라 제3PMOS 트랜지스터(301)의 동작을 제어한다. 또한 도 2에 도시된 제2제어신호는 별도의 회로로 구성할 수도 있으나 본 발명의 실시예에서는 제1출력전압(OUT1)과 같은 신호로서 제4PMOS 트랜지스터(303)의 동작을 제어한다.
이하 도 3을 참조하면서 구체적인 동작을 살펴본다. 먼저 제1레벨시프터 (203)의 구체적인 동작을 살펴본다. 논리신호 레벨(여기에서는 VDDL과 같은 레벨을 가지는 것으로 함)을 가지는 입력(IN)이 제1NMOS(309)의 게이트에 연결되고, 인버터(313)를 통하여 반전된 입력(IN)신호는 제2NMOS 트랜지스터(311)의 게이트에 연결된다. 그리고 제1NMOS 트랜지스터(309)와 제2NMOS 트랜지스터(311)의 드레인은 공통으로 접지된다. 먼저 입력(IN)이 논리신호 로우(LOW)이면 제1NMOS 트랜지스터(309)는 오프(OFF)되고 제2NMOS 트랜지스터(311)는 온(ON)된다. 그 결과 제1PMOS 트랜지스터(305)는 온 되고, 제2PMOS 트랜지스터(307)은 오프되어 제1출력전압(OUT1)은 0볼트가 된다. 또한 동시에 제3PMOS 트랜지스터(301)는 오프되고 제4PMOS 트랜지스터(303)는 온 되므로 그 결과 제2출력전압(OUT2)는 제1입력전원 (VDDH)이 출력되게 된다.
다음으로 입력(IN)이 논리 신호 "하이(High)"인 경우를 살펴본다. 먼저 입력(IN)이 논리신호 하이(여기서는 VDDL과 같은 레벨 전압) 이면 제1NMOS 트랜지스터(309)는 온 되고 제2NMOS 트랜지스터(311)는 오프된다. 그 결과 제1PMOS 트랜지스터(305)는 오프가 되고 제2PMOS 트랜지스터(307)은 온되어 제1출력전압(OUT1)은 제1전원(VDDH)이 된다. 또한 동시에 제3PMOS 트랜지스터(301)는 온 되고 제4PMOS 트랜지스터(303)는 오프가 되므로 그 결과 제2출력전압(OUT2)은 제2전원(VDDL)을 출력하게 된다. 이와 같이 본 발명에 의한 레벨 시프터는 서로 상이한 레벨을 가지는 제1출력전압(OUT1)과 제2출력전압(OUT2)을 동시에 생성하게 된다.
상기와 같은 구성을 가진 본 발명에 의한 레벨 시프터의 입출력 파형을 도 4 및 도 5에 보였다. 도 4는 본 발명에 의한 레벨 시프터의 입력과 출력신호의 파형을 보여주는 도면이고, 도 5는 본 발명에 의한 레벨 시프터의 동작을 시뮬레이션한보여주는 파형이다. 입력(501)이 논리 "로우"일 때 제1출력전압(OUT1, 503)은 0볼트, 제2출력전압(OUT2, 505)은 제1입력전원(VDDH,507)가 출력되고, 입력이 논리 "하이"일 때 제1출력전압(OUT1)은 제1입력전원(VDDH), 제2출력전압(OUT2)은 제2입력전원(VDDL,507)이 출력됨을 알 수 있다. 이 예에서 제1입력전원(VDDH,507)은 10볼트, 제2입력전원(VDDL)은 5볼트이다. 한편 상기 일 실시예의 구성에 있어서, 제1 내지 제4PMOS 트랜지스터 그리고 제1 및 제2NMOS 트랜지스터로 한정하여 설명하였으나 각각의 트랜지스터는 각 단자의 연결을 재구성함으로써 다른 유형의 3단자 소자를 이용하여 구현할 수도 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 복수개의 레벨을 가지는 출력전압을 생성하는 레벨 시프터에 의하면, 하나의 레벨 시프터 회로로 입력되는 전원에 따라 다양한 레벨을 가지는 전압을 출력할 수 있으므로 저전압 회로부와 고전압 회로부의 인터페이스를 매우 용이하게 할 수 있고, 다양하게 응용을 할 수 있는 장점이 있다.

Claims (12)

  1. 입력신호와 제 1 전원을 받아들여, 상기 입력신호의 값에 따라 접지전압 또는 상기 제 1 전원과 동일한 전압 레벨을 갖는 제 1 출력전압을 발생하고, 제 2 출력전압의 발생을 제어하는 제 1 및 제 2 제어신호를 발생하는 레벨시프팅부; 및
    상기 제 1 전원과, 상기 제 1 전원과 상이한 전압 레벨을 가지는 제 2 전원을 입력받고, 상기 제 1 및 제 2 제어신호에 응답해서 상기 제 1 전원 또는 제 2 전원과 동일한 전압 레벨을 가지는 제 2 출력전압을 발생하는 출력신호생성부를 포함하되,
    상기 상기 레벨시프팅부는, 드레인과 게이트가 서로 교차하여 연결되는 제1 및 제2PMOS트랜지스터; 상기 입력신호가 게이트에 연결되고 소스는 접지되며 드레인은 상기 제1PMOS트랜지스터의 드레인에 연결되는 제1NMOS트랜지스터; 상기 입력신호를 반전하여 출력하는 인버터; 및 상기 인버터의 출력신호가 게이트에 연결되고 소스는 접지되며 드레인은 상기 제2PMOS트랜지스터의 드레인에 연결되는 제2NMOS트랜지스터로 구성되고,
    상기 출력신호생성부는, 각각의 소스에 상기 제1 및 제2전원이 연결되고, 각각의 게이트로 입력되는 상기 제1 및 제2제어신호에 응답하여, 공통으로 연결된 드레인을 통해 상기 제2출력전압을 생성하는 제3 및 제4PMOS트랜지스터로 구성되는 것을 특징으로 하는 레벨 시프터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 및 제2PMOS트랜지스터는 바디(body)가 소스에 연결된 고전압 PMOS트랜지스터인것을 특징으로 하는 레벨 시프터.
  5. 제1항에 있어서,
    상기 제3 및 제4PMOS트랜지스터는 바디가 플로팅(floating)되어 있는 고전압 PMOS트랜지스터인것을 특징으로 하는 레벨 시프터.
  6. 서로 교차하여 연결된 드레인 및 게이트와, 제 1 전원이 인가되는 소오스를 구비한 제 1 및 제 2 트랜지스터;
    입력신호에 응답하여 소정의 전압 레벨을 가지는 제 1 및 제 2 제어신호를 출력하는 제어부;
    제 2 전원과 연결된 소오스, 상기 제 1 트랜지스터의 드레인 및 상기 제 1 제어신호가 연결된 게이트, 및 상기 제 1 제어신호에 응답해서 복수개의 레벨을 가지는 제 2 출력전압을 발생하는 드레인을 구비한 제3트랜지스터; 및
    상기 제1전원이 연결된 소오스, 상기 제2트랜지스터의 드레인과 상기 제2제어신호가 연결된 게이트, 및 상기 제2제어신호에 응답해서 상기 제2출력전압을 발생하는 드레인을 구비한 제4트랜지스터를 포함하는 것을 특징으로 하는 레벨 시프터.
  7. 제 6 항에 있어서, 상기 제어부는
    상기 입력신호를 반전하여 출력하는 인버터;
    상기 입력신호와 연결된 게이트, 접지전압과 연결된 소오스, 및 상기 입력신호에 응답해서 상기 제1제어신호를 발생하는 드레인을 구비한 제5트랜지스터; 및
    상기 인버터의 출력과 연결된 게이트, 상기 접지전압과 연결된 소오스, 및 상기 인버터의 출력에 응답해서 상기 제2제어신호를 발생하는 드레인을 구비한 제6트랜지스터를 포함하는 것을 특징으로 하는 레벨 시프터.
  8. 제 7 항에 있어서,
    상기 제5 및 제6트랜지스터는 NMOS트랜지스터인것을 특징으로 하는 레벨 시프터.
  9. 제 6 항에 있어서,
    상기 제1 및 제2트랜지스터는 PMOS트랜지스터인것을 특징으로 하는 레벨 시프터.
  10. 제9항에 있어서,
    상기 제1 및 제2트랜지스터는 바디(body)가 소스에 연결된 고전압 PMOS트랜지스터인것을 특징으로 하는 레벨 시프터.
  11. 제6항에 있어서,
    상기 제3 및 제4트랜지스터는 PMOS트랜지스터인것을 특징으로 하는 레벨 시프터.
  12. 제11항에 있어서,
    상기 제3 및 제4트랜지스터는 바디가 플로팅(floating)되어있는 고전압 PMOS트랜지스터인것을 특징으로 하는 레벨 시프터.
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