JPH10285911A - チャージポンプ回路および論理回路 - Google Patents

Abstract

(57)【要約】 【課題】 電圧変換における損失が小さく、１Ｖ以下の
低い電源電圧を用いても高い効率で昇降圧された電圧を
高速に供給できるチャージポンプ回路を提供する。 【解決手段】 チャージポンプ回路は、第１制御端子Ｇ
１ａ、Ｇ２ａを有する第１スイッチング素子Ｑ１ａ、Ｑ
２ａと、第２制御端子Ｇ３ａ，Ｇ４ａを有する第２スイ
ッチング素子Ｑ３ａ、Ｑ４ａと、前記第１および第２ス
イッチング素子に接続されたノードＮ１ａ、Ｎ２ａとを
含む第１ポンプ１ａを備え、前記チャージポンプ回路
は、前記第１および第２のスイッチング素子が第１およ
び第２駆動電圧信号に応答して相補的に動作することに
より、電源電圧Ｖｄｄを出力電圧Ｖｐｐに変換し、前記
出力電圧Ｖｐｐを出力端子Ｎｐｐを介して出力し、前記
ノードＮ１ａ、Ｎ２ａと前記第１制御端子Ｇ１ａ、Ｇ２
ａとは電気的にアイソレートされており、前記ノードＮ
１ａ、Ｎ２ａと前記第２制御端子Ｇ３ａ，Ｇ４ａとは電
気的にアイソレートされている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャージポンプ回
路に関し、特に、半導体集積回路において、外部から供
給される電源電圧に対して、昇圧または降圧された電源
を発生するチャージポンプ回路に関する。

【０００２】

【従来の技術】ＤＲＡＭやフラッシュメモリーでは、構
造的に、あるいは高速化のために、昇圧電源や降圧電源
が必要である。昇降圧電源を効率的に内部電源回路によ
り発生させることは、チップの付加価値を高めるうえで
重要である。

【０００３】昇降圧電源をチップ上で発生させる方法と
して、一般にチャージポンプ回路が用いられる。集積回
路上のチャージポンプ回路では、通常、整流素子として
トランジスタが用いられる。

【０００４】従来、例えば特開平第６−１４５２９号公
報に示されるようなチャージポンプ回路が開示されてい
る。以下、この従来技術について図面を参照しながら説
明する。

【０００５】図１８は、上記公報に記載のチャージポン
プ回路（昇圧回路）の回路図である。図１９は、図１８
のチャージポンプ回路の動作波形を示す図である。チャ
ージポンプ回路は、整流トランジスタＱ１およびＱ２、
プリチャージトランジスタＱ３およびＱ４、キャパシタ
Ｃ１およびＣ２を含む。

【０００６】第１駆動電圧を有する信号φ１および第２
駆動電圧を有する信号φ２に応答して、整流トランジス
タＱ１、プリチャージトランジスタＱ３、および整流ト
ランジスタＱ２、プリチャージトランジスタＱ４が相補
的に動作することにより、電源電圧Ｖｄｄが出力電圧Ｖ
ｐｐに変換される。

【０００７】信号φ１の電圧が上昇すると、キャパシタ
Ｃ１によってノードＮ１の電位が上昇する。ノードＮ１
は、トランジスタＱ１のゲートに接続されている。ノー
ドＮ１に生じた電荷は、信号φ１がＨレベル（ここでは
Ｖｄｄ）である間は２Ｖｄｄに保持され、トランジスタ
Ｑ１のゲートの電位が十分に高まる。その結果、ノード
Ｎ１の電荷が出力ノードＮｐｐに転送される。

【０００８】

【発明が解決しようとする課題】しかし、例えばプリチ
ャージトランジスタＱ３については、ノードＮ２に生じ
た電荷が出力ノードＮｐｐに出力されるので、ノードＮ
２の電位は時間の経過とともに低下する。特に、電源電
圧Ｖｄｄが低い場合にはプリチャージトランジスタＱ３
のゲート電位の上昇が不十分になる。したがってプリチ
ャージトランジスタＱ３は、ノードＮ１をＶｄｄまでプ
リチャージすることが不可能になる。このため、次にキ
ャパシタＣ１が駆動されてもノードＮ１の電位が２Ｖｄ
ｄまで上昇しない。この結果、チャージポンプ回路から
は理想的な状態よりも少ない電荷しか出力できず、電圧
変換における損失が大きくなるという課題が生じる。

【０００９】また、チャージポンプ回路が仮に理想的に
動作したとしても、トランジスタＱ１〜Ｑ４のゲートの
電位振幅は、Ｖｄｄ（ゲートの電位はＶｄｄ〜２Ｖｄｄ
の範囲なので）以下にしかならない。このため、電源電
圧Ｖｄｄが１Ｖを下回る低電圧の条件下では、トランジ
スタＱ１〜Ｑ４のオン・オフの電流差が小さくなる。こ
の結果、キャパシタＣ１およびＣ２に蓄えられた電荷を
高速に出力ノードＮｐｐに転送することができないとい
う課題が生じる。

【００１０】さらに、チャージポンプ回路を駆動するタ
イミング制御回路ＴＭＧおよびドライバ回路ＩＶ１およ
びＩＶ２に関しても、電源電圧Ｖｄｄが１Ｖを下回る低
電圧の条件下では、負荷の大きなチャージポンプ回路を
高速に駆動することができない。このため、チャージポ
ンプ回路から十分な電流が取り出せないという課題が生
じる。

【００１１】本発明は、上記課題を解決するためになさ
れたものである。

【００１２】本発明の目的は、電圧変換における損失が
小さいチャージポンプ回路を提供することにある。

【００１３】本発明の他の目的は、１Ｖ以下の低い電源
電圧を用いても高い効率で昇降圧された電圧を高速に供
給できるチャージポンプ回路を提供することにある。

【００１４】

【課題を解決するための手段】本発明に係るチャージポ
ンプ回路は、第１制御端子を有する第１スイッチング素
子と、第２制御端子を有する第２スイッチング素子と、
前記第１および第２スイッチング素子に接続されたノー
ドとを含む第１ポンプを備えたチャージポンプ回路であ
って、前記チャージポンプ回路は、前記第１および第２
のスイッチング素子が第１および第２駆動電圧信号に応
答して相補的に動作することにより、入力電圧を出力電
圧に変換し、前記出力電圧を出力端子を介して出力し、
前記ノードと前記第１制御端子とは電気的にアイソレー
トされており、前記ノードと前記第２制御端子とは電気
的にアイソレートされている。これにより本発明の目的
が達成される。

【００１５】前記第１のスイッチング素子は、第１およ
び第２整流トランジスタを含み、前記第１制御端子は、
第１および第２整流制御端子を含み、前記第２のスイッ
チング素子は、第１および第２プリチャージトランジス
タを含み、前記第２制御端子は、第１および第２プリチ
ャージ制御端子を含み、前記ノードは、第１および第２
ノードを含み、前記第１および第２ノードのそれぞれは
第１および第２キャパシタに接続されており、第１状態
において、前記第１整流トランジスタは、前記第１キャ
パシタに蓄積された電荷を前記出力端子に供給し、前記
第２プリチャージトランジスタは、前記入力電圧を前記
第２キャパシタに供給し、第２状態において、前記第２
整流トランジスタは、前記第２キャパシタに蓄積された
電荷を前記出力端子に供給し、前記第１プリチャージト
ランジスタは、前記入力電圧を前記第１キャパシタに供
給し、前記第１ノードと前記第２プリチャージ制御端子
と、および前記第２ノードと前記第１プリチャージ制御
端子とは電気的にアイソレートされていてもよい。

【００１６】前記チャージポンプ回路は、前記第１およ
び第２制御端子を駆動する第２ポンプをさらに備えてお
り、前記第２ポンプは、第１および第２サブトランジス
タと第１および第２サブキャパシタとを有しており、前
記第１および第２サブトランジスタは、第１および第２
サブ制御端子を有しており、前記第１整流制御端子、前
記第２プリチャージ制御端子および前記第２サブ制御端
子を含む第１制御端子群は、前記第１サブキャパシタを
介して前記第１駆動電圧信号を受け取り、前記第２整流
制御端子、前記第１プリチャージ制御端子および前記第
１サブ制御端子を含む第２制御端子群は、前記第２サブ
キャパシタを介して前記第２駆動電圧信号を受け取って
もよい。

【００１７】前記第１制御端子群および前記第２制御端
子群は、前記入力電圧の振幅よりも拡大された振幅を有
する電圧を受け取ってもよい。

【００１８】前記第２ポンプは、第１および第２スイッ
チング素子が確実にオフ状態になるように、所定の電圧
に十分近い第１電圧を発生する手段をさらに備えてお
り、前記第１制御端子群は、前記第１状態では前記入力
電圧より高い第２電圧を受け取り、前記第２状態では前
記第１電圧を受け取り、前記第２制御端子群は、前記第
１状態では前記第１電圧を受け取り、前記第２状態では
前記第２電圧を受け取ってもよい。

【００１９】前記第２ポンプは、第１および第２スイッ
チング素子が確実にオフ状態になるように、所定の電圧
に十分近い第１電圧を発生する手段をさらに備えてお
り、前記第１制御端子群は、前記第１状態では接地電位
より低い第２電圧を受け取り、前記第２状態では前記第
１電圧を受け取り、前記第２制御端子群は、前記第１状
態では前記第１電圧を受け取り、前記第２状態では前記
第２電圧を受け取ってもよい。

【００２０】前記第１制御端子群は、前記第１状態では
前記入力電圧より高い第１電圧を受け取り、前記第２状
態では前記入力電圧と実質的に等しい第２電圧を受け取
り、前記第２制御端子群は、前記第１状態では前記第２
電圧を受け取り、前記第２状態では前記第１電圧を受け
取ってもよい。

【００２１】前記第１制御端子群は、前記第１状態では
接地電位より低い第１電圧を受け取り、前記第２状態で
は前記入力電圧と実質的に等しい第２電圧を受け取り、
前記第２制御端子群は、前記第１状態では前記第２電圧
を受け取り、前記第２状態では前記第１電圧を受け取っ
てもよい。

【００２２】前記第１スイッチング素子は、整流トラン
ジスタを含み、前記第１制御端子は、整流制御端子を含
み、前記第２スイッチング素子は、プリチャージトラン
ジスタを含み、前記第２制御端子は、プリチャージ制御
端子を含み、前記ノードはキャパシタに接続されてお
り、第１状態において、前記整流トランジスタは、前記
キャパシタに蓄積された電荷を前記出力端子に供給し、
第２状態において、前記プリチャージトランジスタは、
前記入力電圧を前記第１キャパシタに供給し、前記ノー
ドと前記プリチャージ制御端子とは電気的にアイソレー
トされていてもよい。

【００２３】本発明に係る論理回路は、第１電圧を第２
電圧に変換する電圧変換回路と、第１電圧を電源電圧と
して動作する第１回路部と、第２電圧を電源電圧として
第２回路部とを備え、前記第１回路部の消費電力は前記
第２回路部の消費電力より大きい。これにより、上記目
的が達成される。

【００２４】前記第１回路部のスイッチ切換の発生確率
は、前記第２回路部のスイッチ切換の発生確率より大き
くてもよい。

【００２５】前記第１回路部が駆動する負荷は、前記第
２回路部が駆動する負荷より大きくれもよい。

【００２６】前記電圧変換回路は、前記第１電圧を前記
第２電圧に昇圧してもよい。

【００２７】前記電圧変換回路は、前記第１電圧を前記
第２電圧に降圧してもよい。

【００２８】前記電圧変換回路は、第１制御端子を有す
る第１スイッチング素子と、第２制御端子を有する第２
スイッチング素子と、前記第１および第２スイッチング
素子に接続されたノードとを含む第１ポンプを備えたチ
ャージポンプ回路であって、前記チャージポンプ回路
は、前記第１および第２のスイッチング素子が第１およ
び第２駆動電圧信号に応答して相補的に動作することに
より、入力電圧を出力電圧に変換し、前記出力電圧を出
力端子を介して出力し、前記ノードと前記第１制御端子
とは電気的にアイソレートされており、前記ノードと前
記第２制御端子とは電気的にアイソレートされていても
よい。

【００２９】前記第２回路部は論理回路部を含み、前記
第１回路部は、前記論理回路部の出力に接続され、負荷
を駆動するドライバ部を含んでいてもよい。

【００３０】前記ドライバ回路は、第１のトランジスタ
を含んでおり、前記論理回路部は、第２のトランジスタ
を含んでおり、前記第１のトランジスタの閾値は、前記
第２のトランジスタの閾値よりも小さくてもよい。

【００３１】

【発明の実施の形態】以下、図面を参照しながら本発明
によるチャージポンプ回路の実施の形態を説明する。明
細書および図面において同じ参照符号は、同じ構成要素
を示す。

【００３２】（実施の形態１）図１は、本発明によるチ
ャージポンプ回路の実施の形態１の回路図である。チャ
ージポンプ回路は、メインポンプ１ａおよびサブポンプ
２ａを備えている。

【００３３】メインポンプ１ａは、メインキャパシタＣ
１ａおよびＣ２ａ、整流トランジスタＱ１ａおよびＱ２
ａ、プリチャージトランジスタＱ３ａおよびＱ４ａを有
する。サブポンプ２ａは、サブキャパシタＳＣ１ａおよ
びＳＣ２ａと、トランジスタＳＱ１ａおよびＳＱ２ａと
を有する。

【００３４】メインポンプ１ａおよびサブポンプ２ａ
は、１８０°の位相差をもつ（すなわち逆位相である）
方形波である信号φ１およびφ２を受け取り、これらの
信号によって駆動される。

【００３５】サブポンプ２ａは、第１駆動電圧を有する
信号φ１および第２駆動電圧を有するφ２にそれぞれ同
期した位相をもつ信号ＳＮ１ａおよびＳＮ２ａをメイン
ポンプ１ａに出力する。ノードＮｄｄには、電源電圧で
ある正の電圧Ｖｄｄが印加される。

【００３６】図２は、図１のチャージポンプ回路の動作
波形を示す図である。図１および図２を参照して、本発
明のチャージポンプ回路の実施の形態１の動作を説明す
る。

【００３７】信号φ１が上昇し、第１のポンプ期間Ｔ１
になると、信号φ１によって駆動されたキャパシタＣ１
ａの容量によってノードＮ１ａの電位が上昇する。ノー
ドＮ２ａは、トランジスタＳＱ１ａによって電圧Ｖｄｄ
にプリチャージされている。このため、信号φ１が上昇
しサブキャパシタＳＣ１ａが駆動されると、信号ＳＮ２
ａの電位はＶｄｄから実質的に２Ｖｄｄへ上昇する。

【００３８】プリチャージトランジスタＱ４ａのゲート
Ｇ４ａは、第１のポンプ期間Ｔ１、すなわちプリチャー
ジトランジスタＱ４ａがオン状態である期間において、
従来のようにノードＮ１ａと接続されることがない。こ
のため、入力電圧Ｖｄｄより高い第１電圧である２Ｖｄ
ｄの電圧が降下することなくプリチャージトランジスタ
Ｑ４ａに印加される。この結果、ノードＮ２ａのプリチ
ャージを十分におこなうことができる。

【００３９】整流トランジスタＱ１ａのゲートＧ１ａに
も第１のポンプ期間Ｔ１を通じて２Ｖｄｄの電位が印加
される。このため、ノードＮ１ａに現れた電荷は、出力
ノードＮｐｐにロスなく出力される。

【００４０】第１のポンプ期間Ｔ１は、信号φ１の電圧
が降下することによって終了する。信号φ１の電圧が降
下すると、トランジスタＱ１ａおよびＱ４ａのゲートＧ
１ａおよびＧ４ａには、入力電圧Ｖｄｄと実質的に等し
い第２電圧である電圧Ｖｄｄが印加される。このため、
トランジスタＱ１ａおよびＱ４ａがオフ状態になる。

【００４１】電荷の逆流が起こらないように、トランジ
スタＱ１ａおよびＱ４ａが完全にオフ状態になってか
ら、所定の期間ＭＧ（つまりオフ／オンマージン）をお
いてから信号φ２の電圧が上昇し、第２のポンプ期間Ｔ
２となる。

【００４２】なお、オフ／オンマージンがゼロ、または
ゼロ以下でも（すなわちトランジスタＱ１ａおよびＱ４
ａのオン期間とトランジスタＱ２ａおよびＱ３ａのオン
期間とが重なっても）、昇圧効率（投入した電荷量に対
する出力した電荷量の比）自体は低下するが、昇圧動作
自体は可能である。

【００４３】信号φ２が上昇すると、キャパシタＣ２ａ
およびＳＣ２ａが駆動される。ノードＮ２ａおよびＳＮ
１ａの電位が上昇して、トランジスタＱ２ａおよびＱ３
ａがオンになる。ノードＮ２ａに現れた電荷は、整流ト
ランジスタＱ２ａを通じて出力ノードＮｐｐに供給され
る。

【００４４】ノードＮ１ａはプリチャージトランジスタ
Ｑ３ａを通じてＶｄｄレベルにプリチャージされる。第
２のポンプ期間Ｔ２も信号φ２の電圧が降下することに
よって終了する。オフ／オンマージンをおいてから信号
φ１が再び上昇し、第１のポンプ期間Ｔ１になる。

【００４５】図１８で前述したチャージポンプ回路で
は、プリチャージトランジスタＱ３およびＱ４のゲート
Ｇ３およびＧ４がノードＮ２、Ｎ１を介して出力ノード
Ｎｐｐと接続されている。従って、時間とともにこのノ
ードＮ２、Ｎ１の電位が２Ｖｄｄ付近からＶｐｐへ降下
してしまう。このため電源電圧Ｖｄｄが低い場合には、
プリチャージトランジスタＱ３、Ｑ４によるノードＮ１
およびＮ２のプリチャージが不十分となる。この結果、
高い効率で昇圧することができない。

【００４６】一方本実施の形態１においては、サブポン
プ２ａが、メインポンプ１ａの整流トランジスタＱ１ａ
およびＱ２ａのゲートＧ１ａおよびＧ２ａと、プリチャ
ージトランジスタＱ３ａおよびＱ４ａのゲートＧ３ａお
よびＧ４ａとを制御する。

【００４７】本実施の形態１によればトランジスタＱ１
ａ、Ｑ２ａ、Ｑ３ａおよびＱ４ａのゲートＧ１ａ、Ｇ２
ａ、Ｇ３ａおよびＧ４ａをノードＮ２ａ、Ｎ１ａおよび
出力ノードＮｐｐからアイソレートすることが可能であ
る。このため、トランジスタＱ１ａ、Ｑ２ａ、Ｑ３ａお
よびＱ４ａのゲートＧ１ａ、Ｇ２ａ、Ｇ３ａおよびＧ４
ａの電位は、時間が経過しても実質的に降下しない。こ
の結果、電源電圧Ｖｄｄが低い低電圧動作においても高
効率な昇圧電源を提供することができる。

【００４８】サブポンプ２ａは、メインポンプ１ａと比
べて小さい駆動力をもっていればよい。例えばサブキャ
パシタＳＣ１ａおよびＳＣ２ａは、メインキャパシタＣ
１ａおよびＣ２ａのほぼ１／１０の容量をもっていれば
よい。

【００４９】なお、図２の波形は、チャージポンプ回路
の出力電流と、出力ノードＮｐｐから出力される負荷電
流とが釣り合った平衡状態時の波形である。平衡状態と
異なり、回路の立ち上がり時や負荷が大きくなったとき
には、出力ノードＮｐｐの電位は平衡状態より低くな
る。よってそのようなときには、ノードＮ１ａおよびＮ
２ａの波形は、より低い電位へとシフトする。

【００５０】図３は、図１のチャージポンプ回路の変形
例を示す回路図である。図３のチャージポンプ回路は、
図１のチャージポンプ回路の片側だけの構成を有してい
る。

【００５１】図１のチャージポンプ回路では、メインポ
ンプ１ａは２つのキャパシタＣ１ａおよびＣ２ａを有し
ており、２つのキャパシタＣ１ａおよびＣ２ａが相補的
に駆動される。

【００５２】一方、図３に示すチャージポンプ回路で
は、メインポンプ１ｂは、１個のメインキャパシタＣ１
ｂを有しており、１個のメインキャパシタＣ１ｂが駆動
される。メインポンプ１ｂは、さらに１個の整流トラン
ジスタＱ１ｂおよび１個のプリチャージトランジスタＱ
３ｂを有している。

【００５３】図４は、図３のチャージポンプ回路の動作
波形を示す図である。図３のチャージポンプ回路では、
図４に示すように、連続する２つのポンプ期間Ｔ１のあ
いだにプリチャージ期間ＰＣがおかれる。このため、図
１のチャージポンプ回路と比べて出力ノードＮｐｐでの
電位変動が大きくなる。

【００５４】図５は、降圧動作を実現する本発明による
チャージポンプ回路の回路図である。図６は、図５のチ
ャージポンプ回路の動作波形を示す図である。

【００５５】図１で前述したチャージポンプ回路と異な
る点は、（１）整流トランジスタＱ１ｃおよびＱ２ｃ、
およびプリチャージトランジスタＱ３ｃおよびＱ４ｃと
して、ＮＭＯＳトランジスタの代わりにＰＭＯＳトラン
ジスタが用いられている点、および（２）供給される電
源電圧がＶｄｄではなくＶｓｓである点である。

【００５６】ここでＶｓｓは、実質的に接地電位である
例を示す。接地電位は通常はグランドである。但し、グ
ランドに限定されず、所定の電圧であればよい。

【００５７】トランジスタＱ１Ｃ、Ｑ４Ｃ、ＳＱ２Ｃ
は、信号φ１が降下すると、接地電位Ｖｓｓより低い第
１電位である電圧−Ｖｄｄを受け取り、信号φ１が上昇
すると、入力電圧Ｖｓｓと実質的に等しい第２電圧であ
る電圧Ｖｓｓを受け取る。

【００５８】また図５に示すように、以下に説明する実
施の形態においてもトランジスタの極性（ＮＭＯＳおよ
びＰＭＯＳ）と供給する電源電圧の極性（Ｖｄｄおよび
Ｖｓｓ）とを変えれば、昇圧回路の代わりに降圧回路が
得られる。

【００５９】（実施の形態２）図７Ａは、本発明による
チャージポンプ回路の実施の形態２の回路図である。図
１で前述した実施の形態１に係るチャージポンプ回路に
おいては、サブポンプで発生する電圧（Ｖｄｄ〜２Ｖｄ
ｄの範囲）の振幅は、Ｖｄｄである。このため、整流ト
ランジスタＱ１ａおよびＱ２ａのゲートＧ１ａおよびＧ
２ａと、プリチャージトランジスタＱ３ａおよびＱ４ａ
のゲートＧ３ａおよびＧ４ａとにおける電圧振幅もＶｄ
ｄしかない。したがって供給される電源電圧Ｖｄｄが１
Ｖより大幅に小さい（例えば、Ｖｄｄが０．５Ｖであ
る）場合には、電荷を高速に出力ノードＮｐｐに転送で
きない。

【００６０】本実施の形態２においては、図７Ａに示す
ように、サブポンプ２ｄによって、整流トランジスタＱ
１ａおよびＱ２ａ、プリチャージトランジスタＱ３ａお
よびＱ４ａが確実にオフ状態になるように、所定の電圧
に十分近い第１電圧である電圧Ｖｓｓ〜入力電圧より高
い第２電圧である２Ｖｄｄを発生させる。

【００６１】整流トランジスタＱ１ｄ、Ｑ２ｄ、プリチ
ャージトランジスタＱ３ｄ、Ｑ４ｄおよびサブトランジ
スタＳＱ１ｄ、ＳＱ２ｄは、電源電圧Ｖｄｄの振幅より
も拡大された振幅Ｖｓｓ〜２Ｖｄｄを有する電圧を受け
取る。第１電圧である電圧Ｖｓｓは、整流トランジスタ
Ｑ１ｄ、Ｑ２ｄ、プリチャージトランジスタＱ３ｄ、Ｑ
４ｄおよびサブトランジスタＳＱ１ｄ、ＳＱ２ｄが確実
にオフ状態になるように、所定の電圧に十分近い電圧で
ある。

【００６２】ここでは、第１電圧である電圧Ｖｓｓが実
質的に接地電位である例を示す。接地電位は、通常はグ
ランドである。但し、グランドに制限されず、所定の電
圧であればよい。

【００６３】この結果、整流トランジスタＱ１ｄ、Ｑ２
ｄ、プリチャージトランジスタＱ３ｄ、Ｑ４ｄおよびサ
ブトランジスタＳＱ１ｄ、ＳＱ２ｄのゲート電位の電圧
振幅は、２Ｖｄｄに拡大される。

【００６４】整流トランジスタＱ１ｄおよびＱ２ｄ、お
よびプリチャージトランジスタＱ３ｄおよびＱ４ｄのソ
ース電位は最低でＶｄｄ以上ある。このため、ゲートに
Ｖｓｓが印加されれば、ＮＭＯＳトランジスタであるト
ランジスタＱ１ｄ、Ｑ２ｄ、Ｑ３ｄおよびＱ４ｄのゲー
トおよびソースは逆バイアスされる。この結果、トラン
ジスタＱ１ｄ、Ｑ２ｄ、Ｑ３ｄおよびＱ４ｄはさらに完
全にオフした状態になる。

【００６５】トランジスタのリーク電流（サブスレッシ
ョルド電流）は下記の式で表される。

【００６６】Ｉ_leak ＝ ｒ（Ｗ／Ｌ）＊１０^-(VT/S) ここで、 ｒ ：定数 Ｗ ：トランジスタゲート幅 Ｌ ：ゲート長 Ｓ ：スロープファクタ（サブスレッショルド領域のＶ
ｇｓに対する駆動電流Ｉｄｓの傾き） Ｖｔ：閾値 である。

【００６７】スロープファクタＳの値は、７０〜１００
ｍＶ（但し、ＰＭＯＳトランジスタの場合は、マイナス
の値となる。）なので、閾値Ｖｔが０．１Ｖ下がると、
リーク電流は１桁以上増大する。

【００６８】なお、駆動電流Ｉｄｓは下記の式で表され
る。

【００６９】Ｉｄｓ ＝ β（Ｖｇｓ−Ｖｔ）^α 駆動電流Ｉｄｓは、いわゆる飽和電流であり、サブスレ
ッショルド領域にはあてはまらない。

【００７０】具体的にはトランジスタのリーク電流は、
オフ時の（Ｖｇｓ−Ｖｔ）の値で決まる。サブポンプ２
ｄでＶｓｓ電位を発生することができれば、オフ時のＶ
ｇｓが−Ｖｄｄになる。このため、トランジスタＱ１
ｄ、Ｑ２ｄ、Ｑ３ｄおよびＱ４ｄの閾値Ｖｔを図１の場
合（このときＶｇｓ＝０Ｖ）と比べてＶｄｄだけ低い値
に設定することができる。

【００７１】以上のように、本実施の形態２によれば、
整流トランジスタＱ１ｄおよびＱ２ｄ、およびプリチャ
ージトランジスタＱ３ｄおよびＱ４ｄの閾値電圧を大幅
に低く設定することができる。また、トランジスタがオ
ン状態のときは、（Ｖｇｓ−Ｖｔ）が図１の場合と比べ
てＶｄｄだけ大きくなる。この結果、高速な電荷転送が
可能となる。

【００７２】図７Ａのサブポンプ２ｄは、信号φ１およ
びφ２を受け取り、メインポンプ１ｄの整流トランジス
タＱ１ｄおよびＱ２ｄ、およびプリチャージトランジス
タＱ３ｄおよびＱ４ｄのゲートを制御するサブポンプ出
力信号ＳＮ１ｄおよびＳＮ２ｄを出力する。サブポンプ
２ｄは、プリチャージトランジスタＳＱ１ｄおよびＳＱ
２ｄ、ノードＮ１ｄとＮ４ｄ、Ｎ２ｄとＮ３ｄをそれぞ
れアイソレートするトランジスタＳＱ４ｄおよびＳＱ３
ｄ、および信号ＳＮ１ｄおよびＳＮ２ｄの電圧をＶｓｓ
に放電するトランジスタＳＱ５ｄおよびＳＱ６ｄを有す
る。

【００７３】メインポンプ１ｄの構成は、トランジスタ
Ｑ１ｄ、Ｑ２ｄ、Ｑ３ｄおよびＱ４ｄが低閾値をもつこ
とを除き、図１で前述した実施の形態１のメインポンプ
１ａと同様である。

【００７４】図７Ｂは、図７Ａのチャージポンプ回路の
動作波形を示す図である。信号φ２が降下した後、信号
φ１が上昇すると、電圧Ｖｄｄにプリチャージされてい
たノードＮ３ｄの電圧は２Ｖｄｄに上昇する。このとき
トランジスタＳＱ３ｄのゲート電位はＶｄｄになってい
る。このため、ノードＮ３ｄの電荷はトランジスタＳＱ
３ｄを通じてノードＮ６ｄに伝送される。この結果、ノ
ードＮ６ｄの電位が上昇する。

【００７５】ノードＮ６ｄの電位が上昇すると、トラン
ジスタＳＱ６ｄがオンになり、ノードＮ５ｄの電位がＶ
ｓｓになる。ノードＮ５ｄの電位がＶｓｓとなるので、
トランジスタＳＱ５ｄがオフになり、ノードＮ６ｄの電
位は実質的に２Ｖｄｄに上昇する。

【００７６】ノードＮ６ｄの電位が上昇してからトラン
ジスタＳＱ５ｄがオフするまでには時間差が生じる。こ
のため、ノードＮ６ｄの電位が２Ｖｄｄまで上昇しない
ことも考えられる。

【００７７】しかし、トランジスタＳＱ５ｄの閾値があ
る程度高ければトランジスタＳＱ５ｄによるノードＮ６
ｄの昇圧ロスは無視できる。信号φ２の電圧が降下した
ため、ノードＮ５ｄの電位はＶｄｄ近くまで低下してお
り、例えばＶｄｄ＝０．５Ｖのような低電圧動作が行わ
れているからである。

【００７８】また電圧Ｖｄｄが０．５Ｖより大きくて
も、ノードＮ３ｄに現れる電荷量に対してトランジスタ
ＳＱ５ｄの駆動能力が小さく、トランジスタＳＱ５ｄを
通じてロスする電荷量が小さければ、ノードＮ６ｄの昇
圧ロスは小さい。サブポンプ２ｄは、メインポンプ１ｄ
のトランジスタＱ１ｄ、Ｑ２ｄ、Ｑ３ｄおよびＱ４ｄの
ゲートを制御するだけの駆動力をもてばよいので、トラ
ンジスタＳＱ５ｄがオフになるまでのタイムラグによる
ロスは、図７Ａのチャージポンプ回路全体の効率には大
きな影響を与えない。

【００７９】信号φ１が降下した後、信号φ２が上昇す
ると、ノードＮ５ｄの電位が上昇する。トランジスタＳ
Ｑ５ｄがオンになってノードＮ６ｄの電位がＶｓｓに引
き下げられる。ノードＮ４ｄの電位が２Ｖｄｄまで上昇
するので、トランジスタＳＱ３ｄはオフになる。ノード
Ｎ６ｄおよびＮ３ｄが電気的にアイソレートされる。ノ
ードＮ３ｄの電位がプリチャージ電位Ｖｄｄより下がる
ことはない。

【００８０】以上のように本実施の形態２によれば、Ｐ
ＭＯＳトランジスタＱ３ｄおよびＱ４ｄのゲート・ソー
ス間電圧は、オン状態で─Ｖｄｄ、オフ状態でＶｄｄと
なるので、ゲート電位の電圧振幅が２Ｖｄｄに拡大す
る。このため、低閾値トランジスタを用いることが可能
になる。この結果、高速な電荷転送が可能になる。

【００８１】またＰＭＯＳトランジスタＱ３ｄおよびＱ
４ｄのソース・ドレイン間電圧については、ほとんどす
べての期間においてノードＮ６ｄの電位よりもノードＮ
３ｄの電位のほうが高く、ノードＮ５ｄの電位よりもノ
ードＮ４ｄの電位のほうが高い。したがってＰＭＯＳト
ランジスタＱ３ｄおよびＱ４ｄのウェル電位がそれぞれ
Ｎ３ｄおよびＮ４ｄの電位に等しいとすれば、ラッチア
ップを誘発することもない。

【００８２】前述のようにサブポンプによってＶｓｓ〜
２Ｖｄｄの電圧を発生させることによって、電源電圧Ｖ
ｄｄが低電圧という条件でも高い効率で昇圧することが
可能となる。

【００８３】図８Ａ〜図８Ｃは、本発明によるチャージ
ポンプ回路のサブポンプのバリエーションを示す回路図
である。図８Ａ〜図８Ｃにおいて、信号ＳＮ１ｄおよび
ＳＮ２ｄは、それぞれ例えば図示しないメインポンプ１
ｄの整流トランジスタＱ１ｄおよびＱ２ｄ、およびプリ
チャージトランジスタＱ３ｄおよびＱ４ｄのゲートを制
御するサブポンプ出力信号である。

【００８４】図８Ａにおいて、トランジスタＳＱ１ｇお
よびＳＱ２ｇは、プリチャージトランジスタであり、ト
ランジスタＳＱ３ｇおよびＳＱ４ｇは、ノードＮ５ｄお
よびＮ６ｄの下限電圧をＶｄｄに保持するためのトラン
ジスタであり、トランジスタＳＱ５ｇおよびＳＱ６ｇ
は、信号ＳＮ１ｄおよびＳＮ２ｄをＶｓｓまで放電する
トランジスタである。

【００８５】信号φ１の電圧が上昇すると、ノードＮ３
ｇがプリチャージ電圧ＶｄｄからＶｄｄだけ上昇し、２
Ｖｄｄになる。同時に信号φ２の電圧が降下し、ノード
Ｎ４ｇはプリチャージ電位Ｖｄｄになる。したがってト
ランジスタＳＱ３ｇがオンし、ノードＮ５ｄには２Ｖｄ
ｄがあらわれる。トランジスタＳＱ５ｇのゲートは、ノ
ードＮ５ｄと接続されている。

【００８６】またトランジスタＳＱ５ｇのソースは、信
号φ２に接続されている。このため、トランジスタＳＱ
５ｇのドレインに接続されたノードＮ６ｄの電荷は、Ｖ
ｓｓに放電され、ノードＮ６ｄの電位がＶｓｓとなる。

【００８７】このときオフ状態であるトランジスタＳＱ
６ｇのゲートには、ノードＮ６ｄの電位Ｖｓｓが印加さ
れており、トランジスタＳＱ６ｇのソースには、信号φ
２の電位Ｖｄｄが印加されている。このため、ゲート・
ソース間電圧Ｖｇｓには逆バイアスがかかっている。こ
の結果、ＳＱ５ｇ、ＳＱ６ｇを低閾値トランジスタとし
てもリーク電流を抑えることが可能になる。したがって
電源電圧Ｖｄｄが１Ｖ以下であるような低電圧の条件下
でも、出力信号ＳＮ１ｄおよびＳＮ２ｄを高速にＶｓｓ
まで放電することが可能である。

【００８８】図８Ｂおよび図８Ｃは、図８Ａに示すサブ
ポンプの変形例を示す回路図である。いずれも、信号Ｓ
Ｎ１ｄおよびＳＮ２ｄにＶｓｓを印加するためのトラン
ジスタＳＱ５ｈおよびＳＱ６ｈ、またはＳＱ５ｉおよび
ＳＱ６ｉには、そのオフ状態において、逆バイアスＶｄ
ｄが印加される。

【００８９】したがって、これらのトランジスタＳＱ５
ｈ、ＳＱ６ｈ、ＳＱ５ｉおよびＳＱ６ｉを低閾値化する
ことが可能である。このため、電源電圧Ｖｄｄが１Ｖ以
下の低電圧でも高速な昇圧動作をおこなうことができ
る。

【００９０】また図８Ｂの構成では、サブポンプ２ｈの
サブキャパシタＳＣ１ｈおよびＳＣ２ｈがドライバ（こ
こではインバータ）を介して信号φ１およびφ２により
駆動される。ノードＮ５ｄおよびＮ６ｄの電位について
は、Ｖｓｓに降下する時刻のほうが、２Ｖｄｄに上昇す
る時刻よりも早い。

【００９１】このため、トランジスタＳＱ３ｈおよびＳ
Ｑ４ｈがオフになってからキャパシタＳＣ１ｈおよびＳ
Ｃ２ｈが駆動されるまでのオフ／オンマージンが拡張さ
れる。さらに、トランジスタＳＱ１ｈおよびＳＱ３ｈ、
およびＳＱ２ｈおよびＳＱ４ｈが同時にオン状態になる
こともない。この結果、図示しない出力ノードＮｐｐか
ら電源電圧Ｖｄｄへのリークもなくなる。これらは、図
８Ｃの構成についても同様である。

【００９２】同様にノードＮ５ｄおよびＮ６ｄの電位が
Ｖｓｓに降下する時刻のほうが、ノードＮ３ｈおよびＮ
４ｈの電位がＶｄｄに降下する時刻よりも早くなる。こ
のため、ＰＭＯＳトランジスタＳＱ３ｈおよびＳＱ４ｈ
のウェルをそれぞれノードＮ３ｈおよびＮ４ｈに接続す
れば、ウェル電位のほうがソースおよびドレインの電位
よりも低くなることがない。この結果、ラッチアップ耐
性も強くなる。

【００９３】図８Ｄは、本発明によるチャージポンプ回
路のサブポンプのバリエーションを示す回路図である。
図８Ｅは、図８Ｄのサブポンプの動作波形を示す図であ
る。

【００９４】前述のサブポンプは、プリチャージノード
とＶｓｓとを切り離すためにＰＭＯＳトランジスタを用
いた。しかしウェル電位もソース電位も変化するような
構成にＰＭＯＳトランジスタを用いるとラッチアップの
おそれがある。したがってＰＭＯＳトランジスタを用い
ない構成が望ましい。

【００９５】図８Ｄに示すサブポンプ２ｍでは、プリチ
ャージとＶｓｓへの放電とを時間差をつけて行うことに
よって、ＮＭＯＳトランジスタのみでＶｄｄのプリチャ
ージとＶｓｓへの放電とをおこなっている。

【００９６】図８Ｅを参照して、サブポンプ２ｍの動作
を説明する。信号φ１が降下する直前は、ノードＮ６ｍ
がＨレベル、ノードＮ５ｍがＬレベルであり、トランジ
スタＳＱ８ｍがオン、ＳＱ７ｍがオフである。信号φ１
が降下すると（つまり信号φ２が上昇すると）、ノード
Ｎ５ｍにはトランジスタＳＱ８ｍを通じてＶｄｄが印加
される。これに応じてトランジスタＳＱ７ｍがオンにな
り、ノードＮ６ｍの電位はＶｓｓになる。

【００９７】ノードＮ６ｍの電位がＶｓｓになると、ト
ランジスタＳＱ８ｍがオフになるので、ノードＮ５ｍの
電位は閾値Ｖｔ程度までしか上昇しない。この後、遅延
回路２２ｍによって遅延された信号ＳＤ２ｍが上昇し、
ノードＮ５ｍは、（Ｖｔ＋Ｖｄｄ）まで上昇する。信号
ＳＤ１ｍが降下しても、ノードＮ６ｍにはＶｓｓが印加
される。

【００９８】この構成によればＰＭＯＳトランジスタを
用いることなく、サブポンプ回路によってＶｓｓ〜（Ｖ
ｄｄ＋Ｖｔ）の電圧を発生することが可能になる。この
ため、ラッチアップを起こすことなく昇圧をおこなうこ
とができる。

【００９９】（実施の形態３）前述の実施の形態２によ
れば、電源電圧Ｖｄｄが低い場合でもチャージポンプ回
路自体を効率よく動作させることは可能である。しかし
信号φ１およびφ２を発生させる制御回路やドライバ回
路をＶｄｄ＝０．５Ｖ程度の低電圧で高速に動作させる
ことが困難である。従って、チャージポンプ回路から大
きな電流を取り出すことができない。チャージポンプ回
路の出力電流がポンプキャパシタの容量値とポンプの駆
動周波数とに依存するからである。

【０１００】図９は、本発明によるチャージポンプ回路
の実施の形態３の回路図である。図１０は、図９のチャ
ージポンプ回路の動作波形を示す図である。実施の形態
３に係るチャージポンプ回路は上記問題を解決するため
に、実施の形態２の構成に加えてポンプドライバ３ｅお
よび４ｅを備えている。

【０１０１】ポンプドライバ３ｅは、ゲートおよびドレ
インがそれぞれ接続された相補的なトランジスタ３１ｅ
および３２ｅを有する。ポンプドライバ４ｅは、ゲート
およびドレインがそれぞれ接続された相補的なトランジ
スタ４１ｅおよび４２ｅを有する。ポンプドライバ３ｅ
および４ｅは、それぞれ信号ＳＮ１ｄおよびＳＮ２ｄを
受け取り、メインキャパシタＣ１ｄおよびＣ２ｄを駆動
する。

【０１０２】本実施の形態３によれば、信号φ１および
φ２は、サブキャパシタＳＣ１ｄおよびＳＣ２ｄを駆動
するだけでよく、メインキャパシタＣ１ｄおよびＣ２ｄ
を駆動する必要がない。このため、実施の形態２と比べ
て、信号φ１およびφ２を発生するドライバの負担が大
幅に軽減されるという効果を有する。

【０１０３】また実施の形態２で前述したように、サブ
ポンプ２ｄの出力信号ＳＮ１ｄおよびＳＮ２ｄは、実質
的にＶｓｓ〜２Ｖｄｄの範囲で発振している。一方、ポ
ンプドライバ３ｅおよび４ｅは、半導体デバイスには避
けられない遅延時間を持つ。

【０１０４】したがって、キャパシタＣ１ｄおよびＣ２
ｄを駆動するポンプドライバ３ｅおよび４ｅにそれぞれ
信号ＳＮ１ｄおよびＳＮ２ｄを入力すると、メインポン
プ１ｄの整流トランジスタＱ１ｄおよびＱ２ｄ、および
プリチャージトランジスタＱ３ｄおよびＱ４ｄのゲート
電位が確定する時刻Ｔ１０１，Ｔ１０３と、ノードＮ１
ｄおよびＮ２ｄの電位が変化する時刻Ｔ１０２，Ｔ１０
４との間に、トランジスタＱ３ｄおよびＱ４ｄがオフに
なってから、キャパシタＣ１ｄおよびＣ２ｄが駆動され
るまでのタイミングマージンＭＧ１０１、ＭＧ１０２が
自動的に確保される。

【０１０５】この結果、実施の形態２よりもさらにロス
の少ない昇圧をおこなうチャージポンプ回路を、複雑な
制御なしで実現できる。

【０１０６】さらに信号ＳＮ１ｄおよびＳＮ２ｄは、実
質的にＶｓｓ〜２Ｖｄｄの範囲で発振しているので、図
９に示すようにＮＭＯＳトランジスタＱ１ｄ、Ｑ２ｄ、
Ｑ３ｄおよびＱ４ｄの閾値が低くてもよいという効果が
生じる。ＮＭＯＳトランジスタの閾値が低くても、ゲー
ト電位がソース電位よりもＶｄｄだけ高くなり、逆バイ
アスがかかるので、リーク電流を抑えることができるた
めである。

【０１０７】なお、メインポンプ１ｄ、ポンプドライバ
３ｅ、４ｅ、およびサブポンプ２ｄを備えている構成を
例に挙げて説明したが、この構成に限定されるものでは
なく、サブポンプ２ｄは設けず、メインポンプ１ｄ、ポ
ンプドライバ３ｅ、４ｅだけを備えた構成でも同様の効
果が得られる。

【０１０８】以上のように本実施の形態３によれば、メ
インポンプ１ｄを駆動するポンプドライバの高速化、ま
たは小面積化が可能となる。このため、チャージポンプ
回路全体の高速化が可能となる。さらに、低電圧動作と
併せて、小面積のチャージポンプ回路を実現できる。

【０１０９】（実施の形態４）図１１は、本発明による
チャージポンプ回路の実施の形態４の回路図である。図
１２は、図１１のチャージポンプ回路の各部の動作波形
を示す図である。前述の実施の形態１〜３では、サブポ
ンプがメインポンプの整流トランジスタおよびプリチャ
ージトランジスタのゲート電位を昇圧する。

【０１１０】しかし、サブポンプの出力を２Ｖｄｄの近
傍まで昇圧させるには、サブポンプのサブキャパシタの
容量値を整流トランジスタや他の寄生容量の値に比べて
十分に大きく設定する必要がある。チャージポンプ回路
の出力に接続される負荷が重いため、メインポンプを駆
動するために必要な電流が大きくなる場合には、サブポ
ンプのサイズも大きくなる。この結果、電源電圧Ｖｄｄ
が１Ｖ以下であるような低電圧の条件下では、サブポン
プが高速に動作しなくなるおそれがある。

【０１１１】本実施の形態４は、この問題を解決するた
めに、初段のサブポンプが２段目のサブポンプを駆動す
る。したがって初段のサブポンプの駆動能力がメインポ
ンプを駆動するには不十分であっても、初段のサブポン
プは２段目のサブポンプを駆動できればよい。

【０１１２】この場合、初段のサブポンプ２ｄの出力す
る信号ＳＮ１ｄおよびＳＮ２ｄは、Ｖｓｓ〜２Ｖｄｄの
範囲の電圧を発生できるので、図９で説明したように、
２段目のサブポンプをオーバードライバすることができ
る。従って、初段のサブポンプのサブキャパシタよりも
２段目のサブポンプのサブキャパシタをより大きく設定
することが可能となる。

【０１１３】以上のように本実施の形態４によれば、サ
ブポンプを多段に接続することによって、メインポンプ
の負荷が重くても信号ＳＮ１ｄおよびＳＮ２ｄを実質的
に２Ｖｄｄまで昇圧することができる。したがって、電
源電圧Ｖｄｄが１Ｖ以下の低電圧であっても、高効率な
昇圧をおこなうことができる。

【０１１４】サブポンプを接続する段数は、２段には限
定されず、３段以上でも良い。最終段のサブポンプがメ
インポンプをストレスなく駆動でき、信号φ１およびφ
２が初段のサブポンプをストレスなく駆動できれば、サ
ブポンプの接続段数は任意である。

【０１１５】信号φ１およびφ２の位相に対する、最終
段のサブポンプがメインポンプを駆動する信号の位相
は、接続されるサブポンプの段数に応じた量だけずれる
ことになるが、メインポンプが駆動される周波数は信号
φ１およびφ２の周波数と同じである。

【０１１６】（実施の形態５）図１３は、本発明による
チャージポンプ回路の実施の形態５の回路図である。図
１４は、図１３のチャージポンプ回路の動作波形を示す
図である。前述の実施の形態２におけるサブポンプは、
Ｖｓｓ〜２Ｖｄｄを発生する。Ｖｓｓ〜２Ｖｄｄの振幅
によってゲート電圧を十分に達成できたからである。

【０１１７】しかし、さらに電源電圧Ｖｄｄが低くな
り、メインポンプの整流トランジスタおよびプリチャー
ジトランジスタを制御するために２Ｖｄｄ（Ｖｓｓ〜２
Ｖｄｄ）以上の電圧が必要となる場合も考えられる。ま
た、トランジスタのゲートに印加されるオン／オフの電
位差が大きいほど、トランジスタの駆動能力を高くする
ことができる。このため、サブポンプから出力される、
メインポンプを制御する信号の電位振幅は、大きいほど
好ましい。

【０１１８】図１３に示すように、サブポンプのプリチ
ャージ電源として、ノードＮ３ｊがノードＮ２ｊに接続
され、ノードＮ４ｊがノードＮ１ｊに接続される。ノー
ドＮ３ｊおよびＮ４ｊは、電圧Ｖｐｐ以上にプリチャー
ジされる。このため、サブポンプの出力ＳＮ１ｊ、ＳＮ
２ｊの電位振幅をＶｓｓ〜（Ｖｄｄ＋Ｖｐｐ）の範囲に
拡大することができる。

【０１１９】以上のように本実施の形態５によれば、実
施の形態２〜４と比較して、メインポンプの整流トラン
ジスタＱ１ｊおよびＱ２ｊ、およびプリチャージトラン
ジスタＱ３ｊおよびＱ４ｊのゲート電位の電位振幅をさ
らに（Ｖｐｐ−Ｖｄｄ）だけ拡大できる。このため、メ
インポンプのノードＮ１ｊおよびＮ２ｊから出力ノード
Ｎｐｐへ電荷を転送する速度をさらに向上させることが
可能になる。

【０１２０】図１５は、本発明によるチャージポンプ回
路の実施の形態５の変形例の回路図である。図１６は、
図１５のチャージポンプ回路の動作波形を示す図であ
る。

【０１２１】図１５、１６に示すようにノードＮ１ｋと
Ｎ２ｄとの間、およびノードＮ２ｋとＮ１ｄとの間に
は、フィードバックキャパシタＢＣ１ｋおよびＢＣ２ｋ
がそれぞれ設けられている。ノードＮ１ｄまたはＮ２ｄ
が２Ｖｄｄに上昇した後、メインポンプ１ｋのキャパシ
タＣ１ｋまたはＣ２ｋがポンプドライバ３ｅまたは４ｅ
によって遅延をともなって駆動される。このタイミング
でフィードバックキャパシタＢＣ１ｋおよびＢＣ２ｋも
駆動される。

【０１２２】このため、フィードバックキャパシタＢＣ
１ｋ、ＢＣ２ｋの容量結合によって、ノードＮ１ｄおよ
びＮ２ｄの電位は、２Ｖｄｄからさらに上昇する。この
結果、メインポンプ１ｋの整流トランジスタＱ１ｋおよ
びＱ２ｋ、およびプリチャージトランジスタＱ３ｋおよ
びＱ４ｋのゲート電位の電位振幅を２Ｖｄｄより大きく
することができる。

【０１２３】（実施の形態６）半導体回路の低消費電力
化およびプロセス技術の微細化を背景として、半導体回
路は低電源電圧化の傾向にある。

【０１２４】しかし、半導体回路では、局所的にロジッ
クが複雑で信号が所定の時間内に伝わらない部分が存在
する場合があり、このような部分では局所的に電源電圧
を上げて信号が所定の時間内に伝わるようにする必要が
ある。このため、半導体回路の２電源系化が求められて
いる。

【０１２５】本発明では、半導体回路の各部分の消費電
力および２電源系のための電圧変換時の変換ロスに着目
し、電圧変換前の電圧は消費電力が大きい部分に供給さ
れ、電圧変換後の電圧は消費電力が小さい部分に供給さ
れる。

【０１２６】図１７Ａを参照して、半導体回路は、第１
回路Ｘ１、第２回路Ｘ２および電圧変換回路Ｘ３を含
む。第１回路Ｘ１の消費電力は第２回路Ｘ２の消費電力
よりも大きい。電圧変換回路Ｘ３は、電源電圧Ｖｄｄを
電圧Ｖｐｐに変換する。電圧Ｖｐｐは電源電圧Ｖｄｄよ
り高い電圧、または接地電圧Ｖｓｓより低い電圧であ
る。電圧変換回路Ｘ３での電圧変換の際には、変換ロス
が生じる。変換ロスを含む電圧Ｖｐｐは消費電力が第１
回路の消費電力よりも小さい第２回路Ｘ２に供給され、
変換前の電源電圧Ｖｄｄは消費電力が第２回路Ｘ２の消
費電力よりも大きい第１回路Ｘ１に供給される。

【０１２７】変換ロスを含む電圧Ｖｐｐが供給される第
２回路Ｘ２は消費電力が第１回路Ｘ１の消費電力よりも
小さいため、変換ロスが拡大されることがない。このた
め、半導体回路全体において変換ロスに起因する電力損
失が低減される。その結果、消費電力が低減される。

【０１２８】電圧変換回路Ｘ３は、第１回路Ｘ１および
第２回路Ｘ２が形成されるチップ上に形成されていても
良い。あるいは、第１回路Ｘ１および第２回路Ｘ２が形
成されるチップの外部に形成されていても良い。

【０１２９】また、電圧変換回路Ｘ３は、電源電圧Ｖｄ
ｄを電圧Ｖｐｐに変換する機能を有する限り、任意の電
圧変換回路であり得る。例えば、電圧変換回路Ｘ３は、
従来のチャージポンプ回路、ＤＣ／ＤＣ変換器等であり
得る。

【０１３０】さらに、電圧変換回路Ｘ３として、実施の
形態１〜５において前述した本発明のチャージポンプ回
路を使用することもできる。この場合には、電源電圧Ｖ
ｄｄから電圧Ｖｐｐへの変換ロスが小さいという利点
や、電源電圧Ｖｄｄが１Ｖ以下の低電圧であっても電圧
変換回路が動作するという利点が得られる。

【０１３１】第１回路Ｘ１のスイッチ切換の発生確率
が、第２回路Ｘ２のスイッチ切換の発生確率より大きく
てもよい。また、第１回路Ｘ１が駆動する負荷が、第２
回路Ｘ２が駆動する負荷より大きくてもよい。

【０１３２】以下、第１回路Ｘ１が駆動する負荷が、第
２回路Ｘ２が駆動する負荷より大きい場合を例に挙げて
説明する。なお、第１回路Ｘ１のスイッチ切換の発生確
率が、第２回路Ｘ２のスイッチ切換の発生確率より大き
い場合に対しても、同様に本発明を適用することができ
る。

【０１３３】図１７Ｂは、昇圧電源を備えた本発明の論
理回路の実施の形態６を示す図である。

【０１３４】論理回路は、論理回路部Ｓ１、ドライバ部
Ｓ２、チャージポンプ回路Ｓ３および容量ＣＬを含む。
論理回路部Ｓ１は、ＰＭＯＳトランジスタＱ１、Ｑ２を
含む。ドライバ部Ｓ２は、ＰＭＯＳトランジスタＱ３、
ＮＭＯＳトランジスタＱ４を含む。

【０１３５】ドライバ部Ｓ２は、論理回路部Ｓ１の負荷
より大きい負荷である容量ＣＬを駆動する。ドライバ部
Ｓ２の消費電力は論理回路部Ｓ１の消費電力よりも大き
い。従って、ドライバ部Ｓ２には、電圧変換前の電源電
圧Ｖｄｄが供給される。

【０１３６】論理回路Ｓ１は、高速動作が必要な部分で
ある。論理回路部Ｓ１には、電圧変換後の昇圧電圧Ｖｐ
ｐが供給される。論理回路Ｓ１の負荷はドライバ部Ｓ２
の負荷よりも小さいので、電圧変換による変換ロスを含
む昇圧電圧Ｖｐｐが供給された場合であっても、変換ロ
スが拡大されることがない。このため、論理回路全体に
おいて変換ロスに起因する電力損失が低減される。

【０１３７】このように、電源電圧Ｖｄｄをドライバ部
Ｓ２に供給し、昇圧電圧Ｖｐｐを論理回路部Ｓ１に供給
することによって、論理回路全体の低消費電力化を実現
することができる。

【０１３８】論理回路部Ｓ１は、昇圧電圧Ｖｐｐが供給
されることにより高速に動作する。ドライバ部Ｓ２は、
低閾値を有するＰＭＯＳトランジスタＱ３が用いられる
ことにより高速に動作する。半導体回路を高速に動作さ
せるためには、実施の形態２で前述したように、低閾値
トランジスタを用いることが効果的だからである。この
ように、論理回路は、論理回路全体の高速動作を実現す
る。

【０１３９】しかし、トランジスタの閾値が低すぎる
と、リーク電流が増大してしまい、ついには動作電流が
増えてしまう。この結果、半導体回路の低消費電力化の
ために電圧変換前の電圧を用いたにもかかわらず、逆に
消費電力が増大する場合もありうる。

【０１４０】本実施の形態６に係る論理回路では、以下
に述べるように、低閾値を有するＰＭＯＳトランジスタ
を用いた場合であってもリーク電流を抑えることができ
る。

【０１４１】論理回路部Ｓ１は、昇圧電圧Ｖｐｐまたは
接地電位Ｖｓｓのうちの一方をドライバ部Ｓ２に出力す
る。昇圧電圧Ｖｐｐまたは接地電位Ｖｓｓは、ドライバ
部Ｓ２に設けられたＰＭＯＳトランジスタＱ３およびＮ
ＭＯＳトランジスタＱ４のゲートに印加される。

【０１４２】昇圧電圧Ｖｐｐがドライバ部Ｓ２に出力さ
れた場合には、ドライバ部Ｓ２に設けられたＰＭＯＳト
ランジスタＱ３がオフ、ＮＭＯＳトランジスタＱ４がオ
ンとなる。その結果、ドライバ部Ｓ２から接地電位Ｖｓ
ｓが出力される。

【０１４３】接地電位Ｖｓｓがドライバ部Ｓ２に出力さ
れた場合には、ドライバ部Ｓ２に設けられたＰＭＯＳト
ランジスタＱ３がオン、ＮＭＯＳトランジスタＱ４がオ
フとなる。その結果、ドライバ部Ｓ２から電源電圧Ｖｄ
ｄが出力される。

【０１４４】ＰＭＯＳトランジスタＱ３のソースには電
源電圧Ｖｄｄが供給されている。ＰＭＯＳトランジスタ
Ｑ３のゲートに昇圧電圧Ｖｐｐが印加されたときにＰＭ
ＯＳトランジスタＱ３がオフになる。したがって、ＰＭ
ＯＳトランジスタＱ３のオフ時には、ＰＭＯＳトランジ
スタＱ３には逆バイアスがかかる。

【０１４５】このため、ＰＭＯＳトランジスタＱ３のソ
ースに電源電圧Ｖｄｄが供給されており、ＰＭＯＳトラ
ンジスタＱ３のゲートに電源電圧Ｖｄｄが印加されたと
きにＰＭＯＳトランジスタＱ３がオフとなる場合に比較
して、ＰＭＯＳトランジスタＱ３の閾値を低くすること
ができる。

【０１４６】このように、本発明では、低閾値トランジ
スタがオフ時に逆バイアス状態になることにより、リー
ク電流が抑えられる。

【０１４７】例えば、ＰＭＯＳトランジスタＱ３のソー
スには電源電圧Ｖｄｄ＝０．５Ｖが供給され、ゲートに
昇圧電圧Ｖｐｐ＝０．７５Ｖが印加され、ＰＭＯＳトラ
ンジスタＱ３がオフになる場合を考えると、ＰＭＯＳト
ランジスタＱ３のオフ時のゲート・ソース間電圧Ｖｇｓ
は、０．２５Ｖとなる。

【０１４８】一般にＰＭＯＳトランジスタに関しては、
（Ｖｇｓ−Ｖｔ）の値が０．１Ｖ以上あれば、リーク電
流が到底容認し難い値になることはないといわれている
（セミコン関西９６ＵＬＳＩ技術セミナー講演予講集１
−４８〜１−４９、ISSCC96/SESSION 10/LOW-POWER & C
OMMUNICATION SIGNAL PROCESSING/PAPER FA 10.3）。

【０１４９】動作電流は、充放電電流とリーク電流との
和である。（Ｖｇｓ−Ｖｔ）の値が０．１Ｖ以上あれ
ば、動作電流に含まれるリーク電流の割合は小さいの
で、リーク電流が動作電流を大幅に増大させることがな
い。

【０１５０】従って、ＰＭＯＳトランジスタＱ３の閾値
Ｖｔの値としては、＋０．１５Ｖという超低閾値を設定
することができる。

【０１５１】ここで、ＮＭＯＳトランジスタの場合に
は、閾値が＋から−の方向へ変化することを、閾値が低
くなるというが、ＰＭＯＳトランジスタの場合には、Ｎ
ＭＯＳトランジスタの場合とは異なり、閾値が−から＋
の方向へ変化することを、閾値が低くなるという。

【０１５２】従来のように、ＰＭＯＳトランジスタＱ３
のソースに電源電圧Ｖｄｄ＝０．５Ｖが供給され、ゲー
トに電源電圧Ｖｄｄ＝０．５Ｖが印加され、ＰＭＯＳト
ランジスタＱ３がオフとなる場合には、ＰＭＯＳトラン
ジスタＱ３のオフ時のゲート・ソース間電圧Ｖｇｓが０
Ｖとなる。Ｖｇｓが０Ｖの場合には、（Ｖｇｓ−Ｖｔ）
の値を０．１Ｖ以上確保するためには、ＰＭＯＳトラン
ジスタの閾値Ｖｔの値としては−０．１Ｖが必要であ
る。

【０１５３】このように従来、ＰＭＯＳトランジスタＱ
３の閾値Ｖｔは−０．１Ｖまでしか下げられなかった。
本実施の形態では、閾値Ｖｔを＋０．１５Ｖまで下げる
ことができる。即ち、＋０．１５Ｖは閾値Ｖｔの最も低
い閾値である。

【０１５４】しかし、閾値Ｖｔを必ずしも＋０．１５Ｖ
まで下げる必要はない。閾値Ｖｔは、−０．１Ｖよりも
低い値であればよく、−０．１Ｖから＋０．１５Ｖまで
の範囲内で任意の値をとり得る。閾値Ｖｔは、−０．１
Ｖから＋０．１５Ｖまでの範囲内であれば、従来の閾値
よりも下がっているからである。

【０１５５】本実施の形態６によれば、従来と比較し
て、０．２５Ｖの低閾値化（ＰＭＯＳの場合は、正の方
向が低閾値）をリークレベルを保ったまま実現できる。
このように、ＰＭＯＳトランジスタＱ３は低閾値なの
で、ＰＭＯＳトランジスタＱ３のゲートに接地電位Ｖｓ
ｓが入力されると、ＰＭＯＳトランジスタＱ３はオフ状
態からオン状態に高速に動作する。

【０１５６】また、ＮＭＯＳトランジスタＱ４に関して
は、オフ時のゲート電圧がＶｓｓであり、ソース電圧が
Ｖｓｓであるから、オフ時のゲート・ソース間電圧は０
Ｖである。一般にＮＭＯＳトランジスタに関しては、
（Ｖｇｓ−Ｖｔ）の値が−０．１Ｖ以下であれば、リー
ク電流が動作電流を大幅に増大させることがないといわ
れている。

【０１５７】従って、閾値電圧を０．１Ｖ以下に下げる
ことはできないが、オン時のゲート電圧が０．７５Ｖ、
ソース電圧が接地電位Ｖｓｓ（０Ｖ）であり、ゲート・
ソース間電圧Ｖｇｓは０．７５Ｖとなるため、閾値電圧
を無理に下げなくても、電源電圧Ｖｄｄ（０．５Ｖ）以
上の（Ｖｇｓ−Ｖｔ）が印加される。このように、ＮＭ
ＯＳトランジスタＱ４は、オン時のゲート・ソース間電
圧Ｖｇｓが大きいので、オフ状態からオン状態に高速に
動作する。

【０１５８】このように、ドライバ部Ｓ２では、ＰＭＯ
ＳトランジスタＱ３およびＮＭＯＳトランジスタＱ４の
オン・オフが高速に切り替わる。その結果、ドライバ部
Ｓ２が高速に動作する。

【０１５９】論理回路部Ｓ１のＰＭＯＳトランジスタＱ
１、Ｑ２の閾値は、ドライバ部Ｓ２のＰＭＯＳトランジ
スタＱ３の閾値よりも高く設定される。論理回路部Ｓ１
のＰＭＯＳトランジスタＱ１、Ｑ２の閾値が小さいと、
ＰＭＯＳトランジスタＱ１、Ｑ２のオフ状態が不十分と
なり、リーク電流が増大するため、チャージポンプ回路
Ｓ３から昇圧電圧Ｖｐｐを供給することにより動作の高
速化かつ低消費電力化を実現するという意図した効果を
得ることができないからである。

【０１６０】なお、論理回路部Ｓ１のＰＭＯＳトランジ
スタＱ１、Ｑ２以外のＰＭＯＳトランジスタの一部に、
ＰＭＯＳトランジスタＱ３と同様な低閾値トランジスタ
が用いられていてもよい。低閾値トランジスタが少数で
あれば、リーク電流の増大が許容範囲内にある場合もあ
るからである。

【０１６１】前述したように、重い負荷を駆動するドラ
イバ部Ｓ２に設けられたＰＭＯＳトランジスタＱ３は、
低い閾値に設定され、ＰＭＯＳトランジスタＱ３以外の
トランジスタは標準の閾値に設定される。論理回路部Ｓ
１のゲート遅延は、チャージポンプ回路Ｓ３から出力さ
れる昇圧電源Ｖｐｐを印加することによって抑えられ
る。

【０１６２】なお、電源電圧Ｖｄｄを電源電圧Ｖｄｄよ
り高い電圧Ｖｐｐに変換し、電圧Ｖｐｐを論理回路部Ｓ
１に電源電圧として用いた場合について説明してきた
が、接地電圧Ｖｓｓを接地電圧Ｖｓｓより低い電圧Ｖｓ
ｓ’に変換し、電圧Ｖｓｓ’を論理回路部Ｓ１の接地電
圧として用いた場合でも同じ効果が得られる。この場合
には、ドライバ回路Ｓ２のＮＭＯＳトランジスタＱ４を
低閾値とすればよい。

【０１６３】また、電源電圧Ｖｄｄを電源電圧Ｖｄｄよ
り高い電圧Ｖｐｐに変換し、接地電圧Ｖｓｓを接地電圧
Ｖｓｓより低い電圧Ｖｓｓ’に変換し、電圧Ｖｐｐと電
圧Ｖｓｓ’とを併せて使うことも可能である。この場合
には、ドライバ回路Ｓ２のＰＭＯＳトランジスタＱ３、
ＮＭＯＳトランジスタＱ４の両方を低閾値にすることが
できる。

【０１６４】

【発明の効果】以上のように、本発明によれば、電圧変
換における損失が小さいチャージポンプ回路を提供する
ことができる。

【０１６５】また、１Ｖ以下の低い電源電圧を用いても
高い効率で昇降圧された電圧を高速に供給できるチャー
ジポンプ回路を提供することができる。

【図面の簡単な説明】

【図１】本発明によるチャージポンプ回路の実施の形態
１の回路図である。

【図２】図１のチャージポンプ回路の動作波形を示す図
である。

【図３】図１のチャージポンプ回路の変形例を示す回路
図である。

【図４】図３のチャージポンプ回路の動作波形を示す図
である。

【図５】降圧動作を実現する本発明によるチャージポン
プ回路の回路図である。

【図６】図５のチャージポンプ回路の動作波形を示す図
である。

【図７Ａ】本発明によるチャージポンプ回路の実施の形
態２の回路図である。

【図７Ｂ】図７Ａのチャージポンプ回路の動作波形を示
す図である。

【図８Ａ】本発明によるチャージポンプ回路のサブポン
プのバリエーションを示す回路図である。

【図８Ｂ】本発明によるチャージポンプ回路のサブポン
プのバリエーションを示す回路図である。

【図８Ｃ】本発明によるチャージポンプ回路のサブポン
プのバリエーションを示す回路図である。

【図８Ｄ】本発明によるチャージポンプ回路のサブポン
プのバリエーションを示す回路図である。

【図８Ｅ】図８Ｄのサブポンプの動作波形を示す図であ
る。

【図９】本発明によるチャージポンプ回路の実施の形態
３の回路図である。

【図１０】図９のチャージポンプ回路の動作波形を示す
図である。

【図１１】本発明によるチャージポンプ回路の実施の形
態４の回路図である。

【図１２】図１１のチャージポンプ回路の動作波形を示
す図である。

【図１３】本発明によるチャージポンプ回路の実施の形
態５の回路図である。

【図１４】図１３のチャージポンプ回路の動作波形を示
す図である。

【図１５】本発明によるチャージポンプ回路の実施の形
態５の変形例の回路図である。

【図１６】図１５のチャージポンプ回路の動作波形を示
す図である。

【図１７Ａ】本発明の論理回路の実施の形態６の原理を
示す図である。

【図１７Ｂ】昇圧電源を備えた本発明の論理回路の実施
の形態６を示す図である。

【図１８】従来技術によるポンプ回路の回路図である。

【図１９】図１８のポンプ回路の動作波形を示す図であ
る。

【符号の説明】

１ａ メインポンプ ２ａ サブポンプ Ｃ１ａ、Ｃ２ａ、ＳＣ１ａ、ＳＣ２ａ キャパシタ Ｑ１ａ、Ｑ２ａ、Ｑ３ａ、Ｑ４ａ、ＳＱ１ａ、ＳＱ２ａ
トランジスタ

Claims (17)

【特許請求の範囲】
1. 【請求項１】 第１制御端子を有する第１スイッチング
   素子と、第２制御端子を有する第２スイッチング素子
   と、前記第１および第２スイッチング素子に接続された
   ノードとを含む第１ポンプを備えたチャージポンプ回路
   であって、 前記チャージポンプ回路は、前記第１および第２のスイ
   ッチング素子が第１および第２駆動電圧信号に応答して
   相補的に動作することにより、入力電圧を出力電圧に変
   換し、前記出力電圧を出力端子を介して出力し、 前記ノードと前記第１制御端子とは電気的にアイソレー
   トされており、前記ノードと前記第２制御端子とは電気
   的にアイソレートされているチャージポンプ回路。
2. 【請求項２】 前記第１のスイッチング素子は、第１お
   よび第２整流トランジスタを含み、 前記第１制御端子は、第１および第２整流制御端子を含
   み、 前記第２のスイッチング素子は、第１および第２プリチ
   ャージトランジスタを含み、 前記第２制御端子は、第１および第２プリチャージ制御
   端子を含み、 前記ノードは、第１および第２ノードを含み、 前記第１および第２ノードのそれぞれは第１および第２
   キャパシタに接続されており、 第１状態において、前記第１整流トランジスタは、前記
   第１キャパシタに蓄積された電荷を前記出力端子に供給
   し、前記第２プリチャージトランジスタは、前記入力電
   圧を前記第２キャパシタに供給し、 第２状態において、前記第２整流トランジスタは、前記
   第２キャパシタに蓄積された電荷を前記出力端子に供給
   し、前記第１プリチャージトランジスタは、前記入力電
   圧を前記第１キャパシタに供給し、 前記第１ノードと前記第２プリチャージ制御端子と、お
   よび前記第２ノードと前記第１プリチャージ制御端子と
   は電気的にアイソレートされている、請求項１に記載の
   チャージポンプ回路。
3. 【請求項３】 前記チャージポンプ回路は、前記第１お
   よび第２制御端子を駆動する第２ポンプをさらに備えて
   おり、 前記第２ポンプは、第１および第２サブトランジスタと
   第１および第２サブキャパシタとを有しており、 前記第１および第２サブトランジスタは、第１および第
   ２サブ制御端子を有しており、 前記第１整流制御端子、前記第２プリチャージ制御端子
   および前記第２サブ制御端子を含む第１制御端子群は、
   前記第１サブキャパシタを介して前記第１駆動電圧信号
   を受け取り、 前記第２整流制御端子、前記第１プリチャージ制御端子
   および前記第１サブ制御端子を含む第２制御端子群は、
   前記第２サブキャパシタを介して前記第２駆動電圧信号
   を受け取る、請求項２に記載のチャージポンプ回路。
4. 【請求項４】 前記第１制御端子群および前記第２制御
   端子群は、前記入力電圧の振幅よりも拡大された振幅を
   有する電圧を受け取る、請求項３に記載のチャージポン
   プ回路。
5. 【請求項５】 前記第２ポンプは、第１および第２スイ
   ッチング素子が確実にオフ状態になるように、所定の電
   圧に十分近い第１電圧を発生する手段をさらに備えてお
   り、 前記第１制御端子群は、前記第１状態では前記入力電圧
   より高い第２電圧を受け取り、前記第２状態では前記第
   １電圧を受け取り、 前記第２制御端子群は、前記第１状態では前記第１電圧
   を受け取り、前記第２状態では前記第２電圧を受け取
   る、請求項３に記載のチャージポンプ回路。
6. 【請求項６】 前記第２ポンプは、第１および第２スイ
   ッチング素子が確実にオフ状態になるように、所定の電
   圧に十分近い第１電圧を発生する手段をさらに備えてお
   り、 前記第１制御端子群は、前記第１状態では接地電位より
   低い第２電圧を受け取り、前記第２状態では前記第１電
   圧を受け取り、 前記第２制御端子群は、前記第１状態では前記第１電圧
   を受け取り、前記第２状態では前記第２電圧を受け取
   る、請求項３に記載のチャージポンプ回路。
7. 【請求項７】 前記第１制御端子群は、前記第１状態で
   は前記入力電圧より高い第１電圧を受け取り、前記第２
   状態では前記入力電圧と実質的に等しい第２電圧を受け
   取り、 前記第２制御端子群は、前記第１状態では前記第２電圧
   を受け取り、前記第２状態では前記第１電圧を受け取
   る、請求項３に記載のチャージポンプ回路。
8. 【請求項８】 前記第１制御端子群は、前記第１状態で
   は接地電位より低い第１電圧を受け取り、前記第２状態
   では前記入力電圧と実質的に等しい第２電圧を受け取
   り、 前記第２制御端子群は、前記第１状態では前記第２電圧
   を受け取り、前記第２状態では前記第１電圧を受け取
   る、請求項３に記載のチャージポンプ回路。
9. 【請求項９】 前記第１スイッチング素子は、整流トラ
   ンジスタを含み、 前記第１制御端子は、整流制御端子を含み、 前記第２スイッチング素子は、プリチャージトランジス
   タを含み、 前記第２制御端子は、プリチャージ制御端子を含み、 前記ノードはキャパシタに接続されており、 第１状態において、前記整流トランジスタは、前記キャ
   パシタに蓄積された電荷を前記出力端子に供給し、 第２状態において、前記プリチャージトランジスタは、
   前記入力電圧を前記キャパシタに供給し、 前記ノードと前記プリチャージ制御端子とは電気的にア
   イソレートされている、請求項１に記載のチャージポン
   プ回路。
10. 【請求項１０】 第１電圧を第２電圧に変換する電圧変
    換回路と、 前記第１電圧を電源電圧として動作する第１回路部と、 前記第２電圧を電源電圧として第２回路部とを備え、 前記第１回路部の消費電力は前記第２回路部の消費電力
    より大きい論理回路。
11. 【請求項１１】 前記第１回路部のスイッチ切換の発生
    確率は、前記第２回路部のスイッチ切換の発生確率より
    大きい、請求項１０に記載の論理回路。
12. 【請求項１２】 前記第１回路部が駆動する負荷は、前
    記第２回路部が駆動する負荷より大きい、請求項１０に
    記載の論理回路。
13. 【請求項１３】 前記電圧変換回路は、前記第１電圧を
    前記第２電圧に昇圧する、請求項１０に記載の論理回
    路。
14. 【請求項１４】 前記電圧変換回路は、前記第１電圧を
    前記第２電圧に降圧する、請求項１０に記載の論理回
    路。
15. 【請求項１５】 前記電圧変換回路は、第１制御端子を
    有する第１スイッチング素子と、第２制御端子を有する
    第２スイッチング素子と、前記第１および第２スイッチ
    ング素子に接続されたノードとを含む第１ポンプを備え
    たチャージポンプ回路であって、 前記チャージポンプ回路は、前記第１および第２のスイ
    ッチング素子が第１および第２駆動電圧信号に応答して
    相補的に動作することにより、入力電圧を出力電圧に変
    換し、前記出力電圧を出力端子を介して出力し、 前記ノードと前記第１制御端子とは電気的にアイソレー
    トされており、前記ノードと前記第２制御端子とは電気
    的にアイソレートされている、請求項１０に記載の論理
    回路。
16. 【請求項１６】 前記第２回路部は論理回路部を含み、 前記第１回路部は、前記論理回路部の出力に接続され、
    負荷を駆動するドライバ部を含む、請求項１０に記載の
    論理回路。
17. 【請求項１７】 前記ドライバ回路は、前記第１電圧が
    ソースノードに供給される第１のトランジスタを含んで
    おり、 前記論理回路部は、前記第２電圧がソースノードに供給
    される第２のトランジスタを含んでおり、 前記第１のトランジスタの閾値は、前記第２のトランジ
    スタの閾値よりも小さい、請求項１６に記載の論理回
    路。