JPH10285911A - チャージポンプ回路および論理回路 - Google Patents
チャージポンプ回路および論理回路Info
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- JPH10285911A JPH10285911A JP10021353A JP2135398A JPH10285911A JP H10285911 A JPH10285911 A JP H10285911A JP 10021353 A JP10021353 A JP 10021353A JP 2135398 A JP2135398 A JP 2135398A JP H10285911 A JPH10285911 A JP H10285911A
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Abstract
低い電源電圧を用いても高い効率で昇降圧された電圧を
高速に供給できるチャージポンプ回路を提供する。 【解決手段】 チャージポンプ回路は、第1制御端子G
1a、G2aを有する第1スイッチング素子Q1a、Q
2aと、第2制御端子G3a,G4aを有する第2スイ
ッチング素子Q3a、Q4aと、前記第1および第2ス
イッチング素子に接続されたノードN1a、N2aとを
含む第1ポンプ1aを備え、前記チャージポンプ回路
は、前記第1および第2のスイッチング素子が第1およ
び第2駆動電圧信号に応答して相補的に動作することに
より、電源電圧Vddを出力電圧Vppに変換し、前記
出力電圧Vppを出力端子Nppを介して出力し、前記
ノードN1a、N2aと前記第1制御端子G1a、G2
aとは電気的にアイソレートされており、前記ノードN
1a、N2aと前記第2制御端子G3a,G4aとは電
気的にアイソレートされている。
Description
路に関し、特に、半導体集積回路において、外部から供
給される電源電圧に対して、昇圧または降圧された電源
を発生するチャージポンプ回路に関する。
造的に、あるいは高速化のために、昇圧電源や降圧電源
が必要である。昇降圧電源を効率的に内部電源回路によ
り発生させることは、チップの付加価値を高めるうえで
重要である。
して、一般にチャージポンプ回路が用いられる。集積回
路上のチャージポンプ回路では、通常、整流素子として
トランジスタが用いられる。
報に示されるようなチャージポンプ回路が開示されてい
る。以下、この従来技術について図面を参照しながら説
明する。
プ回路(昇圧回路)の回路図である。図19は、図18
のチャージポンプ回路の動作波形を示す図である。チャ
ージポンプ回路は、整流トランジスタQ1およびQ2、
プリチャージトランジスタQ3およびQ4、キャパシタ
C1およびC2を含む。
駆動電圧を有する信号φ2に応答して、整流トランジス
タQ1、プリチャージトランジスタQ3、および整流ト
ランジスタQ2、プリチャージトランジスタQ4が相補
的に動作することにより、電源電圧Vddが出力電圧V
ppに変換される。
C1によってノードN1の電位が上昇する。ノードN1
は、トランジスタQ1のゲートに接続されている。ノー
ドN1に生じた電荷は、信号φ1がHレベル(ここでは
Vdd)である間は2Vddに保持され、トランジスタ
Q1のゲートの電位が十分に高まる。その結果、ノード
N1の電荷が出力ノードNppに転送される。
ャージトランジスタQ3については、ノードN2に生じ
た電荷が出力ノードNppに出力されるので、ノードN
2の電位は時間の経過とともに低下する。特に、電源電
圧Vddが低い場合にはプリチャージトランジスタQ3
のゲート電位の上昇が不十分になる。したがってプリチ
ャージトランジスタQ3は、ノードN1をVddまでプ
リチャージすることが不可能になる。このため、次にキ
ャパシタC1が駆動されてもノードN1の電位が2Vd
dまで上昇しない。この結果、チャージポンプ回路から
は理想的な状態よりも少ない電荷しか出力できず、電圧
変換における損失が大きくなるという課題が生じる。
動作したとしても、トランジスタQ1〜Q4のゲートの
電位振幅は、Vdd(ゲートの電位はVdd〜2Vdd
の範囲なので)以下にしかならない。このため、電源電
圧Vddが1Vを下回る低電圧の条件下では、トランジ
スタQ1〜Q4のオン・オフの電流差が小さくなる。こ
の結果、キャパシタC1およびC2に蓄えられた電荷を
高速に出力ノードNppに転送することができないとい
う課題が生じる。
イミング制御回路TMGおよびドライバ回路IV1およ
びIV2に関しても、電源電圧Vddが1Vを下回る低
電圧の条件下では、負荷の大きなチャージポンプ回路を
高速に駆動することができない。このため、チャージポ
ンプ回路から十分な電流が取り出せないという課題が生
じる。
れたものである。
小さいチャージポンプ回路を提供することにある。
電圧を用いても高い効率で昇降圧された電圧を高速に供
給できるチャージポンプ回路を提供することにある。
ンプ回路は、第1制御端子を有する第1スイッチング素
子と、第2制御端子を有する第2スイッチング素子と、
前記第1および第2スイッチング素子に接続されたノー
ドとを含む第1ポンプを備えたチャージポンプ回路であ
って、前記チャージポンプ回路は、前記第1および第2
のスイッチング素子が第1および第2駆動電圧信号に応
答して相補的に動作することにより、入力電圧を出力電
圧に変換し、前記出力電圧を出力端子を介して出力し、
前記ノードと前記第1制御端子とは電気的にアイソレー
トされており、前記ノードと前記第2制御端子とは電気
的にアイソレートされている。これにより本発明の目的
が達成される。
び第2整流トランジスタを含み、前記第1制御端子は、
第1および第2整流制御端子を含み、前記第2のスイッ
チング素子は、第1および第2プリチャージトランジス
タを含み、前記第2制御端子は、第1および第2プリチ
ャージ制御端子を含み、前記ノードは、第1および第2
ノードを含み、前記第1および第2ノードのそれぞれは
第1および第2キャパシタに接続されており、第1状態
において、前記第1整流トランジスタは、前記第1キャ
パシタに蓄積された電荷を前記出力端子に供給し、前記
第2プリチャージトランジスタは、前記入力電圧を前記
第2キャパシタに供給し、第2状態において、前記第2
整流トランジスタは、前記第2キャパシタに蓄積された
電荷を前記出力端子に供給し、前記第1プリチャージト
ランジスタは、前記入力電圧を前記第1キャパシタに供
給し、前記第1ノードと前記第2プリチャージ制御端子
と、および前記第2ノードと前記第1プリチャージ制御
端子とは電気的にアイソレートされていてもよい。
び第2制御端子を駆動する第2ポンプをさらに備えてお
り、前記第2ポンプは、第1および第2サブトランジス
タと第1および第2サブキャパシタとを有しており、前
記第1および第2サブトランジスタは、第1および第2
サブ制御端子を有しており、前記第1整流制御端子、前
記第2プリチャージ制御端子および前記第2サブ制御端
子を含む第1制御端子群は、前記第1サブキャパシタを
介して前記第1駆動電圧信号を受け取り、前記第2整流
制御端子、前記第1プリチャージ制御端子および前記第
1サブ制御端子を含む第2制御端子群は、前記第2サブ
キャパシタを介して前記第2駆動電圧信号を受け取って
もよい。
子群は、前記入力電圧の振幅よりも拡大された振幅を有
する電圧を受け取ってもよい。
チング素子が確実にオフ状態になるように、所定の電圧
に十分近い第1電圧を発生する手段をさらに備えてお
り、前記第1制御端子群は、前記第1状態では前記入力
電圧より高い第2電圧を受け取り、前記第2状態では前
記第1電圧を受け取り、前記第2制御端子群は、前記第
1状態では前記第1電圧を受け取り、前記第2状態では
前記第2電圧を受け取ってもよい。
チング素子が確実にオフ状態になるように、所定の電圧
に十分近い第1電圧を発生する手段をさらに備えてお
り、前記第1制御端子群は、前記第1状態では接地電位
より低い第2電圧を受け取り、前記第2状態では前記第
1電圧を受け取り、前記第2制御端子群は、前記第1状
態では前記第1電圧を受け取り、前記第2状態では前記
第2電圧を受け取ってもよい。
前記入力電圧より高い第1電圧を受け取り、前記第2状
態では前記入力電圧と実質的に等しい第2電圧を受け取
り、前記第2制御端子群は、前記第1状態では前記第2
電圧を受け取り、前記第2状態では前記第1電圧を受け
取ってもよい。
接地電位より低い第1電圧を受け取り、前記第2状態で
は前記入力電圧と実質的に等しい第2電圧を受け取り、
前記第2制御端子群は、前記第1状態では前記第2電圧
を受け取り、前記第2状態では前記第1電圧を受け取っ
てもよい。
ジスタを含み、前記第1制御端子は、整流制御端子を含
み、前記第2スイッチング素子は、プリチャージトラン
ジスタを含み、前記第2制御端子は、プリチャージ制御
端子を含み、前記ノードはキャパシタに接続されてお
り、第1状態において、前記整流トランジスタは、前記
キャパシタに蓄積された電荷を前記出力端子に供給し、
第2状態において、前記プリチャージトランジスタは、
前記入力電圧を前記第1キャパシタに供給し、前記ノー
ドと前記プリチャージ制御端子とは電気的にアイソレー
トされていてもよい。
電圧に変換する電圧変換回路と、第1電圧を電源電圧と
して動作する第1回路部と、第2電圧を電源電圧として
第2回路部とを備え、前記第1回路部の消費電力は前記
第2回路部の消費電力より大きい。これにより、上記目
的が達成される。
は、前記第2回路部のスイッチ切換の発生確率より大き
くてもよい。
2回路部が駆動する負荷より大きくれもよい。
第2電圧に昇圧してもよい。
第2電圧に降圧してもよい。
る第1スイッチング素子と、第2制御端子を有する第2
スイッチング素子と、前記第1および第2スイッチング
素子に接続されたノードとを含む第1ポンプを備えたチ
ャージポンプ回路であって、前記チャージポンプ回路
は、前記第1および第2のスイッチング素子が第1およ
び第2駆動電圧信号に応答して相補的に動作することに
より、入力電圧を出力電圧に変換し、前記出力電圧を出
力端子を介して出力し、前記ノードと前記第1制御端子
とは電気的にアイソレートされており、前記ノードと前
記第2制御端子とは電気的にアイソレートされていても
よい。
第1回路部は、前記論理回路部の出力に接続され、負荷
を駆動するドライバ部を含んでいてもよい。
を含んでおり、前記論理回路部は、第2のトランジスタ
を含んでおり、前記第1のトランジスタの閾値は、前記
第2のトランジスタの閾値よりも小さくてもよい。
によるチャージポンプ回路の実施の形態を説明する。明
細書および図面において同じ参照符号は、同じ構成要素
を示す。
ャージポンプ回路の実施の形態1の回路図である。チャ
ージポンプ回路は、メインポンプ1aおよびサブポンプ
2aを備えている。
1aおよびC2a、整流トランジスタQ1aおよびQ2
a、プリチャージトランジスタQ3aおよびQ4aを有
する。サブポンプ2aは、サブキャパシタSC1aおよ
びSC2aと、トランジスタSQ1aおよびSQ2aと
を有する。
は、180°の位相差をもつ(すなわち逆位相である)
方形波である信号φ1およびφ2を受け取り、これらの
信号によって駆動される。
信号φ1および第2駆動電圧を有するφ2にそれぞれ同
期した位相をもつ信号SN1aおよびSN2aをメイン
ポンプ1aに出力する。ノードNddには、電源電圧で
ある正の電圧Vddが印加される。
波形を示す図である。図1および図2を参照して、本発
明のチャージポンプ回路の実施の形態1の動作を説明す
る。
になると、信号φ1によって駆動されたキャパシタC1
aの容量によってノードN1aの電位が上昇する。ノー
ドN2aは、トランジスタSQ1aによって電圧Vdd
にプリチャージされている。このため、信号φ1が上昇
しサブキャパシタSC1aが駆動されると、信号SN2
aの電位はVddから実質的に2Vddへ上昇する。
G4aは、第1のポンプ期間T1、すなわちプリチャー
ジトランジスタQ4aがオン状態である期間において、
従来のようにノードN1aと接続されることがない。こ
のため、入力電圧Vddより高い第1電圧である2Vd
dの電圧が降下することなくプリチャージトランジスタ
Q4aに印加される。この結果、ノードN2aのプリチ
ャージを十分におこなうことができる。
も第1のポンプ期間T1を通じて2Vddの電位が印加
される。このため、ノードN1aに現れた電荷は、出力
ノードNppにロスなく出力される。
が降下することによって終了する。信号φ1の電圧が降
下すると、トランジスタQ1aおよびQ4aのゲートG
1aおよびG4aには、入力電圧Vddと実質的に等し
い第2電圧である電圧Vddが印加される。このため、
トランジスタQ1aおよびQ4aがオフ状態になる。
スタQ1aおよびQ4aが完全にオフ状態になってか
ら、所定の期間MG(つまりオフ/オンマージン)をお
いてから信号φ2の電圧が上昇し、第2のポンプ期間T
2となる。
ゼロ以下でも(すなわちトランジスタQ1aおよびQ4
aのオン期間とトランジスタQ2aおよびQ3aのオン
期間とが重なっても)、昇圧効率(投入した電荷量に対
する出力した電荷量の比)自体は低下するが、昇圧動作
自体は可能である。
およびSC2aが駆動される。ノードN2aおよびSN
1aの電位が上昇して、トランジスタQ2aおよびQ3
aがオンになる。ノードN2aに現れた電荷は、整流ト
ランジスタQ2aを通じて出力ノードNppに供給され
る。
Q3aを通じてVddレベルにプリチャージされる。第
2のポンプ期間T2も信号φ2の電圧が降下することに
よって終了する。オフ/オンマージンをおいてから信号
φ1が再び上昇し、第1のポンプ期間T1になる。
は、プリチャージトランジスタQ3およびQ4のゲート
G3およびG4がノードN2、N1を介して出力ノード
Nppと接続されている。従って、時間とともにこのノ
ードN2、N1の電位が2Vdd付近からVppへ降下
してしまう。このため電源電圧Vddが低い場合には、
プリチャージトランジスタQ3、Q4によるノードN1
およびN2のプリチャージが不十分となる。この結果、
高い効率で昇圧することができない。
プ2aが、メインポンプ1aの整流トランジスタQ1a
およびQ2aのゲートG1aおよびG2aと、プリチャ
ージトランジスタQ3aおよびQ4aのゲートG3aお
よびG4aとを制御する。
a、Q2a、Q3aおよびQ4aのゲートG1a、G2
a、G3aおよびG4aをノードN2a、N1aおよび
出力ノードNppからアイソレートすることが可能であ
る。このため、トランジスタQ1a、Q2a、Q3aお
よびQ4aのゲートG1a、G2a、G3aおよびG4
aの電位は、時間が経過しても実質的に降下しない。こ
の結果、電源電圧Vddが低い低電圧動作においても高
効率な昇圧電源を提供することができる。
べて小さい駆動力をもっていればよい。例えばサブキャ
パシタSC1aおよびSC2aは、メインキャパシタC
1aおよびC2aのほぼ1/10の容量をもっていれば
よい。
の出力電流と、出力ノードNppから出力される負荷電
流とが釣り合った平衡状態時の波形である。平衡状態と
異なり、回路の立ち上がり時や負荷が大きくなったとき
には、出力ノードNppの電位は平衡状態より低くな
る。よってそのようなときには、ノードN1aおよびN
2aの波形は、より低い電位へとシフトする。
例を示す回路図である。図3のチャージポンプ回路は、
図1のチャージポンプ回路の片側だけの構成を有してい
る。
ンプ1aは2つのキャパシタC1aおよびC2aを有し
ており、2つのキャパシタC1aおよびC2aが相補的
に駆動される。
は、メインポンプ1bは、1個のメインキャパシタC1
bを有しており、1個のメインキャパシタC1bが駆動
される。メインポンプ1bは、さらに1個の整流トラン
ジスタQ1bおよび1個のプリチャージトランジスタQ
3bを有している。
波形を示す図である。図3のチャージポンプ回路では、
図4に示すように、連続する2つのポンプ期間T1のあ
いだにプリチャージ期間PCがおかれる。このため、図
1のチャージポンプ回路と比べて出力ノードNppでの
電位変動が大きくなる。
チャージポンプ回路の回路図である。図6は、図5のチ
ャージポンプ回路の動作波形を示す図である。
る点は、(1)整流トランジスタQ1cおよびQ2c、
およびプリチャージトランジスタQ3cおよびQ4cと
して、NMOSトランジスタの代わりにPMOSトラン
ジスタが用いられている点、および(2)供給される電
源電圧がVddではなくVssである点である。
例を示す。接地電位は通常はグランドである。但し、グ
ランドに限定されず、所定の電圧であればよい。
は、信号φ1が降下すると、接地電位Vssより低い第
1電位である電圧−Vddを受け取り、信号φ1が上昇
すると、入力電圧Vssと実質的に等しい第2電圧であ
る電圧Vssを受け取る。
施の形態においてもトランジスタの極性(NMOSおよ
びPMOS)と供給する電源電圧の極性(Vddおよび
Vss)とを変えれば、昇圧回路の代わりに降圧回路が
得られる。
チャージポンプ回路の実施の形態2の回路図である。図
1で前述した実施の形態1に係るチャージポンプ回路に
おいては、サブポンプで発生する電圧(Vdd〜2Vd
dの範囲)の振幅は、Vddである。このため、整流ト
ランジスタQ1aおよびQ2aのゲートG1aおよびG
2aと、プリチャージトランジスタQ3aおよびQ4a
のゲートG3aおよびG4aとにおける電圧振幅もVd
dしかない。したがって供給される電源電圧Vddが1
Vより大幅に小さい(例えば、Vddが0.5Vであ
る)場合には、電荷を高速に出力ノードNppに転送で
きない。
ように、サブポンプ2dによって、整流トランジスタQ
1aおよびQ2a、プリチャージトランジスタQ3aお
よびQ4aが確実にオフ状態になるように、所定の電圧
に十分近い第1電圧である電圧Vss〜入力電圧より高
い第2電圧である2Vddを発生させる。
ャージトランジスタQ3d、Q4dおよびサブトランジ
スタSQ1d、SQ2dは、電源電圧Vddの振幅より
も拡大された振幅Vss〜2Vddを有する電圧を受け
取る。第1電圧である電圧Vssは、整流トランジスタ
Q1d、Q2d、プリチャージトランジスタQ3d、Q
4dおよびサブトランジスタSQ1d、SQ2dが確実
にオフ状態になるように、所定の電圧に十分近い電圧で
ある。
質的に接地電位である例を示す。接地電位は、通常はグ
ランドである。但し、グランドに制限されず、所定の電
圧であればよい。
d、プリチャージトランジスタQ3d、Q4dおよびサ
ブトランジスタSQ1d、SQ2dのゲート電位の電圧
振幅は、2Vddに拡大される。
よびプリチャージトランジスタQ3dおよびQ4dのソ
ース電位は最低でVdd以上ある。このため、ゲートに
Vssが印加されれば、NMOSトランジスタであるト
ランジスタQ1d、Q2d、Q3dおよびQ4dのゲー
トおよびソースは逆バイアスされる。この結果、トラン
ジスタQ1d、Q2d、Q3dおよびQ4dはさらに完
全にオフした状態になる。
ョルド電流)は下記の式で表される。
gsに対する駆動電流Idsの傾き) Vt:閾値 である。
mV(但し、PMOSトランジスタの場合は、マイナス
の値となる。)なので、閾値Vtが0.1V下がると、
リーク電流は1桁以上増大する。
る。
ッショルド領域にはあてはまらない。
オフ時の(Vgs−Vt)の値で決まる。サブポンプ2
dでVss電位を発生することができれば、オフ時のV
gsが−Vddになる。このため、トランジスタQ1
d、Q2d、Q3dおよびQ4dの閾値Vtを図1の場
合(このときVgs=0V)と比べてVddだけ低い値
に設定することができる。
整流トランジスタQ1dおよびQ2d、およびプリチャ
ージトランジスタQ3dおよびQ4dの閾値電圧を大幅
に低く設定することができる。また、トランジスタがオ
ン状態のときは、(Vgs−Vt)が図1の場合と比べ
てVddだけ大きくなる。この結果、高速な電荷転送が
可能となる。
びφ2を受け取り、メインポンプ1dの整流トランジス
タQ1dおよびQ2d、およびプリチャージトランジス
タQ3dおよびQ4dのゲートを制御するサブポンプ出
力信号SN1dおよびSN2dを出力する。サブポンプ
2dは、プリチャージトランジスタSQ1dおよびSQ
2d、ノードN1dとN4d、N2dとN3dをそれぞ
れアイソレートするトランジスタSQ4dおよびSQ3
d、および信号SN1dおよびSN2dの電圧をVss
に放電するトランジスタSQ5dおよびSQ6dを有す
る。
Q1d、Q2d、Q3dおよびQ4dが低閾値をもつこ
とを除き、図1で前述した実施の形態1のメインポンプ
1aと同様である。
動作波形を示す図である。信号φ2が降下した後、信号
φ1が上昇すると、電圧Vddにプリチャージされてい
たノードN3dの電圧は2Vddに上昇する。このとき
トランジスタSQ3dのゲート電位はVddになってい
る。このため、ノードN3dの電荷はトランジスタSQ
3dを通じてノードN6dに伝送される。この結果、ノ
ードN6dの電位が上昇する。
ジスタSQ6dがオンになり、ノードN5dの電位がV
ssになる。ノードN5dの電位がVssとなるので、
トランジスタSQ5dがオフになり、ノードN6dの電
位は実質的に2Vddに上昇する。
ジスタSQ5dがオフするまでには時間差が生じる。こ
のため、ノードN6dの電位が2Vddまで上昇しない
ことも考えられる。
る程度高ければトランジスタSQ5dによるノードN6
dの昇圧ロスは無視できる。信号φ2の電圧が降下した
ため、ノードN5dの電位はVdd近くまで低下してお
り、例えばVdd=0.5Vのような低電圧動作が行わ
れているからである。
も、ノードN3dに現れる電荷量に対してトランジスタ
SQ5dの駆動能力が小さく、トランジスタSQ5dを
通じてロスする電荷量が小さければ、ノードN6dの昇
圧ロスは小さい。サブポンプ2dは、メインポンプ1d
のトランジスタQ1d、Q2d、Q3dおよびQ4dの
ゲートを制御するだけの駆動力をもてばよいので、トラ
ンジスタSQ5dがオフになるまでのタイムラグによる
ロスは、図7Aのチャージポンプ回路全体の効率には大
きな影響を与えない。
ると、ノードN5dの電位が上昇する。トランジスタS
Q5dがオンになってノードN6dの電位がVssに引
き下げられる。ノードN4dの電位が2Vddまで上昇
するので、トランジスタSQ3dはオフになる。ノード
N6dおよびN3dが電気的にアイソレートされる。ノ
ードN3dの電位がプリチャージ電位Vddより下がる
ことはない。
MOSトランジスタQ3dおよびQ4dのゲート・ソー
ス間電圧は、オン状態で─Vdd、オフ状態でVddと
なるので、ゲート電位の電圧振幅が2Vddに拡大す
る。このため、低閾値トランジスタを用いることが可能
になる。この結果、高速な電荷転送が可能になる。
4dのソース・ドレイン間電圧については、ほとんどす
べての期間においてノードN6dの電位よりもノードN
3dの電位のほうが高く、ノードN5dの電位よりもノ
ードN4dの電位のほうが高い。したがってPMOSト
ランジスタQ3dおよびQ4dのウェル電位がそれぞれ
N3dおよびN4dの電位に等しいとすれば、ラッチア
ップを誘発することもない。
2Vddの電圧を発生させることによって、電源電圧V
ddが低電圧という条件でも高い効率で昇圧することが
可能となる。
ポンプ回路のサブポンプのバリエーションを示す回路図
である。図8A〜図8Cにおいて、信号SN1dおよび
SN2dは、それぞれ例えば図示しないメインポンプ1
dの整流トランジスタQ1dおよびQ2d、およびプリ
チャージトランジスタQ3dおよびQ4dのゲートを制
御するサブポンプ出力信号である。
よびSQ2gは、プリチャージトランジスタであり、ト
ランジスタSQ3gおよびSQ4gは、ノードN5dお
よびN6dの下限電圧をVddに保持するためのトラン
ジスタであり、トランジスタSQ5gおよびSQ6g
は、信号SN1dおよびSN2dをVssまで放電する
トランジスタである。
gがプリチャージ電圧VddからVddだけ上昇し、2
Vddになる。同時に信号φ2の電圧が降下し、ノード
N4gはプリチャージ電位Vddになる。したがってト
ランジスタSQ3gがオンし、ノードN5dには2Vd
dがあらわれる。トランジスタSQ5gのゲートは、ノ
ードN5dと接続されている。
号φ2に接続されている。このため、トランジスタSQ
5gのドレインに接続されたノードN6dの電荷は、V
ssに放電され、ノードN6dの電位がVssとなる。
6gのゲートには、ノードN6dの電位Vssが印加さ
れており、トランジスタSQ6gのソースには、信号φ
2の電位Vddが印加されている。このため、ゲート・
ソース間電圧Vgsには逆バイアスがかかっている。こ
の結果、SQ5g、SQ6gを低閾値トランジスタとし
てもリーク電流を抑えることが可能になる。したがって
電源電圧Vddが1V以下であるような低電圧の条件下
でも、出力信号SN1dおよびSN2dを高速にVss
まで放電することが可能である。
ポンプの変形例を示す回路図である。いずれも、信号S
N1dおよびSN2dにVssを印加するためのトラン
ジスタSQ5hおよびSQ6h、またはSQ5iおよび
SQ6iには、そのオフ状態において、逆バイアスVd
dが印加される。
h、SQ6h、SQ5iおよびSQ6iを低閾値化する
ことが可能である。このため、電源電圧Vddが1V以
下の低電圧でも高速な昇圧動作をおこなうことができ
る。
サブキャパシタSC1hおよびSC2hがドライバ(こ
こではインバータ)を介して信号φ1およびφ2により
駆動される。ノードN5dおよびN6dの電位について
は、Vssに降下する時刻のほうが、2Vddに上昇す
る時刻よりも早い。
Q4hがオフになってからキャパシタSC1hおよびS
C2hが駆動されるまでのオフ/オンマージンが拡張さ
れる。さらに、トランジスタSQ1hおよびSQ3h、
およびSQ2hおよびSQ4hが同時にオン状態になる
こともない。この結果、図示しない出力ノードNppか
ら電源電圧Vddへのリークもなくなる。これらは、図
8Cの構成についても同様である。
Vssに降下する時刻のほうが、ノードN3hおよびN
4hの電位がVddに降下する時刻よりも早くなる。こ
のため、PMOSトランジスタSQ3hおよびSQ4h
のウェルをそれぞれノードN3hおよびN4hに接続す
れば、ウェル電位のほうがソースおよびドレインの電位
よりも低くなることがない。この結果、ラッチアップ耐
性も強くなる。
路のサブポンプのバリエーションを示す回路図である。
図8Eは、図8Dのサブポンプの動作波形を示す図であ
る。
とVssとを切り離すためにPMOSトランジスタを用
いた。しかしウェル電位もソース電位も変化するような
構成にPMOSトランジスタを用いるとラッチアップの
おそれがある。したがってPMOSトランジスタを用い
ない構成が望ましい。
ャージとVssへの放電とを時間差をつけて行うことに
よって、NMOSトランジスタのみでVddのプリチャ
ージとVssへの放電とをおこなっている。
を説明する。信号φ1が降下する直前は、ノードN6m
がHレベル、ノードN5mがLレベルであり、トランジ
スタSQ8mがオン、SQ7mがオフである。信号φ1
が降下すると(つまり信号φ2が上昇すると)、ノード
N5mにはトランジスタSQ8mを通じてVddが印加
される。これに応じてトランジスタSQ7mがオンにな
り、ノードN6mの電位はVssになる。
ランジスタSQ8mがオフになるので、ノードN5mの
電位は閾値Vt程度までしか上昇しない。この後、遅延
回路22mによって遅延された信号SD2mが上昇し、
ノードN5mは、(Vt+Vdd)まで上昇する。信号
SD1mが降下しても、ノードN6mにはVssが印加
される。
用いることなく、サブポンプ回路によってVss〜(V
dd+Vt)の電圧を発生することが可能になる。この
ため、ラッチアップを起こすことなく昇圧をおこなうこ
とができる。
れば、電源電圧Vddが低い場合でもチャージポンプ回
路自体を効率よく動作させることは可能である。しかし
信号φ1およびφ2を発生させる制御回路やドライバ回
路をVdd=0.5V程度の低電圧で高速に動作させる
ことが困難である。従って、チャージポンプ回路から大
きな電流を取り出すことができない。チャージポンプ回
路の出力電流がポンプキャパシタの容量値とポンプの駆
動周波数とに依存するからである。
の実施の形態3の回路図である。図10は、図9のチャ
ージポンプ回路の動作波形を示す図である。実施の形態
3に係るチャージポンプ回路は上記問題を解決するため
に、実施の形態2の構成に加えてポンプドライバ3eお
よび4eを備えている。
インがそれぞれ接続された相補的なトランジスタ31e
および32eを有する。ポンプドライバ4eは、ゲート
およびドレインがそれぞれ接続された相補的なトランジ
スタ41eおよび42eを有する。ポンプドライバ3e
および4eは、それぞれ信号SN1dおよびSN2dを
受け取り、メインキャパシタC1dおよびC2dを駆動
する。
φ2は、サブキャパシタSC1dおよびSC2dを駆動
するだけでよく、メインキャパシタC1dおよびC2d
を駆動する必要がない。このため、実施の形態2と比べ
て、信号φ1およびφ2を発生するドライバの負担が大
幅に軽減されるという効果を有する。
ポンプ2dの出力信号SN1dおよびSN2dは、実質
的にVss〜2Vddの範囲で発振している。一方、ポ
ンプドライバ3eおよび4eは、半導体デバイスには避
けられない遅延時間を持つ。
dを駆動するポンプドライバ3eおよび4eにそれぞれ
信号SN1dおよびSN2dを入力すると、メインポン
プ1dの整流トランジスタQ1dおよびQ2d、および
プリチャージトランジスタQ3dおよびQ4dのゲート
電位が確定する時刻T101,T103と、ノードN1
dおよびN2dの電位が変化する時刻T102,T10
4との間に、トランジスタQ3dおよびQ4dがオフに
なってから、キャパシタC1dおよびC2dが駆動され
るまでのタイミングマージンMG101、MG102が
自動的に確保される。
の少ない昇圧をおこなうチャージポンプ回路を、複雑な
制御なしで実現できる。
質的にVss〜2Vddの範囲で発振しているので、図
9に示すようにNMOSトランジスタQ1d、Q2d、
Q3dおよびQ4dの閾値が低くてもよいという効果が
生じる。NMOSトランジスタの閾値が低くても、ゲー
ト電位がソース電位よりもVddだけ高くなり、逆バイ
アスがかかるので、リーク電流を抑えることができるた
めである。
3e、4e、およびサブポンプ2dを備えている構成を
例に挙げて説明したが、この構成に限定されるものでは
なく、サブポンプ2dは設けず、メインポンプ1d、ポ
ンプドライバ3e、4eだけを備えた構成でも同様の効
果が得られる。
インポンプ1dを駆動するポンプドライバの高速化、ま
たは小面積化が可能となる。このため、チャージポンプ
回路全体の高速化が可能となる。さらに、低電圧動作と
併せて、小面積のチャージポンプ回路を実現できる。
チャージポンプ回路の実施の形態4の回路図である。図
12は、図11のチャージポンプ回路の各部の動作波形
を示す図である。前述の実施の形態1〜3では、サブポ
ンプがメインポンプの整流トランジスタおよびプリチャ
ージトランジスタのゲート電位を昇圧する。
傍まで昇圧させるには、サブポンプのサブキャパシタの
容量値を整流トランジスタや他の寄生容量の値に比べて
十分に大きく設定する必要がある。チャージポンプ回路
の出力に接続される負荷が重いため、メインポンプを駆
動するために必要な電流が大きくなる場合には、サブポ
ンプのサイズも大きくなる。この結果、電源電圧Vdd
が1V以下であるような低電圧の条件下では、サブポン
プが高速に動作しなくなるおそれがある。
めに、初段のサブポンプが2段目のサブポンプを駆動す
る。したがって初段のサブポンプの駆動能力がメインポ
ンプを駆動するには不十分であっても、初段のサブポン
プは2段目のサブポンプを駆動できればよい。
る信号SN1dおよびSN2dは、Vss〜2Vddの
範囲の電圧を発生できるので、図9で説明したように、
2段目のサブポンプをオーバードライバすることができ
る。従って、初段のサブポンプのサブキャパシタよりも
2段目のサブポンプのサブキャパシタをより大きく設定
することが可能となる。
ブポンプを多段に接続することによって、メインポンプ
の負荷が重くても信号SN1dおよびSN2dを実質的
に2Vddまで昇圧することができる。したがって、電
源電圧Vddが1V以下の低電圧であっても、高効率な
昇圧をおこなうことができる。
定されず、3段以上でも良い。最終段のサブポンプがメ
インポンプをストレスなく駆動でき、信号φ1およびφ
2が初段のサブポンプをストレスなく駆動できれば、サ
ブポンプの接続段数は任意である。
段のサブポンプがメインポンプを駆動する信号の位相
は、接続されるサブポンプの段数に応じた量だけずれる
ことになるが、メインポンプが駆動される周波数は信号
φ1およびφ2の周波数と同じである。
チャージポンプ回路の実施の形態5の回路図である。図
14は、図13のチャージポンプ回路の動作波形を示す
図である。前述の実施の形態2におけるサブポンプは、
Vss〜2Vddを発生する。Vss〜2Vddの振幅
によってゲート電圧を十分に達成できたからである。
り、メインポンプの整流トランジスタおよびプリチャー
ジトランジスタを制御するために2Vdd(Vss〜2
Vdd)以上の電圧が必要となる場合も考えられる。ま
た、トランジスタのゲートに印加されるオン/オフの電
位差が大きいほど、トランジスタの駆動能力を高くする
ことができる。このため、サブポンプから出力される、
メインポンプを制御する信号の電位振幅は、大きいほど
好ましい。
ャージ電源として、ノードN3jがノードN2jに接続
され、ノードN4jがノードN1jに接続される。ノー
ドN3jおよびN4jは、電圧Vpp以上にプリチャー
ジされる。このため、サブポンプの出力SN1j、SN
2jの電位振幅をVss〜(Vdd+Vpp)の範囲に
拡大することができる。
施の形態2〜4と比較して、メインポンプの整流トラン
ジスタQ1jおよびQ2j、およびプリチャージトラン
ジスタQ3jおよびQ4jのゲート電位の電位振幅をさ
らに(Vpp−Vdd)だけ拡大できる。このため、メ
インポンプのノードN1jおよびN2jから出力ノード
Nppへ電荷を転送する速度をさらに向上させることが
可能になる。
路の実施の形態5の変形例の回路図である。図16は、
図15のチャージポンプ回路の動作波形を示す図であ
る。
N2dとの間、およびノードN2kとN1dとの間に
は、フィードバックキャパシタBC1kおよびBC2k
がそれぞれ設けられている。ノードN1dまたはN2d
が2Vddに上昇した後、メインポンプ1kのキャパシ
タC1kまたはC2kがポンプドライバ3eまたは4e
によって遅延をともなって駆動される。このタイミング
でフィードバックキャパシタBC1kおよびBC2kも
駆動される。
1k、BC2kの容量結合によって、ノードN1dおよ
びN2dの電位は、2Vddからさらに上昇する。この
結果、メインポンプ1kの整流トランジスタQ1kおよ
びQ2k、およびプリチャージトランジスタQ3kおよ
びQ4kのゲート電位の電位振幅を2Vddより大きく
することができる。
化およびプロセス技術の微細化を背景として、半導体回
路は低電源電圧化の傾向にある。
クが複雑で信号が所定の時間内に伝わらない部分が存在
する場合があり、このような部分では局所的に電源電圧
を上げて信号が所定の時間内に伝わるようにする必要が
ある。このため、半導体回路の2電源系化が求められて
いる。
力および2電源系のための電圧変換時の変換ロスに着目
し、電圧変換前の電圧は消費電力が大きい部分に供給さ
れ、電圧変換後の電圧は消費電力が小さい部分に供給さ
れる。
回路X1、第2回路X2および電圧変換回路X3を含
む。第1回路X1の消費電力は第2回路X2の消費電力
よりも大きい。電圧変換回路X3は、電源電圧Vddを
電圧Vppに変換する。電圧Vppは電源電圧Vddよ
り高い電圧、または接地電圧Vssより低い電圧であ
る。電圧変換回路X3での電圧変換の際には、変換ロス
が生じる。変換ロスを含む電圧Vppは消費電力が第1
回路の消費電力よりも小さい第2回路X2に供給され、
変換前の電源電圧Vddは消費電力が第2回路X2の消
費電力よりも大きい第1回路X1に供給される。
2回路X2は消費電力が第1回路X1の消費電力よりも
小さいため、変換ロスが拡大されることがない。このた
め、半導体回路全体において変換ロスに起因する電力損
失が低減される。その結果、消費電力が低減される。
第2回路X2が形成されるチップ上に形成されていても
良い。あるいは、第1回路X1および第2回路X2が形
成されるチップの外部に形成されていても良い。
dを電圧Vppに変換する機能を有する限り、任意の電
圧変換回路であり得る。例えば、電圧変換回路X3は、
従来のチャージポンプ回路、DC/DC変換器等であり
得る。
形態1〜5において前述した本発明のチャージポンプ回
路を使用することもできる。この場合には、電源電圧V
ddから電圧Vppへの変換ロスが小さいという利点
や、電源電圧Vddが1V以下の低電圧であっても電圧
変換回路が動作するという利点が得られる。
が、第2回路X2のスイッチ切換の発生確率より大きく
てもよい。また、第1回路X1が駆動する負荷が、第2
回路X2が駆動する負荷より大きくてもよい。
2回路X2が駆動する負荷より大きい場合を例に挙げて
説明する。なお、第1回路X1のスイッチ切換の発生確
率が、第2回路X2のスイッチ切換の発生確率より大き
い場合に対しても、同様に本発明を適用することができ
る。
理回路の実施の形態6を示す図である。
S2、チャージポンプ回路S3および容量CLを含む。
論理回路部S1は、PMOSトランジスタQ1、Q2を
含む。ドライバ部S2は、PMOSトランジスタQ3、
NMOSトランジスタQ4を含む。
より大きい負荷である容量CLを駆動する。ドライバ部
S2の消費電力は論理回路部S1の消費電力よりも大き
い。従って、ドライバ部S2には、電圧変換前の電源電
圧Vddが供給される。
ある。論理回路部S1には、電圧変換後の昇圧電圧Vp
pが供給される。論理回路S1の負荷はドライバ部S2
の負荷よりも小さいので、電圧変換による変換ロスを含
む昇圧電圧Vppが供給された場合であっても、変換ロ
スが拡大されることがない。このため、論理回路全体に
おいて変換ロスに起因する電力損失が低減される。
S2に供給し、昇圧電圧Vppを論理回路部S1に供給
することによって、論理回路全体の低消費電力化を実現
することができる。
されることにより高速に動作する。ドライバ部S2は、
低閾値を有するPMOSトランジスタQ3が用いられる
ことにより高速に動作する。半導体回路を高速に動作さ
せるためには、実施の形態2で前述したように、低閾値
トランジスタを用いることが効果的だからである。この
ように、論理回路は、論理回路全体の高速動作を実現す
る。
と、リーク電流が増大してしまい、ついには動作電流が
増えてしまう。この結果、半導体回路の低消費電力化の
ために電圧変換前の電圧を用いたにもかかわらず、逆に
消費電力が増大する場合もありうる。
に述べるように、低閾値を有するPMOSトランジスタ
を用いた場合であってもリーク電流を抑えることができ
る。
接地電位Vssのうちの一方をドライバ部S2に出力す
る。昇圧電圧Vppまたは接地電位Vssは、ドライバ
部S2に設けられたPMOSトランジスタQ3およびN
MOSトランジスタQ4のゲートに印加される。
れた場合には、ドライバ部S2に設けられたPMOSト
ランジスタQ3がオフ、NMOSトランジスタQ4がオ
ンとなる。その結果、ドライバ部S2から接地電位Vs
sが出力される。
れた場合には、ドライバ部S2に設けられたPMOSト
ランジスタQ3がオン、NMOSトランジスタQ4がオ
フとなる。その結果、ドライバ部S2から電源電圧Vd
dが出力される。
源電圧Vddが供給されている。PMOSトランジスタ
Q3のゲートに昇圧電圧Vppが印加されたときにPM
OSトランジスタQ3がオフになる。したがって、PM
OSトランジスタQ3のオフ時には、PMOSトランジ
スタQ3には逆バイアスがかかる。
ースに電源電圧Vddが供給されており、PMOSトラ
ンジスタQ3のゲートに電源電圧Vddが印加されたと
きにPMOSトランジスタQ3がオフとなる場合に比較
して、PMOSトランジスタQ3の閾値を低くすること
ができる。
スタがオフ時に逆バイアス状態になることにより、リー
ク電流が抑えられる。
スには電源電圧Vdd=0.5Vが供給され、ゲートに
昇圧電圧Vpp=0.75Vが印加され、PMOSトラ
ンジスタQ3がオフになる場合を考えると、PMOSト
ランジスタQ3のオフ時のゲート・ソース間電圧Vgs
は、0.25Vとなる。
(Vgs−Vt)の値が0.1V以上あれば、リーク電
流が到底容認し難い値になることはないといわれている
(セミコン関西96ULSI技術セミナー講演予講集1
−48〜1−49、ISSCC96/SESSION 10/LOW-POWER & C
OMMUNICATION SIGNAL PROCESSING/PAPER FA 10.3)。
和である。(Vgs−Vt)の値が0.1V以上あれ
ば、動作電流に含まれるリーク電流の割合は小さいの
で、リーク電流が動作電流を大幅に増大させることがな
い。
Vtの値としては、+0.15Vという超低閾値を設定
することができる。
は、閾値が+から−の方向へ変化することを、閾値が低
くなるというが、PMOSトランジスタの場合には、N
MOSトランジスタの場合とは異なり、閾値が−から+
の方向へ変化することを、閾値が低くなるという。
のソースに電源電圧Vdd=0.5Vが供給され、ゲー
トに電源電圧Vdd=0.5Vが印加され、PMOSト
ランジスタQ3がオフとなる場合には、PMOSトラン
ジスタQ3のオフ時のゲート・ソース間電圧Vgsが0
Vとなる。Vgsが0Vの場合には、(Vgs−Vt)
の値を0.1V以上確保するためには、PMOSトラン
ジスタの閾値Vtの値としては−0.1Vが必要であ
る。
3の閾値Vtは−0.1Vまでしか下げられなかった。
本実施の形態では、閾値Vtを+0.15Vまで下げる
ことができる。即ち、+0.15Vは閾値Vtの最も低
い閾値である。
まで下げる必要はない。閾値Vtは、−0.1Vよりも
低い値であればよく、−0.1Vから+0.15Vまで
の範囲内で任意の値をとり得る。閾値Vtは、−0.1
Vから+0.15Vまでの範囲内であれば、従来の閾値
よりも下がっているからである。
て、0.25Vの低閾値化(PMOSの場合は、正の方
向が低閾値)をリークレベルを保ったまま実現できる。
このように、PMOSトランジスタQ3は低閾値なの
で、PMOSトランジスタQ3のゲートに接地電位Vs
sが入力されると、PMOSトランジスタQ3はオフ状
態からオン状態に高速に動作する。
は、オフ時のゲート電圧がVssであり、ソース電圧が
Vssであるから、オフ時のゲート・ソース間電圧は0
Vである。一般にNMOSトランジスタに関しては、
(Vgs−Vt)の値が−0.1V以下であれば、リー
ク電流が動作電流を大幅に増大させることがないといわ
れている。
ことはできないが、オン時のゲート電圧が0.75V、
ソース電圧が接地電位Vss(0V)であり、ゲート・
ソース間電圧Vgsは0.75Vとなるため、閾値電圧
を無理に下げなくても、電源電圧Vdd(0.5V)以
上の(Vgs−Vt)が印加される。このように、NM
OSトランジスタQ4は、オン時のゲート・ソース間電
圧Vgsが大きいので、オフ状態からオン状態に高速に
動作する。
SトランジスタQ3およびNMOSトランジスタQ4の
オン・オフが高速に切り替わる。その結果、ドライバ部
S2が高速に動作する。
1、Q2の閾値は、ドライバ部S2のPMOSトランジ
スタQ3の閾値よりも高く設定される。論理回路部S1
のPMOSトランジスタQ1、Q2の閾値が小さいと、
PMOSトランジスタQ1、Q2のオフ状態が不十分と
なり、リーク電流が増大するため、チャージポンプ回路
S3から昇圧電圧Vppを供給することにより動作の高
速化かつ低消費電力化を実現するという意図した効果を
得ることができないからである。
スタQ1、Q2以外のPMOSトランジスタの一部に、
PMOSトランジスタQ3と同様な低閾値トランジスタ
が用いられていてもよい。低閾値トランジスタが少数で
あれば、リーク電流の増大が許容範囲内にある場合もあ
るからである。
イバ部S2に設けられたPMOSトランジスタQ3は、
低い閾値に設定され、PMOSトランジスタQ3以外の
トランジスタは標準の閾値に設定される。論理回路部S
1のゲート遅延は、チャージポンプ回路S3から出力さ
れる昇圧電源Vppを印加することによって抑えられ
る。
り高い電圧Vppに変換し、電圧Vppを論理回路部S
1に電源電圧として用いた場合について説明してきた
が、接地電圧Vssを接地電圧Vssより低い電圧Vs
s’に変換し、電圧Vss’を論理回路部S1の接地電
圧として用いた場合でも同じ効果が得られる。この場合
には、ドライバ回路S2のNMOSトランジスタQ4を
低閾値とすればよい。
り高い電圧Vppに変換し、接地電圧Vssを接地電圧
Vssより低い電圧Vss’に変換し、電圧Vppと電
圧Vss’とを併せて使うことも可能である。この場合
には、ドライバ回路S2のPMOSトランジスタQ3、
NMOSトランジスタQ4の両方を低閾値にすることが
できる。
換における損失が小さいチャージポンプ回路を提供する
ことができる。
高い効率で昇降圧された電圧を高速に供給できるチャー
ジポンプ回路を提供することができる。
1の回路図である。
である。
図である。
である。
プ回路の回路図である。
である。
態2の回路図である。
す図である。
プのバリエーションを示す回路図である。
プのバリエーションを示す回路図である。
プのバリエーションを示す回路図である。
プのバリエーションを示す回路図である。
る。
3の回路図である。
図である。
態4の回路図である。
す図である。
態5の回路図である。
す図である。
態5の変形例の回路図である。
す図である。
示す図である。
の形態6を示す図である。
る。
トランジスタ
Claims (17)
- 【請求項1】 第1制御端子を有する第1スイッチング
素子と、第2制御端子を有する第2スイッチング素子
と、前記第1および第2スイッチング素子に接続された
ノードとを含む第1ポンプを備えたチャージポンプ回路
であって、 前記チャージポンプ回路は、前記第1および第2のスイ
ッチング素子が第1および第2駆動電圧信号に応答して
相補的に動作することにより、入力電圧を出力電圧に変
換し、前記出力電圧を出力端子を介して出力し、 前記ノードと前記第1制御端子とは電気的にアイソレー
トされており、前記ノードと前記第2制御端子とは電気
的にアイソレートされているチャージポンプ回路。 - 【請求項2】 前記第1のスイッチング素子は、第1お
よび第2整流トランジスタを含み、 前記第1制御端子は、第1および第2整流制御端子を含
み、 前記第2のスイッチング素子は、第1および第2プリチ
ャージトランジスタを含み、 前記第2制御端子は、第1および第2プリチャージ制御
端子を含み、 前記ノードは、第1および第2ノードを含み、 前記第1および第2ノードのそれぞれは第1および第2
キャパシタに接続されており、 第1状態において、前記第1整流トランジスタは、前記
第1キャパシタに蓄積された電荷を前記出力端子に供給
し、前記第2プリチャージトランジスタは、前記入力電
圧を前記第2キャパシタに供給し、 第2状態において、前記第2整流トランジスタは、前記
第2キャパシタに蓄積された電荷を前記出力端子に供給
し、前記第1プリチャージトランジスタは、前記入力電
圧を前記第1キャパシタに供給し、 前記第1ノードと前記第2プリチャージ制御端子と、お
よび前記第2ノードと前記第1プリチャージ制御端子と
は電気的にアイソレートされている、請求項1に記載の
チャージポンプ回路。 - 【請求項3】 前記チャージポンプ回路は、前記第1お
よび第2制御端子を駆動する第2ポンプをさらに備えて
おり、 前記第2ポンプは、第1および第2サブトランジスタと
第1および第2サブキャパシタとを有しており、 前記第1および第2サブトランジスタは、第1および第
2サブ制御端子を有しており、 前記第1整流制御端子、前記第2プリチャージ制御端子
および前記第2サブ制御端子を含む第1制御端子群は、
前記第1サブキャパシタを介して前記第1駆動電圧信号
を受け取り、 前記第2整流制御端子、前記第1プリチャージ制御端子
および前記第1サブ制御端子を含む第2制御端子群は、
前記第2サブキャパシタを介して前記第2駆動電圧信号
を受け取る、請求項2に記載のチャージポンプ回路。 - 【請求項4】 前記第1制御端子群および前記第2制御
端子群は、前記入力電圧の振幅よりも拡大された振幅を
有する電圧を受け取る、請求項3に記載のチャージポン
プ回路。 - 【請求項5】 前記第2ポンプは、第1および第2スイ
ッチング素子が確実にオフ状態になるように、所定の電
圧に十分近い第1電圧を発生する手段をさらに備えてお
り、 前記第1制御端子群は、前記第1状態では前記入力電圧
より高い第2電圧を受け取り、前記第2状態では前記第
1電圧を受け取り、 前記第2制御端子群は、前記第1状態では前記第1電圧
を受け取り、前記第2状態では前記第2電圧を受け取
る、請求項3に記載のチャージポンプ回路。 - 【請求項6】 前記第2ポンプは、第1および第2スイ
ッチング素子が確実にオフ状態になるように、所定の電
圧に十分近い第1電圧を発生する手段をさらに備えてお
り、 前記第1制御端子群は、前記第1状態では接地電位より
低い第2電圧を受け取り、前記第2状態では前記第1電
圧を受け取り、 前記第2制御端子群は、前記第1状態では前記第1電圧
を受け取り、前記第2状態では前記第2電圧を受け取
る、請求項3に記載のチャージポンプ回路。 - 【請求項7】 前記第1制御端子群は、前記第1状態で
は前記入力電圧より高い第1電圧を受け取り、前記第2
状態では前記入力電圧と実質的に等しい第2電圧を受け
取り、 前記第2制御端子群は、前記第1状態では前記第2電圧
を受け取り、前記第2状態では前記第1電圧を受け取
る、請求項3に記載のチャージポンプ回路。 - 【請求項8】 前記第1制御端子群は、前記第1状態で
は接地電位より低い第1電圧を受け取り、前記第2状態
では前記入力電圧と実質的に等しい第2電圧を受け取
り、 前記第2制御端子群は、前記第1状態では前記第2電圧
を受け取り、前記第2状態では前記第1電圧を受け取
る、請求項3に記載のチャージポンプ回路。 - 【請求項9】 前記第1スイッチング素子は、整流トラ
ンジスタを含み、 前記第1制御端子は、整流制御端子を含み、 前記第2スイッチング素子は、プリチャージトランジス
タを含み、 前記第2制御端子は、プリチャージ制御端子を含み、 前記ノードはキャパシタに接続されており、 第1状態において、前記整流トランジスタは、前記キャ
パシタに蓄積された電荷を前記出力端子に供給し、 第2状態において、前記プリチャージトランジスタは、
前記入力電圧を前記キャパシタに供給し、 前記ノードと前記プリチャージ制御端子とは電気的にア
イソレートされている、請求項1に記載のチャージポン
プ回路。 - 【請求項10】 第1電圧を第2電圧に変換する電圧変
換回路と、 前記第1電圧を電源電圧として動作する第1回路部と、 前記第2電圧を電源電圧として第2回路部とを備え、 前記第1回路部の消費電力は前記第2回路部の消費電力
より大きい論理回路。 - 【請求項11】 前記第1回路部のスイッチ切換の発生
確率は、前記第2回路部のスイッチ切換の発生確率より
大きい、請求項10に記載の論理回路。 - 【請求項12】 前記第1回路部が駆動する負荷は、前
記第2回路部が駆動する負荷より大きい、請求項10に
記載の論理回路。 - 【請求項13】 前記電圧変換回路は、前記第1電圧を
前記第2電圧に昇圧する、請求項10に記載の論理回
路。 - 【請求項14】 前記電圧変換回路は、前記第1電圧を
前記第2電圧に降圧する、請求項10に記載の論理回
路。 - 【請求項15】 前記電圧変換回路は、第1制御端子を
有する第1スイッチング素子と、第2制御端子を有する
第2スイッチング素子と、前記第1および第2スイッチ
ング素子に接続されたノードとを含む第1ポンプを備え
たチャージポンプ回路であって、 前記チャージポンプ回路は、前記第1および第2のスイ
ッチング素子が第1および第2駆動電圧信号に応答して
相補的に動作することにより、入力電圧を出力電圧に変
換し、前記出力電圧を出力端子を介して出力し、 前記ノードと前記第1制御端子とは電気的にアイソレー
トされており、前記ノードと前記第2制御端子とは電気
的にアイソレートされている、請求項10に記載の論理
回路。 - 【請求項16】 前記第2回路部は論理回路部を含み、 前記第1回路部は、前記論理回路部の出力に接続され、
負荷を駆動するドライバ部を含む、請求項10に記載の
論理回路。 - 【請求項17】 前記ドライバ回路は、前記第1電圧が
ソースノードに供給される第1のトランジスタを含んで
おり、 前記論理回路部は、前記第2電圧がソースノードに供給
される第2のトランジスタを含んでおり、 前記第1のトランジスタの閾値は、前記第2のトランジ
スタの閾値よりも小さい、請求項16に記載の論理回
路。
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- 1998-02-02 JP JP10021353A patent/JP2880493B2/ja not_active Expired - Fee Related
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