JP2001025237A - 昇圧回路 - Google Patents
昇圧回路Info
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- JP2001025237A JP2001025237A JP11194527A JP19452799A JP2001025237A JP 2001025237 A JP2001025237 A JP 2001025237A JP 11194527 A JP11194527 A JP 11194527A JP 19452799 A JP19452799 A JP 19452799A JP 2001025237 A JP2001025237 A JP 2001025237A
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/36—Means for starting or stopping converters
Abstract
(57)【要約】
【課題】 起動時の消費電流を低減するようにした昇圧
回路を提供する。 【解決手段】 電源端子VINと出力端子VOUT間に
直列に接続した複数のダイオード接続したMOSトラン
ジスタ5、3A〜3Hと、前記MOSトランジスタ同士
の各接続点に夫々一方の端子を接続したコンデンサ2A
〜2Hとからなり、前記コンデンサ2A〜2Hの他方の
端子に夫々前記コンデンサの充電・転送動作を行わせる
ためのパルス信号A〜Jを印加することで、前記出力端
子VOUTに前記電源端子VINの電圧VDDより高い
電圧VPPを得る昇圧回路において、この回路の起動時
において、電源側に近いコンデンサ2A〜2Hの順に、
前記パルス信号A〜Jを順に印加せしめるように構成し
たことを特徴とする。
回路を提供する。 【解決手段】 電源端子VINと出力端子VOUT間に
直列に接続した複数のダイオード接続したMOSトラン
ジスタ5、3A〜3Hと、前記MOSトランジスタ同士
の各接続点に夫々一方の端子を接続したコンデンサ2A
〜2Hとからなり、前記コンデンサ2A〜2Hの他方の
端子に夫々前記コンデンサの充電・転送動作を行わせる
ためのパルス信号A〜Jを印加することで、前記出力端
子VOUTに前記電源端子VINの電圧VDDより高い
電圧VPPを得る昇圧回路において、この回路の起動時
において、電源側に近いコンデンサ2A〜2Hの順に、
前記パルス信号A〜Jを順に印加せしめるように構成し
たことを特徴とする。
Description
【0001】
【発明の属する技術分野】本発明は、昇圧回路に係わ
り、特に、起動時の電流を低減するようにした昇圧回路
に関する。
り、特に、起動時の電流を低減するようにした昇圧回路
に関する。
【0002】
【従来の技術】従来例の昇圧回路を図15に、そのタイ
ミングチャートを図16に示す。
ミングチャートを図16に示す。
【0003】この回路では、昇圧停止時は、CTLから
ローレベルが入力される。この入力を受けたNAND1
51の出力ノードP1は、CLKの入力によらずハイレ
ベルに固定されるので、ポンピング回路158A〜15
8Hでは昇圧は行われない。
ローレベルが入力される。この入力を受けたNAND1
51の出力ノードP1は、CLKの入力によらずハイレ
ベルに固定されるので、ポンピング回路158A〜15
8Hでは昇圧は行われない。
【0004】次に、昇圧時は、CTLからハイレベルを
入力する。CLKに入力されたクロック信号が反転され
てNAND151から出力される。この反転したクロッ
ク信号163を受けたポンピング回路158A〜158
Hは同時に昇圧を開始する。
入力する。CLKに入力されたクロック信号が反転され
てNAND151から出力される。この反転したクロッ
ク信号163を受けたポンピング回路158A〜158
Hは同時に昇圧を開始する。
【0005】しかし、最近需要の増大が予想されている
非接触ICカードの様に外部より電波を受け、この電波
にて内部の電源を起動する半導体装置では、昇圧開始時
の電源電流の増加の為、電源電圧が降下するという問題
点があった。
非接触ICカードの様に外部より電波を受け、この電波
にて内部の電源を起動する半導体装置では、昇圧開始時
の電源電流の増加の為、電源電圧が降下するという問題
点があった。
【0006】なお、図19は、この回路のシュミレーシ
ョン結果を示すグラフであり、符号251が昇圧電圧
(VPP)波形、符号252が電源電流(IDD)波形
である。この回路の昇圧電圧は、17.0V、ピーク電
流は842μAであった。
ョン結果を示すグラフであり、符号251が昇圧電圧
(VPP)波形、符号252が電源電流(IDD)波形
である。この回路の昇圧電圧は、17.0V、ピーク電
流は842μAであった。
【0007】次に、特開平04−268294号公報の
回路図を図17に、そのタイミングチャートを図18に
示す。
回路図を図17に、そのタイミングチャートを図18に
示す。
【0008】この回路では、CLKからクロックを入力
し、それを受けたポンピング回路204A〜204Hが
昇圧を開始する。図15の回路との違いは、前段のポン
ピング回路204Aで昇圧した電圧を、次段のポンピン
グ回路204Bの構成要素であるレベルシフタ201B
の電源としている点である。同様に、レベルシフタ20
1C〜201Hは、前段のポンピング回路の昇圧電圧を
電源としている。
し、それを受けたポンピング回路204A〜204Hが
昇圧を開始する。図15の回路との違いは、前段のポン
ピング回路204Aで昇圧した電圧を、次段のポンピン
グ回路204Bの構成要素であるレベルシフタ201B
の電源としている点である。同様に、レベルシフタ20
1C〜201Hは、前段のポンピング回路の昇圧電圧を
電源としている。
【0009】しかし、この昇圧回路ではクロックドライ
バーにレベルシフタを使っているので、レベルシフタの
出力が昇圧開始時においては0V以下となるので、ポン
ピング回路間のスイッチング素子は0Vより大きなVt
をもったN型エンハンスメントトランジスタにする必要
がある。
バーにレベルシフタを使っているので、レベルシフタの
出力が昇圧開始時においては0V以下となるので、ポン
ピング回路間のスイッチング素子は0Vより大きなVt
をもったN型エンハンスメントトランジスタにする必要
がある。
【0010】従って、昇圧の際、次段へ転送される電圧
は、 VDD−Vt・・・(1) となり、転送する電圧は従来例に比べVt分ロスする。
は、 VDD−Vt・・・(1) となり、転送する電圧は従来例に比べVt分ロスする。
【0011】これがポンピング回路204A〜204H
の各段で起こるので、昇圧時間が莫大にかかってしまう
という欠点もあった。
の各段で起こるので、昇圧時間が莫大にかかってしまう
という欠点もあった。
【0012】なお、図20は、ポンプ回路を4段構成と
した、この回路のシュミレーション結果を示すグラフで
あり、符号261が昇圧電圧(VPP)波形、符号26
2が電源電流(IDD)波形であり、この回路の昇圧電
圧は、5.3V、ピーク電流は10mA以上であった。
した、この回路のシュミレーション結果を示すグラフで
あり、符号261が昇圧電圧(VPP)波形、符号26
2が電源電流(IDD)波形であり、この回路の昇圧電
圧は、5.3V、ピーク電流は10mA以上であった。
【0013】また、図21は、ポンプ回路を8段構成と
した、この回路のシュミレーション結果を示すグラフで
あり、符号271が昇圧電圧(VPP)波形、符号27
2が電源電流(IDD)波形である。
した、この回路のシュミレーション結果を示すグラフで
あり、符号271が昇圧電圧(VPP)波形、符号27
2が電源電流(IDD)波形である。
【0014】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、起動時の消費電流
を低減するようにした新規な昇圧回路を提供するもので
ある。
した従来技術の欠点を改良し、特に、起動時の消費電流
を低減するようにした新規な昇圧回路を提供するもので
ある。
【0015】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【0016】即ち、本発明に係わる昇圧回路の第1態様
は、電源端子と出力端子間に直列に接続した複数のダイ
オード接続したMOSトランジスタと、前記MOSトラ
ンジスタ同士の各接続点に夫々一方の端子を接続したコ
ンデンサとからなり、前記コンデンサの他方の端子に夫
々前記コンデンサの充電・転送動作を行わせるためのパ
ルス信号を印加することで前記出力端子に前記電源端子
の電圧より高い電圧を得る昇圧回路において、この回路
の起動時において、電源側に近いコンデンサの順に、前
記パルス信号を順に印加せしめるように構成したことを
特徴とするものであり、叉、第2態様は、前記パルス信
号は、遅延手段を介して前記コンデンサに印加せしめる
ことを特徴とするものであり、叉、第3態様は、電源端
子と第1端子間に直列に接続した複数のダイオード接続
したMOSトランジスタと、前記MOSトランジスタ同
士の各接続点に夫々一方の端子を接続したコンデンサ
と、前記夫々のコンデンサの他方の端子に出力を接続し
たインバータとからなる第1の昇圧回路と、前記コンデ
ンサの充電・転送動作を行わせるため、前記インバータ
に入力せしめるための第1のクロック信号と、前記第1
の昇圧回路の第1端子に得られた電圧を電源電圧とし、
前記第1のクロック信号から、ハイレベルが前記第1の
端子の電圧レベルである第2のクロック信号を得るレベ
ルシフタと、前記第1端子と出力端子間に直列に接続し
た複数のダイオード接続したMOSトランジスタと、前
記MOSトランジスタ同士の各接続点に夫々一方の端子
を接続したコンデンサと、前記夫々のコンデンサの他方
の端子に出力を接続し、前記第1端子の電圧を電源と
し、前記第2のクロック信号を入力とするインバータと
からなる第2の昇圧回路と、で構成したことを特徴とす
るものであり、叉、第4態様は、回路の起動時におい
て、前記第1の昇圧回路では、前記電源側に近いコンデ
ンサから順に、前記第1のパルス信号を所定の時間遅延
させて印加せしめるように構成したことを特徴とするも
のであり、叉、第5態様は、回路の起動時において、前
記第2の昇圧回路では、前記電源側に近いコンデンサか
ら順に、前記第2のパルス信号を所定の時間遅延させて
印加せしめるように構成したことを特徴とするものであ
り、叉、第6態様は、前記MOSトランジスタは、ノン
ドープエンハンスメントトランジスタであることを特徴
とするものである。
は、電源端子と出力端子間に直列に接続した複数のダイ
オード接続したMOSトランジスタと、前記MOSトラ
ンジスタ同士の各接続点に夫々一方の端子を接続したコ
ンデンサとからなり、前記コンデンサの他方の端子に夫
々前記コンデンサの充電・転送動作を行わせるためのパ
ルス信号を印加することで前記出力端子に前記電源端子
の電圧より高い電圧を得る昇圧回路において、この回路
の起動時において、電源側に近いコンデンサの順に、前
記パルス信号を順に印加せしめるように構成したことを
特徴とするものであり、叉、第2態様は、前記パルス信
号は、遅延手段を介して前記コンデンサに印加せしめる
ことを特徴とするものであり、叉、第3態様は、電源端
子と第1端子間に直列に接続した複数のダイオード接続
したMOSトランジスタと、前記MOSトランジスタ同
士の各接続点に夫々一方の端子を接続したコンデンサ
と、前記夫々のコンデンサの他方の端子に出力を接続し
たインバータとからなる第1の昇圧回路と、前記コンデ
ンサの充電・転送動作を行わせるため、前記インバータ
に入力せしめるための第1のクロック信号と、前記第1
の昇圧回路の第1端子に得られた電圧を電源電圧とし、
前記第1のクロック信号から、ハイレベルが前記第1の
端子の電圧レベルである第2のクロック信号を得るレベ
ルシフタと、前記第1端子と出力端子間に直列に接続し
た複数のダイオード接続したMOSトランジスタと、前
記MOSトランジスタ同士の各接続点に夫々一方の端子
を接続したコンデンサと、前記夫々のコンデンサの他方
の端子に出力を接続し、前記第1端子の電圧を電源と
し、前記第2のクロック信号を入力とするインバータと
からなる第2の昇圧回路と、で構成したことを特徴とす
るものであり、叉、第4態様は、回路の起動時におい
て、前記第1の昇圧回路では、前記電源側に近いコンデ
ンサから順に、前記第1のパルス信号を所定の時間遅延
させて印加せしめるように構成したことを特徴とするも
のであり、叉、第5態様は、回路の起動時において、前
記第2の昇圧回路では、前記電源側に近いコンデンサか
ら順に、前記第2のパルス信号を所定の時間遅延させて
印加せしめるように構成したことを特徴とするものであ
り、叉、第6態様は、前記MOSトランジスタは、ノン
ドープエンハンスメントトランジスタであることを特徴
とするものである。
【0017】
【発明の実施の形態】本発明に係わる昇圧回路は、図1
に示す様に、昇圧を制御するコントロール信号CTL
と、クロック信号CLKと、電源VDDにソースを接続
したN型ノンドープトランジスタ5と、前記N型ノンド
ープトランジスタ5のゲートに出力を接続するインバー
タ6と、前記N型ノンドープトランジスタ5に直列に接
続したダイオード接続のN型ノンドープトランジスタ3
A〜3Hと、N型ノンドープトランジスタ3A〜3Hの
ゲートに一方の端子を接続したコンデンサ2A〜2H
と、例えばディレイ素子を備えたクロック発生回路7と
からなり、前記クロック発生回路7から出力されるクロ
ック信号の出力タイミングをずらす事により、電源VD
Dに近いポンピング回路4Aから順番に昇圧を開始し、
起動時に、各ポンピング回路4A〜4Hが同時に動作開
始する事を防いでいる。
に示す様に、昇圧を制御するコントロール信号CTL
と、クロック信号CLKと、電源VDDにソースを接続
したN型ノンドープトランジスタ5と、前記N型ノンド
ープトランジスタ5のゲートに出力を接続するインバー
タ6と、前記N型ノンドープトランジスタ5に直列に接
続したダイオード接続のN型ノンドープトランジスタ3
A〜3Hと、N型ノンドープトランジスタ3A〜3Hの
ゲートに一方の端子を接続したコンデンサ2A〜2H
と、例えばディレイ素子を備えたクロック発生回路7と
からなり、前記クロック発生回路7から出力されるクロ
ック信号の出力タイミングをずらす事により、電源VD
Dに近いポンピング回路4Aから順番に昇圧を開始し、
起動時に、各ポンピング回路4A〜4Hが同時に動作開
始する事を防いでいる。
【0018】このため、昇圧開始時の電源電流を削減で
きるという効果が得られる。
きるという効果が得られる。
【実施例】以下に、本発明に係わる昇圧回路の具体例を
図面を参照しながら詳細に説明する。
図面を参照しながら詳細に説明する。
【0019】(第1の具体例)図1は、本発明の昇圧回
路の第1の具体例の回路図、図2は、クロック信号を順
に遅延させて出力するクロック発生回路のブロック図、
図3はそのタイミングチャートであって、これらの図に
は、電源端子VINと出力端子VOUT間に直列に接続
した複数のダイオード接続したMOSトランジスタ5、
3A〜3Hと、前記MOSトランジスタ同士の各接続点
に夫々一方の端子を接続したコンデンサ2A〜2Hとか
らなり、前記コンデンサ2A〜2Hの他方の端子に夫々
前記コンデンサの充電・転送動作を行わせるためのパル
ス信号A〜Jを印加することで、前記出力端子VOUT
に前記電源端子VINの電圧VDDより高い電圧VPP
を得る昇圧回路において、この回路の起動時において、
電源側に近いコンデンサ2A〜2Hの順に、前記パルス
信号A〜Jを順に印加せしめるように構成したことを特
徴とする昇圧回路が示され、又、前記パルス信号A〜J
は、遅延手段8A〜8Hを介して前記コンデンサ2A〜
2Hに印加せしめることを特徴とする昇圧回路が示さ
れ、前記MOSトランジスタ5、3A〜3Hは、ノンド
ープエンハンスメントトランジスタであることを特徴と
する昇圧回路が示されている。
路の第1の具体例の回路図、図2は、クロック信号を順
に遅延させて出力するクロック発生回路のブロック図、
図3はそのタイミングチャートであって、これらの図に
は、電源端子VINと出力端子VOUT間に直列に接続
した複数のダイオード接続したMOSトランジスタ5、
3A〜3Hと、前記MOSトランジスタ同士の各接続点
に夫々一方の端子を接続したコンデンサ2A〜2Hとか
らなり、前記コンデンサ2A〜2Hの他方の端子に夫々
前記コンデンサの充電・転送動作を行わせるためのパル
ス信号A〜Jを印加することで、前記出力端子VOUT
に前記電源端子VINの電圧VDDより高い電圧VPP
を得る昇圧回路において、この回路の起動時において、
電源側に近いコンデンサ2A〜2Hの順に、前記パルス
信号A〜Jを順に印加せしめるように構成したことを特
徴とする昇圧回路が示され、又、前記パルス信号A〜J
は、遅延手段8A〜8Hを介して前記コンデンサ2A〜
2Hに印加せしめることを特徴とする昇圧回路が示さ
れ、前記MOSトランジスタ5、3A〜3Hは、ノンド
ープエンハンスメントトランジスタであることを特徴と
する昇圧回路が示されている。
【0020】以下に、第1の具体例を更に詳細に説明す
る。
る。
【0021】第1の具体例の昇圧回路は、昇圧を制御す
るコントロール信号CTLと、クロック信号CLKと、
信号CTLとクロック信号CLKとを入力せしめるNA
ND9と、電源VDDにソースを接続したN型ノンドー
プトランジスタ5と、前記N型ノンドープトランジスタ
5のゲートに出力を接続するインバータ6と、前記N型
ノンドープトランジスタ5に直列に接続したN型ノンド
ープトランジスタ3A〜3Hと、N型ノンドープトラン
ジスタ3A〜3Hのゲートに一方の端子を接続したコン
デンサ2A〜2Hと、コンデンサ2A〜2Hの他方の端
子にクロックを夫々供給する、例えば、ディレイ素子8
A〜8Hを備えたクロック発生回路7とから構成されて
いる。
るコントロール信号CTLと、クロック信号CLKと、
信号CTLとクロック信号CLKとを入力せしめるNA
ND9と、電源VDDにソースを接続したN型ノンドー
プトランジスタ5と、前記N型ノンドープトランジスタ
5のゲートに出力を接続するインバータ6と、前記N型
ノンドープトランジスタ5に直列に接続したN型ノンド
ープトランジスタ3A〜3Hと、N型ノンドープトラン
ジスタ3A〜3Hのゲートに一方の端子を接続したコン
デンサ2A〜2Hと、コンデンサ2A〜2Hの他方の端
子にクロックを夫々供給する、例えば、ディレイ素子8
A〜8Hを備えたクロック発生回路7とから構成されて
いる。
【0022】外部からのクロック信号CLKの周波数を
4MHzとし、各ディレイ素子8A〜8Hの遅延値は、
例えば、外部からのクロック信号CLKの周波数の1.
5倍とする。なお、夫々のクロック信号A〜Jが順に互
いに逆相であれば、1.5倍以上遅延するように構成し
ても良い。同様に、外部からのクロック信号CLKの周
波数についても、昇圧回路が動作可能であれば、4MH
z以下でもよい。
4MHzとし、各ディレイ素子8A〜8Hの遅延値は、
例えば、外部からのクロック信号CLKの周波数の1.
5倍とする。なお、夫々のクロック信号A〜Jが順に互
いに逆相であれば、1.5倍以上遅延するように構成し
ても良い。同様に、外部からのクロック信号CLKの周
波数についても、昇圧回路が動作可能であれば、4MH
z以下でもよい。
【0023】次に、この具体例の動作を図3のタイミン
グチャートを用いて説明する。
グチャートを用いて説明する。
【0024】昇圧停止時には、NAND9にローレベル
のCTL信号を入力する。このため、クロック発生回路
7の出力は全てハイレベルとなり、昇圧動作が停止す
る。
のCTL信号を入力する。このため、クロック発生回路
7の出力は全てハイレベルとなり、昇圧動作が停止す
る。
【0025】一方、昇圧を開始する際は、ハイレベルの
CTL信号を入力する。これによりクロック信号が有効
になる。
CTL信号を入力する。これによりクロック信号が有効
になる。
【0026】そして、クロック発生回路7の出力には、
順にクロック信号A〜Jが順に出力される。出力信号A
は、クロック信号と逆相のクロックが、出力信号Bは、
クロック信号と同相で、且つ、375nsec遅れたク
ロックが出力される。
順にクロック信号A〜Jが順に出力される。出力信号A
は、クロック信号と逆相のクロックが、出力信号Bは、
クロック信号と同相で、且つ、375nsec遅れたク
ロックが出力される。
【0027】同様に、クロック信号Cは、クロック信号
CLKと逆相で、且つ、750nsec遅れ、クロック
信号Dは、クロック信号CLKと同相で、且つ、102
5nsec遅れ、クロック信号Eは、クロック信号CL
Kと逆相で、且つ、1400nsec遅れ、クロック信
号Fは、クロック信号CLKと同相で、且つ、1775
nsec遅れ、クロック信号Gは、クロック信号CLK
と逆相で、且つ、2250nsec遅れ、クロック信号
Hは、クロック信号CLKと同相で、且つ、2625n
sec遅れ、クロック信号Jは、クロック信号CLKと
逆相で、且つ、2900nsec遅れて出力される。
CLKと逆相で、且つ、750nsec遅れ、クロック
信号Dは、クロック信号CLKと同相で、且つ、102
5nsec遅れ、クロック信号Eは、クロック信号CL
Kと逆相で、且つ、1400nsec遅れ、クロック信
号Fは、クロック信号CLKと同相で、且つ、1775
nsec遅れ、クロック信号Gは、クロック信号CLK
と逆相で、且つ、2250nsec遅れ、クロック信号
Hは、クロック信号CLKと同相で、且つ、2625n
sec遅れ、クロック信号Jは、クロック信号CLKと
逆相で、且つ、2900nsec遅れて出力される。
【0028】さて、昇圧停止時は、クロック発生回路7
の出力は、ハイレベルに固定されるので、ポンピング回
路4A〜4Hへの入力もハイレベルとなるので、昇圧は
行われない。昇圧を行う際はCTLからの入力が、ロー
レベルからハイレベルに変化した後、375nsec後
に、クロック発生回路7よりクロック信号Aがポンピン
グ回路4Aに入力され、ポンピング回路4Aは昇圧を開
始する。次に、前記ポンピング回路4Aが昇圧を開始し
てから375nsec遅れて、ポンピング回路4Bにク
ロック信号Bが入力されるので、ポンピング回路4Bは
昇圧を開始する。同様に、ポンピング回路4C〜4H
は、各々の前段のポンピング回路が昇圧を開始してから
375nsecずつ遅れて昇圧を開始する。
の出力は、ハイレベルに固定されるので、ポンピング回
路4A〜4Hへの入力もハイレベルとなるので、昇圧は
行われない。昇圧を行う際はCTLからの入力が、ロー
レベルからハイレベルに変化した後、375nsec後
に、クロック発生回路7よりクロック信号Aがポンピン
グ回路4Aに入力され、ポンピング回路4Aは昇圧を開
始する。次に、前記ポンピング回路4Aが昇圧を開始し
てから375nsec遅れて、ポンピング回路4Bにク
ロック信号Bが入力されるので、ポンピング回路4Bは
昇圧を開始する。同様に、ポンピング回路4C〜4H
は、各々の前段のポンピング回路が昇圧を開始してから
375nsecずつ遅れて昇圧を開始する。
【0029】従って、起動時には、 電源電流=ΔQ/Δt=ΔV*C/Δt・・・(2) から、ΔQは理想的には従来例の3/4になり、電源電
流を削減することができる。
流を削減することができる。
【0030】図22は、この回路のシュミレーション結
果を示すグラフであり、符号281が昇圧電圧(VP
P)波形、符号282が電源電流(IDD)波形であ
り、この回路の昇圧電圧は、17.0V、ピーク電流は
553μAであった。
果を示すグラフであり、符号281が昇圧電圧(VP
P)波形、符号282が電源電流(IDD)波形であ
り、この回路の昇圧電圧は、17.0V、ピーク電流は
553μAであった。
【0031】(第2の具体例)図4は、本発明の昇圧回
路の第2の具体例のブロック図、図5〜7は、各ブロッ
クの回路図、図8はタイミングチャートであって、これ
らの図には、電源端子VINと第1端子VOUT’間に
直列に接続した複数のダイオード接続したMOSトラン
ジスタ57、60A、60Bと、前記MOSトランジス
タ同士の各接続点に夫々一方の端子を接続したコンデン
サ59A、59Bと、前記夫々のコンデンサ59A、5
9Bの他方の端子に出力を接続したインバータ58A、
58Bとからなる第1の昇圧回路52と、前記コンデン
サ59A、59Bの充電・転送動作を行わせるため、前
記インバータに入力せしめるための第1のクロック信号
CLKと、前記第1の昇圧回路52の第1端子
VOUT’に得られた電圧VPPを電源電圧とし、前記
第1のクロック信号CLKから、ハイレベルが前記第1
の端子VO UT’の電圧レベルである第2のクロック信
号CLXを得るレベルシフタ54と、前記第1端子V
OUT’と出力端子VOUT間に直列に接続した複数の
ダイオード接続したMOSトランジスタ64、67A〜
67Dと、前記MOSトランジスタ同士の各接続点に夫
々一方の端子を接続したコンデンサ66A〜66Dと、
前記夫々のコンデンサ66A〜66Dの他方の端子に出
力を接続し、前記第1端子VOUT’の電圧VPPを電
源とし、前記第2のクロック信号CLXを入力とするイ
ンバータ65A〜65Dとからなる第2の昇圧回路53
とで構成したことを特徴とする昇圧回路が示され、ま
た、回路の起動時において、前記第1の昇圧回路52で
は、前記電源側に近いコンデンサから順に、前記第1の
パルス信号CLKを所定の時間遅延させて印加せしめる
ように構成したことを特徴とする昇圧回路が示され、更
に、回路の起動時において、前記第2の昇圧回路53で
は、前記電源側に近いコンデンサから順に、前記第2の
パルス信号CLXを所定の時間遅延させて印加せしめる
ように構成したことを特徴とする昇圧回路が示されてい
る。
路の第2の具体例のブロック図、図5〜7は、各ブロッ
クの回路図、図8はタイミングチャートであって、これ
らの図には、電源端子VINと第1端子VOUT’間に
直列に接続した複数のダイオード接続したMOSトラン
ジスタ57、60A、60Bと、前記MOSトランジス
タ同士の各接続点に夫々一方の端子を接続したコンデン
サ59A、59Bと、前記夫々のコンデンサ59A、5
9Bの他方の端子に出力を接続したインバータ58A、
58Bとからなる第1の昇圧回路52と、前記コンデン
サ59A、59Bの充電・転送動作を行わせるため、前
記インバータに入力せしめるための第1のクロック信号
CLKと、前記第1の昇圧回路52の第1端子
VOUT’に得られた電圧VPPを電源電圧とし、前記
第1のクロック信号CLKから、ハイレベルが前記第1
の端子VO UT’の電圧レベルである第2のクロック信
号CLXを得るレベルシフタ54と、前記第1端子V
OUT’と出力端子VOUT間に直列に接続した複数の
ダイオード接続したMOSトランジスタ64、67A〜
67Dと、前記MOSトランジスタ同士の各接続点に夫
々一方の端子を接続したコンデンサ66A〜66Dと、
前記夫々のコンデンサ66A〜66Dの他方の端子に出
力を接続し、前記第1端子VOUT’の電圧VPPを電
源とし、前記第2のクロック信号CLXを入力とするイ
ンバータ65A〜65Dとからなる第2の昇圧回路53
とで構成したことを特徴とする昇圧回路が示され、ま
た、回路の起動時において、前記第1の昇圧回路52で
は、前記電源側に近いコンデンサから順に、前記第1の
パルス信号CLKを所定の時間遅延させて印加せしめる
ように構成したことを特徴とする昇圧回路が示され、更
に、回路の起動時において、前記第2の昇圧回路53で
は、前記電源側に近いコンデンサから順に、前記第2の
パルス信号CLXを所定の時間遅延させて印加せしめる
ように構成したことを特徴とする昇圧回路が示されてい
る。
【0032】以下に、第2の具体例を更に詳細に説明す
る。
る。
【0033】第2の具体例の特徴は、構成素子数を減ら
す工夫している点に特徴がある。
す工夫している点に特徴がある。
【0034】第2の具体例の昇圧回路では、全8段あっ
た従来の昇圧回路を2分割し、前段の第1の昇圧回路5
2はポンピング回路61A、61Bの2段構成とし、後
段の昇圧回路53をポンピング回路68A〜69Dの4
段で構成している。更に、後段の第2の昇圧回路53の
電源を前段の昇圧回路52で得られた昇圧電圧としてい
る。
た従来の昇圧回路を2分割し、前段の第1の昇圧回路5
2はポンピング回路61A、61Bの2段構成とし、後
段の昇圧回路53をポンピング回路68A〜69Dの4
段で構成している。更に、後段の第2の昇圧回路53の
電源を前段の昇圧回路52で得られた昇圧電圧としてい
る。
【0035】なお、この回路の第2の昇圧回路のトラン
ジスタ64を制御するインバータ62、63の電源、コ
ンデンサ66A〜66Dの電荷蓄積・転送を行うための
インバータ65A〜65Dの電源は、第1の昇圧回路5
2の出力電圧VPPである。
ジスタ64を制御するインバータ62、63の電源、コ
ンデンサ66A〜66Dの電荷蓄積・転送を行うための
インバータ65A〜65Dの電源は、第1の昇圧回路5
2の出力電圧VPPである。
【0036】また、第2の昇圧回路に入力するためのク
ロック信号CLXを生成するためのレベルシフタ54
は、ソースが電源端子VOUT’に接続されるP型MO
Sトランジスタ69A、69Bと、トランジスタ69A
にドレインが接続され、ソースがグランドに接続される
N型MOSトランジスタ70Aと、トランジスタ69B
にドレインが接続され、ソースがグランドに接続される
N型MOSトランジスタ70Bとからなり、トランジス
タ69Aのゲートとトランジスタ69Bとのドレインが
接続され、トランジスタ69Bのゲートとトランジスタ
69Aとのドレインが接続され、クロック信号CLKを
トランジスタ70Aのゲートに入力し、クロック信号C
LKをインバータ71で反転させた信号をトランジスタ
70Bのゲートに入力すると共に、トランジスタ69B
のドレインからクロック信号CLKと同相のレベルシフ
トされた信号CLXを生成するように構成している。
ロック信号CLXを生成するためのレベルシフタ54
は、ソースが電源端子VOUT’に接続されるP型MO
Sトランジスタ69A、69Bと、トランジスタ69A
にドレインが接続され、ソースがグランドに接続される
N型MOSトランジスタ70Aと、トランジスタ69B
にドレインが接続され、ソースがグランドに接続される
N型MOSトランジスタ70Bとからなり、トランジス
タ69Aのゲートとトランジスタ69Bとのドレインが
接続され、トランジスタ69Bのゲートとトランジスタ
69Aとのドレインが接続され、クロック信号CLKを
トランジスタ70Aのゲートに入力し、クロック信号C
LKをインバータ71で反転させた信号をトランジスタ
70Bのゲートに入力すると共に、トランジスタ69B
のドレインからクロック信号CLKと同相のレベルシフ
トされた信号CLXを生成するように構成している。
【0037】次に、図8のタイミングチャートを用いて
第2の具体例の回路の説明をする。昇圧開始時にコント
ロール信号CTLをローレベルからハイレベルに変化す
ることで、クロック信号が有効になると、昇圧回路52
は昇圧を開始する。しかし、昇圧回路52の昇圧電圧V
PPがレベルシフタ54が動作可能な電源電圧まで昇圧
するまでは、レベルシフタ54から昇圧回路53にはク
ロックCLXが入力されないので、昇圧回路53は昇圧
動作を行わない。
第2の具体例の回路の説明をする。昇圧開始時にコント
ロール信号CTLをローレベルからハイレベルに変化す
ることで、クロック信号が有効になると、昇圧回路52
は昇圧を開始する。しかし、昇圧回路52の昇圧電圧V
PPがレベルシフタ54が動作可能な電源電圧まで昇圧
するまでは、レベルシフタ54から昇圧回路53にはク
ロックCLXが入力されないので、昇圧回路53は昇圧
動作を行わない。
【0038】従って、昇圧開始時に、昇圧動作が行われ
るは昇圧回路52のみとなり、ポンピング回路の段数は
従来の8段に比べ2段と1/4の段数なので、式(2)
より理想的には、電源電流は従来例の1/4に削減でき
る。
るは昇圧回路52のみとなり、ポンピング回路の段数は
従来の8段に比べ2段と1/4の段数なので、式(2)
より理想的には、電源電流は従来例の1/4に削減でき
る。
【0039】更に、従来の昇圧電圧が VPP=(電源電圧VDD)*(昇圧回路のポンピング回路の段数)・・・( 3)であるから 従来の回路では、VPP=VDD*8段=8VDD・・・(4) であるのに対し、第2の具体例の回路では VPP=(昇圧回路52の昇圧電圧)*(昇圧回路53の段数)=2VDD* 4=8VDD・・・(5) であり、ポンピング回路を2段減らしたにもかかわら
ず、レベルシフタを追加するだけで、従来の回路と同等
な昇圧電圧を得る事が出来る。
ず、レベルシフタを追加するだけで、従来の回路と同等
な昇圧電圧を得る事が出来る。
【0040】また、初段の昇圧回路のポンピング回路を
4段にして、従来と同じ8段のポンピング回路の段数で
理想的には2倍の昇圧電圧を得る事が出来るといった効
果が得られる。
4段にして、従来と同じ8段のポンピング回路の段数で
理想的には2倍の昇圧電圧を得る事が出来るといった効
果が得られる。
【0041】図23は、第1の昇圧回路52、第2の昇
圧回路53が共に4段構成とした、この回路のシュミレ
ーション結果を示すグラフであり、符号311が昇圧電
圧(VPP)波形、符号312が電源電流(IDD)波
形である。そして、この回路の昇圧電圧は、20.3
V、ピーク電流は432μAであった。また、図24
は、第1の昇圧回路52が2段構成、第2の昇圧回路5
3が4段構成とした、この回路のシュミレーション結果
を示すグラフであり、符号321が昇圧電圧(VPP)
波形、符号322が電源電流(IDD)波形である。そ
して、この回路の昇圧電圧は、19.0V、ピーク電流
は224μAであった。
圧回路53が共に4段構成とした、この回路のシュミレ
ーション結果を示すグラフであり、符号311が昇圧電
圧(VPP)波形、符号312が電源電流(IDD)波
形である。そして、この回路の昇圧電圧は、20.3
V、ピーク電流は432μAであった。また、図24
は、第1の昇圧回路52が2段構成、第2の昇圧回路5
3が4段構成とした、この回路のシュミレーション結果
を示すグラフであり、符号321が昇圧電圧(VPP)
波形、符号322が電源電流(IDD)波形である。そ
して、この回路の昇圧電圧は、19.0V、ピーク電流
は224μAであった。
【0042】(第3の具体例)図9乃至図14は、本発
明の第3の具体例を示す図であり、第3の具体例の回路
は、前記した第1の具体例と第2の具体例とを組み合わ
せたものである。
明の第3の具体例を示す図であり、第3の具体例の回路
は、前記した第1の具体例と第2の具体例とを組み合わ
せたものである。
【0043】即ち、第1の昇圧回路91には、第1の具
体例と同様に、クロック発生回路90を用いて、クロッ
ク信号を順に遅延させて印加するように構成している。
体例と同様に、クロック発生回路90を用いて、クロッ
ク信号を順に遅延させて印加するように構成している。
【0044】また、第2の昇圧回路93には、第1の具
体例と同様に、クロック信号を順に遅延させて印加する
と共に、第2の具体例と同様に、各クロック信号は、第
2の具体例のレベルシフタ91を夫々介して、第2の昇
圧回路93に供給する様に構成している。
体例と同様に、クロック信号を順に遅延させて印加する
と共に、第2の具体例と同様に、各クロック信号は、第
2の具体例のレベルシフタ91を夫々介して、第2の昇
圧回路93に供給する様に構成している。
【0045】図25は、この回路のシュミレーション結
果を示すグラフであり、符号331が昇圧電圧(VP
P)波形、符号332が電源電流(IDD)波形であ
る。そして、この回路の昇圧電圧は、19.0V、ピー
ク電流は218μAであった。
果を示すグラフであり、符号331が昇圧電圧(VP
P)波形、符号332が電源電流(IDD)波形であ
る。そして、この回路の昇圧電圧は、19.0V、ピー
ク電流は218μAであった。
【0046】従って、この具体例の回路は、上記した3
つの回路例中で、最も電源電流を削減できるものであ
る。
つの回路例中で、最も電源電流を削減できるものであ
る。
【0047】
【発明の効果】本発明に係わる昇圧回路は、上述のよう
に構成したので、回路の起動時の電流を低減することが
出来た。
に構成したので、回路の起動時の電流を低減することが
出来た。
【図1】本発明の第1の具体例の回路図である。
【図2】第1の具体例のクロック発生回路のブロック図
である。
である。
【図3】第1の具体例のタイミングチャートである。
【図4】本発明の第2の具体例のブロック図である。
【図5】第2の具体例の第1の昇圧回路の回路図であ
る。
る。
【図6】第2の具体例の第2の昇圧回路の回路図であ
る。
る。
【図7】第2の具体例のレベルシフタの回路図である。
【図8】第2の具体例のタイミングチャートである。
【図9】本発明の第3の具体例のブロック図である。
【図10】第3の具体例の第1の昇圧回路の回路図であ
る。
る。
【図11】第3の具体例の第2の昇圧回路の回路図であ
る。
る。
【図12】第3の具体例のレベルシフタの回路図であ
る。
る。
【図13】第3の具体例のクロック発生回路のブロック
図である。
図である。
【図14】第3の具体例のタイミングチャートである。
【図15】従来例の回路図である。
【図16】図15の従来例のタイミングチャートであ
る。
る。
【図17】他の従来例の回路図である。
【図18】図17の従来例のタイミングチャートであ
る。
る。
【図19】図15のシュミレーション結果を示すグラフ
である。
である。
【図20】図17のシュミレーション結果を示すグラフ
である。
である。
【図21】図17の構成を変えた回路でのシュミレーシ
ョン結果を示すグラフである。
ョン結果を示すグラフである。
【図22】図1の回路図のシュミレーション結果を示す
グラフである。
グラフである。
【図23】図4の回路図のシュミレーション結果を示す
グラフである。
グラフである。
【図24】図4の回路図の構成を変えた回路でのシュミ
レーション結果を示すグラフである。
レーション結果を示すグラフである。
【図25】図9のシュミレーション結果を示すグラフで
ある。
ある。
【図26】各回路でのピーク電流、昇圧時間、昇圧電圧
のシュミレーション結果を示す図表である。
のシュミレーション結果を示す図表である。
1A〜1H、6・・・インバータ 2A〜2H・・・容量 3A〜3H、5・・・N型ノンドープトランジスタ 4A〜4H・・・ポンピング回路 7・・・クロック発生回路 8A〜8H・・・ディレイ回路 9・・・NAND 10・・・CTLからの入力波形 11・・・電源VDDの入力波形 12・・・CLKの入力波形 13・・・出力端子からの出力波形 14・・・クロック発生回路7の出力信号Aの出力波形 15・・・クロック発生回路7の出力信号Bの出力波形 16・・・クロック発生回路7の出力信号Cの出力波形 17・・・クロック発生回路7の出力信号Dの出力波形 18・・・クロック発生回路7の出力信号Eの出力波形 19・・・クロック発生回路7の出力信号Fの出力波形 20・・・クロック発生回路7の出力信号Gの出力波形 21・・・クロック発生回路7の出力信号Hの出力波形 22・・・クロック発生回路7の出力信号Jの出力波形 51・・・NAND 52・・・第1の昇圧回路 53・・・第2の昇圧回路 54・・・レベルシフタ 55、56、58A、58B・・・インバータ 59A、59B・・・容量 57、60A、60B・・・N型ノンドープトランジス
タ 61A、61B・・・ポンピング回路 62、63、65A〜65D・・・インバータ 66A〜66D・・・容量 64、67A〜67D・・・N型ノンドープトランジス
タ 68A〜68D・・・ポンピング回路 69A、69B・・・P型エンハンスメントトランジス
タ 70A、70B・・・N型エンハンスメントトランジス
タ 71・・・インバータ 73・・・CTLの入力波形 74・・・電源VDDの入力波形 75・・・CLKの入力波形 77・・・出力端子での出力波形 78・・・ノードM1の波形 79・・・ノードM2の波形 80・・・ノードM3の波形 90・・・クロック発生回路 91・・・第1の昇圧回路 92・・・レベルシフタ群 93・・・第2の昇圧回路 94・・・NAND 96、100A、100B・・・インバータ 101A、101B・・・容量 97、102A、102B・・・N型ノンドープトラン
ジスタ 104A〜104D、108・・・インバータ 105A〜105D・・・容量 106A〜106D、109・・・N型ノンドープトラ
ンジスタ 110A、110B・・・ P型エンハンスメントトラ
ンジスタ 111A、111B・・・ N型エンハンスメントトラ
ンジスタ 112・・・インバータ 113A〜113G・・・ディレイ回路 114・・・CTLの入力波形 115・・・電源VDDの入力波形 116・・・CLKの入力波形 117・・・ノードN1の波形 118・・・出力端子での出力波形 119・・・ノードN2の出力波形 120・・・クロック発生回路のクロックA2の波形 121・・・クロック発生回路のクロックB2の波形 122・・・クロック発生回路のクロックC2の波形 123・・・クロック発生回路のクロックD2の波形 124・・・クロック発生回路のクロックE2の波形 125・・・クロック発生回路のクロックF2の波形 126・・・クロック発生回路のクロックG2の波形 127・・・クロック発生回路のクロックH2の波形 128・・・クロック発生回路のクロックE3の波形 129・・・クロック発生回路のクロックF3の波形 130・・・クロック発生回路のクロックG3の波形 131・・・クロック発生回路のクロックH3の波形 151・・・NAND 152,153、155A〜155H・・・インバータ 156A〜156H・・・容量 154、157A〜157H・・・N型ノンドープトラ
ンジスタ 158A〜158H・・・ポンピング回路 159・・・CTLの入力波形 160・・・VDDの入力波形 161・・・CLKの入力波形 162・・・出力端子での出力波形 163・・・ノードP1の波形 201A〜201H・・・レベルシフタ 202A〜202H・・・容量 203A〜203H、206・・・ N型ノンドープト
ランジスタ 204A〜204H・・・ポンピング回路 205・・・インバータ 207・・・VDDの入力波形 208・・・クロック信号の入力波形 209・・・出力端子での出力波形
タ 61A、61B・・・ポンピング回路 62、63、65A〜65D・・・インバータ 66A〜66D・・・容量 64、67A〜67D・・・N型ノンドープトランジス
タ 68A〜68D・・・ポンピング回路 69A、69B・・・P型エンハンスメントトランジス
タ 70A、70B・・・N型エンハンスメントトランジス
タ 71・・・インバータ 73・・・CTLの入力波形 74・・・電源VDDの入力波形 75・・・CLKの入力波形 77・・・出力端子での出力波形 78・・・ノードM1の波形 79・・・ノードM2の波形 80・・・ノードM3の波形 90・・・クロック発生回路 91・・・第1の昇圧回路 92・・・レベルシフタ群 93・・・第2の昇圧回路 94・・・NAND 96、100A、100B・・・インバータ 101A、101B・・・容量 97、102A、102B・・・N型ノンドープトラン
ジスタ 104A〜104D、108・・・インバータ 105A〜105D・・・容量 106A〜106D、109・・・N型ノンドープトラ
ンジスタ 110A、110B・・・ P型エンハンスメントトラ
ンジスタ 111A、111B・・・ N型エンハンスメントトラ
ンジスタ 112・・・インバータ 113A〜113G・・・ディレイ回路 114・・・CTLの入力波形 115・・・電源VDDの入力波形 116・・・CLKの入力波形 117・・・ノードN1の波形 118・・・出力端子での出力波形 119・・・ノードN2の出力波形 120・・・クロック発生回路のクロックA2の波形 121・・・クロック発生回路のクロックB2の波形 122・・・クロック発生回路のクロックC2の波形 123・・・クロック発生回路のクロックD2の波形 124・・・クロック発生回路のクロックE2の波形 125・・・クロック発生回路のクロックF2の波形 126・・・クロック発生回路のクロックG2の波形 127・・・クロック発生回路のクロックH2の波形 128・・・クロック発生回路のクロックE3の波形 129・・・クロック発生回路のクロックF3の波形 130・・・クロック発生回路のクロックG3の波形 131・・・クロック発生回路のクロックH3の波形 151・・・NAND 152,153、155A〜155H・・・インバータ 156A〜156H・・・容量 154、157A〜157H・・・N型ノンドープトラ
ンジスタ 158A〜158H・・・ポンピング回路 159・・・CTLの入力波形 160・・・VDDの入力波形 161・・・CLKの入力波形 162・・・出力端子での出力波形 163・・・ノードP1の波形 201A〜201H・・・レベルシフタ 202A〜202H・・・容量 203A〜203H、206・・・ N型ノンドープト
ランジスタ 204A〜204H・・・ポンピング回路 205・・・インバータ 207・・・VDDの入力波形 208・・・クロック信号の入力波形 209・・・出力端子での出力波形
Claims (6)
- 【請求項1】 電源端子と出力端子間に直列に接続した
複数のダイオード接続したMOSトランジスタと、前記
MOSトランジスタ同士の各接続点に夫々一方の端子を
接続したコンデンサとからなり、前記コンデンサの他方
の端子に夫々前記コンデンサの充電・転送動作を行わせ
るためのパルス信号を印加することで前記出力端子に前
記電源端子の電圧より高い電圧を得る昇圧回路におい
て、 この回路の起動時において、電源側に近いコンデンサの
順に、前記パルス信号を順に印加せしめるように構成し
たことを特徴とする昇圧回路。 - 【請求項2】 前記パルス信号は、遅延手段を介して前
記コンデンサに印加せしめることを特徴とする請求項1
記載の昇圧回路。 - 【請求項3】 電源端子と第1端子間に直列に接続した
複数のダイオード接続したMOSトランジスタと、前記
MOSトランジスタ同士の各接続点に夫々一方の端子を
接続したコンデンサと、前記夫々のコンデンサの他方の
端子に出力を接続したインバータとからなる第1の昇圧
回路と、 前記コンデンサの充電・転送動作を行わせるため、前記
インバータに入力せしめるための第1のクロック信号
と、 前記第1の昇圧回路の第1端子に得られた電圧を電源電
圧とし、前記第1のクロック信号から、ハイレベルが前
記第1の端子の電圧レベルである第2のクロック信号を
得るレベルシフタと、 前記第1端子と出力端子間に直列に接続した複数のダイ
オード接続したMOSトランジスタと、前記MOSトラ
ンジスタ同士の各接続点に夫々一方の端子を接続したコ
ンデンサと、前記夫々のコンデンサの他方の端子に出力
を接続し、前記第1端子の電圧を電源とし、前記第2の
クロック信号を入力とするインバータとからなる第2の
昇圧回路と、で構成したことを特徴とする昇圧回路。 - 【請求項4】 回路の起動時において、前記第1の昇圧
回路では、前記電源側に近いコンデンサから順に、前記
第1のパルス信号を所定の時間遅延させて印加せしめる
ように構成したことを特徴とする請求項3記載の昇圧回
路。 - 【請求項5】 回路の起動時において、前記第2の昇圧
回路では、前記電源側に近いコンデンサから順に、前記
第2のパルス信号を所定の時間遅延させて印加せしめる
ように構成したことを特徴とする請求項4記載の昇圧回
路。 - 【請求項6】 前記MOSトランジスタは、ノンドープ
エンハンスメントトランジスタであることを特徴とする
請求項1乃至5記載の昇圧回路。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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