CN1280413A

CN1280413A - 升压电路

Info

Publication number: CN1280413A
Application number: CN00109567A
Authority: CN
Inventors: 新行内健慈
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-07-08
Filing date: 2000-07-05
Publication date: 2001-01-17
Anticipated expiration: 2020-07-05
Also published as: KR20010069214A; CN1135679C; EP1067661A3; US6650172B1; EP1067661A2; KR100381893B1; SG97154A1; JP2001025237A; TW475316B; CN1476155A; JP3476384B2

Abstract

一种升压电路降低升压电路启动时消耗的电流。其电路包含多个充电激励电路级,每一充电激励电路级有V_i输入、时钟输入和V₀输出,每个电路级在V₀输出提供比在V_i输入高的一电压,电路级的第一V_i输入被连接电源电压,除第一级以外的多个电路级的每一级具有连接紧接的前电路级的V₀输出的V_i输入;在启动状态,每一时钟信号从无效状态转变到交替状态,每一时钟信号的转变相对于提供到每一前级的时钟信号的每一转变被推迟至少一个时钟周期。

Description

升压电路

本发明涉及一种升压电路，特别是被设计为将减少在激励升压电路时电源电流的一种升压电路。

在图15中示出一个已有技术的升压电路例子的结构，图16示出它的时序图。

在这个电路中，升压操作通过置位CTL在一低电平终止的。由于已经接收该输入的“与非”门151被保持在一高电平并不受来自CLK的输入电平影响，每个激励电路158A到158H都不执行升压操作。

另一方面，CTL被设置为高电平以允许升压操作。已经被输入到CLK的时钟信号被反相将被从“与非”门151输出。每个已经接收反相的时钟信号的激励电路158A到158H同时开始升压操作。

某些半导体器件接收外界的电波以根据如此收到的电波激活内部的电源。一个例子是非接触的IC卡，预期对于它的需求在增加。在这样的装置中出现的问题是，当起动升压操作时由于电源电流的增加使电源电压降低。

关于这方面，图19是表现这个电路的模拟结果的一个图示。在这张图中，参考数字251指定一个升高电压(VPP)的波形，参考数字252指定电源电流(IDD)的波形。这个电路的升高电压是17．0V而它的峰值电流是842微安。

接下来，在图17中示出在日本的专利申请公开No．平-268294中公开的一个电路图，图18示出它的时序图。

在这个电路中，一个时钟信号从CLK被输入，而每个已经收到因此输入的该时钟信号的激励电路204A到204H起动升压操作。这个电路和图15所示电路之间的不同点在于，在前级激励电路204A中已经被升压的电压被作为在下一级中激励电路204B的构成单元电平移动器201B的电源。同样地，在前面各级中的激励电路中已经被分别地升压的电压被分别地作为电平移动器201C到201H的电源。

然而，在这个升压电路中，电平移动器被用作时钟驱动器。结果，当起动升压操作时，由于每一电平移动器的输出变成等于或0V(伏特)或比0V低，所以提供在激励电路之间的开关装置必须将包含具有比0V大的Vt的N沟道增强型MOS晶体管。

因此，在升压操作的时候被转移到下一级的电压由下列表示式表示：

VDD-Vt ……(1)因此与已有技术的例子相比该转移电压损失Vt。

由于在激励电路204A到204H的每一级中发生转移电压中电压的损失，所以出现了提升电压费很多时间的问题。

关于这方面，图20是显示具有四级激励电路的此电路的模拟结果的图示。在该图中，参考数字261指明升高电压(VPP)的一个波形，参考数字262指明电源电流(IDD)的一个波形。这个电路的升高电压是5．3V而它的峰值电流等于或大于10mA。

另外，图21是表现有八级激励电路的此电路的模拟结果的图示。在该图中，参考数字271指明升高电压(VPP)的波形，参考数字272指明电源电流(IDD)的波形。

根据前面的问题，本发明是为了解决上述与已有技术关联的问题做出的，因此本发明的目的是提供一种新的升压电路，它是被设计成这样的一种方式，即降低当激励升压电路时消耗的电流。

为了实现上述目的，本发明采用下面的技术结构。

本发明的第一方面提供一种升压电路，其包括：多个充电激励电路级，每个充电激励电路级具有一V_i输入，一个时钟输入，以及一种V₀输出，每一电路级在V₀输出提供一个比在V_i输入的电压高的电压，这些电路级的第一级的V_i输入连接到电源电压，除第一级以外的多个电路的每一级具有连接到紧接着的在前面的电路级的V₀输出的它的V_i输入。在启动状态，每一时钟信号从无效的状态转变到交替状态，每一时钟信号的转变相对于提供到每一前级的时钟信号的每个转变被推迟至少一个时钟周期。

另外，本发明的第二方面提供一种升压电路，其包括：接收第一电平的第一时钟信号和一输入的第一多级充电激励电路，第一多级充电激励电路产生具有比输入电压高的电压电平的第一输出电压，接收第一输出电压的电平移动器，该电平移动器具有一个电平移动器时钟输入和一个移位的时钟输出，电平移动器产生在移位时钟输出产生一个第二时钟信号，第二时钟信号具有比在电平移动器时钟输入端接收的输入时钟信号高的一个预定的较高电压电平，以及一个接收该第一输出电压和第二时钟信号的一个第二多级充电激励电路，该第二多级充电激励电路产生具有比第一输出电压更高的电压电平的一个第二输出电压。第二多级充电激励电路的每一级有一个时钟输入端，它在当多级充电激励达到稳态时接收在该预定较高电压的一个时钟信号。

根据本发明，在激励升压电路的同时阻止充电激励电路起动升压操作。

结果，达到能够在起动升压操作减少电源电流消耗的效果。

通过下面结合附图对本发明进行的描述，本发明的上面的目的、特征和优点将变得更加明显。

图1是显示本发明的第一实施例的一个升压电路结构的电路图。

图2是显示本发明的第一实施例的一个时钟生成电路结构的方块图。

图3是解释第一实施例的操作的一个时序图。

图4是显示本发明第二实施例的升压电路结构的一个方块图。

图5是显示本发明第二实施例的一个第一升压电路结构的一个电路图。

图6是显示本发明第二实施例的一个第二升压电路结构的一个电路图。

图7是显示本发明第二实施例的一个电平移动器结构的一个电路图。

图8是解释第二实施例的操作的一个时序图。

图9是显示本发明第三实施例的结构的一个方块图。

图10是显示本发明第三实施例的一个第一升压电路结构的一个电路图。

图11是显示本发明第三实施例的一个第二升压电路结构的一个电路图。

图12是显示本发明第三实施例的一个电平移动器结构的一个电路图。

图13是显示第三实施例的时钟生成电路的结构的一个方块图。

图14是解释第三实施例的操作的一个时序图。

图15是显示已有技术例子的一个升压电路的结构的一个电路图。

图16是解释图15所示的已有技术例子的升压电路的操作的一个时序图。

图17是显示另一已有技术例子的该升压电路的结构的一个电路图。

图18是解释图17所示的另一已有技术例子的升压电路的操作的一个时序图。

图19是表现图15所示已有技术例子的升压电路的模拟结果的一个图示。

图20是表现对图17所示另一已有技术例子的升压电路的模拟结果的一个图示。

图21是表现对图17所示另一已有技术例子的升压电路改变形式的一升压电路的模拟结果的一个图示。

图22是表现图1所示第一实施例的升压电路的模拟结果的一个图示。

图23是表现图4所示第二实施例的升压电路的模拟结果的一个图示。

图24是表现对图4所示该第二实施例的升压电路改变形式得到的一升压电路的模拟结果的一个图示。

图25是表现图9所示第三实施例的升压电路的模拟结果的一个图示。

图26是示出在各个升压电路中峰值电流、升压时间和升高电压的模拟结果的一个示图。

优选实施例的详细的描述[实施例1]

第一实施例的升压电路包括：被用于控制升压操作的一个控制信号CTL；一个时钟信号CLK；一N沟道非掺杂MOS晶体管5，它的源极电连接到电源VDD；一个反相器6，它的输出电连接到N沟道非掺杂MOS晶体管5的栅极；以及激励电路4A到4H；以及用于连续分别地提供时钟信号的时钟生成电路7。

激励电路4A到4H分别地包括N沟道非掺杂MOS晶体管3A到3H，电容2A到2H，以及反相器1A到1H。N沟道MOS晶体管3A到3H串联电连接在N沟道非掺杂MOS晶体管5和输出端V₀之间。电容器2A到2H的一端分别地电连接到N沟道MOS晶体管3A到3H的栅极。反相器1A到1H在输入端接收各自的时钟信号并向电容器2A到2H的其它端子提供这些时钟信号的被反相的时钟信号。

如图2所示，时钟生成电路7包括“与非”门9，通过“与非”门9输入控制信号CTL和时钟信号CLK，还包括延迟元件8A到8H。

根据这种结构，在激励升压电路的同时，防止激励电路4A到4H起动它的升压操作。

结果，达到能够在起动升压操作减少电源电流消耗的效果。

那么，假设从外部输入的时钟信号CLK的频率是4MHz，每一延迟器件8A到8H的延迟值是从外部输入的时钟信号CLK的周期的1．5倍。关于这方面，做为选择，如果时钟信号A到J按顺序相互间是相位偏离180度，那么升压电路可以配置成这样的一种方式，即每一延迟器件8A到8H的延迟值是从外部输入的时钟信号CLK的周期的1．5或更多倍。同样地，做为选择，来自外部的时钟信号的频率也可以等于或低于4MHz，只要升压电路可以在此状态中操作。

接下来，将参照图3所示时序图描述这个实施例的操作。

将控制信号CTL置位到低电平停止升压操作。结果，时钟生成电路7的所有的输出变成高电平以停止升压操作。

另一方面，当起动升压操作时，控制信号CTL被设置为高电平。结果，时钟信号CLK变成有效的。

那么，时钟信号A到J以此排序相继的按预定每个推移的延时从时钟生成电路7的输出端输出。对于输出信号A，按照这样的一种方式输出的时钟信号将相对于时钟信号CLK相位偏离180度，而对于输出信号B，按照这样的一种方式输出的时钟信号将是与该时钟信号CLK同相地，而且还要相对于该时钟信号CLK被推迟375ns(纳秒)。

同样地，时钟信号C是于按照这样的一种方式输入的，即时钟信号C将相对于时钟信号CLK相位偏离180度，并相对于该时钟信号CLK被推迟750ns；时钟信号D是按照这样的一种方式输出的，即时钟信号D将是与该时钟信号CLK同相地，而且还要相对于该时钟信号CLK推迟1025ns；时钟信号E是按照这样的一种方式输出的，即时钟信号E将相对于时钟信号CLK相位偏离180度，并相对于该时钟信号CLK推迟1400ns；时钟信号F是按照这样的一种方式输出的，即时钟信号F将是与该时钟信号CLK同相，而且还要相对于该时钟信号CLK被推迟1775ns；时钟信号G是按照这样的一种方式输出的，即时钟信号G将相对于时钟信号CLK相位偏离180度，并相对于该时钟信号CLK被推迟2250ns；时钟信号H是按照这样的一种方式输出的，即时钟信号H将是与该时钟信号CLK同相，而且还要相对于该时钟信号CLK被推迟2625ns；而时钟信号J是按照这样的一个方式输出的，即将与该时钟信号CLK相位偏离的180度并相对于该时钟信号CLK被推迟2900ns。

现在，当停止升压操作时，时钟生成电路7的每一输出被保持在高电平。结果，由于对激励电路4A到4H的每一输入也变成高电平，所以不执行任何升压操作。另一方面，当执行升压操作时，在来自控制信号CTL的输入电平已经从低电平改变到高电平之后经375ns延时，时钟信号A从时钟生成电路7输入到激励电路4A，以使激励电路4A开始升压操作。下一步，由于时钟信号B是在激励电路4A已经开始升压操作之后375纳秒延时输入到激励电路4B，激励电路4B开始升压操作。同样地，激励电路4C到4H分别地在各自的前级已经开始升压操作之后经过375纳秒(ns)延时开始升压操作。

因此，当激励升压电路时，取决于下列表示式：

该电源电流=ΔQ／Δt=ΔV×C／Δt (2)显然ΔQ理想地变成已有技术的3／4，因此能够减少电源电流。

图22是显示这个电路的模拟结果的一个图示。在该图中，参考数字281指明升高电压(VPP)的波形，参考数字282指明电源电流(IDD)的波形。这个电路的升高电压是17．0V而它的峰值电流是553微安。[实施例2]

第二实施例特征在于构成单元的数目减少。

如图4所示，根据本发明第二实施例的升压电路包括：第一升压电路52，第二升压电路53和用于从第一时钟信号M1获得第二时钟信号M3的电平移动器54。

如图5所示，第一升压电路52包括：接收第一时钟信号M1的一时钟端子CLK，一输出端VOUT’，接收第一时钟信号M1的一反相器55，接收反相器55的输出信号的反相器56，在栅电极接收反相器56的输出的N沟道MOS晶体管57，以及激励电路61A和61B。

激励电路61A和61B分别地具有N沟道MOS晶体管60A和60B，电容器59A和59B，以及反相器58A和58B。N沟道MOS晶体管60A和60B串联电连接在N沟道MOS晶体管57和输出端VOUT’之间。每一电容器59A和59B的一端分别电连接到N沟道MOS晶体管60A和60B的栅极。反相器58A接收时钟端子CLK的时钟信号并向电容器59A的另外一端提供输出信号。反相器58B接收反相器55的输出信号并向电容器59B的另外一端提供输出信号。

如图6所示，第二升压电路53具有：接受电平移动器54输出的第二时钟信号的一时钟端子CLX，一输出端VOUT，接受第二时钟信号的反相器62，接受反相器62的输出信号的反相器63，栅电极接受反相器63的输出的N沟道MOS晶体管64，以及激励电路68A到68D。

激励电路68A到68D分别具有：N沟道MOS晶体管67A到67D，电容器66A到66D，以及反相器65A到65D。N沟道MOS晶体管67A到67D串联电连接在N沟道MOS晶体管64和输出端VOUT之间。反相器62到64和65A到65D的电源端接收第一升压电路52的输出信号。

如图7所示，电平移动器54包括：P沟道MOS晶体管69A和69B，它们的源极电连接到电源端子VP1；一N沟道MOS晶体管70A，它的漏极电连接到P沟道MOS晶体管69A，它的源极接地；以及N沟道MOS晶体管70B，它的漏极电连接到P沟道MOS晶体管69B而其源极接地，在其中P沟道MOS晶体管69A的栅极电连接P沟道MOS晶体管69B的漏极；P沟道MOS晶体管69A的栅极电连接到P沟道MOS晶体管69A的漏极；时钟信号CLK被输入到N沟道MOS晶体管70A的栅极；由反相器71反相时钟信号CLK获得的一个信号被输入到N沟道MOS晶体管70B的栅极；以及从P沟道MOS晶体管69B的漏极产生一个与时钟信号CLK同相并已经被电平移位的信号CLX。

因此，在第二实施例的升压电路中，总共具有八级的已有技术升压电路被分成两个升压电路。即，在前级中的第一升压电路52被配置成具有两级激励电路61A和61B，在之后级中的第二升压电路53被配置成具有四级激励电路68A到68D。另外，在前面级中的第一升压电路52中获得的升高电压被使用作为在后面级中的第二升压电路53的电源。

关于这方面，每一用于控制这个电路的第二升压电路的MOS晶体管64的反相器62和63的电源和用于执行每一电容器66A到66D的电荷积累／转移的反相器65A到65D的电源是第一升压电路52的输出电压VPP。

接下来，在下文将根据图8所示时序图对于第二实施例的电路进行描述。

当起动升压操作以使时钟信号为有效时，在控制信号CTL的电平已经从低电平改变到高电平时，第一升压电路开始升压操作。然而，由于在第一升压电路52的升高电压VPP已经升压到可以操作电平移动器54的电源电压时之前，时钟信号CLX不是从电平移动器54输入到升压电路53，所以第二升压电路53根本不执行升压操作。

因此，在起动升压操作时，只有第一升压电路52执行升压操作。因此，由于激励电路的级数是两个，它是已有技术级数即八级的1／4，从表示式(2)清楚地看出，电源电流可以减少到已有技术例子的1／4。另外，已有技术升高电压是由下列表示式表示的：

VPP=(电源电压VDD)×(升压电路的激励电路级数) (3)因此，在已有技术电路中，下列表示式成立：

VPP=VDD×8级=8VDD (4)然而在第二实施例中，下列表示式成立：

VPP=(升压电路52的升高电压)×(升压电路53的级数)=2VDD×4=8VDD (5)因此，显然虽然激励电路的级数被减少两个，通过只是对其增加电平移动器，能够获得与已有技术电路相等的升高电压。

另外，获得效果是，在第一级中的升压电路的激励电路的级数被做成四级，因此具有如已有技术的总数为八级的激励电路，理论上可以获得如已有技术2倍大的升高电压。

图23是显示这个电路的模拟结果的一图示，在这个电路中每一第一升压电路52和第二升压电路53被配置成具有四级的一种方式。在该图中，参考数字311指明升高电压(VPP)的波形，参考数字312指明电源电流(IDD)的波形。这个电路的升高电压是20．3V而它的峰值电流是432微安。

另外，图24是显示这个电路模拟结果的一图示，在这个电路中第一升压电路52被配置成具有两级，而第二升压电路53被配置成具有四级。在该图中，参考数字321指明升高电压(VPP)的波形，参考数字322指明电源电流(IDD)的波形。这个电路的升高电压是19．0V而它的峰值电流是224微安。[实施例3]

如图9到14所示，第三实施例的升压电路被配置成这样的一种方式，即第一实施例升压电路与第二实施例的升压电路结合。

即，在与第一实施例相同的方式，利用时钟生成电路90，将时钟信号A2到C2以经过的每一逐次的延时施加到第一升压电路91。

另外，按照与第一实施例相同的方式，时钟信号D3到H3以经过的每一逐次的延时施加到第二升压电路93，并以与第二实施例相同的方式，这样的时钟信号被相继的以与第二实施例相同的方式通过电平移动器91提供到第二升压电路93。

图25是显示这个电路的模拟结果的一个图示。在该图中，参考数字331指明升高电压(VPP)的波形，参考数字332指明电源电流(IDD)的波形。这个电路的升高电压是19．0V而它的峰值电流是218微安。

因此，第三实施例的升压电路在上述第一到第三实施例的三个升压电路之中给出了电源电流的最大减少量。

由于本发明的升压电路是以在上面描述的方式配置的，所以能够减少在激励升压电路时的电流。

本发明不受这些实施例的限制，显然在本发明的精神和范围之内可以进行改变。

Claims

1．一种升压电路，其中包括：

多个充电激励电路级，每个所述的充电激励电路级具有一V_i输入，一个时钟输入，以及一V₀输出，每一所述的电路级在V₀输出提供一个比在V_i输入的电压高的电压，所述的电路级的第一级的V_i输入连接到电源电压，除第一级以外的多个电路的每一级具有连接到紧接着的在前面的电路级的所述的V₀输出的所述的V_i输入；

其中，在启动状态，每一所述的时钟信号从无效的状态转变到交替状态，每一所述的时钟信号的转变相对于提供到所述的前级的时钟信号的每个转变被推迟至少一个时钟周期。

2．如权利要求1所述的升压电路，其特征在于所述的多个充电激励电路级至少包括三个所述的电路级。

3．如权利要求1所述的升压电路，其特征在于每个所述的充电激励电路级包括一电容器和一MOS晶体管，所述的电容器的一端接收所述的时钟信号，所述的电容器的另一端连接到所述的MOS晶体管的栅电极和所述的MOS晶体管的第一端，所述的MOS晶体管的所述的第一端连接到所述的V_i输入，所述的MOS晶体管的第二端连接到所述的V₀输出。

4．如权利要求1所述的升压电路，其特征在于还包含一时钟生成电路，所述的时钟生成电路为每个所述的充电激励电路级提供一个独立的所述的时钟信号，所述的时钟生成电路包括延迟元件以在所述的时钟转变之间提供所述的延迟。

5．一种升压电路，其中包括：

接收第一电平的第一时钟信号和一输入的第一多级充电激励电路，第一多级充电激励电路产生具有比所述的输入电压高的电压电平的第一输出电压，

接收所述的第一输出电压的电平移动器，所述的电平移动器具有一个电平移动器时钟输入和一个移位的时钟输出，所述的电平移动器产生在移位时钟输出产生一个第二时钟信号，第二时钟信号具有比在电平移动器时钟输入端接收的输入时钟信号高的一个预定的较高电压电平，以及

一个接收所述的第一输出电压和所述的第二时钟信号的一个第二多级充电激励电路，所述的第二多级充电激励电路产生具有比所述的第一输出电压更高的电压电平的一个第二输出电压；

其特征在于第二多级充电激励电路的每一级有一个时钟输入端，它在当所述

的多级充电激励达到稳态时接收在所述的预定较高电压的一个时钟信号。

6．如权利要求5所述的升压电路，其特征在于所述的第一多级充电激励电路包含多个第一充电激励电路级，每一所述的第一充电激励电路级具有一个第一V_i输入、一个第一时钟输入和一个第一V₀输出，每一所述的第一电路级在第一V₀输出提供一个比在第一V_i输入的电压高的电压，所述的第一电路级的第一级的第一V_i输入连接到电源电压，除第一电路级的第一级以外的多个第一电路级的每一级具有连接到紧接着的在前面的所述的第一电路级的所述的第一V₀输出的所述的第一V_i输入，以及

所述的第二多级充电激励电路包括多个第二充电激励电路级，每一所述的第二充电激励电路级有一个第二V_i输入，一个第二时钟输入，以及一个第二V₀输出，每一所述的第二电路级在该第二V₀输出提供一个比在第二V_i输入的电压高的电压，第二电路级的第一级的第二V_i输入接收所述的第一输出电压，除第二电路级的第一级以外的多个第二电路级的每一级具有连接到紧接的前面的所述第二电路级的所述的第二V₀输出的所述的第二V_i输入。

7．如权利要求6所述的升压电路，其特征在于在启动状态，每一所述的第一时钟信号从无效的状态转变到一个交替状态，每一所述的第一时钟信号的所述的转变相对于提供到每一前级的所述的第一时钟信号的所述的转变至少被推迟一个时钟周期，而每一所述的第二时钟信号从无效的状态转变到交替状态，每一所述的第二时钟信号的所述的转变相对于提供到每一前级的所述的第二时钟信号的所述的转变被推迟至少一个时钟周期。

8．如权利要求6所述的升压电路，其特征在于每一所述的第一充电激励电路级包括一电容器和一MOS晶体管，所述的电容器的一端接收所述的第一时钟信号，所述的电容器的另一端连接到所述的MOS晶体管的栅电极和所述的MOS晶体管的第一端，所述的MOS晶体管的所述的第一端连接到所述的第一V_i输入，所述的MOS晶体管的第二端连接到所述的第一V₀输出。

9．如权利要求6所述的升压电路，其特征在于每一所述的第二充电激励电路级包括一电容器和一MOS晶体管，所述的电容器的一端接收所述的第二时钟信号，所述的电容器的另一端连接到所述的MOS晶体管的栅电极和所述的MOS晶体管的第一端子，所述的MOS晶体管的所述的第一端子连接到所述的第二V_i输入，所述的MOS晶体管的第二端连接到所述的第二V₀输出。