JP3476384B2 - 昇圧回路とその制御方法 - Google Patents
昇圧回路とその制御方法Info
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
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- H02M3/073—Charge pumps of the Schenkel-type
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/36—Means for starting or stopping converters
Description
【０００１】
【発明の属する技術分野】本発明は、昇圧回路とその制
御方法に係わり、特に、起動時の電流を低減するように
した昇圧回路に関する。
御方法に係わり、特に、起動時の電流を低減するように
した昇圧回路に関する。
【０００２】
【従来の技術】従来例の昇圧回路を図１５に、そのタイ
ミングチャートを図１６に示す。
ミングチャートを図１６に示す。
【０００３】この回路では、昇圧停止時は、ＣＴＬから
ローレベルが入力される。この入力を受けたＮＡＮＤ１
５１の出力ノードＰ１は、ＣＬＫの入力によらずハイレ
ベルに固定されるので、ポンピング回路１５８Ａ〜１５
８Ｈでは昇圧は行われない。
ローレベルが入力される。この入力を受けたＮＡＮＤ１
５１の出力ノードＰ１は、ＣＬＫの入力によらずハイレ
ベルに固定されるので、ポンピング回路１５８Ａ〜１５
８Ｈでは昇圧は行われない。
【０００４】次に、昇圧時は、ＣＴＬからハイレベルを
入力する。ＣＬＫに入力されたクロック信号が反転され
てＮＡＮＤ１５１から出力される。この反転したクロッ
ク信号１６３を受けたポンピング回路１５８Ａ〜１５８
Ｈは同時に昇圧を開始する。
入力する。ＣＬＫに入力されたクロック信号が反転され
てＮＡＮＤ１５１から出力される。この反転したクロッ
ク信号１６３を受けたポンピング回路１５８Ａ〜１５８
Ｈは同時に昇圧を開始する。
【０００５】しかし、最近需要の増大が予想されている
非接触ＩＣカードの様に外部より電波を受け、この電波
にて内部の電源を起動する半導体装置では、昇圧開始時
の電源電流の増加の為、電源電圧が降下するという問題
点があった。
非接触ＩＣカードの様に外部より電波を受け、この電波
にて内部の電源を起動する半導体装置では、昇圧開始時
の電源電流の増加の為、電源電圧が降下するという問題
点があった。
【０００６】なお、図１９は、この回路のシュミレーシ
ョン結果を示すグラフであり、符号２５１が昇圧電圧
（ＶＰＰ）波形、符号２５２が電源電流（ＩＤＤ）波形
である。この回路の昇圧電圧は、１７．０Ｖ、ピーク電
流は８４２μＡであった。
ョン結果を示すグラフであり、符号２５１が昇圧電圧
（ＶＰＰ）波形、符号２５２が電源電流（ＩＤＤ）波形
である。この回路の昇圧電圧は、１７．０Ｖ、ピーク電
流は８４２μＡであった。
【０００７】次に、特開平０４−２６８２９４号公報の
回路図を図１７に、そのタイミングチャートを図１８に
示す。
回路図を図１７に、そのタイミングチャートを図１８に
示す。
【０００８】この回路では、ＣＬＫからクロックを入力
し、それを受けたポンピング回路２０４Ａ〜２０４Ｈが
昇圧を開始する。図１５の回路との違いは、前段のポン
ピング回路２０４Ａで昇圧した電圧を、次段のポンピン
グ回路２０４Ｂの構成要素であるレベルシフタ２０１Ｂ
の電源としている点である。同様に、レベルシフタ２０
１Ｃ〜２０１Ｈは、前段のポンピング回路の昇圧電圧を
電源としている。
し、それを受けたポンピング回路２０４Ａ〜２０４Ｈが
昇圧を開始する。図１５の回路との違いは、前段のポン
ピング回路２０４Ａで昇圧した電圧を、次段のポンピン
グ回路２０４Ｂの構成要素であるレベルシフタ２０１Ｂ
の電源としている点である。同様に、レベルシフタ２０
１Ｃ〜２０１Ｈは、前段のポンピング回路の昇圧電圧を
電源としている。
【０００９】しかし、この昇圧回路ではクロックドライ
バーにレベルシフタを使っているので、レベルシフタの
出力が昇圧開始時においては０Ｖ以下となるので、ポン
ピング回路間のスイッチング素子は０Ｖより大きなＶｔ
をもったＮ型エンハンスメントトランジスタにする必要
がある。
バーにレベルシフタを使っているので、レベルシフタの
出力が昇圧開始時においては０Ｖ以下となるので、ポン
ピング回路間のスイッチング素子は０Ｖより大きなＶｔ
をもったＮ型エンハンスメントトランジスタにする必要
がある。
【００１０】従って、昇圧の際、次段へ転送される電圧
は、 ＶＤＤ−Ｖｔ・・・（１） となり、転送する電圧は従来例に比べＶｔ分ロスする。
は、 ＶＤＤ−Ｖｔ・・・（１） となり、転送する電圧は従来例に比べＶｔ分ロスする。
【００１１】これがポンピング回路２０４Ａ〜２０４Ｈ
の各段で起こるので、昇圧時間が莫大にかかってしまう
という欠点もあった。
の各段で起こるので、昇圧時間が莫大にかかってしまう
という欠点もあった。
【００１２】なお、図２０は、ポンプ回路を４段構成と
した、この回路のシュミレーション結果を示すグラフで
あり、符号２６１が昇圧電圧（ＶＰＰ）波形、符号２６
２が電源電流（ＩＤＤ）波形であり、この回路の昇圧電
圧は、５．３Ｖ、ピーク電流は１０ｍＡ以上であった。
した、この回路のシュミレーション結果を示すグラフで
あり、符号２６１が昇圧電圧（ＶＰＰ）波形、符号２６
２が電源電流（ＩＤＤ）波形であり、この回路の昇圧電
圧は、５．３Ｖ、ピーク電流は１０ｍＡ以上であった。
【００１３】また、図２１は、ポンプ回路を８段構成と
した、この回路のシュミレーション結果を示すグラフで
あり、符号２７１が昇圧電圧（ＶＰＰ）波形、符号２７
２が電源電流（ＩＤＤ）波形である。
した、この回路のシュミレーション結果を示すグラフで
あり、符号２７１が昇圧電圧（ＶＰＰ）波形、符号２７
２が電源電流（ＩＤＤ）波形である。
【００１４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、起動時の消費電流
を低減するようにした新規な昇圧回路とその制御方法を
提供するものである。
した従来技術の欠点を改良し、特に、起動時の消費電流
を低減するようにした新規な昇圧回路とその制御方法を
提供するものである。
【００１５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【００１６】即ち、本発明に係わる昇圧回路の第１態様
は、電源端子と出力端子間に直列に接続した複数のダイ
オード接続したＭＯＳトランジスタと、前記ＭＯＳトラ
ンジスタ同士の各接続点に夫々一方の端子を接続したコ
ンデンサとからなり、前記コンデンサの他方の端子に夫
々前記コンデンサの充電・転送動作を行わせるためのパ
ルス信号を印加することで前記出力端子に前記電源端子
の電圧より高い電圧を得る昇圧回路において、遅延手段
を用いて、当該昇圧回路を制御するクロック信号より遅
延した複数の遅延パルス信号を生成すると共に、前記生
成した複数の遅延パルス信号の遅延時間の間隔が、それ
ぞれ前記クロック信号の１．５周期以上の等しい遅延時
間の間隔を持つように生成し、この回路の起動時におい
て、電源側に近いコンデンサの順で、且つ、遅延の少な
い順に、前記遅延パルス信号を前記コンデンサの他方の
端子にそれぞれ印加せしめるように構成したことを特徴
とするものであり、叉、第２態様は、 電源端子と第１端
子間に直列に接続した複数のダイオード接続したＭＯＳ
トランジスタと、前記ＭＯＳトランジスタ同士の各接続
点に夫々一方の端子を接続したコンデンサと、前記夫々
のコンデンサの他方の端子に出力を接続したインバータ
とからなる第１の昇圧回路と、前記コンデンサの充電・
転送動作を行わせるため、前記インバータに入力せしめ
るための第１のクロック信号と、前記第１の昇圧回路の
第１端子に得られた電圧を電源電圧とし、前記第１のク
ロック信号から、ハイレベルが前記第１の端子の電圧レ
ベルである第２のクロック信号を得るレベルシフタと、
前記第１端子と出力端子間に直列に接続した複数のダイ
オード接続したＭＯＳトランジスタと、前記ＭＯＳトラ
ンジスタ同士の各接続点に夫々一方の端子を接続したコ
ンデンサと、前記夫々のコンデンサの他方の端子に出力
を接続し、前記第１端子の電圧を電源とし、前記第２の
クロック信号を入力とするインバータとからなる第２の
昇圧回路とで構成し、前記出力端子に前記電源端子の電
圧より高い電圧を得る昇圧回路であって、遅延手段を用
いて、前記第１のクロック信号より遅延した複数の遅延
パルス信号を生成すると共に、前記生成した複数の遅延
パルス信号の遅延時間の間隔が、それぞれ前記第１のク
ロック信号の１．５周期以上の等しい遅延時間の間隔を
持つように生成し、この回路の起動時において、電源側
に近いコンデンサの順で、且つ、遅延の少ない順に、前
記遅延パルス信号を前記したコンデンサの他方の端子に
それぞれ印加せしめるように構成したことを特徴とする
ものであり、 叉、第３態様は、前記ＭＯＳトランジスタ
は、ノンドープエンハンスメントトランジスタであるこ
とを特徴とするものである。又、本発明に係わる昇圧回
路の制御方法の第１態様は、電源端子と出力端子間に直
列に接続した複数のダイオード接続したＭＯＳトランジ
スタと、前記ＭＯＳトランジスタ同士の各接続点に夫々
一方の端子を接続したコンデンサとからなり、前記コン
デンサの他方の端子に夫々前記コンデンサの充電・転送
動作を行わせるためのパルス信号を印加することで前記
出力端子に前記電源端子の電圧より高い電圧を得る昇圧
回路の制御方法であって、遅延手段を用いて、当該昇圧
回路を制御するクロック信号より遅延した複数の遅延パ
ルス信号を生成すると共に、前記生成した複数の遅延パ
ルス信号の遅延時間の間隔が、それぞれ前記クロック信
号の１．５周期以上の等しい遅延時間の間隔を持つよう
に生成し、この回路の起動時において、電源側に近いコ
ンデンサの順で、且つ、遅延の少ない順に、前記遅延パ
ルス信号を前記コンデンサの他方の端子にそれぞれ印加
せしめるように構成したことを特徴とするものであり、
又、第２態様は、電源端子と第１端子間に直列に接続し
た複数のダイオード接続したＭＯＳトランジスタと、前
記ＭＯＳトランジスタ同士の各接続点に夫々一方の端子
を接続したコンデンサと、前記夫々のコンデンサの他方
の端子に出力を接続したインバータとからなる第１の昇
圧回路と、前記コンデンサの充電・転送動作を行わせる
ため、前記インバータに入力せしめるための第１のクロ
ック信号と、前記第１の昇圧回路の第１端子に得られた
電圧を電源電圧とし、前記第１のクロック信号から、ハ
イレベルが前記第１の端子の電圧レベルである第２のク
ロック信号を得るレベルシフタと、前記第１端子と出力
端子間に直列に接続した複数のダイオード接続したＭＯ
Ｓトランジスタと、前記ＭＯＳトランジスタ同士の各接
続点に夫々一方の端子を接続したコンデンサと、前記夫
々のコンデンサの他方の端子に出力を接続し、前記第１
端子の電圧を電源とし、前記第２のクロック信号を入力
とするインバータとからなる第２の昇圧回路とで構成
し、前記出力端子に前記電源端子の電圧より高い電圧を
得る昇圧回路の制御方法であって、遅延手段を用いて、
前記第１のクロック信号より遅延した複数の遅延パルス
信号を生成すると共に、前記生成した複数の遅延パルス
信号の遅延時間の間隔が、それぞれ前記第１のクロック
信号の１．５周期以上の等しい遅延時間の間隔を持つよ
うに生成し、この回路の起動時において、電源側に近い
コンデンサの順で、且つ、遅延の少ない順に、前記遅延
パルス信号を前記したコンデンサの他方の端子にそれぞ
れ印加せしめるように構成したことを特徴とするもので
ある。
は、電源端子と出力端子間に直列に接続した複数のダイ
オード接続したＭＯＳトランジスタと、前記ＭＯＳトラ
ンジスタ同士の各接続点に夫々一方の端子を接続したコ
ンデンサとからなり、前記コンデンサの他方の端子に夫
々前記コンデンサの充電・転送動作を行わせるためのパ
ルス信号を印加することで前記出力端子に前記電源端子
の電圧より高い電圧を得る昇圧回路において、遅延手段
を用いて、当該昇圧回路を制御するクロック信号より遅
延した複数の遅延パルス信号を生成すると共に、前記生
成した複数の遅延パルス信号の遅延時間の間隔が、それ
ぞれ前記クロック信号の１．５周期以上の等しい遅延時
間の間隔を持つように生成し、この回路の起動時におい
て、電源側に近いコンデンサの順で、且つ、遅延の少な
い順に、前記遅延パルス信号を前記コンデンサの他方の
端子にそれぞれ印加せしめるように構成したことを特徴
とするものであり、叉、第２態様は、 電源端子と第１端
子間に直列に接続した複数のダイオード接続したＭＯＳ
トランジスタと、前記ＭＯＳトランジスタ同士の各接続
点に夫々一方の端子を接続したコンデンサと、前記夫々
のコンデンサの他方の端子に出力を接続したインバータ
とからなる第１の昇圧回路と、前記コンデンサの充電・
転送動作を行わせるため、前記インバータに入力せしめ
るための第１のクロック信号と、前記第１の昇圧回路の
第１端子に得られた電圧を電源電圧とし、前記第１のク
ロック信号から、ハイレベルが前記第１の端子の電圧レ
ベルである第２のクロック信号を得るレベルシフタと、
前記第１端子と出力端子間に直列に接続した複数のダイ
オード接続したＭＯＳトランジスタと、前記ＭＯＳトラ
ンジスタ同士の各接続点に夫々一方の端子を接続したコ
ンデンサと、前記夫々のコンデンサの他方の端子に出力
を接続し、前記第１端子の電圧を電源とし、前記第２の
クロック信号を入力とするインバータとからなる第２の
昇圧回路とで構成し、前記出力端子に前記電源端子の電
圧より高い電圧を得る昇圧回路であって、遅延手段を用
いて、前記第１のクロック信号より遅延した複数の遅延
パルス信号を生成すると共に、前記生成した複数の遅延
パルス信号の遅延時間の間隔が、それぞれ前記第１のク
ロック信号の１．５周期以上の等しい遅延時間の間隔を
持つように生成し、この回路の起動時において、電源側
に近いコンデンサの順で、且つ、遅延の少ない順に、前
記遅延パルス信号を前記したコンデンサの他方の端子に
それぞれ印加せしめるように構成したことを特徴とする
ものであり、 叉、第３態様は、前記ＭＯＳトランジスタ
は、ノンドープエンハンスメントトランジスタであるこ
とを特徴とするものである。又、本発明に係わる昇圧回
路の制御方法の第１態様は、電源端子と出力端子間に直
列に接続した複数のダイオード接続したＭＯＳトランジ
スタと、前記ＭＯＳトランジスタ同士の各接続点に夫々
一方の端子を接続したコンデンサとからなり、前記コン
デンサの他方の端子に夫々前記コンデンサの充電・転送
動作を行わせるためのパルス信号を印加することで前記
出力端子に前記電源端子の電圧より高い電圧を得る昇圧
回路の制御方法であって、遅延手段を用いて、当該昇圧
回路を制御するクロック信号より遅延した複数の遅延パ
ルス信号を生成すると共に、前記生成した複数の遅延パ
ルス信号の遅延時間の間隔が、それぞれ前記クロック信
号の１．５周期以上の等しい遅延時間の間隔を持つよう
に生成し、この回路の起動時において、電源側に近いコ
ンデンサの順で、且つ、遅延の少ない順に、前記遅延パ
ルス信号を前記コンデンサの他方の端子にそれぞれ印加
せしめるように構成したことを特徴とするものであり、
又、第２態様は、電源端子と第１端子間に直列に接続し
た複数のダイオード接続したＭＯＳトランジスタと、前
記ＭＯＳトランジスタ同士の各接続点に夫々一方の端子
を接続したコンデンサと、前記夫々のコンデンサの他方
の端子に出力を接続したインバータとからなる第１の昇
圧回路と、前記コンデンサの充電・転送動作を行わせる
ため、前記インバータに入力せしめるための第１のクロ
ック信号と、前記第１の昇圧回路の第１端子に得られた
電圧を電源電圧とし、前記第１のクロック信号から、ハ
イレベルが前記第１の端子の電圧レベルである第２のク
ロック信号を得るレベルシフタと、前記第１端子と出力
端子間に直列に接続した複数のダイオード接続したＭＯ
Ｓトランジスタと、前記ＭＯＳトランジスタ同士の各接
続点に夫々一方の端子を接続したコンデンサと、前記夫
々のコンデンサの他方の端子に出力を接続し、前記第１
端子の電圧を電源とし、前記第２のクロック信号を入力
とするインバータとからなる第２の昇圧回路とで構成
し、前記出力端子に前記電源端子の電圧より高い電圧を
得る昇圧回路の制御方法であって、遅延手段を用いて、
前記第１のクロック信号より遅延した複数の遅延パルス
信号を生成すると共に、前記生成した複数の遅延パルス
信号の遅延時間の間隔が、それぞれ前記第１のクロック
信号の１．５周期以上の等しい遅延時間の間隔を持つよ
うに生成し、この回路の起動時において、電源側に近い
コンデンサの順で、且つ、遅延の少ない順に、前記遅延
パルス信号を前記したコンデンサの他方の端子にそれぞ
れ印加せしめるように構成したことを特徴とするもので
ある。
【００１７】
【発明の実施の形態】本発明に係わる昇圧回路は、図１
に示す様に、昇圧を制御するコントロール信号ＣＴＬ
と、クロック信号ＣＬＫと、電源ＶＤＤにソースを接続
したＮ型ノンドープトランジスタ５と、前記Ｎ型ノンド
ープトランジスタ５のゲートに出力を接続するインバー
タ６と、前記Ｎ型ノンドープトランジスタ５に直列に接
続したダイオード接続のＮ型ノンドープトランジスタ３
Ａ〜３Ｈと、Ｎ型ノンドープトランジスタ３Ａ〜３Ｈの
ゲートに一方の端子を接続したコンデンサ２Ａ〜２Ｈ
と、例えばディレイ素子を備えたクロック発生回路７と
からなり、前記クロック発生回路７から出力されるクロ
ック信号の出力タイミングをずらす事により、電源ＶＤ
Ｄに近いポンピング回路４Ａから順番に昇圧を開始し、
起動時に、各ポンピング回路４Ａ〜４Ｈが同時に動作開
始する事を防いでいる。
に示す様に、昇圧を制御するコントロール信号ＣＴＬ
と、クロック信号ＣＬＫと、電源ＶＤＤにソースを接続
したＮ型ノンドープトランジスタ５と、前記Ｎ型ノンド
ープトランジスタ５のゲートに出力を接続するインバー
タ６と、前記Ｎ型ノンドープトランジスタ５に直列に接
続したダイオード接続のＮ型ノンドープトランジスタ３
Ａ〜３Ｈと、Ｎ型ノンドープトランジスタ３Ａ〜３Ｈの
ゲートに一方の端子を接続したコンデンサ２Ａ〜２Ｈ
と、例えばディレイ素子を備えたクロック発生回路７と
からなり、前記クロック発生回路７から出力されるクロ
ック信号の出力タイミングをずらす事により、電源ＶＤ
Ｄに近いポンピング回路４Ａから順番に昇圧を開始し、
起動時に、各ポンピング回路４Ａ〜４Ｈが同時に動作開
始する事を防いでいる。
【００１８】このため、昇圧開始時の電源電流を削減で
きるという効果が得られる。
きるという効果が得られる。
【実施例】以下に、本発明に係わる昇圧回路とその制御
方法の具体例を図面を参照しながら詳細に説明する。
方法の具体例を図面を参照しながら詳細に説明する。
【００１９】（第１の具体例）
図１は、本発明の昇圧回路の第１の具体例の回路図、図
２は、クロック信号を順に遅延させて出力するクロック
発生回路のブロック図、図３はそのタイミングチャート
であって、これらの図には、電源端子ＶＩＮと出力端子
ＶＯＵＴ間に直列に接続した複数のダイオード接続した
ＭＯＳトランジスタ５、３Ａ〜３Ｈと、前記ＭＯＳトラ
ンジスタ同士の各接続点に夫々一方の端子を接続したコ
ンデンサ２Ａ〜２Ｈとからなり、前記コンデンサ２Ａ〜
２Ｈの他方の端子に夫々前記コンデンサの充電・転送動
作を行わせるためのパルス信号Ａ〜Ｊを印加すること
で、前記出力端子ＶＯＵＴに前記電源端子ＶＩＮの電圧
ＶＤＤより高い電圧ＶＰＰを得る昇圧回路において、こ
の回路の起動時において、電源側に近いコンデンサ２Ａ
〜２Ｈの順に、前記パルス信号Ａ〜Ｊを順に印加せしめ
るように構成したことを特徴とする昇圧回路が示され、
又、前記パルス信号Ａ〜Ｊは、遅延手段８Ａ〜８Ｈを介
して前記コンデンサ２Ａ〜２Ｈに印加せしめることを特
徴とする昇圧回路が示され、前記ＭＯＳトランジスタ
５、３Ａ〜３Ｈは、ノンドープエンハンスメントトラン
ジスタであることを特徴とする昇圧回路が示されてい
る。
２は、クロック信号を順に遅延させて出力するクロック
発生回路のブロック図、図３はそのタイミングチャート
であって、これらの図には、電源端子ＶＩＮと出力端子
ＶＯＵＴ間に直列に接続した複数のダイオード接続した
ＭＯＳトランジスタ５、３Ａ〜３Ｈと、前記ＭＯＳトラ
ンジスタ同士の各接続点に夫々一方の端子を接続したコ
ンデンサ２Ａ〜２Ｈとからなり、前記コンデンサ２Ａ〜
２Ｈの他方の端子に夫々前記コンデンサの充電・転送動
作を行わせるためのパルス信号Ａ〜Ｊを印加すること
で、前記出力端子ＶＯＵＴに前記電源端子ＶＩＮの電圧
ＶＤＤより高い電圧ＶＰＰを得る昇圧回路において、こ
の回路の起動時において、電源側に近いコンデンサ２Ａ
〜２Ｈの順に、前記パルス信号Ａ〜Ｊを順に印加せしめ
るように構成したことを特徴とする昇圧回路が示され、
又、前記パルス信号Ａ〜Ｊは、遅延手段８Ａ〜８Ｈを介
して前記コンデンサ２Ａ〜２Ｈに印加せしめることを特
徴とする昇圧回路が示され、前記ＭＯＳトランジスタ
５、３Ａ〜３Ｈは、ノンドープエンハンスメントトラン
ジスタであることを特徴とする昇圧回路が示されてい
る。
【００２０】以下に、第１の具体例を更に詳細に説明す
る。
る。
【００２１】第１の具体例の昇圧回路は、昇圧を制御す
るコントロール信号ＣＴＬと、クロック信号ＣＬＫと、
信号ＣＴＬとクロック信号ＣＬＫとを入力せしめるＮＡ
ＮＤ９と、電源ＶＤＤにソースを接続したＮ型ノンドー
プトランジスタ５と、前記Ｎ型ノンドープトランジスタ
５のゲートに出力を接続するインバータ６と、前記Ｎ型
ノンドープトランジスタ５に直列に接続したＮ型ノンド
ープトランジスタ３Ａ〜３Ｈと、Ｎ型ノンドープトラン
ジスタ３Ａ〜３Ｈのゲートに一方の端子を接続したコン
デンサ２Ａ〜２Ｈと、コンデンサ２Ａ〜２Ｈの他方の端
子にクロックを夫々供給する、例えば、ディレイ素子８
Ａ〜８Ｈを備えたクロック発生回路７とから構成されて
いる。
るコントロール信号ＣＴＬと、クロック信号ＣＬＫと、
信号ＣＴＬとクロック信号ＣＬＫとを入力せしめるＮＡ
ＮＤ９と、電源ＶＤＤにソースを接続したＮ型ノンドー
プトランジスタ５と、前記Ｎ型ノンドープトランジスタ
５のゲートに出力を接続するインバータ６と、前記Ｎ型
ノンドープトランジスタ５に直列に接続したＮ型ノンド
ープトランジスタ３Ａ〜３Ｈと、Ｎ型ノンドープトラン
ジスタ３Ａ〜３Ｈのゲートに一方の端子を接続したコン
デンサ２Ａ〜２Ｈと、コンデンサ２Ａ〜２Ｈの他方の端
子にクロックを夫々供給する、例えば、ディレイ素子８
Ａ〜８Ｈを備えたクロック発生回路７とから構成されて
いる。
【００２２】外部からのクロック信号ＣＬＫの周波数を
４ＭＨｚとし、各ディレイ素子８Ａ〜８Ｈの遅延値は、
例えば、外部からのクロック信号ＣＬＫの周期の１．５
倍とする。なお、夫々のクロック信号Ａ〜Ｊが順に互い
に逆相であれば、１．５倍以上遅延するように構成して
も良い。同様に、外部からのクロック信号ＣＬＫの周波
数についても、昇圧回路が動作可能であれば、４ＭＨｚ
以下でもよい。
４ＭＨｚとし、各ディレイ素子８Ａ〜８Ｈの遅延値は、
例えば、外部からのクロック信号ＣＬＫの周期の１．５
倍とする。なお、夫々のクロック信号Ａ〜Ｊが順に互い
に逆相であれば、１．５倍以上遅延するように構成して
も良い。同様に、外部からのクロック信号ＣＬＫの周波
数についても、昇圧回路が動作可能であれば、４ＭＨｚ
以下でもよい。
【００２３】次に、この具体例の動作を図３のタイミン
グチャートを用いて説明する。
グチャートを用いて説明する。
【００２４】昇圧停止時には、ＮＡＮＤ９にローレベル
のＣＴＬ信号を入力する。このため、クロック発生回路
７の出力は全てハイレベルとなり、昇圧動作が停止す
る。
のＣＴＬ信号を入力する。このため、クロック発生回路
７の出力は全てハイレベルとなり、昇圧動作が停止す
る。
【００２５】一方、昇圧を開始する際は、ハイレベルの
ＣＴＬ信号を入力する。これによりクロック信号が有効
になる。
ＣＴＬ信号を入力する。これによりクロック信号が有効
になる。
【００２６】そして、クロック発生回路７の出力には、
順にクロック信号Ａ〜Ｊが順に出力される。出力信号Ａ
は、クロック信号と逆相のクロックが、出力信号Ｂは、
クロック信号と同相で、且つ、３７５ｎｓｅｃ遅れたク
ロックが出力される。
順にクロック信号Ａ〜Ｊが順に出力される。出力信号Ａ
は、クロック信号と逆相のクロックが、出力信号Ｂは、
クロック信号と同相で、且つ、３７５ｎｓｅｃ遅れたク
ロックが出力される。
【００２７】 同様に、クロック信号Ｃは、クロック信
号ＣＬＫと逆相で、且つ、７５０ｎｓｅｃ遅れ、クロッ
ク信号Ｄは、クロック信号ＣＬＫと同相で、且つ、１１
２５ｎｓｅｃ遅れ、クロック信号Ｅは、クロック信号Ｃ
ＬＫと逆相で、且つ、１５００ｎｓｅｃ遅れ、クロック
信号Ｆは、クロック信号ＣＬＫと同相で、且つ、１８７
５ｎｓｅｃ遅れ、クロック信号Ｇは、クロック信号ＣＬ
Ｋと逆相で、且つ、２２５０ｎｓｅｃ遅れ、クロック信
号Ｈは、クロック信号ＣＬＫと同相で、且つ、２６２５
ｎｓｅｃ遅れ、クロック信号Ｊは、クロック信号ＣＬＫ
と逆相で、且つ、３０００ｎｓｅｃ遅れて出力される。
号ＣＬＫと逆相で、且つ、７５０ｎｓｅｃ遅れ、クロッ
ク信号Ｄは、クロック信号ＣＬＫと同相で、且つ、１１
２５ｎｓｅｃ遅れ、クロック信号Ｅは、クロック信号Ｃ
ＬＫと逆相で、且つ、１５００ｎｓｅｃ遅れ、クロック
信号Ｆは、クロック信号ＣＬＫと同相で、且つ、１８７
５ｎｓｅｃ遅れ、クロック信号Ｇは、クロック信号ＣＬ
Ｋと逆相で、且つ、２２５０ｎｓｅｃ遅れ、クロック信
号Ｈは、クロック信号ＣＬＫと同相で、且つ、２６２５
ｎｓｅｃ遅れ、クロック信号Ｊは、クロック信号ＣＬＫ
と逆相で、且つ、３０００ｎｓｅｃ遅れて出力される。
【００２８】さて、昇圧停止時は、クロック発生回路７
の出力は、ハイレベルに固定されるので、ポンピング回
路４Ａ〜４Ｈへの入力もハイレベルとなるので、昇圧は
行われない。昇圧を行う際はＣＴＬからの入力が、ロー
レベルからハイレベルに変化した後、３７５ｎｓｅｃ後
に、クロック発生回路７よりクロック信号Ａがポンピン
グ回路４Ａに入力され、ポンピング回路４Ａは昇圧を開
始する。次に、前記ポンピング回路４Ａが昇圧を開始し
てから３７５ｎｓｅｃ遅れて、ポンピング回路４Ｂにク
ロック信号Ｂが入力されるので、ポンピング回路４Ｂは
昇圧を開始する。同様に、ポンピング回路４Ｃ〜４Ｈ
は、各々の前段のポンピング回路が昇圧を開始してから
３７５ｎｓｅｃずつ遅れて昇圧を開始する。
の出力は、ハイレベルに固定されるので、ポンピング回
路４Ａ〜４Ｈへの入力もハイレベルとなるので、昇圧は
行われない。昇圧を行う際はＣＴＬからの入力が、ロー
レベルからハイレベルに変化した後、３７５ｎｓｅｃ後
に、クロック発生回路７よりクロック信号Ａがポンピン
グ回路４Ａに入力され、ポンピング回路４Ａは昇圧を開
始する。次に、前記ポンピング回路４Ａが昇圧を開始し
てから３７５ｎｓｅｃ遅れて、ポンピング回路４Ｂにク
ロック信号Ｂが入力されるので、ポンピング回路４Ｂは
昇圧を開始する。同様に、ポンピング回路４Ｃ〜４Ｈ
は、各々の前段のポンピング回路が昇圧を開始してから
３７５ｎｓｅｃずつ遅れて昇圧を開始する。
【００２９】従って、起動時には、
電源電流＝ΔＱ／Δｔ＝ΔＶ＊Ｃ／Δｔ・・・（２）
から、ΔＱは理想的には従来例の３／４になり、電源電
流を削減することができる。
流を削減することができる。
【００３０】図２２は、この回路のシュミレーション結
果を示すグラフであり、符号２８１が昇圧電圧（ＶＰ
Ｐ）波形、符号２８２が電源電流（ＩＤＤ）波形であ
り、この回路の昇圧電圧は、１７．０Ｖ、ピーク電流は
５５３μＡであった。
果を示すグラフであり、符号２８１が昇圧電圧（ＶＰ
Ｐ）波形、符号２８２が電源電流（ＩＤＤ）波形であ
り、この回路の昇圧電圧は、１７．０Ｖ、ピーク電流は
５５３μＡであった。
【００３１】（第２の具体例）
図４は、本発明の昇圧回路の第２の具体例のブロック
図、図５〜７は、各ブロックの回路図、図８はタイミン
グチャートであって、これらの図には、電源端子ＶＩＮ
と第１端子ＶＯＵＴ’間に直列に接続した複数のダイオ
ード接続したＭＯＳトランジスタ５７、６０Ａ、６０Ｂ
と、前記ＭＯＳトランジスタ同士の各接続点に夫々一方
の端子を接続したコンデンサ５９Ａ、５９Ｂと、前記夫
々のコンデンサ５９Ａ、５９Ｂの他方の端子に出力を接
続したインバータ５８Ａ、５８Ｂとからなる第１の昇圧
回路５２と、前記コンデンサ５９Ａ、５９Ｂの充電・転
送動作を行わせるため、前記インバータに入力せしめる
ための第１のクロック信号ＣＬＫと、前記第１の昇圧回
路５２の第１端子ＶＯＵＴ’に得られた電圧ＶＰＸを電
源電圧とし、前記第１のクロック信号ＣＬＫから、ハイ
レベルが前記第１の端子ＶＯＵＴ’の電圧レベルである
第２のクロック信号ＣＬＸを得るレベルシフタ５４と、
前記第１端子ＶＯＵＴ’と出力端子ＶＯＵＴ間に直列に
接続した複数のダイオード接続したＭＯＳトランジスタ
６４、６７Ａ〜６７Ｄと、前記ＭＯＳトランジスタ同士
の各接続点に夫々一方の端子を接続したコンデンサ６６
Ａ〜６６Ｄと、前記夫々のコンデンサ６６Ａ〜６６Ｄの
他方の端子に出力を接続し、前記第１端子ＶＯＵＴ’の
電圧ＶＰＸを電源とし、前記第２のクロック信号ＣＬＸ
を入力とするインバータ６５Ａ〜６５Ｄとからなる第２
の昇圧回路５３とで構成したことを特徴とする昇圧回路
が示され、また、回路の起動時において、前記第１の昇
圧回路５２では、前記電源側に近いコンデンサから順
に、前記第１のパルス信号ＣＬＫを所定の時間遅延させ
て印加せしめるように構成したことを特徴とする昇圧回
路が示され、更に、回路の起動時において、前記第２の
昇圧回路５３では、前記電源側に近いコンデンサから順
に、前記第２のパルス信号ＣＬＸを所定の時間遅延させ
て印加せしめるように構成したことを特徴とする昇圧回
路が示されている。
図、図５〜７は、各ブロックの回路図、図８はタイミン
グチャートであって、これらの図には、電源端子ＶＩＮ
と第１端子ＶＯＵＴ’間に直列に接続した複数のダイオ
ード接続したＭＯＳトランジスタ５７、６０Ａ、６０Ｂ
と、前記ＭＯＳトランジスタ同士の各接続点に夫々一方
の端子を接続したコンデンサ５９Ａ、５９Ｂと、前記夫
々のコンデンサ５９Ａ、５９Ｂの他方の端子に出力を接
続したインバータ５８Ａ、５８Ｂとからなる第１の昇圧
回路５２と、前記コンデンサ５９Ａ、５９Ｂの充電・転
送動作を行わせるため、前記インバータに入力せしめる
ための第１のクロック信号ＣＬＫと、前記第１の昇圧回
路５２の第１端子ＶＯＵＴ’に得られた電圧ＶＰＸを電
源電圧とし、前記第１のクロック信号ＣＬＫから、ハイ
レベルが前記第１の端子ＶＯＵＴ’の電圧レベルである
第２のクロック信号ＣＬＸを得るレベルシフタ５４と、
前記第１端子ＶＯＵＴ’と出力端子ＶＯＵＴ間に直列に
接続した複数のダイオード接続したＭＯＳトランジスタ
６４、６７Ａ〜６７Ｄと、前記ＭＯＳトランジスタ同士
の各接続点に夫々一方の端子を接続したコンデンサ６６
Ａ〜６６Ｄと、前記夫々のコンデンサ６６Ａ〜６６Ｄの
他方の端子に出力を接続し、前記第１端子ＶＯＵＴ’の
電圧ＶＰＸを電源とし、前記第２のクロック信号ＣＬＸ
を入力とするインバータ６５Ａ〜６５Ｄとからなる第２
の昇圧回路５３とで構成したことを特徴とする昇圧回路
が示され、また、回路の起動時において、前記第１の昇
圧回路５２では、前記電源側に近いコンデンサから順
に、前記第１のパルス信号ＣＬＫを所定の時間遅延させ
て印加せしめるように構成したことを特徴とする昇圧回
路が示され、更に、回路の起動時において、前記第２の
昇圧回路５３では、前記電源側に近いコンデンサから順
に、前記第２のパルス信号ＣＬＸを所定の時間遅延させ
て印加せしめるように構成したことを特徴とする昇圧回
路が示されている。
【００３２】以下に、第２の具体例を更に詳細に説明す
る。
る。
【００３３】第２の具体例の特徴は、構成素子数を減ら
す工夫している点に特徴がある。
す工夫している点に特徴がある。
【００３４】第２の具体例の昇圧回路では、全８段あっ
た従来の昇圧回路を２分割し、前段の第１の昇圧回路５
２はポンピング回路６１Ａ、６１Ｂの２段構成とし、後
段の昇圧回路５３をポンピング回路６８Ａ〜６８Ｄの４
段で構成している。更に、後段の第２の昇圧回路５３の
電源を前段の昇圧回路５２で得られた昇圧電圧としてい
る。
た従来の昇圧回路を２分割し、前段の第１の昇圧回路５
２はポンピング回路６１Ａ、６１Ｂの２段構成とし、後
段の昇圧回路５３をポンピング回路６８Ａ〜６８Ｄの４
段で構成している。更に、後段の第２の昇圧回路５３の
電源を前段の昇圧回路５２で得られた昇圧電圧としてい
る。
【００３５】なお、この回路の第２の昇圧回路のトラン
ジスタ６４を制御するインバータ６２、６３の電源、コ
ンデンサ６６Ａ〜６６Ｄの電荷蓄積・転送を行うための
インバータ６５Ａ〜６５Ｄの電源は、第１の昇圧回路５
２の出力電圧ＶＰＸである。
ジスタ６４を制御するインバータ６２、６３の電源、コ
ンデンサ６６Ａ〜６６Ｄの電荷蓄積・転送を行うための
インバータ６５Ａ〜６５Ｄの電源は、第１の昇圧回路５
２の出力電圧ＶＰＸである。
【００３６】また、第２の昇圧回路に入力するためのク
ロック信号ＣＬＸを生成するためのレベルシフタ５４
は、ソースが電源端子ＶＯＵＴ’に接続されるＰ型ＭＯ
Ｓトランジスタ６９Ａ、６９Ｂと、トランジスタ６９Ａ
にドレインが接続され、ソースがグランドに接続される
Ｎ型ＭＯＳトランジスタ７０Ａと、トランジスタ６９Ｂ
にドレインが接続され、ソースがグランドに接続される
Ｎ型ＭＯＳトランジスタ７０Ｂとからなり、トランジス
タ６９Ａのゲートとトランジスタ６９Ｂとのドレインが
接続され、トランジスタ６９Ｂのゲートとトランジスタ
７０Ａとのドレインが接続され、クロック信号ＣＬＫを
トランジスタ７０Ａのゲートに入力し、クロック信号Ｃ
ＬＫをインバータ７１で反転させた信号をトランジスタ
７０Ｂのゲートに入力すると共に、トランジスタ６９Ｂ
のドレインからクロック信号ＣＬＫと同相のレベルシフ
トされた信号ＣＬＸを生成するように構成している。
ロック信号ＣＬＸを生成するためのレベルシフタ５４
は、ソースが電源端子ＶＯＵＴ’に接続されるＰ型ＭＯ
Ｓトランジスタ６９Ａ、６９Ｂと、トランジスタ６９Ａ
にドレインが接続され、ソースがグランドに接続される
Ｎ型ＭＯＳトランジスタ７０Ａと、トランジスタ６９Ｂ
にドレインが接続され、ソースがグランドに接続される
Ｎ型ＭＯＳトランジスタ７０Ｂとからなり、トランジス
タ６９Ａのゲートとトランジスタ６９Ｂとのドレインが
接続され、トランジスタ６９Ｂのゲートとトランジスタ
７０Ａとのドレインが接続され、クロック信号ＣＬＫを
トランジスタ７０Ａのゲートに入力し、クロック信号Ｃ
ＬＫをインバータ７１で反転させた信号をトランジスタ
７０Ｂのゲートに入力すると共に、トランジスタ６９Ｂ
のドレインからクロック信号ＣＬＫと同相のレベルシフ
トされた信号ＣＬＸを生成するように構成している。
【００３７】次に、図８のタイミングチャートを用いて
第２の具体例の回路の説明をする。昇圧開始時にコント
ロール信号ＣＴＬをローレベルからハイレベルに変化す
ることで、クロック信号が有効になると、昇圧回路５２
は昇圧を開始する。しかし、昇圧回路５２の昇圧電圧Ｖ
ＰＸがレベルシフタ５４が動作可能な電源電圧まで昇圧
するまでは、レベルシフタ５４から昇圧回路５３にはク
ロックＣＬＸが入力されないので、昇圧回路５３は昇圧
動作を行わない。
第２の具体例の回路の説明をする。昇圧開始時にコント
ロール信号ＣＴＬをローレベルからハイレベルに変化す
ることで、クロック信号が有効になると、昇圧回路５２
は昇圧を開始する。しかし、昇圧回路５２の昇圧電圧Ｖ
ＰＸがレベルシフタ５４が動作可能な電源電圧まで昇圧
するまでは、レベルシフタ５４から昇圧回路５３にはク
ロックＣＬＸが入力されないので、昇圧回路５３は昇圧
動作を行わない。
【００３８】従って、昇圧開始時に、昇圧動作が行われ
るは昇圧回路５２のみとなり、ポンピング回路の段数は
従来の８段に比べ２段と１／４の段数なので、式（２）
より理想的には、電源電流は従来例の１／４に削減でき
る。
るは昇圧回路５２のみとなり、ポンピング回路の段数は
従来の８段に比べ２段と１／４の段数なので、式（２）
より理想的には、電源電流は従来例の１／４に削減でき
る。
【００３９】更に、従来の昇圧電圧が
ＶＰＰ＝（電源電圧ＶＤＤ）＊（昇圧回路のポンピング
回路の段数）・・・（３）であるから 従来の回路では、ＶＰＰ＝ＶＤＤ＊８段＝８ＶＤＤ・・
・（４） であるのに対し、第２の具体例の回路では ＶＰＰ＝（昇圧回路５２の昇圧電圧）＊（昇圧回路５３
の段数）＝２ＶＤＤ＊４＝８ＶＤＤ・・・（５） であり、ポンピング回路を２段減らしたにもかかわら
ず、レベルシフタを追加するだけで、従来の回路と同等
な昇圧電圧を得る事が出来る。
回路の段数）・・・（３）であるから 従来の回路では、ＶＰＰ＝ＶＤＤ＊８段＝８ＶＤＤ・・
・（４） であるのに対し、第２の具体例の回路では ＶＰＰ＝（昇圧回路５２の昇圧電圧）＊（昇圧回路５３
の段数）＝２ＶＤＤ＊４＝８ＶＤＤ・・・（５） であり、ポンピング回路を２段減らしたにもかかわら
ず、レベルシフタを追加するだけで、従来の回路と同等
な昇圧電圧を得る事が出来る。
【００４０】また、初段の昇圧回路のポンピング回路を
４段にして、従来と同じ８段のポンピング回路の段数で
理想的には２倍の昇圧電圧を得る事が出来るといった効
果が得られる。
４段にして、従来と同じ８段のポンピング回路の段数で
理想的には２倍の昇圧電圧を得る事が出来るといった効
果が得られる。
【００４１】図２３は、第１の昇圧回路５２、第２の昇
圧回路５３が共に４段構成とした、この回路のシュミレ
ーション結果を示すグラフであり、符号３１１が昇圧電
圧（ＶＰＰ）波形、符号３１２が電源電流（ＩＤＤ）波
形である。そして、この回路の昇圧電圧は、２０．３
Ｖ、ピーク電流は４３２μＡであった。また、図２４
は、第１の昇圧回路５２が２段構成、第２の昇圧回路５
３が４段構成とした、この回路のシュミレーション結果
を示すグラフであり、符号３２１が昇圧電圧（ＶＰＰ）
波形、符号３２２が電源電流（ＩＤＤ）波形である。そ
して、この回路の昇圧電圧は、１９．０Ｖ、ピーク電流
は２２４μＡであった。
圧回路５３が共に４段構成とした、この回路のシュミレ
ーション結果を示すグラフであり、符号３１１が昇圧電
圧（ＶＰＰ）波形、符号３１２が電源電流（ＩＤＤ）波
形である。そして、この回路の昇圧電圧は、２０．３
Ｖ、ピーク電流は４３２μＡであった。また、図２４
は、第１の昇圧回路５２が２段構成、第２の昇圧回路５
３が４段構成とした、この回路のシュミレーション結果
を示すグラフであり、符号３２１が昇圧電圧（ＶＰＰ）
波形、符号３２２が電源電流（ＩＤＤ）波形である。そ
して、この回路の昇圧電圧は、１９．０Ｖ、ピーク電流
は２２４μＡであった。
【００４２】（第３の具体例）
図９乃至図１４は、本発明の第３の具体例を示す図であ
り、第３の具体例の回路は、前記した第１の具体例と第
２の具体例とを組み合わせたものである。
り、第３の具体例の回路は、前記した第１の具体例と第
２の具体例とを組み合わせたものである。
【００４３】即ち、第１の昇圧回路９１には、第１の具
体例と同様に、クロック発生回路９０を用いて、クロッ
ク信号を順に遅延させて印加するように構成している。
体例と同様に、クロック発生回路９０を用いて、クロッ
ク信号を順に遅延させて印加するように構成している。
【００４４】また、第２の昇圧回路９３には、第１の具
体例と同様に、クロック信号を順に遅延させて印加する
と共に、第２の具体例と同様に、各クロック信号は、第
２の具体例のレベルシフタ９１を夫々介して、第２の昇
圧回路９３に供給する様に構成している。
体例と同様に、クロック信号を順に遅延させて印加する
と共に、第２の具体例と同様に、各クロック信号は、第
２の具体例のレベルシフタ９１を夫々介して、第２の昇
圧回路９３に供給する様に構成している。
【００４５】図２５は、この回路のシュミレーション結
果を示すグラフであり、符号３３１が昇圧電圧（ＶＰ
Ｐ）波形、符号３３２が電源電流（ＩＤＤ）波形であ
る。そして、この回路の昇圧電圧は、１９．０Ｖ、ピー
ク電流は２１８μＡであった。
果を示すグラフであり、符号３３１が昇圧電圧（ＶＰ
Ｐ）波形、符号３３２が電源電流（ＩＤＤ）波形であ
る。そして、この回路の昇圧電圧は、１９．０Ｖ、ピー
ク電流は２１８μＡであった。
【００４６】従って、この具体例の回路は、上記した３
つの回路例中で、最も電源電流を削減できるものであ
る。
つの回路例中で、最も電源電流を削減できるものであ
る。
【００４７】
【発明の効果】本発明に係わる昇圧回路とその制御方法
は、上述のように構成したので、回路の起動時の電流を
低減することが出来た。
は、上述のように構成したので、回路の起動時の電流を
低減することが出来た。
【図１】本発明の第１の具体例の回路図である。
【図２】第１の具体例のクロック発生回路のブロック図
である。
である。
【図３】第１の具体例のタイミングチャートである。
【図４】本発明の第２の具体例のブロック図である。
【図５】第２の具体例の第１の昇圧回路の回路図であ
る。
る。
【図６】第２の具体例の第２の昇圧回路の回路図であ
る。
る。
【図７】第２の具体例のレベルシフタの回路図である。
【図８】第２の具体例のタイミングチャートである。
【図９】本発明の第３の具体例のブロック図である。
【図１０】第３の具体例の第１の昇圧回路の回路図であ
る。
る。
【図１１】第３の具体例の第２の昇圧回路の回路図であ
る。
る。
【図１２】第３の具体例のレベルシフタの回路図であ
る。
る。
【図１３】第３の具体例のクロック発生回路のブロック
図である。
図である。
【図１４】第３の具体例のタイミングチャートである。
【図１５】従来例の回路図である。
【図１６】図１５の従来例のタイミングチャートであ
る。
る。
【図１７】他の従来例の回路図である。
【図１８】図１７の従来例のタイミングチャートであ
る。
る。
【図１９】図１５のシュミレーション結果を示すグラフ
である。
である。
【図２０】図１７のシュミレーション結果を示すグラフ
である。
である。
【図２１】図１７の構成を変えた回路でのシュミレーシ
ョン結果を示すグラフである。
ョン結果を示すグラフである。
【図２２】図１の回路図のシュミレーション結果を示す
グラフである。
グラフである。
【図２３】図４の回路図のシュミレーション結果を示す
グラフである。
グラフである。
【図２４】図４の回路図の構成を変えた回路でのシュミ
レーション結果を示すグラフである。
レーション結果を示すグラフである。
【図２５】図９のシュミレーション結果を示すグラフで
ある。
ある。
【図２６】各回路でのピーク電流、昇圧時間、昇圧電圧
のシュミレーション結果を示す図表である。
のシュミレーション結果を示す図表である。
１Ａ〜１Ｈ、６・・・インバータ
２Ａ〜２Ｈ・・・容量
３Ａ〜３Ｈ、５・・・Ｎ型ノンドープトランジスタ
４Ａ〜４Ｈ・・・ポンピング回路
７・・・クロック発生回路
８Ａ〜８Ｈ・・・ディレイ回路
９・・・ＮＡＮＤ
１０・・・ＣＴＬからの入力波形
１１・・・電源ＶＤＤの入力波形
１２・・・ＣＬＫの入力波形
１３・・・出力端子からの出力波形
１４・・・クロック発生回路７の出力信号Ａの出力波形
１５・・・クロック発生回路７の出力信号Ｂの出力波形
１６・・・クロック発生回路７の出力信号Ｃの出力波形
１７・・・クロック発生回路７の出力信号Ｄの出力波形
１８・・・クロック発生回路７の出力信号Ｅの出力波形
１９・・・クロック発生回路７の出力信号Ｆの出力波形
２０・・・クロック発生回路７の出力信号Ｇの出力波形
２１・・・クロック発生回路７の出力信号Ｈの出力波形
２２・・・クロック発生回路７の出力信号Ｊの出力波形
５１・・・ＮＡＮＤ
５２・・・第１の昇圧回路
５３・・・第２の昇圧回路
５４・・・レベルシフタ
５５、５６、５８Ａ、５８Ｂ・・・インバータ
５９Ａ、５９Ｂ・・・容量
５７、６０Ａ、６０Ｂ・・・Ｎ型ノンドープトランジス
タ ６１Ａ、６１Ｂ・・・ポンピング回路 ６２、６３、６５Ａ〜６５Ｄ・・・インバータ ６６Ａ〜６６Ｄ・・・容量 ６４、６７Ａ〜６７Ｄ・・・Ｎ型ノンドープトランジス
タ ６８Ａ〜６８Ｄ・・・ポンピング回路 ６９Ａ、６９Ｂ・・・Ｐ型エンハンスメントトランジス
タ ７０Ａ、７０Ｂ・・・Ｎ型エンハンスメントトランジス
タ ７１・・・インバータ ７３・・・ＣＴＬの入力波形 ７４・・・電源ＶＤＤの入力波形 ７５・・・ＣＬＫの入力波形 ７７・・・出力端子での出力波形 ７８・・・ノードＭ１の波形 ７９・・・ノードＭ２の波形 ８０・・・ノードＭ３の波形 ９０・・・クロック発生回路 ９１・・・第１の昇圧回路 ９２・・・レベルシフタ群 ９３・・・第２の昇圧回路 ９４・・・ＮＡＮＤ ９６、１００Ａ、１００Ｂ・・・インバータ １０１Ａ、１０１Ｂ・・・容量 ９７、１０２Ａ、１０２Ｂ・・・Ｎ型ノンドープトラン
ジスタ １０４Ａ〜１０４Ｄ、１０８・・・インバータ １０５Ａ〜１０５Ｄ・・・容量 １０６Ａ〜１０６Ｄ、１０９・・・Ｎ型ノンドープトラ
ンジスタ １１０Ａ、１１０Ｂ・・・ Ｐ型エンハンスメントトラ
ンジスタ １１１Ａ、１１１Ｂ・・・ Ｎ型エンハンスメントトラ
ンジスタ １１２・・・インバータ １１３Ａ〜１１３Ｇ・・・ディレイ回路 １１４・・・ＣＴＬの入力波形 １１５・・・電源ＶＤＤの入力波形 １１６・・・ＣＬＫの入力波形 １１７・・・ノードＮ１の波形 １１８・・・出力端子での出力波形 １１９・・・ノードＮ２の出力波形 １２０・・・クロック発生回路のクロックＡ２の波形 １２１・・・クロック発生回路のクロックＢ２の波形 １２２・・・クロック発生回路のクロックＣ２の波形 １２３・・・クロック発生回路のクロックＤ２の波形 １２４・・・クロック発生回路のクロックＥ２の波形 １２５・・・クロック発生回路のクロックＦ２の波形 １２６・・・クロック発生回路のクロックＧ２の波形 １２７・・・クロック発生回路のクロックＨ２の波形 １２８・・・クロック発生回路のクロックＥ３の波形 １２９・・・クロック発生回路のクロックＦ３の波形 １３０・・・クロック発生回路のクロックＧ３の波形 １３１・・・クロック発生回路のクロックＨ３の波形 １５１・・・ＮＡＮＤ １５２，１５３、１５５Ａ〜１５５Ｈ・・・インバータ １５６Ａ〜１５６Ｈ・・・容量 １５４、１５７Ａ〜１５７Ｈ・・・Ｎ型ノンドープトラ
ンジスタ １５８Ａ〜１５８Ｈ・・・ポンピング回路 １５９・・・ＣＴＬの入力波形 １６０・・・ＶＤＤの入力波形 １６１・・・ＣＬＫの入力波形 １６２・・・出力端子での出力波形 １６３・・・ノードＰ１の波形 ２０１Ａ〜２０１Ｈ・・・レベルシフタ ２０２Ａ〜２０２Ｈ・・・容量 ２０３Ａ〜２０３Ｈ、２０６・・・ Ｎ型ノンドープト
ランジスタ ２０４Ａ〜２０４Ｈ・・・ポンピング回路 ２０５・・・インバータ ２０７・・・ＶＤＤの入力波形 ２０８・・・クロック信号の入力波形 ２０９・・・出力端子での出力波形
タ ６１Ａ、６１Ｂ・・・ポンピング回路 ６２、６３、６５Ａ〜６５Ｄ・・・インバータ ６６Ａ〜６６Ｄ・・・容量 ６４、６７Ａ〜６７Ｄ・・・Ｎ型ノンドープトランジス
タ ６８Ａ〜６８Ｄ・・・ポンピング回路 ６９Ａ、６９Ｂ・・・Ｐ型エンハンスメントトランジス
タ ７０Ａ、７０Ｂ・・・Ｎ型エンハンスメントトランジス
タ ７１・・・インバータ ７３・・・ＣＴＬの入力波形 ７４・・・電源ＶＤＤの入力波形 ７５・・・ＣＬＫの入力波形 ７７・・・出力端子での出力波形 ７８・・・ノードＭ１の波形 ７９・・・ノードＭ２の波形 ８０・・・ノードＭ３の波形 ９０・・・クロック発生回路 ９１・・・第１の昇圧回路 ９２・・・レベルシフタ群 ９３・・・第２の昇圧回路 ９４・・・ＮＡＮＤ ９６、１００Ａ、１００Ｂ・・・インバータ １０１Ａ、１０１Ｂ・・・容量 ９７、１０２Ａ、１０２Ｂ・・・Ｎ型ノンドープトラン
ジスタ １０４Ａ〜１０４Ｄ、１０８・・・インバータ １０５Ａ〜１０５Ｄ・・・容量 １０６Ａ〜１０６Ｄ、１０９・・・Ｎ型ノンドープトラ
ンジスタ １１０Ａ、１１０Ｂ・・・ Ｐ型エンハンスメントトラ
ンジスタ １１１Ａ、１１１Ｂ・・・ Ｎ型エンハンスメントトラ
ンジスタ １１２・・・インバータ １１３Ａ〜１１３Ｇ・・・ディレイ回路 １１４・・・ＣＴＬの入力波形 １１５・・・電源ＶＤＤの入力波形 １１６・・・ＣＬＫの入力波形 １１７・・・ノードＮ１の波形 １１８・・・出力端子での出力波形 １１９・・・ノードＮ２の出力波形 １２０・・・クロック発生回路のクロックＡ２の波形 １２１・・・クロック発生回路のクロックＢ２の波形 １２２・・・クロック発生回路のクロックＣ２の波形 １２３・・・クロック発生回路のクロックＤ２の波形 １２４・・・クロック発生回路のクロックＥ２の波形 １２５・・・クロック発生回路のクロックＦ２の波形 １２６・・・クロック発生回路のクロックＧ２の波形 １２７・・・クロック発生回路のクロックＨ２の波形 １２８・・・クロック発生回路のクロックＥ３の波形 １２９・・・クロック発生回路のクロックＦ３の波形 １３０・・・クロック発生回路のクロックＧ３の波形 １３１・・・クロック発生回路のクロックＨ３の波形 １５１・・・ＮＡＮＤ １５２，１５３、１５５Ａ〜１５５Ｈ・・・インバータ １５６Ａ〜１５６Ｈ・・・容量 １５４、１５７Ａ〜１５７Ｈ・・・Ｎ型ノンドープトラ
ンジスタ １５８Ａ〜１５８Ｈ・・・ポンピング回路 １５９・・・ＣＴＬの入力波形 １６０・・・ＶＤＤの入力波形 １６１・・・ＣＬＫの入力波形 １６２・・・出力端子での出力波形 １６３・・・ノードＰ１の波形 ２０１Ａ〜２０１Ｈ・・・レベルシフタ ２０２Ａ〜２０２Ｈ・・・容量 ２０３Ａ〜２０３Ｈ、２０６・・・ Ｎ型ノンドープト
ランジスタ ２０４Ａ〜２０４Ｈ・・・ポンピング回路 ２０５・・・インバータ ２０７・・・ＶＤＤの入力波形 ２０８・・・クロック信号の入力波形 ２０９・・・出力端子での出力波形
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/07
Claims (5)
- 【請求項１】 電源端子と出力端子間に直列に接続した
複数のダイオード接続したＭＯＳトランジスタと、前記
ＭＯＳトランジスタ同士の各接続点に夫々一方の端子を
接続したコンデンサとからなり、前記コンデンサの他方
の端子に夫々前記コンデンサの充電・転送動作を行わせ
るためのパルス信号を印加することで前記出力端子に前
記電源端子の電圧より高い電圧を得る昇圧回路におい
て、遅延手段を用いて、当該昇圧回路を制御するクロック信
号より遅延した複数の遅延パルス信号を生成すると共
に、前記生成した複数の遅延パルス信号の遅延時間の間
隔が、それぞれ前記クロック信号の１．５周期以上の等
しい遅延時間の間隔を持つように生成し、 この回路の起
動時において、電源側に近いコンデンサの順で、且つ、
遅延の少ない順に、前記遅延パルス信号を前記コンデン
サの他方の端子にそれぞれ印加せしめるように構成した
ことを特徴とする昇圧回路。 - 【請求項２】 電源端子と第１端子間に直列に接続した
複数のダイオード接続したＭＯＳトランジスタと、前記
ＭＯＳトランジスタ同士の各接続点に夫々一方の端子を
接続したコンデンサと、前記夫々のコンデンサの他方の
端子に出力を接続したインバータとからなる第１の昇圧
回路と、 前記コンデンサの充電・転送動作を行わせるため、前記
インバータに入力せしめるための第１のクロック信号
と、 前記第１の昇圧回路の第１端子に得られた電圧を電源電
圧とし、前記第１のクロック信号から、ハイレベルが前
記第１の端子の電圧レベルである第２のクロック信号を
得るレベルシフタと、 前記第１端子と出力端子間に直列に接続した複数のダイ
オード接続したＭＯＳトランジスタと、前記ＭＯＳトラ
ンジスタ同士の各接続点に夫々一方の端子を接続したコ
ンデンサと、前記夫々のコンデンサの他方の端子に出力
を接続し、前記第１端子の電圧を電源とし、前記第２の
クロック信号を入力とするインバータとからなる第２の
昇圧回路とで構成し、前記出力端子に前記電源端子の電
圧より高い電圧を得る昇圧回路であって、 遅延手段を用いて、前記第１のクロック信号より遅延し
た複数の遅延パルス信号を生成すると共に、前記生成し
た複数の遅延パルス信号の遅延時間の間隔が、 それぞれ
前記第１のクロック信号の１．５周期以上の等しい遅延
時間の間隔を持つように生成し、この回路の起動時にお
いて、電源側に近いコンデンサの順で、且つ、遅延の少
ない順に、前記遅延パルス信号を前記したコンデンサの
他方の端子にそれぞれ印加せしめるように構成したこと
を特徴とする昇圧回路。 - 【請求項３】 前記ＭＯＳトランジスタは、ノンドープ
エンハンスメントトランジスタであることを特徴とする
請求項１又は２に記載の昇圧回路。 - 【請求項４】 電源端子と出力端子間に直列に接続した
複数のダイオード接続したＭＯＳトランジスタと、前記
ＭＯＳトランジスタ同士の各接続点に夫々一方の端子を
接続したコンデンサとからなり、前記コンデンサの他方
の端子に夫々前記コンデンサの充電・転送動作を行わせ
るためのパルス信号を印加することで前記出力端子に前
記電源端子の電圧より高い電圧を得る昇圧回路の制御方
法であって、 遅延手段を用いて、当該昇圧回路を制御するクロック信
号より遅延した複数の遅延パルス信号を生成すると共
に、前記生成した複数の遅延パルス信号の遅延時間の間
隔が、それぞれ前記クロック信号の１．５周期以上の等
しい遅延時間の間隔を持つように生成し、この回路の起
動時において、電源側に近いコンデンサの順で、且つ、
遅延の少ない順に、前記遅延パルス信号を前記コンデン
サの他方の端子にそれぞれ印加せしめるように構成した
ことを特徴とする昇圧回路の制御方法。 - 【請求項５】 電源端子と第１端子間に直列に接続した
複数のダイオード接続したＭＯＳトランジスタと、前記
ＭＯＳトランジスタ同士の各接続点に夫々一方の端子を
接続したコンデンサと、前記夫々のコンデンサの他方の
端子に出力を接続したインバータとからなる第１の昇圧
回路と、 前記コンデンサの充電・転送動作を行わせるため、前記
インバータに入力せしめるための第１のクロック信号
と、 前記第１の昇圧回路の第１端子に得られた電圧を電源電
圧とし、前記第１のクロック信号から、ハイレベルが前
記第１の端子の電圧レベルである第２のクロック信号を
得るレベルシフタと、 前記第１端子と出力端子間に直列に接続した複数のダイ
オード接続したＭＯＳ トランジスタと、前記ＭＯＳトラ
ンジスタ同士の各接続点に夫々一方の端子を接続したコ
ンデンサと、前記夫々のコンデンサの他方の端子に出力
を接続し、前記第１端子の電圧を電源とし、前記第２の
クロック信号を入力とするインバータとからなる第２の
昇圧回路とで構成し、前記出力端子に前記電源端子の電
圧より高い電圧を得る昇圧回路の制御方法であって、 遅延手段を用いて、前記第１のクロック信号より遅延し
た複数の遅延パルス信号を生成すると共に、前記生成し
た複数の遅延パルス信号の遅延時間の間隔が、それぞれ
前記第１のクロック信号の１．５周期以上の等しい遅延
時間の間隔を持つように生成し、この回路の起動時にお
いて、電源側に近いコンデンサの順で、且つ、遅延の少
ない順に、前記遅延パルス信号を前記したコンデンサの
他方の端子にそれぞれ印加せしめるように構成したこと
を特徴とする昇圧回路の制御方法。
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