JP4813927B2 - 昇圧回路及び該昇圧回路を有する半導体装置 - Google Patents

Description

本発明は、昇圧回路に関するものであり、コンデンサの充放電を利用して入力電圧を昇圧し、所望の昇圧電圧を生成するチャージポンプ式昇圧回路及び該昇圧回路を有する半導体装置、該半導体装置を有する電子機器に関する。

電源電圧の低電圧化に伴い、各種の半導体装置では電源電圧あるいは電源電圧から生成された電源電圧より低い内部電圧を昇圧して、電源電圧あるいは内部電源電圧より高い昇圧電圧を生成する昇圧回路を内蔵するものが増えている。従来の昇圧回路としては、コンデンサを用いてその充放電を利用して電源電圧あるいは内部電源電圧を昇圧するものがある。特に、多種類の電圧を用いる液晶表示用の半導体装置においては、液晶駆動用の電源として昇圧回路を用いている。

液晶駆動用電源動に必要な電圧は高電圧であるため、所望の高電圧を得るために、昇圧回路は昇圧段数を複数段の構成としている。複数段の昇圧段数を有する昇圧回路の場合、複数個の昇圧用コンデンサや、出力電圧を安定化させるための出力電圧安定化コンデンサを有する必要が出てくる。

複数の昇圧用コンデンサや出力電圧安定化コンデンサに電荷がチャージされていない状態で昇圧回路を起動すると、電源から昇圧用コンデンサや出力電圧安定化コンデンサに短時間に多くの電流が流れる。そのため、電源電圧の低下が発生することになり、昇圧回路とともに組み込まれている半導体装置中のロジック回路等の誤動作を惹起するなどの悪影響を与える事になる。この問題を解決するために、従来の半導体装置では昇圧起動時の昇圧用コンデンサを駆動する電圧振幅を小さくすることで、昇圧回路起動時の消費電流を小さくし、昇圧回路電源への負荷を抑制するようにしている。（例えば特許文献１参照）。

従来の半導体装置に関して図６、図７を用いて説明する。クロック信号発生器ＣＧでクロックｃｌｋを発生さる。そのクロックｃｌｋとそのクロックｃｌｋの逆相のクロックを、コンデンサＣ１、Ｃ２、Ｃ３〜Ｃｎに可制御バッファＢ１１、Ｂ２１を介して交互に接続する。コンデンサＣ１、Ｃ２、Ｃ３〜Ｃｎの他方の端子はトランジスタを擬似的にダイオードとした回路を介して電源電圧Ｖｄｄに接続されている。タイマＴＤは時間τを計測し、起動時制御信号Ｓｃｏｎを変化させる可制御バッファＢ１１、Ｂ２１はタイマーＴＤからの起動時制御信号Ｓｃｏｎで指定される時間τの間、クロックｃｌｋの振幅を制限してそれぞれ第一クロックＣＬＫ１と第二クロックＣＬＫ２を出力する。クロック信号発生器ＣＧとタイマＴＤは起動信号Ｓｔを入力し、起動信号Ｓｔの信号変化によって動作を開始する。この昇圧回路は、クロック信号に従い昇圧用コンデンサが充放電し、コンデンサＣｏによって出力電圧を安定化させ、所望の出力電圧Ｖｏｕｔを出力する。

起動時の消費電流を抑制させる手段として、可制御バッファＢ１１、Ｂ２１に該当する部分の回路構成を図７に示し、説明する。クロック信号ｃｌｋに応じてＰ型ＭＯＳトランジスタＱ２２とＮ型ＭＯＳトランジスタＱ２３が動作し、起動時制御信号Ｓｃｏｎに応じてＰ型ＭＯＳトランジスタＱ２１とＮ型ＭＯＳトランジスタＱ２４が動作する。起動時制御信号ＳｃｏｎがＨレベルのときはクロック信号ｃｌｋの振幅が接地電位ＧＮＤと電源電圧Ｖｄｄ間の振幅で第一クロックＣＬＫ１または第二クロックＣＬＫ２として出力される。昇圧回路起動時は起動時制御信号ＳｃｏｎをＬレベルとし、Ｐ型ＭＯＳトランジスタＱ２１とＮ型ＭＯＳトランジスタＱ２４をオフ状態とさせ、飽和結線として接続しているトランジスタであるＰ型ＭＯＳトランジスタＱ２５とＮ型ＭＯＳトランジスタＱ２６に電流が流れる。そのため、第一クロックＣＬＫ１または第二クロックＣＬＫ２の出力電圧はＶｄｄ−２Ｖｔｈの電圧値となる。昇圧クロックの振幅が小さくなることで昇圧回路の起動電流を抑制する構成とし、昇圧回路起動時の消費電流を抑制することになり、昇圧起動時の電源電圧変動を少なくし、他回路への悪影響をさける構成としている。
特開２００３−２４４９４０（図６、図７）

従来の半導体装置では、Ｐ型ＭＯＳトランジスタＱ２１、Ｑ２２または、Ｎ型ＭＯＳトランジスタＱ２３、Ｑ２４が直列に接続されている構成のため、一般的な製造プロセスの場合、Ｐ型ＭＯＳトランジスタＱ２２とＮ型ＭＯＳトランジスタＱ２３はトランジスタの基板電位とソース電位に電差を生じてしまうため、トランジスタの駆動能力を犠牲にする構成となっている。そのため、昇圧起動安定後の負荷駆動能力を低減させてしまう構成となっていた。

なお、従来の半導体装置の他の構成としてＰ型ＭＯＳトランジスタＱ２５とＮ型ＭＯＳトランジスタＱ２６の代わりに抵抗を使用する方法も考案されている。しかし、この構成の場合でもＰ型ＭＯＳトランジスタＱ２１、Ｑ２２またはＮ型ＭＯＳトランジスタＱ２３、Ｑ２４が直列に接続されている構成であることは代わりがないため、同様の課題を有している。

つまり、昇圧起動安定後の負荷駆動能力を犠牲にさせない様にするためには、直列に接続されたトランジスタＰ型ＭＯＳトランジスタＱ２１、Ｑ２２、Ｎ型ＭＯＳトランジスタＱ２３，Ｑ２４のサイズを大きくするなどの方法が必要となり、ＩＣの実装面積が大きくなったり、コストが高くなってしまう課題を有していた。

また、電子機器においても動作が安定し、消費電流がなるべく少ない機器が望まれている。

そこで、本発明はコンデンサを用いた昇圧回路において、起動時の消費電流を抑制し、昇圧起動時の動作の安定性を向上させ、昇圧起動安定後の負荷駆動能力を向上させた昇圧回路、該昇圧回路を有する半導体装置、該昇圧回路または該半導体装置を有する電子機器を提供することを目的とする。

上記課題を解決するために、本発明の昇圧回路は、昇圧用のクロック信号を発生するクロック発生回路と、クロック信号を入力してチャージポンプ回路へ第一のクロック信号を出力する第一のバッファ回路と、クロック信号を入力してチャージポンプ回路へ第一のクロック信号を反転した第二のクロック信号を出力する第二のバッファ回路と、昇圧回路の動作を可能にする昇圧回路イネーブル信号が入力されると所定の時間を計測し、所定の時間を越えたことを示す昇圧起動制御信号を第一のバッファ回路及び第二のバッファ回路へ出力するディレー回路と、を有し、第一のバッファ回路及び第二のバッファ回路は夫々、第一の出力回路と、第一の出力回路と並列に接続され、第一の出力回路より駆動能力の大きい第二の出力回路と、昇圧起動制御信号によって第二の出力回路を制御する昇圧クロック制御回路と、を備え、昇圧クロック制御回路は、昇圧起動制御信号が入力されたときに、第二の出力回路を駆動する、構成とした。

本発明によれば、昇圧起動信号を受けてから、あらかじめ設定した一定時間、昇圧用コンデンサへの電流供給能力を制限することによって、電源投入後にコンデンサの充放電量を抑え電源電圧あるいは内部電源電圧に負荷を低減することができ、電源電圧あるいは内部電源電圧の過渡的な電圧降下が発生する問題を解決する事が可能になり、昇圧起動後の動作が安定する。更に本発明の電流制限機能を有するバッファ構成を用いることで、一定時間後に解除される電流供給能力も損なうことはないため、十分な負荷駆動能力を得られることが出来る。また、バッファでの電力の損失を抑えることができる。

以下、この発明の好適な実施の形態を図面に基づいて説明する。

＜第一の実施の形態＞
図１は本発明の昇圧回路の第一の実施の形態を示す回路図である。図２は昇圧クロックを制御するバッファの構成の例を示す回路図である。図３は昇圧回路の動作を示すタイミングチャートである。

クロック発生回路１００は、外部から昇圧回路イネーブル信号ＥＮを入力し、クロック信号ＣＬＫを出力する。ディレー回路１０１は、外部から昇圧回路イネーブル信号ＥＮを入力し、昇圧回路イネーブル信号ＥＮがＬレベルからＨレベルに変化した時から、設定した時間Ｔ（例えば１秒）を計測してその時間を超えると昇圧起動制御信号ＤＥＮをＬレベルからＨレベルへ変化させる。

出力電流制限機能を有するバッファ回路１０２には、クロック発生回路１００から出力されたクロック信号ＣＬＫが入力される。また、反転回路１０４には、クロック発生回路１００から出力されたクロック信号ＣＬＫが入力され、反転回路１０４の出力は、出力電流制限機能を有するバッファ回路１０３に入力される。バッファ回路１０２、１０３は昇圧起動制御信号ＤＥＮを入力する。バッファ回路１０２は、昇圧起動制御信号ＤＥＮがＬレベルのときは出力電流制限をした昇圧クロック信号ＣＬＫ１を出力し、昇圧起動制御信号ＤＥＮがＨレベルのときは出力電流制限をしない昇圧クロック信号ＣＬＫ１を出力する。バッファ回路１０３は、昇圧起動制御信号ＤＥＮがＬレベルのときは出力電流制限をした昇圧クロック信号ＣＬＫ２を出力し、昇圧起動制御信号ＤＥＮがＨレベルのときは出力電流制限をしない昇圧クロック信号ＣＬＫ２を出力する。なお、出力電流制限機能を有するバッファ回路１０２、１０３の回路構成は同じであっても異なっていてもよいが、２つのバッファ回路は対で動作するので、好ましくは回路構成が同じであるほうがよい。このバッファ回路１０２、１０３を用いてチャージポンプ回路を制御する制御回路を構成している。

ここでチャージポンプ回路の説明をする。ダイオードＤ１のアノードを電源ＶＤＤに接続し、ダイオードＤ１のカソードを次段のダイオードＤ２のアノードとコンデンサＣ１の一端に接続し、コンデンサＣ１の他端はバッファ回路１０２の出力端子に接続し、昇圧クロック信号ＣＬＫ１を入力する。このような一組のダイードとコンデンサから構成される回路をＵＮＩＴとする。ダイオードＤ１、Ｄ２、Ｄ３、・・・Ｄｎ、コンデンサＣ１、Ｃ２、Ｃ３・・・Ｃｎを用いて、ｎ個のＵＮＩＴを作り直列に接続する。コンデンサの他端は昇圧クロック信号ＣＬＫ１、２が交互に接続される。最終段のダイオードＤｎのカソードにはダイオードＤｏｕｔのアノードを接続する。そして、ダイオードＤｏｕｔのカソードにはコンデンサＣｏｕｔの一端を接続し、コンデンサＣｏｕｔの他端は接地することで安定した最終出力電圧ＶＯＵＴを得る様に構成されている。電源ＶＤＤの電圧のｎ倍の昇圧電圧を得るために、このようにＵＮＩＴをｎ段直列に接続したチャージポンプ回路にすることで実現する。

図２は、昇圧クロックを制御するバッファ回路の構成の例を示す回路図である。出力電流制限機能を有するバッファ回路１０２、１０３、つまり制御回路の構成例である。Ｐ型ＭＯＳトランジスタＭ２１のソースと電源ＶＤＤ、Ｐ型ＭＯＳトランジスタＭ２１のドレインとＮ型ＭＯＳトランジスタＭ２２のドレイン、Ｎ型ＭＯＳトランジスタＭ２２のソースとグランドがそれぞれ接続されている。つまり、電源ＶＤＤとグランド間にＰ型ＭＯＳトランジスタＭ２１とＮ型ＭＯＳトランジスタＭ２２が直列に接続され配置され、第二の出力回路を構成している。同様に、Ｐ型ＭＯＳトランジスタＭ２３とＮ型ＭＯＳトランジスタＭ２４も電源ＶＤＤとグランド間に接続され、第一の出力回路を構成している。また、Ｐ型ＭＯＳトランジスタＭ２１のドレインとＰ型ＭＯＳトランジスタＭ２３のドレインは昇圧クロック信号ＣＬＫ１（ＣＬＫ２）の出力となる。Ｐ型ＭＯＳトランジスタＭ２３とＮ型ＭＯＳトランジスタＭ２４のゲートにはクロック信号ＣＬＫが接続されている。制御回路の中ではクロック信号ＣＬＫは昇圧クロック信号ＣＬＫ２１として扱われる。Ｐ型ＭＯＳトランジスタＭ２１のゲートには昇圧クロック信号ＣＬＫ２２が入力される。Ｎ型ＭＯＳトランジスタＭ２２のゲートには昇圧クロック信号ＣＬＫ２３が入力される。昇圧クロック制御回路２０１は、昇圧起動制御信号ＤＥＮとクロック信号ＣＬＫを入力し、昇圧クロック信号ＣＬＫ２２、ＣＬＫ２３を出力する。

また、昇圧クロック制御回路２０１は、ディレー回路１０１で遅延されたイネーブル信号である昇圧起動制御信号ＤＥＮが入力され、昇圧クロック制御回路２０１から昇圧起動制御信号ＤＥＮによって制御された昇圧クロック信号である昇圧クロック信号ＣＬＫ２２、ＣＬＫ２３が出力される。この昇圧クロック信号ＣＬＫ２２、ＣＬＫ２３はディレー回路１０１で遅延された昇圧起動制御信号ＤＥＮが非アクティブ状態（ここではＬレベルとする）の間は、昇圧クロック信号ＣＬＫ２２はＶＤＤレベルで固定されており、昇圧クロック信号ＣＬＫ２３はグランドレベルで固定され、昇圧起動制御信号ＤＥＮがアクティブ状態（ここではＨレベルとする）になると、昇圧クロック信号ＣＬＫ２２、ＣＬＫ２３はクロック信号ＣＬＫと同期した信号を出力するように昇圧クロック制御回路２０１で制御されている。

Ｐ型ＭＯＳトランジスタＭ２３とＮ型ＭＯＳトランジスタＭ２４はトランジスタのプロセス上のサイズを設定することで、所望の電流駆動能力を得ることができる。

このように構成された昇圧回路の動作について、図１、図２、図３を参照しながら説明する。

クロック発生回路１００は、昇圧回路イネーブル信号ＥＮが立ち上がることで、動作を開始しする。一方、ディレー回路１０１に同様に昇圧回路イネーブル信号ＥＮが入力され、あらかじめ設定された遅延時間Ｔの時間の計測を開始する。クロック発生回路１００の出力信号であるクロック信号ＣＬＫは出力電流制限機能を有するバッファ回路１０２と反転回路１０４に入力され、反転回路１０４の出力は出力電流制限機能を有するバッファ回路１０３に入力される。バッファ回路１０２、１０３の出力はチャージポンプ回路の昇圧動作をさせるためのクロック信号であるが、位相はほぼ反転位相である。これらの昇圧クロックは昇圧クロック信号ＣＬＫ１、ＣＬＫ２である。

バッファ回路１０２、１０３にはディレー回路１０１から出力された遅延信号である昇圧起動制御信号ＤＥＮが入力される。この遅延信号はあらかじめ決めてある時間Ｔの間だけ非イネーブル状態を保つため、昇圧クロック制御回路２０１はクロック信号ＣＬＫの入力レベルに依存しないで、昇圧クロック信号ＣＬＫ２２を電源ＶＤＤの電圧レベルを保持し、昇圧クロック信号ＣＬＫ２３はグランドレベルを保持する様に構成されている。

つまり、Ｐ型ＭＯＳトランジスタＭ２１とＮ型ＭＯＳトランジスタＭ２２はオフ状態を保持することになる。一方バッファ回路１０２、１０３に入力されたクロック信号ＣＬＫは昇圧クロック制御回路２０１と同時にＰ型ＭＯＳトランジスタＭ２３とＮ型ＭＯＳトランジスタＭ２４に入力されているため、出力信号である昇圧クロック信号ＣＬＫ１または昇圧クロック信号ＣＬＫ２はＰ型ＭＯＳトランジスタＭ２３とＮ型ＭＯＳトランジスタＭ２４でのみ駆動することになる。

ここでＰ型ＭＯＳトランジスタＭ２３のオン抵抗はＰ型ＭＯＳトランジスタＭ２１に比べ十分大きく、Ｎ型ＭＯＳトランジスタＭ２４のオン抵抗はＮ型ＭＯＳトランジスタＭ２２に比べ十分大きく設定している。

よって、起動初期には昇圧コンデンサＣ１〜Ｃｎ、Ｃｏｕｔを駆動するためのトランジスタはＰ型ＭＯＳトランジスタＭ２３とＮ型ＭＯＳトランジスタＭ２４であるため、起動時の過渡的な電流が押さえられ昇圧回路の電源ＶＤＤへの負荷が軽くなり過渡的に電圧降下してしまう事を抑制する。図３の昇圧回路イネーブル信号ＥＮの立ち上がりで電源ＶＤＤの電圧降下は小さい。つまり、電源電圧の変動による他の回路への影響を抑えることが出来るのである。その後、あらかじめ設定された時間Ｔが経過すると、ディレー回路１０１の昇圧起動制御信号ＤＥＮが非アクティブ状態からアクティブへ状態となり、昇圧クロック信号ＣＬＫ２２、ＣＬＫ２３がそれぞれＶＤＤレベル、グランドレベルであったものが、昇圧クロックを出力することでＰ型ＭＯＳトランジスタＭ２１がＰ型ＭＯＳトランジスタＭ２３と同相でオン、オフし、Ｎ型ＭＯＳトランジスタＭ２２がＮ型ＭＯＳトランジスタＭ２４と同相でオフ、オン動作を行うことになる。このことにより、オン抵抗が十分小さいトランジスタのＰ型ＭＯＳトランジスタＭ２１、Ｎ型ＭＯＳトランジスタＭ２２で昇圧用コンデンサＣ１〜Ｃｎ、Ｃｏｕｔを駆動出来ることになり、また昇圧用コンデンサを駆動している経路はトランジスタが複数個経由せずに駆動出来るため、昇圧起動制御信号ＤＥＮがアクティブ状態になったあとの負荷駆動能力は損なわれることは無くなる。

ここで、ディレー回路１０１の設定時間は、好ましくは、昇圧出力電圧ＶＯＵＴが一定になるまでの時間を予め測定して設定値を決め、設定する。

また、バッファ回路１０２の出力である昇圧クロック信号ＣＬＫ１、バッファ回路１０３の出力である昇圧クロック信号ＣＬＫ２によって、Ｃ１にチャージされた電荷がＣ２へチャージ、Ｃ２にチャージされた電荷がＣ３へチャージと次々にチャージされる様にＣＬＫ１とＣＬＫ２の接続は行われている。

ここで、昇圧クロック信号ＣＬＫ１、ＣＬＫ２は複数のコンデンサへ接続しているが、コンデンサの個数分バッファ回路１０２、１０３を用意して接続してもよい。

図４は、本発明の昇圧回路の第二の実施の形態の昇圧回路のバッファの構成を示す回路図である。制御回路であるバッファ回路１０２、１０３の出力電流制限機能を有する回路の別の実施の形態である。Ｐ型ＭＯＳトランジスタＭ２３のドレインに抵抗Ｒ１の一端を接続し、Ｎ型ＭＯＳトランジスタＭ２４のドレインに抵抗Ｒ２の一端を接続している。抵抗Ｒ１の他端と抵抗Ｒ２の他端とＰ型ＭＯＳトランジスタＭ２１のドレインとＮ型ＭＯＳトランジスタＭ２２のドレインが接続されている。この場合、昇圧クロック信号ＣＬＫ１(ＣＬＫ２)の出力電流を抑制するのは抵抗Ｒ１、Ｒ２であるため、実施の形態１で示したＰ型ＭＯＳトランジスタＭ２３とＮ型ＭＯＳトランジスタＭ２４の様にトランジスタのオン抵抗を高く設定する必要はない。このような構成を用いることもできる。

図５は、本発明の昇圧回路の第三の実施の形態の昇圧回路のバッファの構成を示す回路図である。Ｐ型ＭＯＳトランジスタＭ２３とＮ型ＭＯＳトランジスタＭ２４に流れる電流をカレントミラー構成を用いて定電流で制御する構成である。Ｐ型ＭＯＳトランジスタＭ２３とＰ型ＭＯＳトランジスタＭ２５はカレントミラー、Ｎ型ＭＯＳトランジスタＭ２４とＮ型ＭＯＳトランジスタＭ２６でもカレントミラーを構成している。Ｐ型ＭＯＳトランジスタＭ２７とＮ型ＭＯＳトランジスタＭ２８はＰ型ＭＯＳトランジスタＭ２３及びＮ型ＭＯＳトランジスタＭ２４のオフ状態を設定するスイッチ用のトランジスタである。昇圧クロック制御回路２０１はクロック信号ＣＬＫを入力し、昇圧クロック信号ＣＬＫ２２、ＣＬＫ２３を出力する。反転回路２０２は、クロック信号ＣＬＫを入力し、Ｐ型ＭＯＳトランジスタＭ２７とＮ型ＭＯＳトランジスタＭ２８のゲートに出力する。昇圧起動制御信号ＤＥＮが非アクティブ状態の時は、昇圧クロック信号ＣＬＫ２２がＶＤＤレベル、昇圧クロック信号ＣＬＫ２３がグランドレベルに設定されていて、Ｐ型ＭＯＳトランジスタＭ２１とＮ型ＭＯＳトランジスタＭ２２がオフ状態でいる事は、図２、図４の場合と同様である。

クロック信号ＣＬＫがＨレベル（ＶＤＤレベル）になっていた場合、反転回路２０２を経由するためＰ型ＭＯＳトランジスタＭ２７はオンとなり昇圧クロック信号ＣＬＫ２１はＶＤＤレベルで固定されるため、Ｐ型ＭＯＳトランジスタＭ２３はオフ状態となる。一方、Ｎ型ＭＯＳトランジスタＭ２８はオフ状態である。その場合、定電流回路２０４で設定した定電流が飽和結線で接続されたＮ型ＭＯＳトランジスタＭ２６に同様の電流を流し、Ｎ型ＭＯＳトランジスタＭ２６とカレントミラー接続されたＮ型ＭＯＳトランジスタＭ２４がＮ型ＭＯＳトランジスタＭ２６とのミラー比で決定される定電流を流す様な動作をすることになる。Ｎ型ＭＯＳトランジスタＭ２４の出力（ドレイン）である昇圧クロック信号ＣＬＫ１若しくはＣＬＫ２は昇圧用コンデンサに接続されるので、コンデンサにチャージされた電荷を定電流で引き抜く動作となる。

クロック信号ＣＬＫがＬレベル（グランドレベル）であった場合は、Ｎ型ＭＯＳトランジスタＭ２８がオン状態となってＰ型ＭＯＳトランジスタＭ２７がオフとなり、Ｐ型ＭＯＳトランジスタＭ２５に定電流が流れ、カレントミラー比で決定される電流がＰ型ＭＯＳトランジスタＭ２３に流れることになり、昇圧クロック信号ＣＬＫ１(ＣＬＫ２)に接続される、昇圧コンデンサへのチャージを定電流で行うことになる。上記の動作をクロック信号ＣＬＫのＨ、Ｌに応じて繰り返し行われるが、この場合の電流はＰ型ＭＯＳトランジスタＭ２３及びＮ型ＭＯＳトランジスタＭ２４に流れる定電流で決定されるため、電流値を十分検討して設計することで、起動時の電流を実施の形態１、２等と同様に押さえられ、昇圧起動時のＶＤＤの過渡的な電圧降下を抑制することが可能となる。

本発明の説明図１に於いて、昇圧回路ＵＮＩＴとしてダイオードを使用して説明しているが、Ｐ型ＭＯＳトランジスタであっても、Ｎ型ＭＯＳトランジスタであっても同様の効果があり、実施の形態１〜３においては電流制限機能の段数を１段で説明しているが、２段以上で構成しても実施出来る。また、電流制限機能の構成を、Ｐ型ＭＯＳとＮ型ＭＯＳの両方のトランジスタでの構成で説明しているが、どちらか片方のみの構成であっても効果がある。さらに実施の形態１〜３においては正の昇圧回路を例に説明をしたが負の昇圧回路の場合においても同様の効果が期待出来る。また、ディレー回路１０１は出力電圧ＶＯＵＴをモニターし、所定の電圧と比較回路で比較し、所定の電圧になるまでの時間を時間Ｔとすることができる。

図８は、本発明の昇圧回路を有する半導体装置のブロック図である。昇圧回路１は上述の実施の形態で説明した昇圧回路である。電子回路２は、昇圧電圧を用いる電子回路であり、例えば、液晶駆動回路やＥＥＰＲＯＭやフラッシュメモリ回路などである。昇圧回路１は電池から電源の供給を受け、昇圧する。昇圧した電圧を電子回路２へ供給する。昇圧回路１を使うことで、電源電圧の変動が小さくなるので電子回路２の誤動作を防止できる。半導体装置３は、昇圧回路１と電子回路２を一つのＩＣの中に配置し構成することもできる。また、昇圧回路１と電子回路２を一つのＩＣにすることで、昇圧回路と電子回路を回路基板に実装するときの実装面積を小さくすることもできる。

本発明の昇圧回路の第一の実施の形態を示す回路図である。 昇圧クロックを制御するバッファの構成の例を示す回路図である。 昇圧回路の動作を示すタイミングチャートである。 本発明の昇圧回路の第二の実施の形態の昇圧回路のバッファの構成を示す回路図である。 本発明の昇圧回路の第三の実施の形態の昇圧回路のバッファの構成を示す回路図である。 従来の昇圧回路構成を示した図である。 従来のクロックを発生するバッファを示した図である。 本発明の昇圧回路を有する半導体装置のブロック図である。

符号の説明

１００ クロック発生回路
１０１ ディレー回路
１０２、１０３ バッファ回路
１０４、２０２ 反転回路
２０１ 昇圧クロック制御回路
２０３、２０４ 定電流回路
ＥＮ 昇圧回路イネーブル信号
ＶＤＤ 電源電圧
ＶＯＵＴ 昇圧出力電圧
ＣＬＫ２１、ＣＬＫ２２、ＣＬＫ２３ 昇圧クロック信号
ＤＥＮ 遅延信号

Claims (4)

1. チャージポンプ回路を有する昇圧回路において、
   昇圧用のクロック信号を発生するクロック発生回路と、
   前記クロック信号を入力して前記チャージポンプ回路へ第一のクロック信号を出力する第一のバッファ回路と、
   前記クロック信号を入力して前記チャージポンプ回路へ前記第一のクロック信号を反転した第二のクロック信号を出力する第二のバッファ回路と、
   昇圧回路の動作を可能にする昇圧回路イネーブル信号が入力されると所定の時間を計測し、前記所定の時間を越えたことを示す昇圧起動制御信号を前記第一のバッファ回路及び第二のバッファ回路へ出力するディレー回路と、を有し、
   前記第一のバッファ回路及び第二のバッファ回路は夫々、
   第一の出力回路と、
   前記第一の出力回路と並列に接続され、前記第一の出力回路より駆動能力の大きい第二の出力回路と、
   前記昇圧起動制御信号によって前記第二の出力回路を制御する昇圧クロック制御回路と、を備え、
   前記昇圧クロック制御回路は、前記昇圧起動制御信号が入力されたときに、前記第二の出力回路を駆動することを特徴とする昇圧回路。
2. 前記第一の出力回路は、第一のＰＭＯＳトランジスタと第一のＮＭＯＳトランジスタを備え、
   前記第二の出力回路は、前記第一のＰＭＯＳトランジスタ及び第一のＮＭＯＳトランジスタよりオン抵抗の小さい第二のＰＭＯＳトランジスタと第二のＮＭＯＳトランジスタを備えた、ことを特徴とする請求項１に記載の昇圧回路。
3. 前記第一の出力回路は、電流制限機能を備えたことを特徴とする請求項１に記載の昇圧回路。
4. 請求項１から３のいずれか一に記載の昇圧回路を有することを特徴とする半導体装置。

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