KR100429337B1 - 차지 펌프 회로 - Google Patents

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Abstract

본 발명은 고효율로 고출력 전류의 차지 펌프 회로를 제공하는 것을 그 목적으로 한다. 전단 2 개의 전하 전송용 MOS 트랜지스터 M1, M2를 N 채널형으로 구성하고, 후단 2 개의 전하 전송용 MOS 트랜지스터 M3, M4를 P 채널형으로 구성한다. 또한, 중간 전위의 출력을 가능하게 한 반전 레벨 시프트 회로 S1와 S2, 비반전 레벨 시프트 회로 S3와 S4를 설치한다. 이들 구성에 의해, 고효율로 고출력 전류의 차지 펌프 회로를 실현 가능함과 동시에 전하 전송용 트랜지스터 M1 ∼ M4의 게이트·소스 사이의 전압 Vgs(트랜지스터가 온 상태의 시간)를 2Vdd에 일치시킬 수 있다.

Description

차지 펌프 회로{CHARGE PUMP CIRCUIT}
본 발명은 전원 회로 등에 이용되는 차지 펌프 회로에 관한 것으로, 특히 고효율, 고전류 출력을 가능하게 하는 차지 펌프 회로에 관한 것이다.
최근의 비디오 카메라, 디지털 스틸 카메라(DSC), DSC 폰 등의 영상 기기는 그 영상을 받아들이기 위해 CCD(Charge Coupled Devices)를 사용하고 있다. CCD를구동하기 위한 CCD 구동 회로는 플러스, 마이너스의 고전압(+수 V), 고전류(수 mA)의 전원 회로를 필요로 한다. 현재, 이 고전압은 스위칭 조절기를 이용하여 생성하고 있다.
스위칭 조절기는 고성능, 즉 높은 전력 효율(출력 전력/입력 전력)로써 고전압을 생성할 수 있다. 그러나, 이 회로는 전류의 스위칭 시에 고조파 노이즈를 발생하는 결점이 있어, 전원 회로를 실드하여 이용하지 않으면 안된다. 또한 외부 부품으로서 코일을 필요로 한다.
한편, 차지 펌프 회로는 적은 노이즈로 고전압을 생성할 수 있지만, 종래부터 전력 효율이 나쁘다는 결점이 있기 때문에, 전력 효율을 최우선의 사양으로 하는 휴대 기기의 전원 회로로서 이것을 사용하는 것은 불가능하다. 따라서, 고성능의 차지 펌프 회로를 실현할 수 있다면, 휴대 기기의 소형화에 공헌할 수 있다.
종래의 가장 기본적인 차지 펌프 회로로서 디스크손(Dickson) 차지 펌프 회로가 있다. 이 회로는, 예를 들면 기술 문헌「John F. Dickson "0n-chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-11, N0.3 pp.374-378 JUNE 1976」에 자세히 기재되어 있다. 도 11은 4 단의 디크크손 차지 펌프 회로를 도시하는 개략 회로도이다. 도 11에 있어서 5 개의 다이오드가 직렬 접속되어 있다. C는 결합 용량, CL은 출력 용량, CLK과 CLKB는 상호 역상의 입력 클럭 펄스이다. 또한, 참조번호(51)는 클럭 드라이버, 참조번호(52)는 전류 부하이다.
안정 상태에서, 출력에 정전류 Iout이 흐르는 경우, 차지 펌프 회로에의 입력 전류는 입력 전압 Vin으로부터의 전류와 클럭 드라이버로부터 공급되는 전류가 된다. 이들 전류는 기생 용량으로의 충방전 전류를 무시하면 다음과 같이 된다. Φ1 = 하이(High), Φ2 = 로우(Low)의 기간, 도면 중의 실선 화살표의 방향으로 2Iout의 평균 전류가 흐른다. 또한, Φ1 = 로우(Low), Φ2 = 하이(High)의 기간, 도면의 파선 화살표의 방향으로 2Iout의 평균 전류가 흐른다. 클럭 사이클에서 이들 평균 전류는 전부 Iout가 된다. 안정 상태에서의 차지 펌프 회로의 승압 전압 Vout은 이하와 같이 나타내어진다.
여기서, VΦ´는 각 접속 노드에서 클럭 펄스의 변화에 따라 결합 용량에 의해서 생기는 전압 진폭이다. V1은 출력 전류 Iout에 의해서 생기는 전압 강하, Vin은 입력 전압이고, 통상 플러스 승압에는 전원 전압 Vdd, 마이너스 승압에는 0 V로 하고 있다. Vd는 순방향 바이어스 다이오드 전압(Forward bias diode voltage), n은 펌핑 단수이다. 또한, Vl와 VΦ´는 다음 식으로 표현된다.
여기서, C는 클럭 결합 용량(clock coupling capacitance), Cs는 각 접속 노드에서의 기생 용량(stray capacitance at each node), VΦ는 클럭 펄스의 진폭(c1ock pulse amp1itude), f는 클럭 펄스의 주파수, T는 클럭 주기(clock period)이다. 차지 펌프 회로의 전력 효율은 클럭 드라이버로부터 기생 용량에 흐르는 충방전 전류를 무시하여, Vin = Vdd로 하면 이하의 식으로 표현된다.
이와 같이, 차지 펌프 회로에서는 다이오드를 전하 전송 소자(charge transfer device)로서 이용하여 전하를 다음 단으로 잇달아 전송함으로써 승압을 행한다. 그러나, MOS 집적 회로에 탑재하려면 프로세스의 적합성으로부터 pn 접합의 다이오드 보다 MOS 트랜지스터를 사용하는 쪽이 실현하기 쉽다. 그래서, 전하 전송용 소자로서 다이오드를 대신해서 MOS 트랜지스터를 이용하는 것이 제안되었다. 이 경우에는 식(1)에 있어서, Vd는 MOS 트랜지스터의 임계치 전압(threshold voltage) Vt가 된다.
그런데, 임계치 전압 Vt분의 전압 손실(voltage loss)를 없애어, 고성능 차지 펌프 회로를 실현하기 위해서는, Iout의 값에 대응하여 전하 전송용 MOS 트랜지스터의 임피던스를 감소시키지 않으면 안된다. 그렇게 하기 위해서는, 전하 전송용 MOS 트랜지스터의 채널 폭을 최적화함과 동시에, 게이트·소스 사이의 전압 Vgs를 전원 전압 Vdd 이상으로 증가시키는 것이 효과적이다. 이것을 실현한 차지 펌프 회로는 예를 들면, 기술 문헌「Jieh-Tsorng Wu "MOS Charge Pumps for Low-Voltage Operation" IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL.33, N0.4 APRIL 1998」에 상세히 기재되어 있다.
본 발명자는 상기 기술 문헌의 차지 펌프 회로를 검토한 결과, 이하의 문제점을 발견했다. 동 문헌에 게재된 1 개의 차지 펌프 회로의 회로도를 도 12에 도시한다. 도면 중, MD1 ∼ MD4은 각 펌프 노드의 초기 설정용의 다이오드이고 펌핑 동작에는 기여하지 않는다. 이 회로의 특징은 전하 전송용 MOS 트랜지스터 MS1 ∼ MS3의 게이트·소스 사이의 전압 Vgs로서 승압된 후단의 펌핑 노드의 전압을 반송하여, 2Vdd를 제공하고 있는 점이다. 그러나, 최종 단의 전하 전송용 MOS 트랜지스터 MS4에 대해서는 Vgs로서 2Vdd를 제공하는 것이 곤란하여, 전압 손실이 생기는 것을 피할 수 없다.
상기 문헌에 게재된 다른 차지 펌프 회로는 도 13에 도시하는 다이내믹 방식의 차지 펌프 회로이다. 이 회로는 MOS 트랜지스터 MD4의 Vgs가 Vdd+ (Vdd - Vth), 또한 MOS 트랜지스터 MD0의 Vgs가 (Vdd- Vth)로 저하하는 것을 회피하기 위해서 부트 스트랩(boot-strap) 방식의 고전압 클럭 발생기(High -voltage clock generator)를 이용하고 있다. 또한, 모든 전하 전송용 MOS 트랜지스터 MS1 ∼ MS4는 N 채널형으로 구성되어 있다.
이 방식은 전류 부하가 작을 때에는 전하 전송용 MOS 트랜지스터의 사이즈가 작고, 즉 게이트 기생 용량이 작기 때문에 효과적이다. 그러나 고전류 출력의 차지 펌프 회로를 실현하기 위해서는 전하 전송용 MOS 트랜지스터의 채널 폭을 수 mm로 하지 않으면 안되고, 그 결과 MOS 트랜지스터의 게이트 기생 용량이 크고(수 pF), 부트 스트랩 방식에 의해 2Vdd의 클럭을 만드는 것이 매우 어렵게 된다. 또한, 후단의 전하 전송용 MOS 트랜지스터의 게이트·소스 사이의 전압 Vgs로 하여, 전원 전압 Vdd 이상의 전압을 인가하는 수법을 별도 고안해야만 하는 결점이 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위한 것으로, 전하 전송용 MOS 트랜지스터의 임계치 전압 Vt에 기인하는 전압 손실을 없애어 고효율 및 고출력 전류의 차지 펌프 회로를 제공하는 것을 목적으로 한다. 또한, 본 발명은 모든 전하 전송용 MOS 트랜지스터의 게이트·소스 사이의 전압 Vgs의 절대치를 2Vdd로 함으로써 게이트 산화막 내압을 확보함과 함께 전하 전송용 MOS 트랜지스터의 최적 설계를 가능하게 하는 것을 목적으로 한다.
본원의 발명 중, 대표적인 개요를 설명하면 이하와 같다.
제1 차지 펌프 회로는 초단의 전하 전송 MOS 트랜지스터에 소정의 입력 전압이 인가됨과 함께 직렬 접속된 (n + 2) 개의 전하 전송용 MOS 트랜지스터, 전하 전송용 MOS 트랜지스터의 각 접속점에 한 단이 접속된 결합 컨덴서, 결합 컨덴서의 다른 단에 교대로 역상의 클럭 펄스를 공급하는 클럭 드라이버를 구비하며, 후단의 전하 전송용 MOS 트랜지스터로부터 플러스의 승압 전압을 출력하는 차지 펌프 회로에서, 후단 2 개의 전하 전송용 MOS 트랜지스터를 P 채널로 구성하고 나머지 n 개의 전하 전송용 MOS 트랜지스터를 N 채널형으로 구성함과 함께, 전하 전송용 MOS 트랜지스터가 온할 때에 게이트·소스 사이의 전압이 일정치가 되도록 하는 게이트 전압을 인가하는 회로 수단을 설치하는 것이다.
이러한 수단에 따르면, 전하 전송용 MOS 트랜지스터의 임계치 전압 Vt에 기인하는 전압 손실을 없애어 고효율 및 고출력 전류의 차지 펌프 회로를 제공할 수 있다. 더구나, 모든 전하 전송용 MOS 트랜지스터의 게이트·소스 사이의 전압 Vgs의 절대치를 일정치(예를 들면, 2Vdd)로 함으로써 게이트 산화막 내압을 안정적으로 확보할 수 있음과 함께 전하 전송용 MOS 트랜지스터의 최적 설계가 가능하게 된다.
제2 차지 펌프 회로는 제1 차지 펌프 회로에서 회로 수단은 클럭 펄스에 따라서 N 채널형의 전하 전송용 MOS 트랜지스터의 온 오프를 제어하는 반전 레벨 시프트 회로, 클럭 펄스에 따라서 P 채널형의 전하 전송용 MOS 트랜지스터의 온 오프를 제어하는 비반전 레벨 시프트 회로를 구비하며, 반전 레벨 시프트 회로의 고전위측의 전원으로서 승압된 후단의 접속점의 전압을 이용함과 함께, 비반전 레벨 시프트 회로의 저전위측의 전원으로서 전단의 접속점의 전압을 이용하는 것이다.
이러한 수단에 따르면, 반전 레벨 시프트 회로와 비반전 레벨 시프트 회로에 의해 전하 전송용 MOS 트랜지스터의 온 오프를 제어하여 승압을 가능하게 함과 함께, 모든 전하 전송용 MOS 트랜지스터의 게이트 소스 사이의 전압 Vgs를 일정치로 할 수 있다.
제3 차지 펌프 회로는 제2 차지 펌프 회로에서 반전 레벨 시프트 회로의 고전위측의 전원으로서 1 단 뒤의 접속점의 전압을 이용함과 함께, 비반전 레벨 시프트 회로의 저전위측의 전원으로서 1 단 전의 접속점의 전압을 이용하는 것이다.
이러한 수단에 따르면, 모든 전하 전송용 MOS 트랜지스터의 게이트 소스 사이의 전압 Vgs를 2Vdd으로 하는 것이 가능하다.
제4 차지 펌프 회로는 제3의 차지 펌프 회로에서 중간단의 전하 전송용 MOS 트랜지스터의 승압 전압을 출력하여 다른 회로의 전원으로서 이용하는 것이다.
이러한 수단에 따르면, 고전압을 필요로 하는 다른 회로의 전원 회로를 생략할 수 있어, 집적 회로의 설계상 효율화가 도모될 수 있다.
제5 차지 펌프 회로는 제3 차지 펌프 회로에서 결합 컨덴서에 공급되는 클럭 펄스와 반전 레벨 시프트 회로와 비반전 레벨 시프트 회로에 공급되는 클럭 펄스의 듀티를 다르게 한 것에 의해, 전하 전송용 MOS 트랜지스터의 역방향 전류를 방지한 것이다. 이러한 수단에 따르면, 소비 전력의 손실을 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 차지 펌프 회로를 도시하는 개략 회로도이다.
도 2는 반전 레벨 시프트 회로의 구성 및 동작 파형을 나타내는 도면이다.
도 3은 비반전 레벨 시프트 회로의 구성 및 동작 파형을 나타내는 도면이다.
도 4는 본 발명의 제1 실시예에 따른 차지 펌프 회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 제1 실시예에 따른 차지 펌프 회로의 각 펌핑 노드의 전압 파형을 나타내는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 차지 펌프 회로를 도시하는 개략 회로도이다.
도 7은 본 발명의 제2 실시예에 따른 차지 펌프 회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 제2 실시예에 따른 차지 펌프 회로의 각 펌핑 노드의 전압 파형을 나타내는 도면이다.
도 9는 본 발명의 제3 실시예에 따른 차지 펌프 회로를 도시하는 개략 회로도이다.
도 10은 본 발명의 제4 실시예에 따른 차지 펌프 회로를 도시하는 개략 회로도이다.
도 11은 종래 예에 따른 차지 펌프 회로를 도시하는 회로도이다.
도 12는 종래 예에 따른 차지 펌프 회로를 도시하는 회로도이다.
도 13은 종래 예에 따른 차지 펌프 회로를 도시하는 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
M1∼M4 : 전하 전송용 MOS 트랜지스터
C1∼C3 : 결합 컨덴서
Cout : 출력 컨덴서
L : 전류 부하
S1, S2 : 반전 레벨 시프트 회로
S3, S4 : 비반전 레벨 시프트 회로
CLK, CLKB : 클럭 펄스
이하, 본 발명의 실시 형태에 관해서, 도 1 ∼ 도 9를 참조하여 설명한다. 도 1은 본 발명의 제1 실시예에 따른 3 단 차지 펌프 회로를 도시하는 개략 회로도이다.
도 1에 있어서, 4 개의 전하 전송용 MOS 트랜지스터 M1 ∼ M4은 직렬 접속되어 있다. 전단의 M1, M2는 N 채널형, 후단의 M3, M4는 P 채널형인 점이 하나의 특징이다. M1 ∼ M4의 게이트·기판 사이의 전압 Vgb는 게이트· 소스 사이의 전압 Vgs와 동일치가 되도록, 소스와 기판이 동 전위가 되도록 접속되어 있다. 또한, M1의 소스에는 입력 전압 Vin으로서 전원 전압 Vdd가 공급되어 있다. 또한, M4의 드레인으로부터의 승압 전압 Vout이 출력되어, 전류 부하 L에 공급된다.
C1, C2, C3는 전하 전송용 MOS 트랜지스터 M1 ∼ M4의 접속점(펌핑 노드)에 일단이 접속된 결합 컨덴서이다. 결합 컨덴서 C1 ∼ C3의 다른 단에는 클럭 펄스 CLK와 이것과 역상의 클럭 펄스 CLKB가 교대로 인가된다. 클럭 펄스 CLK, CLKB는 도시되지 않는 클럭 드라이버로부터 출력된다. 이 클럭 드라이버에는 전원 전압 Vdd가 공급된다.
전하 전송용 MOS 트랜지스터 M1과 M2의 각 게이트에는 반전 레벨 시프트 회로 S1와 S2의 출력이 공급되어 있다. 또한, 전하 전송용 MOS 트랜지스터 M3과 M4의 각 게이트에는 비반전 레벨 시프트 회로 S3와 S4의 출력이 공급되어 있다.
반전 레벨 시프트 회로 S1, S2의 회로 구성 및 동작 파형도를 도 2에 도시한다. 도 2a에 도시한 바와 같이, 이 반전 레벨 시프트 회로는 입력 인버터 INV, 차동 입력 MOS 트랜지스터 M11 및 M12, 교차 접속된 MOS 트랜지스터 M13과 M14을 구비한다. 여기까지의 구성은 종래의 레벨 시프트 회로와 마찬가지이다.
이 반전 레벨 시프트 회로는 이들 외에 풀-업 접속된 MOS 트랜지스터 M15, M16을 구비하고 있다. 그리고, MOS 트랜지스터 M15의 게이트에는 전압 V12가 인가됨과 함께 소스에는 전위 A가 인가되어 있다.
또한, MOS 트랜지스터 M16의 게이트에는 V12와 역상의 전압 V11가 인가됨과 함께 소스에는 전위 B가 인가되어 있다. 여기서, 전위 A > 전위 B 이다. Ml1,M12은 N 채널형, M13 ∼ M16은 P 채널형이다.
또한, 도 2b에 도시한 바와 같이, 상술의 구성의 레벨 시프트 회로에서, MOS 트랜지스터 M15, M16을 인버터 구성으로 하도록 변경해도 좋다.
상술한 구성의 반전 레벨 시프트 회로의 동작 파형을 도 2c에 도시한다. 종래의 레벨 시프트 회로가 하이(High) 전압과 O V를 출력하는데 대하여, 이 레벨 시프트 회로는 전위 A와 중간 전위 B(A > B > 0 V)를 교대로 출력하는 점이 특징이다. 이 회로를 이용함으로써, 후술하는 바와 같이 전하 전송용 MOS 트랜지스터 M1, M2의 게이트·드레인 사이의 전압의 절대치를 일정 전압(2Vdd)에 일치시키는 것이 가능하게 된다.
다음에, 비반전 레벨 시프트 회로 S3, S4의 회로 구성 및 동작 파형도를 도 3에 도시한다. 반전 레벨 시프트 회로 S1, S2와 다른 점은 전위 A에 풀-업된 MOS 트랜지스터 M15의 게이트에 전압 V11이 인가되고, 전위 B에 풀-업된 MOS 트랜지스터 M16의 게이트에 전압 V12가 인가되어 있는 점이다(도 3a). 또, 도 3b에 도시한 바와 같이, MOS 트랜지스터 M15, M16을 인버터 구성으로 하여도 좋다.
도 3c의 동작 파형도에 도시한 바와 같이, 이 비반전 레벨 시프트 회로 S3, S4는 입력 전압 IN에 대하여 비반전의 레벨 시프트 동작을 행한다. 이 레벨 시프트 회로를 이용함으로써, 후술하는 바와 같이 전하 전송용 MOS 트랜지스터 M3, M4의 게이트·드레인 사이의 전압의 절대치를 일정 전압(2Vdd)에 일치시키는 것이 가능하게 된다.
반전 레벨 시프트 회로 S1, S2, 비반전 레벨 시프트 회로 S3, S4와 차지 펌프 회로와의 접속 관계는 이하와 같다. 반전 레벨 시프트 회로 S1에는 클럭 펄스 CLK′, 반전 레벨 시프트 회로 S2에는 클럭 펄스 CLKB′가 입력된다. 클럭 펄스 CLK′와 CLKB′는 각각 클럭 펄스 CLK와 CLKB에서 작성되지만, 전하 전송용 MOS 트랜지스터 M1 ∼ M4에 전류가 역류하는 것을 방지하기 위해서, 로우(Low)의 기간이 짧게 되어 있다. 즉, 전하 전송용 MOS 트랜지스터 M1 ∼ M4이 완전히 오프하고 나서 클럭 펄스 CLK와 CLKB의 변화에 의해 각 펌핑 노드의 승압을 행하도록 하고 있다. 상기 클럭 펄스의 위상 관계는 도 4에 도시되어 있다.
또한, 도 1에 도시된 바와 같이, 반전 레벨 시프트 회로 S1의 고전위측의 전원(전위 A)으로서는 승압된 1 단 뒤의 펌핑 노드의 전압 V2를 되돌려 이용한다. 마찬가지로 반전 레벨 시프트 회로 S2의 고전위측의 전원(전위 A)으로서 승압된 1 단 뒤의 펌핑 노드의 전압 V3를 되돌려 이용한다. 또한, 반전 레벨 시프트 회로 S1, S2의 저전위측의 전원(전위 B)으로서는 각 단의 전압인 Vdd, V1이 각각 인가되어 있다.
한편, 비반전 레벨 시프트 회로 S3의 저전위측의 전원(전위 B)으로서는 1 단 전의 펌핑 노드의 전압 V1가 이용되고, 마찬가지로 비반전 레벨 시프트 회로 S4의 저전위측의 전원(전위 B)로서는 1 단 전의 펌핑 노드의 전압 V2가 이용된다. 또한, 반전 레벨 시프트 회로 S1, S2의 고전위측의 전원(전위 A)으로서는 각 단의 전압인 V3, Vout가 각각 인가되어 있다.
상술한 본 실시 형태에 의한 차지 펌프 회로의 특징을 요약하면 이하와 같다. 첫째, 전단 2 개의 전하 전송용 MOS 트랜지스터 M1, M2는 N 채널형으로 구성되고, 후단 2 개의 전하 전송용 MOS 트랜지스터 M3, M4는 P 채널형으로 구성되어 있는 점이다. 둘째, 중간 전위의 출력을 가능하게 한 반전 레벨 시프트 회로 S1와 S2, 비반전 레벨 시프트 회로 S3와 S4를 설치한 점이다.
이러한 구성에 의해, 전하 전송용 트랜지스터 M1 ∼ M4의 게이트·소스 사이의 전압 Vgs(트랜지스터가 온 상태의 시간)은 이하와 같이 2Vdd에 일치시키도록 유도된다. 우선, 다음 식의 관계가 성립한다.
Vgs(Ml) = V2(High) - Vdd
Vgs(M2) = V3(High) - V1(High)
Vgs(M3) = V1(Low) - V3(Low)
Vgs(M4) = V2(Low) - Vout
다음에, 정상 상태의 차지 펌프의 승압 동작으로부터 이하의 관계가 성립된다.
V1(High) = 2Vdd, V1(Low) = Vdd
V2(High) = 3Vdd, V2(Low) = 2Vdd
V3(High) = 4Vdd, V3(Low) = 3Vdd, Vout = 4Vdd
이들의 관계 식으로부터, 모든 전하 전송용 MOS 트랜지스터의 온 시의 Vgs의 절대치는 표 1에 도시한 바와 같이 동일치 2Vdd가 되도록 유도된다. 따라서, 높은 Vgs에 의해 전하 전송용 MOS 트랜지스터 M1 ∼ M4의 온 저항이 내려가고, 고효율로 고출력 전류의 차지 펌프 회로가 실현될 수 있다. 또한, 전하 전송용 MOS 트랜지스터 M1 ∼ M4의 게이트 산화막 두께(thickness of gate oxide)는 일률적으로 2Vdd에 견디는 두께로 설계하면 좋기 때문에, 전하 전송용 MOS 트랜지스터의 Vgs가 불균일한 경우에 비교하여, 온 저항(ON-state resistance)을 낮게 설계할 수 있고 효율이 좋다.
전하 전송용 MOS 트랜지스터의 게이트·소스 간 전압 Vgs
MOSFET M1 M2 M3 M4
Vgs 2Vdd 2Vdd -2Vdd -2Vdd
도 4는 차지 펌프 회로의 동작을 설명하기 위한 타이밍도이다. 전하 전송용 MOS 트랜지스터 M1 ∼ M4는 클럭 펄스에 따라서 교대로 온·오프를 반복한다. 여기서, 반전 레벨 시프트 회로 S1와 S2, 비반전 레벨 시프트 회로 S3와 S4에 인가되는 클럭 펄스 CLK′, CLKB′는 듀티가 다르다. 즉, 도면에 도시한 바와 같이 로우(Low)의 기간이 짧게 설정되어 있다. 이 때문에, 전하 전송용 MOS 트랜지스터 M1 ∼ M4의 온 기간은 짧게 된다. 그 이유는 이하와 같다.
전하 전송용 MOS 트랜지스터 M1 ∼ M4는 다이오드 접속되어 있지 않기 때문에 역방향 전류가 흐르는 위험이 있고, 이것은 전력 효율을 악화시킨다. 그래서, 이 역방향 전류를 막기 위해서, 전하 전송용 MOS 트랜지스터 M1 ∼ M4의 온 기간은 짧게 하여, 오프의 기간에 결합 컨덴서 Cl ∼ C3에 인가되는 클럭 펄스 CLK, CLKB를 변화시켜 펌핑을 행한다.
또한, 도 5는 각 펌핑 노드의 전압 파형 V1, V2, V3를 나타내는 도면이다. 도면 중, VΦ는 클럭 펄스 CLK′, CLKB′의 진폭, ΔVds는 MOS 트랜지스터의 소스 드레인 사이의 전압이다.
또한, 도 1에 있어서 2 단째의 전하 전송 MOS 트랜지스터 M2로부터 2Vdd를 추출하는 출력 회로가 설치된다. 이 회로는 반전 레벨 시프트 회로 S2에 의해서 제어된 MOS 트랜지스터 Mm과 컨덴서 Cm으로 구성되어 있다. 이 회로에 따르면, 2Vdd가 안정된 직류 전압이 얻어지기 때문에, 다른 회로, 예를 들면 클럭 드라이버의 전원으로서 적합이다.
이상, 본 발명의 실시예에 의한 3 단 차지 펌프 회로에 관해서 설명했지만, 그 단수는 3 단에 한정되는 것은 아니다. 즉, 전하 전송용 MOS 트랜지스터로서 후단 2 단을 P 채널형, 남은 전단을 N 채널형으로 구성함으로써 임의의 단수의 차지 펌프 회로를 실현할 수가 있다.
또한, 상술의 3 단 차지 펌프 회로에서는 전하 전송용 MOS 트랜지스터의 Vgs의 절대치를 2Vdd에 일치시키는 것을 도시했지만, 다단 차지 펌프 회로에서는 전하 전송용 MOS 트랜지스터의 Vgs의 절대치로서, 3Vdd 이상으로 설정하는 것도 가능하다.
그렇게 하기 위해서는, 반전 레벨 시프트 회로 S1, S2의 고전위측의 전원으로서 보다 후단의 접속 노드의 전압을 이용하여, 비반전 레벨 시프트 회로 S3, S4의 고전위측의 전원으로서 보다 후단의 접속 노드의 전압을 이용하면 좋다. 다만, 게이트 산화막 내압(breakdown voltage of gate oxide)을 고려하면 절대치 2Vdd가 가장 적합하다.
다음에 본 발명의 제2 실시예에 따른 차지 펌프 회로를 설명한다. 상술한 차지 펌프 회로는 플러스 승압을 행하는 것이지만, 도 6은 마이너스 승압(0 V 이하의 승압)을 행하는 2 단 차지 펌프 회로를 도시하는 개략 회로도이다. 이 2 단 차지 펌프 회로는 -2Vdd의 승압 전압을 출력하는 것이고, 예를 들면 -6.5 V의 승압을 행하는 데 적합하다.
도 6에 있어서, 클럭 펄스 CLK′, CLKB′와 레벨 시프트 회로의 조합을 변경하고 있다. 즉, 전하 전송용 MOS 트랜지스터 Ml′, M2′, M3′이 직렬 접속되고, 그 접속 노드에 결합 컨덴서 C1′, C2′가 접속되어 있다. Ml′는 P 채널형으로 소스에 접지 전위(0 V)가 인가되어 있다. M2′, M3′ 는 N 채널형이다.
또한, Ml′의 게이트에는 반전 레벨 시프트 회로 S1′의 출력이 인가되고, M2′, M3′의 게이트에는 비반전 레벨 시프트 회로 S2′, S3′의 출력이 인가되어 있다. 그리고, 전하 전송용 MOS 트랜지스터 M3′의 드레인으로부터 마이너스 승압 전압 -Vout이 출력되어, 전류 부하 L에 공급된다.
여기서, 전하 전송용 MOS 트랜지스터 M2′의 게이트·소스 사이의 전압 Vgs(온 시간)를 2Vdd로 하기 위해서, 비반전 레벨 시프트 회로 S2′의 고전위측의 전원을 Vdd로 한다. 이에 따라, 모든 전하 전송용 MOS 트랜지스터 Ml′, M2′, M3′의 게이트·소스 사이의 전압 Vgs(온 시간)의 절대치를 2Vdd로 할 수 있다.
또한, 도 6에 있어서 2 단째의 전하 전송 MOS 트랜지스터 M2′로부터 -Vdd를 추출하는 출력 회로가 설치된다. 이 회로는 비반전 레벨 시프트 회로 S2′에 의해서 제어된 MOS 트랜지스터 Mm′와 컨덴서 Cm′로 구성되어 있다. 이 회로에 따르면, -Vdd의 안정된 직류 전압이 얻어지기 때문에 다른 회로에 이용할 수 있다.
도 7은 상기 구성의 차지 펌프 회로의 동작을 설명하기 위한 타이밍도이다. 전하 전송용 MOS 트랜지스터 M1′, M2′, M3′의 게이트에 인가되는 전압 Vgs(Ml)∼ Vgs(M3)에 의해, Ml′, M2′, M3′는 교대로 온 오프를 반복한다. 여기서, 클럭 펄스 CLK′, CLKB ′는 로우(Low)의 기간을 짧게 함으로써, 전류의 역류를 방지하고 있다. 또, 도 8에 각 펌핑 노드의 전압 파형 V1, V2를 도시했다.
다음에 본 발명의 제3 실시예에 따른 차지 펌프 회로를 설명한다. 도 9는 마이너스 승압을 행하는 3 단 차지 펌프 회로를 도시하는 개략 회로도이다. 이 회로의 구성은 기본적으로는 도 1에 도시한 차지 펌프 회로의 구성 요소의 극성을 역회전시킨 것이다. 즉, 전단 2 단의 전하 전송용 MOS 트랜지스터 Ml′, M2′는 P 채널형, 후단 2 단의 전하 전송용 MOS 트랜지스터 M3´, M4′는 N 채널형으로 구성하고 있다.
반전 레벨 시프트 회로 S1′의 저전위측의 전원(전위 B)로서는 승압된 1 단 뒤의 펌핑 노드의 전압 V2′를 반송하여 이용한다. 마찬가지로 반전 레벨 시프트 회로 S2′의 저전위측의 전원(전위 B)은 승압된 1 단 뒤의 펌핑 노드의 전압 V3′를 반송하여 이용한다. 또한, 반전 레벨 시프트 회로 S1′, S2′의 고전위측의 전원(전위 A)으로서는 각 단의 전압인 Vss, V1′가 각각 인가되어 있다.
한편, 비반전 레벨 시프트 회로 S3′의 고전위측의 전원(전위 A)으로서는 1 단 전의 펌핑 노드의 전압 V1′가 이용되고, 마찬가지로 비반전 레벨 시프트 회로 S4′의 고전위측의 전원(전위 A)으로서는 1 단 전의 펌핑 노드의 전압 V2′가 이용되고 있다. 또한, 반전 레벨 시프트 회로 S3′, S4′의 저전위측의 전원(전위 B)으로서는 각 단의 전압인 V3′, -Vout가 각각 인가되어 있다.
또한, 반전 레벨 시프트 회로 S1′와 S2′의 구성은 도 2에 도시하는 것과 동일하고, 비반전 레벨 시프트 회로 S3′와 S4′의 구성은 도 3에 도시하는 것과 동일하다. 또한, 이 차지 펌프 회로의 동작은 이미 설명한 플러스 승압의 차지 펌프 회로의 동작과 마찬가지로 이해할 수 있기 때문에 상세한 설명은 생략한다.
상술의 구성에 따르면, 모든 전하 전송용 MOS 트랜지스터 Ml′ ∼ M4′의 Vgs의 절대치는 동일치 2Vdd가 된다. 따라서, 높은 Vgs에 의해 전하 전송용 MOS 트랜지스터 M1′ ∼ M4′의 온 저항이 내려가고, 고효율로 고출력 전류의 마이너스 승압의 차지 펌프 회로를 실현할 수 있다. 또한, 전하 전송용 MOS 트랜지스터 Ml′ ∼ M4′의 게이트 산화막 두께는 일률적으로 2Vdd에 견디는 두께로 설계하면 좋기 때문에, 전하 전송용 MOS 트랜지스의 Vgs가 불균일인 경우와 비교하여, 온 저항을 낮게 설계할 수 있고 효율이 좋다.
이상, 마이너스 승압을 행하는 3 단 차지 펌프 회로에 관해서 설명했지만, 그 단수는 3 단에 한정되는 것은 아니다. 즉, 전하 전송용 MOS 트랜지스터로서 전단 2 단을 P 채널형, 남은 후단을 N 채널형으로 구성함으로써 임의의 단수의 마이너스 승압을 행하는 차지 펌프 회로를 실현하는 것이 가능하다.
다음에 본 발명의 제4 실시예에 따른 차지 펌프 회로를 설명한다. 도 10은 마이너스 승압을 행하는 2 단 차지 펌프 회로를 도시하는 개략 회로도이다. 도 6에 도시한 제2 실시예에 따른 2 단 차지 펌프 회로와 다른 점은 다음의 2 가지이다.
1) 전하 전송용 MOS 트랜지스터 Ml, M2, M3가 전부 N 채널형이다.
2) 전하 전송용 MOS 트랜지스터의 온 전압(온 시의 게이트 전압)으로서 Vdd 또는 GND를 이용한다. 즉, 비반전 레벨 시프트 회로 S1, S2, S3의 고전위측의 전원으로서 각각 Vdd, Vdd, GND가 이용되고 있다.
그 때문에, 이 차지 펌프 회로에서 전하 전송 MOS 트랜지스터의 온 시의 Vgs로서는 M1에 대해서는 Vdd, M2 및 M3에 대해서는 2Vdd가 된다. 이와 같이, 본 실시 형태의 차지 펌프 회로에서는 제2 실시예에 따른 2 단 차지 펌프 회로와 다르고, 모든 전하 전송 MOS 트랜지스터의 온 시의 Vgs를 동일치로 하는 것은 불가능하다.
그러나, 전하 전송 MOS 트랜지스터를 전부 동일 채널형으로 형성하고 있기 때문에, 제2 실시예에 비하여 제조 프로세스(manufacturing process)를 간략화할 수 있는 이점이 크다.
구체적으로는, 제2 실시예에서는 트리플 웰 구조(triple well structure)가 필수인데 대하여, 본 실시예에 따르면 트윈 웰 구조(twin well structure)로 족하기 때문에, 그 만큼 제조 공정수를 적게 할 수 있다.
본 발명에 따르면, 전하 전송용 MOS 트랜지스터의 게이트·소스 사이의 전압 Vgs로서 임계치 전압 이상이 높은 전압을 인가할 수 있기 때문에, 전압 손실이 없는 고효율의 차지 펌프 회로를 제공할 수 있다.
또한, 절대치 2Vdd 이상이 높은 게이트·소스 사이의 전압 Vgs에 의해 전하 전송용 MOS 트랜지스터 M1 ∼ M4의 온 저항이 내려가고, 고효율로 고출력 전류의 차지 펌프 회로가 실현될 수 있다.
또한, 전하 전송용 MOS 트랜지스터의 게이트·소스 사이의 전압, 게이트·기판 사이의 전압을 일정 전압(예를 들면, 절대치로 2Vdd)에 일치시킬 수 있기 때문에, 게이트 산화막 두께는 일률적으로 절대치 2Vdd에 견디는 두께로 설계하면 좋다. 이에 따라, 전하 전송용 MOS 트랜지스터의 게이트·소스 사이의 전압 Vgs가 불균일한 경우와 비교하여, 온 저항을 낮게 설계할 수 있다.
또한, 본 발명에 따르면 플러스 승압과 마이너스 승압의 차지 펌프 회로를 제공할 수 있어, 그와 같이 그 차지 펌프 단수를 임의로 설정 가능하기 때문에, 원하는 승압 전압을 얻는 것이 가능해진다.

Claims (9)

  1. 초단의 전하 전송 M0S 트랜지스터에 소정의 입력 전압이 인가됨과 함께 직렬 접속된 (n + 2) 개의 전하 전송용 MOS 트랜지스터, 상기 전하 전송용 MOS 트랜지스터의 각 접속점에 한 단이 접속된 결합 컨덴서, 상기 결합 컨덴서의 다른 단에 교대로 역상의 클럭 펄스를 공급하는 클럭 드라이버를 구비하고, 후단의 전하 전송용 MOS 트랜지스터로부터 플러스의 승압 전압을 출력하는 차지 펌프 회로에 있어서,
    후단 2 개의 전하 전송용 MOS 트랜지스터를 P 채널로 구성하고 나머지 n 개의 전하 전송용 MOS 트랜지스터를 N 채널형으로 구성함과 함께, 상기 전하 전송용 MOS 트랜지스터가 온 할 때에 게이트·소스 사이의 전압이 일정치가 되도록 하는 게이트 전압을 인가하는 회로 수단을 설치한 것을 특징으로 하는 차지 펌프 회로.
  2. 제1항에 있어서,
    상기 회로 수단은 상기 클럭 펄스에 따라서 상기 N 채널형의 전하 전송용 MOS 트랜지스터의 온 오프를 제어하는 반전 레벨 시프트 회로, 상기 클럭 펄스에 따라서 상기 P 채널형의 전하 전송용 MOS 트랜지스터의 온 오프를 제어하는 비반전 레벨 시프트 회로를 구비하며,
    상기 반전 레벨 시프트 회로의 고전위측의 전원으로서 승압된 후단의 접속점의 전압을 이용함과 함께, 상기 비반전 레벨 시프트 회로의 저전위측의 전원으로서 전단의 접속점의 전압을 이용하는 것을 특징으로 하는 차지 펌프 회로.
  3. 제2항에 있어서, 상기 반전 레벨 시프트 회로의 고전위측의 전원으로서 1 단 뒤의 접속점의 전압을 이용함과 함께, 상기 비반전 레벨 시프트 회로의 저전위측의 전원으로서 1 단 전의 접속점의 전압을 이용하는 것을 특징으로 하는 차지 펌프 회로.
  4. 제3항에 있어서, 중간단의 전하 전송용 MOS 트랜지스터의 승압 전압을 출력하여 다른 회로의 전원으로서 이용하는 것을 특징으로 하는 차지 펌프 회로.
  5. 제3항에 있어서, 상기 결합 컨덴서에 공급되는 클럭 펄스와 상기 반전 레벨 시프트 회로와 비반전 레벨 시프트 회로에 공급되는 클럭 펄스의 듀티를 다르게 함으로써, 상기 전하 전송용 MOS 트랜지스터의 전류의 역류를 방지한 것을 특징으로 하는 차지 펌프 회로.
  6. 초단의 전하 전송 MOS 트랜지스터에 소정의 입력 전압이 인가됨과 함께 직렬 접속된 (n + 2) 개의 전하 전송용 MOS 트랜지스터, 상기 전하 전송용 MOS 트랜지스터의 각 접속점에 일단이 접속된 결합 컨덴서, 상기 결합 컨덴서의 다른 단에 교대로 역상의 클럭 펄스를 공급하는 클럭 드라이버를 구비하며, 후단의 전하 전송용 MOS 트랜지스터로부터 마이너스의 승압 전압을 출력하는 차지 펌프 회로에 있어서,
    후단 2 개의 전하 전송용 MOS 트랜지스터를 N 채널로 구성하고 나머지 n 개의 전하 전송용 MOS 트랜지스터를 P 채널형으로 구성함과 함께, 상기 전하 전송용 MOS 트랜지스터가 온 할 때에 게이트·소스 사이의 전압이 일정치가 되도록 하는 게이트 전압을 인가하는 회로 수단을 설치한 것을 특징으로 하는 차지 펌프 회로.
  7. 제6항에 있어서, 상기 회로 수단은 상기 클럭 펄스에 따라서 상기 P 채널형의 전하 전송용 MOS 트랜지스터의 온 오프를 제어하는 반전 레벨 시프트 회로, 상기 클럭 펄스에 따라서 상기 N 채널형의 전하 전송용 MOS 트랜지스터의 온 오프를 제어하는 비반전 레벨 시프트 회로를 구비하며, 상기 반전 레벨 시프트 회로의 저전위측의 전원으로서의 승압된 후단의 접속점의 전압를 이용함과 함께, 상기 비반전 레벨 시프트 회로의 고전위측의 전원으로서 전단의 접속점의 전압을 이용하는 것을 특징으로 하는 차지 펌프 회로.
  8. 제7항에 있어서, 상기 반전 레벨 시프트 회로의 저전위측의 전원으로서 1 단 뒤의 접속점의 전압을 이용함과 함께, 상기 비반전 레벨 시프트 회로의 고전위측의 전원으로서 1 단 전의 접속점의 전압을 이용하는 것을 특징으로 하는 차지 펌프 회로.
  9. 초단의 전하 전송 MOS 트랜지스터에 입력 전압이 인가됨과 함께 직렬 접속된 복수의 동일 채널형의 전하 전송용 MOS 트랜지스터, 상기 전하 전송용 MOS 트랜지스터의 각 접속점에 일단이 접속된 결합 컨덴서, 상기 결합 컨덴서의 다른 단에 교대로 역상의 클럭 펄스를 공급하는 클럭 드라이버, 상기 클럭 펄스에 따라서 전하 전송용 MOS 트랜지스터의 게이트에 해당 전하 전송용 MOS 트랜지스터를 온 오프시키기 위한 전압을 공급하는 레벨 시프트 회로를 구비하고,
    상기 전하 전송 MOS 트랜지스터에 전류가 역류하지 않도록, 상기 결합 컨덴서에 공급되는 클럭 펄스와 상기 레벨 시프트 회로에 공급되는 클럭 펄스의 듀티를 다르게 하는 것을 특징으로 하는 차지 펌프 회로.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3678208B2 (ja) 2002-04-19 2005-08-03 株式会社デンソー 負荷駆動用半導体装置
FR2847715B1 (fr) * 2002-11-25 2005-03-11 Commissariat Energie Atomique Circuit integre comportant des sous-ensembles connectes en serie
US7034601B2 (en) * 2003-04-04 2006-04-25 Stmicroelectronics, S.R.L. Hybrid inductive-capacitive charge pump with high diode driving capability
TW200505162A (en) * 2003-04-14 2005-02-01 Sanyo Electric Co Charge pump circuit
US7023260B2 (en) 2003-06-30 2006-04-04 Matrix Semiconductor, Inc. Charge pump circuit incorporating corresponding parallel charge pump stages and method therefor
JP4405216B2 (ja) * 2003-09-16 2010-01-27 株式会社ルネサステクノロジ 半導体装置
FR2864271B1 (fr) * 2003-12-19 2006-03-03 Atmel Corp Circuit de pompe a charge a rendement eleve, a faible cout
KR100573780B1 (ko) * 2004-05-25 2006-04-25 재단법인서울대학교산학협력재단 전하펌프
FR2874467B1 (fr) * 2004-08-17 2006-11-17 Atmel Corp Circuit pour un generateur d'eeprom haute tension
US7095268B2 (en) * 2005-01-11 2006-08-22 Stmicroelectronics S.R.L. Single-stage and modular multi-stage clock-booster
WO2007013132A1 (ja) * 2005-07-25 2007-02-01 Spansion Llc 半導体装置およびその制御方法
JP4792034B2 (ja) * 2005-08-08 2011-10-12 スパンション エルエルシー 半導体装置およびその制御方法
JP4955254B2 (ja) 2005-10-31 2012-06-20 ルネサスエレクトロニクス株式会社 Ｐｄｐ駆動装置及び表示装置
US7855591B2 (en) * 2006-06-07 2010-12-21 Atmel Corporation Method and system for providing a charge pump very low voltage applications
US7652522B2 (en) * 2006-09-05 2010-01-26 Atmel Corporation High efficiency low cost bi-directional charge pump circuit for very low voltage applications
US7495500B2 (en) * 2006-12-31 2009-02-24 Sandisk 3D Llc Method for using a multiple polarity reversible charge pump circuit
US7477093B2 (en) * 2006-12-31 2009-01-13 Sandisk 3D Llc Multiple polarity reversible charge pump circuit
US7683699B2 (en) * 2007-09-14 2010-03-23 Atmel Corporation Charge pump
TW200924358A (en) * 2007-11-16 2009-06-01 Sitronix Technology Corp Charge pump capable of enhancing power efficiency and output voltage
CN101471601B (zh) * 2007-12-24 2012-09-19 矽创电子股份有限公司 增加功率效率与输出电压的电荷泵
EP2086096A1 (en) * 2008-01-30 2009-08-05 STMicroelectronics (Research & Development) Limited Regulated charge pump circuit and method of operating a regulated charge pump circuit
JP2009303460A (ja) * 2008-06-17 2009-12-24 Nec Electronics Corp 昇圧回路
JP5342324B2 (ja) * 2009-05-26 2013-11-13 ルネサスエレクトロニクス株式会社 昇圧回路
KR101817926B1 (ko) * 2010-03-02 2018-01-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 승압 회로 및 승압 회로를 포함하는 ｒｆｉｄ 태그
JP5364680B2 (ja) * 2010-11-18 2013-12-11 株式会社コナミデジタルエンタテインメント 電子通貨による料金徴収システム
US9111601B2 (en) * 2012-06-08 2015-08-18 Qualcomm Incorporated Negative voltage generators
CN102780394B (zh) * 2012-07-16 2014-11-19 西安电子科技大学 用于无源uhf rfid芯片的eeprom的电荷泵电路
TWI557528B (zh) * 2014-10-03 2016-11-11 円星科技股份有限公司 電壓產生電路
CN112600408B (zh) * 2020-12-02 2022-06-14 矽力杰半导体技术(杭州)有限公司 开关电容变换器及其驱动电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5469110A (en) * 1994-06-27 1995-11-21 Industrial Technology Research Institute Charge pumping circuit using non-overlapping clock control

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3931596A1 (de) * 1989-03-25 1990-10-04 Eurosil Electronic Gmbh Spannungsvervielfacherschaltung
US5889428A (en) * 1995-06-06 1999-03-30 Ramtron International Corporation Low loss, regulated charge pump with integrated ferroelectric capacitors
JP3655116B2 (ja) * 1999-02-12 2005-06-02 富士通株式会社 チャージポンプ回路の駆動方法及び電圧変換回路
US6160723A (en) * 1999-03-01 2000-12-12 Micron Technology, Inc. Charge pump circuit including level shifters for threshold voltage cancellation and clock signal boosting, and memory device using same
JP4242006B2 (ja) * 1999-06-23 2009-03-18 株式会社ルネサステクノロジ チャージポンプ回路およびそれを用いた不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5469110A (en) * 1994-06-27 1995-11-21 Industrial Technology Research Institute Charge pumping circuit using non-overlapping clock control

Also Published As

Publication number Publication date
US6515535B2 (en) 2003-02-04
US20010010477A1 (en) 2001-08-02
US6946899B2 (en) 2005-09-20
TW494631B (en) 2002-07-11
US20030058030A1 (en) 2003-03-27
KR20010078052A (ko) 2001-08-20

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