JP4405216B2 - 半導体装置 - Google Patents

Description

この発明は半導体装置に関し、特に、チャージポンプ回路、クロックドライバおよびレベル変換回路を備えた半導体装置に関する。

電気的消去および電気的書換えが可能な不揮発性メモリであるフラッシュメモリでは、ワード線およびビット線が各動作モードに応じて異なる電位にされる。たとえば、ワード線は、リード時に５．５Ｖにされ、プログラム動作時に９．７Ｖにされ、データ消去時には−９．２Ｖにされる。ビット線は、リード時に０．７Ｖにされ、プログラム動作時に５．１Ｖにされる。また、ウェル電位は、リード時に０Ｖにされ、プログラム動作時に−０．９Ｖにされる。そこで、単一の外部電源電圧（たとえば、１．８Ｖ）から各動作モードにおいて必要な電圧を生成するために、各種ポンプ回路が設けられる。

従来の負電圧を生成するポンプ回路では、ポンプ回路が非活性にされているときに、ポンプ回路を構成するＰチャネルＭＯＳトランジスタのゲート電極の電位をリセットするものが提案されている。この場合、２回目以降のポンプ動作においても負電圧発生速度が低下しない（たとえば、特許文献１参照）
また、従来のポンプ回路では、スタンバイサイクル時およびアクティブサイクル時に動作するポンプモジュールを共有するものも提案されている。この場合、スタンバイサイクル用の回路とアクティブサイクル用の回路とを別々に設ける必要がないため、回路の占有面積が低減される（たとえば、特許文献２参照）
特開２００２−３２９８７号公報 特開平７−１１１０９３号公報

近年、半導体装置の更なる小面積化が要望されている。しかし、従来の半導体装置では、ポンプ回路の占有面積の低減が十分に達成されていない。また、ポンプ回路の動作特性およびトランジスタの耐圧特性に問題があった。

それゆえに、この発明の主たる目的は、小面積の半導体装置を提供することである。

この発明に係る半導体装置は、半導体装置の内部回路が動作するアクティブ時にポンプ動作を行なう第１のチャージポンプ回路と、その出力ノードが第１のチャージポンプ回路の出力ノードに接続され、半導体装置の内部回路の待機状態であるスタンバイ時にポンプ動作を行なう第２のチャージポンプ回路と、その入力ノードが第１および第２のチャージポンプ回路の出力ノードに接続され、アクティブ時およびスタンバイ時にポンプ動作を行なう第３のチャージポンプ回路とを備えたものである。第１のチャージポンプ回路は、直列接続された第１の数の単位チャージポンプ回路を含み、第２のチャージポンプ回路は、直列接続された第１の数よりも少ない第２の数の単位チャージポンプ回路を含み、第３のチャージポンプ回路は、直列接続された複数の単位チャージポンプ回路を含む。

この発明に係る半導体装置では、半導体装置の内部回路が動作するアクティブ時にポンプ動作を行なう第１のチャージポンプ回路と、その出力ノードが第１のチャージポンプ回路の出力ノードに接続され、半導体装置の内部回路の待機状態であるスタンバイ時にポンプ動作を行なう第２のチャージポンプ回路と、その入力ノードが第１および第２のチャージポンプ回路の出力ノードに接続され、アクティブ時およびスタンバイ時にポンプ動作を行なう第３のチャージポンプ回路とが設けられる。第１のチャージポンプ回路は、直列接続された第１の数の単位チャージポンプ回路を含み、第２のチャージポンプ回路は、直列接続された第１の数よりも少ない第２の数の単位チャージポンプ回路を含み、第３のチャージポンプ回路は、直列接続された複数の単位チャージポンプ回路を含む。したがって、第３のチャージポンプ回路がアクティブ時およびスタンバイ時で共有されるため、半導体装置の面積が低減される。

図１は、この発明の一実施の形態による半導体集積回路装置の概略構成を示すブロック図である。図１において、この半導体集積回路装置は、クロック発生回路１、基準電位発生回路２，４、分周回路部３、通常動作用正ポンプ回路１１、内部動作用正ポンプ回路１２，１３、駆動用正ポンプ回路１４、内部動作用負ポンプ回路１５〜１７、入力端子２１，２２、外部印加選択回路２３〜２８、リセット回路２９〜３３、選択回路３４〜３７、書込回路３８、ワード線ドライバ３９、ウェルドライバ４０、ソースドライバ４１およびメモリ部４２を備える。

通常動作用正ポンプ回路１１、内部動作用正ポンプ回路１２，１３、駆動用正ポンプ回路１４は、単一の外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）によって駆動される。内部動作用負ポンプ回路１５〜１７は、駆動用正ポンプ回路１４からの電位ＶＰＣ（たとえば、２．４Ｖ）によって駆動される。

クロック発生回路１は、各ポンプ回路に必要なクロック信号ＣＬＫを生成する。基準電位発生回路２は、各ポンプ回路に必要な基準電位ＶＲＥＦを生成する。分周回路部３は、クロック発生回路１からのクロック信号ＣＬＫを分周し、クロック信号ＣＬＫＤを出力する。基準電位発生回路４は、通常動作用正ポンプ回路１１に必要な基準電位ＶＲＥＦＳを生成する。

通常動作用正ポンプ回路１１は、基準電位ＶＲＥＦＳを受け、たとえばリード動作などの通常動作時にワード線に必要な正電位ＶＰＰ（たとえば、５．５Ｖ）を生成する。内部動作用正ポンプ回路１２は、クロック信号ＣＬＫＤおよび基準電位ＶＲＥＦを受け、たとえばプログラム動作などの内部動作時にビット線に必要な正電位ＶＰＢ（たとえば、５．１Ｖ）を生成する。内部動作用正ポンプ回路１３は、クロック信号ＣＬＫおよび基準電位ＶＲＥＦを受け、たとえばプログラム動作などの内部動作時にワード線に必要な正電位ＶＰＷ（たとえば、９．７Ｖ）を生成する。

駆動用正ポンプ回路１４は、クロック信号ＣＬＫおよび基準電位ＶＲＥＦを受け、正電位ＶＰＣ（たとえば、２．４Ｖ）を生成して内部動作用負ポンプ回路１５〜１７に与える
。内部動作用負ポンプ回路１５は、クロック信号ＣＬＫおよび基準電位ＶＲＥＦを受け、たとえば消去動作などの内部動作時にワード線に必要な負電位ＶＮＡ（たとえば、−９．２Ｖ）を生成する。内部動作用負ポンプ回路１６は、クロック信号ＣＬＫおよび基準電位ＶＲＥＦを受け、たとえばプログラム動作などの内部動作時にワード線ドライバ３９に必要な負電位ＶＮＢ（たとえば、−０．５Ｖ）を生成する。内部動作用負ポンプ回路１７は、クロック信号ＣＬＫおよび基準電位ＶＲＥＦを受け、たとえばプログラム動作などの内部動作時にウェルに必要な負電位ＶＮＣ（たとえば、−０．９Ｖ）を生成する。

入力端子２１，２２には、外部電位ＶＥＸが与えられる。外部印加選択回路２３は、入力端子２１からの外部電位ＶＥＸまたは通常動作用正ポンプ回路１１からの電位ＶＰＰのどちらか一方を選択して出力する。外部印加選択回路２４は、入力端子２１からの外部電位ＶＥＸまたは内部動作用正ポンプ回路１２からの電位ＶＰＢのどちらか一方を選択して出力する。外部印加選択回路２５は、入力端子２１からの外部電位ＶＥＸまたは内部動作用正ポンプ回路１３からの電位ＶＰＷのどちらか一方を選択して出力する。外部印加選択回路２６は、入力端子２２からの外部電位ＶＥＸまたは内部動作用負ポンプ回路１５からの電位ＶＮＡのどちらか一方を選択して出力する。外部印加選択回路２７は、入力端子２２からの外部電位ＶＥＸまたは内部動作用負ポンプ回路１６からの電位ＶＮＢのどちらか一方を選択して出力する。外部印加選択回路２８は、入力端子２２からの外部電位ＶＥＸまたは内部動作用負ポンプ回路１７からの電位ＶＮＣのどちらか一方を選択して出力する。

リセット回路２９は、内部動作用正ポンプ回路１２が非活性である場合に、外部印加選択回路２３の出力電位を外部印加選択回路２４の出力ノードに与えるリセット動作を行なう。リセット回路３０は、内部動作用正ポンプ回路１３が非活性である場合に、外部印加選択回路２３の出力電位を外部印加選択回路２５の出力ノードに与えるリセット動作を行なう。リセット回路３１は、内部動作用負ポンプ回路１５が非活性である場合に、外部印加選択回路２６の出力ノードを接地電位（０Ｖ）にするリセット動作を行なう。リセット回路３２は、内部動作用負ポンプ回路１６が非活性である場合に、外部印加選択回路２７の出力ノードを接地電位（０Ｖ）にするリセット動作を行なう。リセット回路３３は、内部動作用負ポンプ回路１７が非活性である場合に、外部印加選択回路２８の出力ノードを接地電位（０Ｖ）にするリセット動作を行なう。

選択回路３４は、外部印加選択回路２３，２５の出力電位および接地電位（０Ｖ）のいずれか１つを選択してワード線ドライバ３９に与える。選択回路３５は、外部印加選択回路２３，２５の出力電位および接地電位（０Ｖ）のいずれか１つを選択してウェルドライバ４０およびソースドライバ４１に与える。選択回路３６は、外部印加選択回路２６，２７の出力電位および接地電位（０Ｖ）のいずれか１つを選択してワード線ドライバ３９に与える。選択回路３７は、外部印加選択回路２６，２８の出力電位および接地電位（０Ｖ）のいずれか１つを選択して、ウェルドライバ４０およびソースドライバ４１に与える。

書込回路３８は、外部印加選択回路２４の出力電位を受け、メモリ部４２のビット線ＢＬに動作モードに応じた所定の電位を与える。ワード線ドライバ３９は、選択回路３４、３６の出力電位を受け、メモリ部４２のワード線ＷＬに動作モードに応じた所定の電位を与える。ウェルドライバ４０は、選択回路３５，３７の出力電位を受け、メモリ部４２のウェルに動作モードに応じた所定の電位を与える。ソースドライバ４１は、選択回路３５，３７の出力電位を受け、メモリ部４２のソース線ＳＬに動作モードに応じた所定の電位を与える。メモリ部４２は、データを記憶するための複数のメモリセルを含む。

たとえば、リード動作時においては、通常動作用正ポンプ回路１１からの電位ＶＰＰ（たとえば、５．５Ｖ）が、外部印加選択回路２３、選択回路３４およびワード線ドライバ３９を介してメモリ部４２のワード線ＷＬに与えられる。メモリ部４２のウェルには、選択回路３７からの接地電位（０Ｖ）がウェルドライバ４０を介して与えられる。また、メモリ部４２のソース線ＳＬには、選択回路３７からの接地電位（０Ｖ）がソースドライバ４１を介して与えられる。

プログラム動作時においては、内部動作用正ポンプ回路１３からの電位ＶＰＷ（たとえば、９．７Ｖ）が外部印加選択回路２５、選択回路３４およびワード線ドライバ３９を介してメモリ部４２のワード線ＷＬに与えられる。また、内部動作用正ポンプ回路１２からの電位ＶＰＢ（たとえば、５．１Ｖ）が外部印加選択回路２４および書込回路３８を介してメモリ部４２のビット線ＢＬに与えられる。また、内部動作用負ポンプ回路１７からの電位ＶＮＣ（たとえば、−０．９Ｖ）が外部印加選択回路２８、選択回路３７およびウェルドライバ４０を介してメモリ部４２のウェルに与えられる。また、メモリ部４２のソース線ＳＬには、選択回路３５からの接地電位（０Ｖ）が与えられる。

消去動作時においては、内部動作用負ポンプ回路１５からの電位ＶＮＡ（たとえば、−９．２Ｖ）が外部印加選択回路２６、選択回路３６およびワード線ドライバ３９を介してメモリ部４２のワード線ＷＬに与えられる。メモリ部４２のウェルには、内部動作用正ポンプ回路１３からの電位ＶＰＷ（たとえば、７．５Ｖ）が外部印加選択回路２５、選択回路３５およびウェルドライバ４０を介して与えられる。また、メモリ部４２のソース線ＳＬには、内部動作用正ポンプ回路１３からの電位ＶＰＷ（たとえば、７．５Ｖ）が外部印加選択回路２５、選択回路３５およびソースドライバ４１を介して与えられる。なお、内部動作用正ポンプ回路１３の出力電位ＶＰＷのレベルは動作状態に応じて切換えられる（たとえば、プログラム動作時には９．７Ｖにされ、消去動作時には７．５Ｖにされる）。

図２は、図１に示した分周回路部３および内部動作用正ポンプ回路１２，１３の構成を示すブロック図である。図２において、分周回路部３は、分周回路５９および選択回路６０を含む。内部動作用正ポンプ回路１２は、インバータ５１、検出回路５２、クロックドライバ５３，５４、チャージポンプ５５，５６およびＡＮＤ回路５７，５８を含む。内部動作用正ポンプ回路１３は、インバータ６１、検出回路６２、クロックドライバ６３，６４、チャージポンプ６５，６６およびＡＮＤ回路６７，６８を含む。

分周回路５９は、活性化信号ＥＮ１が活性化レベルの「Ｈ」レベルの場合、クロック発生回路１からのクロック信号ＣＬＫを分周（周波数を低減）し、クロック信号ＣＬＫ１を生成する。一方、活性化信号ＥＮ１が非活性化レベルの「Ｌ」レベルの場合、クロック発生回路１からのクロック信号ＣＬＫをそのままクロック信号ＣＬＫ２として出力する。選択回路６０は、活性化信号ＥＮ１が活性化レベルの「Ｈ」レベルの場合、分周回路５９からのクロック信号ＣＬＫ１を選択し、クロック信号ＣＬＫＤとして出力する。一方、活性化信号ＥＮ１が非活性化レベルの「Ｌ」レベルの場合、分周回路５９からのクロック信号ＣＬＫ２を選択し、クロック信号ＣＬＫＤとして出力する。インバータ５１は、クロック信号ＣＬＫＤの論理レベルを反転して出力する。インバータ６１は、クロック信号ＣＬＫの論理レベルを反転して出力する。

図３は、検出回路５２の構成を示す回路図である。図３において、この検出回路５２は、抵抗素子７１，７２、比較回路７３および定電流源７４を含む。出力ノードＮ１からの電位ＶＰＢは、抵抗素子７１，７２で分圧され、分圧電位ＶＰＢＤとして比較回路７３の負入力端子に与えられる。比較回路７３の正入力端子には、電位ＶＰＢの目標レベルに相応する電位である基準電位ＶＲＥＦが与えられる。比較回路８３の接地端子と接地電位ＧＮＤのラインとの間には、定電流源７４が接続される。

比較回路７３は、分圧電位ＶＰＢＤを基準電位ＶＲＥＦと比較し、分圧電位ＶＰＢＤが基準電位ＶＲＥＦよりも低い場合は出力検知信号ＰＥＢを「Ｈ」レベルにし、分圧電位ＶＰＢＤが基準電位ＶＲＥＦよりも高い場合は出力検知信号ＰＥＢを「Ｌ」レベルにする。このような構成により、検出回路５２は、基準電位発生回路２からの基準電位ＶＲＥＦおよび出力ノードＮ１からの電位ＶＰＢに基づいて、検知信号ＰＥＢをＡＮＤ回路５７，５８に出力する。

図２に戻って、検出回路６２の構成および動作は、図３に示した検出回路５２と同様であり、基準電位発生回路２からの基準電位ＶＲＥＦおよび出力ノードＮ２からの電位ＶＰＷに基づいて、検知信号ＰＥＷをＡＮＤ回路６７，６８に出力する。

ＡＮＤ回路５７，５８は、外部からの活性化信号ＥＮ２、および検出回路５２からの検知信号ＰＥＢを受ける。ＡＮＤ回路５７の出力信号はクロックドライバ５３に与えられるＡＮＤ回路５８の出力信号はクロックドライバ５４に与えられる。ＡＮＤ回路６７は、外部からの活性化信号ＥＮ３、および検出回路６２からの検知信号ＰＥＷを受ける。ＡＮＤ回路６７の出力信号はクロックドライバ６３に与えられる。ＡＮＤ回路６８は、外部からの活性化信号ＥＮ４、および検出回路６２からの検知信号ＰＥＷを受ける。ＡＮＤ回路６８の出力信号はクロックドライバ６４に与えられる。

クロックドライバ５３は、ＡＮＤ回路５７の出力信号が「Ｈ」レベルの場合に活性化され、分周回路部３からのクロック信号ＣＬＫＤを電流増幅し、４相クロック信号φＡ１〜φＡ４を生成してチャージポンプ５５に与える。一方、ＡＮＤ回路５７の出力信号が「Ｌ」レベルの場合は非活性化され、分周回路部３からのクロック信号ＣＬＫＤを伝達しない。

図４は、クロックドライバ５３の単位回路の構成を詳細に示す回路図である。図４において、このクロックドライバ５３の単位回路は、スイッチ回路８１〜８４、ＰチャネルＭＯＳトランジスタ群８５，８７およびＮチャネルＭＯＳトランジスタ群８６，８８を含む。

スイッチ回路８１〜８４は、外部からの選択信号ＳＥＬによって制御される。選択信号ＳＥＬは、外部電源電位ＥＸＶＤＤが低い場合（たとえば、１．８Ｖ）に「Ｌ」レベルにされ、外部電源電位ＥＸＶＤＤが高い場合（たとえば、３．０Ｖ）に「Ｈ」レベルにされる。スイッチ回路８１は、選択信号ＳＥＬが「Ｌ」レベルの場合、接地電位ＧＮＤのラインとノードＮ１２とを接続する。一方、選択信号ＳＥＬが「Ｈ」レベルの場合、ノードＮ１１とノードＮ１２とを接続する。スイッチ回路８２は、選択信号ＳＥＬが「Ｌ」レベルの場合、出力ノードＮ１４と出力ノードＮ１８とを切離す。一方、選択信号ＳＥＬが「Ｈ」レベルの場合、出力ノードＮ１４と出力ノードＮ１８とを接続する。スイッチ回路８３は、選択信号ＳＥＬが「Ｌ」レベルの場合、ノードＮ１１とノードＮ１５とを接続する。一方、選択信号ＳＥＬが「Ｈ」レベルの場合、接地電位ＧＮＤのラインとノードＮ１５とを接続する。スイッチ回路８４は、選択信号ＳＥＬが「Ｌ」レベルの場合、出力ノードＮ１７と出力ノードＮ１８とを接続する。一方、選択信号ＳＥＬが「Ｈ」レベルの場合、出力ノードＮ１７と出力ノードＮ１８とを切離す。

ＰチャネルＭＯＳトランジスタ群８５は、ＰチャネルＭＯＳトランジスタ９１，９２および複数のＰチャネルＭＯＳトランジスタ１０１を含む。ＮチャネルＭＯＳトランジスタ群８６は、ＮチャネルＭＯＳトランジスタ９３，９４および複数のＮチャネルＭＯＳトランジスタ１０２を含む。ＰチャネルＭＯＳトランジスタ１０１とＮチャネルＭＯＳトランジスタ１０２の数は同じである。

ＰチャネルＭＯＳトランジスタ９１，９２は、それぞれ外部電源電位ＥＸＶＤＤのライ
ンとノードＮ１３との間に接続される。ＮチャネルＭＯＳトランジスタ９３，９４は、ノードＮ１３と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ９１およびＮチャネルＭＯＳトランジスタ９４のゲートは、ともにノードＮ１２に接続される。ＰチャネルＭＯＳトランジスタ９２およびＮチャネルＭＯＳトランジスタ９３のゲートは、ともにＡＮＤ回路５７の出力信号を受ける。ＰチャネルＭＯＳトランジスタ１０１およびＮチャネルＭＯＳトランジスタ１０２は、外部電源電位ＥＸＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ１０１およびＮチャネルＭＯＳトランジスタ１０２の複数組は、それぞれインバータを構成している。これらの複数のインバータは、ノードＮ１３と出力ノードＮ１４との間に直列接続される。

ＰチャネルＭＯＳトランジスタ群８７は、ＰチャネルＭＯＳトランジスタ９５，９６および複数のＰチャネルＭＯＳトランジスタ１０３を含む。ＮチャネルＭＯＳトランジスタ群８８は、ＮチャネルＭＯＳトランジスタ９７，９８および複数のＮチャネルＭＯＳトランジスタ１０４を含む。ＰチャネルＭＯＳトランジスタ１０３とＮチャネルＭＯＳトランジスタ１０４の数は同じである。

ＰチャネルＭＯＳトランジスタ９５，９６は、それぞれ外部電源電位ＥＸＶＤＤのラインとノードＮ１６との間に接続される。ＮチャネルＭＯＳトランジスタ９７，９８は、ノードＮ１６と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ９５およびＮチャネルＭＯＳトランジスタ９８のゲートは、ともにノードＮ１５に接続される。ＰチャネルＭＯＳトランジスタ９６およびＮチャネルＭＯＳトランジスタ９７のゲートは、ともにＡＮＤ回路５７の出力信号を受ける。ＰチャネルＭＯＳトランジスタ１０３およびＮチャネルＭＯＳトランジスタ１０４は、外部電源電位ＥＸＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ１０３およびＮチャネルＭＯＳトランジスタ１０４の複数組は、それぞれインバータを構成している。これらの複数のインバータは、ノードＮ１６と出力ノードＮ１７との間に直列接続される。

なお、ＰチャネルＭＯＳトランジスタ９１，９２，１０１およびＮチャネルＭＯＳトランジスタ９３，９４，１０２は酸化膜が厚く、外部電源電位ＥＸＶＤＤが高い場合（たとえば、３Ｖ）に適している。ＰチャネルＭＯＳトランジスタ９５，９６，１０３およびＮチャネルＭＯＳトランジスタ９７，９８，１０４は酸化膜が薄く、外部電源電位ＥＸＶＤＤが低い場合（たとえば、１．８Ｖ）に適している。このように、酸化膜の厚いトランジスタで構成されるトランジスタ群８５，８６と酸化膜の薄いトランジスタで構成されるトランジスタ群８７，８８とを設け、外部電源電位ＥＸＶＤＤのレベルに応じてトランジスタ群を選択的に使用する。

すなわち、外部電源電位ＥＸＶＤＤが高い場合（たとえば、３Ｖ）は選択信号ＳＥＬが「Ｈ」レベルにされ、クロック信号ＣＬＫＤは、ＰチャネルＭＯＳトランジスタ群８５およびＮチャネルＭＯＳトランジスタ群８６で構成される複数段のインバータを介して、出力ノードＮ１８からクロック信号φＡ１として出力される。一方、外部電源電位ＥＸＶＤＤが低い場合（たとえば、１．８Ｖ）は選択信号ＳＥＬが「Ｌ」レベルにされ、クロック信号ＣＬＫＤは、ＰチャネルＭＯＳトランジスタ群８７およびＮチャネルＭＯＳトランジスタ群８８で構成される複数段のインバータを介して、出力ノードＮ１８からクロック信号φＡ１として出力される。

図５は、図４に示したＰチャネルＭＯＳトランジスタ群８７およびＮチャネルＭＯＳトランジスタ群８８の構成をより詳細に示す回路図である。図５を参照して、ＰチャネルＭＯＳトランジスタ９５，９６，１０３のゲートにスイッチ回路１０５，１０７，１１２が設けられる。ＰチャネルＭＯＳトランジスタ９５，９６，１０３のドレインにスイッチ回路１０６，１０８，１１３が設けられる。ＮチャネルＭＯＳトランジスタ９７，１０４のドレインにスイッチ回路１０９，１１４が設けられる。ＮチャネルＭＯＳトランジスタ９７，９８，１０４のゲートにスイッチ回路１１０，１１１，１１５が設けられる。スイッチ回路１０５〜１１５は、選択信号ＳＥＬによって制御される。

選択信号ＳＥＬが「Ｌ」レベルの場合（外部電源電位ＥＸＶＤＤが低い場合）、スイッチ回路１０５は、ノードＮ１５とＰチャネルＭＯＳトランジスタ９５のゲートとを接続する。スイッチ回路１０６は、ＰチャネルＭＯＳトランジスタ９５のドレインとノードＮ１６とを接続する。スイッチ回路１０７は、ＡＮＤ回路５７の出力ノードとＰチャネルＭＯＳトランジスタ９６のゲートとを接続する。スイッチ回路１０８は、ＰチャネルＭＯＳトランジスタ９６のドレインとノードＮ１６とを接続する。スイッチ回路１０９は、ノードＮ１６とＮチャネルＭＯＳトランジスタ９７のドレインとを接続する。スイッチ回路１１０は、ＡＮＤ回路５７の出力ノードとＮチャネルＭＯＳトランジスタ９７のゲートとを接続する。スイッチ回路１１１は、ノードＮ１５とＮチャネルＭＯＳトランジスタ９８のゲートとを接続する。したがって、ＡＮＤ回路５７の出力信号が「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ９６が非導通になり、ＮチャネルＭＯＳトランジスタ９７が導通するため、ノードＮ１５に伝達されたクロック信号は論理レベルが反転されてノードＮ１６に与えられる。ＡＮＤ回路５７の出力信号が「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ９６が導通し、ＮチャネルＭＯＳトランジスタ９７が非導通になるため、ノードＮ１６が「Ｈ」レベルに固定され、ノードＮ１５に伝達されたクロック信号はノードＮ１６には伝達されない。

一方、選択信号ＳＥＬが「Ｈ」レベルの場合（外部電源電位ＥＸＶＤＤが高い場合）、スイッチ回路１０５は、外部電源電位ＥＸＶＤＤのラインとＰチャネルＭＯＳトランジスタ９５のゲートとを接続する。スイッチ回路１０６は、ＰチャネルＭＯＳトランジスタ９５のドレインと外部電源電位ＥＸＶＤＤのラインとを接続する。スイッチ回路１０７は、外部電源電位ＥＸＶＤＤのラインとＰチャネルＭＯＳトランジスタ９６のゲートとを接続する。スイッチ回路１０８は、ＰチャネルＭＯＳトランジスタ９６のドレインと外部電源電位ＥＸＶＤＤのラインとを接続する。スイッチ回路１０９は、接地電位ＧＮＤのラインとＮチャネルＭＯＳトランジスタ９７のドレインとを接続する。スイッチ回路１１０は、接地電位ＧＮＤのラインとＮチャネルＭＯＳトランジスタ９７のゲートとを接続する。スイッチ回路１１１は、接地電位ＧＮＤのラインとＮチャネルＭＯＳトランジスタ９８のゲートとを接続する。

このように、ＰチャネルＭＯＳトランジスタ９５，９６のソースとドレインとゲートが、ともに外部電源電位ＥＸＶＤＤのラインに接続される。また、ＮチャネルＭＯＳトランジスタ９７のドレインとゲート、およびＮチャネルＭＯＳトランジスタ９８のソースとゲートが、ともに接地電位ＧＮＤのラインに接続される。したがって、ＰチャネルＭＯＳトランジスタ９５，９６およびＮチャネルＭＯＳトランジスタ９７，９８は非導通にされ、高い外部電源電位ＥＸＶＤＤによってＭＯＳトランジスタが劣化するのが防止される。

また、選択信号ＳＥＬが「Ｌ」レベルの場合（外部電源電位ＥＸＶＤＤが低い場合）、スイッチ回路１１２は、ノードＮ１６とＰチャネルＭＯＳトランジスタ１０３のゲートとを接続する。スイッチ回路１１３は、ＰチャネルＭＯＳトランジスタ１０３のドレインとノードＮ２１とを接続する。スイッチ回路１１４は、ノードＮ２１とＮチャネルＭＯＳトランジスタ１０４のドレインとを接続する。スイッチ回路１１５は、ノードＮ１６とＮチャネルＭＯＳトランジスタ１０４のゲートとを接続する。したがって、ノードＮ１６に伝達されたクロック信号は論理レベルが反転されてノードＮ２１に与えられる。

一方、選択信号ＳＥＬが「Ｈ」レベルの場合（外部電源電位ＥＸＶＤＤが高い場合）、スイッチ回路１１２は、外部電源電位ＥＸＶＤＤのラインとＰチャネルＭＯＳトランジスタ１０３のゲートとを接続する。スイッチ回路１１３は、ＮチャネルＭＯＳトランジスタ１０３のドレインと外部電源電位ＥＸＶＤＤのラインとを接続する。スイッチ回路１１４は、接地電位ＧＮＤのラインとＮチャネルＭＯＳトランジスタ１０４のドレインとを接続する。スイッチ回路１１５は、接地電位ＧＮＤのラインとＮチャネルＭＯＳトランジスタ１０４のゲートとを接続する。

このように、ＰチャネルＭＯＳトランジスタ１０３のソースとドレインとゲートが、ともに外部電源電位ＥＸＶＤＤのラインに接続される。また、ＮチャネルＭＯＳトランジスタ１０４のソースとドレインとゲートが、ともに接地電位ＧＮＤのラインに接続される。したがって、ＰチャネルＭＯＳトランジスタ１０３およびＮチャネルＭＯＳトランジスタ１０４は非導通にされ、高い外部電源電位ＥＸＶＤＤによってＭＯＳトランジスタが劣化するのが防止される。

以上のような構成により、ＰチャネルＭＯＳトランジスタ群８７およびＮチャネルＭＯＳトランジスタ群８８に含まれるＭＯＳトランジスタは、外部電源電位ＥＸＶＤＤが高い場合は外部電源電位ＥＸＶＤＤがＭＯＳトランジスタに印加されないようにスイッチングされるため、ＭＯＳトランジスタが劣化するのが防止される。

なお、ここでは、スイッチ回路８１〜８４，１０５〜１１５が選択信号ＳＥＬによって切換えられるスイッチ回路である場合について説明したが、スイッチ回路８１〜８４，１０５〜１１５は、マスクを変えることによってＡＬ（アルミニウム）配線経路が切換えられる切換回路であってもよい。

図６は、図４に示したＰチャネルＭＯＳトランジスタ群８５，８７およびＮチャネルＭＯＳトランジスタ群８６，８８の配置を説明するためのレイアウト図である。図６において、Ｎウェル領域１２１は外部電源電位ＥＸＶＤＤのラインに接続され、Ｐウェル領域１２２は接地電位ＧＮＤのラインに接続される。

Ｎウェル領域１２１には、ＰＭＯＳ領域１２３，１２４が配置される。ＰＭＯＳ領域１２３には、図４に示したＰチャネルＭＯＳトランジスタ９１，９２および複数のＰチャネルＭＯＳトランジスタ１０１が配置される。ＰＭＯＳ領域１２４には、図４に示したＰチャネルＭＯＳトランジスタ９５，９６および複数のＰチャネルＭＯＳトランジスタ１０３が配置される。

Ｐウェル領域１２２上には、ＮＭＯＳ領域１２５，１２６が配置される。ＮＭＯＳ領域１２５には、図４に示したＮチャネルＭＯＳトランジスタ９３，９４および複数のＮチャネルＭＯＳトランジスタ１０２が配置される。ＮＭＯＳ領域１２６には、図４に示したＮチャネルＭＯＳトランジスタ９７，９８および複数のＮチャネルＭＯＳトランジスタ１０４が配置される。

従来のクロックドライバでは、Ｎウェル領域１２１が２つに分離され、ＰＭＯＳ領域１２３とＰＭＯＳ領域１２４は別々のＮウェル領域上に配置されていた。これは、ＰチャネルＭＯＳトランジスタ群８７およびＮチャネルＭＯＳトランジスタ群８８にスイッチ回路１０５〜１１５が設けられていなかったためである。この場合、外部電源電位ＥＸＶＤＤが高いとき、ノードＮ１５が「Ｌ」レベルにされるため、ＰチャネルＭＯＳトランジスタ９５が導通する。このように、酸化膜が薄いＰチャネルＭＯＳトランジスタ９５が高い外部電源電位ＥＸＶＤＤを受けるため、トランジスタが劣化する可能性がある。したがって、ＰＭＯＳ領域１２３が配置されるＮウェル領域と、ＰＭＯＳ領域１２４が配置されるＮウェル領域とを分離していた。これにより、ＰＭＯＳ領域１２３が配置されるＮウェル領域には高い外部電源電位ＥＸＶＤＤＨを印加し、ＰＭＯＳ領域１２４が配置されるＮウェル領域には低い内部電源電位ＥＸＶＤＤＬを印加することができる。しかし、このような構成の場合、２つのＮウェル領域の境界部分にスペースが必要となるため、クロックドライバのレイアウト面積が大きくなっていた。

そこで、この実施の形態では、ＰチャネルＭＯＳトランジスタ群８７およびＮチャネルＭＯＳトランジスタ群８８にスイッチ回路１０５〜１１５を設け、１つのＮウェル領域１２１上にＰＭＯＳ領域１２３，１２４を配置する。したがって、クロックドライバのレイアウト面積が低減される。

なお、図６に示したレイアウト図は、図４に示したクロックドライバ５３の単位回路のトランジスタの配置を示す図であり、クロックドライバ５３にはこの単位回路が複数設けられる。たとえば、チャージポンプ５５が１０段構成である場合、この単位回路はポンプ部の段数の２倍、すなわち２０個設けられる。したがって、この実施の形態では、クロックドライバの単位回路毎のレイアウト面積が低減される結果、クロックドライバ全体のレイアウト面積が大幅に低減される。

図２に戻って、クロックドライバ５４，６３，６４の構成および動作は、クロックドライバ５３と同様である。クロックドライバ５４は、ＡＮＤ回路５８の出力信号が「Ｈ」レベルの場合に活性化され、インバータ５１の出力クロック信号を電流増幅し、４相クロック信号／φＡ１〜／φＡ４を生成してチャージポンプ５６に与える。一方、ＡＮＤ回路５８の出力信号が「Ｌ」レベルの場合は非活性化され、インバータ５１の出力クロック信号を伝達しない。クロックドライバ６３は、ＡＮＤ回路６７の出力信号が「Ｈ」レベルの場合に活性化され、クロック発生回路１からのクロック信号ＣＬＫを電流増幅し、４相クロック信号φＢ１〜／φＢ４を生成してチャージポンプ６５に与える。一方、ＡＮＤ回路６７の出力信号が「Ｌ」レベルの場合は非活性化され、クロック発生回路１からのクロック信号ＣＬＫを伝達しない。クロックドライバ６４は、ＡＮＤ回路６８の出力信号が「Ｈ」レベルの場合に活性化され、インバータ６１の出力クロック信号を電流増幅し、４相クロック信号／φＢ１〜／φＢ４を生成してチャージポンプ６６に与える。一方、ＡＮＤ回路６８の出力信号が「Ｌ」レベルの場合は非活性化され、インバータ６１の出力クロック信号を伝達しない。

チャージポンプ５５は、クロックドライバ５３からのクロック信号φＡ１〜φＡ４によって駆動され、電位ＶＰＢを生成して出力ノードＮ１に与える。チャージポンプ５６は、クロックドライバ５４からのクロック信号／φＡ１〜／φＡ４によって駆動され、電位ＶＰＢを生成して出力ノードＮ１に与える。チャージポンプ６５は、クロックドライバ６３からのクロック信号φＢ１〜φＢ４によって駆動され、電位ＶＰＷを生成して出力ノードＮ２に与える。チャージポンプ６６は、クロックドライバ６４からのクロック信号／φＢ１〜／φＢ４によって駆動され、電位ＶＰＷを生成して出力ノードＮ２に与える。

ここで、チャージポンプ６５の構成および動作について詳細に説明する。図７は、チャージポンプ６５の構成を示す回路図である。図７において、このチャージポンプ６５は、ＮチャネルＭＯＳトランジスタ１３１〜１５１およびキャパシタ１６１〜１８０を含む。

ＮチャネルＭＯＳトランジスタ１３１〜１４０は、外部電源電位ＥＸＶＤＤのラインとノードＮ５１との間に直列接続される。ＮチャネルＭＯＳトランジスタ１３１〜１４０のゲートは、それぞれノードＮ３１〜Ｎ４０に接続される。ＮチャネルＭＯＳトランジスタ１４１〜１５０は、それぞれノードＮ４１〜Ｎ５０とノードＮ３１〜Ｎ４０との間に接続される。ＮチャネルＭＯＳトランジスタ１４１〜１５０のゲートは、それぞれノードＮ４２〜Ｎ５１に接続される。ＮチャネルＭＯＳトランジスタ１５１は、そのドレインおよびゲートがノードＮ５１に接続され、ダイオードを構成している。ＮチャネルＭＯＳトランジスタ１５１のソースからは、電位ＶＰＷが出力される。

奇数番目のキャパシタ１６１〜１６９は、その一方電極がクロックドライバ６３からのクロック信号φＢ２を受け、その他方電極が奇数番目のノードＮ３１〜Ｎ３９に接続される。偶数番目のキャパシタ１６２〜１７０は、その一方電極がクロックドライバ６３からのクロック信号φＢ４を受け、その他方電極が偶数番目のノードＮ３２〜Ｎ４０に接続される。奇数番目のキャパシタ１７１〜１７９は、その一方電極がクロックドライバ６３からのクロック信号φＢ３を受け、その他方電極が偶数番目のノードＮ４２〜Ｎ５０に接続される。偶数番目のキャパシタ１７２〜１８０は、その一方電極がクロックドライバ６３からのクロック信号φＢ１を受け、その他方電極が奇数番目のノードＮ４３〜Ｎ５１に接続される。このように、チャージポンプ６５は、１０段のポンプ構成となっている。

図８は、図７に示したチャージポンプ６５のノードＮ３１〜Ｎ４０の電位をリセットするための構成を示す回路図である。図８において、チャージポンプ６５は、さらに、インバータ１８１、ＰチャネルＭＯＳトランジスタ１８２，１８３およびＮチャネルＭＯＳトランジスタ１８４，１８５、１９１〜２００を含む。

ＰチャネルＭＯＳトランジスタ１８２およびＮチャネルＭＯＳトランジスタ１８４は、電位ＶＰＰ（通常動作用正ポンプ回路１１の出力電位）のラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ１８２のゲートは、出力ノードＮ６２に接続される。ＮチャネルＭＯＳトランジスタ１８４のゲートは、インバータ１８１を介して外部からのリセット信号ＲＳを受ける。ＰチャネルＭＯＳトランジスタ１８３およびＮチャネルＭＯＳトランジスタ１８５は、電位ＶＰＰ（通常動作用正ポンプ回路１１の出力電位）のラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ１８３のゲートは、ノードＮ６１に接続される。ＮチャネルＭＯＳトランジスタ１８５のゲートは、外部からのリセット信号ＲＳを受ける。

ＮチャネルＭＯＳトランジスタ１９１〜２００は、それぞれ図７に示したノードＮ３１〜Ｎ４０と外部電源電位ＥＸＶＤＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ１９１〜２００のゲートは、出力ノードＮ６１に共通接続される。

図９は、チャージポンプ６５の動作を説明するためのタイムチャートである。図９において、クロック信号φＢ１〜φＢ４は、クロックドライバ６３から与えられる信号である。

ここで、このタイムチャートを用いて、図７の１０段目のポンプ部の動作について説明する。時刻ｔ０から時刻ｔ１までの期間において、クロック信号φＢ１，φＢ２が「Ｈ」レベルにされ、ノードＮ４９の電荷がノードＮ５０に転送され、ノードＮ５０が高電位に充電される。時刻ｔ１において、クロック信号φＢ２が「Ｌ」レベルに立下げられたことに応じて、ＮチャネルＭＯＳトランジスタ１３９が非導通になり、ノードＮ４９とノードＮ５０とが電気的に切離される。次いで、時刻ｔ２において、クロック信号φＢ３が「Ｈ」レベルに立上げられたことに応じて、ノードＮ５０の電位が上昇する。このとき、クロック信号φＢ１が「Ｈ」レベルであることに応じて、ＮチャネルＭＯＳトランジスタ１５０が導通しているため、ノードＮ５０の電荷がノードＮ４０に転送され、ノードＮ４０が高電位に充電される。時刻ｔ３において、クロック信号φＢ１が「Ｌ」レベルに立下げられたことに応じて、ＮチャネルＭＯＳトランジスタ１５０が非導通になり、ノードＮ５０とノードＮ４０とが電気的に切離される。次いで、時刻ｔ４において、クロック信号φＢ４が「Ｈ」レベルにたちあげられたことに応じて、ＮチャネルＭＯＳトランジスタ１４０が導通する。このとき、高電位に充電されていたノードＮ４０の電位がさらに上昇するため、ＮチャネルＭＯＳトランジスタ１４０の転送能力が高くなり、ＮチャネルＭＯＳトランジスタ１４０のしきい値電圧の影響を受けずに、ノードＮ５０の電荷がノードＮ５１に転送される。１段目から９段目までのポンプ部の動作も同様であり、ノードＮ４１〜Ｎ５１の電位は順に上昇する。

ダイオードを構成しているＮチャネルＭＯＳトランジスタ１５１のしきい値電圧をＶｔｈとすると、ノードＮ５１の電位、すなわち１０段目のポンプ部の出力電位は（ＶＰＷ＋Ｖｔｈ）となる。したがって、ｉ段目のポンプ部の出力電位をＶｉとすると、次式が成立する。

Ｖｉ＝ＥＸＶＤＤ＋ｉ（ＶＰＷ＋Ｖｔｈ−ＥＸＶＤＤ）／１０ …（１）
各段のポンプ部のノードＮ３１〜Ｎ４０は、各段のポンプ部の出力電位Ｖｉよりも高電位にされる。ここで、内部動作用正ポンプ回路１３のポンプ動作を、一旦停止させた後再開させる場合について考える。すなわち、図１を参照して、外部印加回路２３が通常動作用正ポンプ回路１１の出力電位ＶＰＰ（たとえば、５．５Ｖ）を選択出力し、外部印加回路２５が内部動作用正ポンプ回路１３の出力電位ＶＰＷ（たとえば、９．７Ｖ）を選択出力している状態において、内部動作用正ポンプ回路１３のポンプ動作を停止するとともに、リセット回路３０が外部印加選択回路２４の出力ノードに外部印加選択回路２３の出力電位ＶＰＰ（たとえば、５．５Ｖ）を与える。その後、内部動作用正ポンプ回路１３の動作を再開させて、内部動作用正ポンプ回路１３から電位ＶＰＷ（たとえば、９．７Ｖ）を再び生成させる。

図７を参照して、この場合、チャージポンプ６５の出力電位は、ＶＰＷ（たとえば、９．７Ｖ）からＶＰＰ（たとえば、５．５Ｖ）にリセットされる。このとき、ノードＮ５１は高電位（たとえば、５．５Ｖ＋Ｖｔｈ）にされている。ノードＮ４０には高電位が残っているので、ＮチャネルＭＯＳトランジスタ１４０は導通し、ノードＮ５０はノードＮ５１と同じ高電位（たとえば、５．５Ｖ＋Ｖｔｈ）にされる。ＮチャネルＭＯＳトランジスタ１５０は、そのゲートがノードＮ５１の高電位を受けて導通している。したがって、チャージポンプ６５の出力電位がＶＰＷ（たとえば、９．７Ｖ）からＶＰＰ（たとえば、５．５Ｖ）にリセットされたときに、ノードＮ４０の電位はカップリングよって低下するが、ノードＮ４０には外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）以上の高電位が残ったままとなる。９段目のポンプ部も１０段目のポンプ部と同様であり、ノードＮ４９はノードＮ５０と同じ高電位にされ、ノード３９には外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）以上の高電位が残ったままとなる。初段側のポンプ部にはもともと高電位が印加されないので、チャージポンプ６５の出力電位がＶＰＷ（たとえば、９．７Ｖ）からＶＰＰ（たとえば、５．５Ｖ）にリセットされたときに、ノードＮ３１，Ｎ３２，…の電位はカップリングによって低下し、ノードＮ３１，Ｎ３２，…の電位は外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）よりも低くなる。

この状態から、内部動作用正ポンプ回路１３の動作を再開させて、内部動作用正ポンプ回路１３から正電位ＶＰＷ（たとえば、９．７Ｖ）を再び生成させた場合、９段目および１０段目のポンプ部のノードＮ３９，Ｎ４０には外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）よりも高い電位が残っているので、ＮチャネルＭＯＳトランジスタ１３９，１４０は導通していて整流作用がない。すなわち、後段側のポンプ部はポンプ動作ができないためチャージポンプ６５のポンプ能力が低下する。このような不具合を防止するために、図８に示す回路が設けられている。

図８を参照して、リセット信号ＲＳは、内部動作用正ポンプ回路１３が動作している場合に「Ｈ」レベルにされ、停止している場合に「Ｌ」レベルにされる信号である。リセット信号ＲＳが「Ｈ」レベルの場合、ＮチャネルＭＯＳトランジスタ１８４が非導通になり、ＮチャネルＭＯＳトランジスタ１８５が導通する。これに応じて、出力ノードＮ６２が「Ｌ」レベルにされ、ＰチャネルＭＯＳトランジスタ１８２が導通する。このため、ノードＮ６１が「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ１８３が非導通になる。このとき、出力ノードＮ６２が「Ｌ」レベルにされたことに応じて、ＮチャネルＭＯＳトランジスタ１９１〜２００は非導通になる。

一方、リセット信号ＲＳが「Ｌ」レベルの場合、ＮチャネルＭＯＳトランジスタ１８４が導通し、ＮチャネルＭＯＳトランジスタ１８５が非導通になる。これに応じて、ノードＮ６１が「Ｌ」レベルにされ、ＰチャネルＭＯＳトランジスタ１８３が導通する。このため、出力ノードＮ６２が「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ１８２が非導通になる。このとき、出力ノードＮ６２が「Ｈ」レベルにされたことに応じて、ＮチャネルＭＯＳトランジスタ１９１〜２００は導通する。したがって、ノードＮ３１〜Ｎ４０の電位は、外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）にリセットされる。このため、内部動作用正ポンプ回路１３の動作を再開させて、内部動作用正ポンプ回路１３から正電位ＶＰＷ（たとえば、９．７Ｖ）を再び生成させた場合、９段目および１０段目のポンプ部のノードＮ３９，Ｎ４０には外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）よりも高い電位が残っていないので、ＮチャネルＭＯＳトランジスタ１３９，１４０の整流作用は回復している。すなわち、後段側のポンプ部はポンプ動作しないという不具合が解消され、チャージポンプ６５のポンプ能力の低下が防止される。

次に、図１に戻って、内部動作用正ポンプ回路１２，１３によって、メモリ部４２のビット線ＢＬおよびワード線ＷＬの電位が制御される動作について説明する。図１０は、メモリ部４２のビット線ＢＬおよびワード線ＷＬの電位変化を示すタイムチャートである。図１０において、通常動作期間はリード動作などの通常動作を行なう期間であり、内部動作期間はプログラム動作などの内部動作を行なう期間であり、準備期間は通常動作状態から内部動作状態に遷移する準備を行なう期間である。

図１、図２および図１０を参照して、時刻ｔ１０までの通常動作期間において、通常動作用正ポンプ回路１１は、正電位ＶＰＰ（たとえば、５．５Ｖ）を生成する。外部印加選択回路２３は、通常動作用正ポンプ回路１１からの電位ＶＰＰを選択出力している。選択回路３４は、外部印加選択回路２３の出力電位ＶＰＰを選択してワード線ドライバ３９に与える。メモリ部４２のワード線ＷＬの電位は、ワード線ドライバ３９によってＶＰＰにされる。また、内部動作用正ポンプ回路１２，１３は非活性化されている。リセット回路２９は、外部印加選択回路２４の出力ノードに外部印加選択回路２３の出力電位ＶＰＰよりもトランジスタのしきい値電圧Ｖｔｈだけ低い電位（ＶＰＰ−Ｖｔｈ）を与える。メモリ部４２のビット線ＢＬの電位は、書込回路３８によって（ＶＰＰ−Ｖｔｈ）にされる。

時刻ｔ１０において、活性化信号ＥＮ１〜ＥＮ４が活性化レベルの「Ｈ」レベルにされる。活性化信号ＥＮ１が活性化レベルの「Ｈ」レベルにされたことに応じて、分周回路部３は、クロック発生回路１からのクロック信号ＣＬＫを分周して、クロック信号ＣＬＫＤを出力する。また、活性化信号ＥＮ２〜ＥＮ４が活性化レベルの「Ｈ」レベルにされたことに応じて、内部動作用正ポンプ回路１２，１３が活性化される。外部印加選択回路２４は、内部動作用正ポンプ回路１２の出力電位を選択出力している。外部印加選択回路２５は、内部動作用正ポンプ回路１３の出力電位を選択して書込回路３８に出力している。リセット回路２９，３０は、内部動作用正ポンプ回路１２，１３が活性化されているのでリセット動作を行なわない。選択回路３４は、外部印加選択回路２５の出力電位を選択してワード線ドライバ３９に与える。メモリ部４２のワード線ＷＬには、内部動作用正ポンプ回路１３の出力電位が与えられる。また、メモリ部４２のビット線ＢＬには、内部動作用正ポンプ回路１２の出力電位が与えられる。この時刻ｔ１０から時刻ｔ１１までの期間は、通常動作期間から内部動作期間に遷移するための準備期間である。

時刻ｔ１１において、ワード線ＷＬの電位は内部動作用正ポンプ回路１３によって所定の電位ＶＰＷ（たとえば、９．７Ｖ）にされ、ビット線ＢＬの電位は内部動作用正ポンプ回路１２によって所定の電位ＶＰＢ（たとえば、５．１Ｖ）にされる。また、時刻ｔ１１に活性化信号ＥＮ１，ＥＮ４が非活性化レベルの「Ｌ」レベルにされる。活性化信号ＥＮ１が非活性化レベルの「Ｌ」レベルにされたことに応じて、分周回路部３は、クロック発生回路１からのクロック信号ＣＬＫを分周せずに、クロック信号ＣＬＫＤとして出力する。このため、内部動作用正ポンプ回路１２の駆動能力は大きくなる。また、活性化信号ＥＮ４が非活性化レベルの「Ｌ」レベルにされたことに応じて、内部動作用正ポンプ回路１３のクロックドライバ６４が非活性化される。このため、内部動作用正ポンプ回路１３の駆動能力は半減する。

時刻ｔ１２において、活性化信号ＥＮ２，ＥＮ３が非活性化レベルの「Ｌ」レベルにされる。これに応じて、内部動作用正ポンプ回路１２，１３が非活性化される。また、選択回路３４は、外部印加選択回路２３の出力電位ＶＰＰを選択してワード線ドライバ３９に与える。メモリ部４２のワード線ＷＬの電位は、ワード線ドライバ３９によってＶＰＰにされる。リセット回路２９は、外部印加選択回路２４の出力ノードに外部印加選択回路２３の出力電位ＶＰＰよりもトランジスタのしきい値電圧Ｖｔｈだけ低い電位（ＶＰＰ−Ｖｔｈ）を与える。メモリ部４２のビット線ＢＬの電位は、書込回路３８によって（ＶＰＰ−Ｖｔｈ）にされる。

このように、時刻ｔ１１に内部動作用正ポンプ回路１２，１３の駆動能力を切換える。ワード線ＷＬは、所定の電位ＶＰＷ（たとえば９．７Ｖ）まで上げられた後は電流消費量が少なくなる。このため、時刻ｔ１１までは内部動作用正ポンプ回路１のクロックドライバ６３，６４およびチャージポンプ６５，６６が活性化され、時刻ｔ１１以降はクロックドライバ６３およびチャージポンプ６５のみが活性化される。また、ビット線ＢＬは、所定の電位ＶＰＢ（たとえば５．１Ｖ）まで上げられた後に大きな書込電流が必要となる。このため、時刻ｔ１１までは、分周回路部３によってクロック信号ＣＬＫが分周され、周波数の低いクロック信号ＣＬＫＤによって、ビット線ＢＬの電位が所定の電位ＶＰＢ（たとえば、５．５Ｖ）まで緩やかに立上げられる。ここで、クロック信号ＣＬＫＤの周波数を低くすることで、ビット線ＢＬの電位が所定の電位ＶＰＢよりも高くならないようにしている。時刻ｔ１１以降は、クロック信号ＣＬＫが分周されないため、周波数の高いクロック信号ＣＬＫＤによって、ビット線ＢＬの電位はＶＰＢに維持される。したがって、状態に応じてポンプ動作が適切に制御され、ワード線ＷＬの電位のリップルが抑えられる。また、ビット線ＢＬの書込電流のピーク値が抑えられる。

なお、図２を参照して、内部動作用正ポンプ回路１２にインバータ５１を設けているのは、クロックドライバ５３，５４に互いに相補なクロック信号を与えるためである。これにより、２つのチャージポンプ５５，５６は、交互に連続的に電圧を生成する。内部動作用正ポンプ回路１３も同様にインバータ６１が設けられ、２つのチャージポンプ６５，６６は、交互に連続的に電圧を生成する。このため、内部動作用ポンプ回路１２，１３の出力電位ＶＰＢ，ＶＰＷのリップルが抑えられる。

また、ここでは、内部動作用正ポンプ回路１２，１３が、それぞれクロックドライバおよびチャージポンプを２組ずつ設けた場合について説明したが、クロックドライバとチャージポンプの組の数は任意の複数でもよい。これらの数を変えることによって、ポンプ回路の駆動能力を変えることができる。

図１１は、図１に示した通常動作用正ポンプ回路１１の構成を示すブロック図である。図１１において、この通常動作用正ポンプ回路１１は、アクティブ用検出回路２０１、スタンバイ用検出回路２０２、クロック発生回路２０３、クロックドライバ２０４およびチャージポンプ２０５を含む。

アクティブ用検出回路２０１およびスタンバイ用検出回路２０２の構成および動作は、図３に示した検出回路５２と同様である。ただし、アクティブ用検出回路２０１には切換信号／ＳＷが与えられる。切換信号／ＳＷは、電流消費量の多いアクティブ時（内部回路が動作する動作状態）において活性化レベルの「Ｌ」レベルにされ、電流消費量の少ないスタンバイ時（内部回路が動作しない待機状態）において非活性化レベルの「Ｈ」レベルにされる。

アクティブ用検出回路２０１は、切換信号／ＳＷが活性化レベルの「Ｌ」レベルの場合、基準電位発生回路４からの基準電位ＶＲＥＦＳおよび出力ノードＮ７１からの電位ＶＰＰに基づいて、クロック発生回路２０３に検知信号ＰＥＡＣを出力する。すなわち、電位ＶＰＰが内部の抵抗素子で分圧された電位と基準電位ＶＲＥＦＳとを比較し、電位ＶＰＰが目標レベルよりも低い場合は出力検知信号ＰＥＡＣを「Ｈ」レベルにする。電圧ＶＰＰが目標レベルよりも高い場合は出力検知信号ＰＥＡＣを「Ｌ」レベルにする。また、切換信号／ＳＷが非活性化レベルの「Ｈ」レベルの場合、出力検知信号ＰＥＡＣを「Ｌ」レベルにする。

スタンバイ用検出回路２０２は、基準電位発生回路４からの基準電位ＶＲＥＦＳおよび出力ノードＮ７１からの電位ＶＰＰに基づいて、クロック発生回路２０３に検知信号ＰＥＳＴを出力する。すなわち、電位ＶＰＰが内部の抵抗素子で分圧された電位と基準電位ＶＲＥＦＳと比較し、電位ＶＰＰが目標レベルよりも低い場合は出力検知信号ＰＥＳＴを「Ｈ」レベルにする。電位ＶＰＰが目標レベルよりも高い場合は出力検知信号ＰＥＳＴを「Ｌ」レベルにする。

クロック発生回路２０３は、アクティブ用検出回路２０１およびスタンバイ用検出回路２０２からの検知信号ＰＥＡＣ，ＰＥＳＴに基づいて、アクティブ用クロック信号ＣＬＫＡＣ，スタンバイ用クロック信号ＣＬＫＳＴおよび共用クロック信号ＣＬＫＡＳを生成する。切換信号／ＳＷが「Ｌ」レベルの場合、アクティブ用検出回路２０１からの検知信号ＰＥＡＣに応答して、アクティブ用クロック信号ＣＬＫＡＣおよび共用クロック信号ＣＬＫＡＳを生成する。一方、切換信号／ＳＷが「Ｈ」レベルの場合、スタンバイ用検出回路２０２からの検知信号ＰＥＳＴに応答して、スタンバイ用クロック信号ＣＬＫＳＴおよび共用クロック信号ＣＬＫＡＳを生成する。

クロックドライバ２０４の構成および動作は、図２に示したクロックドライバ５３，５４，６３，６４と同様である。クロックドライバ２０４は、切換信号／ＳＷが「Ｌ」レベルの場合、クロック発生回路２０３からのクロック信号ＣＬＫＡＣ，ＣＬＫＡＳに応答して４相クロック信号φＡＣ１〜φＡＣ４，φＡＳ１〜φＡＳ４を生成する。一方、切換信号／ＳＷが「Ｈ」レベルの場合、クロック発生回路２０３からのクロック信号ＣＬＫＳＴ，ＣＬＫＡＳに応答して４相クロック信号φＳＴ４，φＡＳ１〜φＡＳ４を生成する。

図１２は、チャージポンプ２０５の構成を示す回路図であって、図７と対比される図である。図１２のチャージポンプ２０５を参照して、図７のチャージポンプ６５と異なる点は、ポンプ部の段数が１０段から７段に減っている点、キャパシタ１７１〜１７４がキャパシタ２１１〜２１４で置換されている点、ＮチャネルＭＯＳトランジスタ２１５，２１６およびキャパシタ２１７が追加されている点、クロック信号φＢ１〜φＢ４がクロック信号φＡＣ１〜φＡＣ４，φＡＳ１〜φＡＳ４，φＳＴ４で置換されている点である。

ＮチャネルＭＯＳトランジスタ２１５は、外部電源電位ＥＸＶＤＤのラインとノードＮ４４との間に接続される。ＮチャネルＭＯＳトランジスタ２１５のゲートは、ノードＮ８１に接続される。ＮチャネルＭＯＳトランジスタ２１６は、外部電源電位ＥＸＶＤＤのラインとノードＮ８１との間に接続される。ＮチャネルＭＯＳトランジスタ２１６のゲートは、ノードＮ４４に接続される。キャパシタ２１７は、その一方電極がクロックドライバ２０４からのクロック信号φＳＴ４を受け、その他方電極がノードＮ８１に接続される。

キャパシタ１６１，１６３の一方電極は、ともにクロック信号φＡＣ４を受ける。キャパシタ１６２の一方電極は、クロック信号φＡＣ２を受ける。キャパシタ２１１の一方電極は、クロック信号φＡＣ１を受ける。キャパシタ２１２の一方電極は、クロック信号φＡＣ３を受ける。

キャパシタ１６４，１６６の一方電極は、ともにクロック信号φＡＳ２を受ける。キャパシタ１６５，１６７の一方電極は、ともにクロック信号φＡＳ４を受ける。キャパシタ２１３，１７５の一方電極は、ともにクロック信号φＡＳ１を受ける。キャパシタ２１４，１７６の一方電極は、ともにクロック信号φＡＳ３を受ける。ＮチャネルＭＯＳトランジスタ１３７のソースからは、電位ＶＰＰが出力される。

図１３は、通常動作用正ポンプ回路１１の動作を説明するためのタイムチャートである。図１３において、時刻ｔ２０にアクティブ状態からスタンバイ状態に切換えられる。

時刻ｔ２０までの期間において、切換信号／ＳＷは活性化レベルの「Ｌ」レベルにされる。これに応じて、クロック発生回路２０３は、アクティブ用検出回路２０１からの「Ｈ」レベルの検知信号ＰＥＡＣに応答して、アクティブ用クロック信号ＣＬＫＡＣおよび共用クロック信号ＣＬＫＡＳを生成する。クロックドライバ２０４は、クロック信号ＣＬＫＡＣ，ＣＬＫＡＳに応答して、クロック信号φＡＣ１〜φＡＣ４，φＡＳ１〜φＡＳ４を生成する。このとき、クロック信号φＳＴ４は「Ｌ」レベルにされる。

チャージポンプ２０５は、クロック信号φＡＣ１〜φＡＣ４，φＡＳ１〜φＡＳ４によって駆動され、７段のポンプ部によってポンプ動作を行なって電位ＶＰＰを生成する。このポンプ動作については、図７に示したチャージポンプ６５の動作と同様であるため、説明を省略する。

時刻ｔ２０において、切換信号／ＳＷが非活性化レベルの「Ｈ」レベルに立上げられる。これに応じて、クロック発生回路２０３は、スタンバイ用検出回路２０２からの「Ｈ」レベルの検知信号ＰＥＳＴに応答して、スタンバイ用クロック信号ＣＬＫＳＴおよび共用クロック信号ＣＬＫＡＳを生成する。クロックドライバ２０４は、クロック信号ＣＬＫＳＴ，ＣＬＫＡＳに応答して、クロック信号φＳＴ４，φＡＳ１〜φＡＳ４を生成する。このとき、クロック信号φＡＣ１〜φＡＣ４は「Ｌ」レベルにされる。

チャージポンプ２０５は、クロック信号φＳＴ４，φＡＳ１〜φＡＳ４によって駆動され、５段のポンプ部によってポンプ動作を行なって電位ＶＰＰを生成する。このように、アクティブ状態では７段のポンプ部によってポンプ動作を行なわれ、スタンバイ状態では５段のポンプ部によってポンプ動作が行なわれる。スタンバイ状態にポンプ動作を行なうポンプ部の段数をアクティブ状態にポンプ動作を行なうポンプ部の段数よりも少なくすることによって、スタンバイ状態におけるポンプ回路の消費電流が低減される。

従来は、アクティブ用のチャージポンプとスタンバイ用のチャージポンプとを別々に設けていた。このため、半導体集積回路装置の面積の大部分を占めるチャージポンプのレイアウト面積が大きくなっていた。しかし、この実施の形態では、チャージポンプのポンプ部の一部（後段から４段のポンプ部）を、アクティブ用およびスタンバイ用のポンプ部として共有し、アクティブ状態とスタンバイ状態とで、ポンプ動作を行なうポンプ部の段数を切換える。したがって、チャージポンプのレイアウト面積が削減される。

図１４は、図１２に示したキャパシタ１７５の構成を示す概略断面図である。図１４において、このキャパシタ１７５は、Ｐ基板２２１、Ｎウェル２２２、Ｎ＋型領域２２３，２２４、ゲート（Ｇ）２２５を含む。

Ｐ基板２２１の表面上に、Ｎウェル２２２が形成される。Ｎウェル２２２上にＮ＋型領域２２３，２２４が形成される。Ｎウェル２２２の上部に、第２ポリシリコンＰＳ２で構成されるゲート２２５が形成される。Ｎ＋型領域２２３，２２４は電位ＶＳＤを受け、ート２２５は電位ＶＧを受ける。

このような構成のキャパシタ１７５は、Ｎウェル２２２とゲート２２５との間に形成される酸化膜が厚く、印加される電位ＶＳＤ，ＶＧが高い場合に適している。このキャパシタ１７５は、単位面積あたりの容量は小さい。キャパシタ１７６は、キャパシタ１７５と同じ構成である。このように、５段目および６段目のポンプ部に対応するキャパシタ１７５，１７６には高電位が印加されるため、酸化膜が厚い高耐圧用のキャパシタ１７５，１７６を用いる。

図１５は、図１２に示したキャパシタ２１１の構成を示す概略断面図である。図１５において、このキャパシタ２１１は、Ｐ基板２３１、Ｎウェル２３２、Ｎ＋型領域２３３，２３４、フローティングゲート（ＦＧ）２３５およびコントロールゲート（ＣＧ）２３６を含む。

Ｐ基板２３１の表面上に、Ｎウェル２３２が形成される。Ｎウェル２３２上にＮ＋型領域２３３，２３４が形成される。Ｎウェル２３２の上部に、第１ポリシリコンＰＳ１で構成されるフローティングゲート２３５が形成される。フローティングゲート２３５の上部に第２ポリシリコンで構成されるコントロールゲート２３６が形成される。Ｎ＋型領域２３３，２３４およびコントロールゲート２３６は電位ＶＣＧを受け、フローティングゲート２３５は電位ＶＦＧを受ける。

このような構成のキャパシタ２１１は、Ｎウェル２３２とフローティングゲート２３５との間に形成される酸化膜が薄く、印加される電位ＶＣＧが低い場合に適している。このキャパシタ２１１は、単位面積あたりの容量は大きい。キャパシタ２１２〜２１４は、キャパシタ２１１と同じ構成である。このように、１段目〜４段目のポンプ部に対応するキャパシタ２１１〜２１４には高電位が印加されないため、酸化膜が厚い高耐圧用のキャパシタを用いる必要はなく、酸化膜が薄いキャパシタ２１１〜２１４を用いる。このため、高耐圧用のキャパシタのみを用いていた従来に比べ、ポンプ回路のレイアウト面積が低減される。

図１に戻って、駆動用正ポンプ回路１４は、内部動作用正ポンプ回路１２，１３と同様の構成であり、クロック発生回路１からのクロック信号ＣＬＫ、および基準電位発生回路２からの基準電位ＶＲＥＦによって駆動され、正電位ＶＰＣ（たとえば、２．４Ｖ）を生成する。

内部動作用負ポンプ回路１５〜１７は、図２に示した内部動作用正ポンプ回路１２，１３と同様に、検出回路、クロックドライバおよびチャージポンプを含む。内部動作用負ポンプ回路１５の検出回路およびクロックドライバの構成および動作は、図２に示した内部動作用正ポンプ回路１２，１３の検出回路およびクロックドライバと同様である。しかし、内部動作用負ポンプ回路１５のチャージポンプの構成および動作は、図２に示した内部動作用正ポンプ回路１２，１３のチャージポンプとは異なる。

図１６は、図１に示した内部動作用負ポンプ回路１５のチャージポンプの構成を示す回路図である。図１６において、この内部動作用負ポンプ回路１５のチャージポンプは、レベルシフタ２４１、ダイオード２５１〜２６０およびキャパシタ２６１〜２７０を含む。

内部動作用負ポンプ回路１５のクロックドライバは、クロック発生回路１からのクロック信号ＣＬＫに基づいて、互いに相補なクロック信号φＮＡ，／φＮＡを生成する。レベルシフタ２４１は、駆動用正ポンプ回路１４からの電位ＶＰＣ（たとえば、２．４Ｖ）によって駆動される。レベルシフタ２４１は、クロック信号φＮＡ，／φＮＡの電圧レベルを外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）のレベルから電位ＶＰＣ（たとえば、２．４Ｖ）のレベルに変換して出力する。

ダイオード２５１〜２６０は、出力ノードＮ９１と接地電位ＧＮＤのラインとの間に直列接続される。奇数番目のキャパシタ２６１〜２６９は、その一方電極が奇数番目のノードＮ９１〜Ｎ９９に接続され、その他方電極がレベルシフタ２４１からのクロック信号／φＮＡを受ける。偶数番目のキャパシタ２６２〜２７０は、その一方電極が偶数番目のノードＮ９２〜Ｎ１００に接続され、その他方電極がレベルシフタ２４１からのクロック信号φＮＡを受ける。出力ノードＮ９１からは、電位ＶＮＡ（たとえば、−９．２Ｖ）が出力される。ここで、ダイオードのしきい値電圧をＶｄｉｏとする。

クロック信号φＮＡが「Ｈ」レベル（ＶＰＣ）にされるとダイオード２６０が導通し、ノードＮ１００の電位は、接地電位（０Ｖ）よりもダイオード２６０のしきい値電圧Ｖｄｉｏだけ高い電位Ｖｄｉｏになる。次にクロック信号φＮＡが「Ｌ」レベル（０Ｖ）にされると、ノードＮ１００の電位は（Ｖｄｉｏ−ＶＰＣ）に低下する。このとき、クロック信号／φＮＡは「Ｈ」レベル（ＶＰＣ）にされているのでダイオード２５９が導通し、ノードＮ９９の電位は、ノードＮ１００の電位よりもダイオード２５９のしきい値電圧Ｖｄｉｏだけ高い電位（２Ｖｄｉｏ−ＶＰＣ）になる。次にクロック信号／φＮＡが「Ｌ」レベル（０Ｖ）にされると、ノードＮ９９の電位は２（Ｖｄｉｏ−ＶＰＣ）に低下する。

このように、ノードＮ１００〜Ｎ９１の電位は（Ｖｄｉｏ−ＶＰＣ）ずつ低くなり、出力ノードＮ９１の電位ＶＮＡは１０（Ｖｄｉｏ−ＶＰＣ）になる。たとえば、ダイオードのしきい値電圧Ｖｄｉｏが１．５Ｖ、駆動用正ポンプ回路１４からの電位ＶＰＣが２．４Ｖの場合、電位ＶＮＡ＝１０（１．５−２．４）＝−９Ｖになる。

従来の半導体集積回路装置では、駆動用正ポンプ回路１４が設けられていなかったため、内部動作用負ポンプ回路１５が外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）で駆動されていた。この場合、クロック信号φＮＡ，／φＮＡの電圧レベルが外部電源電位ＥＸＶＤＤ（たとえば、１．４Ｖ）のレベルであるため、生成される電位ＶＮＡは１０（Ｖｄｉｏ−ＥＸＶＤＤ）となる。たとえば、ダイオードのしきい値電圧Ｖｄｉｏが１．５Ｖ、外部電源電位ＥＸＶＤＤが１．８Ｖの場合、電位ＶＮＡ＝１０（１．５−１．８）＝−３Ｖになる。したがって、−９Ｖの電位ＶＮＡを生成するためには、ダイオードの数を３倍の３０個にする必要があり、ポンプ回路のレイアウト面積が大きくなっていた。

しかし、この実施の形態では、駆動用正ポンプ回路１４を設けて、内部動作用負ポンプ回路１５を電位ＶＰＣ（たとえば、２．４Ｖ）で駆動する。これにより、ポンプの段数が少なくてすみ、内部動作用負ポンプ回路１５の面積が低減される。

なお、通常動作用正ポンプ回路１１および内部動作用正ポンプ回路１２，１３ではチャージポンプにＮチャネルＭＯＳトランジスタを使用したが、内部動作用負ポンプ回路１５ではポリシリコンダイオードを用いる。ＮチャネルＭＯＳトランジスタの場合は、トリプルＮウェル構成によってバックゲートを分離することができるため、バックゲート電位を任意に設定することができる。しかし、ＰチャネルＭＯＳトランジスタの場合は、製造プロセスによりバックゲートがＰ基板の電位（接地電位ＧＮＤ）に固定されてしまう。このため、深い負電位ＶＮＡ（たとえば、−９．２Ｖ）を生成すると、ＰチャネルＭＯＳトランジスタのソースとドレインとＰ基板との間の電位差が接合耐圧を超えてしまう（バックゲート効果）。ことため、ＰチャネルＭＯＳトランジスタの代わりに、整流素子としてポリシリコンダイオードを用いている。

図１７は、図１に示した内部動作用負ポンプ回路１６のチャージポンプの構成を示す回路図である。図１７において、この内部動作用負ポンプ回路１６のチャージポンプは、レベルシフタ２７１、ＰチャネルＭＯＳトランジスタ２８１〜２８５およびキャパシタ２９１〜２９４を含む。

内部動作用負ポンプ回路１６のクロックドライバは、クロック発生回路１からのクロック信号ＣＬＫに基づいて、４相クロック信号φＮＢ１〜φＮＢ４を生成する。レベルシフタ２７１は、駆動用正ポンプ回路１４からの電位ＶＰＣ（たとえば、２．４Ｖ）によって駆動される。レベルシフタ２７１は、クロック信号φＮＢ２，φＮＢ４の電圧レベルを外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）のレベルから電位ＶＰＣ（たとえば、２．４Ｖ）のレベルに変換して出力する。

ＰチャネルＭＯＳトランジスタ２８１，２８２は、接地電位ＧＮＤのラインとノードＮ１０５との間に直列接続される。ＰチャネルＭＯＳトランジスタ２８１，２８２のゲートは、それぞれノードＮ１０１，Ｎ１０２に接続される。ＰチャネルＭＯＳトランジスタ２８３，２８４は、それぞれノードＮ１０３，Ｎ１０４とノードＮ１０１，Ｎ１０２との間に接続される。ＰチャネルＭＯＳトランジスタ２８３，２８４のゲートは、それぞれノードＮ１０４，Ｎ１０５に接続される。ＰチャネルＭＯＳトランジスタ２８５は、そのドレインおよびゲートがノードＮ１０５に接続され、ダイオードを構成している。ＰチャネルＭＯＳトランジスタ２８１〜２８５のバックゲートは、それぞれ接地電位ＧＮＤのラインに接続される。ＰチャネルＭＯＳトランジスタ２８５のソースからは、電位ＶＮＢ（−０．５Ｖ）が出力される。

キャパシタ２９１は、その一方電極がレベルシフタ２７１からのクロック信号φＮＢ２を受け、その他方電極がノードＮ１０１に接続される。キャパシタ２９２は、その一方電極がレベルシフタ２７１からのクロック信号φＮＢ４を受け、その他方電極がノードＮ１０２に接続される。キャパシタ２９３は、その一方電極がクロックドライバからのクロック信号φＮＢ３を受け、その他方電極がノードＮ１０４に接続される。キャパシタ２９４は、その一方電極がクロックドライバからのクロック信号φＮＢ１を受け、その他方電極がノードＮ１０５に接続される。

この内部動作用負ポンプ回路１６のポンプ動作は、図７に示した内部動作用正ポンプ回路１３のチャージポンプ６５の動作と同様である。ただし、ＮチャネルＭＯＳトランジスタに代わってＰチャネルＭＯＳトランジスタが用いられ、ノードＮ１０３が接地電位ＧＮＤのラインに接続されているため、ノードＮ１０４，Ｎ１０５の電位は０Ｖよりも低くなる。この結果、ポンプ動作によって負電位ＶＮＢ（たとえば、−０．５Ｖ）が生成される。この場合、駆動用正ポンプ回路１４を設けなかった従来に比べてポンプの段数が少なくてすみ、内部動作用負ポンプ回路１６の面積が低減される。

図１に戻って、内部動作用負ポンプ回路１７のチャージポンプの構成および動作は、内部動作用負ポンプ回路１６のチャージポンプと同様である。なお、プログラム動作は消去動作よりも期間が短く規定されているので、プログラム動作時にウェルに必要な負電位ＶＮＣ（たとえば、−０．９Ｖ）を生成する内部動作用負ポンプ回路１７は、大きな駆動能力が要求される。ポリシリコンダイオードは、単位面積当たりの電流駆動能力が小さいので、接合耐圧が問題とならないような浅い負電位ＶＮＣ（たとえば、−０．９Ｖ）を生成する場合は、整流素子としてＰチャネルＭＯＳトランジスタを用いた方が、ポンプ回路のレイアウト面積を小さくすることができる。なお、ＰチャネルＭＯＳトランジスタのＰ基板の電位は接地電位ＧＮＤのレベルであるため、バックゲート効果の影響によりＰチャネルＭＯＳトランジスタのしきい値電圧が少し高くなってしまう。しかし、この実施の形態では、駆動用正ポンプ回路１４を設け、内部動作用負ポンプ回路１７を駆動用正ポンプ回路１４からの電位ＶＰＣ（たとえば、２．４Ｖ）で駆動することによって、ＰチャネルＭＯＳトランジスタのしきい値電圧が少し高くなっても動作上の問題はない。

また、駆動用正ポンプ回路１４を設けたことによって、駆動用正ポンプ回路１４の分の面積が増加するが、内部動作用負ポンプ回路１５〜１７の面積の低減される割合の方が大きいため、半導体集積回路装置全体の面積は小さくなる。なお、内部動作用負ポンプ回路１５〜１７は、それぞれ同時に動作することはないため、１つの駆動用正ポンプ回路１４を共有することができる。

図１８は、図１に示した外部印加選択回路２５の構成を示す回路図である。図１８において、この外部印加選択回路２５は、インバータ３３１，３３３〜３３６、バッファ回路３３２、ＰチャネルＭＯＳトランジスタ３４１〜３４８，３５１〜３５９およびＮチャネルＭＯＳトランジスタ３６１〜３６７を含む。

ＰチャネルＭＯＳトランジスタ３４１，３４２およびＮチャネルＭＯＳトランジスタ３６１は入力端子２１と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ３４１のゲートはノードＮ１２２に接続され、ＰチャネルＭＯＳトランジスタ３４２のゲートは電位ＶＰＰ（たとえば、５．５Ｖ）を受ける。ＮチャネルＭＯＳトランジスタ３６１のゲートは、インバータ３３１を介して選択信号ＳＥＬＲを受ける。ＰチャネルＭＯＳトランジスタ３４３，３４４およびＮチャネルＭＯＳトランジスタ３６２は入力端子２１と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ３４３のゲートはノードＮ１２１に接続され、ＰチャネルＭＯＳトランジスタ３４４のゲートは電位ＶＰＰ（たとえば、５．５Ｖ）を受ける。ＮチャネルＭＯＳトランジスタ３６２のゲートは、インバータ３３３，３３１を介して選択信号ＳＥＬＲを受ける。ＰチャネルＭＯＳトランジスタ３４５，３４６およびＮチャネルＭＯＳトランジスタ３６３は入力端子２１と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ３４５およびＮチャネルＭＯＳトランジスタ３６３のゲートは、ノードＮ１２１に接続される。ＰチャネルＭＯＳトランジスタ３４６のゲートは電位ＶＰＰ（たとえば、５．５Ｖ）を受ける。ＰチャネルＭＯＳトランジスタ３４７，３４８およびＮチャネルＭＯＳトランジスタ３６４は入力端子２１と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ３４７のゲートはノードＮ１２３に接続され、ＰチャネルＭＯＳトランジスタ３４８のゲートは電位ＶＰＰ（たとえば、５．５Ｖ）を受ける。ＮチャネルＭＯＳトランジスタ３６４のゲートは、インバータ３３４を介して選択信号ＳＥＬＲを受ける。

バッファ回路３３２は、電位ＶＰＰ（たとえば、５．５Ｖ）で駆動され、選択信号ＳＥＬＲの電圧レベルを外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）のレベルから電位ＶＰＰ（たとえば、５．５Ｖ）のレベルに変換した信号ＳＥＬＳを出力する。インバータ３３６は、出力ノードＮ１２８の電位で駆動され、その入力端子はインバータ３３１を介して選択信号ＳＥＬＲを受け、その出力端子はＰチャネルＭＯＳトランジスタ３５９のゲートに接続される。ＰチャネルＭＯＳトランジスタ３５９は、内部動作用正ポンプ回路１３の出力ノードと出力ノードＮ１２８との間に接続される。

ＰチャネルＭＯＳトランジスタ３５１，３５２は出力ノードＮ１２８とノードＮ１２４との間に直列接続される。ＰチャネルＭＯＳトランジスタ３５１のゲートはノードＮ１２５に接続され、ＰチャネルＭＯＳトランジスタ３５２のゲートはバッファ回路３３２の出力信号ＳＥＬＳを受ける。ＰチャネルＭＯＳトランジスタ３５３，３５４およびＮチャネルＭＯＳトランジスタ３６５は出力ノードＮ１２８と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ３５３およびＮチャネルＭＯＳトランジスタ３６５のゲートはノードＮ１２７に接続される。ＰチャネルＭＯＳトランジスタ３５４のゲートはバッファ回路３３２の出力信号ＳＥＬＳを受ける。ＰチャネルＭＯＳトランジスタ３５５，３５６およびＮチャネルＭＯＳトランジスタ３６６は出力ノードＮ１２８と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ３５５のゲートはノードＮ１２７に接続され、ＰチャネルＭＯＳトランジスタ３５６のゲートはバッファ回路３３２の出力信号ＳＥＬＳを受ける。ＮチャネルＭＯＳトランジスタ３６６のゲートは、インバータ３３５，３３１を介して選択信号ＳＥＬＲを受ける。ＰチャネルＭＯＳトランジスタ３５７，３５８およびＮチャネルＭＯＳトランジスタ３６７は出力ノードＮ１２８と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ３５７のゲートはノードＮ１２６に接続され、ＰチャネルＭＯＳトランジスタ３５８のゲートはバッファ回路３３２の出力信号ＳＥＬＳを受ける。ＮチャネルＭＯＳトランジスタ３６７のゲートは、インバータ３３１を介して選択信号ＳＥＬＲを受ける。

図１９は、図１８に示した外部印加選択回路２５に対応する簡略回路ブロック図である。この図１９の回路構成を応用したものが、図１８に示した外部印加選択回路２５である。図１９において、選択信号ＳＥＬＰ，ＳＥＬＱは、電位振幅が０Ｖから外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）までの信号である。選択回路３７１は、選択信号ＳＥＬＰが「Ｈ」レベルの場合はリセット回路３０を介して受ける通常動作用正ポンプ回路１１からの電位ＶＰＰ（たとえば、５．５Ｖ）を選択し、選択信号ＳＥＬＰが「Ｌ」レベルの場合は入力端子２１からの外部電位ＶＥＸ（たとえば、１０Ｖ）を選択し、選択した電位をＶＰとして出力する。インバータ３７２は、通常動作用正ポンプ回路１１からの電位ＶＰＰ（たとえば、５．５Ｖ）によって駆動される。インバータ３７２は、選択信号ＳＥＬＰの論理レベルを反転し、かつ電圧レベルを外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）のレベルから電位ＶＰＰ（たとえば、５．５Ｖ）のレベルに変換して出力する。

ＰチャネルＭＯＳトランジスタ３８１，３８２は、選択回路３７１の出力ノードとノードＮ１３１との間に直列接続される。ＰチャネルＭＯＳトランジスタ３８１のゲートは、出力ノードＮ１３２に接続される。ＰチャネルＭＯＳトランジスタ３８２のゲートは、インバータ３７２の出力ノードに接続される。ＰチャネルＭＯＳトランジスタ３８３，３８４は、選択回路３７１の出力ノードとノードＮ１３２との間に直列接続される。ＰチャネルＭＯＳトランジスタ３８３のゲートは、ノードＮ１３１に接続される。ＰチャネルＭＯＳトランジスタ３８４のゲートは、インバータ３７２の出力ノードに接続される。ＰチャネルＭＯＳトランジスタ３８２，３８４は、ＰチャネルＭＯＳトランジスタ３８１，３８３のソース・ドレイン間の電位差を低減し、ＰチャネルＭＯＳトランジスタ３８１，３８３が劣化するのを防止するために設けられる。

ＮチャネルＭＯＳトランジスタ３８５は、ノードＮ１３１と接地電位ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ３８５のゲートは、選択信号ＳＥＬＱを受ける。ＮチャネルＭＯＳトランジスタ３８６は、出力ノードＮ１３２と接地電位ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ３８６のゲートは、インバータ３７３を介して選択信号ＳＥＬＱを受ける。

図２０は、図１９に示した回路の動作を説明するためのタイムチャートである。時刻ｔ３０において、選択回路３７１は、「Ｈ」レベルの選択信号ＳＥＬＰに応じて、電位ＶＰＰを選択して出力する。また、選択信号ＳＥＬＱが「Ｈ」レベルに立上げられたことに応じて、ＮチャネルＭＯＳトランジスタ３８５が導通し、ＮチャネルＭＯＳトランジスタ３８６が非導通になる。これに応じて、ノードＮ１３１が「Ｌ」レベルにされ、ＰチャネルＭＯＳトランジスタ３８３が導通する。インバータ３７２は、「Ｈ」レベルの選択信号ＳＥＬＰを受け、「Ｌ」レベル（０Ｖ）の信号を出力する。ＰチャネルＭＯＳトランジスタ３８２，３８４は、インバータ３７２からの「Ｌ」レベルの信号に応じて導通する。このとき、ノードＮＡは、ＰチャネルＭＯＳトランジスタ３８２のゲート電圧レベル（０Ｖ）よりもＰチャネルＭＯＳトランジスタ３８２のしきい値電圧Ｖｔｈだけ高い電位Ｖｔｈにされ、出力ノードＮ１３２は「Ｈ」レベル（ＶＰＰ）にされる。ＰチャネルＭＯＳトランジスタ３８１は非導通になる。

時刻ｔ３１において、選択信号ＳＥＬＱが「Ｌ」レベルに立下げられる。これに応じて、ＮチャネルＭＯＳトランジスタ３８５が非導通になり、ＮチャネルＭＯＳトランジスタ３８６が導通する。このため、出力ノードＮ１３２が「Ｌ」レベル（０Ｖ）に立下げられ、ＰチャネルＭＯＳトランジスタ３８１が導通する。これに応じて、ノードＮＡ，Ｎ１３１は「Ｈ」レベル（ＶＰＰ）に立上げられる。ＰチャネルＭＯＳトランジスタ３８３は非導通になる。

時刻ｔ３２において、選択信号ＳＥＬＰが「Ｌ」レベルに立下げられる。これに応じて、選択回路３７１は、電位ＶＥＸを選択して出力する。このため、ノードＮＡの電位は上昇し、ＶＥＸにされる。

時刻ｔ３３において、選択信号ＳＥＬＱが「Ｈ」レベルに立上げられる。これに応じて、ＮチャネルＭＯＳトランジスタ３８５が導通し、ＮチャネルＭＯＳトランジスタ３８６が非導通になる。このため、ノードＮ１３１が「Ｌ」レベルに立下げられ、ＰチャネルＭＯＳトランジスタ３８３が導通する。このとき、ＰチャネルＭＯＳトランジスタ３８４は、そのゲートが電位ＶＰＰ（たとえば、５．５Ｖ）を受け、そのドレインが電位ＶＥＸ（たとえば、１０Ｖ）を受けるため導通する。これに応じて、出力ノードＮ１３２は「Ｈ」レベル（ＶＥＸ）に立上げられる。このため、ＰチャネルＭＯＳトランジスタ３８１は、非導通になり、ノードＮＡの電位は、インバータ３７２からの「Ｈ」レベル（ＶＰＰ）の電位よりもＰチャネルＭＯＳトランジスタ３８２のしきい値電圧Ｖｔｈだけ高い電位（ＶＰＰ＋Ｖｔｈ）にされる。

時刻ｔ３４において、選択信号ＳＥＬＱが「Ｌ」レベルに立下げられる。これに応じて、ＮチャネルＭＯＳトランジスタ３８５が非導通になり、ＮチャネルＭＯＳトランジスタ３８６が導通する。このため、出力ノードＮ１３２が「Ｌ」レベル（０Ｖ）に立下げられ、ＰチャネルＭＯＳトランジスタ３８１が導通する。これに応じて、ノードＮＡは「Ｈ」レベル（ＶＥＸ）に立上げられる。このとき、ＰチャネルＭＯＳトランジスタ３８２は、そのゲートが電位ＶＰＰ（たとえば、５．５Ｖ）を受け、そのドレインが電位ＶＥＸ（たとえば、１０Ｖ）を受けるため導通する。このため、ノードＮ１３１が「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ３８３は非導通になる。

従来の外部印加選択回路では、インバータ３７２が設けられず、ＰチャネルＭＯＳトランジスタ３８２，３８４のゲートが外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）を受けていた。この場合、時刻ｔ３４にＰチャネルＭＯＳトランジスタ３８１が導通する直前の時刻において、ＰチャネルＭＯＳトランジスタ３８１のソース（選択回路３７１の出力ノード）とドレイン（ノードＮＡ）と間の電位差が大きかった。すなわち、時刻ｔ３３において、選択信号ＳＥＬＱが「Ｈ」レベルに立上げられたことに応じて、ＮチャネルＭＯＳトランジスタ３８５が導通し、ＮチャネルＭＯＳトランジスタ３８６が非導通になる。このため、ノードＮ１３１が「Ｌ」レベルに立下げられ、ＰチャネルＭＯＳトランジスタ３８３が導通する。このとき、ＰチャネルＭＯＳトランジスタ３８４は、そのゲートが電位ＥＸＶＤＤ（たとえば、１．８Ｖ）を受け、そのドレインが電位ＶＥＸ（たとえば、１０Ｖ）を受けるため導通する。これに応じて、出力ノードＮ１３２は「Ｈ」レベル（ＶＥＸ）に立上げられる。このため、ＰチャネルＭＯＳトランジスタ３８１が非導通になり、ノードＮＡの電位は、ＰチャネルＭＯＳトランジスタ３８２のゲート電圧レベル（ＥＸＶＤＤ）よりもＰチャネルＭＯＳトランジスタ３８２のしきい値電圧Ｖｔｈだけ高い電位（ＥＸＶＤＤ＋Ｖｔｈ）にされる。時刻ｔ３４において、選択信号ＳＥＬＱが「Ｌ」レベルに立下げられたことに応じて、ＮチャネルＭＯＳトランジスタ３８６が導通し、ＮチャネルＭＯＳトランジスタ３８５が非導通になる。このため、出力ノードＮ１３２が「Ｌ」レベルに立下げられ、ＰチャネルＭＯＳトランジスタ３８１が導通する。

したがって、時刻ｔ３４にＰチャネルＭＯＳトランジスタ３８１が導通する直前の時刻において、ＰチャネルＭＯＳトランジスタ３８１のソース（選択回路３７１の出力ノード）とドレイン（ノードＮＡ）と間の電位差は、ＶＥＸ−（ＥＸＶＤＤ＋Ｖｔｈ）となる。たとえば、外部電源電位ＥＸＶＤＤが１．８Ｖ、外部電位ＶＥＸが１０Ｖの場合、ＰチャネルＭＯＳトランジスタ３８１のソース（選択回路３７１の出力ノード）とドレイン（ノードＮＡ）と間の電位差は（８．２−Ｖｔｈ）である。このように、ＰチャネルＭＯＳトランジスタ３８１が導通する直前の時刻において、ＰチャネルＭＯＳトランジスタ３８１のソース（選択回路３７１の出力ノード）とドレイン（ノードＮＡ）と間の電位差が耐圧レベルを超えることによって、ＰチャネルＭＯＳトランジスタが劣化してしまうことがあった。

しかし、この実施の形態では、ＰチャネルＭＯＳトランジスタ３８２，３８４のゲートが、電位ＶＰＰ（たとえば、５．５Ｖ）で駆動されるインバータ３７２の出力信号を受ける構成にする。これにより、図２０に示したように、時刻ｔ３４にＰチャネルＭＯＳトランジスタ３８１が導通する直前の時刻において、ＰチャネルＭＯＳトランジスタ３８１のソース（選択回路３７１の出力ノード）とドレイン（ノードＮＡ）と間の電位差は、ＶＥＸ−（ＶＰＰ＋Ｖｔｈ）となる。たとえば、電位ＶＰＰが５．５Ｖ、外部電位ＶＥＸが１０Ｖの場合、ＰチャネルＭＯＳトランジスタ３８１のソース（選択回路３７１の出力ノード）とドレイン（ノードＮＡ）と間の電位差は（４．５−Ｖｔｈ）である。したがって、ＰチャネルＭＯＳトランジスタ３８１が導通する直前の時刻において、ＰチャネルＭＯＳトランジスタ３８１のソース（選択回路３７１の出力ノード）とドレイン（ノードＮＡ）と間の電位差が低減される。このように、ＰチャネルＭＯＳトランジスタが導通する直前の時刻において、ＰチャネルＭＯＳトランジスタのソースとドレインと間の電位差が耐圧レベルを超えないようにすることによって、ＰチャネルＭＯＳトランジスタが劣化するのが防止される。

図１８に戻って、次に外部印加選択回路２５の動作について説明する。図２１は、この外部印加選択回路２５の動作を説明するためのタイムチャートである。図２１において、特に外部印加選択回路２５の要部３２１の動作について説明する。なお、この外部印加選択回路２５の出力電位は、電位ＶＰＷ（内部動作用正ポンプ回路１３より）から外部電位ＶＥＸ（入力端子２１より）に直接切換えられるのではなく、一旦電位ＶＰＰ（通常動作用正ポンプ回路１１より）にされる。これは、内部動作用正ポンプ回路１３が非活性になると、リセット回路３０が外部印加選択回路２３の出力電位（ＶＰＰ）を外部印加選択回路２５の出力ノードに与えるためである。ここでは、特に外部印加選択回路２５の出力電位が、電位ＶＰＰと外部電位ＶＥＸとの間で切換えられる動作について説明する。

時刻ｔ４０までの期間において、「Ｌ」レベル（０Ｖ）の選択信号ＳＥＬＲに応じて、ＮチャネルＭＯＳトランジスタ３６６が非導通になり、ＮチャネルＭＯＳトランジスタ３６７が導通する。このため、ノードＮ１２７は「Ｌ」レベルにされ、ＰチャネルＭＯＳトランジスタ３５５が導通する。バッファ回路３３２は、「Ｌ」レベルの選択信号ＳＥＬＲに応じて、「Ｌ」レベルの信号ＳＥＬＳを出力する。ＰチャネルＭＯＳトランジスタ３５６は、「Ｌ」レベルの信号ＳＥＬＳに応じて導通する。このため、ノードＮ１２６は「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ３５７が非導通になる。このとき、リセット回路３０からの電位ＶＰＰ（たとえば、５．５Ｖ）がＰチャネルＭＯＳトランジスタ３５５を介してノードＮＢまで伝達され、ノードＮＢの電位はＶＰＰにされる。なお、このとき、入力端子２１からの外部電位ＶＥＸは出力ノードＮ１２８まで伝えられず、出力ノードＮ１２８はリセット回路３０からの電位ＶＰＰを受けている。

時刻ｔ４０において、選択信号ＳＥＬＲが「Ｈ」レベル（ＥＸＶＤＤ）に立上げられる。これに応じて、ＮチャネルＭＯＳトランジスタ３６６が導通し、ＮチャネルＭＯＳトランジスタ３６７が非導通になる。このため、ノードＮ１２６は「Ｌ」レベルにされ、ＰチャネルＭＯＳトランジスタ３５７が導通する。バッファ回路３３２は、「Ｈ」レベル（ＥＸＶＤＤ）の選択信号ＳＥＬＲに応じて、「Ｈ」レベル（ＶＰＰ）の信号ＳＥＬＳを出力する。このとき、ＰチャネルＭＯＳトランジスタ３５８は、そのゲートが電位ＶＰＰ（たとえば、５．５Ｖ）を受け、そのドレインが電位ＶＥＸ（たとえば、１０Ｖ）を受けるため導通する。このため、ノードＮ１２７は「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ３５５は非導通になる。このとき、ノードＮＢの電位は、ＰチャネルＭＯＳトランジスタ３５６のゲートに受ける電位ＶＰＰ（たとえば、５．５Ｖ）よりもＰチャネルＭＯＳトランジスタ３５６のしきい値電圧Ｖｔｈだけ高い電位（ＶＰＢ＋Ｖｔｈ）にされる。なお、このとき、出力ノードＮ１２８は入力端子２１からの外部電位ＶＥＸを受ける。

時刻ｔ４１において、選択信号ＳＥＬＲが「Ｌ」レベル（０Ｖ）に立下げられる。これに応じて、ＮチャネルＭＯＳトランジスタ３６７が導通し、ＮチャネルＭＯＳトランジスタ３６６が非導通になる。このため、ノードＮ１２７は「Ｌ」レベルにされ、ＰチャネルＭＯＳトランジスタ３５５が導通する。バッファ回路３３２は、「Ｌ」レベル（０Ｖ）の選択信号ＳＥＬＲに応じて、「Ｌ」レベル（０Ｖ）の選択信号ＳＥＬＳを出力する。このとき、ＰチャネルＭＯＳトランジスタ３５６は、そのゲートが「Ｌ」レベル（０Ｖ）の選択信号ＳＥＬＳを受け、そのドレインが電位（ＶＰＰ＋Ｖｔｈ）を受けるため導通する。このため、ノードＮ１２６は「Ｈ」レベルにされ、ＰチャネルＭＯＳトランジスタ３５７は非導通になる。このとき、ノードＮＢの電位はＶＰＰにされる。なお、このとき、入力端子２１からの外部電位ＶＥＸは出力ノードＮ１２８まで伝えられず、出力ノードＮ１２８はリセット回路３０からの電位ＶＰＰを受けている。

従来は、ＰチャネルＭＯＳトランジスタ３４２，３４４，３４６，３４８，３５２，３５４，３５６，３５８のゲートは、外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）のラインに接続されていた。この場合、時刻ｔ４０から時刻ｔ４１までの期間においては、ノードＮＢの電位はＰチャネルＭＯＳトランジスタ３５６のゲートに受ける電位ＥＸＶＤＤ（たとえば、１．８Ｖ）よりもＰチャネルＭＯＳトランジスタ３５６のしきい値電圧Ｖｔｈだけ高い電位（ＥＸＶＤＤ＋Ｖｔｈ）にされる。

時刻ｔ４１において、選択信号ＳＥＬＲが「Ｌ」レベル（０Ｖ）に立下げられる。これに応じて、ＮチャネルＭＯＳトランジスタ３６７が導通し、ＮチャネルＭＯＳトランジスタ３６６が非導通になる。このため、ノードＮ１２７は「Ｌ」レベルにされ、ＰチャネルＭＯＳトランジスタ３５５が導通する。

したがって、時刻ｔ４１にＰチャネルＭＯＳトランジスタ３５５が導通する直前の時刻において、ＰチャネルＭＯＳトランジスタ３５５のソース（出力ノードＮ１２８）とドレイン（ノードＮＢ）と間の電位差は、ＶＥＸ−（ＥＸＶＤＤ＋Ｖｔｈ）となる。たとえば、外部電源電位ＥＸＶＤＤが１．８Ｖ、電位ＶＥＸが１０Ｖの場合、ＰチャネルＭＯＳトランジスタ３５５のソース（出力ノードＮ１２８）とドレイン（ノードＮＢ）と間の電位差は（８．２−Ｖｔｈ）である。このように、ＰチャネルＭＯＳトランジスタ３５５が導通する直前の時刻において、ＰチャネルＭＯＳトランジスタ３５５のソース（出力ノードＮ１２８）とドレイン（ノードＮＢ）と間の電位差が耐圧レベルを超えることによって、ＰチャネルＭＯＳトランジスタが劣化してしまうことがあった。これは、外部電源電圧ＥＸＶＤＤの低電圧化の影響を受けている。

そこで、この実施の形態では、ＰチャネルＭＯＳトランジスタ３４２，３４４，３４６，３４８のゲートが通常動作用正ポンプ回路１１からの電位ＶＰＰ（たとえば、５．５Ｖ）を受け、ＰチャネルＭＯＳトランジスタ３５２，３５４，３５６，３５８のゲートが、電位ＶＰＰ（たとえば、５．５Ｖ）で駆動されるバッファ回路３３２の出力信号を受ける構成にする。このように、外部電源電位ＥＸＶＤＤ（たとえば、１．８Ｖ）よりも高く、通常動作用正ポンプ回路１１から常時生成されている電位ＶＰＰ（たとえば、５．５Ｖ）を利用する。ただし、出力ノードＮ１２８の電位がＶＰＰにされるときは、ＰチャネルＭＯＳトランジスタ３５２，３５４，３５６，３５８のゲートの電位をＶＰＰよりも低い電位にする必要がある。このため、選択信号ＳＥＬＲによってバッファ回路３３２の出力信号の電圧レベルを切換える構成にしている。

したがって、図２１に示したように、時刻ｔ４１にＰチャネルＭＯＳトランジスタ３５５が導通する直前の時刻において、ＰチャネルＭＯＳトランジスタ３５５のソース（出力ノードＮ１２８）とドレイン（ノードＮＢ）と間の電位差は、ＶＥＸ−（ＶＰＰ＋Ｖｔｈ）となる。たとえば、電位ＶＰＰが５．５Ｖ、外部電位ＶＥＸが１０Ｖの場合、ＰチャネルＭＯＳトランジスタ３５５のソースとドレインと間の電位差は（４．５−Ｖｔｈ）である。したがって、ＰチャネルＭＯＳトランジスタ３５５が導通する直前の時刻において、ＰチャネルＭＯＳトランジスタ３５５のソース（出力ノードＮ１２８）とドレイン（ノードＮＢ）と間の電位差が低減される。このように、ＰチャネルＭＯＳトランジスタが導通する直前の時刻において、ＰチャネルＭＯＳトランジスタのソースとドレインと間の電位差が耐圧レベルを超えないようにすることによって、ＰチャネルＭＯＳトランジスタが劣化するのが防止される。

なお、図１に戻って、外部印加選択回路２３，２４，２６〜２８の構成および動作は外部印加選択回路２５と同様である。したがって、外部印加選択回路２３，２４，２６〜２８に対しても同様の効果が得られる。

以下、実施の形態の変更例１〜４について説明する。変更例１を示す図２２では、図１９のインバータ３７２がインバータ３９１で置換されている。図２２において、インバータ３９１は、その電源端子が電位ＶＰＰ（たとえば、５．５Ｖ）を受け、その接地端子が電位ＥＸＶＤＤ（たとえば、１．８Ｖ）を受ける。インバータ３９１は、選択信号ＳＥＬＰが「Ｈ」レベル（ＥＸＶＤＤ）の場合は「Ｌ」レベル（ＥＸＶＤＤ）の信号を出力し、選択信号ＳＥＬＰが「Ｌ」レベル（０Ｖ）の場合は「Ｈ」レベル（ＶＰＰ）の信号を出力する。

図２２に示した回路の動作は、図１９に示した回路の動作と同様であるが、図２０に示したタイムチャートを参照して、時刻ｔ３０から時刻ｔ３１までの期間においてノードＮＡの電位が（ＥＸＶＤＤ＋Ｖｔｈ）にされる点が異なる。

したがって、この変更例１では、ＰチャネルＭＯＳトランジスタ３８１が導通する直前の時刻において、ＰチャネルＭＯＳトランジスタ３８１のソース（選択回路３７１の出力ノード）とドレイン（ノードＮＡ）と間の電位差が低減される。このように、ＰチャネルＭＯＳトランジスタが導通する直前の時刻において、ＰチャネルＭＯＳトランジスタのソースとドレインと間の電位差が耐圧レベルを超えないようにすることによって、ＰチャネルＭＯＳトランジスタが劣化するのが防止される。

なお、図２２に示した回路構成を図１に示した外部印加選択回路２３〜２８に応用することによって、外部印加選択回路２３〜２８のＰチャネルＭＯＳトランジスタが劣化するのが防止される。

変更例２を示す図２３では、図２２のＰチャネルＭＯＳトランジスタ３８２，３８４が削除され、ＮチャネルＭＯＳトランジスタ４０１，４０２が追加されている。図２２を参照して、ＮチャネルＭＯＳトランジスタ４０１は、ノードＮＡとＮチャネルＭＯＳトランジスタ３８５のドレインとの間に接続される。ＮチャネルＭＯＳトランジスタ４０２は、出力ノード１３２とＮチャネルＭＯＳトランジスタ３８６のドレインとの間に接続される。ＮチャネルＭＯＳトランジスタ４０１、４０２のゲートは、インバータ３９１の出力信号を受ける。

したがって、この変更例２では、ＮチャネルＭＯＳトランジスタ３８５，３８６が導通する直前の時刻において、ＮチャネルＭＯＳトランジスタ３８５，３８６のソースとドレインと間の電位差が低減される。このように、ＮチャネルＭＯＳトランジスタが導通する直前の時刻において、ＮチャネルＭＯＳトランジスタのソースとドレインと間の電位差が耐圧レベルを超えないようにすることによって、ＮチャネルＭＯＳトランジスタが劣化するのが防止される。

なお、図２３に示した回路構成を図１に示した外部印加選択回路２３〜２８に応用することによって、外部印加選択回路２３〜２８のＮチャネルＭＯＳトランジスタが劣化するのが防止される。

変更例３を示す図２４では、図２３に示したインバータ３９１およびＮチャネルＭＯＳトランジスタ４０１，４０２が図１９に示した回路に追加されている。したがって、この変更例３では、ＰチャネルＭＯＳトランジスタ３８１，３８３が導通する直前の時刻において、ＰチャネルＭＯＳトランジスタ３８１，３８３のソースとドレインと間の電位差が低減される。このように、ＰチャネルＭＯＳトランジスタが導通する直前の時刻において、ＰチャネルＭＯＳトランジスタのソースとドレインと間の電位差が耐圧レベルを超えないようにすることによって、ＰチャネルＭＯＳトランジスタが劣化するのが防止される。

さらに、ＮチャネルＭＯＳトランジスタ３８５，３８６が導通する直前の時刻において、ＮチャネルＭＯＳトランジスタ３８５，３８６のソースとドレインと間の電位差が低減される。このように、ＮチャネルＭＯＳトランジスタが導通する直前の時刻において、ＮチャネルＭＯＳトランジスタのソースとドレインと間の電位差が耐圧レベルを超えないようにすることによって、ＮチャネルＭＯＳトランジスタが劣化するのが防止される。

なお、図２３に示した回路構成を図１に示した外部印加選択回路２３〜２８に応用することによって、外部印加選択回路２３〜２８のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタが劣化するのが防止される。

変更例４を示す図２５では、図２４のインバータ３７１が削除されている。図２５を参照して、ＰチャネルＭＯＳトランジスタ３８２，３８４およびＮチャネルＭＯＳトランジスタ４０１，４０２のゲートは、ともにインバータ３９１の出力信号を受ける。

したがって、この変更例４では、ＰチャネルＭＯＳトランジスタ３８１，３８３が導通する直前の時刻において、ＰチャネルＭＯＳトランジスタ３８１，３８３のソースとドレインと間の電位差が低減される。このように、ＰチャネルＭＯＳトランジスタが導通する直前の時刻において、ＰチャネルＭＯＳトランジスタのソースとドレインと間の電位差が耐圧レベルを超えないようにすることによって、ＰチャネルＭＯＳトランジスタが劣化するのが防止される。

さらに、ＮチャネルＭＯＳトランジスタ３８５，３８６が導通する直前の時刻において、ＮチャネルＭＯＳトランジスタ３８５，３８６のソースとドレインと間の電位差が低減される。このように、ＮチャネルＭＯＳトランジスタが導通する直前の時刻において、ＮチャネルＭＯＳトランジスタのソースとドレインと間の電位差が耐圧レベルを超えないようにすることによって、ＮチャネルＭＯＳトランジスタが劣化するのが防止される。

なお、図２３に示した回路構成を図１に示した外部印加選択回路２３〜２８に応用することによって、外部印加選択回路２３〜２８のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタが劣化するのが防止される。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の一実施の形態による半導体集積回路装置の概略構成を示すブロック図である。 図１に示した分周回路および内部動作用正ポンプ回路１２，１３の構成を示すブロック図である。 図２に示した検出回路５２の構成を示す回路図である。 図２に示したクロックドライバ５３の単位回路の構成を詳細に示す回路図である。 図４に示したＰチャネルＭＯＳトランジスタ群８７およびＮチャネルＭＯＳトランジスタ群８８の構成をより詳細に示す回路図である。 図４に示したＰチャネルＭＯＳトランジスタ群８５，８７およびＮチャネルＭＯＳトランジスタ群８６，８８の配置を説明するためのレイアウト図である。 図２に示したチャージポンプ６５の構成を示す回路図である。 図７に示したチャージポンプ６５のノードＮ３１〜Ｎ４０の電位をリセットするための構成を示す回路図である。 図７に示したチャージポンプ６５の動作を説明するためのタイムチャートである。 図１に示したメモリ部のビット線ＢＬおよびワード線ＷＬの電位変化を示すタイムチャートである。 図１に示した通常動作用正ポンプ回路の構成を示すブロック図である。 図１１に示したチャージポンプの構成を示す回路図である。 図１１に示した通常動作用正ポンプ回路の動作を説明するためのタイムチャートである。 図１２に示したキャパシタ１７５の構成を示す概略断面図である。 図１２に示したキャパシタ２１１の構成を示す概略断面図である。 図１に示した内部動作用負ポンプ回路１５のチャージポンプの構成を示す回路図である。 図１に示した内部動作用負ポンプ回路１６のチャージポンプの構成を示す回路図である。 図１に示した外部印加選択回路２５の構成を示す回路図である。 図１８に示した外部印加選択回路に対応する簡略回路ブロック図である。 図１９に示した回路の動作を説明するためのタイムチャートである。 図１８に示した外部印加選択回路の動作を説明するためのタイムチャートである。 この発明の実施の形態の変更例１を示す図である。 この発明の実施の形態の変更例２を示す図である。 この発明の実施の形態の変更例３を示す図である。 この発明の実施の形態の変更例４を示す図である。

符号の説明

１，２０３ クロック発生回路、２，４ 基準電位発生回路、３ 分周回路部、１１ 通常動作用正ポンプ回路、１２，１３ 内部動作用正ポンプ回路、１４ 駆動用正ポンプ回路、１５〜１７ 内部動作用負ポンプ回路、２１，２２ 入力端子、２３〜２８ 外部印加選択回路、２９〜３３ リセット回路、３４〜３７，６０，３７１ 選択回路、３８ 書込回路、３９ ワード線ドライバ、４０ ウェルドライバ、４１ ソースドライバ、４２ メモリ部、５１，６１，１８１，３３１，３３３〜３３６，３７２，３７３，３９１ インバータ、５２，６２ 検出回路、５３，５４，６３，６４，２０４ クロックドライバ、５５，５６，６５，６６，２０５ チャージポンプ、５７，５８，６７，６８ ＡＮＤ回路、５９ 分周回路、７１，７２ 抵抗素子、７３ 比較回路、７４ 定電流源、８１〜８４，１０５〜１１５ スイッチ回路、８５，８７ ＰチャネルＭＯＳトランジスタ群、８６，８８ ＮチャネルＭＯＳトランジスタ群、９１，９２，９５，９６，１０１，１０３，１８２，１８３，２８１〜２８５，３４１〜３４８，３５１〜３５９，３８１〜３８４ ＰチャネルＭＯＳトランジスタ、９３，９４，，９７，９８，１０２，１０４，１３１〜１５１，１８４，１８５、１９１〜２００，２１５，２１６，３６１〜３６７，３８５、３８６，４０１，４０２ ＮチャネルＭＯＳトランジスタ、 １２１ Ｎウェル領域、１２２ Ｐウェル領域上、１２３，１２４ ＰＭＯＳ領域、１２５，１２６ ＮＭＯＳ領域、１６１〜１８０，２１１〜２１４，２１７，２６１〜２７０，２９１〜２９４ キャパシタ、２０１ アクティブ用検出回路、２０２ スタンバイ用検出回路、２２１，２３１ Ｐ基板、２２２，２３２ Ｎウェル、２２３，２２４，２３３，２３４ Ｎ＋型領域、２２５ ゲート、２３５ フローティングゲート、２３６ コントロールゲート、２４１，２７１ レベルシフタ、２５１〜２６０ ダイオード、３３２ バッファ回路。

Claims (1)

1. 半導体装置であって、
   前記半導体装置の内部回路が動作するアクティブ時にポンプ動作を行なう第１のチャージポンプ回路、
   その出力ノードが前記第１のチャージポンプ回路の出力ノードに接続され、前記半導体装置の内部回路の待機状態であるスタンバイ時にポンプ動作を行なう第２のチャージポンプ回路、および
   その入力ノードが前記第１および第２のチャージポンプ回路の出力ノードに接続され、前記アクティブ時および前記スタンバイ時にポンプ動作を行なう第３のチャージポンプ回路を備え、
   前記第１のチャージポンプ回路は、直列接続された第１の数の単位チャージポンプ回路を含み、
   前記第２のチャージポンプ回路は、直列接続された前記第１の数よりも少ない第２の数の前記単位チャージポンプ回路を含み、
   前記第３のチャージポンプ回路は、直列接続された複数の前記単位チャージポンプ回路を含む、半導体装置。

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