KR100635418B1 - 펌프 회로를 구비한 반도체 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 장치에서는 구동용 포지티브 펌프 회로(14)는 외부 전원 전압 EXVDD(예를 들면, 1.8V)에 의해 구동되어, 포지티브 전압 VPC(예를 들면, 2.4V)를 생성한다. 내부 동작용 네거티브 펌프 회로(15)는 포지티브 전압 VPC에 의해 구동되어, 소거 동작 등의 내부 구동 시에 워드선에 필요한 마이너스 전압 VNA(예를 들면, -9.2V)를 생성한다. 따라서, 내부 동작용 네거티브 펌프 회로(15)는, 외부 전원 전압 EXVDD(예를 들면, 1.8V)에 의해 구동되어 온 종래에 비해, 펌프의 단수가 적어져서, 회로의 면적이 저감된다.
펌프 회로, P채널 MOS 트랜지스터, N채널 MOS 드라이버, 클럭 드라이버, 차지 펌프, 인버터

Description

펌프 회로를 구비한 반도체 장치{SEMICONDUCTOR DEVICE WITH PUMP CIRCUIT}
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략 구성을 나타내는 블록도.
도 2는 도 1에 도시한 분주 회로 및 내부 동작용 포지티브 펌프 회로(12, 13)의 구성을 도시하는 블록도.
도 3은 도 2에 도시한 검출 회로(52)의 구성을 도시하는 회로도.
도 4는 도 2에 도시한 클럭 드라이버(53)의 단위 회로의 구성을 상세히 도시하는 회로도.
도 5는 도 4에 도시한 P채널 MOS 트랜지스터군(87) 및 N채널 MOS 트랜지스터군(88)의 구성을 보다 상세히 나타내는 회로도.
도 6은 도 4에 도시한 P채널 MOS 트랜지스터군(85, 87) 및 N채널 MOS 트랜지스터군(86, 88)의 배치를 설명하기 위한 레이아웃 도면.
도 7은 도 2에 도시한 차지 펌프(65)의 구성을 도시하는 회로도.
도 8은 도 7에 도시한 차지 펌프의 노드 N31∼N40의 전위를 리세트하기 위한 구성을 도시하는 회로도.
도 9는 도 7에 도시한 차지 펌프의 동작을 설명하기 위한 타임차트.
도 10은 도 1에 도시한 메모리부의 비트선 BL 및 워드선 WL의 전위 변화를 도시하는 타임차트.
도 11은 도 1에 도시한 통상 동작용 포지티브 펌프 회로의 구성을 도시하는 블록도.
도 12는 도 11에 도시한 차지 펌프의 구성을 도시하는 회로도.
도 13은 도 11에 도시한 통상 동작용 포지티브 펌프 회로의 동작을 설명하기 위한 타임차트.
도 14는 도 12에 도시한 캐패시터(175)의 구성을 도시하는 개략 단면도.
도 15는 도 12에 도시한 캐패시터(211)의 구성을 도시하는 개략 단면도.
도 16은 도 1에 도시한 내부 동작용 네거티브 펌프 회로(15)의 차지 펌프의 구성을 도시하는 회로도.
도 17은 도 1에 도시한 내부 동작용 네거티브 펌프 회로(16)의 차지 펌프의 구성을 도시하는 회로도.
도 18은 도 1에 도시한 외부 인가 선택 회로(25)의 구성을 도시하는 회로도.
도 19는 도 18에 도시한 외부 인가 선택 회로에 대응하는 간략 회로 블록도.
도 20은 도 19에 도시한 회로의 동작을 설명하기 위한 타임차트.
도 21은 도 18에 도시한 외부 인가 선택 회로의 동작을 설명하기 위한 타임차트.
도 22는 본 발명의 실시예의 변경예 1을 도시하는 도면.
도 23은 본 발명의 실시예의 변경예 2를 도시하는 도면.
도 24는 본 발명의 실시예의 변경예 3을 도시하는 도면.
도 25는 본 발명의 실시예의 변경예 4를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 203 : 클럭 발생 회로
2, 4 : 기준 전위 발생 회로
3 : 분주 회로부
11 : 통상 동작용 포지티브 펌프 회로
12, 13 : 내부 동작용 포지티브 펌프 회로
14 : 구동용 포지티브 펌프 회로
15∼17 : 내부 동작용 네거티브 펌프 회로
21, 22 : 입력 단자
23∼28 : 외부 인가 선택 회로
29∼33 : 리세트 회로
34∼37, 60, 371 : 선택 회로
38 : 기입 회로
39 : 워드선 드라이버
40 : 웰 드라이버
41 : 소스 드라이버
42 : 메모리부
51, 61, 181, 331, 333∼336, 372, 373, 391 : 인버터
52, 62 : 검출 회로
53, 54, 63, 64, 204 : 클럭 드라이버
55, 56, 65, 66, 205 : 차지 펌프
57, 58, 67, 68 : AND 회로
59 : 분주 회로
71, 72 : 저항 소자
73 : 비교 회로
74 : 정전류원
81∼84, 105∼115 : 스위치 회로
85, 87 : P채널 MOS 트랜지스터군
86, 88 : N채널 MOS 트랜지스터군
91, 92, 95, 96, 101, 103, 182, 183, 281∼285, 341∼348, 351∼359, 381∼384 : P채널 MOS 트랜지스터
93, 94, 97, 98, 102, 104, 131∼151, 184, 185, 191∼200, 215, 216, 361∼367, 385, 386, 401, 402 : N채널 MOS 트랜지스터
121 : N웰 영역
122 : P웰 영역
123, 124 : P MOS 영역
125, 126 : N MOS 영역
161∼180, 211∼214, 217, 261∼270, 291∼294 : 캐패시터
201 : 액티브용 검출 회로
202 : 스탠바이용 검출 회로
221, 231 : P 기판
222, 232 : N웰
223, 224, 233, 234 : N+형 영역
225 : 게이트
235 : 플로팅 게이트
236 : 컨트롤 게이트
241, 271 : 레벨 시프터
251∼260 : 다이오드
332 : 버퍼 회로
본 발명은 반도체 장치에 관한 것으로, 특히, 차지 펌프 회로 및 클럭 드라이버를 구비한 반도체 장치에 관한 것이다.
전기적 소거 및 전기적 재기입이 가능한 불휘발성 메모리인 플래시 메모리에서는 워드선 및 비트선이 각 동작 모드에 따라 서로 다른 전위가 된다. 예를 들면, 워드선은 리드 시에 5.5V가 되고, 프로그램 동작 시에 9.7V가 되고, 데이터 소거 시에는 -9.2V가 된다. 비트선은 리드 시에 0.7V가 되고, 프로그램 동작 시에 5.1V가 된다. 또한, 웰 전위는 리드 시에 0V가 되고, 프로그램 동작 시에 -0.9V가 된다. 그래서, 단일의 외부 전원 전압(예를 들면, 1.8V)으로부터 각 동작 모드에서 필요한 전압을 생성하기 위해서 각종 펌프 회로가 설치된다.
종래의 네거티브 전압을 생성하는 펌프 회로에서는 펌프 회로가 비활성으로 되어 있을 때에, 펌프 회로를 구성하는 P채널 M0S 트랜지스터의 게이트 전극의 전위를 리세트하는 것이 제안되어 있다. 이 경우, 2회째 이후의 펌프 동작에서도 네거티브 전압 발생 속도가 저하되지 않는다(예를 들면, 일본특개2002-032987호 공보 참조).
또한, 종래의 펌프 회로에서는 스탠바이 사이클 시 및 액티브 사이클 시에 동작하는 펌프 모듈을 공유하는 것도 제안되어 있다. 이 경우, 스탠바이 사이클용 회로와 액티브 사이클용 회로를 따로따로 설치할 필요가 없기 때문에, 회로의 점유 면적이 저감된다(예를 들면, 일본특개평07-111093호 공보 참조).
최근, 반도체 장치의 한층 더한 소면적화가 요망되고 있다. 그러나, 종래의 반도체 장치에서는 펌프 회로의 점유 면적의 저감이 충분히 달성되어 있지 않다.
이 때문에, 본 발명의 주된 목적은 소면적의 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치에서는, 제1 진폭 전압인 제1종 클럭 신호에 의해서 구동되어, 소정의 전위를 생성하는 제1 차지 펌프 회로와, 제1종 클럭 신호의 제1 진폭 전압을 제1 진폭 전압보다도 크고 소정의 전위에 따른 제2 진폭 전압으로 변환한 제2종 클럭 신호를 출력하는 진폭 변환 회로와, 제2종 클럭 신호에 의해서 구동되는 제2 차지 펌프 회로가 설치된다. 따라서, 제2 차지 펌프의 펌프 단수가 적어지기 때문에, 반도체 장치의 면적이 저감된다.
또한, 본 발명에 따른 다른 반도체 장치에서는 반도체 장치의 내부 회로가 동작하는 액티브 시에 펌프 동작을 행하는 제1 차지 펌프 회로와, 출력 노드가 제1 차지 펌프 회로의 출력 노드에 접속되고, 반도체 장치의 내부 회로의 대기 상태인 스탠바이 시에 펌프 동작을 행하는 제2 차지 펌프 회로와, 입력 노드가 제1 및 제2 차지 펌프 회로의 출력 노드에 접속되고, 액티브 시 및 스탠바이 시에 펌프 동작을 행하는 제3 차지 펌프 회로가 설치된다. 따라서, 제3 차지 펌프 회로가 액티브 시 및 스탠바이 시에 공유되기 때문에, 반도체 장치의 면적이 저감된다.
또한, 본 발명에 따른 또 다른 반도체 장치는 클럭 드라이버를 구비한 반도체 장치에서, 전원 전위가 제1 레벨의 사양인 경우에 클럭 신호를 전달하고, 전원 전위 노드와 기준 전위 노드 사이에 직렬로 접속된 제1 도전 형식의 제1 트랜지스터 및 제2 도전 형식의 제2 트랜지스터를 포함하는 제1 인버터를 갖는 제1 클럭 드라이버 회로와, 전원 전위가 제1 레벨보다 낮은 제2 레벨의 사양인 경우에 클럭 신호를 전달하고, 전원 전위 노드와 기준 전위 노드 사이에 직렬로 접속되고, 게이트 절연막이 각각 제1 및 제2 트랜지스터의 게이트 절연막보다도 얇은 제1 도전 형식의 제3 트랜지스터 및 제2 도전 형식의 제4 트랜지스터를 포함하는 제2 인버터를 갖는 제2 클럭 드라이버 회로가 설치된다. 여기서, 전원 전위가 제1 레벨인 경우에는 제3 및 제4 트랜지스터의 각각의 게이트 전극과 드레인 전극이 소스 전극에 접속되고, 전원 전위가 제2 레벨인 경우는 제3 및 제4 트랜지스터의 게이트 전극이 제2 인버터의 입력 노드에 공통 접속됨과 함께, 제3 및 제4 트랜지스터의 드레인 전극이 제2 인버터의 출력 노드에 공통 접속된다. 따라서, 제1 및 제3 트랜지스터를 동일 웰 영역 내에 형성할 수 있기 때문에, 반도체 장치의 면적이 저감된다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부 도면과 관련하여 이해되는 본 발명에 관한 아래의 상세한 설명으로부터 명확하게 될 것이다.
<실시예>
도 1에서, 본 반도체 집적 회로 장치는 클럭 발생 회로(1), 기준 전위 발생 회로(2, 4), 분주 회로부(3), 통상 동작용 포지티브 펌프 회로(11), 내부 동작용 포지티브 펌프 회로(12, 13), 구동용 포지티브 펌프 회로(14), 내부 동작용 네거티브 펌프 회로(15∼17), 입력 단자(21, 22), 외부 인가 선택 회로(23∼28), 리세트 회로(29∼33), 선택 회로(34∼37), 기입 회로(38), 워드선 드라이버(39), 웰 드라이버(40), 소스 드라이버(41) 및 메모리부(42)를 구비한다.
통상 동작용 포지티브 펌프 회로(11), 내부 동작용 포지티브 펌프 회로(12, 13), 구동용 포지티브 펌프 회로(14)는 단일의 외부 전원 전위 EXVDD(예를 들면, 1.8V)에 의해서 구동된다. 내부 동작용 네거티브 펌프 회로(15∼17)는 구동용 포지티브 펌프 회로(14)로부터의 전위 VPC(예를 들면, 2.4V)에 의해서 구동된다.
클럭 발생 회로(1)는 각 펌프 회로에 필요한 클럭 신호 CLK를 생성한다. 기준 전위 발생 회로(2)는 각 펌프 회로에 필요한 기준 전위 VREF를 생성한다. 분주 회로부(3)는 클럭 발생 회로(1)로부터의 클럭 신호 CLK를 분주하여 클럭 신호 CLKD를 출력한다. 기준 전위 발생 회로(4)는 통상 동작용 포지티브 펌프 회로(11)에 필요한 기준 전위 VREFS를 생성한다.
통상 동작용 포지티브 펌프 회로(11)는 기준 전위 VREFS를 입력받고, 예를 들면 리드 동작 등의 통상 동작 시에 워드선에 필요한 포지티브 전위 VPP(예를 들면, 5.5V)를 생성한다. 내부 동작용 포지티브 펌프 회로(12)는 클럭 신호 CLKD 및 기준 전위 VREF를 입력받고, 예를 들면 프로그램 동작 등의 내부 동작 시에 비트선에 필요한 포지티브 전위 VPB(예를 들면, 5.1V)를 생성한다. 내부 동작용 포지티브 펌프 회로(13)는 클럭 신호 CLK 및 기준 전위 VREF를 입력받고, 예를 들면 프로그램 동작 등의 내부 동작 시에 워드선에 필요한 포지티브 전위 VPW(예를 들면, 9.7V)를 생성한다.
구동용 포지티브 펌프 회로(14)는 클럭 신호 CLK 및 기준 전위 VREF를 입력받고, 포지티브 전위 VPC(예를 들면, 2.4V)를 생성하여 내부 동작용 네거티브 펌프 회로(15∼17)에 공급한다. 내부 동작용 네거티브 펌프 회로(15)는 클럭 신호 CLK 및 기준 전위 VREF를 입력받고, 예를 들면 소거 동작 등의 내부 동작 시에 워드선에 필요한 네거티브 전위 VNA(예를 들면, -9.2V)를 생성한다. 내부 동작용 네거티브 펌프 회로(16)는 클럭 신호 CLK 및 기준 전위 VREF를 입력받고, 예를 들면 프로그램 동작 등의 내부 동작 시에 워드선 드라이버(39)에 필요한 네거티브 전위 VNB( 예를 들면, -0.5V)를 생성한다. 내부 동작용 네거티브 펌프 회로(17)는 클럭 신호 CLK 및 기준 전위 VREF를 입력받고, 예를 들면 프로그램 동작 등의 내부 동작 시에 웰에 필요한 네거티브 전위 VNC(예를 들면, -0.9V)를 생성한다.
입력 단자(21, 22)에는 외부 전위 VEX가 공급된다. 외부 인가 선택 회로(23)는 입력 단자(21)로부터의 외부 전위 VEX 및 통상 동작용 포지티브 펌프 회로(11)로부터의 전위 VPP 중 어느 한쪽을 선택하여 출력한다. 외부 인가 선택 회로(24)는 입력 단자(21)로부터의 외부 전위 VEX 및 내부 동작용 포지티브 펌프 회로(12)로부터의 전위 VPB 중 어느 한쪽을 선택하여 출력한다. 외부 인가 선택 회로(25)는 입력 단자(21)로부터의 외부 전위 VEX 및 내부 동작용 포지티브 펌프 회로(13)로부터의 전위 VPW 중 어느 한쪽을 선택하여 출력한다. 외부 인가 선택 회로(26)는 입력 단자(22)로부터의 외부 전위 VEX 및 내부 동작용 네거티브 펌프 회로(15)로부터의 전위 VNA 중 어느 한쪽을 선택하여 출력한다. 외부 인가 선택 회로(27)는 입력 단자(22)로부터의 외부 전위 VEX 및 내부 동작용 네거티브 펌프 회로(16)로부터의 전위 VNB 중 어느 한쪽을 선택하여 출력한다. 외부 인가 선택 회로(28)는 입력 단자(22)로부터의 외부 전위 VEX 및 내부 동작용 네거티브 펌프 회로(17)로부터의 전위 VNC 중 어느 한쪽을 선택하여 출력한다.
리세트 회로(29)는 내부 동작용 포지티브 펌프 회로(12)가 비활성인 경우에, 외부 인가 선택 회로(23)의 출력 전위를 외부 인가 선택 회로(24)의 출력 노드에 공급하는 리세트 동작을 행한다. 리세트 회로(30)는 내부 동작용 포지티브 펌프 회로(13)가 비활성인 경우에, 외부 인가 선택 회로(23)의 출력 전위를 외부 인가 선택 회로(25)의 출력 노드에 공급하는 리세트 동작을 행한다. 리세트 회로(31)는 내부 동작용 네거티브 펌프 회로(15)가 비활성인 경우에, 외부 인가 선택 회로(26)의 출력 노드를 접지 전위(0V)로 하는 리세트 동작을 행한다. 리세트 회로(32)는 내부 동작용 네거티브 펌프 회로(16)가 비활성인 경우에, 외부 인가 선택 회로(27)의 출력 노드를 접지 전위(0V)로 하는 리세트 동작을 행한다. 리세트 회로(33)는 내부 동작용 네거티브 펌프 회로(17)가 비활성인 경우에, 외부 인가 선택 회로(28)의 출력 노드를 접지 전위(OV)로 하는 리세트 동작을 행한다.
선택 회로(34)는 외부 인가 선택 회로(23, 25)의 출력 전위 및 접지 전위(0V) 중 어느 하나를 선택하여 워드선 드라이버(39)에 공급한다. 선택 회로(35)는 외부 인가 선택 회로(23, 25)의 출력 전위 및 접지 전위(0V) 중 어느 하나를 선택하여 웰 드라이버(40) 및 소스 드라이버(41)에 공급한다. 선택 회로(36)는 외부 인가 선택 회로(26, 27)의 출력 전위 및 접지 전위(0V) 중 어느 하나를 선택하여 워드선 드라이버(39)에 공급한다. 선택 회로(37)는 외부 인가 선택 회로(26, 28)의 출력 전위 및 접지 전위(0V) 중 어느 하나를 선택하여 웰 드라이버(40) 및 소스 드라이버(41)에 공급한다.
기입 회로(38)는 외부 인가 선택 회로(24)의 출력 전위를 입력받고, 메모리부(42)의 비트선 BL에 동작 모드에 따른 소정의 전위를 공급한다. 워드선 드라이버(39)는 선택 회로(34, 36)의 출력 전위를 입력받고, 메모리부(42)의 워드선 WL에 동작 모드에 따른 소정의 전위를 공급한다. 웰 드라이버(40)는 선택 회로(35, 37)의 출력 전위를 입력받고, 메모리부(42)의 웰에 동작 모드에 따른 소정의 전위를 공급한다. 소스 드라이버(41)는 선택 회로(35, 37)의 출력 전위를 입력받고, 메모리부(42)의 소스선 SL에 동작 모드에 따른 소정의 전위를 공급한다. 메모리부(42)는 데이터를 기억하기 위한 복수의 메모리 셀을 포함한다.
예를 들면, 리드 동작 시에는 통상 동작용 포지티브 펌프 회로(11)로부터의 전위 VPP(예를 들면, 5.5V)가 외부 인가 선택 회로(23), 선택 회로(34) 및 워드선 드라이버(39)를 통해 메모리부(42)의 워드선 WL에 공급된다. 메모리부(42)의 웰에는 선택 회로(37)로부터의 접지 전위(0V)가 웰 드라이버(40)를 통해 공급된다. 또한, 메모리부(42)의 소스선 SL에는 선택 회로(37)로부터의 접지 전위(OV)가 소스 드라이버(41)를 통해 공급된다.
프로그램 동작 시에서는 내부 동작용 포지티브 펌프 회로(13)로부터의 전위 VPW(예를 들면, 9.7V)가 외부 인가 선택 회로(25), 선택 회로(34) 및 워드선 드라이버(39)를 통해 메모리부(42)의 워드선 WL에 공급된다. 또한, 내부 동작용 포지티브 펌프 회로(12)로부터의 전위 VPB(예를 들면, 5.1V)가 외부 인가 선택 회로(24) 및 기입 회로(38)를 통해 메모리부(42)의 비트선 BL에 공급된다. 또한, 내부 동작용 네거티브 펌프 회로(17)로부터의 전위 VNC(예를 들면, -0.9V)가 외부 인가 선택 회로(28), 선택 회로(37) 및 웰 드라이버(40)를 통해 메모리부(42)의 웰에 공급된다. 또한, 메모리부(42)의 소스선 SL에는 선택 회로(35)로부터의 접지 전위(OV)가 공급된다.
소거 동작 시에서는 내부 동작용 네거티브 펌프 회로(15)로부터의 전위 VNA(예를 들면, -9.2V)가 외부 인가 선택 회로(26), 선택 회로(36) 및 워드선 드라이버(39)를 통해 메모리부(42)의 워드선 WL에 공급된다. 메모리부(42)의 웰에는 내부 동작용 포지티브 펌프 회로(13)로부터의 전위 VPW(예를 들면, 7.5V)가 외부 인가 선택 회로(25), 선택 회로(35) 및 웰 드라이버(40)를 통해 공급된다. 또한, 메모리부(42)의 소스선 SL에는 내부 동작용 포지티브 펌프 회로(13)로부터의 전위 VPW(예를 들면, 7.5V)가 외부 인가 선택 회로(25), 선택 회로(35) 및 소스 드라이버(41)를 통해 공급된다. 또한, 내부 동작용 포지티브 펌프 회로(13)의 출력 전위 VPW 레벨은 동작 상태에 따라 전환된다(예를 들면, 프로그램 동작 시에는 9.7V가 되고, 소거 동작 시에는 7.5V가 된다).
도 2에서, 분주 회로부(3)는 분주 회로(59) 및 선택 회로(60)를 포함한다. 내부 동작용 포지티브 펌프 회로(12)는 인버터(51), 검출 회로(52), 클럭 드라이버(53, 54), 차지 펌프(55, 56) 및 AND 회로(57, 58)를 포함한다. 내부 동작용 포지티브 펌프 회로(13)는 인버터(61), 검출 회로(62), 클럭 드라이버(63, 64), 차지 펌프(65, 66) 및 AND 회로(67, 68)를 포함한다.
분주 회로(59)는 활성화 신호 EN1이 활성화 레벨인 「H」 레벨인 경우, 클럭 발생 회로(1)로부터의 클럭 신호 CLK를 분주(주파수를 저감)하여 클럭 신호 CLK1를 생성한다. 한편, 활성화 신호 EN1이 비활성화 레벨인 「L」 레벨인 경우, 클럭 발생 회로(1)로부터의 클럭 신호 CLK를 그대로 클럭 신호 CLK2로서 출력한다. 선택 회로(60)는 활성화 신호 EN1이 활성화 레벨인 「H」 레벨인 경우, 분주 회로(59)로부터의 클럭 신호 CLK1을 선택하여 클럭 신호 CLKD로서 출력한다. 한편, 활성화 신호 EN1이 비활성화 레벨인 「L」 레벨인 경우, 분주 회로(59)로부터의 클럭 신호 CLK2를 선택하여 클럭 신호 CLKD로서 출력한다. 인버터(51)는 클럭 신호 CLKD의 논리 레벨을 반전하여 출력한다. 인버터(61)는 클럭 신호 CLK의 논리 레벨을 반전하여 출력한다.
도 3에서, 이 검출 회로(52)는 저항 소자(71, 72), 비교 회로(73) 및 정전류원(74)을 포함한다. 출력 노드 N1로부터의 전위 VPB는 저항 소자(71, 72)에 의해 분압되고, 분압 전위 VPBD로서 비교 회로(73)의 네거티브 입력 단자에 공급된다. 비교 회로(73)의 포지티브 입력 단자에는 전위 VPB 목표 레벨에 상응하는 전위인 기준 전위 VREF가 공급된다. 비교 회로(83)의 접지 단자와 접지 전위 GND의 라인 사이에는 정전류원(74)이 접속된다.
비교 회로(73)는 분압 전위 VPBD를 기준 전위 VREF와 비교하고, 분압 전위 VPBD가 기준 전위 VREF보다도 낮은 경우에는 출력 검지 신호 PEB를 「H」 레벨로 하고, 분압 전위 VPBD가 기준 전위 VREF보다도 높은 경우에는 출력 검지 신호 PEB를 「L」 레벨로 한다. 이러한 구성에 의해, 검출 회로(52)는 기준 전위 발생 회로(2)로부터의 기준 전위 VREF 및 출력 노드 N1로부터의 전위 VPB에 기초하여, 검지 신호 PEB를 AND 회로(57, 58)에 출력한다.
도 2로 돌아가, 검출 회로(62)의 구성 및 동작은 도 3에 도시한 검출 회로(52)와 마찬가지이고, 기준 전위 발생 회로(2)로부터의 기준 전위 VREF 및 출력 노드 N2로부터의 전위 VPW에 기초하여, 검지 신호 PEW를 AND 회로(67, 68)에 출력한다.
AND 회로(57, 58)는 외부로부터의 활성화 신호 EN2, 및 검출 회로(52)로부터 의 검지 신호 PEB를 입력받는다. AND 회로(57)의 출력 신호는 클럭 드라이버(53)에 공급되고, AND 회로(58)의 출력 신호는 클럭 드라이버(54)에 공급된다. AND 회로(67)는 외부로부터의 활성화 신호 EN3, 및 검출 회로(62)로부터의 검지 신호 PEW를 입력받는다. AND 회로(67)의 출력 신호는 클럭 드라이버(63)에 공급된다. AND 회로(68)는 외부로부터의 활성화 신호 EN4, 및 검출 회로(62)로부터의 검지 신호 PEW를 입력받는다. AND 회로(68)의 출력 신호는 클럭 드라이버(64)에 공급된다.
클럭 드라이버(53)는 AND 회로(57)의 출력 신호가 「H」 레벨인 경우에 활성화되어, 분주 회로부(3)로부터의 클럭 신호 CLKD를 전류 증폭하고, 4상 클럭 신호ΦA1~ΦA4를 생성하여 차지 펌프(55)에 공급한다. 한편, AND 회로(57)의 출력 신호가 「L」 레벨인 경우에는 비활성화되어, 분주 회로부(3)로부터의 클럭 신호 CLKD를 전달하지 않는다.
도 4에서, 이 클럭 드라이버(53)의 단위 회로는 스위치 회로(81∼84), P채널 MOS 트랜지스터군(85, 87) 및 N채널 MOS 트랜지스터군(86, 88)을 포함한다.
스위치 회로(81∼84)는 외부로부터의 선택 신호 SEL에 의해서 제어된다. 선택 신호 SEL은 외부 전원 전위 EXVDD가 낮은 경우(예를 들면, 1.8V)에 「L」 레벨이 되고, 외부 전원 전위 EXVDD가 높은 경우(예를 들면, 3.0V)에 「H」 레벨이 된다. 스위치 회로(81)는 선택 신호 SEL이 「L」 레벨인 경우, 접지 전위 GND의 라인과 노드 N12를 접속한다. 한편, 선택 신호 SEL이 「H」 레벨인 경우, 노드 N11과 노드 N12를 접속한다. 스위치 회로(82)는 선택 신호 SEL이 「L」 레벨인 경우, 출력 노드 N14와 출력 노드 N18을 분리한다. 한편, 선택 신호 SEL이 「H」 레벨인 경우, 출력 노드 N14와 출력 노드 N18을 접속한다. 스위치 회로(83)는 선택 신호 SEL이 「L」 레벨인 경우, 노드 N11과 노드 N15를 접속한다. 한편, 선택 신호 SEL이 「H」 레벨인 경우, 접지 전위 GND의 라인과 노드 N15를 접속한다. 스위치 회로(84)는 선택 신호 SEL이 「L」 레벨인 경우, 출력 노드 N17과 출력 노드 N18을 접속한다. 한편, 선택 신호 SEL이 「H」 레벨인 경우, 출력 노드 N17과 출력 노드 N18을 분리한다.
P채널 MOS 트랜지스터군(85)은 P채널 MOS 트랜지스터(91, 92) 및 복수의 P채널 MOS 트랜지스터(101)를 포함한다. N채널 MOS 트랜지스터군(86)은 N채널 MOS 트랜지스터(93, 94) 및 복수의 N채널 MOS 트랜지스터(102)를 포함한다. P채널 MOS 트랜지스터(101)와 N채널 MOS 트랜지스터(102)의 수는 동일하다.
P채널 MOS 트랜지스터(91, 92)는 각각 외부 전원 전위 EXVDD의 라인과 노드 N13 사이에 접속된다. N채널 MOS 트랜지스터(93, 94)는 노드 N13과 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(91) 및 N채널 MOS 트랜지스터(94)의 게이트는 모두 노드 N12에 접속된다. P채널 MOS 트랜지스터(92) 및 N채널 MOS 트랜지스터(93)의 게이트는 모두 AND 회로(57)의 출력 신호를 입력받는다. P채널 MOS 트랜지스터(101) 및 N채널 MOS 트랜지스터(102)는 외부 전원 전위 EXVDD의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(101) 및 N채널 MOS 트랜지스터(102)의 복수조는 각각 인버터를 구성하고 있다. 이들 복수의 인버터는 노드 N13과 출력 노드 N14 사이에 직렬 접속된다.
P채널 MOS 트랜지스터군(87)은 P채널 MOS 트랜지스터(95, 96) 및 복수의 P채널 MOS 트랜지스터(103)를 포함한다. N채널 MOS 트랜지스터군(88)은 N채널 MOS 트랜지스터(97, 98) 및 복수의 N채널 MOS 트랜지스터(104)를 포함한다. P채널 MOS 트랜지스터(103)와 N채널 MOS 트랜지스터(104)의 수는 동일하다.
P채널 MOS 트랜지스터(95, 96)는 각각 외부 전원 전위 EXVDD의 라인과 노드 N16 사이에 접속된다. N채널 MOS 트랜지스터(97, 98)는 노드 N16과 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(95) 및 N채널 MOS 트랜지스터(98)의 게이트는 모두 노드 N15에 접속된다. P채널 MOS 트랜지스터(96) 및 N채널 MOS 트랜지스터(97)의 게이트는 모두 AND 회로(57)의 출력 신호를 입력받는다. P채널 MOS 트랜지스터(103) 및 N채널 MOS 트랜지스터(104)는 외부 전원 전위 EXVDD의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(103) 및 N채널 MOS 트랜지스터(104)의 복수조는 각각 인버터를 구성하고 있다. 이들 복수의 인버터는 노드 N16과 출력 노드 N17 사이에 직렬 접속된다.
또한, P채널 MOS 트랜지스터(91, 92, 101) 및 N채널 MOS 트랜지스터(93, 94, 102)는 산화막이 두껍고, 외부 전원 전위 EXVDD가 높은 경우(예를 들면, 3V)에 적합하다. P채널 MOS 트랜지스터(95, 96, 103) 및 N채널 MOS 트랜지스터(97, 98, 104)는 산화막이 얇고, 외부 전원 전위 EXVDD가 낮은 경우(예를 들면, 1.8V)에 적합하다. 이와 같이, 산화막이 두꺼운 트랜지스터로 구성되는 트랜지스터군(85, 86)과 산화막이 얇은 트랜지스터로 구성되는 트랜지스터군(87, 88)을 형성하고, 외부 전원 전위 EXVDD의 레벨에 따라 트랜지스터군을 선택적으로 사용한다.
즉, 외부 전원 전위 EXVDD가 높은 경우(예를 들면, 3V)에는 선택 신호 SEL이 「H」 레벨이 되고, 클럭 신호 CLKD는 P채널 MOS 트랜지스터군(85) 및 N채널 MOS 트랜지스터군(86)으로 구성되는 복수단의 인버터를 통해, 출력 노드 N18로부터 클럭 신호 ΦA1로서 출력된다. 한편, 외부 전원 전위 EXVDD가 낮은 경우(예를 들면, 1.8V)에는 선택 신호 SEL이 「L」 레벨이 되고, 클럭 신호 CLKD는 P채널 MOS 트랜지스터군(87) 및 N채널 MOS 트랜지스터군(88)으로 구성되는 복수단의 인버터를 통해, 출력 노드 N18로부터 클럭 신호 ΦA1로서 출력된다.
도 5는 도 4에 도시한 P채널 MOS 트랜지스터군(87) 및 N채널 MOS 트랜지스터군(88)의 구성을 보다 상세히 도시하는 회로도이다. 도 5를 참조하여, P채널 MOS 트랜지스터(95, 96, 103)의 게이트에 스위치 회로(105, 107, 112)가 형성된다. P채널 MOS 트랜지스터(95, 96, 103)의 드레인에 스위치 회로(106, 108, 113)가 형성된다. N채널 MOS 트랜지스터(97, 104)의 드레인에 스위치 회로(109, 114)가 형성된다. N채널 MOS 트랜지스터(97, 98, 104)의 게이트에 스위치 회로(110, 111, 115)가 형성된다. 스위치 회로(105∼115)는 선택 신호 SEL에 의해서 제어된다.
선택 신호 SEL이 「L」 레벨인 경우(외부 전원 전위 EXVDD가 낮은 경우), 스위치 회로(105)는 노드 N15와 P채널 MOS 트랜지스터(95)의 게이트를 접속한다. 스위치 회로(106)는 P채널 MOS 트랜지스터(95)의 드레인과 노드 N16을 접속한다. 스위치 회로(107)는 AND 회로(57)의 출력 노드와 P채널 MOS 트랜지스터(96)의 게이트를 접속한다. 스위치 회로(108)는 P채널 MOS 트랜지스터(96)의 드레인과 노드 N16을 접속한다. 스위치 회로(109)는 노드 N16과 N채널 MOS 트랜지스터(97)의 드레인을 접속한다. 스위치 회로(110)는 AND 회로(57)의 출력 노드와 N채널 MOS 트랜지스터(97)의 게이트를 접속한다. 스위치 회로(111)는 노드 N15와 N채널 MOS 트랜지스터(98)의 게이트를 접속한다. 따라서, AND 회로(57)의 출력 신호가 「H」 레벨인 경우에는 P채널 MOS 트랜지스터(96)가 비도통이 되고, N채널 MOS 트랜지스터(97)가 도통하기 때문에, 노드 N15에 전달된 클럭 신호는 논리 레벨이 반전되어 노드 N16에 공급된다. AND 회로(57)의 출력 신호가 「L」 레벨인 경우에는 P채널 MOS 트랜지스터(96)가 도통하고, N채널 MOS 트랜지스터(97)가 비도통이 되기 때문에, 노드 N16이 「H」 레벨에 고정되고, 노드 N15에 전달된 클럭 신호는 노드 N16에는 전달되지 않는다.
한편, 선택 신호 SEL이 「H」 레벨인 경우(외부 전원 전위 EXVDD가 높은 경우), 스위치 회로(105)는 외부 전원 전위 EXVDD의 라인과 P채널 MOS 트랜지스터(95)의 게이트를 접속한다. 스위치 회로(106)는 P채널 MOS 트랜지스터(95)의 드레인과 외부 전원 전위 EXVDD의 라인을 접속한다. 스위치 회로(107)는 외부 전원 전위 EXVDD의 라인과 P채널 MOS 트랜지스터(96)의 게이트를 접속한다. 스위치 회로(108)는 P채널 MOS 트랜지스터(96)의 드레인과 외부 전원 전위 EXVDD의 라인을 접속한다. 스위치 회로(109)는 접지 전위 GND의 라인과 N채널 MOS 트랜지스터(97)의 드레인을 접속한다. 스위치 회로(110)는 접지 전위 GND의 라인과 N채널 MOS 트랜지스터(97)의 게이트를 접속한다. 스위치 회로(111)는 접지 전위 GND의 라인과 N채널 MOS 트랜지스터(98)의 게이트를 접속한다.
이와 같이, P채널 MOS 트랜지스터(95, 96)의 소스와 드레인과 게이트가 모두 외부 전원 전위 EXVDD의 라인에 접속된다. 또한, N채널 MOS 트랜지스터(97)의 드레인과 게이트, 및 N채널 MOS 트랜지스터(98)의 소스와 게이트가 모두 접지 전위 GND의 라인에 접속된다. 따라서, P채널 MOS 트랜지스터(95, 96) 및 N채널 MOS 트랜지스터(97, 98)는 비도통이 되어, 높은 외부 전원 전위 EXVDD에 의해서 MOS 트랜지스터가 열화되는 것이 방지된다.
또한, 선택 신호 SEL이 「L」 레벨인 경우(외부 전원 전위 EXVDD가 낮은 경우), 스위치 회로(112)는 노드 N16과 P채널 MOS 트랜지스터(103)의 게이트를 접속한다. 스위치 회로(113)는 P채널 MOS 트랜지스터(103)의 드레인과 노드 N21을 접속한다. 스위치 회로(114)는 노드 N21과 N채널 MOS 트랜지스터(104)의 드레인을 접속한다. 스위치 회로(115)는 노드 N16과 N채널 MOS 트랜지스터(104)의 게이트를 접속한다. 따라서, 노드 N16에 전달된 클럭 신호는 논리 레벨이 반전되어 노드 N21에 공급된다.
한편, 선택 신호 SEL이 「H」 레벨인 경우(외부 전원 전위 EXVDD가 높은 경우), 스위치 회로(112)는 외부 전원 전위 EXVDD의 라인과 P채널 MOS 트랜지스터(103)의 게이트를 접속한다. 스위치 회로(113)는 N채널 MOS 트랜지스터(103)의 드레인과 외부 전원 전위 EXVDD의 라인을 접속한다. 스위치 회로(114)는 접지 전위 GND의 라인과 N채널 MOS 트랜지스터(104)의 드레인을 접속한다. 스위치 회로(115)는 접지 전위 GND의 라인과 N채널 MOS 트랜지스터(104)의 게이트를 접속한다.
이와 같이, P채널 MOS 트랜지스터(103)의 소스와 드레인과 게이트가 모두 외부 전원 전위 EXVDD의 라인에 접속된다. 또한, N채널 MOS 트랜지스터(104)의 소스와 드레인과 게이트가 모두 접지 전위 GND의 라인에 접속된다. 따라서, P채널 MOS 트랜지스터(103) 및 N채널 MOS 트랜지스터(104)는 비도통이 되어, 높은 외부 전원 전위 EXVDD에 의해서 MOS 트랜지스터가 열화되는 것이 방지된다.
이상과 같은 구성에 의해, P채널 MOS 트랜지스터군(87) 및 N채널 MOS 트랜지스터군(88)에 포함되는 MOS 트랜지스터는 외부 전원 전위 EXVDD가 높은 경우에는 외부 전원 전위 EXVDD가 MOS 트랜지스터에 인가되지 않도록 스위칭되기 때문에, M0S 트랜지스터가 열화되는 것이 방지된다.
또한, 여기서는 스위치 회로(81∼84, 105∼115)가 선택 신호 SEL에 의해서 전환되는 스위치 회로인 경우에 대해 설명했지만, 스위치 회로(81∼84, 105∼115)는 마스크를 바꿈으로써 AL(알루미늄) 배선 경로가 전환되는 전환 회로이어도 된다.
도 6은 도 4에 도시한 P채널 MOS 트랜지스터군(85, 87) 및 N채널 MOS 트랜지스터군(86, 88)의 배치를 설명하기 위한 레이아웃도이다. 도 6에서, N웰 영역(121)은 외부 전원 전위 EXVDD의 라인에 접속되고, P웰 영역(122)은 접지 전위 GND의 라인에 접속된다.
N웰 영역(121)에는 PMOS 영역(123, 124)이 배치된다. PMOS 영역(123)에는 도 4에 도시한 P채널 MOS 트랜지스터(91, 92) 및 복수의 P채널 MOS 트랜지스터(101)가 배치된다. PMOS 영역(124)에는 도 4에 도시한 P채널 MOS 트랜지스터(95, 96) 및 복수의 P채널 MOS 트랜지스터(103)가 배치된다.
P웰 영역(122) 상에는 NMOS 영역(125, 126)이 배치된다. NMOS 영역(125)에는 도 4에 도시한 N채널 MOS 트랜지스터(93, 94) 및 복수의 N채널 MOS 트랜지스터(102)가 배치된다. NMOS 영역(126)에는 도 4에 도시한 N채널 MOS 트랜지스터(97, 98) 및 복수의 N채널 MOS 트랜지스터(104)가 배치된다.
종래의 클럭 드라이버에서는 N웰 영역(121)이 2개로 분리되고, PMOS 영역(123)과 PMOS 영역(124)은 서로 다른 N웰 영역 위에 배치되어 있었다. 이는, P채널 MOS 트랜지스터군(87) 및 N채널 MOS 트랜지스터군(88)에 스위치 회로(105∼115)가 구비되어 있지 않았기 때문이다. 이 경우, 외부 전원 전위 EXVDD가 높을 때, 노드 N15가 「L」 레벨로 되기 때문에, P채널 MOS 트랜지스터(95)가 도통한다. 이와 같이, 산화막이 얇은 P채널 MOS 트랜지스터(95)가 높은 외부 전원 전위 EXVDD를 입력받기 때문에, 트랜지스터가 열화될 가능성이 있다. 따라서, PMOS 영역(123)이 배치되는 N웰 영역과 PMOS 영역(124)이 배치되는 N웰 영역을 분리하고 있었다. 이에 의해, PMOS 영역(123)이 배치되는 N웰 영역에는 높은 외부 전원 전위 EXVDDH를 인가하고, PMOS 영역(124)이 배치되는 N웰 영역에는 낮은 내부 전원 전위 EXVDDL을 인가할 수 있다. 그러나, 이러한 구성의 경우, 2개의 N웰 영역의 경계 부분에 스페이스가 필요해지기 때문에, 클럭 드라이버의 레이아웃 면적이 커져 있었다.
그래서, 본 실시예에서는 P채널 MOS 트랜지스터군(87) 및 N채널 MOS 트랜지스터군(88)에 스위치 회로(105∼115)를 형성하고, 1개의 N웰 영역(121) 상에 PMOS 영역(123, 124)을 배치한다. 따라서, 클럭 드라이버의 레이아웃 면적이 저감된다.
또한, 도 6에 도시한 레이아웃도는 도 4에 도시한 클럭 드라이버(53)의 단위 회로의 트랜지스터의 배치를 도시하는 도면으로, 클럭 드라이버(53)에는 이 단위 회로가 복수 설치된다. 예를 들면, 차지 펌프(55)가 10단 구성인 경우, 이 단위 회로는 펌프부의 단 수의 2배, 즉 20개 설치된다. 따라서, 본 실시예에서는 클럭 드라이버의 단위 회로마다의 레이아웃 면적이 저감된 결과, 클럭 드라이버 전체의 레이아웃 면적이 대폭 저감된다.
도 2를 다시 참조하면, 클럭 드라이버(54, 63, 64)의 구성 및 동작은 클럭 드라이버(53)와 마찬가지이다. 클럭 드라이버(54)는 AND 회로(58)의 출력 신호가 「H」 레벨인 경우에 활성화되어, 인버터(51)의 출력 클럭 신호를 전류 증폭하고, 4상 클럭 신호 /ΦA1∼/ΦA4를 생성하여 차지 펌프(56)에 공급한다. 한편, AND 회로(58)의 출력 신호가 「L」 레벨인 경우에는 비활성화되어, 인버터(51)의 출력 클럭 신호를 전달하지 않는다. 클럭 드라이버(63)는 AND 회로(67)의 출력 신호가 「H」 레벨인 경우에 활성화되어, 클럭 발생 회로(1)로부터의 클럭 신호 CLK를 전류 증폭하고, 4상 클럭 신호 ΦB1∼ΦB4를 생성하여 차지 펌프(65)에 공급한다. 한편, AND 회로(67)의 출력 신호가 「L」 레벨인 경우에는 비활성화되어, 클럭 발생 회로(1)로부터의 클럭 신호 CLK를 전달하지 않는다. 클럭 드라이버(64)는 AND 회로(68)의 출력 신호가 「H」 레벨인 경우에 활성화되어, 인버터(61)의 출력 클럭 신호를 전류 증폭하고, 4상 클럭 신호 /ΦB1∼/ΦB4를 생성하여 차지 펌프(66)에 공급한다. 한편, AND 회로(68)의 출력 신호가 「L」 레벨인 경우에는 비활성화되어, 인버터(61)의 출력 클럭 신호를 전달하지 않는다.
차지 펌프(55)는 클럭 드라이버(53)로부터의 클럭 신호 ΦA1∼ΦA4에 의해서 구동되어, 전위 VPB를 생성하여 출력 노드 N1에 공급한다. 차지 펌프(56)는 클럭 드라이버(54)로부터의 클럭 신호 /ΦA1∼/ΦA4에 의해서 구동되어, 전위 VPB를 생성하여 출력 노드 N1에 공급한다. 차지 펌프(65)는 클럭 드라이버(63)로부터의 클럭 신호 ΦB1∼ΦB4에 의해서 구동되어, 전위 VPW를 생성하여 출력 노드 N2에 공급한다. 차지 펌프(66)는 클럭 드라이버(64)로부터의 클럭 신호 /ΦB1∼/ΦB4에 의해서 구동되어, 전위 VPW를 생성하여 출력 노드 N2에 공급한다.
여기서, 차지 펌프(65)의 구성 및 동작에 대하여 상세히 설명한다. 도 7에서, 이 차지 펌프(65)는 N채널 MOS 트랜지스터(131∼151) 및 캐패시터(161∼180)를 포함한다.
N채널 MOS 트랜지스터(131∼140)는 외부 전원 전위 EXVDD의 라인과 노드 N51 사이에 직렬 접속된다. N채널 MOS 트랜지스터(131∼140)의 게이트는 각각 노드 N31∼N40에 접속된다. N채널 MOS 트랜지스터(141∼150)는 각각 노드 N41∼N50과 노드 N31∼N40 사이에 접속된다. N채널 MOS 트랜지스터(141∼150)의 게이트는 각각 노드 N42∼N51에 접속된다. N채널 MOS 트랜지스터(151)는 그 드레인 및 게이트가 노드 N51에 접속되어, 다이오드를 구성하고 있다. N채널 MOS 트랜지스터(151)의 소스로부터는 전위 VPW가 출력된다.
홀수번째의 캐패시터(161∼169)는 그 한쪽 전극이 클럭 드라이버(63)로부터의 클럭 신호 ΦB2를 입력받고, 그 다른쪽 전극이 홀수번째의 노드 N31∼N39에 접속된다. 짝수번째의 캐패시터(162∼170)는 그 한쪽 전극이 클럭 드라이버(63)로부터의 클럭 신호 ΦB4를 입력받고, 그 다른쪽 전극이 짝수번째의 노드 N32∼N40에 접속된다. 홀수번째의 캐패시터(171∼179)는 그 한쪽 전극이 클럭 드라이버(63)로부터의 클럭 신호 ΦB3을 입력받고, 그 다른쪽 전극이 짝수번째의 노드 N42∼N50에 접속된다. 짝수번째의 캐패시터(172∼180)는 그 한쪽 전극이 클럭 드라이버(63)로부터의 클럭 신호 ΦB1을 입력받고, 그 다른쪽 전극이 홀수번째의 노드 N43∼N51에 접속된다. 이와 같이, 차지 펌프(65)는 10단의 펌프 구성으로 되어 있다.
도 8은 도 7에 도시한 차지 펌프(65)의 노드 N31∼N40의 전위를 리세트하기 위한 구성을 도시하는 회로도이다. 도 8에서, 차지 펌프(65)는 인버터(181), P채널 MOS 트랜지스터(182, 183) 및 N채널 MOS 트랜지스터(184, 185, 191∼200)를 더 포함한다.
P채널 MOS 트랜지스터(182) 및 N채널 MOS 트랜지스터(184)는 전위 VPP(통상 동작용 포지티브 펌프 회로(11)의 출력 전위)의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 NIOS 트랜지스터(182)의 게이트는 출력 노드 N62에 접속된다. N채널 MOS 트랜지스터(184)의 게이트는 인버터(181)를 통해 외부로부터의 리세트 신호 RS를 입력받는다. P채널 MOS 트랜지스터(183) 및 N채널 MOS 트랜지스터(185)는 전위 VPP(통상 동작용 포지티브 펌프 회로(11)의 출력 전위)의 라인과 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(183)의 게이트는 노드 N61에 접속된다. N채널 MOS 트랜지스터(185)의 게이트는 외부로부터의 리세트 신호 RS를 입력받는다.
N채널 MOS 트랜지스터(191∼200)는 각각 도 7에 도시한 노드 N31∼N40과 외부 전원 전위 EXVDD의 라인 사이에 접속된다. N채널 MOS 트랜지스터(191∼200)의 게이트는 출력 노드 N61에 공통 접속된다.
도 9는 차지 펌프(65)의 동작을 설명하기 위한 타임차트이다. 도 9에서, 클럭 신호 ΦB1∼ΦB4는 클럭 드라이버(63)로부터 공급되는 신호이다.
여기서, 이 타임차트를 이용하여 도 7의 10단째의 펌프부의 동작에 대하여 설명한다. 시각 t0에서 시각 t1까지의 기간에서, 클럭 신호 ΦB1, ΦB2가 「H」 레벨이 되어, 노드 N49의 전하가 노드 N50에 전송되어, 노드 N50이 고전위로 충전된다. 시각 t1에서, 클럭 신호 ΦB2가 「L」 레벨로 하강함에 따라서 N채널 MOS 트랜지스터(139)가 비도통이 되어, 노드 N49과 노드 N50이 전기적으로 분리된다. 이어서, 시각 t2에서, 클럭 신호 ΦB3이 「H」 레벨로 상승함에 따라서 노드 N50의 전위가 상승한다. 이 때, 클럭 신호 ΦB1이 「H」 레벨임에 따라, N채널 MOS 트랜지스터(150)가 도통해 있기 때문에, 노드 N50의 전하가 노드 N40에 전송되어, 노드 N40이 고전위로 충전된다. 시각 t3에서, 클럭 신호 ΦB1이 「L」 레벨로 하강함에 따라서 N채널 MOS 트랜지스터(150)가 비도통이 되어, 노드 N50과 노드 N40이 전기적으로 분리된다. 이어서, 시각 t4에서, 클럭 신호 ΦB4가 「H」 레벨로 상승함에 따라서 N채널 MOS 트랜지스터(140)가 도통한다. 이 때, 고전위에 충전되어 있던 노드 N40의 전위가 더 상승하기 때문에, N채널 MOS 트랜지스터(140)의 전송 능력이 높아져서, N채널 MOS 트랜지스터(140)의 임계값 전압의 영향을 받지 않고서, 노드 N50의 전하가 노드 N51에 전송된다. 1단째부터 9단째까지의 펌프부의 동작도 마찬가지로, 노드 N41∼N51의 전위는 차례대로 상승한다.
다이오드를 구성하고 있는 N채널 NIOS 트랜지스터(151)의 임계값 전압을 Vth라 하면, 노드 N51의 전위, 즉 10단째의 펌프부의 출력 전위는 (VPW+Vth)가 된다. 따라서, i단째의 펌프부의 출력 전위를 Vi라 하면, 다음 식이 성립한다.
Vi=EXVDD+i(VPW+Vth-EXVDD)/10 …(1)
각 단의 펌프부의 노드 N31∼N40은 각 단의 펌프부의 출력 전위 Vi보다도 고전위가 된다. 여기서, 내부 동작용 포지티브 펌프 회로(13)의 펌프 동작을 일단 정지시킨 후 재개시키는 경우에 대해서 생각한다. 즉, 도 1을 참조하여, 외부 인가 회로(23)가 통상 동작용 포지티브 펌프 회로(11)의 출력 전위 VPP(예를 들면, 5.5V)를 선택 출력하고, 외부 인가 회로(25)가 내부 동작용 포지티브 펌프 회로(13)의 출력 전위 VPW(예를 들면, 9.7V)를 선택 출력하고 있는 상태에서, 내부 동작용 포지티브 펌프 회로(13)의 펌프 동작을 정지함과 함께, 리세트 회로(30)가 외부 인가 선택 회로(24)의 출력 노드에 외부 인가 선택 회로(23)의 출력 전위 VPP(예를 들면, 5.5V)를 공급한다. 그 후, 내부 동작용 포지티브 펌프 회로(13)의 동작을 재개시켜, 내부 동작용 포지티브 펌프 회로(13)로부터 전위 VPW(예를 들면, 9.7V)를 다시 생성시킨다.
도 7을 참조하여, 이 경우, 차지 펌프(65)의 출력 전위는 VPW(예를 들면, 9.7V)로부터 VPP(예를 들면 5.5V)로 리세트된다. 이 때, 노드 N51은 고전위(예를 들면, 5.5V+Vth)로 되어 있다. 노드 N40에는 고전위가 남아 있기 때문에, N채널 MOS 트랜지스터(140)는 도통하고, 노드 N50은 노드 N51과 동일한 고전위(예를 들면, 5.5V+Vth)가 된다. N채널 MOS 트랜지스터(150)는 그 게이트가 노드 N51의 고전위를 받아 도통하고 있다. 따라서, 차지 펌프(65)의 출력 전위가 VPW(예를 들면, 9.7V)로부터 VPP(예를 들면, 5.5V)로 리세트된 때에 노드 N40의 전위는 커플링에 의해 저하되지만, 노드 N40에는 외부 전원 전위 EXVDD(예를 들면, 1.8V) 이상의 고전위가 남게 된다. 9단째의 펌프부도 10단째의 펌프부와 마찬가지로, 노드 N49는 노드 N50과 동일한 고전위가 되고, 노드 N39에는 외부 전원 전위 EXVDD(예를 들면, 1.8V) 이상의 고전위가 남게 된다. 초단측의 펌프부에는 원래 고전위가 인가되지 않기 때문에, 차지 펌프(65)의 출력 전위가 VPW(예를 들면, 9.7V)로부터 VPP(예를 들면, 5.5V)로 리세트된 때에, 노드 N31, N32, …의 전위는 커플링에 의해서 저하되어, 노드 N31, N32, …의 전위는 외부 전원 전위 EXVDD(예를 들면, 1.8V)보다도 낮아진다.
이 상태에서, 내부 동작용 포지티브 펌프 회로(13)의 동작을 재개시켜, 내부 동작용 포지티브 펌프 회로(13)로부터 포지티브 전위 VPW(예를 들면, 9.7V)를 다시 생성시킨 경우, 9단째 및 10단째의 펌프부의 노드 N39, N40에는 외부 전원 전위 EXVDD(예를 들면, 1.8V)보다도 높은 전위가 남아 있기 때문에, N채널 MOS 트랜지스터(139, 140)는 도통하고 있어 정류 작용이 없다. 즉, 후단측의 펌프부는 펌프 동작을 할 수 없기 때문에, 차지 펌프(65)의 펌프 능력이 저하된다. 이러한 문제점을 방지하기 위해서 도 8에 도시하는 회로가 설치되어 있다.
도 8을 참조하여, 리세트 신호 RS는 내부 동작용 포지티브 펌프 회로(13)가 동작하고 있는 경우에 「H」 레벨이 되고, 정지하고 있는 경우에 「L」 레벨로 되는 신호이다. 리세트 신호 RS가 「H」 레벨인 경우, N채널 MOS 트랜지스터(184)가 비도통이 되고, N채널 MOS 트랜지스터(185)가 도통한다. 이에 따라, 출력 노드 N62가 「L」 레벨이 되어, P채널 MOS 트랜지스터(182)가 도통한다. 이 때문에, 노드 N61이 「H」 레벨이 되어, P채널 MOS 트랜지스터(183)가 비도통이 된다. 이 때, 출력 노드 N62가 「L」 레벨이 된 것에 따라 N채널 MOS 트랜지스터(191∼200)는 비도통이 된다.
한편, 리세트 신호 RS가 「L」 레벨인 경우, N채널 MOS 트랜지스터(184)가 도통하고, N채널 MOS 트랜지스터(185)가 비도통이 된다. 이에 따라, 노드 N61이 「L」 레벨이 되고, P채널 MOS 트랜지스터(183)가 도통한다. 이 때문에, 출력 노드 N62가 「H」 레벨이 되어, P채널 MOS 트랜지스터(182)가 비도통이 된다. 이 때, 출력 노드 N62가 「H」 레벨이 됨에 따라 N채널 MOS 트랜지스터(191∼200)는 도통한다. 따라서, 노드 N31∼N40의 전위는 외부 전원 전위 EXVDD(예를 들면, 1.8V)로 리세트된다. 이 때문에, 내부 동작용 포지티브 펌프 회로(13)의 동작을 재개시켜, 내부 동작용 포지티브 펌프 회로(13)로부터 포지티브 전위 VPW(예를 들면, 9.7V)를 다시 생성시킨 경우, 9단째 및 10단째의 펌프부의 노드 N39, N40에는 외부 전원 전위 EXVDD(예를 들면, 1.8V)보다도 높은 전위가 남아 있지 않기 때문에, N채널 MOS 트랜지스터(139, 140)의 정류 작용은 회복되어 있다. 즉, 후단측의 펌프부는 펌프 동작하지 않는다고 하는 문제가 해소되어, 차지 펌프(65)의 펌프 능력의 저하가 방지된다.
다음으로, 도 1을 다시 참조하여, 내부 동작용 포지티브 펌프 회로(12, 13)에 의해서 메모리부(42)의 비트선 BL 및 워드선 WL의 전위가 제어되는 동작에 대하여 설명한다. 도 10은 메모리부(42)의 비트선 BL 및 워드선 WL의 전위 변화를 도시하는 타임차트이다. 도 10에서, 통상 동작 기간은 리드 동작 등의 통상 동작을 행하는 기간이고, 내부 동작 기간은 프로그램 동작 등의 내부 동작을 행하는 기간이고, 준비 기간은 통상 동작 상태에서 내부 동작 상태로 천이하는 준비를 행하는 기간이다.
도 1, 도 2 및 도 10을 참조하여, 시각 t10까지의 통상 동작 기간에서, 통상 동작용 포지티브 펌프 회로(11)는 포지티브 전위 VPP(예를 들면, 5.5V)를 생성한다. 외부 인가 선택 회로(23)는 통상 동작용 포지티브 펌프 회로(11)로부터의 전위 VPP를 선택 출력하고 있다. 선택 회로(34)는 외부 인가 선택 회로(23)의 출력 전위 VPP를 선택하여 워드선 드라이버(39)에 공급한다. 메모리부(42)의 워드선 WL의 전위는 워드선 드라이버(39)에 의해서 VPP가 된다. 또한, 내부 동작용 포지티브 펌프 회로(12, 13)는 비활성화되어 있다. 리세트 회로(29)는 외부 인가 선택 회로(24)의 출력 노드에 외부 인가 선택 회로(23)의 출력 전위 VPP보다도 트랜지스터의 임계값 전압 Vth만큼 낮은 전위(VPP-Vth)를 공급한다. 메모리부(42)의 비트선 BL의 전위는 기입 회로(38)에 의해서 (VPP-Vth)가 된다.
시각 t10에서, 활성화 신호 EN1∼EN4가 활성화 레벨인 「H」 레벨이 된다. 활성화 신호 EN1이 활성화 레벨인 「H」 레벨이 됨에 따라, 분주 회로부(3)는 클럭 발생 회로(1)로부터의 클럭 신호 CLK를 분주하여, 클럭 신호 CLKD를 출력한다. 또한, 활성화 신호 EN2∼EN4가 활성화 레벨인 「H」 레벨이 됨에 따라, 내부 동작용 포지티브 펌프 회로(12, 13)가 활성화된다. 외부 인가 선택 회로(24)는 내부 동작용 포지티브 펌프 회로(12)의 출력 전위를 선택 출력하고 있다. 외부 인가 선택 회로(25)는 내부 동작용 포지티브 펌프 회로(13)의 출력 전위를 선택하여 기입 회로(38)에 출력하고 있다. 리세트 회로(29, 30)는 내부 동작용 포지티브 펌프 회로(12, 13)가 활성화되어 있기 때문에, 리세트 동작을 행하지 않는다. 선택 회로(34)는 외부 인가 선택 회로(25)의 출력 전위를 선택하여 워드선 드라이버(39)에 공급한다. 메모리부(42)의 워드선 WL에는 내부 동작용 포지티브 펌프 회로(13)의 출력 전위가 공급된다. 또한, 메모리부(42)의 비트선 BL에는 내부 동작용 포지티브 펌프 회로(12)의 출력 전위가 공급된다. 이 시각 t10부터 시각 t11까지의 기간은 통상 동작 기간으로부터 내부 동작 기간으로 천이하기 위한 준비 기간이다.
시각 t11에서, 워드선 WL의 전위는 내부 동작용 포지티브 펌프 회로(13)에 의해서 소정의 전위 VPW(예를 들면, 9.7V)가 되고, 비트선 BL의 전위는 내부 동작용 포지티브 펌프 회로(12)에 의해 소정의 전위 VPB(예를 들면, 5.1V)가 된다. 또한, 시각 t11에 활성화 신호 EN1, EN4가 비활성화 레벨인 「L」 레벨이 된다. 활성화 신호 EN1이 비활성화 레벨인 「L」 레벨이 됨에 따라, 분주 회로부(3)는 클럭 발생 회로(1)로부터의 클럭 신호 CLK를 분주하지 않고서 클럭 신호 CLKD로서 출력한다. 이 때문에, 내부 동작용 포지티브 펌프 회로(12)의 구동 능력은 커진다. 또한, 활성화 신호 EN4가 비활성화 레벨인 「L」 레벨이 됨에 따라, 내부 동작용 포지티브 펌프 회로(13)의 클럭 드라이버(64)가 비활성화된다. 이 때문에, 내부 동작용 포지티브 펌프 회로(13)의 구동 능력은 반감된다.
시각 t12에서, 활성화 신호 EN2, EN3이 비활성화 레벨인 「L」 레벨이 된다. 이에 따라, 내부 동작용 포지티브 펌프 회로(12, 13)가 비활성화된다. 또한, 선택 회로(34)는 외부 인가 선택 회로(23)의 출력 전위 VPP를 선택하여 워드선 드라이버(39)에 공급한다. 메모리부(42)의 워드선 WL의 전위는 워드선 드라이버(39)에 의해서 VPP가 된다. 리세트 회로(29)는 외부 인가 선택 회로(24)의 출력 노드에 외부 인가 선택 회로(23)의 출력 전위 VPP보다도 트랜지스터의 임계값 전압 Vth만큼 낮은 전위(VPP-Vth)를 공급한다. 메모리부(42)의 비트선 BL의 전위는 기입 회로(38)에 의해서 (VPP-Vth)이 된다.
이와 같이, 시각 t11에 내부 동작용 포지티브 펌프 회로(12, 13)의 구동 능력을 전환한다. 워드선 WL은 소정의 전위 VPW(예를 들면 9.7V)까지 상승된 후에는 전류 소비량이 적어진다. 이 때문에, 시각 t11까지는 내부 동작용 포지티브 펌프 회로(1)의 클럭 드라이버(63, 64) 및 차지 펌프(65, 66)가 활성화되고, 시각 t11 이후에는 클럭 드라이버(63) 및 차지 펌프(65)만이 활성화된다. 또한, 비트선 BL은 소정의 전위 VPB(예를 들면 5.1V)까지 상승된 후에 큰 기입 전류가 필요해진다. 이 때문에, 시각 t11까지는 분주 회로부(3)에 의해서 클럭 신호 CLK가 분주되고, 주파수가 낮은 클럭 신호 CLKD에 의해서 비트선 BL의 전위가 소정의 전위 VPB(예를 들면, 5.5V)까지 완만하게 상승한다. 여기서, 클럭 신호 CLKD의 주파수를 낮게 함으로써 비트선 BL의 전위가 소정의 전위 VPB보다도 높아지지 않도록 하고 있다. 시각 t11 이후에는 클럭 신호 CLK가 분주되지 않기 때문에, 주파수가 높은 클럭 신호 CLKD에 의해서 비트선 BL의 전위는 VPB로 유지된다. 따라서, 상태에 따라 펌프 동작이 적절하게 제어되어, 워드선 WL의 전위의 리플이 억제된다. 또한, 비트선 BL의 기입 전류의 피크치가 억제된다.
또한, 도 2를 참조하면, 내부 동작용 포지티브 펌프 회로(12)에 인버터(51)를 설치하고 있는 것은 클럭 드라이버(53, 54)에 서로 상보인 클럭 신호를 공급하기 위해서이다. 이에 따라, 2개의 차지 펌프(55, 56)는 교대로 연속적으로 전압을 생성한다. 내부 동작용 포지티브 펌프 회로(13)도 마찬가지로 인버터(61)가 설치되고, 2개의 차지 펌프(65, 66)는 교대로 연속적으로 전압을 생성한다. 이 때문에, 내부 동작용 펌프 회로(12, 13)의 출력 전위 VPB, VPW의 리플이 억제된다.
또한, 여기서는 내부 동작용 포지티브 펌프 회로(12, 13)가 각각 클럭 드라이버 및 차지 펌프를 2조씩 설치한 경우에 대해 설명했는데, 클럭 드라이버와 차지 펌프의 조의 수는 임의의 복수이어도 된다. 이들의 수를 바꿈으로써 펌프 회로의 구동 능력을 바꿀 수 있다.
도 11에서, 이 통상 동작용 포지티브 펌프 회로(11)는 액티브용 검출 회로(201), 스탠바이용 검출 회로(202), 클럭 발생 회로(203), 클럭 드라이버(204) 및 차지 펌프(205)를 포함한다.
액티브용 검출 회로(201) 및 스탠바이용 검출 회로(202)의 구성 및 동작은 도 3에 도시한 검출 회로(52)와 마찬가지이다. 단, 액티브용 검출 회로(201)에는 전환 신호 /SW가 공급된다. 전환 신호 /SW는 전류 소비량이 많은 액티브 시(내부 회로가 동작하는 동작 상태)에 활성화 레벨인 「L」 레벨이 되고, 전류 소비량이 적은 스탠바이 시(내부 회로가 동작하지 않는 대기 상태)에 비활성화 레벨인 「H」 레벨이 된다.
액티브용 검출 회로(201)는 전환 신호 /SW가 활성화 레벨인 「L」 레벨인 경우, 기준 전위 발생 회로(4)로부터의 기준 전위 VREFS 및 출력 노드 N71로부터의 전위 VPP에 기초하여, 클럭 발생 회로(203)에 검지 신호 PEAC를 출력한다. 즉, 전위 VPP가 내부의 저항 소자에 의해 분압된 전위와 기준 전위 VREFS를 비교하여, 전위 VPP가 목표 레벨보다도 낮은 경우에는 출력 검지 신호 PEAC를 「H」 레벨로 한다. 전압 VPP가 목표 레벨보다도 높은 경우에는 출력 검지 신호 PEAC를 「L」 레벨로 한다. 또한, 전환 신호 /SW가 비활성화 레벨인 「H」 레벨인 경우, 출력 검지 신호 PEAC를 「L」 레벨로 한다.
스탠바이용 검출 회로(202)는 기준 전위 발생 회로(4)로부터의 기준 전위 VREFS 및 출력 노드 N71로부터의 전위 VPP에 기초하여, 클럭 발생 회로(203)에 검지 신호 PEST를 출력한다. 즉, 전위 VPP가 내부의 저항 소자에 의해 분주된 전위와 기준 전위 VREFS와 비교하여, 전위 VPP가 목표 레벨보다도 낮은 경우에는 출력 검지 신호 PEST를 「H」 레벨로 한다. 전위 VPP가 목표 레벨보다도 높은 경우에는 출력 검지 신호 PEST를 「L」 레벨로 한다.
클럭 발생 회로(203)는 액티브용 검출 회로(201) 및 스탠바이용 검출 회로(202)로부터의 검지 신호 PEAC, PEST에 기초하여, 액티브용 클럭 신호 CLKAC, 스탠바이용 클럭 신호 CLKST 및 공용 클럭 신호 CLKAS를 생성한다. 전환 신호 /SW가 「L」 레벨인 경우, 액티브용 검출 회로(201)로부터의 검지 신호 PEAC에 응답하여, 액티브용 클럭 신호 CLKAC 및 공용 클럭 신호 CLKAS를 생성한다. 한편, 전환 신호 /SW가 「H」 레벨인 경우, 스탠바이용 검출 회로(202)로부터의 검지 신호 PEST에 응답하여, 스탠바이용 클럭 신호 CLKST 및 공용 클럭 신호 CLKAS를 생성한다.
클럭 드라이버(204)의 구성 및 동작은 도 2에 도시한 클럭 드라이버(53, 54, 63, 64)와 마찬가지이다. 클럭 드라이버(204)는 전환 신호 /SW가 「L」 레벨인 경우, 클럭 발생 회로(203)로부터의 클럭 신호 CLKAC, CLKAS에 응답하여, 4상 클럭 신호 ΦAC1∼ΦAC4, ΦAS1∼ΦAS4를 생성한다. 한편, 전환 신호 /SW가 「H」 레벨인 경우, 클럭 발생 회로(203)로부터의 클럭 신호 CLKST, CLKAS에 응답하여, 4상 클럭 신호 ΦST4, ΦAS1∼ΦAS4를 생성한다.
도 12는 차지 펌프(205)의 구성을 도시하는 회로도이고, 도 7과 대비되는 도면이다. 도 12의 차지 펌프(205)를 참조하여, 도 7의 차지 펌프(65)와 다른 점은, 펌프부의 단 수가 10단에서 7단으로 감소하여 있는 점, 캐패시터(171∼174)가 캐패시터(211∼214)로 치환되어 있는 점, N채널 MOS 트랜지스터(215, 216) 및 캐패시터(217)가 추가되어 있는 점, 클럭 신호 ΦB1∼ΦB4가 클럭 신호 ΦAC1∼ΦAC4, ΦAS1∼ΦAS4, ΦST4로 치환되어 있는 점이다.
N채널 MOS 트랜지스터(215)는 외부 전원 전위 EXVDD의 라인과 노드 N44 사이에 접속된다. N채널 MOS 트랜지스터(215)의 게이트는 노드 N81에 접속된다. N채널 MOS 트랜지스터(216)는 외부 전원 전위 EXVDD의 라인과 노드 N81 사이에 접속된다. N채널 MOS 트랜지스터(216)의 게이트는 노드 N44에 접속된다. 캐패시터(217)는 그 한쪽 전극이 클럭 드라이버(204)로부터의 클럭 신호 ΦST4를 입력받고, 그 다른쪽 전극이 노드 N81에 접속된다.
캐패시터(161, 163)의 한쪽 전극은 모두 클럭 신호 ΦAC4를 입력받는다. 캐패시터(162)의 한쪽 전극은 클럭 신호 ΦAC2를 입력받는다. 캐패시터(211)의 한쪽 전극은 클럭 신호 ΦAC1을 입력받는다. 캐패시터(212)의 한쪽 전극은 클럭 신호 ΦAC3을 입력받는다.
캐패시터(164, 166)의 한쪽 전극은 모두 클럭 신호 ΦAS2를 입력받는다. 캐퍼시터(165, 167)의 한쪽 전극은 모두 클럭 신호 ΦAS4를 입력받는다. 캐패시터(213, 175)의 한쪽 전극은 모두 클럭 신호 ΦAS1을 입력받는다. 캐패시터(214, 176)의 한쪽 전극은 모두 클럭 신호 ΦAS3을 입력받는다. N채널 MOS 트랜지스터(137)의 소스로부터는 전위 VPP가 출력된다.
도 13은 통상 동작용 포지티브 펌프 회로(11)의 동작을 설명하기 위한 타임차트이다. 도 13에서, 시각 t20에 액티브 상태에서 스탠바이 상태로 전환된다.
시각 t20까지의 기간에서, 전환 신호 /SW는 활성화 레벨인 「L」 레벨이 된다. 이에 따라, 클럭 발생 회로(203)는 액티브용 검출 회로(201)로부터의 「H」 레벨의 검지 신호 PEAC에 응답하여 액티브용 클럭 신호 CLKAC 및 공용 클럭 신호 CLKAS를 생성한다. 클럭 드라이버(204)는 클럭 신호 CLKAC, CLKAS에 응답하여 클럭 신호 ΦAC1∼ΦAC4, ΦAS1∼ΦAS4를 생성한다. 이 때, 클럭 신호 ΦST4는 「L」 레벨이 된다.
차지 펌프(205)는 클럭 신호 ΦAC1∼ΦAC4, ΦAS1∼ΦAS4에 의해서 구동되어, 7단의 펌프부에 의해서 펌프 동작을 행하여 전위 VPP를 생성한다. 이 펌프 동작에 대해서는 도 7에 도시한 차지 펌프(65)의 동작과 마찬가지이기 때문에, 설명을 생략한다.
시각 t20에서, 전환 신호 /SW가 비활성화 레벨인 「H」 레벨로 상승한다. 이에 따라, 클럭 발생 회로(203)는 스탠바이용 검출 회로(202)로부터의 「H」 레벨의 검지 신호 PEST에 응답하여 스탠바이용 클럭 신호 CLKST 및 공용 클럭 신호 CLKAS를 생성한다. 클럭 드라이버(204)는 클럭 신호 CLKST, CLKAS에 응답하여 클 럭 신호 ΦST4, ΦAS1∼ΦAS4를 생성한다. 이 때, 클럭 신호 ΦAC1∼ΦAC4는 「L」 레벨이 된다.
차지 펌프(205)는 클럭 신호 ΦST4, ΦAS1∼ΦAS4에 의해서 구동되어, 5단의 펌프부에 의해 펌프 동작을 행하여 전위 VPP를 생성한다. 이와 같이, 액티브 상태에서는 7단의 펌프부에 의해 펌프 동작이 행해지고, 스탠바이 상태에서는 5단의 펌프부에 의해서 펌프 동작이 행해진다. 스탠바이 상태로 펌프 동작을 행하는 펌프부의 단 수를 액티브 상태로 펌프 동작을 행하는 펌프부의 단 수보다도 적게 함으로써 스탠바이 상태에서의 펌프 회로의 소비 전류가 저감된다.
종래에는 액티브용의 차지 펌프와 스탠바이용의 차지 펌프를 따로따로 설치하고 있었다. 이 때문에, 반도체 집적 회로 장치의 면적의 대부분을 차지하는 차지 펌프의 레이아웃 면적이 커져 있었다. 그러나, 본 실시예에서는 차지 펌프의 펌프부의 일부(후단에서부터 4단의 펌프부)를 액티브용 및 스탠바이용 펌프부로서 공유하고, 액티브 상태와 스탠바이 상태로 펌프 동작을 행하는 펌프부의 단 수를 전환한다. 따라서, 차지 펌프의 레이아웃 면적이 삭감된다.
도 14는 도 12에 도시한 캐패시터(175)의 구성을 도시하는 개략 단면도이다. 도 14에서, 이 캐패시터(175)는 P 기판(221), N웰(222), N+형 영역(223, 224), 게이트(G)(225)를 포함한다.
P 기판(221)의 표면 상에 N웰(222)이 형성된다. N웰(222) 상에 N+형 영역(223, 224)이 형성된다. N웰(222)의 상부에 제2 폴리실리콘 PS2로 구성되는 게이트(225)가 형성된다. N+형 영역(223, 224)은 전위 VSD를 입력받고, 게이트(225)는 전위 VG를 입력받는다.
이러한 구성의 캐패시터(175)는 N웰(222)과 게이트(225) 사이에 형성되는 산화막이 두껍고, 인가되는 전위 VSD, VG가 높은 경우에 적합하다. 이 캐패시터(175)는 단위 면적당 용량은 적다. 캐패시터(176)는 캐패시터(175)와 동일한 구성이다. 이와 같이, 5단째 및 6단째의 펌프부에 대응하는 캐패시터(175, 176)에는 고전위가 인가되기 때문에, 산화막이 두꺼운 고내압용의 캐패시터(175, 176)를 이용한다.
도 15는 도 12에 도시한 캐패시터(211)의 구성을 도시하는 개략 단면도이다. 도 15에서, 이 캐패시터(211)는 P 기판(231), N웰(232), N+형 영역(233, 234), 플로팅 게이트(FG)(235) 및 컨트롤 게이트(CG)(236)를 포함한다.
P 기판(231)의 표면 상에 N웰(232)이 형성된다. N웰(232) 상에 N+형 영역(233, 234)이 형성된다. N웰(232)의 상부에 제1 폴리실리콘 PS1로 구성되는 플로팅 게이트(235)가 형성된다. 플로팅 게이트(235)의 상부에 제2 폴리실리콘으로 구성되는 컨트롤 게이트(236)가 형성된다. N+형 영역(233, 234) 및 컨트롤 게이트(236)는 전위 VCG를 입력받고, 플로팅 게이트(235)는 전위 VFG를 입력받는다.
이러한 구성의 캐패시터(211)는 N웰(232)과 플로팅 게이트(235) 사이에 형성되는 산화막이 얇고, 인가되는 전위 VCG가 낮은 경우에 적합하다. 이 캐패시터(211)는 단위 면적당 용량은 크다. 캐패시터(212∼214)는 캐패시터(211)와 동일한 구성이다. 이와 같이, 1단째∼4단째의 펌프부에 대응하는 캐패시터(211∼214)에는 고전위가 인가되지 않기 때문에, 산화막이 두꺼운 고내압용 캐패시터를 이용할 필요없이, 산화막이 얇은 캐패시터(211∼214)를 이용한다. 이 때문에, 고내압용의 캐패시터만을 이용하고 있었던 종래에 비해, 펌프 회로의 레이아웃 면적이 저감된다.
도 1을 다시 참조하면, 구동용 포지티브 펌프 회로(14)는 내부 동작용 포지티브 펌프 회로(12, 13)와 마찬가지의 구성으로, 클럭 발생 회로(1)로부터의 클럭 신호 CLK, 및 기준 전위 발생 회로(2)로부터의 기준 전위 VREF에 의해서 구동되어, 포지티브 전위 VPC(예를 들면, 2.4V)를 생성한다.
내부 동작용 네거티브 펌프 회로(15∼17)는 도 2에 도시한 내부 동작용 포지티브 펌프 회로(12, 13)와 마찬가지로, 검출 회로, 클럭 드라이버 및 차지 펌프를 포함한다. 내부 동작용 네거티브 펌프 회로(15)의 검출 회로 및 클럭 드라이버의 구성 및 동작은 도 2에 도시한 내부 동작용 포지티브 펌프 회로(12, 13)의 검출 회로 및 클럭 드라이버와 마찬가지이다. 그러나, 내부 동작용 네거티브 펌프 회로(15)의 차지 펌프의 구성 및 동작은 도 2에 도시한 내부 동작용 포지티브 펌프 회로(12, 13)의 차지 펌프와는 다르다.
도 16에서, 이 내부 동작용 네거티브 펌프 회로(15)의 차지 펌프는 레벨 시프터(241), 다이오드(251∼260) 및 캐패시터(261∼270)를 포함한다.
내부 동작용 네거티브 펌프 회로(15)의 클럭 드라이버는 클럭 발생 회로(1)로부터의 클럭 신호 CLK에 기초하여, 서로 상보인 클럭 신호 ΦNA, /ΦNA를 생성한다. 레벨 시프터(241)는 구동용 포지티브 펌프 회로(14)로부터의 전위 VPC(예를 들면, 2.4V)에 의해서 구동된다. 레벨 시프터(241)는 클럭 신호 ΦNA, /ΦNA의 전압 레벨을 외부 전원 전위 EXVDD(예를 들면, 1.8V) 레벨로부터 전위 VPC(예를 들면, 2.4V) 레벨로 변환하여 출력한다.
다이오드(251∼260)는 출력 노드 N91과 접지 전위 GND의 라인 사이에 직렬 접속된다. 홀수번째의 캐패시터(261∼269)는 그 한쪽 전극이 홀수번째의 노드 N91∼N99에 접속되고, 그 다른쪽 전극이 레벨 시프터(241)로부터의 클럭 신호 ΦNA를 입력받는다. 짝수번째의 캐패시터(262∼270)는 그 한쪽 전극이 짝수번째의 노드 N92∼N100에 접속되고, 그 다른쪽 전극이 레벨 시프터(241)로부터의 클럭 신호 ΦNA를 입력받는다. 출력 노드 N91로부터는 전위 VNA(예를 들면, -9.2V)가 출력된다. 여기서, 다이오드의 임계값 전압을 Vdio라 한다.
클럭 신호 ΦNA가 「H」 레벨(VPC)이 되면 다이오드(260)가 도통하여, 노드 N100의 전위는 접지 전위(0V)보다도 다이오드(260)의 임계값 전압 Vdio만큼 높은 전위 Vdio가 된다. 이어서, 클럭 신호 ΦNA가 「L」 레벨(0V)이 되면, 노드 N100의 전위는 (Vdio-VPC)로 저하된다. 이 때, 클럭 신호 /ΦNA는 「H」 레벨(VPC)이 되어 있기 때문에, 다이오드(259)가 도통하여, 노드 N99의 전위는 노드 N100의 전위보다도 다이오드(259)의 임계값 전압 Vdio만큼 높은 전위 2(Vdio-VPC)가 된다. 이어서, 클럭 신호 /ΦNA가 「L」 레벨(0V)이 되면, 노드 N99의 전위는 2(Vdio-VPC)로 저하된다.
이와 같이, 노드 N100∼N91의 전위는 (Vdio-VPC)씩 낮아지고, 출력 노드 N91의 전위 VNA는 10(Vdio-VPC)이 된다. 예를 들면, 다이오드의 임계값 전압 Vdio가 1.5V, 구동용 포지티브 펌프 회로(14)로부터의 전위 VPC가 2.4V인 경우, 전위 VNA=10(1.5-2.4)=-9V가 된다.
종래의 반도체 집적 회로 장치에서는 구동용 포지티브 펌프 회로(14)가 설치되어 있지 않았기 때문에, 내부 동작용 네거티브 펌프 회로(15)가 외부 전원 전위 EXVDD(예를 들면, 1.8V)로 구동되고 있었다. 이 경우, 클럭 신호 ΦNA, /ΦNA의 전압 레벨이 외부 전원 전위 EXVDD(예를 들면, 1.4V) 레벨이기 때문에, 생성되는 전위 VNA는 10(Vdio-EXVDD)가 된다. 예를 들면, 다이오드의 임계값 전압 Vdio가 1.5V, 외부 전원 전위 EXVDD가 1.8V인 경우, 전위 VNA=10(1.5-1.8)=-3V가 된다. 따라서, -9V의 전위 VNA를 생성하기 위해서는 다이오드의 수를 3배인 30개로 할 필요가 있어, 펌프 회로의 레이아웃 면적이 커져 있었다.
그러나, 본 실시예에서는 구동용 포지티브 펌프 회로(14)를 설치하고, 내부 동작용 네거티브 펌프 회로(15)를 전위 VPC(예를 들면, 2.4V)로 구동한다. 이에 의해, 펌프의 단 수가 적어지고, 내부 동작용 네거티브 펌프 회로(15)의 면적이 저감된다.
또한, 통상 동작용 포지티브 펌프 회로(11) 및 내부 동작용 포지티브 펌프 회로(12, 13)에서는 차지 펌프에 N채널 MOS 트랜지스터를 사용했는데, 내부 동작용 네거티브 펌프 회로(15)에서는 폴리실리콘 다이오드를 이용한다. N채널 MOS 트랜지스터의 경우에는 트리플 N웰 구성에 의해서 백 게이트를 분리할 수 있기 때문에, 백 게이트 전위를 임의로 설정할 수 있다. 그러나, P채널 M0S 트랜지스터의 경우에는 제조 프로세스에 의해 백 게이트가 P 기판의 전위(접지 전위 GND)로 고정된다. 이 때문에, 네거티브 전위 VNA(예를 들면, -9.2V)를 생성하면, P채널 MOS 트랜지스터의 소스와 드레인과 P 기판 간의 전위차가 접합 내압을 초과한다(백 게이트 효과). 이 때문에, P채널 M0S 트랜지스터 대신에 정류 소자로서 폴리실리콘 다이오드를 이용하고 있다.
도 17에서, 이 내부 동작용 네거티브 펌프 회로(16)의 차지 펌프는 레벨 시프터(271), P채널 MOS 트랜지스터(281∼285) 및 캐패시터(291∼294)를 포함한다.
내부 동작용 네거티브 펌프 회로(16)의 클럭 드라이버는 클럭 발생 회로(1)로부터의 클럭 신호 CLK에 기초하여, 4상 클럭 신호 ΦNB1∼ΦNB4를 생성한다. 레벨 시프터(271)는 구동용 포지티브 펌프 회로(14)로부터의 전위 VPC(예를 들면, 2.4V)에 의해 구동된다. 레벨 시프터(271)는 클럭 신호 ΦNB2, ΦNB4의 전압 레벨을 외부 전원 전위 EXVDD(예를 들면, 1.8V) 레벨로부터 전위 VPC(예를 들면, 2.4V) 레벨로 변환하여 출력한다.
P채널 MOS 트랜지스터(281, 282)는 접지 전위 GND의 라인과 노드 N105 사이에 직렬 접속된다. P채널 MOS 트랜지스터(281, 282)의 게이트는 각각 노드 N101, N102에 접속된다. P채널 MOS 트랜지스터(283, 284)는 각각 노드 N103, N104와 노드 N101, N102 사이에 접속된다. P채널 MOS 트랜지스터(283, 284)의 게이트는 각각 노드 N104, N105에 접속된다. P채널 MOS 트랜지스터(285)는 그 드레인 및 게이트가 노드 N105에 접속되어 다이오드를 구성하고 있다. P채널 MOS 트랜지스터(281∼285)의 백 게이트는 각각 접지 전위 GND의 라인에 접속된다. P채널 MOS 트랜지스터(285)의 소스로부터는 전위 VNB(-0.5V)가 출력된다.
캐패시터(291)는 그 한쪽 전극이 레벨 시프터(271)로부터의 클럭 신호 ΦNB2를 입력받고, 그 다른쪽 전극이 노드 N101에 접속된다. 캐패시터(292)는 그 한쪽 전극이 레벨 시프터(271)로부터의 클럭 신호 ΦNB4를 입력받고, 그 다른쪽 전극이 노드 N102에 접속된다. 캐패시터(293)는 그 한쪽 전극이 클럭 드라이버로부터의 클럭 신호 ΦNB3을 입력받고, 그 다른쪽 전극이 노드 N104에 접속된다. 캐패시터(294)는 그 한쪽 전극이 클럭 드라이버로부터의 클럭 신호 ΦNB1을 입력받고, 그 다른쪽 전극이 노드 N105에 접속된다.
이 내부 동작용 네거티브 펌프 회로(16)의 펌프 동작은 도 7에 도시한 내부 동작용 포지티브 펌프 회로(13)의 차지 펌프(65)의 동작과 마찬가지이다. 단, N채널 MOS 트랜지스터 대신에 P채널 MOS 트랜지스터가 이용되고, 노드 N103이 접지 전위 GND의 라인에 접속되어 있기 때문에, 노드 N104, N105의 전위는 0V보다도 낮아진다. 그 결과, 펌프 동작에 의해서 네거티브 전위 VNB(예를 들면, -0.5V)가 생성된다. 이 경우, 구동용 포지티브 펌프 회로(14)를 설치하지 않은 종래에 비해, 펌프의 단 수가 적어져서, 내부 동작용 네거티브 펌프 회로(16)의 면적이 저감된다.
도 1을 다시 참조하면, 내부 동작용 네거티브 펌프 회로(17)의 차지 펌프의 구성 및 동작은 내부 동작용 네거티브 펌프 회로(16)의 차지 펌프와 마찬가지이다. 또한, 프로그램 동작은 소거 동작보다도 기간이 짧게 규정되어 있기 때문에, 프로그램 동작 시에 웰에 필요한 네거티브 전위 VNC(예를 들면, -0.9V)를 생성하는 내부 동작용 네거티브 펌프 회로(17)는 큰 구동 능력이 요구된다. 폴리실리콘 다이오드는 단위 면적당 전류 구동 능력이 작다. 따라서, 접합 내압이 문제가 되지 않게 하는 얕은 네거티브 전위 VNC(예를 들면, -0.9V)를 생성하는 펌프 회로에서는, 정류 소자로서 P채널 M0S 트랜지스터를 이용한 쪽이 레이아웃 면적을 작게 할 수 있다. 또한, P채널 M0S 트랜지스터의 P 기판의 전위는 접지 전위 GND의 레벨이기 때문에, 백 게이트 효과의 영향에 의해 P채널 M0S 트랜지스터의 임계값 전압이 조금 높아진다. 그러나, 본 실시예에서는 구동용 포지티브 펌프 회로(14)를 설치하고, 내부 동작용 네거티브 펌프 회로(17)를 구동용 포지티브 펌프 회로(14)로부터의 전위 VPC(예를 들면, 2.4V)로 구동함으로써 P채널 MOS 트랜지스터의 임계값 전압이 조금 높아져도 동작 상의 문제는 없다.
또한, 구동용 포지티브 펌프 회로(14)를 설치함으로써 구동용 포지티브 펌프 회로(14)분의 면적이 증가하지만, 내부 동작용 네거티브 펌프 회로(15∼17)의 면적이 저감되는 비율쪽이 크기 때문에, 반도체 집적 회로 장치 전체의 면적은 작아진다. 또한, 내부 동작용 네거티브 펌프 회로(15∼17)는 각각 동시에 동작하지는 않기 때문에, 하나의 구동용 포지티브 펌프 회로(14)를 공유할 수 있다.
도 18에서, 이 외부 인가 선택 회로(25)는 인버터(331, 333∼336), 버퍼 회로(332), P채널 MOS 트랜지스터(341∼348, 351∼359) 및 N채널 MOS 트랜지스터(361∼367)를 포함한다.
P채널 MOS 트랜지스터(341, 342) 및 N채널 MOS 트랜지스터(361)는 입력 단자(21)와 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(341)의 게이트는 노드 N122에 접속되고, P채널 MOS 트랜지스터(342)의 게이트는 전위 VPP(예를 들면, 5.5V)를 입력받는다. N채널 MOS 트랜지스터(361)의 게이트는 인버터(331)를 통해 선택 신호 SELR을 입력받는다. P채널 MOS 트랜지스터(343, 344) 및 N채널 MOS 트랜지스터(362)는 입력 단자(21)와 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(343)의 게이트는 노드 N121에 접속되고, P채널 MOS 트랜지스터(344)의 게이트는 전위 VPP(예를 들면, 5.5V)를 입력받는다. N채널 MOS 트랜지스터(362)의 게이트는 인버터(333, 331)를 통해 선택 신호 SELR을 입력받는다. P채널 MOS 트랜지스터(345, 346) 및 N채널 MOS 트랜지스터(363)는 입력 단자(21)와 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(345) 및 N채널 MOS 트랜지스터(363)의 게이트는 노드 N121에 접속된다. P채널 MOS 트랜지스터(346)의 게이트는 전위 VPP(예를 들면, 5.5V)를 입력받는다. P채널 MOS 트랜지스터(347, 348) 및 N채널 MOS 트랜지스터(364)는 입력 단자(21)와 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(347)의 게이트는 노드 N123에 접속되고, P채널 MOS 트랜지스터(348)의 게이트는 전위 VPP(예를 들면, 5.5V)를 입력받는다. N채널 MOS 트랜지스터(364)의 게이트는 인버터(334)를 통해 선택 신호 SELR을 입력받는다.
버퍼 회로(332)는 전위 VPP(예를 들면, 5.5V)에서 구동되어, 선택 신호 SELR의 전압 레벨을 외부 전원 전위 EXVDD(예를 들면, 1.8V) 레벨로부터 전위 VPP(예를 들면, 5.5V) 레벨로 변환한 신호 SELS를 출력한다. 인버터(336)는 출력 노드 N128의 전위에서 구동되고, 그 입력 단자는 인버터(331)를 통해 선택 신호 SELR을 입력받고, 그 출력 단자는 P채널 MOS 트랜지스터(359)의 게이트에 접속된다. P채널 MOS 트랜지스터(359)는 내부 동작용 포지티브 펌프 회로(13)의 출력 노드와 출력 노드 N128 사이에 접속된다.
P채널 MOS 트랜지스터(351, 352)는 출력 노드 N128과 노드 N124 사이에 직렬 접속된다. P채널 MOS 트랜지스터(351)의 게이트는 노드 N125에 접속되고, P채널 MOS 트랜지스터(352)의 게이트는 버퍼 회로(332)의 출력 신호 SELS를 입력받는다. P채널 MOS 트랜지스터(353, 354) 및 N채널 MOS 트랜지스터(365)는 출력 노드 N128과 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(353) 및 N채널 MOS 트랜지스터(365)의 게이트는 노드 N127에 접속된다. P채널 MOS 트랜지스터(354)의 게이트는 버퍼 회로(332)의 출력 신호 SELS를 입력받는다. P채널 MOS 트랜지스터(355, 356) 및 N채널 MOS 트랜지스터(366)는 출력 노드 N128과 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(355)의 게이트는 노드 N127에 접속되고, P채널 MOS 트랜지스터(356)의 게이트는 버퍼 회로(332)의 출력 신호 SELS를 입력받는다. N채널 MOS 트랜지스터(366)의 게이트는 인버터(335, 331)를 통해 선택 신호 SELR을 입력받는다. P채널 MOS 트랜지스터(357, 358) 및 N채널 MOS 트랜지스터(367)는 출력 노드 N128과 접지 전위 GND의 라인 사이에 직렬 접속된다. P채널 MOS 트랜지스터(357)의 게이트는 노드 N126에 접속되고, P채널 MOS 트랜지스터(358)의 게이트는 버퍼 회로(332)의 출력 신호 SELS를 입력받는다. N채널 MOS 트랜지스터(367)의 게이트는 인버터(331)를 통해 선택 신호 SELR을 입력받는다.
도 19는 도 18에 도시한 외부 인가 선택 회로(25)에 대응하는 간략 회로 블록도이다. 이 도 19의 회로 구성을 응용한 것이 도 18에 도시한 외부 인가 선택 회로(25)이다. 도 19에서, 선택 신호 SELP, SELQ는 전위 진폭이 0V부터 외부 전원 전위 EXVDD(예를 들면, 1.8V)까지의 신호이다. 선택 회로(371)는 선택 신호 SELP가 「H」 레벨인 경우에는 리세트 회로(30)를 통해 입력받는 통상 동작용 포지티브 펌프 회로(11)로부터의 전위 VPP(예를 들면, 5.5V)를 선택하고, 선택 신호 SELP가 「L」 레벨인 경우에는 입력 단자(21)로부터의 외부 전위 VEX(예를 들면, 10V)를 선택하고, 선택한 전위를 VP로서 출력한다. 인버터(372)는 통상 동작용 포지티브 펌프 회로(11)로부터의 전위 VPP(예를 들면, 5.5V)에 의해서 구동된다. 인버터(372)는 선택 신호 SELP의 논리 레벨을 반전하고, 또한 전압 레벨을 외부 전원 전위 EXVDD(예를 들면, 1.8V) 레벨로부터 전위 VPP(예를 들면, 5.5V) 레벨로 변환하여 출력한다.
P채널 MOS 트랜지스터(381, 382)는 선택 회로(371)의 출력 노드와 노드 N131 사이에 직렬 접속된다. P채널 MOS 트랜지스터(381)의 게이트는 출력 노드 N132에 접속된다. P채널 MOS 트랜지스터(382)의 게이트는 인버터(372)의 출력 노드에 접속된다. P채널 MOS 트랜지스터(383, 384)는 선택 회로(371)의 출력 노드와 노드 N132 사이에 직렬 접속된다. P채널 MOS 트랜지스터(383)의 게이트는 노드 N131에 접속된다. P채널 MOS 트랜지스터(384)의 게이트는 인버터(372)의 출력 노드에 접속된다. P채널 M0S 트랜지스터(382, 384)는 P채널 M0S 트랜지스터(381, 383)의 소스·드레인 간의 전위차를 저감하여, P채널 MOS 트랜지스터(381, 383)가 열화되는 것을 방지하도록 설치된다.
N채널 MOS 트랜지스터(385)는 노드 N131과 접지 전위 GND의 라인 사이에 접속된다. N채널 MOS 트랜지스터(385)의 게이트는 선택 신호 SELQ를 입력받는다. N채널 MOS 트랜지스터(386)는 출력 노드 N132와 접지 전위 GND의 라인 사이에 접속된다. N채널 MOS 트랜지스터(386)의 게이트는 인버터(373)를 통해 선택 신호 SELQ를 입력받는다.
도 20은 도 19에 도시한 회로의 동작을 설명하기 위한 타임차트이다. 시각 t30에서, 선택 회로(371)는 「H」 레벨의 선택 신호 SELP에 따라, 전위 VPP를 선택하여 출력한다. 또한, 선택 신호 SELQ가 「H」 레벨로 상승함에 따라, N채널 MOS 트랜지스터(385)가 도통하고, N채널 MOS 트랜지스터(386)가 비도통이 된다. 이에 따라, 노드 N131이 「L」 레벨이 되고, P채널 MOS 트랜지스터(383)가 도통한다. 인버터(372)는 「H」 레벨의 선택 신호 SELP를 입력받아, 「L」 레벨(0V)의 신호를 출력한다. P채널 MOS 트랜지스터(382, 384)는 인버터(372)로부터의 「L」 레벨의 신호에 따라 도통한다. 이 때, 노드 NA는 P채널 MOS 트랜지스터(382)의 게이트 전압 레벨(0V)보다도 P채널 MOS 트랜지스터(382)의 임계값 전압 Vth만큼 높은 전위 Vth가 되고, 출력 노드 N132는 「H」 레벨(VPP)이 된다. P채널 MOS 트랜지스터(381)는 비도통이 된다.
시각 t31에서, 선택 신호 SELQ가 「L」 레벨로 하강한다. 이에 따라, N채널 MOS 트랜지스터(385)가 비도통이 되고, N채널 MOS 트랜지스터(386)가 도통한다. 이 때문에, 출력 노드 N132가 「L」 레벨(0V)로 하강하고, P채널 MOS 트랜지스터(381)가 도통한다. 이에 따라, 노드 NA, N131은 「H」 레벨(VPP)로 상승한다. P채널 MOS 트랜지스터(383)는 비도통이 된다.
시각 t32에서, 선택 신호 SELP가 「L」 레벨로 하강한다. 이에 따라, 선택 회로(371)는 전위 VEX를 선택하여 출력한다. 이 때문에, 노드 NA의 전위는 상승하여 VEX가 된다.
시각 t33에서, 선택 신호 SELQ가 「H」 레벨로 상승한다. 이에 따라, N채널 MOS 트랜지스터(385)가 도통하고, N채널 MOS 트랜지스터(386)가 비도통이 된다. 이 때문에, 노드 N131이 「L」 레벨로 하강하고, P채널 MOS 트랜지스터(383)가 도통한다. 이 때, P채널 MOS 트랜지스터(384)는 그 게이트가 전위 VPP(예를 들면, 5.5V)를 입력받고, 그 드레인이 전위 VEX(예를 들면, 10V)를 입력받기 때문에 도통한다. 이에 따라, 출력 노드 N132는 「H」 레벨(VEX)로 상승한다. 이 때문에, P채널 MOS 트랜지스터(381)는 비도통이 되고, 노드 NA의 전위는 인버터(372)로부터의 「H」 레벨(VPP)의 전위보다도 P채널 MOS 트랜지스터(382)의 임계값 전압 Vth만큼 높은 전위(VPP+Vth)가 된다.
시각 t34에서, 선택 신호 SELQ가 「L」 레벨로 하강한다. 이에 따라, N채널 MOS 트랜지스터(385)가 비도통이 되고, N채널 MOS 트랜지스터(386)가 도통한다. 이 때문에, 출력 노드 N132가 「L」 레벨(0V)로 하강하고, P채널 MOS 트랜지스터(381)가 도통한다. 이에 따라, 노드 NA는 「H」 레벨(VEX)로 상승한다. 이 때, P채널 MOS 트랜지스터(382)는 그 게이트가 전위 VPP(예를 들면, 5.5V)를 입력받고, 그 드레인이 전위 VEX(예를 들면, l0V)를 입력받기 때문에 도통한다. 이 때문에, 노드 N131이 「H」 레벨이 되고, P채널 MOS 트랜지스터(383)는 비도통이 된다.
종래의 외부 인가 선택 회로에서는 인버터(372)가 설치되지 않고, P채널 MOS 트랜지스터(382, 384)의 게이트가 외부 전원 전위 EXVDD(예를 들면, 1.8V)를 입력받고 있었다. 이 경우, 시각 t34에 P채널 MOS 트랜지스터(381)가 도통하기 직전의 시각에서, P채널 MOS 트랜지스터(381)의 소스(선택 회로(371)의 출력 노드)와 드레인(노드 NA) 간의 전위차가 컸다. 즉, 시각 t33에서, 선택 신호 SELQ가 「H」 레벨로 상승하게 됨에 따라 N채널 MOS 트랜지스터(385)가 도통하고, N채널 MOS 트랜지스터(386)가 비도통이 된다. 이 때문에, 노드 N131이 「L」 레벨로 하강하게 되고 P채널 MOS 트랜지스터(383)가 도통한다. 이 때, P채널 MOS 트랜지스터(384)는 그 게이트가 전위 EXVDD(예를 들면, 1.8V)를 입력받고, 그 드레인이 전위 VEX(예를 들면, 10V)를 입력받기 때문에 도통한다. 이에 따라, 출력 노드 N132는 「H」 레벨(VEX)로 상승한다. 이 때문에, P채널 MOS 트랜지스터(381)가 비도통이 되고, 노드 NA의 전위는 P채널 MOS 트랜지스터(382)의 게이트 전압 레벨(EXVDD)보다도 P채널 MOS 트랜지스터(382)의 임계값 전압 Vth만큼 높은 전위(EXVDD+Vth)가 된다. 시각 t34에서, 선택 신호 SELQ가 「L」 레벨로 하강함에 따라 N채널 MOS 트랜지스터(386)가 도통하고, N채널 MOS 트랜지스터(385)가 비도통이 된다. 이 때문에, 출력 노드 N132가 「L」 레벨로 하강하고, P채널 MOS 트랜지스터(381)가 도통한다.
따라서, 시각 t34에 P채널 MOS 트랜지스터(381)가 도통하기 직전의 시각에서, P채널 MOS 트랜지스터(381)의 소스(선택 회로(371)의 출력 노드)와 드레인(노드 NA) 간의 전위차는 VEX-(EXVDD+Vth)가 된다. 예를 들면, 외부 전원 전위 EXVDD가 1.8V, 외부 전위 VEX가 10V인 경우, P채널 MOS 트랜지스터(381)의 소스(선택 회로(371)의 출력 노드)와 드레인(노드 NA) 간의 전위차는 (8.2-Vth)이다. 이와 같이, P채널 MOS 트랜지스터(381)가 도통하기 직전의 시각에서, P채널 MOS 트랜지스터(381)의 소스(선택 회로(371)의 출력 노드)와 드레인(노드 NA) 간의 전위차가 내압 레벨을 초과함으로써 P채널 M0S 트랜지스터가 열화하는 경우가 있었다.
그러나, 본 실시예에서는 P채널 MOS 트랜지스터(382, 384)의 게이트가 전위 VPP(예를 들면, 5.5V)에서 구동되는 인버터(372)의 출력 신호를 입력받는 구성으로 한다. 이에 의해, 도 20에 도시한 바와 같이, 시각 t34에 P채널 MOS 트랜지스터(381)가 도통하기 직전의 시각에서, P채널 MOS 트랜지스터(381)의 소스(선택 회로(371)의 출력 노드)와 드레인(노드 NA) 간의 전위차는 VEX-(VPP+Vth)가 된다. 예를 들면, 전위 VPP가 5.5V, 외부 전위 VEX가 10V인 경우, P채널 MOS 트랜지스터(381)의 소스(선택 회로(371)의 출력 노드)와 드레인(노드 NA) 간의 전위차는 (4.5-Vth)이다. 따라서, P채널 MOS 트랜지스터(381)가 도통하기 직전의 시각에서, P채널 MOS 트랜지스터(381)의 소스(선택 회로(371)의 출력 노드)와 드레인(노드 NA) 간의 전위차가 저감된다. 이와 같이, P채널 M0S 트랜지스터가 도통하기 직전의 시각에서, P채널 M0S 트랜지스터의 소스와 드레인 간의 전위차가 내압 레벨을 초과하지 않도록 함으로써 P채널 M0S 트랜지스터가 열화되는 것이 방지된다.
도 18을 다시 참조하면, 다음으로, 외부 인가 선택 회로(25)의 동작에 대하여 설명한다. 도 21에서, 특히 외부 인가 선택 회로(25)의 요부(321)의 동작에 대하여 설명한다. 또, 이 외부 인가 선택 회로(25)의 출력 전위는 전위 VPW(내부 동작용 포지티브 펌프 회로(13)로부터)로부터 외부 전위 VEX(입력 단자(21)로부터)로 직접 전환되는 것은 아니고, 일단 전위 VPP(통상 동작용 포지티브 펌프 회로(11)로부터)가 된다. 이는 내부 동작용 포지티브 펌프 회로(13)가 비활성이 되면, 리세트 회로(30)가 외부 인가 선택 회로(23)의 출력 전위(VPP)를 외부 인가 선택 회로(25)의 출력 노드에 공급하기 때문이다. 여기서는 특히 외부 인가 선택 회로(25)의 출력 전위가, 전위 VPP와 외부 전위 VEX 사이에서 전환되는 동작에 대하여 설명한다.
시각 t40까지의 기간에서, 「L」 레벨(0V)의 선택 신호 SELR에 따라 N채널 MOS 트랜지스터(366)가 비도통이 되고, N채널 MOS 트랜지스터(367)가 도통한다. 이 때문에, 노드 N127은 「L」 레벨이 되고, P채널 MOS 트랜지스터(355)가 도통한다. 버퍼 회로(332)는 「L」 레벨의 선택 신호 SELR에 따라 「L」 레벨의 신호 SELS를 출력한다. P채널 MOS 트랜지스터(356)는 「L」 레벨의 신호 SELS에 따라 도통한다. 이 때문에, 노드 N126은 「H」 레벨이 되고, P채널 MOS 트랜지스터(357)가 비도통이 된다. 이 때, 리세트 회로(30)로부터의 전위 VPP(예를 들면, 5.5V)가 P채널 MOS 트랜지스터(355)를 통해 노드 NB까지 전달되고, 노드 NB의 전위는 VPP가 된다. 또한, 이 때, 입력 단자(21)로부터의 외부 전위 VEX는 출력 노드 N128까지 전해지지 않고, 출력 노드 N128은 리세트 회로(30)로부터의 전위 VPP를 입력받고 있다.
시각 t40에서, 선택 신호 SELR이 「H」 레벨(EXVDD)로 상승한다. 이에 따라, N채널 MOS 트랜지스터(366)가 도통하고, N채널 MOS 트랜지스터(367)가 비도통이 된다. 이 때문에, 노드 N126은 「L」 레벨이 되고, P채널 MOS 트랜지스터(357)가 도통한다. 버퍼 회로(332)는 「H」 레벨(EXVDD)의 선택 신호 SELR에 따라 「H」 레벨(VPP)의 신호 SELS를 출력한다. 이 때, P채널 MOS 트랜지스터(358)는 그 게이트가 전위 VPP(예를 들면, 5.5V)를 입력받고, 그 드레인이 전위 VEX(예를 들면, 10V)를 입력받기 때문에 도통한다. 이 때문에, 노드 N127은 「H」 레벨이 되고, P채널 MOS 트랜지스터(355)는 비도통이 된다. 이 때, 노드 NB의 전위는 P채널 MOS 트랜지스터(356)의 게이트로 입력받는 전위 VPP(예를 들면, 5.5V)보다도 P채널 MOS 트랜지스터(356)의 임계값 전압 Vth만큼 높은 전위(VPB+Vth)가 된다. 또한, 이 때, 출력 노드 N128은 입력 단자(21)로부터의 외부 전위 VEX를 입력받는다.
시각 t41에서, 선택 신호 SELR이 「L」 레벨(0V)로 하강한다. 이에 따라, N채널 MOS 트랜지스터(367)가 도통하고, N채널 MOS 트랜지스터(366)가 비도통이 된다. 이 때문에, 노드 N127은 「L」 레벨이 되고, P채널 MOS 트랜지스터(355)가 도통한다. 버퍼 회로(332)는 「L」 레벨(0V)의 선택 신호 SELR에 따라 「L」 레벨(0V)의 선택 신호 SELS를 출력한다. 이 때, P채널 MOS 트랜지스터(356)는 그 게이트가 「L」 레벨(0V)의 선택 신호 SELS를 입력받고, 그 드레인이 전위(VPP+Vth)를 입력받기 때문에 도통한다. 이 때문에, 노드 N126은 「H」 레벨이 되고, P채널 MOS 트랜지스터(357)는 비도통이 된다. 이 때, 노드 NB의 전위는 VPP가 된다. 또, 이 때, 입력 단자(21)로부터의 외부 전위 VEX는 출력 노드 N128까지 전해지지 않고, 출력 노드 N128은 리세트 회로(30)로부터의 전위 VPP를 입력받고 있다.
종래에는, P채널 MOS 트랜지스터(342, 344, 346, 348, 352, 354, 356, 358)의 게이트는 외부 전원 전위 EXVDD(예를 들면, 1.8V)의 라인에 접속되어 있었다. 이 경우, 시각 t40부터 시각 t41까지의 기간에서는, 노드 NB의 전위는 P채널 MOS 트랜지스터(356)의 게이트로 입력받는 전위 EXVDD(예를 들면, 1.8V)보다도 P채널 MOS 트랜지스터(356)의 임계값 전압 Vth만큼 높은 전위(EXVDD+Vth)가 된다.
시각 t41에서, 선택 신호 SELR이 「L」 레벨(0V)로 하강한다. 이에 따라, N채널 MOS 트랜지스터(367)가 도통하고, N채널 MOS 트랜지스터(366)가 비도통이 된다. 이 때문에, 노드 N127은 「L」 레벨이 되고, P채널 MOS 트랜지스터(355)가 도통한다.
따라서, 시각 t41에 P채널 MOS 트랜지스터(355)가 도통하기 직전의 시각에서, P채널 MOS 트랜지스터(355)의 소스(출력 노드 N128)와 드레인(노드 NB) 간의 전위차는 VEX-(EXVDD+Vth)가 된다. 예를 들면, 외부 전원 전위 EXVDD가 1.8V, 전위 VEX가 10V인 경우, P채널 MOS 트랜지스터(355)의 소스(출력 노드 N128)와 드레인(노드 NB) 간의 전위차는 (8.2-Vth)이다. 이와 같이, P채널 MOS 트랜지스터(355)가 도통하기 직전의 시각에서, P채널 MOS 트랜지스터(355)의 소스(출력 노드 N128)와 드레인(노드 NB) 간의 전위차가 내압 레벨을 초과함으로써 P채널 MOS 트랜지스터가 열화되는 경우가 있었다. 이는 외부 전원 전압 EXVDD의 저전압화의 영향을 받고 있다.
그래서, 본 실시예에서는 P채널 MOS 트랜지스터(342, 344, 346, 348)의 게이트가 통상 동작용 포지티브 펌프 회로(11)로부터의 전위 VPP(예를 들면, 5.5V)를 입력받고, P채널 MOS 트랜지스터(352, 354, 356, 358)의 게이트가 전위 VPP(예를 들면, 5.5V)에서 구동되는 버퍼 회로(332)의 출력 신호를 입력받는 구성으로 한다. 이와 같이, 외부 전원 전위 EXVDD(예를 들면, 1.8V)보다도 높고, 통상 동작용 포지티브 펌프 회로(11)에서 항상 생성되고 있는 전위 VPP(예를 들면, 5.5V)를 이용한다. 단, 출력 노드 N128의 전위가 VPP로 될 때에는 P채널 MOS 트랜지스터(352, 354, 356, 358)의 게이트의 전위를 VPP보다도 낮은 전위로 할 필요가 있다. 이 때문에, 선택 신호 SELR에 의해서 버퍼 회로(332)의 출력 신호의 전압 레벨을 전환하는 구성으로 하고 있다.
따라서, 도 21에 도시한 바와 같이, 시각 t41에 P채널 MOS 트랜지스터(355)가 도통하기 직전의 시각에서, P채널 MOS 트랜지스터(355)의 소스(출력 노드 N128)와 드레인(노드 N13) 간의 전위차는 VEX-(VPP+Vth)가 된다. 예를 들면, 전위 VPP가 5.5V, 외부 전위 VEX가 1OV인 경우, P채널 MOS 트랜지스터(355)의 소스와 드레인 간의 전위차는 (4.5-Vth)이다. 따라서, P채널 MOS 트랜지스터(355)가 도통하기 직전의 시각에서, P채널 MOS 트랜지스터(355)의 소스(출력 노드 N128)와 드레인(노드 NB) 간의 전위차가 저감된다. 이와 같이, P채널 MOS 트랜지스터가 도통하기 직전의 시각에서, P채널 M0S 트랜지스터의 소스와 드레인 간의 전위차가 내압 레벨을 초과하지 않도록 함으로써, P채널 M0S 트랜지스터가 열화되는 것이 방지된다.
또한, 도 1을 다시 참조하면, 외부 인가 선택 회로(23, 24, 26∼28)의 구성 및 동작은 외부 인가 선택 회로(25)와 마찬가지이다. 따라서, 외부 인가 선택 회로(23, 24, 26∼28)에 대해서도 마찬가지의 효과를 얻을 수 있다.
이하, 실시예의 변경예 1∼4에 대하여 설명한다. 변경예 1을 도시하는 도 22에서는 도 19의 인버터(372)가 인버터(391)로 치환되어 있다. 도 22에서, 인버터(391)는 그 전원 단자가 전위 VPP(예를 들면, 5.5V)를 입력받고, 그 접지 단자가 전위 EXVDD(예를 들면, 1.8V)를 입력받는다. 인버터(391)는 선택 신호 SELP가 「H」 레벨(EXVDD)인 경우에는 「L」 레벨(EXVDD)의 신호를 출력하고, 선택 신호 SELP가 「L」 레벨(0V)인 경우에는 「H」 레벨(VPP)의 신호를 출력한다.
도 22에 도시한 회로의 동작은 도 19에 도시한 회로의 동작과 마찬가지이지만, 도 20에 도시한 타임차트를 참조하면, 시각 t30부터 시각 t31까지의 기간에서 노드 NA의 전위가 (EXVDD+Vth)가 되는 점이 서로 다르다.
따라서, 본 변경예 1에서는 P채널 MOS 트랜지스터(381)가 도통하기 직전의 시각에서, P채널 MOS 트랜지스터(381)의 소스(선택 회로(371)의 출력 노드)와 드레인(노드 NA) 간의 전위차가 저감된다. 이와 같이, P채널 M0S 트랜지스터가 도통하기 직전의 시각에서, P채널 M0S 트랜지스터의 소스와 드레인 간의 전위차가 내압 레벨을 초과하지 않도록 함으로써, P채널 M0S 트랜지스터가 열화되는 것이 방지된다.
또한, 도 22에 도시한 회로 구성을 도 1에 도시한 외부 인가 선택 회로(23∼28)에 응용함으로써, 외부 인가 선택 회로(23∼28)의 P채널 MOS 트랜지스터가 열화되는 것이 방지된다.
변경예 2를 도시하는 도 23에서는 도 22의 P채널 MOS 트랜지스터(382, 384) 가 삭제되고, N채널 MOS 트랜지스터(401, 402)가 추가되어 있다. 도 22를 참조하여, N채널 MOS 트랜지스터(401)는 노드 NA와 N채널 MOS 트랜지스터(385)의 드레인 사이에 접속된다. N채널 MOS 트랜지스터(402)는 출력 노드(132)와 N채널 MOS 트랜지스터(386)의 드레인 사이에 접속된다. N채널 MOS 트랜지스터(401, 402)의 게이트는 인버터(391)의 출력 신호를 입력받는다.
따라서, 본 변경예 2에서는 N채널 MOS 트랜지스터(385, 386)가 도통하기 직전의 시각에서, N채널 MOS 트랜지스터(385, 386)의 소스와 드레인 간의 전위차가 저감된다. 이와 같이, N채널 MOS 트랜지스터가 도통하기 직전의 시각에서, N채널 MOS 트랜지스터의 소스와 드레인 간의 전위차가 내압 레벨을 초과하지 않도록 함으로써, N채널 MOS 트랜지스터가 열화되는 것이 방지된다.
또한, 도 23에 도시한 회로 구성을 도 1에 도시한 외부 인가 선택 회로(23∼28)에 응용함으로써, 외부 인가 선택 회로(23∼28)의 N채널 MOS 트랜지스터가 열화되는 것이 방지된다.
변경예 3을 도시하는 도 24에서는 도 23에 도시한 인버터(391) 및 N채널 MOS 트랜지스터(401, 402)가 도 19에 도시한 회로에 추가되어 있다. 따라서, 본 변경예 3에서는 P채널 MOS 트랜지스터(381, 383)가 도통하기 직전의 시각에서, P채널 MOS 트랜지스터(381, 383)의 소스와 드레인 간의 전위차가 저감된다. 이와 같이, P채널 M0S 트랜지스터가 도통하기 직전의 시각에서, P채널 M0S 트랜지스터의 소스와 드레인 간의 전위차가 내압 레벨을 초과하지 않도록 함으로써 P채널 M0S 트랜지스터가 열화되는 것이 방지된다.
또한, N채널 MOS 트랜지스터(385, 386)가 도통하기 직전의 시각에서, N채널 MOS 트랜지스터(385, 386)의 소스와 드레인 간의 전위차가 저감된다. 이와 같이, N채널 MOS 트랜지스터가 도통하기 직전의 시각에서, N채널 M0S 트랜지스터의 소스와 드레인 간의 전위차가 내압 레벨을 초과하지 않도록 함으로써, N채널 MOS 트랜지스터가 열화되는 것이 방지된다.
또한, 도 23에 도시한 회로 구성을 도 1에 도시한 외부 인가 선택 회로(23∼28)에 응용함으로써, 외부 인가 선택 회로(23∼28)의 P채널 MOS 트랜지스터 및 N채널 M0S 트랜지스터가 열화되는 것이 방지된다.
변경예 4를 도시하는 도 25에서는 도 24의 인버터(371)가 삭제되어 있다. 도 25를 참조하면, P채널 MOS 트랜지스터(382, 384) 및 N채널 MOS 트랜지스터(401, 402)의 게이트는 모두 인버터(391)의 출력 신호를 입력받는다.
따라서, 본 변경예 4에서는 P채널 MOS 트랜지스터(381, 383)가 도통하기 직전의 시각에서, P채널 MOS 트랜지스터(381, 383)의 소스와 드레인 간의 전위차가 저감된다. 이와 같이, P채널 트랜지스터가 도통하기 직전의 시각에서, P채널 M0S 트랜지스터의 소스와 드레인 간의 전위차가 내압 레벨을 초과하지 않도록 함으로써, P채널 M0S 트랜지스터가 열화되는 것이 방지된다.
또한, N채널 MOS 트랜지스터(385, 396)가 도통하기 직전의 시각에서, N채널 MOS 트랜지스터(385, 386)의 소스와 드레인 간의 전위차가 저감된다. 이와 같이, N채널 MOS 트랜지스터가 도통하기 직전의 시각에서, N채널 M0S 트랜지스터의 소스와 드레인 간의 전위차가 내압 레벨을 초과하지 않도록 함으로써 N채널 MOS 트랜지스터가 열화되는 것이 방지된다.
또한, 도 23에 도시한 회로 구성을 도 1에 도시한 외부 인가 선택 회로(23∼28)에 응용함으로써, 외부 인가 선택 회로(23∼28)의 P채널 MOS 트랜지스터 및 N채널 M0S 트랜지스터가 열화되는 것이 방지된다.
본 발명을 상세히 설명하였으나, 이는 예시를 위한 것으로, 한정할 것이 아니며, 본 발명의 정신과 범위는 이하의 특허청구범위에 의해서만 정해진다는 것이 분명히 이해되어야 할 것이다.
본 발명에 따르면, 적은 면적의 반도체 장치를 제공할 수 있다.

Claims (6)

  1. 반도체 장치에 있어서,
    진폭 전압이 제1 전압인 제1종 클럭 신호에 의해 구동되어, 상기 제1 전압보다 높은 제2 전압을 생성하는 제1 차지 펌프 회로,
    상기 제1종 클럭 신호의 진폭 전압을 상기 제2 전압으로 변환한 제2종 클럭 신호를 출력하는 진폭 변환 회로, 및
    상기 제2종 클럭 신호에 의해 구동되는 제2 차지 펌프 회로
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 차지 펌프 회로는 직렬 접속된 복수의 단위 차지 펌프 회로를 포함하고,
    상기 단위 차지 펌프 회로는,
    입력 노드와 출력 노드 사이에 접속되는 제1 트랜지스터,
    상기 입력 노드와 상기 제1 트랜지스터의 게이트 전극 사이에 접속되고, 그 게이트 전극이 상기 출력 노드에 접속되는 제2 트랜지스터,
    한쪽 전극이 상기 제1종 클럭 신호를 입력받고, 다른쪽 전극이 상기 출력 노드에 접속되는 제1 캐패시터, 및
    한쪽 전극이 상기 제2종 클럭 신호를 입력받고, 다른쪽 전극이 상기 제1 트랜지스터의 게이트 전극에 접속되는 제2 캐패시터를 포함하는 반도체 장치.
  3. 반도체 장치에 있어서,
    상기 반도체 장치의 내부 회로가 동작하는 액티브 시에 펌프 동작을 행하는 제1 차지 펌프 회로,
    출력 노드가 상기 제1 차지 펌프 회로의 출력 노드에 접속되고, 상기 반도체 장치의 내부 회로의 대기 상태인 스탠바이 시에 펌프 동작을 행하는 제2 차지 펌프 회로, 및
    입력 노드가 상기 제1 및 제2 차지 펌프 회로의 출력 노드에 접속되고, 상기 액티브 시 및 상기 스탠바이 시에 펌프 동작을 행하는 제3 차지 펌프 회로
    를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 차지 펌프 회로는 직렬 접속된 제1 개수의 단위 차지 펌프 회로를 포함하고,
    상기 제2 차지 펌프 회로는 직렬 접속된 상기 제1 개수보다도 적은 제2 개수의 단위 차지 펌프 회로를 포함하고,
    상기 제3 차지 펌프 회로는 직렬 접속된 복수의 단위 차지 펌프 회로를 포함하는 반도체 장치.
  5. 상이한 전원 전위의 사양에 대응하여, 클럭 신호를 전달하는 클럭 드라이버를 포함하는 반도체 장치로서,
    상기 클럭 드라이버는,
    전원 전위가 제1 레벨의 사양인 경우에 클럭 신호를 전달하고, 전원 전위 노드와 기준 전위 노드 사이에 직렬로 접속된 제1 도전 형식의 제1 트랜지스터 및 제2 도전 형식의 제2 트랜지스터를 포함하는 제1 인버터를 갖는 제1 클럭 드라이버 회로, 및
    전원 전위가 상기 제1 레벨보다 낮은 제2 레벨의 사양인 경우에 상기 클럭 신호를 전달하고, 상기 전원 전위 노드와 상기 기준 전위 노드 사이에 직렬로 접속되고, 게이트 절연막이 각각 상기 제1 및 제2 트랜지스터의 게이트 절연막보다도 얇은 제1 도전 형식의 제3 트랜지스터 및 제2 도전 형식의 제4 트랜지스터를 포함하는 제2 인버터를 갖는 제2 클럭 드라이버 회로를 포함하고,
    상기 전원 전위가 상기 제1 레벨인 경우에는 상기 제3 및 제4 트랜지스터의 각각의 게이트 전극과 드레인 전극이 소스 전극에 접속되고, 상기 전원 전위가 상기 제2 레벨인 경우에는 상기 제3 및 제4 트랜지스터의 게이트 전극이 상기 제2 인버터의 입력 노드에 공통 접속됨과 함께, 상기 제3 및 제4 트랜지스터의 드레인 전극이 상기 제2 인버터의 출력 노드에 공통 접속되는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 및 제3 트랜지스터는 모두 상기 제2 도전 형식의 공통의 제1 웰 영역 내에 형성되고,
    상기 제2 및 제4 트랜지스터는 모두 상기 제1 도전 형식의 공통의 제2 웰 영역 내에 형성되는 반도체 장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007135388A (ja) * 2005-10-14 2007-05-31 Rohm Co Ltd 半導体装置とそれを用いた電源装置および撮像装置
KR100842744B1 (ko) * 2006-11-20 2008-07-01 주식회사 하이닉스반도체 클럭조절회로 및 이를 이용한 전압펌핑장치
JP2008193766A (ja) * 2007-02-01 2008-08-21 Spansion Llc 電圧発生回路及びその制御方法
US8259529B2 (en) * 2008-08-21 2012-09-04 Hynix Semiconductor Inc. Semiconductor memory device and driving method thereof
US9423814B2 (en) * 2010-03-16 2016-08-23 Macronix International Co., Ltd. Apparatus of supplying power while maintaining its output power signal and method therefor
US8970289B1 (en) * 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9209684B2 (en) * 2012-08-31 2015-12-08 Microelectronics Research And Development Radiation hardened charge pump
KR102053944B1 (ko) * 2013-02-21 2019-12-11 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
US9455723B2 (en) * 2015-02-27 2016-09-27 Qualcomm Incorporated Leakage compensation circuit for phase-locked loop (PLL) large thin oxide capacitors
US10032921B2 (en) * 2015-07-31 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
KR102504615B1 (ko) * 2016-09-09 2023-03-02 에스케이하이닉스 주식회사 대기전류 감소를 위한 펌프 스위칭 제어장치 및 이를 이용한 펌핑 장치
US10522208B1 (en) * 2018-09-27 2019-12-31 Micron Technology, Inc. Apparatuses and methods for drivers with reduced noise
US11056197B2 (en) 2018-11-08 2021-07-06 Samsung Electronics Co., Ltd. Charge pump and memory device including the same
KR20200053324A (ko) 2018-11-08 2020-05-18 삼성전자주식회사 차지 펌프 및 차지 펌프를 포함하는 메모리 장치
CN111785308B (zh) * 2020-06-10 2021-09-10 芯天下技术股份有限公司 减少非型闪存编程泵面积的方法、系统、储存介质和终端
CN112448576B (zh) * 2020-11-16 2022-10-25 上海唯捷创芯电子技术有限公司 一种正负电压电荷泵电路、芯片及通信终端

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5337284A (en) * 1993-01-11 1994-08-09 United Memories, Inc. High voltage generator having a self-timed clock circuit and charge pump, and a method therefor
JPH06283667A (ja) 1993-03-26 1994-10-07 Toshiba Corp 高電圧発生回路
JP3153689B2 (ja) 1993-10-14 2001-04-09 株式会社東芝 負電圧発生回路及び不揮発性半導体記憶装置
US5889428A (en) * 1995-06-06 1999-03-30 Ramtron International Corporation Low loss, regulated charge pump with integrated ferroelectric capacitors
JP3575909B2 (ja) * 1996-03-29 2004-10-13 株式会社東芝 論理回路及びその設計方法
JPH10247386A (ja) * 1997-03-03 1998-09-14 Mitsubishi Electric Corp 昇圧電位供給回路及び半導体記憶装置
US5982223A (en) * 1997-06-20 1999-11-09 Integrated Silicon Solution, Inc. Charge pump system with improved programming current distribution
KR100280434B1 (ko) * 1998-01-23 2001-03-02 김영환 고전압발생회로
US6255896B1 (en) * 1999-09-27 2001-07-03 Intel Corporation Method and apparatus for rapid initialization of charge pump circuits
TW494631B (en) * 2000-01-26 2002-07-11 Sanyo Electric Co Charge pump circuit
JP3696125B2 (ja) * 2000-05-24 2005-09-14 株式会社東芝 電位検出回路及び半導体集積回路
JP2002032987A (ja) 2000-07-18 2002-01-31 Mitsubishi Electric Corp 内部電圧発生回路
US6337595B1 (en) * 2000-07-28 2002-01-08 International Business Machines Corporation Low-power DC voltage generator system
TW550589B (en) * 2002-02-18 2003-09-01 Winbond Electronics Corp Charge pump circuit having clock voltage doubling and the method
JP4193462B2 (ja) * 2002-10-16 2008-12-10 日本電気株式会社 昇圧回路
JP4223270B2 (ja) * 2002-11-19 2009-02-12 パナソニック株式会社 昇圧回路およびそれを内蔵した不揮発性半導体記憶装置
TW200505162A (en) * 2003-04-14 2005-02-01 Sanyo Electric Co Charge pump circuit
KR100568587B1 (ko) * 2003-11-24 2006-04-07 삼성전자주식회사 승압전압 안정화장치 및 방법, 이를 갖는 승압전압생성장치 및 방법
US7091755B1 (en) * 2004-09-17 2006-08-15 Xilinx, Inc. Low voltage input circuit with high voltage tolerance capability

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US20070120592A1 (en) 2007-05-31
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