JP3153689B2 - 負電圧発生回路及び不揮発性半導体記憶装置 - Google Patents
負電圧発生回路及び不揮発性半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は負電圧発生回路に関す
る。特に不揮発性半導体記憶装置において消去時にワー
ド線を負電位に駆動するための負電圧発生回路に関す
る。
る。特に不揮発性半導体記憶装置において消去時にワー
ド線を負電位に駆動するための負電圧発生回路に関す
る。
【０００２】
【従来の技術】不揮発性半導体記憶装置のなかでも電気
的にデータの書換及び消去が可能なものはＥＥＰＲＯＭ
と呼ばれ、現在のところＮＯＲ型とＮＡＮＤ型に分類さ
れる。ＮＯＲ型の多くは浮遊ゲート及びコントロールゲ
ートを積層したスタックセルを用い、書き込みはホット
キャリアによる浮遊ゲートへの電子の注入により行う。
消去は、ソースに例えば１５Ｖをコントロールゲートに
０Ｖを印加し、浮遊ゲートとソースとの間にＦＮトンネ
ル電流を流して電子を放出することにより行う。
的にデータの書換及び消去が可能なものはＥＥＰＲＯＭ
と呼ばれ、現在のところＮＯＲ型とＮＡＮＤ型に分類さ
れる。ＮＯＲ型の多くは浮遊ゲート及びコントロールゲ
ートを積層したスタックセルを用い、書き込みはホット
キャリアによる浮遊ゲートへの電子の注入により行う。
消去は、ソースに例えば１５Ｖをコントロールゲートに
０Ｖを印加し、浮遊ゲートとソースとの間にＦＮトンネ
ル電流を流して電子を放出することにより行う。
【０００３】最近になって、消去時にワード線を負電位
に駆動することにより消去を行う型の不揮発性半導体記
憶装置が開発され「ゲート負電圧消去型」と呼ばれてい
る。これは、コントロールゲートに接続されたワード線
に例えば−１０Ｖをソースに５Ｖを印加することによ
り、上述の例と同様の電位差をコントロールゲートとソ
ースとの間に与え、消去を行うものである。この方式の
利点は、消去時にソースに印加される電圧が低いので、
メモリセルのソース側の接合耐圧が低くても良く、ソー
ス側拡散層の深さをドレイン側より深くする、あるいは
ソース側拡散層の不純物濃度を下げるなどの最適化が不
要になり、セルのゲート長を短縮することができる点で
ある。これは高集積化、大容量化にもつながる。ゲート
負電圧消去型の例は既にISSCC 89 pp132-133,"A 5V-Onl
y 256K Bit CMOS Flash EEPROM" S.D'Arrigo et alや、
特開平５−２８７８４に開示されている。
に駆動することにより消去を行う型の不揮発性半導体記
憶装置が開発され「ゲート負電圧消去型」と呼ばれてい
る。これは、コントロールゲートに接続されたワード線
に例えば−１０Ｖをソースに５Ｖを印加することによ
り、上述の例と同様の電位差をコントロールゲートとソ
ースとの間に与え、消去を行うものである。この方式の
利点は、消去時にソースに印加される電圧が低いので、
メモリセルのソース側の接合耐圧が低くても良く、ソー
ス側拡散層の深さをドレイン側より深くする、あるいは
ソース側拡散層の不純物濃度を下げるなどの最適化が不
要になり、セルのゲート長を短縮することができる点で
ある。これは高集積化、大容量化にもつながる。ゲート
負電圧消去型の例は既にISSCC 89 pp132-133,"A 5V-Onl
y 256K Bit CMOS Flash EEPROM" S.D'Arrigo et alや、
特開平５−２８７８４に開示されている。
【０００４】ゲート負電圧消去型の不揮発性半導体記憶
装置を単一電源（例えば５Ｖ）で動作させるためには負
電圧発生回路をチップ上に集積する必要がある。従来よ
り、ＰチャネルＭＯＳトランジスタを継続接続し、各接
続ノードに容量素子を接続し、当該容量素子の一端にク
ロック信号を駆動することにより負電圧を発生させる負
電圧発生回路が好適なものとして知られている。
装置を単一電源（例えば５Ｖ）で動作させるためには負
電圧発生回路をチップ上に集積する必要がある。従来よ
り、ＰチャネルＭＯＳトランジスタを継続接続し、各接
続ノードに容量素子を接続し、当該容量素子の一端にク
ロック信号を駆動することにより負電圧を発生させる負
電圧発生回路が好適なものとして知られている。
【０００５】しかし、従来の負電圧発生回路は動作後に
余計な電荷が各接続ノードに残存するため、二回目以降
の動作において負電圧発生速度が低下するという問題が
あった。この結果、この負電圧発生回路を不揮発性半導
体記憶装置に適用した場合、消去時間が若干長くなると
いう問題が生じた。
余計な電荷が各接続ノードに残存するため、二回目以降
の動作において負電圧発生速度が低下するという問題が
あった。この結果、この負電圧発生回路を不揮発性半導
体記憶装置に適用した場合、消去時間が若干長くなると
いう問題が生じた。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の負電圧発生回路は動作後に余計な電荷が各接続ノード
に残存するため、二回目以降の動作において負電圧発生
速度が低下するという問題があった。本発明は、上記欠
点を除去し、二回目以降の動作においても負電圧発生速
度が低下しない負電圧発生回路を提供することを目的と
する。
の負電圧発生回路は動作後に余計な電荷が各接続ノード
に残存するため、二回目以降の動作において負電圧発生
速度が低下するという問題があった。本発明は、上記欠
点を除去し、二回目以降の動作においても負電圧発生速
度が低下しない負電圧発生回路を提供することを目的と
する。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、ＰチャネルＭＯＳトランジスタを
継続接続し、各接続ノードに容量素子を接続し、当該容
量素子の一端にクロック信号を駆動することにより負電
圧を発生させる負電圧発生回路において、容量素子の他
端を所定電圧レベルにリセットするリセット手段を具備
することを特徴とする負電圧発生回路を提供する。
ために、本発明では、ＰチャネルＭＯＳトランジスタを
継続接続し、各接続ノードに容量素子を接続し、当該容
量素子の一端にクロック信号を駆動することにより負電
圧を発生させる負電圧発生回路において、容量素子の他
端を所定電圧レベルにリセットするリセット手段を具備
することを特徴とする負電圧発生回路を提供する。
【０００８】また、リセット手段は、共通配線と、この
共通配線と容量素子の他端との間に接続された逆流防止
手段と、リセット信号に応じて共通配線を所定電圧レベ
ルに充放電するスイッチ手段とからなり、共通配線は負
電圧発生時には浮遊状態とされることを特徴とする負電
圧発生回路を提供する。
共通配線と容量素子の他端との間に接続された逆流防止
手段と、リセット信号に応じて共通配線を所定電圧レベ
ルに充放電するスイッチ手段とからなり、共通配線は負
電圧発生時には浮遊状態とされることを特徴とする負電
圧発生回路を提供する。
【０００９】
【作用】本発明で提供する手段を用いると、容量素子の
他端を所定電圧レベルにリセットするリセット手段を有
するため、動作後の余計な残存電荷を充放電させること
により、二回目以降の動作においても一回目の動作と同
様の状態から負電圧発生を開始させることができ、この
結果、二回目以降の動作においても負電圧発生速度が低
下しない負電圧発生回路を提供することが可能になる。
他端を所定電圧レベルにリセットするリセット手段を有
するため、動作後の余計な残存電荷を充放電させること
により、二回目以降の動作においても一回目の動作と同
様の状態から負電圧発生を開始させることができ、この
結果、二回目以降の動作においても負電圧発生速度が低
下しない負電圧発生回路を提供することが可能になる。
【００１０】また、負電圧発生時に浮遊状態とされる共
通配線と、容量素子との間に接続された逆流防止手段を
有することにより、多段のチャージポンプ回路において
も一つのスイッチ手段によりリセット動作をさせること
が可能になる。これはチップ面積の削減に寄与する。
通配線と、容量素子との間に接続された逆流防止手段を
有することにより、多段のチャージポンプ回路において
も一つのスイッチ手段によりリセット動作をさせること
が可能になる。これはチップ面積の削減に寄与する。
【００１１】
【実施例】本発明の実施例を［図１］〜［図４］を参照
して説明する。［図１］は本発明の負電圧発生回路を用
いた不揮発性半導体記憶装置の全体回路構成である。す
なわち、メモリセルアレイ１と、ロウデコーダ２と、ソ
ースデコーダ３と、カラムデコーダ４と、カラムゲート
５と、センスアンプ６と、アドレスバッファ７と、制御
回路８と、負電圧発生回路９と昇圧回路１０と、入出力
バッファ１１とからなる。
して説明する。［図１］は本発明の負電圧発生回路を用
いた不揮発性半導体記憶装置の全体回路構成である。す
なわち、メモリセルアレイ１と、ロウデコーダ２と、ソ
ースデコーダ３と、カラムデコーダ４と、カラムゲート
５と、センスアンプ６と、アドレスバッファ７と、制御
回路８と、負電圧発生回路９と昇圧回路１０と、入出力
バッファ１１とからなる。
【００１２】メモリセルアレイ１は浮遊ゲート型ＭＯＳ
トランジスタから構成されるメモリセルトランジスタＭ
Ｃを行列状に配設してなり、同一行に属するメモリセル
トランジスタの制御ゲートはワード線ＷＬにソースは共
通ソース線ＳＬに、同一列に属するメモリセルトランジ
スタのドレインはビット線ＢＬに接続されている。
トランジスタから構成されるメモリセルトランジスタＭ
Ｃを行列状に配設してなり、同一行に属するメモリセル
トランジスタの制御ゲートはワード線ＷＬにソースは共
通ソース線ＳＬに、同一列に属するメモリセルトランジ
スタのドレインはビット線ＢＬに接続されている。
【００１３】ロウデコーダ２はアドレスバッファ７に入
力された外部アドレスＡ0 〜Ａ18の中の行アドレスによ
って指定されるワード線ＷＬを選択し、各動作モードに
応じた所定電位に駆動する。ソースデコーダ３も同様に
外部アドレスＡ0 〜Ａ18の中のブロックアドレスによっ
て指定される共通ソース線ＳＬを選択し、各動作モード
に応じた所定電位に駆動する。
力された外部アドレスＡ0 〜Ａ18の中の行アドレスによ
って指定されるワード線ＷＬを選択し、各動作モードに
応じた所定電位に駆動する。ソースデコーダ３も同様に
外部アドレスＡ0 〜Ａ18の中のブロックアドレスによっ
て指定される共通ソース線ＳＬを選択し、各動作モード
に応じた所定電位に駆動する。
【００１４】カラムデコーダ４は外部アドレスＡ0 〜Ａ
18の中の列アドレスによって指定されるビット線ＢＬを
選択し、カラムゲート５は指定されたビット線をセンス
アンプ６に接続する。
18の中の列アドレスによって指定されるビット線ＢＬを
選択し、カラムゲート５は指定されたビット線をセンス
アンプ６に接続する。
【００１５】制御回路８は外部から入力される制御信
号、例えば／ＣＥ、／ＷＥ等、に応じて内部の各回路ブ
ロックに制御信号を与え、読み出し、書き込み、消去等
の各モードを制御する。
号、例えば／ＣＥ、／ＷＥ等、に応じて内部の各回路ブ
ロックに制御信号を与え、読み出し、書き込み、消去等
の各モードを制御する。
【００１６】負電圧発生回路９は消去時にワード線を駆
動するための負電圧を発生させるための回路であり、後
述するようにチャージポンプ回路９１、リセット回路９
２、クロック発生回路９３からなり、ロウデコーダに負
電圧電源ＶBBを供給する。
動するための負電圧を発生させるための回路であり、後
述するようにチャージポンプ回路９１、リセット回路９
２、クロック発生回路９３からなり、ロウデコーダに負
電圧電源ＶBBを供給する。
【００１７】昇圧回路１０は書き込み時にビット線やワ
ード線等を駆動するための昇圧電圧を発生させるための
回路であり、チャージポンプ回路１０１、クロック発生
回路１０２からなり、ロウデコーダに負電圧電源ＶBBを
供給する。
ード線等を駆動するための昇圧電圧を発生させるための
回路であり、チャージポンプ回路１０１、クロック発生
回路１０２からなり、ロウデコーダに負電圧電源ＶBBを
供給する。
【００１８】入出力バッファ１１は、読み出し動作時に
は、センスアンプ６により増幅された読み出し信号をさ
らに増幅し、チップ外部に出力する。また、書き込み動
作時には外部から入力された書き込みデータをチップ内
部に入力する。
は、センスアンプ６により増幅された読み出し信号をさ
らに増幅し、チップ外部に出力する。また、書き込み動
作時には外部から入力された書き込みデータをチップ内
部に入力する。
【００１９】［図２］にチャージポンプ回路９１とリセ
ット回路９２の詳細な回路構成図を示す。チャージポン
プ回路９１は継続接続されたＰチャネル型ＭＯＳトラン
ジスタＱ11、Ｑ12、Ｑ13、Ｑ14と、各接続ノードに接続
された容量素子Ｃ11、Ｃ12、Ｃ13、Ｃ14と、トランジス
タＱ11、Ｑ12、Ｑ13、Ｑ14のソース、ゲート間をそれぞ
れ接続しゲートが容量素子Ｃ11、Ｃ12、Ｃ13、Ｃ14の接
続ノードに接続されたＰチャネル型ＭＯＳトランジスタ
Ｑ21、Ｑ22、Ｑ23、Ｑ24と、トランジスタＱ11、Ｑ12、
Ｑ13、Ｑ14のゲートにそれぞれ接続された容量素子Ｃ2
1、Ｃ22、Ｃ23、Ｃ24と、逆流防止用の出力トランジス
タＱ30からなる。
ット回路９２の詳細な回路構成図を示す。チャージポン
プ回路９１は継続接続されたＰチャネル型ＭＯＳトラン
ジスタＱ11、Ｑ12、Ｑ13、Ｑ14と、各接続ノードに接続
された容量素子Ｃ11、Ｃ12、Ｃ13、Ｃ14と、トランジス
タＱ11、Ｑ12、Ｑ13、Ｑ14のソース、ゲート間をそれぞ
れ接続しゲートが容量素子Ｃ11、Ｃ12、Ｃ13、Ｃ14の接
続ノードに接続されたＰチャネル型ＭＯＳトランジスタ
Ｑ21、Ｑ22、Ｑ23、Ｑ24と、トランジスタＱ11、Ｑ12、
Ｑ13、Ｑ14のゲートにそれぞれ接続された容量素子Ｃ2
1、Ｃ22、Ｃ23、Ｃ24と、逆流防止用の出力トランジス
タＱ30からなる。
【００２０】各容量素子の他端は、Ｃ12とＣ14はクロッ
ク信号φ1 に、Ｃ21とＣ23はクロック信号φ2 に、Ｃ11
とＣ13はクロック信号φ3 に、Ｃ22、Ｃ24はクロック信
号φ4 が入力されるリセット回路９２は、容量素子Ｃ1
1、Ｃ12、Ｃ13、Ｃ14の一端に接続された、Ｐチャネル
ＭＯＳトランジスタＱ31、Ｑ32、Ｑ33、Ｑ34と、容量素
子Ｃ21、Ｃ22、Ｃ23、Ｃ24の一端に接続されたＰチャネ
ルＭＯＳトランジスタＱ41、Ｑ42、Ｑ43、Ｑ44と、各ト
ランジスタＱ31、Ｑ32、Ｑ33、Ｑ34、Ｑ41、Ｑ42、Ｑ4
3、Ｑ44の他端に接続された共通配線９２９と、この共
通配線９２９と電源電位Ｖccとの間に直列に接続された
ＮチャネルＭＯＳトランジスタＱ51とＰチャネルＭＯＳ
トランジスタＱ50とからなる。
ク信号φ1 に、Ｃ21とＣ23はクロック信号φ2 に、Ｃ11
とＣ13はクロック信号φ3 に、Ｃ22、Ｃ24はクロック信
号φ4 が入力されるリセット回路９２は、容量素子Ｃ1
1、Ｃ12、Ｃ13、Ｃ14の一端に接続された、Ｐチャネル
ＭＯＳトランジスタＱ31、Ｑ32、Ｑ33、Ｑ34と、容量素
子Ｃ21、Ｃ22、Ｃ23、Ｃ24の一端に接続されたＰチャネ
ルＭＯＳトランジスタＱ41、Ｑ42、Ｑ43、Ｑ44と、各ト
ランジスタＱ31、Ｑ32、Ｑ33、Ｑ34、Ｑ41、Ｑ42、Ｑ4
3、Ｑ44の他端に接続された共通配線９２９と、この共
通配線９２９と電源電位Ｖccとの間に直列に接続された
ＮチャネルＭＯＳトランジスタＱ51とＰチャネルＭＯＳ
トランジスタＱ50とからなる。
【００２１】各トランジスタＱ31、Ｑ32、Ｑ33、Ｑ34、
Ｑ41、Ｑ42、Ｑ43、Ｑ44のゲートは容量素子との接続端
子に接続され、トランジスタＱ51のゲートは接地電位Ｖ
SSに、トランジスタＱ50のゲートはインバータ９２１に
より反転されたReset 信号が入力される。
Ｑ41、Ｑ42、Ｑ43、Ｑ44のゲートは容量素子との接続端
子に接続され、トランジスタＱ51のゲートは接地電位Ｖ
SSに、トランジスタＱ50のゲートはインバータ９２１に
より反転されたReset 信号が入力される。
【００２２】［図３］（ａ）にクロック発生回路９３の
回路構成図を、（ｂ）にその出力であるφ1 、φ2 、φ
3 、φ4 のタイムチャートを示す。クロック発生回路９
３は発振回路９３１、カウンタ回路９３２、デコーダ回
路９３３からなる。
回路構成図を、（ｂ）にその出力であるφ1 、φ2 、φ
3 、φ4 のタイムチャートを示す。クロック発生回路９
３は発振回路９３１、カウンタ回路９３２、デコーダ回
路９３３からなる。
【００２３】続いて、実施例の動作について説明する。
外部から消去信号（若しくは消去コマンド）が入力され
ると、制御回路８が消去動作の制御を開始し、これに応
じて負電圧発生回路９はリセット動作に入る。Reset 信
号が“Ｈ”になると、インバータ９２１のによってトラ
ンジスタＱ50のゲートには“Ｌ”（０Ｖ）が印加され
る。この結果、トランジスタＱ50のドレイン電位は上昇
し、５Ｖとなる。これに応じて、共通配線９２９はトラ
ンジスタＱ51のしきい値分だけ負の電圧に上昇（それ以
前は負の電位になっている）する。トランジスタＱ51の
しきい値が１Ｖであれば、共通配線９２９は−１Ｖとな
る。この結果、チャージポンプ回路９１の各接続ノード
がトランジスタＱ31、Ｑ32、Ｑ33、Ｑ34、Ｑ41、Ｑ42、
Ｑ43、Ｑ44を介して所定電位に充放電される。所定のリ
セット時間が経過するとReset 信号は“Ｌ”になり、ト
ランジスタＱ51のソース・ドレイン及び共通配線９２９
は浮遊状態となる。
外部から消去信号（若しくは消去コマンド）が入力され
ると、制御回路８が消去動作の制御を開始し、これに応
じて負電圧発生回路９はリセット動作に入る。Reset 信
号が“Ｈ”になると、インバータ９２１のによってトラ
ンジスタＱ50のゲートには“Ｌ”（０Ｖ）が印加され
る。この結果、トランジスタＱ50のドレイン電位は上昇
し、５Ｖとなる。これに応じて、共通配線９２９はトラ
ンジスタＱ51のしきい値分だけ負の電圧に上昇（それ以
前は負の電位になっている）する。トランジスタＱ51の
しきい値が１Ｖであれば、共通配線９２９は−１Ｖとな
る。この結果、チャージポンプ回路９１の各接続ノード
がトランジスタＱ31、Ｑ32、Ｑ33、Ｑ34、Ｑ41、Ｑ42、
Ｑ43、Ｑ44を介して所定電位に充放電される。所定のリ
セット時間が経過するとReset 信号は“Ｌ”になり、ト
ランジスタＱ51のソース・ドレイン及び共通配線９２９
は浮遊状態となる。
【００２４】引き続いて、［図３］（ｂ）に示すクロッ
ク信号が各容量素子の他端に印加される。すると負電圧
発生動作が始まり、ＶBB端子には負電位が出力される。
負電圧発生動作については既によく知られているため説
明を省略する。負電圧発生動作中には共通配線９２９も
同様に負電位に駆動されるため、逆流防止用のトランジ
スタＱ31、Ｑ32、Ｑ33、Ｑ34、Ｑ41、Ｑ42、Ｑ43、Ｑ44
は全てオフしている。この結果、リセット回路９２はチ
ャージポンプ回路９１から切り放され、負電圧発生動作
に影響を与えない。
ク信号が各容量素子の他端に印加される。すると負電圧
発生動作が始まり、ＶBB端子には負電位が出力される。
負電圧発生動作については既によく知られているため説
明を省略する。負電圧発生動作中には共通配線９２９も
同様に負電位に駆動されるため、逆流防止用のトランジ
スタＱ31、Ｑ32、Ｑ33、Ｑ34、Ｑ41、Ｑ42、Ｑ43、Ｑ44
は全てオフしている。この結果、リセット回路９２はチ
ャージポンプ回路９１から切り放され、負電圧発生動作
に影響を与えない。
【００２５】この負電位がロウデコーダ２に入力され、
図示しないロウデコーダ内の駆動トランジスタは選択ワ
ード線を負電位に駆動する。消去動作では選択共通ソー
ス線も同時に正電位（昇圧電位もしくは電源電位）に駆
動される。
図示しないロウデコーダ内の駆動トランジスタは選択ワ
ード線を負電位に駆動する。消去動作では選択共通ソー
ス線も同時に正電位（昇圧電位もしくは電源電位）に駆
動される。
【００２６】ベリファイ動作を挟んで消去動作を小刻み
に行う時は、上述のステップを複数開繰り返す。以上の
ように、負電圧発生動作の直前にリセット動作を行うた
め、動作後の余計な残存電荷を充放電させることによ
り、二回目以降の動作においても一回目の動作と同様の
状態から負電圧発生を開始させることができ、この結
果、二回目以降の動作においても負電圧発生速度が低下
しない負電圧発生回路を提供することが可能になる。
に行う時は、上述のステップを複数開繰り返す。以上の
ように、負電圧発生動作の直前にリセット動作を行うた
め、動作後の余計な残存電荷を充放電させることによ
り、二回目以降の動作においても一回目の動作と同様の
状態から負電圧発生を開始させることができ、この結
果、二回目以降の動作においても負電圧発生速度が低下
しない負電圧発生回路を提供することが可能になる。
【００２７】本発明の効果を［図４］に示す。これは、
各容量素子の容量を２．５pF、トランジスタＱ11、Ｑ1
2、Ｑ13、Ｑ14のＷ／Ｌを２００／２に、トランジスタ
Ｑ21、Ｑ22、Ｑ23、Ｑ24のＷ／Ｌを５０／２に設定した
時に、リセット動作の有無による二回目以降の負電位発
生の速度をシミュレーションにより比較した結果であ
る。このように、リセット動作を行うと二回目以降の負
電位発生速度が向上することがわかる。
各容量素子の容量を２．５pF、トランジスタＱ11、Ｑ1
2、Ｑ13、Ｑ14のＷ／Ｌを２００／２に、トランジスタ
Ｑ21、Ｑ22、Ｑ23、Ｑ24のＷ／Ｌを５０／２に設定した
時に、リセット動作の有無による二回目以降の負電位発
生の速度をシミュレーションにより比較した結果であ
る。このように、リセット動作を行うと二回目以降の負
電位発生速度が向上することがわかる。
【００２８】つづいて本発明の実施例の変形例を［図
５］に示す。［図５］（ａ）は逆流防止素子としてトラ
ンジスタＱ31、Ｑ32、Ｑ33、Ｑ34、Ｑ41、Ｑ42、Ｑ43、
Ｑ44の代わりにダイオードＤ1 、Ｄ2 、Ｄ3 、Ｄ4 、Ｄ
5 、Ｄ6 、Ｄ7 、Ｄ8 を用いた例である。動作は上述の
実施例とほぼ同様のため説明を省略する。ダイオードを
用いるため、小さなスペースで回路を構成することが可
能になる。
５］に示す。［図５］（ａ）は逆流防止素子としてトラ
ンジスタＱ31、Ｑ32、Ｑ33、Ｑ34、Ｑ41、Ｑ42、Ｑ43、
Ｑ44の代わりにダイオードＤ1 、Ｄ2 、Ｄ3 、Ｄ4 、Ｄ
5 、Ｄ6 、Ｄ7 、Ｄ8 を用いた例である。動作は上述の
実施例とほぼ同様のため説明を省略する。ダイオードを
用いるため、小さなスペースで回路を構成することが可
能になる。
【００２９】［図５］（ｂ）はリセット回路９２を複数
個の回路ブロック９２２に分け、スイッチング用のトラ
ンジスタＱ50とレベルシフトトランジスタＱ51を各々の
回路ブロック９２２に設けた例である。動作は上述の実
施例とほぼ同様のため説明を省略する。負電圧発生動作
時に共通配線９２９を充放電する必要が無いため、動作
が高速化する。
個の回路ブロック９２２に分け、スイッチング用のトラ
ンジスタＱ50とレベルシフトトランジスタＱ51を各々の
回路ブロック９２２に設けた例である。動作は上述の実
施例とほぼ同様のため説明を省略する。負電圧発生動作
時に共通配線９２９を充放電する必要が無いため、動作
が高速化する。
【００３０】
【発明の効果】本願発明を用いることにより、二回目以
降の動作においても負電圧発生速度が低下しない負電圧
発生回路が提供される。
降の動作においても負電圧発生速度が低下しない負電圧
発生回路が提供される。
【図１】本発明の実施例を示す全体回路構成図
【図２】本発明の実施例の負電圧発生回路の回路構成図
【図３】本発明の実施例のクロック発生回路の回路構成
図
図
【図４】本発明の実施例の効果を示すグラフ
【図５】本発明の変形例を示す回路構成図
１ メモリセルアレイ ２ ロウデコーダ ３ ソースデコーダ ４ カラムデコーダ ５ カラムゲート ６ センスアンプ ７ アドレスバッファ ８ 制御回路 ９ 負電圧発生回路 １０ 昇圧回路 １１ 入出力バッファ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 11/34 H02M 3/07
Claims (8)
- 【請求項１】 ＰチャネルＭＯＳトランジスタを継続接
続し、各接続ノードに容量素子を接続し、当該容量素子
の一端にクロック信号を駆動することにより負電圧を発
生させる負電圧発生回路において、 前記容量素子の他端を所定電圧レベルにリセットするリ
セット手段を具備することを特徴とする負電圧発生回
路。 - 【請求項２】 前記リセット手段は、共通配線と、この
共通配線と前記容量素子の他端との間に接続された逆流
防止手段と、リセット信号に応じて前記共通配線を所定
電圧レベルに充放電するスイッチ手段とからなり、前記
共通配線は負電圧発生時には浮遊状態とされることを特
徴とする請求項１記載の負電圧発生回路。 - 【請求項３】 前記リセット信号は、正電位の信号であ
ることを特徴とする請求項２記載の負電圧発生回路。 - 【請求項４】 前記スイッチ手段は、 電源電位に接続されたＰチャネルＭＯＳトランジスタ
と、 前記ＰチャネルＭＯＳトラジスタと直列接続され、ゲー
トが接地されリセットするノードであるソースに基板を
接続したＮチャネルＭＯＳトランジスタとを具備したこ
とを特徴とする請求項２記載の負電圧発生回路。 - 【請求項５】 前記電源電位に接続されたＰチャネルＭ
ＯＳトランジスタのゲートは正電位で制御されることを
特徴とする請求項４記載の負電圧発生回路。 - 【請求項６】 電気的に書込み、消去可能な複数のメモ
リセルが行列状に配置されたメモリセルアレイと、 前記メモリセルのワード線に接続されたロウデコーダ
と、 前記ロウデコーダに接続され、ＰチャネルＭＯＳトラン
ジスタを継続接続し、各接続ノードに容量素子を接続
し、当該容量素子の一端にクロック信号を駆動すること
により負電圧を発生させる負電圧発生回路とを有する不
揮発性半導体記憶装置において、 前記容量素子の他端を所定電圧レベルにリセットするリ
セット手段を具備することを特徴とする不揮発性半導体
記憶装置。 - 【請求項７】 前記負電圧発生回路は、消去時に前記ワ
ード線に負電圧を与えることを特徴とする請求項６記載
の不揮発性半導体記憶装置。 - 【請求項８】 前記リセット手段は、 共通配線と、 この共通配線と前記容量素子の他端との間に接続された
逆流防止手段と、 電源電位に接続されたＰチャネルＭＯＳトランジスタ
と、前記ＰチャネルＭＯＳトラジスタと直列接続され、
ゲートが接地されリセットするノードであるソースに基
板を接続したＮチャネルＭＯＳトランジスタとを有し、
リセット信号に応じて前記共通配線を所定電圧レベルに
充放電するスイッチ手段とを具備し、 前記共通配線が負電圧発生時に浮遊状態になることによ
って前記負電圧発生回路は、消去時に前記ワード線に負
電圧を与えることを特徴とする請求項６記載の不揮発性
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25673593A JP3153689B2 (ja) | 1993-10-14 | 1993-10-14 | 負電圧発生回路及び不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25673593A JP3153689B2 (ja) | 1993-10-14 | 1993-10-14 | 負電圧発生回路及び不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111093A JPH07111093A (ja) | 1995-04-25 |
| JP3153689B2 true JP3153689B2 (ja) | 2001-04-09 |
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ID=17296719
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
| JP (1) | JP3153689B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4405216B2 (ja) | 2003-09-16 | 2010-01-27 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2014147044A (ja) | 2013-01-30 | 2014-08-14 | Toshiba Corp | 半導体集積回路 |
-
1993
- 1993-10-14 JP JP25673593A patent/JP3153689B2/ja not_active Expired - Fee Related
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| JPH07111093A (ja) | 1995-04-25 |
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