JP3346273B2 - ブースト回路および半導体記憶装置 - Google Patents
ブースト回路および半導体記憶装置Info
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は出力電圧を電源電圧
以上に立ち上げるブースト回路、および、フラッシュメ
モリを含むＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）等不揮発性半導体記憶装置やＤＲＡＭ等の半導
体記憶装置に関し、特に、所定の信号が変化する度にワ
ード線の電圧を電源電圧以上に立ち上げるブースト回路
を有する半導体記憶装置に関する。
以上に立ち上げるブースト回路、および、フラッシュメ
モリを含むＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）等不揮発性半導体記憶装置やＤＲＡＭ等の半導
体記憶装置に関し、特に、所定の信号が変化する度にワ
ード線の電圧を電源電圧以上に立ち上げるブースト回路
を有する半導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置では、その性質
上、読み出し時にはワード線に電源電圧以上の高い駆動
電圧を印加する必要がある。しかし、その一方で、低電
源電圧化の要求が強い。そこで、不揮発性半導体記憶装
置では、ワード線を電源電圧以上に立ち上がらせるブー
スト回路を採用することが極めて多い。また、ＤＲＡＭ
では、ワード線駆動用トランジスタの出力電圧、即ちワ
ード線の電圧を電源電圧にするため、そのゲートには電
源電圧以上の電圧を印加する必要があり、ブースト回路
で昇圧した制御信号を印加している。
上、読み出し時にはワード線に電源電圧以上の高い駆動
電圧を印加する必要がある。しかし、その一方で、低電
源電圧化の要求が強い。そこで、不揮発性半導体記憶装
置では、ワード線を電源電圧以上に立ち上がらせるブー
スト回路を採用することが極めて多い。また、ＤＲＡＭ
では、ワード線駆動用トランジスタの出力電圧、即ちワ
ード線の電圧を電源電圧にするため、そのゲートには電
源電圧以上の電圧を印加する必要があり、ブースト回路
で昇圧した制御信号を印加している。
【０００３】従来のこの種の一例として特開平６−２８
８７６号公報記載の不揮発性半導体記憶装置について述
べる。この不揮発性半導体記憶装置は、「読み出し時、
選択されたワード線にその一端を電気的に接続されるコ
ンデンサを設け、前記読み出し時、前記選択されたワー
ド線を駆動する場合、前記コンデンサの他端の電圧を低
レベルから高レベルに立ち上げて、前記コンデンサの前
記一端に電源電圧以上の電圧を得、この電源電圧以上の
電圧をワード線駆動電圧として前記選択されたワード線
に供給するように構成されていることを特徴とする」と
いうものであるが、これは要するに、ワード線をブース
ト回路によって電源電圧以上に立ち上げた電圧で駆動す
るということである。
８７６号公報記載の不揮発性半導体記憶装置について述
べる。この不揮発性半導体記憶装置は、「読み出し時、
選択されたワード線にその一端を電気的に接続されるコ
ンデンサを設け、前記読み出し時、前記選択されたワー
ド線を駆動する場合、前記コンデンサの他端の電圧を低
レベルから高レベルに立ち上げて、前記コンデンサの前
記一端に電源電圧以上の電圧を得、この電源電圧以上の
電圧をワード線駆動電圧として前記選択されたワード線
に供給するように構成されていることを特徴とする」と
いうものであるが、これは要するに、ワード線をブース
ト回路によって電源電圧以上に立ち上げた電圧で駆動す
るということである。
【０００４】また、この公報には、チップイネーブル信
号に応答するブースト回路と昇圧回路を併用することに
より、ワード線駆動電圧が許容され電圧以上にならない
ようにするとともに電源電圧の低電圧化に対処した不揮
発性半導体記憶装置と、図７に転載するように、ブース
ト回路の出力を数段のダイオードでリミットすることに
より、ワード線駆動電圧の必要以上の上昇を抑止した不
揮発性半導体記憶装置も記載されている。
号に応答するブースト回路と昇圧回路を併用することに
より、ワード線駆動電圧が許容され電圧以上にならない
ようにするとともに電源電圧の低電圧化に対処した不揮
発性半導体記憶装置と、図７に転載するように、ブース
ト回路の出力を数段のダイオードでリミットすることに
より、ワード線駆動電圧の必要以上の上昇を抑止した不
揮発性半導体記憶装置も記載されている。
【０００５】図７の従来例では、インバータ１６とコン
デンサ１７が図６のブースト回路ＢＳを構成し、またｎ
ＭＯＳトランジスタ１０と電源線８が図６の電圧切替回
路ＳＷを構成する。さらに、２つのダイオード２０，２
１から成るリミット回路部２２が追加されている。本例
においても、ノード１８は、予め電源電圧ＶCCになって
おり、ＡＴＤ信号が入力するとインバータ１６とコンデ
ンサ１７によるブースト機能により電源電圧ＶDD以上に
上昇することは図６と変わりがない。ノード電圧１８
は、内部ロウアドレス信号によりワード線６が選択され
るとｎＭＯＳトランジスタ１１を介してワード線６に導
かれる。この結果、ワード線６の電圧が許容される電圧
以上に上昇しようとするとリミット回路部２２が作動
し、ノード１８、したがってワード線６の電圧が基準値
を超えないようにする。
デンサ１７が図６のブースト回路ＢＳを構成し、またｎ
ＭＯＳトランジスタ１０と電源線８が図６の電圧切替回
路ＳＷを構成する。さらに、２つのダイオード２０，２
１から成るリミット回路部２２が追加されている。本例
においても、ノード１８は、予め電源電圧ＶCCになって
おり、ＡＴＤ信号が入力するとインバータ１６とコンデ
ンサ１７によるブースト機能により電源電圧ＶDD以上に
上昇することは図６と変わりがない。ノード電圧１８
は、内部ロウアドレス信号によりワード線６が選択され
るとｎＭＯＳトランジスタ１１を介してワード線６に導
かれる。この結果、ワード線６の電圧が許容される電圧
以上に上昇しようとするとリミット回路部２２が作動
し、ノード１８、したがってワード線６の電圧が基準値
を超えないようにする。
【０００６】また、特開平１０−５００８８号公報に
は、不揮発性半導体記憶装置の書き込み又は消去のため
に、電源電圧を常時昇圧して高電圧を発生させ、イネー
ブル信号のみに応答して高電圧を出力するとともに、そ
の昇圧電圧がリファレンス電圧以上になると一部の昇圧
回路要素の動作を停止させる技術が記載されている。
は、不揮発性半導体記憶装置の書き込み又は消去のため
に、電源電圧を常時昇圧して高電圧を発生させ、イネー
ブル信号のみに応答して高電圧を出力するとともに、そ
の昇圧電圧がリファレンス電圧以上になると一部の昇圧
回路要素の動作を停止させる技術が記載されている。
【０００７】さらに、１９９６ Ｓｙｍｐｏｓｉｕｍ
ｏｎ ＶＬＳＩ ＣｉｒｃｕｉｔｓＤｉｇｅｓｔ ｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，Ｐ．１７２−１
７３ Ｊｏｈｎｎｙ Ｃ．Ｃｈｅｎ他「Ａ２．７Ｖ ｏ
ｎｌｙ ８Ｍｂ×１６ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒ
ｙ」には、複数の出力が結合された複数のブースト回路
を備え、使用する電源電圧を発生し、電源電圧に応じ
て、接続するブースト回路の数を選択する技術が報告さ
れている。
ｏｎ ＶＬＳＩ ＣｉｒｃｕｉｔｓＤｉｇｅｓｔ ｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，Ｐ．１７２−１
７３ Ｊｏｈｎｎｙ Ｃ．Ｃｈｅｎ他「Ａ２．７Ｖ ｏ
ｎｌｙ ８Ｍｂ×１６ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒ
ｙ」には、複数の出力が結合された複数のブースト回路
を備え、使用する電源電圧を発生し、電源電圧に応じ
て、接続するブースト回路の数を選択する技術が報告さ
れている。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の不揮発性半導体記憶装置では、単に、ブースト
回路を使用するだけでは、ワード線の駆動電圧の上昇を
抑止できず、実際上実用性に乏しい。すなわち、ワード
線の電圧が高すぎると、メモリセルから読み出される電
流が大きくなり、逆に、低すぎると、読み出し電流が小
さくなり、記憶情報を誤判定してしまう。半導体記憶装
置に供給する電源電圧が３〜５Ｖあれば問題なかった
が、近年では１．８〜５Ｖでも動作することが求められ
ている。このように、広範囲の電源電圧でも記憶情報を
安定して読み出すため、ブースト電圧を一定の範囲に納
めることは極めて重要である。
た従来の不揮発性半導体記憶装置では、単に、ブースト
回路を使用するだけでは、ワード線の駆動電圧の上昇を
抑止できず、実際上実用性に乏しい。すなわち、ワード
線の電圧が高すぎると、メモリセルから読み出される電
流が大きくなり、逆に、低すぎると、読み出し電流が小
さくなり、記憶情報を誤判定してしまう。半導体記憶装
置に供給する電源電圧が３〜５Ｖあれば問題なかった
が、近年では１．８〜５Ｖでも動作することが求められ
ている。このように、広範囲の電源電圧でも記憶情報を
安定して読み出すため、ブースト電圧を一定の範囲に納
めることは極めて重要である。
【０００９】また、電源電圧に応じてブースト回路の接
続数を切り替える方法でも、ブースト電圧の変動は抑え
ることができず、同様に誤判定を起こす問題があった。
続数を切り替える方法でも、ブースト電圧の変動は抑え
ることができず、同様に誤判定を起こす問題があった。
【００１０】また、イネーブル信号のみに応答して電源
電圧を昇圧するのでは、高速な読み出し動作には対応で
きない。イネーブル信号は内部アドレスの切り替えと同
時に変化するからである。また、昇圧回路は、電源電圧
の２倍以上の電圧が得られるものの、所望の電圧に達す
るには、数十クロックを入力しなければならない。そし
て、それだけ長時間にわたって電力を消費することにも
なるという問題点がある。
電圧を昇圧するのでは、高速な読み出し動作には対応で
きない。イネーブル信号は内部アドレスの切り替えと同
時に変化するからである。また、昇圧回路は、電源電圧
の２倍以上の電圧が得られるものの、所望の電圧に達す
るには、数十クロックを入力しなければならない。そし
て、それだけ長時間にわたって電力を消費することにも
なるという問題点がある。
【００１１】さらに、ブースト回路の出力（ブースト電
圧）をダイオードでリミットする技術では、ダイオード
によってブースト回路の出力からグランドに電荷を放電
し、ブースト電圧が設定電圧以上に高くならないように
制御しているため、ブースト駆動容量および負荷容量に
蓄積された電荷が損失する。それ故、インバータ１６の
出力をロウにしてブーストリセット後にブースト電圧が
初期時の電圧より低下し、次のブースト時までのブリチ
ャージ時間が短いとブースト電圧が低くなってしまうの
で、ブースト速度が低下し、したがって不揮発性半導体
記憶装置の高速読み出し動作ができなくなるという問題
点がある。
圧）をダイオードでリミットする技術では、ダイオード
によってブースト回路の出力からグランドに電荷を放電
し、ブースト電圧が設定電圧以上に高くならないように
制御しているため、ブースト駆動容量および負荷容量に
蓄積された電荷が損失する。それ故、インバータ１６の
出力をロウにしてブーストリセット後にブースト電圧が
初期時の電圧より低下し、次のブースト時までのブリチ
ャージ時間が短いとブースト電圧が低くなってしまうの
で、ブースト速度が低下し、したがって不揮発性半導体
記憶装置の高速読み出し動作ができなくなるという問題
点がある。
【００１２】本発明の目的は、変動の少ないブースト電
圧を高速に出力でき、リセット・プリチャージ時間を短
縮したブースト回路を提供し、ひいては高速かつ信頼性
の高い半導体記憶装置を提供することにある。
圧を高速に出力でき、リセット・プリチャージ時間を短
縮したブースト回路を提供し、ひいては高速かつ信頼性
の高い半導体記憶装置を提供することにある。
【００１３】本発明では、ブースト電圧を検出し、これ
によりブースト駆動静電容量の値を制御することによっ
て、ブースト電圧を制御する構成としている。このた
め、ブースト電圧のリミット時に、ブースト回路に蓄積
された電荷を損失することなく、ブーストリセット時に
は高速に電源電圧に迄復帰できるようになる。
によりブースト駆動静電容量の値を制御することによっ
て、ブースト電圧を制御する構成としている。このた
め、ブースト電圧のリミット時に、ブースト回路に蓄積
された電荷を損失することなく、ブーストリセット時に
は高速に電源電圧に迄復帰できるようになる。
【００１４】
【課題を解決するための手段】本発明のブースト回路
は、所定の信号が変化すると１方向に変化する第１、第
２ブースト信号がそれぞれ供給され、出力電圧を所定の
期間電源電圧以上に立ち上げ、各出力が結合された第
１、第２ブースト回路ユニットと、第１、第２ブースト
回路ユニットの出力が所定の電圧以上か否かを検出する
電圧検出回路と、第１、第２ブースト回路ユニットの出
力が所定の電圧になったとき、前記１方向とは逆方向に
変化する第２ブースト信号を前記第２ブースト回路ユニ
ットに供給するブースト制御回路とを有することを特徴
とする。
は、所定の信号が変化すると１方向に変化する第１、第
２ブースト信号がそれぞれ供給され、出力電圧を所定の
期間電源電圧以上に立ち上げ、各出力が結合された第
１、第２ブースト回路ユニットと、第１、第２ブースト
回路ユニットの出力が所定の電圧以上か否かを検出する
電圧検出回路と、第１、第２ブースト回路ユニットの出
力が所定の電圧になったとき、前記１方向とは逆方向に
変化する第２ブースト信号を前記第２ブースト回路ユニ
ットに供給するブースト制御回路とを有することを特徴
とする。
【００１５】また、本発明の実施の形態としてのブース
ト回路は、前記第２ブースト回路ユニットのブースト駆
動容量は前記第１ブースト回路ユニットのブースト駆動
容量より小さいことを特徴とする。
ト回路は、前記第２ブースト回路ユニットのブースト駆
動容量は前記第１ブースト回路ユニットのブースト駆動
容量より小さいことを特徴とする。
【００１６】本発明の実施の形態としてのブースト回路
は、前記第１ブースト回路ユニットのブースト駆動容量
は前記第２ブースト回路ユニットのブースト駆動容量の
２倍であることを特徴とする。
は、前記第１ブースト回路ユニットのブースト駆動容量
は前記第２ブースト回路ユニットのブースト駆動容量の
２倍であることを特徴とする。
【００１７】本発明の実施の形態としてのブースト回路
は、前記第１、第２ブースト回路ユニットはそれぞれブ
ースト駆動容量の値が相等しい複数の前記ブースト回路
ユニットを有し、前記第２ブースト回路ユニットの数は
前記第１ブースト回路ユニットの数より少ないことを特
徴とする。
は、前記第１、第２ブースト回路ユニットはそれぞれブ
ースト駆動容量の値が相等しい複数の前記ブースト回路
ユニットを有し、前記第２ブースト回路ユニットの数は
前記第１ブースト回路ユニットの数より少ないことを特
徴とする。
【００１８】本発明の実施の形態としてのブースト回路
は、前記第２ブースト信号が１方向に変化して逆方向に
変化するまでの期間は、前記第１ブースト信号が１方向
に変化して逆方向に変化するまでの期間より短いことを
特徴とする。
は、前記第２ブースト信号が１方向に変化して逆方向に
変化するまでの期間は、前記第１ブースト信号が１方向
に変化して逆方向に変化するまでの期間より短いことを
特徴とする。
【００１９】本発明の実施の形態としてのブースト回路
は、前記ブースト制御回路は、前記所定の信号の変化を
伝える負パルスのブースト駆動信号を入力し、前記ブー
スト駆動容量を駆動するブースト用インバータに出力す
る２段のインバータと、このインバータのうちの１段目
の出力と前記電圧検出回路の出力とを入力し、前記電圧
立ち上げ機能が制限されるブースト回路ユニットに出力
するＮＡＮＤゲートとで構成され、前記ワード線に正の
電圧パルスを印加することを特徴とする。
は、前記ブースト制御回路は、前記所定の信号の変化を
伝える負パルスのブースト駆動信号を入力し、前記ブー
スト駆動容量を駆動するブースト用インバータに出力す
る２段のインバータと、このインバータのうちの１段目
の出力と前記電圧検出回路の出力とを入力し、前記電圧
立ち上げ機能が制限されるブースト回路ユニットに出力
するＮＡＮＤゲートとで構成され、前記ワード線に正の
電圧パルスを印加することを特徴とする。
【００２０】本発明の実施の形態としてのブースト回路
は、前記インバータのうちの２段目の出力と前記ＮＡＮ
Ｄゲートの出力のそれぞれに前記ブースト回路ユニット
を複数個接続したことを特徴とする。
は、前記インバータのうちの２段目の出力と前記ＮＡＮ
Ｄゲートの出力のそれぞれに前記ブースト回路ユニット
を複数個接続したことを特徴とする。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
て説明する。
【００２２】本発明のブースト回路は、アドレス信号が
変化したり、ＣＰＵ等から出力されるクロックや制御信
号が所定の状態になる度にワード線の電圧を電源電圧以
上に立ち上げる各出力が結合された複数のブースト回路
ユニットと、ブースト回路ユニットの出力が所定の値以
上か否かを検出する電圧検出回路と、ブースト回路ユニ
ットの出力が所定の値以上のときは前記ブースト回路ユ
ニットの前記電圧立ち上げ機能を制限するブースト制御
回路とを有することを特徴とする。
変化したり、ＣＰＵ等から出力されるクロックや制御信
号が所定の状態になる度にワード線の電圧を電源電圧以
上に立ち上げる各出力が結合された複数のブースト回路
ユニットと、ブースト回路ユニットの出力が所定の値以
上か否かを検出する電圧検出回路と、ブースト回路ユニ
ットの出力が所定の値以上のときは前記ブースト回路ユ
ニットの前記電圧立ち上げ機能を制限するブースト制御
回路とを有することを特徴とする。
【００２３】以下、本発明の実施例について図面を参照
して説明する。
して説明する。
【００２４】先ず、本発明の半導体記憶装置の一実施例
を図６に示す。本不揮発性半導体記憶装置は、本不揮発
性半導体記憶装置のアドレス信号を保持するアドレスバ
ッファＡＢと、アドレスバッファＡＢの行アドレスを入
力してメモリセルアレイＭＡのワード線ＷＬを選択する
行デコーダＲＤと、行デコーダＲＤの出力に基づき、ワ
ード線ＷＬに所望の電圧を出力するワード線ドライバＷ
Ｄと、アドレスバッファＡＢの列アドレスを入力してメ
モリセルアレイＭＡのビット線ＢＬを選択する列デコー
ダＣＤと、読み出し動作時においてアドレスバッファＡ
Ｂにおけるアドレス信号の変化を検知してブースト駆動
信号ＡＴＤＢＳＴを発生するＡＴＤ回路ＡＴと、ブース
ト駆動信号ＡＴＤＢＳＴに応答してブースト電圧を生成
するブースト回路ＢＳと、メモリセルアレイＭＡの書き
込み又は消去時に高電圧を発生する昇圧回路ＶＵと、ブ
ースト回路ＢＳと昇圧回路ＶＵの一方の出力を選択して
ワード線ドライバＷＤに供給する電圧切替回路ＳＷとで
構成される。
を図６に示す。本不揮発性半導体記憶装置は、本不揮発
性半導体記憶装置のアドレス信号を保持するアドレスバ
ッファＡＢと、アドレスバッファＡＢの行アドレスを入
力してメモリセルアレイＭＡのワード線ＷＬを選択する
行デコーダＲＤと、行デコーダＲＤの出力に基づき、ワ
ード線ＷＬに所望の電圧を出力するワード線ドライバＷ
Ｄと、アドレスバッファＡＢの列アドレスを入力してメ
モリセルアレイＭＡのビット線ＢＬを選択する列デコー
ダＣＤと、読み出し動作時においてアドレスバッファＡ
Ｂにおけるアドレス信号の変化を検知してブースト駆動
信号ＡＴＤＢＳＴを発生するＡＴＤ回路ＡＴと、ブース
ト駆動信号ＡＴＤＢＳＴに応答してブースト電圧を生成
するブースト回路ＢＳと、メモリセルアレイＭＡの書き
込み又は消去時に高電圧を発生する昇圧回路ＶＵと、ブ
ースト回路ＢＳと昇圧回路ＶＵの一方の出力を選択して
ワード線ドライバＷＤに供給する電圧切替回路ＳＷとで
構成される。
【００２５】メモリセルアレイＭＡは、ワード線ＷＬと
ビット線ＢＬの交点付近に、例えば、フラッシュ・メモ
リ・セルを多数マトリクス状に配列したＥＰＲＯＭのセ
ルアレイであり、行デコーダＲＤと列デコーダＣＤとに
よって１つのメモリセルＭＣが選択される。メモリセル
ＭＣは、フローティング・ゲートに電荷を投入すること
によって書き込みが行われ、その電荷を放出することに
よって消去される。
ビット線ＢＬの交点付近に、例えば、フラッシュ・メモ
リ・セルを多数マトリクス状に配列したＥＰＲＯＭのセ
ルアレイであり、行デコーダＲＤと列デコーダＣＤとに
よって１つのメモリセルＭＣが選択される。メモリセル
ＭＣは、フローティング・ゲートに電荷を投入すること
によって書き込みが行われ、その電荷を放出することに
よって消去される。
【００２６】メモリセルＭＣの読み出し時には、ブース
ト回路ＢＳは電圧切替回路ＳＷの電源電圧以上のワード
線電圧ＶＷＯＲＤを発生させてワード線ＷＬに供給す
る。このワード線電圧ＶＷＯＲＤは選択されたワード線
ＷＬに接続される全メモリセルＭＣのゲートに印加され
る。これにより、選択されたメモリセルＭＣからは、ビ
ット線ＢＬに“０”（書き込み時）または“１”（消去
時）が読み出される。ここで、ワード線電圧ＶＷＯＲＤ
は、センスアンプ（図示省略）において“０”と“１”
の識別が高い信頼性の下に行えるよう適切な値に設定さ
れるべきである。また、メモリセルＭＣへの書き込み時
または消去時には昇圧回路ＶＵが機能する。
ト回路ＢＳは電圧切替回路ＳＷの電源電圧以上のワード
線電圧ＶＷＯＲＤを発生させてワード線ＷＬに供給す
る。このワード線電圧ＶＷＯＲＤは選択されたワード線
ＷＬに接続される全メモリセルＭＣのゲートに印加され
る。これにより、選択されたメモリセルＭＣからは、ビ
ット線ＢＬに“０”（書き込み時）または“１”（消去
時）が読み出される。ここで、ワード線電圧ＶＷＯＲＤ
は、センスアンプ（図示省略）において“０”と“１”
の識別が高い信頼性の下に行えるよう適切な値に設定さ
れるべきである。また、メモリセルＭＣへの書き込み時
または消去時には昇圧回路ＶＵが機能する。
【００２７】さて、図１は本発明の一実施例を示すブー
スト回路のブロック図であり、図６におけるブースト回
路ＢＳに相当する部分である。本ブースト回路は、２つ
のブースト回路ユニット１，２とブースト電圧検出回路
３とブースト制御回路４とから構成される。ブースト制
御回路４は、図４のＡＴＤ回路ＡＴからブースト駆動信
号ＡＴＤＢＳＴを受けると、ブースト信号ＢＯＯＳＴ
ｌ，ＢＯＯＳＴ２をそれぞれブースト回路ユニット１，
２に出力する。ブースト回路ユニット１，２は、共働し
て電源電圧以上のブースト電圧ＶＢＯＯＳＴを発生す
る。ブースト電圧検出回路３はブースト電圧ＶＢＯＯＳ
Ｔが上昇して所定電圧に達するとブースト停止信号ＢＬ
ＩＭＴを活性化してブースト制御回路４に出力する。ブ
ースト制御回路４はブースト停止信号ＢＬＩＭＴに応答
してブースト信号ＢＯＯＳＴ２を非活性化する。これに
より、ブースト回路ユニット２はブースト機能を停止
し、この後はブースト回路ユニット１のみによってブー
スト電圧ＶＢＯＯＳＴを維持する。以上の結果、ブース
ト電圧ＶＢＯＯＳＴは、読み出し時にワード線ＷＬが必
要以上の電圧にならないように制御されることになる。
なお、ブースト駆動信号ＡＴＤＢＳＴが非活性化される
とブースト回路ユニット１も機能を停止し、ブースト電
圧は電源電圧に復帰する。
スト回路のブロック図であり、図６におけるブースト回
路ＢＳに相当する部分である。本ブースト回路は、２つ
のブースト回路ユニット１，２とブースト電圧検出回路
３とブースト制御回路４とから構成される。ブースト制
御回路４は、図４のＡＴＤ回路ＡＴからブースト駆動信
号ＡＴＤＢＳＴを受けると、ブースト信号ＢＯＯＳＴ
ｌ，ＢＯＯＳＴ２をそれぞれブースト回路ユニット１，
２に出力する。ブースト回路ユニット１，２は、共働し
て電源電圧以上のブースト電圧ＶＢＯＯＳＴを発生す
る。ブースト電圧検出回路３はブースト電圧ＶＢＯＯＳ
Ｔが上昇して所定電圧に達するとブースト停止信号ＢＬ
ＩＭＴを活性化してブースト制御回路４に出力する。ブ
ースト制御回路４はブースト停止信号ＢＬＩＭＴに応答
してブースト信号ＢＯＯＳＴ２を非活性化する。これに
より、ブースト回路ユニット２はブースト機能を停止
し、この後はブースト回路ユニット１のみによってブー
スト電圧ＶＢＯＯＳＴを維持する。以上の結果、ブース
ト電圧ＶＢＯＯＳＴは、読み出し時にワード線ＷＬが必
要以上の電圧にならないように制御されることになる。
なお、ブースト駆動信号ＡＴＤＢＳＴが非活性化される
とブースト回路ユニット１も機能を停止し、ブースト電
圧は電源電圧に復帰する。
【００２８】図２は、図１に示したブースト回路の詳細
図である。図２を参照すると、ブースト回路ユニット
１，２はそれぞれブースト駆動容量Ｃ1 ，Ｃ2 とブース
ト駆動容量Ｃ1 ，Ｃ2 を駆動するインバータＩ1 ，Ｉ2
から成る。ブースト回路ユニット１，２の出力は結合さ
れ、充電用トランジスタ１０と接続され、ブースト電圧
ＶＢＯＯＳＴとなる。電圧検出回路３は、ブースト電圧
ＶＢＯＯＳＴをリファレンス電圧ＲＥＦと比較する比較
器を有する。ブースト電圧ＶＢＯＯＳＴがリファレンス
電圧ＲＥＦ以上になるとブースト停止信号ＢＬＩＭＴを
活性化する。ブースト制御回路４は２段のインバータＩ
3 ，Ｉ4 とＮＡＮＤゲートＮＡとから成る。２段のイン
バータＩ3 ，Ｉ4 は図４のＡＴＤ回路ＡＴからのブース
ト駆動信号ＡＴＤＢＳＴをブースト回路ユニット１に伝
える。また、１段目のインバータＩ 3 の出力とブースト
停止信号ＢＬＩＭＴはＮＡＮＤゲートＮＡに入力し、そ
の出力はブースト回路ユニット２に伝えられる。
図である。図２を参照すると、ブースト回路ユニット
１，２はそれぞれブースト駆動容量Ｃ1 ，Ｃ2 とブース
ト駆動容量Ｃ1 ，Ｃ2 を駆動するインバータＩ1 ，Ｉ2
から成る。ブースト回路ユニット１，２の出力は結合さ
れ、充電用トランジスタ１０と接続され、ブースト電圧
ＶＢＯＯＳＴとなる。電圧検出回路３は、ブースト電圧
ＶＢＯＯＳＴをリファレンス電圧ＲＥＦと比較する比較
器を有する。ブースト電圧ＶＢＯＯＳＴがリファレンス
電圧ＲＥＦ以上になるとブースト停止信号ＢＬＩＭＴを
活性化する。ブースト制御回路４は２段のインバータＩ
3 ，Ｉ4 とＮＡＮＤゲートＮＡとから成る。２段のイン
バータＩ3 ，Ｉ4 は図４のＡＴＤ回路ＡＴからのブース
ト駆動信号ＡＴＤＢＳＴをブースト回路ユニット１に伝
える。また、１段目のインバータＩ 3 の出力とブースト
停止信号ＢＬＩＭＴはＮＡＮＤゲートＮＡに入力し、そ
の出力はブースト回路ユニット２に伝えられる。
【００２９】ここで、ブースト電圧ＶＢＯＯＳＴは、充
電用トランジスタ１０，ワード線ドライバＷＤ，および
図７にも示したように、ワード線ＷＬに接続される、ま
たワード線ＷＬには多数のメモリセルＭＣが接続されて
いる。したがって、その負荷容量をＣout とすれば、図
２におけるブースト回路ユニット１，２と負荷容量Ｃ
out との接続は図３のように表すことができ、さらにＣ
1 ＋Ｃ2 ＝Ｃとすればブースト回路は図４に示すような
等価回路で表すことができる。ブースト電圧ＶＢＯＯＳ
Ｔは、ブースト機能開始前には、充電用トランジスタ１
０によって電源電圧ＶCCに充電されているため、ブース
ト駆動容量Ｃの入力が０ボルトから電圧Ｖに立ち上がる
と、ブースト電圧ＶＢＯＯＳＴは、静電容量分割により
最終的には次式のようになる。
電用トランジスタ１０，ワード線ドライバＷＤ，および
図７にも示したように、ワード線ＷＬに接続される、ま
たワード線ＷＬには多数のメモリセルＭＣが接続されて
いる。したがって、その負荷容量をＣout とすれば、図
２におけるブースト回路ユニット１，２と負荷容量Ｃ
out との接続は図３のように表すことができ、さらにＣ
1 ＋Ｃ2 ＝Ｃとすればブースト回路は図４に示すような
等価回路で表すことができる。ブースト電圧ＶＢＯＯＳ
Ｔは、ブースト機能開始前には、充電用トランジスタ１
０によって電源電圧ＶCCに充電されているため、ブース
ト駆動容量Ｃの入力が０ボルトから電圧Ｖに立ち上がる
と、ブースト電圧ＶＢＯＯＳＴは、静電容量分割により
最終的には次式のようになる。
【００３０】
【数１】
【００３１】この式により、大容量のメモリセルアレイ
ＭＡでは、負荷容量Ｃout は大きくなるので、ブースト
電圧ＶＢＯＯＳＴを電源電圧ＶCCより充分大きくするに
はブースト駆動容量を大きくする必要があることが明ら
かである。ところで、容量素子をポリシリコンで形成
し、１つの素子で静電容量を大きくさせようとしても、
素子面積が大きくなるにつれ、ブースト駆動容量のクロ
ック伝搬速度が低下し、ブースト速度が低下するという
問題がある。そこで、ブースト駆動容量Ｃを複数の素子
に分割して、並列に接続することにより、寄生抵抗をで
きるだけ減らし、前記問題を解決するということが行わ
れる。
ＭＡでは、負荷容量Ｃout は大きくなるので、ブースト
電圧ＶＢＯＯＳＴを電源電圧ＶCCより充分大きくするに
はブースト駆動容量を大きくする必要があることが明ら
かである。ところで、容量素子をポリシリコンで形成
し、１つの素子で静電容量を大きくさせようとしても、
素子面積が大きくなるにつれ、ブースト駆動容量のクロ
ック伝搬速度が低下し、ブースト速度が低下するという
問題がある。そこで、ブースト駆動容量Ｃを複数の素子
に分割して、並列に接続することにより、寄生抵抗をで
きるだけ減らし、前記問題を解決するということが行わ
れる。
【００３２】本発明では、ブースト駆動容量Ｃの値を変
化させることによりブースト電圧ＶＢＯＯＳＴの値が所
定値以上にならないように制御する。そのために、図２
に示すように、ブースト駆動容量Ｃを２つのブースト駆
動容量Ｃ1 とＣ2 で実現し、ブースト停止信号ＢＬＩＭ
Ｔによりブースト回路ユニット２の機能を停止させるこ
とにしている。
化させることによりブースト電圧ＶＢＯＯＳＴの値が所
定値以上にならないように制御する。そのために、図２
に示すように、ブースト駆動容量Ｃを２つのブースト駆
動容量Ｃ1 とＣ2 で実現し、ブースト停止信号ＢＬＩＭ
Ｔによりブースト回路ユニット２の機能を停止させるこ
とにしている。
【００３３】なお、本発明では、ブースト電圧ＶＢＯＯ
ＳＴの値決定に、図７に示したようなダイオード２０，
２１によるリミット回路部等の電流路の存在を排除して
いる。このため、ブースト駆動容量Ｃ1 ，Ｃ2 や負荷容
量Ｃout に蓄積された電荷が損失することなく、したが
って、ブーストリセット後にブースト電圧ＶＢＯＯＳＴ
が電源電圧ＶCC以下にまで低下して、次のブースト時ま
でのブリチャージ時間が短いとブースト電圧が低下して
しまうということがない。ここで、ブーストリセットと
は、ブースト動作を停止し、ブースト駆動信号ＡＴＤＢ
ＳＴを非活性状態にすることをいう。
ＳＴの値決定に、図７に示したようなダイオード２０，
２１によるリミット回路部等の電流路の存在を排除して
いる。このため、ブースト駆動容量Ｃ1 ，Ｃ2 や負荷容
量Ｃout に蓄積された電荷が損失することなく、したが
って、ブーストリセット後にブースト電圧ＶＢＯＯＳＴ
が電源電圧ＶCC以下にまで低下して、次のブースト時ま
でのブリチャージ時間が短いとブースト電圧が低下して
しまうということがない。ここで、ブーストリセットと
は、ブースト動作を停止し、ブースト駆動信号ＡＴＤＢ
ＳＴを非活性状態にすることをいう。
【００３４】ブースト駆動容量Ｃ1 ，Ｃ2 の値は、Ｃ1
＞Ｃ2 とするのがよく、その比は、例えば２：１とする
のがよい。しかし、ブースト駆動容量をその値が等しい
３個とし、そのうちの１個に対してブースト停止信号Ｂ
ＬＩＭＴを作用させても同様な効果が得られる。
＞Ｃ2 とするのがよく、その比は、例えば２：１とする
のがよい。しかし、ブースト駆動容量をその値が等しい
３個とし、そのうちの１個に対してブースト停止信号Ｂ
ＬＩＭＴを作用させても同様な効果が得られる。
【００３５】次に、図１に示した実施例の動作について
図５の波形図を参照して説明する。なお、説明を単純化
するため、各信号の高レベルは電源電圧ＶCC、低レベル
は接地電圧ＧＮＤとする。本不揮発性半導体記憶装置の
行アドレスが選択されていない初期状態においては、ワ
ード線ドライバＷＤのｎＭＯＳトランジスタＴ1 がオ
ン、ＰＭＯＳトランジスタＴ2 はオフであるからワード
線ＷＬは接地電圧の０ボルトである。また、ブースト電
圧ＶＢＯＯＳＴは、前述のように、充電用トランジスタ
１０から給電されて電源電圧ＶCCになっている。
図５の波形図を参照して説明する。なお、説明を単純化
するため、各信号の高レベルは電源電圧ＶCC、低レベル
は接地電圧ＧＮＤとする。本不揮発性半導体記憶装置の
行アドレスが選択されていない初期状態においては、ワ
ード線ドライバＷＤのｎＭＯＳトランジスタＴ1 がオ
ン、ＰＭＯＳトランジスタＴ2 はオフであるからワード
線ＷＬは接地電圧の０ボルトである。また、ブースト電
圧ＶＢＯＯＳＴは、前述のように、充電用トランジスタ
１０から給電されて電源電圧ＶCCになっている。
【００３６】この状態で、アドレスバッファＡＢにおけ
る内部アドレス（不揮発性半導体記憶装置内のアドレ
ス）の行アドレスが変化すると、行デコーダＲＤ内の対
応するｎＭＯＳトランジスタＴ1 がオフ、ｐＭＯＳトラ
ンジスタＴ2 がオンとなる。この結果、ワード線ＷＬに
充電用トランジスタ１０からのワード線電圧ＶＷＯＲＤ
が印加されるが、この場合のワード線電圧ＶＷＯＲＤは
電源電圧ＶCCである。
る内部アドレス（不揮発性半導体記憶装置内のアドレ
ス）の行アドレスが変化すると、行デコーダＲＤ内の対
応するｎＭＯＳトランジスタＴ1 がオフ、ｐＭＯＳトラ
ンジスタＴ2 がオンとなる。この結果、ワード線ＷＬに
充電用トランジスタ１０からのワード線電圧ＶＷＯＲＤ
が印加されるが、この場合のワード線電圧ＶＷＯＲＤは
電源電圧ＶCCである。
【００３７】なお、本実施例では、ブースト回路ユニッ
トは２つであるが、本発明は、これに限定されることは
なく、３つ以上の複数個であってもよい。例えば、ブー
スト駆動容量の値が等しい３つのブースト回路ユニット
を設け、そのうちの１つのブースト機能をブースト停止
信号ＢＬＩＭＴにより停止させるようにしてもよい。
トは２つであるが、本発明は、これに限定されることは
なく、３つ以上の複数個であってもよい。例えば、ブー
スト駆動容量の値が等しい３つのブースト回路ユニット
を設け、そのうちの１つのブースト機能をブースト停止
信号ＢＬＩＭＴにより停止させるようにしてもよい。
【００３８】ＡＴＤ回路ＡＴは、ｎＭＯＳトランジスタ
Ｔ1 とｐＭＯＳトランジスタＴ2 の反転後、少しの遅れ
をもってブースト駆動信号ＡＴＤＢＳＴを活性化する。
これは、ブースト駆動信号ＡＴＤＢＳＴの活性化によっ
て、以下に説明するプロセスによりブースト電圧ＶＢＯ
ＯＳＴが電源電圧ＶCC以上に立ち上がるが、ｎＭＯＳト
ランジスタＴ1 がオンからオフに切り換わるのに必要な
時間だけの猶予を与えないとすると、両トランジスタＴ
1 とＴ2 が導通状態にある時間帯が生じ、電圧切替回路
ＳＷからｐＭＯＳトランジスタＴ2 ，ｎＭＯＳトランジ
スタＴ1 を経て接地に至る貫通電流が流れ、ブースト電
圧ＶＢＯＯＳＴの生成に寄与した電荷が損なわれるのを
防止するための措置である。
Ｔ1 とｐＭＯＳトランジスタＴ2 の反転後、少しの遅れ
をもってブースト駆動信号ＡＴＤＢＳＴを活性化する。
これは、ブースト駆動信号ＡＴＤＢＳＴの活性化によっ
て、以下に説明するプロセスによりブースト電圧ＶＢＯ
ＯＳＴが電源電圧ＶCC以上に立ち上がるが、ｎＭＯＳト
ランジスタＴ1 がオンからオフに切り換わるのに必要な
時間だけの猶予を与えないとすると、両トランジスタＴ
1 とＴ2 が導通状態にある時間帯が生じ、電圧切替回路
ＳＷからｐＭＯＳトランジスタＴ2 ，ｎＭＯＳトランジ
スタＴ1 を経て接地に至る貫通電流が流れ、ブースト電
圧ＶＢＯＯＳＴの生成に寄与した電荷が損なわれるのを
防止するための措置である。
【００３９】ブースト駆動信号ＡＴＤＢＳＴは負パルス
であるから、２つのインバータＩ3とＩ4 を経たブース
ト信号ＢＯＯＳＴｌも負パルスとなる。また、当初はブ
ースト停止信号ＢＬＩＭＴは電源電圧ＶCCであるから、
ブースト停止信号ＢＬＩＭＴと、インバータＩ3 の出力
を入力とするＮＡＮＤゲートＮＡの出力であるブースト
信号ＢＯＯＳＴ２も負パルスとなる。
であるから、２つのインバータＩ3とＩ4 を経たブース
ト信号ＢＯＯＳＴｌも負パルスとなる。また、当初はブ
ースト停止信号ＢＬＩＭＴは電源電圧ＶCCであるから、
ブースト停止信号ＢＬＩＭＴと、インバータＩ3 の出力
を入力とするＮＡＮＤゲートＮＡの出力であるブースト
信号ＢＯＯＳＴ２も負パルスとなる。
【００４０】ブースト駆動容量Ｃ1 とＣ2 の働きによ
り、ブースト電圧ＶＢＯＯＳＴは、前述の式により、
り、ブースト電圧ＶＢＯＯＳＴは、前述の式により、
【００４１】
【数２】 に向かって立ち上がる。
【００４２】電圧検出回路３は、ブースト電圧ＶＢＯＯ
ＳＴがリファレンス電圧ＲＥＦ以上になると、ブースト
停止信号ＢＬＩＭＴを活性化して負パルスとする。この
ため、ＮＡＮＤゲートＮＡはブースト信号ＢＯＯＳＴ２
を電源電圧ＶCCに戻し、インバータＩ2 はブースト駆動
容量Ｃ2 の充電を停止する。したがって、この後はブー
スト回路ユニット１のみがブースト電圧ＶＢＯＯＳＴの
生成に寄与することになるので、ブースト電圧ＶＢＯＯ
ＳＴの立ち上がり曲線は緩やかになる。それ故、ブース
ト電圧ＶＢＯＯＳＴ、したがってワード電圧ＶＷＯＲＤ
が、不適切な迄に上昇するのを電荷の損失なくして防止
できる。このことは、ＡＴＤ回路ＡＴがブースト駆動信
号ＡＴＤＢＳＴを非活性化したときに、ブースト電圧Ｖ
ＢＯＯＳＴが電源電圧ＶCCに復帰し、電荷が失われる場
合に見られるように、電源電圧ＶCC以下に迄低下する、
ということはないという効果をもたらす。
ＳＴがリファレンス電圧ＲＥＦ以上になると、ブースト
停止信号ＢＬＩＭＴを活性化して負パルスとする。この
ため、ＮＡＮＤゲートＮＡはブースト信号ＢＯＯＳＴ２
を電源電圧ＶCCに戻し、インバータＩ2 はブースト駆動
容量Ｃ2 の充電を停止する。したがって、この後はブー
スト回路ユニット１のみがブースト電圧ＶＢＯＯＳＴの
生成に寄与することになるので、ブースト電圧ＶＢＯＯ
ＳＴの立ち上がり曲線は緩やかになる。それ故、ブース
ト電圧ＶＢＯＯＳＴ、したがってワード電圧ＶＷＯＲＤ
が、不適切な迄に上昇するのを電荷の損失なくして防止
できる。このことは、ＡＴＤ回路ＡＴがブースト駆動信
号ＡＴＤＢＳＴを非活性化したときに、ブースト電圧Ｖ
ＢＯＯＳＴが電源電圧ＶCCに復帰し、電荷が失われる場
合に見られるように、電源電圧ＶCC以下に迄低下する、
ということはないという効果をもたらす。
【００４３】
【発明の効果】本発明は複数のブースト回路ユニットの
出力を結合してブースト電圧を得る構成とし、ブースト
電圧が所定の値以上になると一部のブースト回路ユニッ
トの機能を制限するように制御することとしたため、変
動の少ないブースト電圧を得ることができる。しかも、
ブースト電圧を一定に維持するのに電流路を形成しない
ようにしたので、ブースト電圧の生成に寄与した電荷が
失われず、ブーストリセット時にブースト電圧が初期の
電圧値に復帰する。このため、リセット・プリチャージ
時間を短くでき、高速で信頼性の高い半導体記憶装置を
実現できることになる。
出力を結合してブースト電圧を得る構成とし、ブースト
電圧が所定の値以上になると一部のブースト回路ユニッ
トの機能を制限するように制御することとしたため、変
動の少ないブースト電圧を得ることができる。しかも、
ブースト電圧を一定に維持するのに電流路を形成しない
ようにしたので、ブースト電圧の生成に寄与した電荷が
失われず、ブーストリセット時にブースト電圧が初期の
電圧値に復帰する。このため、リセット・プリチャージ
時間を短くでき、高速で信頼性の高い半導体記憶装置を
実現できることになる。
【図１】本発明のブースト回路の一実施例を示す図であ
る。
る。
【図２】図１に示したブースト回路の詳細図である。
【図３】図２に示したブースト回路内のブースト回路ユ
ニットと負荷容量の関係を示す図である。
ニットと負荷容量の関係を示す図である。
【図４】図３の等価回路を示す図である。
【図５】図１と図２に示した本発明の実施例の波形図で
ある。
ある。
【図６】本発明の不揮発性半導体記憶装置の一実施例を
示すブロック図である。
示すブロック図である。
【図７】従来の不揮発性半導体記憶装置の要部を示す回
路図である。
路図である。
１，２ ブースト回路ユニット ３ ブースト電圧検出回路 ４ ブースト制御回路 １０ 充電用トランジスタ Ｃ1 ，Ｃ2 ，Ｃ ブースト駆動容量 Ｃout 負荷容量 Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 インバータ ＮＡ ＮＡＮＤゲート Ｔ1 ｎＭＯＳトランジスタ Ｔ2 ＰＭＯＳトランジスタ ＡＢ アドレスバッファ ＡＴ ＡＴＤ回路 ＢＳ ブースト回路 ＶＵ 昇圧回路 ＳＷ 電圧切替回路 ＲＤ 行デコーダ ＣＤ 列デコーダ ＭＡ メモリセルアレイ ＭＣ メモリセル ＷＬ ワード線 ＢＬ ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３５４Ｆ (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06 G11C 11/407 G11C 11/413 H03M 3/07
Claims (9)
- 【請求項１】所定の信号が変化すると１方向に変化する
第１、第２ブースト信号がそれぞれ供給され、出力電圧
を所定の期間電源電圧以上に立ち上げ、各出力が結合さ
れた第１、第２ブースト回路ユニットと、第１、第２ ブースト回路ユニットの出力が所定の電圧以
上か否かを検出する電圧検出回路と、第１、第２ ブースト回路ユニットの出力が所定の電圧に
なったとき、前記１方向とは逆方向に変化する第２ブー
スト信号を前記第２ブースト回路ユニットに供給するブ
ースト制御回路とを有することを特徴とするブースト回
路。 - 【請求項２】前記第２ブースト回路ユニットのブースト
駆動容量は前記第１ブースト回路ユニットのブースト駆
動容量より小さいことを特徴とする請求項１記載のブー
スト回路。 - 【請求項３】前記第１ブースト回路ユニットのブースト
駆動容量は前記第２ブースト回路ユニットのブースト駆
動容量の２倍であることを特徴とする請求項１記載のブ
ースト回路。 - 【請求項４】前記第１、第２ブースト回路ユニットはそ
れぞれブースト駆動容量の値が相等しい複数の前記ブー
スト回路ユニットを有し、前記第２ブースト回路ユニッ
トの数は前記第１ブースト回路ユニットの数より少ない
ことを特徴とする請求項１記載のブースト回路ユニッ
ト。 - 【請求項５】前記第２ブースト信号が１方向に変化して
逆方向に変化するまでの期間は、前記第１ブースト信号
が１方向に変化して逆方向に変化するまでの期間より短
いことを特徴とする請求項１〜請求項４のいずれかに記
載のブースト回路。 - 【請求項６】前記ブースト制御回路は、前記所定の信号
の変化を伝える負パルスのブースト駆動信号を入力し、
前記ブースト駆動容量を駆動するブースト用インバータ
に出力する２段のインバータと、このインバータのうち
の１段目の出力と前記電圧検出回路の出力とを入力し、
前記電圧立ち上げ機能が制限されるブースト回路ユニッ
トに出力するＮＡＮＤゲートとで構成され、前記ワード
線に正の電圧パルスを印加することを特徴とする請求項
５記載のブースト回路。 - 【請求項７】前記インバータのうちの２段目の出力と前
記ＮＡＮＤゲートの出力のそれぞれに前記ブースト回路
ユニットを複数個接続したことを特徴とする請求項６記
載のブースト回路。 - 【請求項８】読み出し動作時にアドレス信号が変化する
と１方向に変化する第１、第２ブースト信号がそれぞれ
供給され、出力電圧を所定の期間電源電圧以上に立ち上
げ、各出力が結合された第１、第２ブースト回路ユニッ
トと、 第１、第２ブースト回路ユニットの出力が所定の電圧以
上か否かを検出する電圧検出回路と、 第１、第２ブースト回路ユニットの出力が所定の電圧に
なったとき、前記１方向とは逆方向に変化する第２ブー
スト信号を前記第２ブースト回路ユニットに供給するブ
ースト制御回路と、 第１、第２ブースト回路ユニットの出力をワード線に供
給する ことを特徴とする半導体記憶装置。 - 【請求項９】前記ワード線がｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタの対による切り換えによって駆動さ
れ、当該ワード線が選択されたときにｎＭＯＳトランジ
スタがオフ状態になってから前記第１、第２ブースト回
路ユニットを活性化することを特徴とする請求項８記載
の半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11515698A JP3346273B2 (ja) | 1998-04-24 | 1998-04-24 | ブースト回路および半導体記憶装置 |
| US09/287,285 US6141262A (en) | 1998-04-24 | 1999-04-07 | Boosting circuit with boosted voltage limited |
| CNB991056833A CN100392763C (zh) | 1998-04-24 | 1999-04-22 | 具有升压限制的升压电路 |
| EP99107994A EP0952588B1 (en) | 1998-04-24 | 1999-04-22 | Boosting circuit with boosted voltage limited |
| DE69904105T DE69904105T2 (de) | 1998-04-24 | 1999-04-22 | Spannungserhöhungsschaltung mit begrenzter erhöhter Spannung |
| TW088106614A TW422985B (en) | 1998-04-24 | 1999-04-23 | Boosting circuit with boosted voltage limited |
| KR1019990014559A KR100320888B1 (ko) | 1998-04-24 | 1999-04-23 | 전압 승압을 제한하는 승압 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11515698A JP3346273B2 (ja) | 1998-04-24 | 1998-04-24 | ブースト回路および半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11306783A JPH11306783A (ja) | 1999-11-05 |
| JP3346273B2 true JP3346273B2 (ja) | 2002-11-18 |
Family
ID=14655723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11515698A Expired - Fee Related JP3346273B2 (ja) | 1998-04-24 | 1998-04-24 | ブースト回路および半導体記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6141262A (ja) |
| EP (1) | EP0952588B1 (ja) |
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| KR (1) | KR100320888B1 (ja) |
| CN (1) | CN100392763C (ja) |
| DE (1) | DE69904105T2 (ja) |
| TW (1) | TW422985B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US10152876B2 (en) | 1996-03-27 | 2018-12-11 | Gtj Ventures, Llc | Control, monitoring, and/or security apparatus and method |
| US10011247B2 (en) | 1996-03-27 | 2018-07-03 | Gtj Ventures, Llc | Control, monitoring and/or security apparatus and method |
| US9075136B1 (en) | 1998-03-04 | 2015-07-07 | Gtj Ventures, Llc | Vehicle operator and/or occupant information apparatus and method |
| US6373753B1 (en) * | 1999-02-13 | 2002-04-16 | Robert J. Proebsting | Memory array having selected word lines driven to an internally-generated boosted voltage that is substantially independent of VDD |
| US6356485B1 (en) | 1999-02-13 | 2002-03-12 | Integrated Device Technology, Inc. | Merging write cycles by comparing at least a portion of the respective write cycle addresses |
| JP2000276893A (ja) * | 1999-03-23 | 2000-10-06 | Nec Corp | ブースト回路 |
| US6275096B1 (en) * | 1999-12-14 | 2001-08-14 | International Business Machines Corporation | Charge pump system having multiple independently activated charge pumps and corresponding method |
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