CN1233838A

CN1233838A - 具有升压限制的升压电路

Info

Publication number: CN1233838A
Application number: CN99105683A
Authority: CN
Inventors: 须藤直昭
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-04-24
Filing date: 1999-04-22
Publication date: 1999-11-03
Anticipated expiration: 2019-04-22
Also published as: TW422985B; JP3346273B2; EP0952588A3; KR100320888B1; JPH11306783A; KR19990083421A; EP0952588B1; DE69904105D1; DE69904105T2; US6141262A; EP0952588A2; CN100392763C

Abstract

升压电路包含多个升压电路单元;电压检测电路和升压控制电路。多个升压电路单元的输出连在一起,并各自具有升压功能。多个升压电路单元对应于驱动信号产生高于电源电压的升压。电压检测电路检测升压是否高于预定的电压,当其检测到升压高于预定的电压时,产生电压控制信号。升压控制电路响应电压控制信号限制多个升压电路单元的预定的几个的升压功能。在此情况下,除预定的几个以外的剩余的几个升压电路继续进行升压操作。

Description

具有升压限制的升压电路

本发明涉及用于产生比电源电压高的升高电压的升压电路。

在所有的非易失半导体存储器件中，当进行读操作时，需要向相应的字线提供比电源电压高的驱动电压。另一方面，强烈的需要降低电源电压。为此，传统的非易失半导体存储器件经常使用升压电路用于将字线电压升到高于电源电压的电压。同样在DRAM中，需要向驱动晶体管的字线的栅极提供高于电源电压的电压，从而驱动晶体管的字线的输出电压或字线电压被设定到电源电压的水平。为此，使用由升压电路放大的控制信号。

作为此种器件的一个实例，在日本公开专利申请(JP-A-Heisei 6-28876)中揭示了一种非易失半导体存储器件。该非易失半导体存储器件的特征如下。即，在读操作中电容器的一端与所选的字线相连。当所选的字线在读操作中被驱动时，电容器的另一端的电压从低电平上升到高电平，在电容器的一端具有高于电源电压的电平。然后，将高于电源电压的电压提供到所选的字线作为字线驱动电压。简而言之，通过使用由升压电路升高到高于电源电压的电压驱动字线。

同样，在参考文献中，公开了其他的非易失半导体存储器件。即，在一种非易失半导体存储器件中，响应芯片驱动信号的升压电路和另一个升压电路被同时使用，从而字线驱动电压保持不超过所允许的电平。同样，非易失半导体存储器件可适应较低的电源电压。同样，在另一个非易失半导体存储器件中，如图1所示，通过几级二极管对升压电路的输出进行限定，以防止字线驱动电压升高到所不需要的电平。

在图1的传统的实例中，反相器16和电容器17构成升压电路，一个NMOS晶体管10和一个电源线路8构成电压切换电路。另外，限制电路部分22由两个二极管20和21构成。在此实例中，对节点18充电到电源电压Vcc。当输入ATD信号时，根据反相器16和电容器17的升压作用将节点电压升高到高于电源电压Vcc的电压。这与图7中所示的电路的情况相类似。当根据内部行地址信号已经选择字线6时，通过NMOS晶体管11将节点18的电压提供到字线6。其结果，当字线6的电压升高到高于所允许的电压时，由串联连接的二极管20和21构成的限制电路22开始工作，防止节点18的电压或字线6的电压超过所允许的电压水平。

同样，在日本专利公开(JP-A-Heisei10-50088)中揭示了一种技术，其中在非易失半导体存储器件中对于写操作或擦除操作，电源电压总是被升高到高压。对应于驱动信号输出高压，当高压超过基准电压时，升压电路的某些构件的工作被停止。

因此，在由Johnny C.Chen等的“A2.7vonly 8 MbX16 NOR flashmemory”(1996对于超大规模集成电路(VLSI)的技术论文文摘的文集pp172-173)中描述了一种技术，其中可提供多个升压电路并将输出连在一起，并当产生要使用的电源电压时，根据电源电压电平选择相连的升压电路的所需的数目。

然而，由于只使用了升压电路，上述的传统的非易失半导体存储器件并不实用。无法抑制在字线上的驱动电压的过度的升高。即，当字线电压太高时，从存储单元读出的电流升高。当电压太低时，电流降低。在上述两种情况下，存储在存储器中的数据将会被错误地读出。当半导体存储器件的电源电压在3V到5V的范围时，可避免此问题。然而，最近要求半导体存储器件工作在1.8V-5V的较宽的范围内。即使在较宽的电源电压的范围内，为了从存储单元读出数据，被升高的电压停留在某一电压范围内是很重要的。

同样，根据所需的电源电压选择要相连的升压电路的数目的技术无法抑制被升高的电压的变化，从而数据被错误地读出。

对应于驱动信号升高电源电压的技术无法适应高速的读操作。这是因为在内部地址被切换的同时驱动信号被切换。同样，虽然升压电路可产生高于电源电压两倍的电压，升高到所需的电压需要几十个时钟脉冲。这将导致很长时间的能量消耗。

因此，在通过用二极管限制升压电路的输出(被升高的电压)的技术中，电荷的过量的部分被从升压电路的输出通过二极管释放到地电势，从而被升高的电压不会超过基准电压。其结果，存储在升压驱动电容和负载中的一些电荷被遗失。为此，当反相器的输出被设定到低电平同时重新启动升压操作时，被升高的电压降低到低于其初始电压的电压。因此，如果从重新启动操作到下一个升压操作的预-充电时间较短，被升高的电压很难达到其所需的电压，升压速度将被减慢。相应的，非易失半导体存储器件无法进行高速读取操作。

本发明的一个目的是提供一种升压电路，其可快速的产生具有很小漂移的升压。

本发明的另一个目的是提供一种升压电路，其中可缩短重新启动和预充电时间。

本发明的另一个目的是提供一种半导体存储器件，其可通过上述的升压电路进行高速的和高可靠性的工作。

为了实现本发明的一个方面，升压电路包含多个升压电路单元；电压检测电路和升压控制电路。多个升压电路单元的输出连在一起，并各自具有升压功能。多个升压电路单元对应于驱动信号产生高于电源电压的升压。电压检测电路检测升压是否高于预定的电压，当其检测到升压高于预定的电压时，产生电压控制信号。升压控制电路响应电压控制信号限制多个升压电路单元的预定的几个的升压功能。在此情况下，除预定的几个以外的剩余的几个升压电路继续进行升压操作。

多个升压电路单元可为第一和第二升压电路单元，第二升压电路单元可为预定的升压电路单元。在此情况下，第一和第二升压电路单元最好包括具有升压功能的第一和第二电容器，第一升压电路的电容大于第二升压电路的电容。

同样，多个升压电路单元可以是第一到第三升压电路单元，而预定的升压电路单元可是第三升压电路。在此情况下，第一到第三升压电路单元可是具有相同电容的电容器。

升压控制电路可停止预定升压电路单元的升压功能，以限制升压功能。

同样，当升压电路包含在具有用于存储单元阵列的字线的半导体存储器件中时，响应地址的切换产生驱动信号，可将被升高的电压提供给对应于地址的其中的一个字线。

为了实现本发明的另一个目的，升压的方法包含：

响应驱动信号并通过多个输出端连在一起并各自具有升压功能的升压电路单元产生高于电源电压的升压；

检测升压是否高于预定的电压，当检测出升压高于预定的电压时产生电压控制信号；及

响应电压控制信号限制多个升压电路的预定的几个的升压功能。

为了实现本发明的另一个目的，升压电路包括：

多个升压电路单元，每个包括一个电容器，其输出连在一起，其中电容器用于起升压的作用以响应驱动信号产生高于电源电压的升压用于对负载电容器充电；

电压检测电路，用于检测升压是否高于预定的电压，当检测到升压高于预定的电压时，产生电压控制信号；及

升压控制电路，用于响应电压控制信号限制多个升压电路的预定的几个的升压功能，从而预定升压电路单元的电容器被作为用升压进行充电的附加的负载电容器。

图1为传统的非易失半导体存储器件的主要部分的电路图；

图2为根据本发明的实施例的升压电路的电路图；

图3为详细描述图2的升压电路的示意图；

图4为在图3中所示的升压电路中的升压电路单元和负载电容器之间关系的示意图；

图5为图4中的电路的等效电路的示意图；

图6A到6G为根据图2和图3的本发明的第一实施例的升压电路的各个部分的波形图；

图7为使用了本发明的升压电路的非易失半导体存储器件的方框图。

下面将参考附图详细的描述本发明的升压电路。

图2示出根据本发明的实施例的升压电路的方框图。根据本发明的升压电路包含升压控制电路4；多个升压电路单元1和2及升压检测电路3。多个升压电路单元1和2的输出被连在一起。在每一次地址信号或时钟或控制信号被切换到预定的状态时，多个升压电路单元1和2进行升压操作以将字线电压升高到高于电源电压。升压检测电路3检测升压电路的输出是否高于预定的电压。升压控制电路4在当升压电路单元1和2的输出高于预定的电平时限制升压电路单元的升压功能。

图7中示出根据本发明的实施例的半导体存储器件的示意图。非易失半导体器件包含：存储单元阵列MA，地址缓冲器AB，行解码器RD，列解码器CD，字线驱动器WD,ATD电路AT，升压电路BS，电荷泵电路VU，及电压切换电路SW。

地址缓冲器AB保存地址信号。行解码器RD接收来自地址缓冲器AB的行地址以选择存储单元阵列MA中的字线WL。字线驱动器WD根据行解码器RD的输出向所选的字线WL输出所需的电压。列解码器CD接收来自地址缓冲器AB的列地址以在存储单元阵列MA中选择位线BL。在读操作中ATD电路AT检测地址缓冲器AB中的地址信号的变化，以产生升压驱动信号ATDBST。升压电路BS产生响应升压驱动信号ATDBST的升压。电荷泵电路VU在当对存储单元阵列MA进行写操作或擦除操作时产生高压。电压切换电路SW选择升压电路BS和电荷泵电路VU的输出中的一个提供到字线驱动器WD。

存储单元阵列MA可为EPROM存储单元阵列，其中按矩阵形式排列多个快速存储单元，且每个快速存储单元位于字线WL和位线BL的交点相邻的位置。通过行解码器RD和列解码器CD可选择每个存储单元MC。当进行写操作时，电荷被注入到存储单元MC的浮置栅极。当进行擦除操作时，电荷被放电。

在来自所需的存储单元MC的读操作中，升压电路BS产生电压切换电路SW的电源电压的字线电压VWORD，并提供到相应的字线WL。字线电压VWORD被提供到与相应的字线WL相连的所有的存储单元MC。因此，从位线BL上的所选的存储单元MC中读出数据“0”(处于写操作)或“1”(处于擦除操作)。需注意的是，字线电压VWORD被设定到适当的水平，即通过读出放大器(未示出)可准确无误地区分数据“0”和“1”。在对存储单元MC的写操作或擦除操作中，电荷泵电路VU执行其功能。

图2为根据本发明的实施例的升压电路的方框图。升压电路基本上对应于图7中所示的升压电路BS。升压电路包括两个升压电路单元1和2，升压检测电路3和升压控制电路4。升压控制电路4产生两个升压信号BOOST1和BOOST2并被提供到升压电路单元1和2，当如图7所示从ATD电路AT接收到升压驱动信号ATDBST时。升压电路单元1和2合作产生高于电源电压的升压VBOOST。当升压VBOOST升高到预定的电平时，升压检测电路3启动并向升压控制电路4提供升压停止信号BLIMT。对应于升压停止信号BLIMT，升压控制电路4终止升压信号BOOST2。因此，升压电路单元2终止其升压功能。此后，升压电路单元1工作维持升压VBOOST。其结果，可通过控制升压防止字线电压WL在读操作中超过预定的电平。同样，在升压驱动信号被停止时，升压电路单元1停止其升压操作，上升电压返回到电源电压。

图3为图2中的升压电路的详细的示意图。如图3中所示，升压电路单元1和2具有升压电容器C1和C2及用于驱动他们各自的升压电容器C1和C2的反相器I1和I2。升压电路单元1和2的两个输出被结合以输出升压VBOOST，并与充电晶体管10相连。升压检测电路3包括用于比较升压VOOST和基准电压的比较器。当升压VBOOST超过基准电压REF时，启动升压停止信号BLIMT。升压控制电路4由两级反相器I3和I4和“与非”门NA构成。两级结构中的反相器I3和I4将来自ATD电路AT中的升压驱动信号ATDBST发送到升压电路单元1。升压停止信号BLIMT和在第一级的反相器I3的输出被提供到“与非”门NA,NA的输出与升压电路单元2相连。

升压VBOOST与充电晶体管10、字线驱动器WD、和字线WL相连，如图7中所示。字线WL与多个存储单元MC相连。当用Cout表示负载电容时，图3中的升压电路单元1和2如图4中所示与负载电容Cout相连。假设C1+C2=C，可用图5中的等效电路表示升压电路。在开始升压功能之前，升压VBOOST被通过充电晶体管10充电到电源电压。当升压驱动电容器C的输入从0升高到V时，通过电容分压效应可用下面的公式(1)表示升压VBOOST：

VBOOST = Vcc + \frac{C}{C + Cout} V - - - (1)

从上面的公式(1)可以看出，为了使升压VBOOST足够的高于电源电压，需要增加驱动电容，由于在大电容器的存储单元阵列MA中负载电容Cout变大。在电容元件由多晶硅材料构成和用单一的元件升高电容的情况下，由于元件面积变大，升压驱动电容的时钟转换速度降低，从而升压工作速度下降。为了解决上述的问题，升压驱动电容被分割为多个并联的元件，从而尽可能地降低寄生电阻。

在本发明中，升压被通过改变升压驱动电容C而不超过预定的电平。为此，如图3中所示，通过两个电容C1和C2实现电容C，同样对应于升压停止信号BLIMT终止升压电路单元的工作。

在本发明中，图1中所示的两个二极管20和21的限制电路中的电流路径在确定升压VBOOST时被去除。相应的，存储在升压驱动电容C1和C2及负载电容Cout中的电荷未遗失。因此，在重新开始升压操作后，升压VBOOST不会降低到低于电源电压，从而如果到下一个升压操作的预充电时间变短，升压会降低。升压操作的重新开始意味着升压操作被停止，而升压驱动信号ATDBST被设定到关闭状态。

两个升压驱动电容C1和C2之间的关系最好为C1＞C2，且最好升压驱动电容C1和升压驱动电容C2的比值为2∶1。在一个变更的实例中可获得同样的效果，其中升压驱动电容被分割为三个元件，而升压终止信号BLIMT被提供到三个元件中的一个上。

下面将参考图6A到6G详细描述图2中所示的实施例的操作。

为了简化描述，假设每个信号的高电平等于电源电压，而低电平等于地电势GND。当本实施例中的非易失半导体存储器件处于其中的行地址未被确定时的初始状态时，字线驱动器WD的NMOS晶体管T1被接通，而PMOS晶体管T2被截止。因此，字线WL被加上0伏的地电压。同样，如上所述，通过充电晶体管10将升压VBOOST充电到电源电压Vcc。

在此情况下，当地址缓冲器中的非易失半导体存储器件的内部地址数据的行地址被按图6A所示进行改变时，相应的行解码器RD的NMOS晶体管T1被截止，而相应的PMOS晶体管T2被导通。其结果，字线电压VWORD被从充电晶体管10提供到字线WL。在此情况下，字线电压VWORD为Vcc。

需注意的是，在此实施例中采用了两个升压电路单元1和2。然而，本发明并不限于此。升压电路的数目可以是三个或更多。例如，提供三个具有相同的升压驱动电容的升压电路，而对应于升压停止信号BLIMT三个升压电路的每一个的升压功能都会被终止。

在NMOS晶体管T1和PMOS晶体管T2被反相后，ATD电路AT用较小的延迟启动升压驱动信号ATDBST。这是基于下述的理由。即，升压VBOOST响应升压驱动信号ATDBST被通过下述的程序升高到高于电源电压的电压。如果对NMOS晶体管T1从导通状态切换到截止状态未给出任何时间余量，就会存在一个时间周期，在其中晶体管T1和T2处于导通状态，从而直通电流通过PMOS晶体管T2和NMOS晶体管T1从电压切换电路SW流到地。因此，给出较小的延迟，防止丢失对生成升压VBOOST起作用的电荷。

升压驱动信号ATDBST为负脉冲。因此，通过反相器I3和I4的升压信号BOOST1同样为负脉冲，如图6C中所示。同样，如图6F所示，由于升压停止信号BLIMT在开始时，被设定到电源电压Vcc，升压信号BOOST2为负脉冲，作为“与非”门NA的输出，“与非”门输入升压停止信号BLIMT和反相器I3的输出，如图6D所示。

据根升压驱动电容C1和C2的作用，升压VBOOST被升高到下述的由上述的方程决定的电压，如图6E所示。

Vcc (1 + \frac{C_{1} + C_{2}}{C_{1} + C_{2} + Cout}) - - - (2)

当升压VBOOST超过基准电压REF时，电压检测电路3启动升压停止信号BLIMT，使其具有负脉冲，如图6F所示。为此，“与非”门NA将升压信号BOOST2移回到电源电压Vcc，而反相器I2停止对升压驱动电容C2的充电操作。其结果，只有升压电路单元1对产生升压VBOOST有贡献。因此，升压VBOOST的升压曲线更平缓。在此情况下，电容C2可作为负载电容Cout的附加负载电容。因此，升压VBOOST的升压曲线可变得更平缓。

在此情况下，在不丢失升压VBOOST的电荷的情况下防止字线电压VWORD升压到不需要的电压。这是因为当ATD电路AT终止升压驱动信号ATDBST时，升压VBOOST被降回到电源电压Vcc。因此，与传统的实例中的丢失一些电荷的情况不同，不会存在升压VBOOST降低到低于电源电压Vcc的情况。

本发明的方案是，多个升压电路单元的输出相连用于产生升压。同样，当升压超过预定的数值时，升压电路单元的部分功能受到限制。因此，可获得较小电压变化的升压。同样，由于本发明被设计为不形成把上升电压保持在最小电压改变的状态的电流通道，用于产生升压的电荷不会丢失。因此，在恢复升压时升压会移回到其初始的电压状态。为此，可缩短用于重新设定操作和预充电的时间。因此，可获得高速工作和高可靠性的半导体存储器件。

Claims

1．一种升压电路，其特征在于包含：

多个升压电路单元，多个升压电路单元的输出连在一起，并各自具有升压功能，对应于驱动信号产生高于电源电压的升压；

电压检测电路，用于检测升压是否高于预定的电压，当其检测到所述升压高于预定的电压时，产生电压控制信号；

升压控制电路，其响应所述电压控制信号限制所述多个升压电路单元的预定的几个的升压功能。

2．根据权利要求1所述的升压电路，其特征在于除所述预定的几个以外的所述剩余的几个升压电路继续进行所述升压操作。

3．根据权利要求1所述的升压电路，其特征在于所述多个升压电路单元为第一和第二升压电路单元，所述第二升压电路单元为所述预定的升压电路单元。

4．根据权利要求3所述的升压电路，其特征在于所述第一和第二升压电路单元包括具有所述升压功能的第一和第二升压电路，所述第一升压电路的电容大于所述第二升压电路的电容。

5．根据权利要求1所述的升压电路，其特征在于所述多个升压电路单元可以是第一到第三升压电路单元，而所述预定的升压电路单元可是所述第三升压电路。

6．根据权利要求5所述的升压电路，其特征在于所述第一到第三升压电路单元可是具有相同电容的电容器。

7．根据权利要求1到6的任何一项权利要求所述的升压电路，其特征在于所述升压控制电路可停止所述预定升压电路单元的所述升压功能，以限制所述升压功能。

8．根据权利要求1到6的任何一项权利要求所述的升压电路，其特征在于所述升压电路包含在具有用于存储单元阵列的字线的半导体存储器件中，及

响应地址的切换产生所述驱动信号，及

可将所述被升高的电压提供给对应于所述地址的所述其中的一个字线。

9．一种升压的方法，其特征在于包含：

检测所述升压是否高于预定的电压，当检测出所述升压高于预定的电压时产生电压控制信号；及

响应所述电压控制信号限制所述多个升压电路单元中的预定几个升压电路单元的所述升压功能。

10．根据权利要求9所述的方法，其特征在于所述限制步骤包括在除所述预定的升压电路单元以外的剩余的几个所述多个升压电路中连续进行所述升压操作。

11．根据权利要求9所述的方法，其特征在于所述多个升压电路单元为第一和第二升压电路单元，且所述第二升压电路单元为所述预定的升压电路单元，及

其中所述第一和第二升压电路单元包括第一和第二具有所述升压功能的第一和第二电容器，而所述第一升压电路单元的电容大于所述第二升压电路单元的电容。

12．根据权利要求9所述的方法，其特征在于所述多个升压电路单元为第一到第三升压电路单元，而所述预定的升压电路单元为所述第三升压电路单元，及

其中所述第一到第三升压电路单元具有电容相同的电容器。

13．根据权利要求9到12任何一项权利要求所述的方法，其特征在于所述限制步骤包括停止所述预定的升压电路单元的所述升压功能的步骤。

14．根据权利要求9到12的任何一项权利要求所述的方法，其特征在于所述升压电路被包含在具有用于存储单元阵列的字线的半导体存储器件中，及

所述方法还包含：

对应于地址的切换产生所述驱动信号；及

将所述升压提供给对应于所述地址的其中的一个所述字线。