JP6337635B2 - 昇圧回路及びメモリデバイス - Google Patents
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また、昇圧回路は、メモリセルのワード線の電圧を昇圧する昇圧回路であって、前記ワード線及び第1のノード間に接続される第1の強誘電体容量と、前記ワード線及び第2のノード間に接続される第2の強誘電体容量とを有し、前記ワード線と前記第2のノードを同じタイミングでローレベルからハイレベルとした後、第1のハイレベル期間では前記ワード線をフローティング状態にし、前記第1のノードには、前記第1のハイレベル期間を有するパルスが供給される。
また、メモリデバイスは、ワード線により選択され、データを記憶するメモリセルと、前記メモリセルの前記ワード線の電圧を昇圧する昇圧回路とを有し、前記昇圧回路は、前記ワード線及び第1のノード間に接続される第1の強誘電体容量と、前記ワード線及び第2のノード間に接続される第2の強誘電体容量とを有し、前記第2のノードには、ハイレベルの定電位が供給され、前記ワード線をローレベルからハイレベルにし、その後の第1のハイレベル期間では前記ワード線をフローティング状態にし、前記第1のノードには、前記第1のハイレベル期間を有するパルスが供給される。
また、メモリデバイスは、ワード線により選択され、データを記憶するメモリセルと、前記メモリセルの前記ワード線の電圧を昇圧する昇圧回路とを有し、前記昇圧回路は、前記ワード線及び第1のノード間に接続される第1の強誘電体容量と、前記ワード線及び第2のノード間に接続される第2の強誘電体容量とを有し、前記ワード線と前記第2のノードを同じタイミングでローレベルからハイレベルとした後、第1のハイレベル期間では前記ワード線をフローティング状態にし、前記第1のノードには、前記第1のハイレベル期間を有するパルスが供給される。
図1は、第1の実施形態によるメモリデバイスの構成例を示す図である。メモリデバイスは、クロックバッファ101、アドレスバッファ102、WEバッファ103、タイミング生成回路104、ロウデコーダ105、ドライバ106、入出力(I/O)バッファ107、コラムデコーダ108、センスアンプ109及びメモリセルアレイ110を有する。
図11は、第2の実施形態による昇圧回路500の構成例を示す図である。図11の昇圧回路500は、図8の昇圧回路500に対して、第2の強誘電体容量Cf2の接続が異なる。以下、本実施形態(図11)が第1の実施形態(図8)と異なる点を説明する。第2の強誘電体容量Cf2は、第2のノードn2及びワード線WL間に接続される。第2のノードn2は、インバータI4の出力端子に接続される。
102 アドレスバッファ
103 WEバッファ
104 タイミング生成回路
105 ロウデコーダ
106 ドライバ
107 入出力(I/O)バッファ
108 コラムデコーダ
109 センスアンプ
110 メモリセルアレイ
200 メモリセル
201 nチャネル電界効果トランジスタ
202 第3の強誘電体容量
500 昇圧回路
WL ワード線
Cf1 第1の強誘電体容量
Cf2 第2の強誘電体容量
Cwl 寄生容量
Claims (5)
- メモリセルのワード線の電圧を昇圧する昇圧回路であって、
前記ワード線及び第1のノード間に接続される第1の強誘電体容量と、
前記ワード線及び第2のノード間に接続される第2の強誘電体容量とを有し、
前記第2のノードには、ハイレベルの定電位が供給され、
前記ワード線をローレベルからハイレベルにし、その後の第1のハイレベル期間では前記ワード線をフローティング状態にし、
前記第1のノードには、前記第1のハイレベル期間を有するパルスが供給されることを特徴とする昇圧回路。 - メモリセルのワード線の電圧を昇圧する昇圧回路であって、
前記ワード線及び第1のノード間に接続される第1の強誘電体容量と、
前記ワード線及び第2のノード間に接続される第2の強誘電体容量とを有し、
前記ワード線と前記第2のノードを同じタイミングでローレベルからハイレベルとした後、第1のハイレベル期間では前記ワード線をフローティング状態にし、
前記第1のノードには、前記第1のハイレベル期間を有するパルスが供給されることを特徴とする昇圧回路。 - ワード線により選択され、データを記憶するメモリセルと、
前記メモリセルの前記ワード線の電圧を昇圧する昇圧回路とを有し、
前記昇圧回路は、
前記ワード線及び第1のノード間に接続される第1の強誘電体容量と、
前記ワード線及び第2のノード間に接続される第2の強誘電体容量とを有し、
前記第2のノードには、ハイレベルの定電位が供給され、
前記ワード線をローレベルからハイレベルにし、その後の第1のハイレベル期間では前記ワード線をフローティング状態にし、
前記第1のノードには、前記第1のハイレベル期間を有するパルスが供給されることを特徴とするメモリデバイス。 - ワード線により選択され、データを記憶するメモリセルと、
前記メモリセルの前記ワード線の電圧を昇圧する昇圧回路とを有し、
前記昇圧回路は、
前記ワード線及び第1のノード間に接続される第1の強誘電体容量と、
前記ワード線及び第2のノード間に接続される第2の強誘電体容量とを有し、
前記ワード線と前記第2のノードを同じタイミングでローレベルからハイレベルとした後、第1のハイレベル期間では前記ワード線をフローティング状態にし、
前記第1のノードには、前記第1のハイレベル期間を有するパルスが供給されることを特徴とするメモリデバイス。 - 前記メモリセルは、データを記憶する第3の強誘電体容量を有することを特徴とする請求項3または4記載のメモリデバイス。
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