TWI443659B - 用於陣列裝置門檻電壓之動態隨機存取記憶體的正字元線之電壓補償裝置及其方法 - Google Patents

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Description

用於陣列裝置門檻電壓之動態隨機存取記憶體的正字元線之電壓補償裝置及其方法
本發明涉及動態隨機存取記憶體(DRAM)之正字元線的電壓補償裝置及其補償方法，尤指一種用於陣列裝置之DRAM之正字元線的電壓補償裝置及一使用電荷分享(charge sharing)之補償方法。
在目前DRAM設計中，升壓電壓(boosted voltage)被用於導通及關斷字元線。由於大量的字元線驅動器之閘極可能引發汲極漏電流(GIDL)，因此如何決定這些電壓值，需在效能與待機電流消耗之間取得平衡(例如，見第1(a)-1(b)圖，vpp及vnwl分別是正與負的字元線電壓)。在第1(a)圖中，預驅動器是藉由b字元線(bwordline)及字元線而用於驅動DRAM單元(如第1(c)圖所示)。請參看第1(d)圖，Vt(V)依據溫度與所涉入之程序而改變。例如，Vt(V)在高溫及/或快的程序下是相對的低，以及Vt(V)在低溫及/或慢的程序下是相對的高。正字元線電壓vpp必須設定的夠高，以使如第1(c)圖所示之記憶單元在最壞情況的條件下可以工作。這一電壓餘裕(voltage margin)導致在陣列裝置之門檻電壓Vt(V)是正常或低的條件下，約略多了200mv(見第1(d)圖)，因此也增加了待機電流的消耗。以運用在8bank上的64k字元線預驅動器的個案為例，GIDL變得不可忽視，而必須補償。
在之前的方法中，只有固定的正與負的字元線電壓被 使用。正與負的字元線電壓在補償陣列裝置之Vt(V)時，並未被改變。第2(a)圖是一傳統的DRAM正字元線電壓補償裝置的電路示意圖。在第2(a)圖中，該限制器是一比較器，接收一vpp回饋訊號與一PVT(Vt(V))不敏感的參考電壓，以及產生一第一致能訊號en，OSC是一震盪器，接收該第一致能訊號以及當該第一致能訊號活化時，選擇性地產生一震盪訊號(亦即，當vpp回饋訊號是小於該PVT不敏感的參考電壓時)，以及一充電泵接收一第二致能訊號與該震盪訊號，以及調升該vpp至一固定水準，如第2(b)圖所示。
職是之故，發明人鑒於習知技術之缺失，乃思及改良發明之意念，終能發明出本案之「用於陣列裝置門檻電壓之動態隨機存取記憶體的正字元線之電壓補償裝置及其方法」。
本案之主要目的在於提供一種用於陣列裝置之門檻電壓的DRAM的正字元線之電壓補償裝置及其電壓補償方法，其容許自動調整正字元線電壓，以補償因溫度與程序的變動所造成該陣列裝置之門檻電壓的變動，以便減低GIDL漏電流以及DRAM的待機漏電流。
本案之又一主要目的在於提供一種動態隨機存取記憶體之正字元線的電壓補償裝置，包含一比較器，包括一第一輸入端，用於接收一正字元線電壓回饋訊號，一第二輸入端，用於接收一陣列裝置之門檻電壓的補償參考電壓，以及一輸出端，用於產生一第一致能訊號，一震盪器，用 於接收該第一致能訊號以及當該第一致能訊號活化時，選擇性地產生一震盪訊號，以及一充電泵，包括一第一輸入端，用於接收一第二致能訊號，一第二輸入端，用於接收該震盪訊號，以及一輸出端，用於產生一正字元線電壓，該電壓是一位元線高壓、一陣列裝置之門檻電壓以及一電壓餘裕三者之值的和，用以補償因溫度與程序的變動，造成該陣列裝置之門檻電壓的一變動。
根據上述之構想，該裝置是設置於一具有複數個字元線之預驅動器、一動態隨機存取記憶體單元電路與一電壓驅動器之動態隨機存取記憶體系統之中，其中各該預驅動器接收該正字元線電壓，該動態隨機存取記憶體單元電路是用於產生該正字元線電壓回饋訊號，該電壓驅動器是用於產生該陣列裝置之門檻電壓的補償參考電壓，且該電壓餘裕之值為零或者一小於200mv的值。
根據上述之構想，該電壓驅動器包括具有同樣的電阻值的兩個電阻、一輸入端接收該位元線高壓，以及一輸出端產生該陣列裝置之門檻電壓的補償參考電壓，該陣列裝置之門檻電壓的補償參考電壓不大於該位元線高壓的一半，且當該正字元線回饋訊號小於該陣列裝置之門檻電壓的補償參考電壓時，該充電泵選擇性地調升該正字元線電壓。
根據上述之構想，該動態隨機存取記憶體單元電路包括一第一動態隨機存取記憶體單元次電路，一第二動態隨機存取記憶體單元次電路，及一具有一第一端與一第二端 之存儲電容，該第一動態隨機存取記憶體單元次電路具有一第一動態隨機存取記憶體單元、一具有一第一端與一第二端之第一恢復開關(refresh switch)，以及一具有一第一端與一第二端之第一更新開關(update switch)，該第二動態隨機存取記憶體單元次電路具有一第二動態隨機存取記憶體單元、一具有一第一端與一第二端之第二恢復開關，以及一具有一第一端與一第二端之第二更新開關，該第一恢復開關之該第一端接地，該第一恢復開關之該第二端耦合於該第一動態隨機存取記憶體單元與該第一更新開關之該第一端，該第一更新開關之該第二端耦合於該存儲電容之該第一端與該第二更新開關之該第二端，該存儲電容之該第二端接地，該第二恢復開關之該第一端接收該位元線高壓，且該第二恢復開關之該第二端耦合於該第二動態隨機存取記憶體單元與該第二更新開關之該第一端。
根據上述之構想，該第一與該第二動態隨機存取記憶體單元分別各具有一第一及一第二字元線，當該第一與該第二字元線在一恢復順序中均被驅動到該正字元線電壓時，該第一與該第二恢復開關被導通，而該第一與該第二更新開關被關斷，以使一地電位被寫入該第一動態隨機存取記憶體單元，且該位元線高壓被寫入該第二動態隨機存取記憶體單元；當該第一與該第二字元線在一第二順序中均被關斷時，該第一與該第二恢復開關和該第一與該第二更新開關均被關斷；當該第一與該第二字元線在一存取順序中均被再次驅動到該正字元線電壓時，該第一與該第二恢復開關被關斷，而該第一與該第二更新開關被導通，以使一地電位被選擇性地從該第一動態隨機存取記憶體單元讀出，且該位元線高壓被選擇性地從該第二動態隨機存取記憶體單元讀出；該恢復順序、該第二順序與該存取順序重複地發生，引致在該存儲電容上的一電荷分享，且該存儲電容之該第一端與該第二端間的一電壓之值不大於該位元線高壓之值的一半。
根據上述之構想，該被寫入的地電位與該被寫入的位元線高壓分別處於一邏輯0狀態與一邏輯1狀態，且該被讀出之地電位與該被讀出之位元線高壓分別處於該邏輯0狀態與該邏輯1狀態。
本案之另一主要目的在於提供一種電壓補償裝置，包含一第一輸出端，用於產生一正字元線電壓，該電壓是一位元線高壓、一陣列裝置之門檻電壓以及一電壓餘裕三者之值的和。
根據上述之構想，該裝置更包括一比較器，包括一第一輸入端，用於接收一正字元線回饋訊號，一第二輸入端，用於接收一陣列裝置之門檻電壓的補償參考電壓，以及一第二輸出端，用於產生一第一致能訊號，一震盪器，用於接收該第一致能訊號以及當該第一致能訊號活化時，選擇性地產生一震盪訊號，以及一充電泵，包括一第一輸入端，用於接收一第二致能訊號，一第二輸入端，用於接收該震盪訊號，以及該第一輸出端，其中該電壓補償裝置是一動態隨機存取記憶體之正字元線的電壓補償裝置。
本案之下一主要目的在於提供一種電壓補償裝置，包含一第一輸出端，用於當一正字元線電壓小於一位元線高壓、一陣列裝置之門檻電壓以及一電壓餘裕三者之值的和時，選擇性地調升該正字元線電壓。
根據上述之構想，該裝置更包括一比較器，包括一第一輸入端，用於接收一正字元線回饋訊號，一第二輸入端，用於接收一陣列裝置之門檻電壓的補償參考電壓，以及一第二輸出端，用於產生一第一致能訊號，一震盪器，用於接收該第一致能訊號以及當該第一致能訊號活化時，選擇性地產生一震盪訊號，以及一充電泵，包括一第一輸入端，用於接收一第二致能訊號，一第二輸入端，用於接收該震盪訊號，以及該第一輸出端，其中該電壓補償裝置是一動態隨機存取記憶體之正字元線的電壓補償裝置。
本案之又一主要目的在於提供一種電壓補償方法，包含一步驟：當一正字元線電壓小於一位元線高壓、一陣列裝置之門檻電壓以及一電壓餘裕三者之值的和時，選擇性地調升該正字元線電壓。
根據上述之構想，該電壓補償方法是用於設置於一具有一第一與一第二字元線的動態隨機存取記憶體系統中之一動態隨機存取記憶體之正字元線的電壓補償裝置，其中該選擇性地調升步驟更包括下列之步驟：當該第一與該第二字元線均被驅動到該正字元線電壓時，選擇性地寫入該地電位至該第一動態隨機存取記憶體單元，且選擇性地寫入該位元線高壓至該第二動態隨機存取記憶體單元；當該第一與該第二字元線均被關斷時，選擇性地關斷該第一與該第二恢復開關和該第一與該第二更新開關；當該第一與該第二字元線均被再次驅動到該正字元線電壓時，選擇性地從該第一動態隨機存取記憶體單元讀出該地電位，且選擇性地從該第二動態隨機存取記憶體單元讀出該位元線高壓；以及當該正字元線電壓回饋訊號小於該陣列裝置之門檻電壓的補償參考電壓時，選擇性地調升該正字元線電壓。
根據上述之構想，該陣列裝置之門檻電壓的補償參考電壓之值不大於該位元線高壓之值的一半。
根據上述之構想，該被寫入的地電位與該被寫入的位元線高壓分別處於一邏輯0狀態與一邏輯1狀態，且該被讀出之地電位與該被讀出之位元線高壓分別處於該邏輯0狀態與該邏輯1狀態。
根據上述之構想，該電壓餘裕之值為零或者一小於200mv的值。
本案之下一主要目的在於提供一種電壓補償方法，包含一步驟：當一正字元線電壓小於一位元線高壓、一陣列裝置之門檻電壓以及一電壓餘裕三者之值的和時，產生一正字元線電壓。
根據上述之構想，該方法是用於設置於一具有一第一與一第二字元線的動態隨機存取記憶體系統中之一動態隨機存取記憶體之正字元線的電壓補償裝置。
為了讓本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
第3圖(a)顯示一依據本發明構想之較佳實施例的DRAM之正字元線的電壓補償裝置之主電路的電路示意圖。第3圖(a)與第2圖(a)之差別在於該限制器之第二輸入端接收一Vt補償參考電壓，而非如第2圖(a)所示之PVT不敏感的參考電壓，且vpp=位元線高壓vblh+陣列裝置之門檻電壓Vt＋一電壓餘裕值，該值可為0或一小於200mv的值，而非如第2圖(a)所示之固定值的vpp。第3圖(b)顯示一依據第3(a)圖之vpp與陣列裝置之門檻電壓對應於溫度和習知技藝中固定值之vpp對應於溫度之波形圖。
其構想是一Vt補償參考電壓被用於調整該正字元線電壓。這將容許該正字元線電壓被減低，因為陣列裝置之門檻電壓的變動已被計入。習知技藝僅只是使正字元線電壓夠高，以處理最壞情況，而在微量之Vt運作時，需承擔一GIDL的打擊。
第4圖顯示一依據本發明構想之較佳實施例的DRAM之正字元線的電壓補償裝置之電路示意圖。所提議之正字元線電壓補償裝置是設置於一具有複數個字元線預驅動器(在第4圖中未顯示)之DRAM系統中，各該預驅動器接收該正字元線電壓(例如，見第1(a)圖)，一DRAM單元電路產生該正字元線電壓回饋信號，以及一分壓器產生該陣列裝置之門檻電壓的補償參考電壓。
在第4圖中，該DRAM單元電路具有一第一DRAM單元次電路，包括一第一DRAM單元(DRAM單元1)，一具有一第一端與一第二端之第一恢復開關(恢復SW1)以及一具有一第一端與一第二端之第一更新開關(更新SW1)，一第二DRAM單元次電路，包括一第二DRAM單元(DRAM單元2)，一具有一第一端與一第二端之第二恢復開關(恢復SW2)以及一具有一第一端與一第二端之第二更新開關(更新SW2)，以及一具有一第一端與一第二端之存儲電容C1，該第一恢復開關(恢復SW1)之該第一端接地，該第一恢復開關(恢復SW1)之該第二端耦合於該第一動態隨機存取記憶體單元(DRAM單元1)與該第一更新開關(更新SW1)之該第一端，該第一更新開關(更新SW1)之該第二端耦合於該存儲電容C1之該第一端與該第二更新開關(更新SW2)之該第二端，該存儲電容C1之該第二端接地，該第二恢復開關(恢復SW2)之該第一端接收該位元線高壓(vblh)，且該第二恢復開關(恢復SW2)之該第二端耦合於該第二動態隨機存取記憶體單元(DRAM單元2)與該第二更新開關(更新SW2)之該第一端。除了DRAM單元電路以外，第4圖與第3圖之其他不同處為如第4圖所示之一具有兩個彼此互相串連之電阻R1與R2的分壓器，該兩電阻具有同樣的電阻值，該分壓器接收位元線高壓vblh以及提供該Vt補償參考電壓(≦1/2vblh)至該限制器之該第二輸入端。
請參看第4圖，該第一與該第二動態隨機存取記憶體單元(DRAM單元1與DRAM單元2)分別各具有一第一字元線WL及一第二字元線WL，當該第一與該第二字元線在一恢復順序中均被驅動到該正字元線電壓vpp時，該第一與該第二恢復開關(恢復SW1與恢復SW2)被導通，而該第一與該第二更新開關(更新SW1與更新SW2)被關斷，以使一地電位被寫入該第一動態隨機存取記憶體單元(DRAM單元1)，且該位元線高壓vblh被寫入該第二動態隨機存取記憶體單元(DRAM單元2)；當該第一字元線WL與該第二字元線WL在一第二順序中均被關斷時，該第一與該第二恢復開關(恢復SW1與恢復SW2)和該第一與該第二更新開關(更新SW1與更新SW2)均被關斷；當該第一字元線WL與該第二字元線WL在一存取順序中均被再次驅動到該正字元線電壓vpp時，該第一與該第二恢復開關(恢復SW1與恢復SW2)被關斷，而該第一與該第二更新開關(更新SW1與更新SW2)被導通，以使一地電位被選擇性地從該第一動態隨機存取記憶體單元(DRAM單元1)讀出，且該位元線高壓vblh被選擇性地從該第二動態隨機存取記憶體單元(DRAM單元2)讀出；該恢復順序、該第二順序與該存取順序重複地發生，引致在該存儲電容C1上的一電荷分享，且該存儲電容C1之該第一端與該第二端間的一電壓之值不大於該位元線高壓vblh之值的一半((1/2)vblh)。該被寫入的地電位與該被寫入的位元線高壓分別處於一邏輯0狀態與一邏輯1狀態，且該被讀入之地電位與該被讀入之位元線高壓分別處於該邏輯0狀態與該邏輯1狀態。
如果vpp的水準夠高，該電荷分享應當是位元線高壓(vblh)的1/2，因此該比較器(即該限制器)是用於比較vpp是否為位元線高壓(vblh)的1/2，如果vpp不是的話，該充電泵可用於調升vpp。該1/2值的比較，可以使該值略低於1/2，以避免一永遠充電的情況，其中可能有vpp的任何值之損耗，因此，是無法電荷分享到剛好為(1/2)vblh。
綜上所述，本發明揭露了一種用於陣列裝置之門檻電壓的DRAM的正字元線之電壓補償裝置及其電壓補償方法，其容許自動調整正字元線電壓，以補償因溫度與程序的變動所造成該陣列裝置之門檻電壓的變動，以便減低GIDL漏電流以及DRAM的待機漏電流，因而確實有其進步性與新穎性。
是以，縱使本案已由上述之實施例所詳細敘述而可由熟悉本技藝之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。
第1(a)圖：其係顯示一習知之DRAM系統中用於驅動DRAM單元的預驅動器之電路圖；
第1(b)圖：其係顯示一依據第1(a)圖之GIDL對應於vpp-vnwl之波形圖；
第1(c)圖：其係顯示一習知之DRAM系統中的DRAM單元之電路圖；
第1(d)圖：其係顯示一依據第1(c)圖之Vt(V)對應於溫度之波形圖；
第2(a)圖：其係顯示一習知之DRAM的正字元線之電壓補償裝置的電路示意圖；
第2(b)圖：其係顯示一依據第2(a)圖之vpp對應於溫度之波形圖；
第3圖(a)：其係顯示一依據本發明構想之較佳實施例的DRAM之正字元線的電壓補償裝置之主電路的電路示意圖；
第3圖(b)：其係顯示一依據第3(a)圖之vpp與陣列裝置之門檻電壓對應於溫度和習知技藝中固定值之vpp對應於溫度之波形圖；以及
第4圖：其係顯示一依據本發明構想之較佳實施例的DRAM之正字元線的電壓補償裝置之電路示意圖。

Claims (17)

  1. 一種動態隨機存取記憶體之正字元線的電壓補償裝置，包含：一比較器，包括：一第一輸入端，用於接收一正字元線電壓回饋訊號；一第二輸入端，用於接收一陣列裝置之門檻電壓的補償參考電壓；以及一輸出端，用於產生一第一致能訊號；一震盪器，用於接收該第一致能訊號以及當該第一致能訊號活化時，選擇性地產生一震盪訊號；以及一充電泵，包括：一第一輸入端，用於接收一第二致能訊號；一第二輸入端，用於接收該震盪訊號；以及一輸出端，用於產生一正字元線電壓，該電壓是一位元線高壓、一陣列裝置之門檻電壓以及一電壓餘裕三者之值的和，用以補償因溫度與程序的變動，造成該陣列裝置之門檻電壓的一變動。
  2. 如申請專利範圍第1項所述之裝置是設置於一具有複數個字元線之預驅動器、一動態隨機存取記憶體單元電路與一電壓驅動器之動態隨機存取記憶體系統之中，其中各該預驅動器接收該正字元線電壓，該動態隨機存取記憶體單元電路是用於產生該正字元線電壓回饋訊號，該電壓驅動器是用於產生該陣列裝置之門檻電壓的補償參考電壓，且該電壓餘裕之值為零或者一小於200mv的值。
  3. 如申請專利範圍第2項所述之裝置，其中該電壓驅動器包括具有同樣的電阻值的兩個電阻、一輸入端接收該位元線高壓，以及一輸出端產生該陣列裝置之門檻電壓的補償參考電壓，該陣列裝置之門檻電壓的補償參考電壓不大於該位元線高壓的一半，且當該正字元線回饋訊號小於該陣列裝置之門檻電壓的補償參考電壓時，該充電泵選擇性地調升該正字元線電壓。
  4. 如申請專利範圍第2項所述之裝置，其中該動態隨機存取記憶體單元電路包括一第一動態隨機存取記憶體單元次電路，一第二動態隨機存取記憶體單元次電路，及一具有一第一端與一第二端之存儲電容，該第一動態隨機存取記憶體單元次電路具有一第一動態隨機存取記憶體單元、一具有一第一端與一第二端之第一恢復開關，以及一具有一第一端與一第二端之第一更新開關，該第二動態隨機存取記憶體單元次電路具有一第二動態隨機存取記憶體單元、一具有一第一端與一第二端之第二恢復開關，以及一具有一第一端與一第二端之第二更新開關，該第一恢復開關之該第一端接地，該第一恢復開關之該第二端耦合於該第一動態隨機存取記憶體單元與該第一更新開關之該第一端，該第一更新開關之該第二端耦合於該存儲電容之該第一端與該第二更新開關之該第二端，該存儲電容之該第二端接地，該第二恢復開關之該第一端接收該位元線高壓，且該第二恢復開關之該第二端耦合於該第二動態隨機存取記憶體單元與該第二更新開關之該第一端。
  5. 如申請專利範圍第4項所述之裝置，其中該第一與該第二動態隨機存取記憶體單元分別各具有一第一及一第二字元線，當該第一與該第二字元線在一恢復順序中均被驅動到該正字元線電壓時，該第一與該第二恢復開關被導通，而該第一與該第二更新開關被關斷，以使一地電位被寫入該第一動態隨機存取記憶體單元，且該位元線高壓被寫入該第二動態隨機存取記憶體單元；當該第一與該第二字元線在一第二順序中均被關斷時，該第一與該第二恢復開關和該第一與該第二更新開關均被關斷；當該第一與該第二字元線在一存取順序中均被再次驅動到該正字元線電壓時，該第一與該第二恢復開關被關斷，而該第一與該第二更新開關被導通，以使一地電位被選擇性地從該第一動態隨機存取記憶體單元讀出，且該位元線高壓被選擇性地從該第二動態隨機存取記憶體單元讀出；該恢復順序、該第二順序與該存取順序重複地發生，引致在該存儲電容上的一電荷分享，且該存儲電容之該第一端與該第二端間的一電壓之值不大於該位元線高壓之值的一半。
  6. 如申請專利範圍第5項所述之裝置，其中該被寫入的地電位與該被寫入的位元線高壓分別處於一邏輯0狀態與一邏輯1狀態，且該被讀出之地電位與該被讀出之位元線高壓分別處於該邏輯0狀態與該邏輯1狀態。
  7. 一種電壓補償裝置，包含一第一輸出端，用於產生一正字元線電壓，該電壓是一位元線高壓、一陣列裝置之門檻電壓以及一電壓餘裕三者之值的和。
  8. 如申請專利範圍第7項所述之裝置更包括：一比較器，包括：一第一輸入端，用於接收一正字元線回饋訊號；一第二輸入端，用於接收一陣列裝置之門檻電壓的補償參考電壓；以及一第二輸出端，用於產生一第一致能訊號；一震盪器，用於接收該第一致能訊號以及當該第一致能訊號活化時，選擇性地產生一震盪訊號；以及一充電泵，包括：一第一輸入端，用於接收一第二致能訊號；一第二輸入端，用於接收該震盪訊號；以及該第一輸出端，其中該電壓補償裝置是一動態隨機存取記憶體之正字元線的電壓補償裝置。
  9. 一種電壓補償裝置，包含一第一輸出端，用於當一正字元線電壓小於一位元線高壓、一陣列裝置之門檻電壓以及一電壓餘裕三者之值的和時，選擇性地調升該正字元線電壓。
  10. 如申請專利範圍第9項所述之裝置更包括：一比較器，包括：一第一輸入端，用於接收一正字元線回饋訊號；一第二輸入端，用於接收一陣列裝置之門檻電壓的補償參考電壓；以及一第二輸出端，用於產生一第一致能訊號；一震盪器，用於接收該第一致能訊號以及當該第一致能訊號活化時，選擇性地產生一震盪訊號；以及一充電泵，包括：一第一輸入端，用於接收一第二致能訊號；一第二輸入端，用於接收該震盪訊號；以及該第一輸出端，其中該電壓補償裝置是一動態隨機存取記憶體之正字元線的電壓補償裝置。
  11. 一種電壓補償方法，包含一步驟：當一正字元線電壓小於一位元線高壓、一陣列裝置之門檻電壓以及一電壓餘裕三者之值的和時，選擇性地調升該正字元線電壓。
  12. 如申請專利範圍第11項所述之電壓補償方法，是用於如申請範圍第5項所述之設置於一具有一第一與一第二字元線的動態隨機存取記憶體系統中之一動態隨機存取記憶體之正字元線的電壓補償裝置，其中該選擇性地調升步驟更包括下列之步驟：當該第一與該第二字元線均被驅動到該正字元線電壓時，選擇性地寫入該地電位至該第一動態隨機存取記憶體單元，且選擇性地寫入該位元線高壓至該第二動態隨機存取記憶體單元；當該第一與該第二字元線均被關斷時，選擇性地關斷該第一與該第二恢復開關和該第一與該第二更新開關；當該第一與該第二字元線均被再次驅動到該正字元線電壓時，選擇性地從該第一動態隨機存取記憶體單元讀出該地電位，且選擇性地從該第二動態隨機存取記憶體單元讀出該位元線高壓；以及當該正字元線電壓回饋訊號小於該陣列裝置之門檻電壓的補償參考電壓時，選擇性地調升該正字元線電壓。
  13. 如申請專利範圍第12項所述之電壓補償方法，其中該陣列裝置之門檻電壓的補償參考電壓之值不大於該位元線高壓之值的一半。
  14. 如申請專利範圍第12項所述之電壓補償方法，其中該被寫入的地電位與該被寫入的位元線高壓分別處於一邏輯0狀態與一邏輯1狀態，且該被讀出之地電位與該被讀出之位元線高壓分別處於該邏輯0狀態與該邏輯1狀態。
  15. 如申請專利範圍第12項所述之電壓補償方法，其中該電壓餘裕之值為零或者一小於200mv的值。
  16. 一種電壓補償方法，包含一步驟：當一正字元線電壓小於一位元線高壓、一陣列裝置之門檻電壓以及一電壓餘裕三者之值的和時，產生一正字元線電壓。
  17. 如申請專利範圍第16項所述之電壓補償方法，是用於設置於一具有一第一與一第二字元線的動態隨機存取記憶體系統中之一動態隨機存取記憶體之正字元線的電壓補償裝置。
TW098140013A 2009-10-05 2009-11-24 用於陣列裝置門檻電壓之動態隨機存取記憶體的正字元線之電壓補償裝置及其方法 TWI443659B (zh)

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