JP4264758B2

JP4264758B2 - 強誘電体記憶装置および電子機器

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Description

本発明は、強誘電体記憶装置、特に、強誘電体記憶装置の読み出し回路に関する。

強誘電体記憶装置（ＦｅＲＡＭ： Ferroelectric Random Access Memory）の読み出しには、ラッチ型のセンスアンプ回路を用いる方法が一般的である（例えば、下記特許文献１参照）。

しかしながら、この場合、プレート線に印加された電圧が、強誘電体キャパシタ容量（Ｃｓ）とビット線容量（Ｃｂｌ）に分圧される。従って、ビット線容量（Ｃｂｌ）により強誘電体キャパシタに十分な電位が印加されない。また、ビット線電圧の差分をセンスアンプにより増幅し読み出しを行なうため、ビット線容量（Ｃｂｌ）が増加するほど、ビット線電圧は小さくなり、センスマージンが小さくなってしまう。

そこで、ビット線を仮想的に接地電位に固定できる読み出し回路が検討されている（例えば、下記特許文献２参照）。
特開２０００−１８７９９０号公報特開２００２−１３３８５７号公報

しかしながら、上記特許文献２等に記載の回路を用いても、追って詳細に説明するように、（１）メモリセルの強誘電体キャパシタ容量が当初の設定と大きくズレた場合、（２）メモリセルの強誘電体キャパシタ容量とタンク容量との比が著しく変化した場合に読み出しマージンが低下少してしまう。

よって、本発明は、強誘電体記憶装置の読み出しマージンを向上させることを目的とする。また、強誘電体記憶装置の読み出し特性を向上させることを目的とする。

（１）本発明に係る強誘電体記憶装置は、第１ビット線と第１ノードとの間に接続された第１電荷転送ＭＩＳＦＥＴと、第２ビット線と第２ノードとの間に接続された第２電荷転送ＭＩＳＦＥＴと、前記第１ノードに接続された第１容量と、前記第２ノードに接続された第２容量と、前記第１電荷転送用ＭＩＳＦＥＴと前記第１ノードとの間に接続され、そのゲート電極が前記第２ノードに接続された第１ｐチャネル型ＭＩＳＦＥＴと、前記第２電荷転送用ＭＩＳＦＥＴと前記第２ノードとの間に接続され、そのゲート電極が前記第１ノードに接続された第２ｐチャネル型ＭＩＳＦＥＴと、を有する。

かかる構成によれば、メモリセルの強誘電体キャパシタ容量が大きくなった場合でも、第１、第２ｐチャネル型ＭＩＳＦＥＴにより第１、第２ノードの一方の電位の上昇を抑えられるので、これらの電位差を大きく確保することができる。

好ましくは、前記第１および第２電荷転送用ＭＩＳＦＥＴは、それぞれｐチャネル型ＭＩＳＦＥＴである。

好ましくは、第１ビット線と前記第１電荷転送ＭＩＳＦＥＴのゲート電極との間に接続された第１インバータであって、その入力部と前記第１ビット線が第３容量を介して接続され、その出力部と前記第１電荷転送ＭＩＳＦＥＴのゲート電極が第４容量を介して接続された第１インバータと、第２ビット線と前記第２電荷転送ＭＩＳＦＥＴのゲート電極との間に接続された第２インバータであって、その入力部と前記第２ビット線が第５容量を介して接続され、その出力部と前記第２電荷転送ＭＩＳＦＥＴのゲート電極が第６容量を介して接続された第２インバータと、を有する。かかる構成によれば、第１、第２ビット線の電位を第１、第２電荷転送ＭＩＳＦＥＴのゲート電極にフィードバックすることができ、ビット線をより強固に接地電位に固定することができる。

例えば、前記第１電荷転送用ＭＩＳＦＥＴと前記第１ｐチャネル型ＭＩＳＦＥＴとの第１接続ノードと、接地電位との間に接続された第３ｐチャネル型ＭＩＳＦＥＴと、前記第２電荷転送用ＭＩＳＦＥＴと前記第２ｐチャネル型ＭＩＳＦＥＴとの第２接続ノードと、接地電位とのの間に接続された第４ｐチャネル型ＭＩＳＦＥＴと、を有する。

かかる構成によれば、メモリセルの強誘電体キャパシタ容量が小さくなった場合でも、第３、第４ｐチャネル型ＭＩＳＦＥＴにより第１、第２ノードの一方の電位を引き上げることができるので、これらの電位差を大きく確保することができる。この第３および第４ｐチャネル型ＭＩＳＦＥＴは、当該装置の読み出し動作開始後、一定の期間後に、オン状態となるよう制御される。

例えば、前記第１インバータの出力部と接地電位との間に接続された第１ｎチャネル型ＭＩＳＦＥＴと、前記第２インバータの出力部と接地電位との間に接続された第２ｎチャネル型ＭＩＳＦＥＴと、を有する。

かかる構成によれば、メモリセルの強誘電体キャパシタ容量が小さくなった場合でも、第１、第２ｎチャネル型ＭＩＳＦＥＴにより第１、第２ノードの一方の電位を引き上げることができるので、これらの電位差を大きく確保することができる。この第１および第２ｎチャネル型ＭＩＳＦＥＴは、当該装置の読み出し動作開始後、一定の期間後に、オン状態となるよう制御される。

例えば、前記第１インバータの入力部と電源電位との間に接続された第５ｐチャネル型ＭＩＳＦＥＴと、前記第２インバータの出力部と電源電位との間に接続された第６ｐチャネル型ＭＩＳＦＥＴと、を有する。

かかる構成によれば、メモリセルの強誘電体キャパシタ容量が小さくなった場合でも、第５、第６ｐチャネル型ＭＩＳＦＥＴにより第１、第２ノードの一方の電位を引き上げることができるので、これらの電位差を大きく確保することができる。この第５および第６ｐチャネル型ＭＩＳＦＥＴは、当該装置の読み出し動作開始後、一定の期間後に、オン状態となるよう制御される。

例えば、前記第１、第２容量は強誘電体容量である。かかる構成によれば、小面積で大容量を確保することができる。

例えば、前記第１、第２容量はゲート容量である。かかる構成によれば、制御性良く容量を形成することができる。

例えば、前記第１ビット線および第２ビット線には、それぞれ強誘電体メモリが接続されている。かかる構成によれば、いわゆる２Ｔ２Ｃの強誘電体メモリセルに本発明を適用することができる。

例えば、前記第１ビット線には、強誘電体メモリが接続され、前記第２ビット線には、参照電位が印加される。かかる構成によれば、いわゆる１Ｔ１Ｃの強誘電体メモリセルに本発明を適用することができる。

（２）本発明に係る電子機器は、上記強誘電体記憶装置を有する。かかる構成によれば、電子機器の特性を向上させることができる。ここで、電子機器とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
（実施の形態１）
図１は、強誘電体記憶装置の構成を示すブロック図である。図示するように、強誘電体記憶装置１００は、メモリセルアレイ１１０と、周辺回路部（１２０、１３０、１４０等）を有する。メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルよりなり、各メモリセルは、ワード線ＷＬおよびビット線ＢＬ−Ｌ、ＢＬ−Ｒの交点に配置される。なお、ここでは、２Ｔ２Ｃセルを例に説明する。よって、ビット線ＢＬ−ＬおよびＢＬ−Ｒにそれぞれ接続された２つのトランジスタと２つの強誘電体キャパシタによって１つのデータが記憶される。また、周辺回路を構成するワード線制御部１２０及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御する。これらの制御によって、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに書き込む。このような読み出し、書き込みは、ビット線制御部１４０においてなされる。

図２は、本実施の形態のセンスアンプ回路（読み出し回路）の構成を示す回路図である。

図示するように、ビット線ＢＬ−ＬおよびＢＬ−Ｒは、それぞれ、ｐチャネル型ＭＩＳＦＥＴ（電荷転送ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）Ｔ２−ＬおよびＴ２−Ｒを介して第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒに接続されている。

一方、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒと、接地電位（基準電位、ＧＮＤ、Ｖｓｓ）との間には、それぞれタンク容量Ｃ５−ＬおよびＣ５−Ｒが接続されている。また、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒには、それぞれスイッチングトランジスタＶｓｗｍＬ、ＶｓｗｍＲを介して負電位発生回路１７−Ｌ、１７−Ｒが接続されている。なお、ここでは、タンク容量Ｃ５−ＬおよびＣ５−Ｒとして、強誘電体容量を用いたが、常誘電体容量を用いもよい。但し、強誘電体容量を用いれば、小面積で大容量を得られる。

上記構成によって、ビット線ＢＬ−Ｌ、ＢＬ−Ｒに、メモリセルから電位が転送されても、第１、第２タンク容量に蓄積された負電荷をｐチャネル型ＭＩＳＦＥＴＴ２−ＬおよびＴ２−Ｒを介して転送することで、ビット線を仮想的に接地電位に固定することができる。よって、プレート線に印加された読み出し電圧の大部分をメモリセルの強誘電体キャパシタに印加することができ、読み出しマージンを向上させることができる。また、読み出し速度を向上させることができる。さらに、ビット線容量の影響を低減できるため、メモリセルの大容量化によりビット線長が増加しても、上記良好な特性を維持できる。

以下、図２の回路をさらに詳細に説明する。

上記ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒのゲート電極（ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒ）には、それぞれスイッチングトランジスタＶｓｗＬ、ＶｓｗＲを介して閾値電位（Ｖｔｈ）発生回路１５−Ｌ、１５−Ｒが接続されている。

また、ビット線ＢＬ−Ｌ、ＢＬ−Ｒとｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒのゲート電極との間には、それぞれインバータアンプ回路１３−Ｌ、１３−Ｒが接続されている。インバータアンプ回路１３−Ｌ、１３−Ｒは、インバータＩＮＶＬ、ＩＮＶＲ、容量Ｃ１−Ｌ、Ｃ１−Ｒ、Ｃ２−Ｌ、Ｃ２−Ｒおよび抵抗ＲＬ、ＲＲで構成されている。

具体的には、ビット線ＢＬ−ＬとインバータＩＮＶＬの入力部は、容量Ｃ１−Ｌを介して接続され、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌのゲート電極とインバータＩＮＶＬの出力部は、容量Ｃ２−Ｌを介して接続されている。また、インバータＩＮＶＬの入力部と出力部とは、抵抗ＲＬを介して接続されている。

同様に、ビット線ＢＬ−ＲとインバータＩＮＶＲの入力部は、容量Ｃ１−Ｒを介して接続され、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｒのゲート電極とインバータＩＮＶＲの出力部は、容量Ｃ２−Ｒを介して接続されている。また、インバータＩＮＶＲの入力部と出力部とは、抵抗ＲＲを介して接続されている。

なお、上記インバータアンプ回路１３−Ｌ、１３−Ｒは、容量Ｃ１−Ｌ、Ｃ１−Ｒ、Ｃ２−Ｌ、Ｃ２−Ｒとして強誘電体容量を用いているが、常誘電体容量を用いてもよい。このインバータアンプ回路１３−Ｌ、１３−Ｒは、ビット線の電位をｐチャネル型ＭＩＳＦＥＴのゲート電極にフィードバックすることにより、ビット線をより強固に接地電位に固定する役割を果たす。

また、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒには、正電位変換回路（Ｌ／Ｓ）１９−Ｌ、１９−Ｒが接続され、これらの出力（信号）Ｖｓｆ−Ｌ、Ｖｓｆ−Ｒの電位差をラッチ回路２０で判定することにより、読み出しが行われる。

ここで、本実施の形態においては、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒと
第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒとの間にそれぞれｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒが接続されている。また、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌのゲート電極は、第２ノードＶｍｎ−Ｒと接続され、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｒのゲート電極は、第１ノードＶｍｎ−Ｌと接続されている。この交差接続させたｐチャネル型ＭＩＳＦＥＴＰ１−ＬおよびＰ１−Ｒを回路３０とする。この回路３０は、後述するように、電荷大対策回路と言える。

次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。図３および図４に、強誘電体記憶装置の読み出し時のタイミングチャート（電位のシミュレーション）を示す。

図３（Ａ）に示すように、閾値電位発生回路１５−Ｌ、１５−Ｒの制御信号ＶｔｈｇｅｎをＨレベル（高電位レベル）とし、閾値電位発生回路１５−Ｌ、１５−Ｒからｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒの閾値電位を出力する。この際、スイッチングトランジスタＶｓｗＬ、ＶｓｗＲの共通の制御信号Ｖｓｗは、Ｈレベルであり、スイッチングトランジスタＶｓｗＬ、ＶｓｗＲは、オン状態である（図３（Ｂ）参照）。よって、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒのゲートに、閾値電位が供給される。次いで、ワード線ＷＬの電位をＨレベルとする（図４のＷＬ参照）。

また、制御信号ＶｓｗをＬレベル（低電位レベル）とし、スイッチングトランジスタＶｓｗＬ、ＶｓｗＲをオフ状態とする。これにより、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒは、フローティング状態となる。

次いで、負電位発生回路１７−Ｌ、１７−Ｒの制御信号ＶｍｎｇｅｎをＨレベルとし、負電位発生回路１７−Ｌ、１７−Ｒから負電位を出力する。この際、スイッチングトランジスタＶｓｗｍＲ、ＶｓｗｍＬの共通の制御信号Ｖｓｗｍは、Ｈレベルであり、スイッチングトランジスタＶｓｗｍＲ、ＶｓｗｍＬは、オン（導通）状態である（図３（Ｄ）参照）。よって、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒは、負電位となる。言い換えれば、タンク容量Ｃ５−Ｌ、Ｃ５−Ｒに負電荷がチャージされる。

次いで、制御信号ＶｓｗｍをＬレベルとし、スイッチングトランジスタＶｓｗｍＲ、ＶｓｗｍＬをオフ状態とする。これにより、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒは、フローティング状態となる。

次いで、プレート線ＰＬをＨレベルとする（図４のＰＬ参照）。その結果、メモリセルの電荷が読み出される。言い換えれば、メモリセルの電荷がビット線ＢＬ−Ｌ、ＢＬ−Ｒに転送される。

上記電荷の転送により、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位が上昇する。この電位の上昇をインバータアンプ１３−Ｌ、１３−Ｒによって逆位相で増幅することにより、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位を下げる。この電位の変化量（下げ幅）は、上記ビット線の電位の変化量（上昇量）に依存する。つまり、メモリセルの”０”データと”１”データの電荷量の差に依存する。

ここで、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位が下がると、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオンする。よって、負電位にチャージされたタンク容量Ｃ５−Ｌ、Ｃ５−Ｒに、ビット線ＢＬ−Ｌ、ＢＬ−Ｒから電荷が転送される。即ち、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位が上昇する。メモリセルの電荷が全てタンク容量Ｃ５−Ｌ、Ｃ５−Ｒに転送されると、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位が下降しノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位が上昇し、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオフする。よって第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位上昇が止まる。この際、メモリセルの”０”データと”１”データの電荷量によってノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位変動が異なり、これに対応して、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位の上昇幅が異なる。つまり、”０”データと”１”データの電荷量の差により、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒに電位差が生じる。

ここで、本実施の形態においては、前述したように、センスアンプ回路中に交差接続させたｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒ（３０）を備えているので次の動作がなされる。

即ち、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒのうち、より高電位であった方が、先にｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒの閾値電位（Ｖｔｈ）に達し、他方側のｐチャネル型ＭＩＳＦＥＴをオフさせる。図４においては、第２ノードＶｍｎ−Ｒが先に閾値電位（ここでは、−０．７Ｖ）に達しているので、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌがオフする。その結果、第１ノードＶｍｎ−Ｌの電位の上昇が停止する（図４のＶｍｎ−Ｒ、Ｖｍｎ−Ｌ参照）。

このように、本実施の形態においては、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位に関わらず、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの一方の電位の上昇を抑えられるので、これらの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。

以下に、比較回路（図５）を参照しながら、本実施の形態の効果について、さらに詳細に説明する。

図５は、交差接続させたｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒを用いなかった場合のセンスアンプ回路の構成図である。なお、図２と同一箇所には同じ符号を付し、その詳細な説明を省略する。図５に示す回路においては、ｐチャネル型ＭＩＳＦＥＴＴ２−ＬおよびＴ２−Ｒを直接第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒにそれぞれ接続している。

かかる回路において、（１）メモリセルの強誘電体キャパシタ容量が当初の設定と大きくズレた場合、（２）メモリセルの強誘電体キャパシタ容量とタンク容量との比が著しく変化した場合に読み出しマージンが低下する。

例えば、メモリセルの強誘電体キャパシタ容量（”０”データの電荷量）が大きかった場合のシミュレーション結果を図６に示す。なお、この場合は、メモリセルの強誘電体キャパシタ容量がタンク容量と比較し、相対的に大きい場合とも言える。

この場合、図６に示すように、”０”データに対応する第１ノードＶｍｎ−Ｌが大きく上昇する。一方、”１”データに対応する第２ノードＶｍｎ−Ｒは、所定の電位（この場合０．７Ｖ）までしか上昇しないため、第１ノードＶｍｎ−Ｌと第２ノードＶｍｎ−Ｒの電位差が小さくなってしまう。よって、これに対応して、正電位変換回路１９−Ｌ、１９−Ｒの出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差も小さくなってしまう。正電位変換においては、通常変換ロスが生じるため、さらに電位差が小さくなる。

これに対し、本実施の形態においては、前述したように、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの一方の電位（図４ではＶｍｎ−Ｌ）の上昇を抑えられるので、これらの電位差を大きく確保することができる。言い換えれば、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位差をＶｔｈ以上とすることができる。よって、正電位変換回路１９−Ｌ、１９−Ｒの出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差を大きくすることができる。即ち、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位は負電位であるため正電位に変換し、その差をラッチする必要がある。従って、正電位変換回路１９−Ｌ、１９−Ｒの出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差が大きくなる所定の時間後にラッチ回路２０をオンし、読み出し信号をデジタル信号（Ｈ又はＬ）として出力する。

このように、正電位変換回路１９−Ｌ、１９−Ｒの出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差を大きくすることができる。また、少なくともＶｔｈ以上の電位差が確保されるため、正電位変換回路のセッティング（変換ロス）に関わらず、出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差を大きくすることができる。

以上詳細に説明したように、本実施の形態によれば、読み出しマージンを向上させることができる。また、読む出し特性を向上させることができる。なお、図４および図６においては、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位の変化も示した。
（実施の形態２）
実施の形態１においては、メモリセルの強誘電体キャパシタ容量（”０”データの電荷量）が大きかった場合の対策について説明したが、本実施の形態においては、強誘電体キャパシタ容量（”１”データの電荷量）が小さかった場合の対策について説明する。なお、この場合は、メモリセルの強誘電体キャパシタ容量がタンク容量と比較し、相対的に小さい場合とも言える。実施の形態１と同一箇所には同じ符号を付し、その詳細な説明を省略する。

図７は、本実施の形態のセンスアンプ回路（読み出し回路）の構成を示す回路図である。図２に示す回路に、電荷小対策回路として回路４０が組み込まれている。

即ち、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒと、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒとの接続ノードＶｃ−Ｌ、Ｖｃ−Ｒに、ｐチャネル型ＭＩＳＦＥＴＰ３−Ｌ、Ｐ３−Ｒが接続されている。

具体的には、ノードＶｃ−Ｌと接地電位との間にｐチャネル型ＭＩＳＦＥＴＰ３−Ｌ、が接続され、ノードＶｃ−Ｒと接地電位との間にｐチャネル型ＭＩＳＦＥＴＰ３−Ｒ、が接続されている。ｐチャネル型ＭＩＳＦＥＴＰ３−ＬおよびＰ３−Ｒのゲート電極は、容量Ｃ７を介して信号線Ｖｕｐｂに接続されている。また、ｐチャネル型ＭＩＳＦＥＴＰ３−ＬおよびＰ３−Ｒのバックゲートは接地電位に接続されている。このように接続することで、基板へのリーク電流を低減できる。なお、信号線と信号とを同じ符号で示すことがある。また、ここでは容量Ｃ７として強誘電体容量を用いたが、常誘電体容量を用いてもよい。

次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。図８および図９に、強誘電体記憶装置の読み出し時のタイミングチャートを示す。なお、実施の形態１と同じ動作についてはその詳細な説明を省略し、特に、回路４０に係る動作について詳細に説明する。また、図８の（Ａ）〜（Ｄ）は、図３の（Ａ）〜（Ｄ）と同じ波形である。

実施の形態１において図３等を参照しながら説明したように、制御信号ＶｔｈｇｅｎをＨレベルとし（図３（Ａ）、図８（Ａ）参照）、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒに、閾値電位を供給する。次いで、ワード線ＷＬの電位をＨレベルとする（図９のＷＬ参照）。また、制御信号ＶｓｗをＬレベルとし（図３（Ｂ）、図８（Ｂ）参照）、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒをフローティング状態とする。次いで、制御信号ＶｍｎｇｅｎをＨレベルとし（図３（Ｃ）、図８（Ｃ）参照）、タンク容量Ｃ５−Ｌ、Ｃ５−Ｒに負電荷をチャージする。次いで、制御信号ＶｓｗｍをＬレベルとし（図３（Ｄ）、図８（Ｄ）参照）、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒをフローティング状態とする。

次いで、プレート線ＰＬをＨレベルとする（図９のＰＬ参照）。その結果、実施の形態１で説明したように、メモリセルの電荷がビット線ＢＬ−Ｌ、ＢＬ−Ｒに転送される。さらに、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位が上昇する。

ここで、本実施の形態においては、前述したように、ｐチャネル型ＭＩＳＦＥＴＰ３−Ｌ、Ｐ３−Ｒ（４０）を備えているので次の動作がなされる。

即ち、図８（Ｅ）に示すように、一定期間（例えば、プレート線ＰＬの立ち上がりから期間ｔ１後）に、制御信号ＶｕｐをＨレベルとする。即ち、Ｖｕｐの反転信号であるＶｕｐｂがＬレベルとなる。よって、容量Ｃ７を介して信号が伝達され、ｐチャネル型ＭＩＳＦＥＴＰ３−ＬおよびＰ３−Ｒがオン状態となる。よって、負電位である第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒが接地電位と接続され、負電位である第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒが上昇する。

この後、実施の形態１で詳細に説明したように、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒのうち、より高電位であった方が、先にｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒの閾値電位に達し、他方側のｐチャネル型ＭＩＳＦＥＴをオフさせる。図９においては、第２ノードＶｍｎ−Ｒの電位が、先に閾値電位（ここでは、−０．７Ｖ）まで引き上げられ、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌがオフする。その結果、第１ノードＶｍｎ−Ｌの電位の上昇が停止する（図９のＶｍｎ−Ｒ、Ｖｍｎ−Ｌ参照）。

このように、本実施の形態においては、メモリセルの強誘電体キャパシタ容量が小さいため、メモリセルからの電荷の転送では、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位の上昇が少ない場合であっても、これらの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。

以下に、前述の比較回路（図５）を参照しながら、本実施の形態の効果について、さらに詳細に説明する。

図５に示す比較回路において、メモリセルの強誘電体キャパシタ容量（”１”データの電荷量）が小さかった場合のシミュレーション結果を図１０に示す。

この場合、図１０に示すように、メモリセルからの電位の転送（抽出）が早く終了し、”１”データに対応する第２ノードＶｍｎ−Ｒの電位上昇が停止してしまう。よって、第１ノードＶｍｎ−Ｌと第２ノードＶｍｎ−Ｒの電位差が小さくなり、これに対応して、正電位変換回路１９−Ｌ、１９−Ｒの出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差も小さくなってしまう。正電位変換においては、通常変換ロスが生じるため、さらに電位差が小さくなる。

これに対し、本実施の形態においては、前述したように、ｐチャネル型ＭＩＳＦＥＴＰ３−Ｌ、Ｐ３−Ｒ（４０）によって、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位を回路３０が動作する電位まで上昇させることができる。そして、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位差をＶｔｈ以上とすることができる。

よって、正電位変換回路１９−Ｌ、１９−Ｒの出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差を大きくすることができる。また、少なくともＶｔｈ以上の電位差が確保されるため、正電位変換回路１９−Ｌ、１９−Ｒのセッティング（変換ロス）に関わらず、出力Ｖｓｆ−ＬおよびＶｓｆ−Ｒの電位差を大きくすることができる。その結果、読み出しマージンを向上させることができる。読む出し特性を向上させることができる。なお、図９および図１０においては、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位の変化も示した（図１１についても同じ）。

もちろん、本実施の形態においては、回路３０を備えているため、実施の形態１で詳細に説明した、メモリセルの強誘電体キャパシタ容量（”０”データの電荷量）が大きかった場合においても対応することができる。

図１１に、図７の回路において、メモリセルの強誘電体キャパシタ容量（”０”データの電荷量）が大きかった場合のシミュレーション結果を示す。この場合、制御信号ＶｕｐがＨレベルとなるタイミングの前に、回路３０が動作し、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒの電位差を確保することができる。回路３０の動作は、実施の形態１で説明した通りである。よって、図１１の結果は、図４と同様の結果となっている。

このように、本実施の形態によれば、メモリセルの強誘電体キャパシタ容量が、大きくなった場合でも、小さくなった場合でも対応することができる。

また、タンク容量Ｃ５−Ｌ、Ｃ５−Ｒを例えばゲート容量で構成することができる。ゲート容量とは、基板と基板上の絶縁膜とその上部の導電性膜で構成される容量であり、この導電性膜は、ＭＩＳＦＥＴのゲート電極と同じ材料（工程）で形成することができる。

即ち、メモリセルを構成する強誘電体容量と異なる材料でタンク容量を形成した場合、これらの容量の圧電特性や温度特性が異なるため、使用状態において所定の容量比となるよう制御することは困難である。しかしながら、本実施の形態によれば、これらの容量比が変化しても、上記の通り、回路３０および４０で補償することができる。よって、タンク容量をゲート電極で構成することができる。タンク容量をゲート容量で構成すれば、強誘電体容量と比較し、プロセスばらつきを低減することができる。もちろん、ゲート電極以外の導電性膜（例えば、配線等）を用いてタンク容量を構成してもよい。
（実施の形態３）
本実施の形態においては、電荷小対策回路（４０）の他の構成例を説明する。なお、実施の形態１、２と同一箇所には同じ符号を付し、その詳細な説明を省略する。

図１２は、本実施の形態のセンスアンプ回路（読み出し回路）の構成を示す回路図である。図２に示す回路に、電荷小対策回路として回路４０Ａ−Ｌ、４０Ａ−Ｒが組み込まれている。

即ち、インバータＩＮＶＬの出力部と接地電位との間にｎチャネル型ＭＩＳＦＥＴＮ１−Ｌが接続され、インバータＩＮＶＲの出力部と接地電位との間にｎチャネル型ＭＩＳＦＥＴＮ１−Ｒが接続されている。これらのｎチャネル型ＭＩＳＦＥＴＮ１−Ｌ、Ｎ１−Ｒのゲート電極は、信号線Ｖｕｐと接続されている。

次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。各種信号等の動作は、実施の形態２（図８、図９）と同じである。よって、ここでは、制御信号ＶｕｐのＨレベルへの変化以降の回路４０Ａ−Ｌ、４０Ａ−Ｒの動作について説明する。

図８（Ｅ）に示すように、読み出し動作開始から一定の期間後（例えば、プレート線ＰＬの立ち上がりからｔ１後）に、制御信号ＶｕｐがＨレベルとなると、ｎチャネル型ＭＩＳＦＥＴＮ１−Ｌ、Ｎ１−Ｒがオン状態となる。よって、インバータＩＮＢＬ、ＩＮＢＲの出力部の電位が低下し、これに対応してノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位が低下する。従って、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオン状態となり、ビット線ＢＬ−Ｌ、ＢＬ−Ｒと負電位ノードである第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒが接続される。その結果、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位が上昇する。即ち、メモリセルからの電荷の転送（抽出）が終了し、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位の変化がなくなると、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオフする。しかし、ここでは、ｎチャネル型ＭＩＳＦＥＴＮ１−Ｌ、Ｎ１−Ｒによって、強制的にｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒをオンさせ、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位を上昇させる。

この後、実施の形態２で説明したように、第１ノードＶｍｎ−Ｌおよび第２ノードＶｍｎ−Ｒのうち、より高電位であった方が、先にｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒの閾値電位に達し、他方側のｐチャネル型ＭＩＳＦＥＴをオフさせる。図９においては、第２ノードＶｍｎ−Ｒの電位が、先に閾値電位（ここでは、−０．７Ｖ）まで引き上げられ、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌがオフする。その結果、第１ノードＶｍｎ−Ｌの電位の上昇が停止する（図９のＶｍｎ−Ｒ、Ｖｍｎ−Ｌ参照）。

このように、本実施の形態においても、実施の形態２と同様に、メモリセルの強誘電体キャパシタ容量が小さい場合であっても、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。もちろん、本実施の形態においても、回路３０を備えているため、実施の形態１で詳細に説明した、メモリセルの強誘電体キャパシタ容量が大きい場合においても対応することができる。
（実施の形態４）
本実施の形態においては、電荷小対策回路（４０）のさらに他の構成例を説明する。なお、実施の形態１、２、３と同一箇所には同じ符号を付し、その詳細な説明を省略する。

図１３は、本実施の形態のセンスアンプ回路（読み出し回路）の構成を示す回路図である。図２に示す回路に、電荷小対策回路として回路４０Ｂ−Ｌ、４０Ｂ−Ｒが組み込まれている。

即ち、インバータＩＮＶＬの入力部と電源電位（駆動電位、Ｖｃｃ、Ｖｄｄ）との間にｐチャネル型ＭＩＳＦＥＴＰ２−Ｌが接続され、インバータＩＮＶＲの入力部と電源電位との間にｐチャネル型ＭＩＳＦＥＴＰ２−Ｒが接続されている。これらのｐチャネル型ＭＩＳＦＥＴＰ２−Ｌ、Ｐ２−Ｒのゲート電極は、信号線Ｖｕｐｂと接続されている。

次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。各種信号等の動作は、実施の形態２（図８、図９）と同じである。よって、ここでは、制御信号ＶｕｐｂのＬレベルへの変化以降の回路４０Ｂ−Ｌ、４０Ｂ−Ｒの動作について説明する。

図８（Ｅ）に示すように、読み出し動作開始から一定の期間後（例えば、プレート線ＰＬの立ち上がりからｔ１後）に、制御信号ＶｕｐがＨレベルとなると、Ｖｕｐの反転信号であるＶｕｐｂはＬレベルとなり、ｐチャネル型ＭＩＳＦＥＴＰ２−Ｌ、Ｐ２−Ｒがオン状態となる。よって、インバータＩＮＢＬ、ＩＮＢＲの入力部の電位が上昇し、インバータＩＮＢＬ、ＩＮＢＲの出力部の電位が低下する。これに対応してノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位が低下する。従って、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオン状態となり、ビット線ＢＬ−Ｌ、ＢＬ−Ｒと負電位ノードである第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒが接続される。その結果、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位が上昇する。即ち、メモリセルからの電荷の転送（抽出）が終了し、ノードＶｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒの電位の変化がなくなると、ｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒがオフする。しかし、ここでは、ｐチャネル型ＭＩＳＦＥＴＰ２−Ｌ、Ｐ２−Ｒによって、強制的にｐチャネル型ＭＩＳＦＥＴＴ２−Ｌ、Ｔ２−Ｒをオンさせ、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位を上昇させる。

このように、本実施の形態においても、実施の形態２と同様に、メモリセルの強誘電体キャパシタ容量が小さい場合であっても、第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。もちろん、本実施の形態においても、回路３０を備えているため、実施の形態１で詳細に説明した、メモリセルの強誘電体キャパシタ容量が大きい場合においても対応することができる。

次いで、実施の形態２〜４で説明した電荷小対策回路（４０、４０Ａ−Ｌ／Ｒ、４０Ｂ−Ｌ／Ｒ）のさらなる効果について説明する。

実施の形態２の電荷小対策回路４０においては、制御信号Ｖｕｐｂにより、確実に第１、第２ノードＶｍｎ−Ｌ、Ｖｍｎ−Ｒをプルアップすることができる。また、ビット線ＢＬ−Ｌ、ＢＬ−Ｒと別に制御されるためビット線ＢＬ−Ｌ、ＢＬ−Ｒにノイズを与え難い。

実施の形態３および４の電荷小対策回路４０Ａ−Ｌ／Ｒ、４０Ｂ−Ｌ／Ｒにおいては、正電位でＭＩＳＦＥＴを制御するための容量Ｃ７を形成する必要がなく、回路面積の縮小化を図ることができる。

また、実施の形態４の電荷小対策回路４０Ｂ−Ｌ／Ｒにおいては、インバータＩＮＶＬ、ＩＮＶＲの入力側の電位を制御するため、インバータＩＮＶＬ、ＩＮＶＲの入出力電位をＨレベルおよびＬレベルに固定でき、貫通電流を低減することができる。

なお、上記実施の形態においては、２Ｔ２Ｃの強誘電体メモリを例に説明したが、本発明は、一方のビット線に参照電位が印加される１Ｔ１Ｃ（例えば、オープンビットタイプの１Ｔ１Ｃ）の強誘電体メモリにも適用可能である。

上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。

強誘電体記憶装置の構成を示すブロック図である。実施の形態１のセンスアンプ回路（読み出し回路）の構成を示す回路図である。強誘電体記憶装置の読み出し時のタイミングチャートを示す図である。強誘電体記憶装置の読み出し時のタイミングチャートを示す図である。交差接続させたｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒを用いなかった場合のセンスアンプ回路の構成図である。図５に示す比較回路においてメモリセルの強誘電体キャパシタ容量が大きかった場合のシミュレーション結果を示す図である。実施の形態２のセンスアンプ回路（読み出し回路）の構成を示す回路図である。強誘電体記憶装置の読み出し時のタイミングチャートを示す図である。強誘電体記憶装置の読み出し時のタイミングチャートを示す図である。図５に示す比較回路においてメモリセルの強誘電体キャパシタ容量が小さかった場合のシミュレーション結果を示す図である。図７の回路において、メモリセルの強誘電体キャパシタ容量が大きかった場合のシミュレーション結果を示す図である。実施の形態３のセンスアンプ回路（読み出し回路）の構成を示す回路図である。実施の形態４のセンスアンプ回路（読み出し回路）の構成を示す回路図である。

符号の説明

１３−Ｌ、１３−Ｒ…インバータアンプ回路、１５−Ｌ、１５−Ｒ…閾値電位（Ｖｔｈ）発生回路、１７−Ｌ、１７−Ｒ…負電位発生回路、１９−Ｌ、１９−Ｒ…正電位変換回路、２０…ラッチ回路、３０…電荷大対策回路、４０…電荷小対策回路、４０Ａ−Ｌ、４０Ａ−Ｒ…電荷小対策回路、４０Ｂ−Ｌ、４０Ｂ−Ｒ…電荷小対策回路、１００…強誘電体メモリ装置、１１０…メモリセルアレイ、１２０…ワード線制御部、１３０…プレート線制御部、１４０…ビット線制御部、ＢＬ−Ｌ、ＢＬ−Ｒ…ビット線、Ｃ１−Ｌ、Ｃ１−Ｒ、Ｃ２−Ｌ、Ｃ２−Ｒ…容量、Ｃ５−Ｌ、Ｃ５−Ｒ…タンク容量、Ｃ７…容量、ＩＮＶＬ、ＩＮＶＲ…インバータ、Ｎ１−Ｌ、Ｎ１−Ｒ…ｎチャネル型ＭＩＳＦＥＴ、Ｐ１−Ｌ、Ｐ１−Ｒ…ｐチャネル型ＭＩＳＦＥＴ、Ｐ２−Ｌ、Ｐ２−Ｒ…ｐチャネル型ＭＩＳＦＥＴ、Ｐ３−Ｌ、Ｐ３−Ｒ…ｐチャネル型ＭＩＳＦＥＴ、ＰＬ…プレート線、ＲＬ、ＲＲ…抵抗、Ｔ２−Ｌ、Ｔ２−Ｒ…ｐチャネル型ＭＩＳＦＥＴ、ｔ１…期間、Ｖｃ−Ｌ、Ｖｃ−Ｒ…ノード、Ｖｍｎ−Ｌ、Ｖｍｎ−Ｒ…ノード、Ｖｍｎｇｅｎ…制御信号、Ｖｓｆ−Ｌ、Ｖｓｆ−Ｒ…出力（信号）、ＶｓｗＬ、ＶｓｗＲ…スイッチングトランジスタ、ＶｓｗｍＬ、ＶｓｗｍＲ…スイッチングトランジスタ、Ｖｓｗ、Ｖｓｗｍ…制御信号、Ｖｔｈｇ−Ｌ、Ｖｔｈｇ−Ｒ…ノード、Ｖｔｈｇｅｎ…制御信号、Ｖｕｐ、Ｖｕｐｂ…信号、ＷＬ…ワード線

Claims

第１ビット線と第１ノードとの間に接続された第１電荷転送ＭＩＳＦＥＴと、
第２ビット線と第２ノードとの間に接続された第２電荷転送ＭＩＳＦＥＴと、
前記第１ノードに接続された第１容量と、
前記第２ノードに接続された第２容量と、
前記第１電荷転送用ＭＩＳＦＥＴと前記第１ノードとの間に接続され、そのゲート電極が前記第２ノードに接続された第１ｐチャネル型ＭＩＳＦＥＴと、
前記第２電荷転送用ＭＩＳＦＥＴと前記第２ノードとの間に接続され、そのゲート電極が前記第１ノードに接続された第２ｐチャネル型ＭＩＳＦＥＴと、
前記第１ビット線と前記第１電荷転送ＭＩＳＦＥＴのゲート電極との間に接続された第１インバータであって、
その入力部と前記第１ビット線が第３容量を介して接続され、
その出力部と前記第１電荷転送ＭＩＳＦＥＴのゲート電極が第４容量を介して接続された第１インバータと、
前記第２ビット線と前記第２電荷転送ＭＩＳＦＥＴのゲート電極との間に接続された第２インバータであって、
その入力部と前記第２ビット線が第５容量を介して接続され、
その出力部と前記第２電荷転送ＭＩＳＦＥＴのゲート電極が第６容量を介して接続された第２インバータと、
を有することを特徴とする強誘電体記憶装置。
前記第１および第２電荷転送用ＭＩＳＦＥＴは、それぞれｐチャネル型ＭＩＳＦＥＴであることを特徴とする請求項１記載の強誘電体記憶装置。
前記第１電荷転送用ＭＩＳＦＥＴと前記第１ｐチャネル型ＭＩＳＦＥＴとの第１接続ノードと、接地電位との間に接続された第３ｐチャネル型ＭＩＳＦＥＴと、
前記第２電荷転送用ＭＩＳＦＥＴと前記第２ｐチャネル型ＭＩＳＦＥＴとの第２接続ノードと、接地電位とのの間に接続された第４ｐチャネル型ＭＩＳＦＥＴと、
を有することを特徴とする請求項１又は２記載の強誘電体記憶装置。
前記第３および第４ｐチャネル型ＭＩＳＦＥＴは、当該装置の読み出し動作開始後、一定の期間後に、オン状態となるよう制御されることを特徴とする請求項３記載の強誘電体記憶装置。
前記第１インバータの出力部と接地電位との間に接続された第１ｎチャネル型ＭＩＳＦＥＴと、
前記第２インバータの出力部と接地電位との間に接続された第２ｎチャネル型ＭＩＳＦＥＴと、
を有することを特徴とする請求項１又は２記載の強誘電体記憶装置。
前記第１および第２ｎチャネル型ＭＩＳＦＥＴは、当該装置の読み出し動作開始後、一定の期間後に、オン状態となるよう制御されることを特徴とする請求項５記載の強誘電体記憶装置。
前記第１インバータの入力部と電源電位との間に接続された第５ｐチャネル型ＭＩＳＦＥＴと、
前記第２インバータの出力部と電源電位との間に接続された第６ｐチャネル型ＭＩＳＦＥＴと、
を有することを特徴とする請求項１又は２記載の強誘電体記憶装置。
前記第５および第６ｐチャネル型ＭＩＳＦＥＴは、当該装置の読み出し動作開始後、一定の期間後に、オン状態となるよう制御されることを特徴とする請求項７記載の強誘電体記憶装置。
前記第１、第２容量は強誘電体容量であることを特徴とする請求項１乃至８のいずれか一項記載の強誘電体記憶装置。
前記第１、第２容量はゲート容量であることを特徴とする請求項１乃至８のいずれか一項記載の強誘電体記憶装置。
前記第１ビット線および第２ビット線には、それぞれ強誘電体メモリが接続されていることを特徴とする請求項１乃至１０のいずれか一項に記載の強誘電体記憶装置。
前記第１ビット線には、強誘電体メモリが接続され、前記第２ビット線には、参照電位が印加されることを特徴とする請求項１乃至１０のいずれか一項に記載の強誘電体記憶装置。
請求項１乃至１２のいずれか一項に記載の強誘電体記憶装置を有することを特徴とする電子機器。