CN1845251B - 半导体存储器及半导体存储器的存取方法 - Google Patents

半导体存储器及半导体存储器的存取方法 Download PDF

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Abstract

一种使用了铁电体层的半导体存储器，包括：存储单元，由在栅极和半导体层之间具有铁电体层的铁电体存储FET组成；缓冲单元，可复制该存储单元的数据；和缓冲电路，把上述存储单元的数据复制到上述缓冲单元并把该被复制的数据再次写入到上述存储单元。这样，可以利用缓冲单元定期刷新存储单元的数据，因此，不会使数据消失并可以长时间保持数据。

Description

半导体存储器及半导体存储器的存取方法
本申请是申请日为2000年4月6日，申请号为98809912.8，发明名称为“半导体存储器及半导体存储器的存取方法”的分案申请。
技术领域
本发明涉及一种使用了铁电体电容的不挥发性的半导体存储器，特别是涉及一种至少在栅极和半导体层之间具备有铁电体存储FET的半导体存储器及半导体存储器的存取方法。
背景技术
铁电体存储FET是一种例如如图14所示那样在半导体基板51上所形成的漏极区52和源极区53之间的基板51上设有铁电体层54和栅极55的FET构造。于是，众所周知，通过在栅极55和半导体基板51之间施加高电压可以在铁电体层54上产生极化电荷，根据该极化方向进行“0”和“1”的写入，通过把低电压施加在栅极上可以读出“0”和“1”，不会因电源的断开而使数据消失，可以作为非破坏性读出的不挥发性存储器进行利用。但是，把此存储器设成矩阵状构成存储器的电路构成还没有达到实用阶段。也就是说，对各单元每个各设1个写入用及读出用的选择元件，用选择元件对矩阵状的各单元进行存取的方法已经知道，但是，当分别用选择元件进行写入、读出时，单元面积变大，产生的问题是集成度变得非常低。
另一方面，例如在写入时，为了不使电压被施加到所希望的选择单元以外的单元上导致改写数据，把电源电压Vcc 3等分并把电压加在各线上的存取方法在比如把存储器电容排成矩阵状的存储器中可以考虑。当把此3等分电压施加方法用于把铁电体存储FET排成矩阵状的存储器时，可以考虑如下的存取方法。
也就是说，如被简化表示于图13(a)那样，对由矩阵状的多个铁电体存储FET组成的单元进行布线，在对选择单元P进行写入“1”的情况下，通过分别在有选择单元P的字线WL1上施加Vcc、在没选择单元P的字线WL2上施加1/3·Vcc、在有选择单元P的位线BL1上施加0、在没选择单元P的位线BL2上施加2/3·Vcc进行写入。还有，在把“0”写入选择单元P时，分别在字线WL1上施加0、在字线WL2上施加2/3·Vcc、在位线BL1上施加Vcc、在位线BL2上施加1/3·Vcc，在读出选择单元P时，分别在字线WL1上施加V1(比Vcc低的电压，为读出时的电压)、在字线WL2上施加0、在位线BL1上施加0、在数据线DL1上施加VSA(数据检测用电压)。此“1”及“0”的写入及读出时的次序如图13(b)所示。还有，在图13(b)中，空栏部分意味着开路或0V。结果，在写入时，在选择单元P上，Vcc或-Vcc的高电压被施加在栅极和半导体基板之间进行“1”或“0”的写入。此时，在非选择单元上所施加的电压为1/3·Vcc或-1/3·Vcc，写入不被执行。还有，在读出时，在选择单元P上，V1被施加在栅极和半导体基板之间，但在非选择单元上为0或开路，几乎没有施加电压，读出不被执行。
如上所述，写入和读出只选择选择单元进行，但比如在写入时，1/3·Vcc的电压被施加在非选择单元上。通过施加此1/3·Vcc的电压，铁电体电容的极化(与存储“1”或“0”对应的极化)受到干扰，经过多次重复，写入不被执行的单元的存储内容有可能会改变。因此，在利用了铁电体存储器的小型半导体存储器上没有确立不干扰非选择存储器的数据的存取方法，如上所述，所存在的问题是使用铁电体存储FET并按矩阵状形成单元的半导体存储器还远离实用化。
发明内容
本发明的目的在于解决这样的问题并提供一种半导体存储器的写入方法及读出方法，在把铁电体存储FET排成矩阵状构成半导体存储器的情况下，即便不在各单元上设置选择元件，施加到非选择单元的干扰电压也不会导致数据被破坏，可以只在所要求的存储单元上进行数据的写入及/或读出。
还有，本发明的另一目的在于提供一种半导体存储器，使用了可以作为存储器可靠地使用并对在这样的非选择时施加低电压的情况下的数据干扰(变坏)可以修复该数据的构造的铁电体存储FET。
还有，本发明的其他目的在于提供一种在把铁电体存储FET排成矩阵状构成存储器的情况下借助于施加电源电压的3等分的存取方法使得存储内容不受干扰的半导体存储器的存取方法。
也就是说，本发明的目的在于提供使用了使存储内容不受干扰的铁电体存储器的半导体存储器等。
基于本发明的半导体存储器的写入方法，在包含由在栅极和半导体层之间带有铁电体层的铁电体存储FET组成的存储单元的半导体存储器中，其特征在于当把数据写入上述存储单元时，在施加了与该数据的写入电压反向的电压之后再施加上述写入用的电压。
还有，本发明的半导体存储器的读出方法，在包含由在栅极侧带有铁电体层的铁电体存储FET组成的存储单元的半导体存储器中，其特征在于在读出上述存储单元的数据时，在施加了与该数据的读出电压反向的电压之后再施加上述读出用的电压。
这里，所谓在栅极和半导体层之间带有铁电体层的铁电体存储FET  是指栅极(金属M)-铁电体(F)-半导体(S)构造(MFS构造)、在MFS构造的金属M和半导体S之间至少有1层铁电体F以外的层的构造、栅极(M)-铁电体(F)-浮动栅极(M)-绝缘膜(I)-半导体(S)构造(MFMIS构造)等在栅极和半导体层之间至少设有铁电体层的FET构造的存储元件。
通过设成这样的方法，例如在把电源电压3等分并把电压加在各线上的存取方法中，即使1/3·Vcc的干扰电压被施加在没有被选择的存储单元上，因总有与干扰电压反向的电压相继施加着，使因干扰电压导致的电荷减少得到恢复，数据不会消失。
上述写入时的往各存储单元的电压施加可以使用比如把电源电压3等分后施加在各字线或各位线上的3等分法，对于被选择的存储单元施加电源电压，对于没有被选择的存储单元交替施加±1/3的电源电压。
为了在把上述存储单元排成矩阵状构成存储器，把由上述铁电体存储FET组成的单元按矩阵状排成多个，连接排在行或列方向上的各单元的栅极形成字线，连接排在行或列方向上的各单元的源极形成源极线，连接排在行或列方向上的各单元的漏极形成数据线，连接排在行或列方向上的各单元的半导体层形成位线，可以通过把电压施加在上述字线和位线之间进行写入或读出。
还有，本发明提供一种使用了铁电体层的半导体存储器包括：存储单元，由在栅极和半导体层之间具有铁电体层的铁电体存储FET组成；缓冲单元，通过与上述铁电体存储FET的漏极连接，能复制该存储单元的数据；和缓冲电路，把上述存储单元的数据复制到上述缓冲单元并通过与上述铁电体存储FET的的基板连接，把该被复制的数据再次写入到上述存储单元。
通过设置成此构造可以利用缓冲单元定期刷新存储单元的数据，因此，不会使数据消失并可以长时间保持数据。
把上述存储单元按矩阵状设成多个，上述缓冲单元由可以复制上述存储单元的行或列至少1行的存储单元的数据的单元列组成，上述缓冲电路一次性复制上述存储单元的至少1行的数据，且为可进行再写入的电路，可以对每1行进行数据的复制及再写入，可在短时间内对数据进行刷新。
只要上述缓冲单元是由在栅极和半导体层之间带有铁电体层的铁电体存储FET组成，也可以用与存储单元相同的工序同时制作虚拟存储单元。
本发明提供另一种使用了铁电体层的半导体存储器，包括：存储单元，由在栅极和半导体层之间具有铁电体层的铁电体存储FET组成；缓冲单元，可复制该存储单元的数据；和缓冲电路，把上述存储单元的数据复制到上述缓冲单元并把该被复制的数据再次写入到上述存储单元；上述缓冲电路包括：第1选择元件，其被连接在上述缓冲单元的栅极与上述存储单元的数据线之间并控制上述存储单元的复制；第2选择元件，其被连接在上述缓冲单元的栅极一侧并控制上述缓冲单元的读出；和变压器，其转换上述缓冲单元的读出数据的电压并与连接上述存储单元的基板的位线连接。由此形成的上述缓冲电路可以根据选择元件的控制随时进行数据的刷新。
本发明提供一种带有铁电体层的半导体存储器的存取方法，所述半导体存储器包括：存储单元，其由在栅极和半导体层之间具有铁电体层的铁电体存储FET组成；和缓冲单元，其通过与上述铁电体存储FET的漏极连接，能复制该存储单元的数据；通过暂时先把上述存储单元的数据复制到上述缓冲单元并通过与上述铁电体存储FET的的基板连接，把该被复制的上述数据再次写入到上述存储单元内可以刷新上述存储单元的数据。
上述存储单元的数据的刷新最好根据预先掌握的被用于该存储单元的铁电体层的数据干扰特性在每一定的时间进行、或每当对该存储单元的写入或读出的次数达到一定数目时进行。在此情况下，通过计数器对上述存取的次数即写入及/或读出的次数进行计数可以在达到规定次数时进行刷新。
本发明的特征可以如上述那样广泛呈示，但其构成和内容、目的及特征都将随着参照附图及如下内容的公开变得逐渐明朗。
附图说明。
图1(a)为本发明的半导体存储器的一实施例的连线图。
图1(b)为图1(a)的半导体存储器的动作的次序图。
图2为表示图1的存储单元部分的构造例的俯视说明图。
图3(a)～(d)为图2的剖面说明图。
图4为表示图1的存储单元部分的其他构造例的俯视说明图。
图5(a)～(d)为图4的剖面说明图。
图6(a)～(d)为表示在研究干扰特性时施加的波形例的图。
图7为相对于施加的脉冲次数的干扰特性的图。
图8为表示在施加了双向脉冲时的每正负1次的电荷变化的图。
图9为表示在把电压施加在铁电体电容上时电流相对于施加时间的变化的图。
图10为相对于施加的脉冲的脉冲宽度的干扰特性的图。
图11为相对于施加的脉冲的大小(振幅)的干扰特性的图。
图12为本发明的半导体存储器的其他实施例的等价电路图。
图13(a)～(b)为把铁电体存储FET配设成矩阵状并根据3等分法存取的方法的说明图。
图14为铁电体存储FET的一例的构造说明图。
具体实施方式
下面一边参照附图一边对作为本发明的一实施例的使用了铁电体层的半导体存储器的写入方法及读出方法进行说明。
使用了本发明的铁电体层的半导体存储器的写入方法及读出方法，如图1中作为该实施例的一部分的4个存储单元Q1～Q4部的电路说明图及次序图所示那样，在由在栅极和半导体层之间带有铁电体层的铁电体存储FET组成的存储单元Q1～Q4按比如矩阵状被设置的多个半导体存储器中，其特征在于在选择存储单元写入数据或读出数据时，在施加了与该数据的写入或读出电压反向的电压之后再施加数据的写入或读出用的电压。也就是说，本发明者一心反复研究，在比如基于电源电压的3等分法进行写入的情况下，根据铁电体电容的电荷变化对在非选择单元上所施加的1/3·Vcc的干扰电压所导致的对非选择单元的数据的影响进行了研究，其结果如后面所述，研究发现，即使在低电压被施加的情况下，铁电体电容的电荷量也受到干扰，但该干扰现象通过施加反方向的干扰脉冲可以恢复原来的电荷量。根据该发现，在进行写入及/或读出时，首先施加反方向的电压，然后再施加写入或读出的电压，由此防止干扰电压所导致的数据变坏，这是本发明的特征。
下面一边参照附图一边通过具体例进行更详细地说明。在图1(a)中，4个由铁电体存储FET组成的存储单元Q1～Q4被排成矩阵状，连接排在横向上的单元的栅极分别设成字线WL1、WL2，连接排在横向上的单元的源极分别设成源极线SL1、SL2，连接排在纵向上的单元的漏极分别设成数据线DL1、DL2，连接纵向的单元的基板(半导体层)分别设成位线BL1、BL2，由此形成矩阵。
在把“1”写入此矩阵的选择单元Q1的情况下，首先在选择单元Q1的字线WL1上施加0、在位线BL1上施加Vcc，在成为非选择单元的字线WL2上施加2/3·Vcc、在位线BL2上施加1/3·Vcc并写入“0”(施加与“1”的相反的电压)。然后，通过分别在字线WL1上施加Vcc、在位线BL1上施加0、在成为非选择单元的字线WL2上施加2/3·Vcc、在位线BL2上施加2/3·Vcc把“1”写入选择单元Q1。相反，在把“0”写入选择单元Q1时，与写入“1”一样，首先在选择单元Q1的字线WL1上施加Vcc、在位线BL1上施加0、在成为非选择单元的字线WL2上施加1/3·Vcc、在位线BL2上施加2/3·Vcc。然后，分别在字线WL1上施加0、在位线BL1上施加Vcc并写入“1”、在成为非选择单元的字线WL2上施加2/3·Vcc、在位线BL2上施加1/3·Vcc。
还有，在进行选择单元Q1的读出时，首先在字线WL1上施加-V1(V1是为了使被“0”或“1”写入的单元的FET导通所必需的电压，其值由FET的阈值电压的差别和Si基板的杂质浓度等决定，通过调节杂质注入量可以改变调节FET的阈值电压)、把位线BL1和字线WL2设成0、在数据线DL1上施加-VSA(数据检测用电压)，然后，通过在字线WL1上施加V1、在位线BL1和字线WL2上施加0、在数据线DL1上施加VSA读出选择单元Q1的数据。此一系列的写入及读出的次序表示于图1(b)。还有，在图1(b)中，空栏处意味着开路或0V。
排列上述存储单元的构造可以设成比如如图2～3所示的构造。也就是说，图2为其一例的俯视图，图3为其A-A线、B-B线、C-C线及D-D线的剖面说明图，为表示铁电体存储FET(存储单元Q1～Q4)部分的的图。此例为通过在半导体基板上挖深槽并在其中埋入绝缘物分离的深槽隔离10对各单元列进行分离的例。
此构造在比如p型或n型的半导体基板1上设有p型井1a，在井1a内分别形成有n型的漏极区2和源极区3，在其间的井1a上通过比如由PZT类组成的铁电体层4设有比如由多晶硅组成的栅极5(WL1、WL2)。6为LOCOS氧化膜，7、8、9分别为层间绝缘膜，10为把井1a分成各列的深槽隔离。由图2的Q2所示的部分为1个存储单元，分别连接排在图2中横向上的各单元的栅极设成字线WL1、WL2，同样，连接排在横向上的各单元的源极区3设成源极线SL1、SL2，连接在排在纵向上的各单元的漏极区2上被导电连接的第1金属层分别设成数据线DL1、DL2，由此，存储单元被设成如图1中等价电路图所示那样的矩阵状。还有，位线BL1、BL2被连接在井1a上。
图4～5为构成本发明的半导体存储器的其他构造例的与图2～3同样的图。在此例中，在比如半导体基板1上形成p型井16，在该井16内形成有n型的漏极区2和源极区3，各井16之间借助于元件分隔用的例如LOCOS氧化膜15被分隔。于是，该井16成为位线，其他的构造与图2～3所示的构造一样，附上相同的符号并省略其说明。
在这些构造中，都是直接在半导体层上设置铁电体层，而且，是一种设有作为栅极的金属的MFS构造的存储单元，但也可以是在铁电体层和半导体层之间夹了SiO2或Si3N4等其他绝缘膜的MFIS构造的存储单元，还可以是在其间还设有浮动栅极的金属层的MFMIS构造等，总的来说，只要构成在FET的栅极和半导体层之间设有铁电体层的铁电体存储FET，什么构造都可以。
然后，在上述的写入或读出之前施加反向的电压，然后再进行通常的写入或读出，由此成为可以不破坏数据并进行保存的根据，对在非选择单元上所施加的电压为1/3·Vcc的影响的检验进行说明。此检验通过使用300nm厚的PZT电容、在铁电体电容上施加1/3·Vcc的电压研究其转换电荷量(把电压施加在一定方向上时在极化方向反转的情况下产生的电荷量与在极化方向不反转的情况下产生的电荷量之间的差)的变化来进行的。
首先，通过在如图6(a)所示那样的负方向上施加电源电压Vcc，在使膜极化到负方向后，施加规定次数(n次)只与如图6(b)所示那样的正方向(与极化相反的方向)同方向的1/3·Vcc脉冲，然后施加如图6(c)所示的双脉冲，B9进行转换电荷量的测定。还有，也可以施加如图6(d)所示那样的正负方向交替变化的±1/3·Vcc的双向脉冲取代上述6(b)所示的同方向的脉冲进行电荷量的测量。还有，干扰脉冲的脉冲宽度全为200ns，电源电压Vcc为5V和3.3V(施加的电压为此电压的1/3)。还有，在双向脉冲的情况下，在正方向及负方向分别施加1次脉冲，在1个周期施加2次脉冲。
图7为测定的转换电荷量相对于施加了1/3·Vcc(或±1/3·Vcc)的脉冲的次数n所画的图。在图7中，A1、A2、B1、B2分别为施加了3.3V同向脉冲、3.3V双向脉冲、5V同向脉冲和5V双向脉冲的情况下的结果。由图7可知，即便在电源电压Vcc为5V的情况下也能得到和3.3V的情况同样的结果，在施加同向脉冲的情况下，转换电荷量逐渐减少，通过施加103～104次程度的脉冲使转换电荷量减到1/3以下。换言之，这是表示当对1个存储单元重复进行施加同向的干扰脉冲这样的存取时该单元的数据有可能消失。
另一方面，已经知道，对于施加了正负方向交替的脉冲的结果(A2、B2)，即便施加108次以上的脉冲，转换电荷量也几乎没有变化。通过在此正负方向上交替地施加脉冲，即使施加非常多的脉冲，数据也不会变化，本发明正是基于这样的结果而成的。
把电源电压Vcc变为5V，对在施加了此双向脉冲的情况下的正负各1次的脉冲的施加研究了转换电荷量如何变化，其结果如图8所示。由图8可知，在Vcc为5V(栅极电压为1.67V)的情况下，当施加上与极化方向反向的干扰脉冲时，转换电荷量由30减少到15左右。但是，可以看出，通过施加与极化方向同向的脉冲，几乎恢复到原来的值。也就是说，通过施加交替脉冲(双向脉冲)，储存电荷量减少到某一定的值，但不会进一步减少。如果该减少了的值对于判别单元的数据有足够的电荷量，可以防止因干扰导致的数据丢失。
还有，当把此转换电荷量的变化用相对于在电容上施加了1/3·Vcc时的施加时间的电流密度(A/cm2)的变化表示时，变为如图9所示。在图9中，D为在使极化方向反转进行写入的情况下以及在其后的干扰脉冲被施加偶次数(n＝2k)、即双向脉冲的与极化方向同向的脉冲被施加时的电流值，E为奇次数(n＝2k+1)、即与极化方向不同的方向的干扰脉冲被施加后的电流值，F表示在与极化方向同方向上施加电压进行写入的情况下的电流值。上述转换电荷量为表示此D或E的电流值与F的电流值之差的电荷量。
下面，为了抑制1次干扰脉冲所产生的转换电荷量的减少，调查脉冲宽度的依存性和电源电压Vcc的依存性并研究讨论了最佳值。其结果如图10～11所示。图10为在电源电压为3.3V的情况(A)下和5V的情况(B)下改变脉冲宽度测定施加1次干扰脉冲(与极化方向反向)导致多少存储电荷减少。由该结果可知，加宽脉冲宽度导致减少量增大。在Vcc＝3.3V、脉冲宽度小于10-7秒时干扰(电荷量的减少)变得非常小。在实际的元件中，估计脉冲宽度小于10-7秒，因此可以说不用担心单次脉冲会导致大的干扰。
还有，在图11表示在以5V把极化方向和反方向的电压(干扰电压)分别施加到使极化到正方向和负方向的电容上之后测定转换电荷量的结果，改变干扰电压的值进行测定。写入的基于与极化方向反方向的脉冲的测定为A，基于同方向脉冲的测定为B。还有，脉冲宽度以500ns进行测定。2个电容的转换电荷量的差成为用于数据检测的电荷量。其结果表示，在干扰电压大约1.5V附近2个电容的转换电荷量逆转，数据变得无法检测。即使施加1/3·Vcc的干扰脉冲，为了足够保持用于可检测的电荷量，把为2条线的交点电压的约2倍左右的电压作为Vcc最合适。但是，此特性会因铁电体的饱和特性和膜厚等而改变，因此，与其说确定适合于膜的Vcc，还不如考虑根据Vcc选择合适的膜厚及材料。对于这次讨论的膜，电源电压Vcc为3.3V、写入脉冲宽度在100ns以下被认为最合适。
这样，当反复施加一定方向的干扰电压到某规定次数以上时，被写入到非选择单元的数据可能会被消去，而且，这还在很大程度上依赖于脉冲宽度和脉冲的振幅。但是，根据本发明，正方向和负方向的电压总是交替地被施加着，因此，数据的减少只是第1次的干扰电压所导致的减少，然后不再减少。其结果，第1次的干扰电压所导致的数据减少在不影响读出的程度上通过最优化电源电压Vcc和写入(读出)速度、铁电体材料及其膜厚可以对读出没有任何影响，即便对于施加108次的干扰脉冲也可以总是保持数据不被消去。其结果可以在利用铁电体存储FET的同时构成按矩阵状排列的随机存取存储器。
在上述的例中，对于写入或读出双方，在施加写入或读出的电压之前先施加反向的电压，但是，根据半导体存储器的种类，写入和读出的比率也有偏向极端的情况，把选择元件连接在频繁执行的一方(写入或读出)，通过选择元件切换选择单元和非选择单元，在频度少的一方不用选择元件并通过本发明的方法可以减少选择元件的数目、从而减小芯片面积，同时，在不使改写及读出的速度降低的情况下进行存取。
下面参照附图对作为本发明的其他实施例的使用了铁电体层的半导体存储器及其存取方法进行说明。
如图12中该实施例的一部分等价电路图所示，使用了本发明的铁电体层的半导体存储器由在栅极和半导体层之间带有铁电体层的铁电体存储FET组成，比如由设成矩阵状的多个(在图12中为4个)存储单元Q1～Q4、可复制该存储单元Q1～Q4的数据的缓冲单元20、把存储单元Q1～Q4的数据复制到缓冲单元20并把该被复制的数据再次写入到存储单元Q1～Q4的缓冲电路30组成。也就是说，本发明者一心反复研究，根据铁电体电容的电荷变化对在非选择单元上所施加的1/3·Vcc的干扰电压所导致的对非选择单元的数据的影响进行了研究，其结果如后面所述，研究发现，即使在低电压被施加的情况下，通过对存储单元进行写入及读出导致所存储的数据受到干扰，但该干扰现象根据所施加的电压的大小及时间以一定的比例产生，通过定期对数据进行再写入(刷新)可以不破坏数据地用作存储器。根据该发现，设有缓冲单元20可以控制其复制和再写入的缓冲电路30，使得可以定期刷新该数据，这是本发明的特征。
在图12所示的例中，缓冲单元20与存储单元的铁电体存储FET有相同的构造，可以使用在FET的栅极和半导体层之间夹有铁电体层的构造。但是，如果可以存储一定的数据，其他的构造也可以。此缓冲单元20至少设有1行与被设成矩阵状的存储单元的行或列平行，但最好可以对矩阵的至少每1行进行刷新。
缓冲电路30构成用于从存储单元往缓冲单元20的数据复制以及把被复制的数据再次写入存储单元的控制电路。在图12所示的例中，由FET组成的第1选择元件31被连接在存储单元的数据线DL和缓冲单元20的栅极之间，连接横向排列(被形成为1行的相邻缓冲单元分别被连接)的第1选择元件31的栅极引出RL5。然后，由FET组成的第2选择元件32的漏极(源极)被连接在缓冲单元20的栅极上，连接相同横向排列的第2选择元件的源极(漏极)作为RL3，同样，连接栅极作为RL4被引出，连接缓冲单元20的源极作为RL1，连接缓冲单元20的基板作为RL2，缓冲单元20的漏极通过变压器33被连接到存储单元的位线BL上。
排列这些存储单元的构造可以做成与比如上述图2～3所示的构造相同的构造。还有，与上述的情况一样，也可以做成如图4～5那样的构造。
与上述的情况一样，这些存储单元的构造除了可以是半导体层上直接设有铁电体层并在其上设有用作栅极的金属的MFS构造之外，也可以是在铁电体层和半导体层之间夹着SiO2或Si3N4等其他绝缘膜的MFIS构造，还可以是在其间还设有浮动栅极的金属层的MFMIS构造等，总的来说，只要构成在FET的栅极和半导体层之间设有铁电体层的铁电体存储FET，什么构造都可以。
通过设置缓冲单元及缓冲电路刷新数据可以不破坏数据并进行保存，对施加在非选择单元上的1/3·Vcc的影响的验证与上述情形(图6、图7、图10、图11)一样，因此，略去表述。
如上所述，研究发现，当反复施加一定方向的干扰电压到某规定次数以上时，被写入到非选择单元的数据可能会被消去，而且，这还在很大程度上依赖于脉冲宽度和脉冲的振幅，通过最优化电源电压Vcc和写入(读出)速度、铁电体材料及其膜厚可以降低干扰脉冲所导致的电荷量的减少。根据该发现，如上所述，通过每改写一定次数(比如1000次左右)就进行刷新可以总保持数据不被消去，可以在利用铁电体存储FET的同时构成按矩阵状排列的随机存取存储器。
下面，一边参照图12所示的本发明的半导体存储器的一实施例的电路图，一边对刷新其数据的存取方法进行说明。首先，把“0”写入缓冲电路30内的缓冲单元20进行初始化。作为次序，把Vcc加在RL4上，导通第2选择元件32，把RL3接地，并把Vcc加在RL2上。通过该操作，缓冲电路内的铁电体存储FET(缓冲单元20)全部被写入数据“0”。然后，把存储单元的数据复制到缓冲单元20。作为次序，通过把Vcc加在RL5上并把RL4接地使第1选择元件31导通，选择与缓冲单元20的栅极相连的线。把V1施加在进行复制的存储单元列的字线WL1上并把位线BL接地。V1为用于与WL1连接并使被写入“1”的存储单元的FET导通所必需的电压，是根据FET的阈值电压的差别和Si基板的杂质浓度等决定的值，通过调节杂质注入量可以改变调节FET的阈值电压。当把Vcc加在SL1上时，只有使存储FET成为导通的单元的DL的电位变为Vcc，Vcc被施加在缓冲单元20的栅极上，数据“1”被写入。
接着，把存储在缓冲单元20的数据再写入到存储单元内。首先进行存储单元的初始化。通过把Vcc加在WL1上并把BL1、BL2接地可以把“1”写入连着WL1的存储单元内。其次，把缓冲单元20的收据复制到存储单元。作为次序，通过把Vcc加在RL4上并把RL5接地，使第1选择元件31断开，使第2选择元件33导通。当把比Vcc小的电压Vrw施加在RL1上时，0或Vrw被施加在变压器33上。用变压器33的部分分别把0变换为Vcc、把Vrw变换为1/3·Vcc。当与图10中写入数据“0”时同样地设定WL1、WL2时，原来的数据被写入到存储单元上。此数据的复制及再写入这一系列次序表示于图12(b)。
此再写入次序的间隔的设定可以考虑2套方案。在被数据写入的单元上，在把1/3·Vcc的干扰电压施加到其反方向上时，假设数据消失(无法检测)的时间为te。如果假设与1次写入时相关的干扰脉冲的振幅为tw，则经过n＝te/tw次写入，数据就开始有可能消失。因此，为了不使数据消失，通过计数器对写入次数进行计数，在n次写入被执行前执行再写入系列。在此情况下，在读出时会产生一点数据消失，因此，最好把读出次数换算成写入次数(因施加电压比写入时低，干扰与该电压成比例地减少)并同样进行计数。
数据刷新的定时的另一种方法是如果通过记时器在te以下的周期每一定的时间执行再写入系列就不会产生数据消失。也就是说，如果写入及读出的频度相对于半导体存储器的使用时间几乎为一定，则通过用计数器对半导体存储器的使用时间进行计数可以把握数据的消失时间，从而可以在该时间之前进行刷新。
采用这些方法中的哪种方法由该半导体存储器的使用环境决定，此外，还由写入和读出的频度比例等决定。还有，在写入及读出的某一方的频度非常多的用法的情况下，在该频度多的一方设置1个选择元件，可以一点也不施加干扰电压。如果那样，则几乎不用刷新就可以保存数据。
此再写入用的缓冲电路对每1行或每1列只要设置1个即可，因此，芯片面积不增大。因此，基本上不必扩大芯片面积就可以在小型的单元上长时间保持数据。而且，不必常常刷新，只要根据使用频度进行刷新即可，因此，几乎不会有刷新时间处理速度慢之事。还有，在关掉电源不用时，铁电体层的数据原封不动被保存，因此，在不用时完全没有必要进行数据的刷新。
根据本发明，铁电体层存储FET在被排列成矩阵状的半导体存储器中，在写入时及/或读出时即便有对非选择单元的干扰电压，数据也不会消失。因此，为了完全防止干扰，必须有2个选择元件用于写入及读出，但是，可以丢掉或减少选择元件，从而，可以得到使用了单元面积减小了的1FET/1单元的小型铁电体存储FET的不挥发性的半导体存储器。
根据本发明，只要根据与使用频度相应的一定比例对数据进行进行刷新，不用选择元件也可以不破坏数据而进行写入及读出。其结果可以把铁电体层存储FET排列成矩阵状并使得1FET/1单元的半导体存储器实用化，可以用小型芯片实现即便电源断开也可以保持数据的不挥发性的半导体存储器。
还有，根据所使用的铁电体的性质(厚度和感应特性等)及使用条件(电源电压、脉冲宽度等)可以预期刷新的时间，通过设置计数器或计时器等可以可靠地把握该刷新的时间，可以不破坏数据地保持数据。
以上用理想的实施例对本发明进行了说明，但各用语并非为了限制而使用，只是为了说明而使用，只要没有脱离本发明的范围及思想，可以在所附的框架范围内加以改变。

Claims (8)

1.一种使用了铁电体层的半导体存储器，包括：
存储单元，由在栅极和半导体层之间具有铁电体层的铁电体存储FET组成；
缓冲单元，通过与上述铁电体存储FET的漏极连接，能复制该存储单元的数据；和
缓冲电路，把上述存储单元的数据复制到上述缓冲单元并通过与上述铁电体存储FET的的基板连接，把该被复制的数据再次写入到上述存储单元。
2.根据权利要求1所述的半导体存储器，其特征在于，
上述存储单元按矩阵状被设置多个；
上述缓冲单元由可以复制上述存储单元的至少1行或列的存储单元的数据的单元列组成，上述缓冲电路是可以一齐复制上述存储单元的至少1行或列的数据，且可再写入的电路。
3.根据权利要求1或2所述的半导体存储器，其特征在于，
上述缓冲单元由在栅极和半导体层之间具有铁电体层的铁电体存储FET组成。
4.一种使用了铁电体层的半导体存储器，包括：
存储单元，由在栅极和半导体层之间具有铁电体层的铁电体存储FET组成；
缓冲单元，可复制该存储单元的数据；和
缓冲电路，把上述存储单元的数据复制到上述缓冲单元并把该被复制的数据再次写入到上述存储单元；
上述缓冲电路包括：
第1选择元件，其被连接在上述缓冲单元的栅极与上述存储单元的数据线之间并控制上述存储单元的复制；
第2选择元件，其被连接在上述缓冲单元的栅极一侧并控制上述缓冲单元的读出；和
变压器，其转换上述缓冲单元的读出数据的电压并与连接上述存储单元的基板的位线连接。
5.一种带有铁电体层的半导体存储器的存取方法，所述半导体存储器包括：存储单元，其由在栅极和半导体层之间具有铁电体层的铁电体存储FET组成；和缓冲单元，其通过与上述铁电体存储FET的漏极连接，能复制该存储单元的数据；
通过暂时先把上述存储单元的数据复制到上述缓冲单元并通过与上述铁电体存储FET的基板连接，把该被复制的上述数据再次写入到上述存储单元内可以刷新上述存储单元的数据。
6.根据权利要求5所述的存取方法，其特征在于，
根据预先掌握的被用于上述存储单元的铁电体层的数据干扰特性在每一定的存取时间进行上述存储单元的数据的刷新。
7.根据权利要求5所述的存取方法，其特征在于，
当对上述存储单元的写入及/或读出的次数达到一定次数时进行上述存储单元的数据的刷新。
8.根据权利要求7所述的存取方法，其特征在于，
通过计数器对上述写入及/或读出的次数进行计数。
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