TW446943B - Semiconductor memory apparatus and access method for a semiconductor memory apparatus - Google Patents

Description

j' 4469 43 at B7 五、發明説明（1 ) 技術領域 本發明，係關於一種使用鐵電電容器之不變性半導體 記憶裝置，尤其是關於備有鐵電體記憶體FET的半導體記 憶裝置及半導艘記憶裝置之存取方法。該鐵電記憶體FET ’係在柵極與半導體層間至少具有鐵電艟層· 技術背景 鐵電記憶體FET，係如第4圊所示，成為一在形成於 半導體板51之汲極區域52舆泺極區域53間之基板上設有鐵 電體層54與栅極55的FET構造•而且*在柵極55與半導體 基板51問外加高電壓，藉此在鐵電艟層54產生極化電荷， 按照其極化之方向寫入“1”及“〇”，且在栅極外加低電壓， 藉此可讀出“1”或“0” ’即使電源被斷開也不會使資料消滅 ’可作為不破壞讀出之不變性記憶艘來利用之事，已為公 知*然而’將此存儲單元設成矩陣狀以構成記憶體之電路 構成’卻尚未到實用陏段•即，雖已知在每各單元分別各 設置一個寫入用及讀出用之選擇元件，使用選擇元件存取 於矩陣狀之各單元的方法，但對於寫入，讀出分別使用選 擇元件的話，單元面積則變大，而有積髏度大幅度地降低 之問題* 一方面•例如為了不使寫入時因電壓外加於所需選擇 性單元以外之單元而重寫資料事發生，而把電源電壓Vcc 三均分將電壓外加於各線路之存取方法，己被應用於將強 電介質電容器排列成矩陣之記憶體·如將此三均分電壓外 加方法適用於把鐵電記憶想FET排列成矩陣狀之記憶體的 本紙張尺度通則，卿家搞準（CNS)从胁（2咖297公着） (誚先Μ讀背面之注意事項再功艿本頁) 訂 4

Λ469 43 A7 B7 .潑讀委调明示ς^··'·. ^^^-經濟部智慧財產局員工消费合作社印製 修正本有-lf's--f $""是否·^予修正〇 五、發明說明（2〉

I 話，有如下之存取方法。 即’如第13a圖之簡略化圖所示，若將由矩陣狀之多數 個鐵電記憶體FET所成之單元加以布線，於選擇單元p進行 “1”之寫入時，藉著分別在具有選擇單元P之字線WL1外加 Vcc ’在不具選擇單元p之字線WL2外加1/3 . Vcc，在具有 選擇單元P之位元線BL1外加〇,在不具選擇單元p之位元線 BL2外加2/3 . Vcc，而進行寫入。又，將“〇”寫入於選擇單 元P時’於字線WL1外加〇，於字線WL2外加2/3 ‘ Vcc，於 位元線BL1外加Vcc ’於位元線BL2外加1/3 · Vcc ;而在讀 出選擇單元p時’分別在字線WL1外加VIC低於Vcc之電壓 ’且為讀出時之電壓），在字線WL2外加0，在位元線BL1 外加〇 ’在資料傳輸線DL1外加Vsa(資料檢出用電壓）》將 此“1”及之寫入及譯出時之序列示於第13b圓。又，於第 13b圖，空欄部份係意味著斷開〇pen或〇v。其結果，在寫 入時，於選擇單元P，將Vcc或一 Vcc之高電壓外加於柵極 與半導體基板間，以進行《1”或之寫入。此時，施加於 非選擇單元之電壓變為1/3 . Vcc或一 1/3 . Vcc，因而不進 行寫入。又，在讀出時，於選擇單元p，將\^外加於柵極 與半導體基板間，非選擇單元則為〇或開（OPEN)，幾乎沒 有電壓之外加，因而不進行讀出。 如前所述，寫入及讀出雖只選擇選擇單元來進行，但 寫入時，在非選擇單元也外加1/3 . Vcc之電壓。在此1/3 · Vcc電壓之外加下，鐵電電容器之極化（對應於記憶” 或“0”之極化）便被干擾，而一再二再地重復，為此令人擔 本紙張尺度適用中困國家標準（CNS)A4規格（210 X 297公爱） — — — — — — — I I —ί .1 Μ --------· I I ----I (請先M讀背面之注意事項再填寫本頁) “6943 Α? B? 五、發明说明（3) 心不進行寫入之單元之記憶内容會變化之事》在此狀態下 ，利用鐵電存儲單元之小型半導體記憶裝置，並未確立不 干擾非選擇記憶體之資料的存取方法，因而如前述，存在 著使用鐵電記憶體FET來形成單元成矩陣狀之半導體記億 裝置仍未實用化之問題* 發明之揭露 本發明之目的係在於提供一種可解決這種問題之半導 Λ記憶裝置之寫入方法及讀出方法，以便將鐵電記憶體 FET排列成矩陣狀以形成半導體記憶裝置時，即使在各單 元未設置選擇元件也因外加於非選擇單元之干擾電壓而不 破壞資料’可只在所需之存儲單元進行資料之寫入及/或 出* 本發明之又一目的係在於提供一種使用鐵電記憶艘 FET之半導«裝置，以便對於這種非選擇時外加低電壓時 之資料之劣化，也可修復資料以作為記憶體使用而具有高 信賴性· 本發明之更其他目的係在提供一種半導體裝置之存取 方法，以便將鐵電記憶體FET排列成矩陣狀以構成半導效 裝置時，即使利用一種外加電泺電壓之三均分電壓，也不 會干擾其記憶内容· 即，本發明，係提供一種使用不干擾記憶内容之鐵電 記憶艟的半導饉記憶裝置等為&的。 依據本發明之半導體記憶裝置之寫入方法，係包含有 存儲單元的半導體記憶裝置之窝入方法，該存儲單元係由 本紙张X反通用中阐國家梯準（CNS ) Α4^格（210X297公釐）

(ίί先閲讀背而之注意事項再·域巧本R r.

*1T *ΙΓ. 6 4469 A3 A7 B7 五、發明説明（4) 一在柵極與半導體層間具有鐵電體層之鐵電記憔餿FET所 成；其特徵在於： 當將資料寫入於前述存儲單元時，先外加跟該資料之 寫入電壓相反方向之電壓後，再外加前述寫入用之電壓。 又，本發明之半導體記億裝置之讀出方法，係包含有 存儲單元的半導體記憶裝置之讀出方法，該存儲單元係由 一在栅極側具有鐵電艏層之鐵電記憶體FET所成；其特徵 在於： 當讀出前述存儲單元之資料時，先外加跟該資料之讀 出電壓相反方向之電壓後，再外加前述讀出用之電壓。 在此所謂在柵極與半導體層間具有鐵電體層之鐵電記 憶體FET，係意味著柵極（金屬Μ)-鐵電體F—半導髏S構造 MFS構造、在MFS構造之金屬Μ與半導體S之問至少具有 一層鐵電«F以外之層的構造，栅極Μ—鐵電體F—浮動柵 極Μ—絕緣膜1 一半導艘S構造MFMIS構造等，在柵極與半 導體層間至少設有鐵電«層之FET構造的記憶元件而言。 藉著進行這種方法，而於例如將電源電壓三均分來外 加電壓於各線路之存儲方法，即使將1/3 · Vcc之干優電壓 外加於非選擇單元，但由於經常於前後外加跟干擾電壓相 反方向電壓，因此由干擾電壓所造成之電荷之減少便恢復 ，資料自不會被消除。 前述之寫入時將電壓外加於各存儲單元事宜，例如可 使用一種將電泺電壓三均分來外加於各線路之三均分法； 即，可將電泺電壓外加於選擇單元，並將電源電壓之±1/3 本紙恨尺攻通扣中拽圈家標準（CNS ) Λ4規格（2丨0X297公釐） ("先閱讀背面之注意事項4填寫本K ) 訂 7 Λ 46 9 4 3 Α7 Β7 · 五、發明説明（5) -之電壓外加於非選擇單元。 為了將前述之存儲單元排列成矩陣狀以構成記憶體， 而將成自前述鐵電記憶體FET之單元多數個排列成矩陣狀 ，將向行或列方向排列之各單元的柵極連結以形成字線， 將向行或列方向排列之各單元的源極連結以形成源線，將 向列或行方向排列之各單元之汲極連結以形成資料傳輸線 ，將向列或行方向排列之各單元之半導髏層連結以形成位 元線，於前述字線與位元線間外加電壓，藉此可進行寫入 或讀出。 使用本發明鐵電體層之半導體裝置，更包含有： 存儲單元，係由一在栅極與半導體層具有鐵電體層之 之鐵電記憶«FET所成； 緩衝單元，係可轉錄該存儲單元之資料.；及 緩衝電路，係將前述存儲單元之資料轉錄於前述緩衝 單元，且，將所轉錄之資料再度重寫於前述存儲單元。 藉著作成此構造，而可利用緩衝單元將存儲單元之資 料定期地再生，所以不會使資料消除|可長期保持資料。 由於將前述存儲單元設置多數個成矩陣狀，前述緩衝 單元由可轉錄前述存儲單元之行或列之至少一線路的存儲 單元資料之單元列所成，前述緩衝電路為一可將前述存儲 單元之至少一線路之資料總括起來轉錄，且，重寫之電路 之事，乃說明可在各線路進行資料之轉錄及重寫，所以可 在短時間内再生資料· 只要前述緩衝單元由一在柵極與半導體層間具有鐵電 ("先閱讀背而之注意事項再"'巧冬頁} 訂 8 4469 43 A7 B7 五 '發明説明（6) 體層之鐵電記憶體FET所成，即可由與存儲單元相同之工 程來同時製造虛偽之記憶單元。 I--.------>衣！ (1ί先閱讀背面之注意事項再續巧本一=:) 前述緩衝電路，係包含有：第一選擇元件，其係連接 於前述緩衝單元之栅極與前述存儲單元之資料傳輸線間藉 以控制存儲單元之轉錄；第二選擇元件，其係用以控制一 連接於前述緩衝單元之柵極側的前述緩衝單元之資料讀出 :及變壓器，其係用以變換前述緩衝單元之讀出資料的電 壓並連接至用來連結前述存儲單元之基板的位元線； 藉此，在選擇元件之控制下，可隨時進行資料之再生 〇 具有本發明鐵電體層之半導體記憶裝置的存取方法， 係備有一由在栅極與半導艎層間具有鐵電體層之鐵電記憶 體FET所成之存雠單元，及一可轉錄該存赌單元的資料之 緩衝單元的，半導艘記憶裝置之存取方法者；其特徵在於 * « 將前述存儲單元之資料一旦轉錄於前述緩衝單元，且 ，將所轉錄之前述資料再度重寫於前述存儲單元，藉此再 生前述存健單元之資料。 前述存儲單元之資料之再生，宜按照用於該存储單元 之鐵電體層的資料之預先所掌握的千擾特性，每隔一定之 存取時間即進行，或對於該存儲單元之寫入及讀出之次數 每達一定次數即進行。此時，藉計數器來計數寫入及/或 讀出之次數，當達到一定之次數時可再生前述存取之次數 〇 本紙浪尺度適扣中闽國家標準（CNS ) Α4規格（210X297公；® ) 4469 43 好济部中央钌碑而只工消費合作.71印^ A7 B7 五、發明説明（7) 本發明之特徵’雖可知.上述一般地廣泛地表示，但其 構成和内容係與目的及特徵同時，參照囷式在以下之揭露 下更加明瞭β 圖式之簡單說明 第la圖’係本發明半導體記憶裝置之一實施形態的結 線圓。 第lb圖為一序列®，顯示第ia圖之半導體記憶裝置之 動作· 第2ffl為一平面說明圖，顯示第1圖之存储單元部分之 構造例。 第3a〜d圊為第2圖之斷面說明面· 第4圖為一平面說明圖，顯示第1®之存儲單元部份之 其他構造例· 第5a〜5d圖為第4圓之斷面說明圈。 第6a〜6d圖》係顯示調査干擾特性時外加之波形例* 第7圖為一干擾特性圓，係顯示對於欲外加之脈衝次 數的干優特性。 第8圖，係顯示外加雙方向脈衝時之每正負一次之電 荷變化· 第9圖，係顯示將電壓外加於鐵電電容器時之對於外 加時間之電流變化。 第10圖為一干擾特性明，顯示對於欲外加之脈衝的脈 衝寬度之干擾特性β 第11圈為一千擾特性ffl，顯示對於欲外加之脈衝的大 本紙張尺度通用中國國家標牟（CNS ) A4規格（210X297公釐） (誚先閲讀背面之注意事項3艿本页) 訂 10 4 469 43 a? _ B7 五、發明説明（8) 小（振幅）之干擾特性。 第12a〜12b®為一等效電路，顯示本發明之半導體記 愧裝置之其他實施形態。 第i3a〜13b囷為一方法說明圚，顯示將鐵電記憶體 EFT排列成矩陣狀，藉三均分法來存取之方法* 第14圊，係鐵電記憶餿FET之一例的構造說明圈》 用以實施發明之最佳實施形態 其次，一面參照圖式一面說明使用本發明之一實施形 態即鐵電艟層之半導體記憶裝置之寫入方法及讀出方法， 使用本發明鐵電髏層之半導體記憶裝置之寫入方法及 讀出方法，係如第1圈之其一實施形態之一部分即四個存 儲單元Q1〜Q4部之電路說明圊及序列所示，當由柵極與 半導體層間具有鐵電《層之鐵電記愫體FET所成之存储單 元，例如於投置多數個或矩陣狀之半導體記憶裝置，選擇 存儲單元來寫入資料時，先外加跟其資料之寫入或讀出之 電壓相反方向之電壓之後，再外加寫入用或讀出用之電壓 為特徵者》即，由本發明者重復銳意檢討，例如藉電源電 壓之三均分法來窝入時，經由鐵電馥電容器之電荷董變化 ，調査因外加於非選擇單元之l/3Vcc的干擾電壓而引起之 非選擇單元之對於資料之彩響，結果如後述，發現了儘管 外加低電壓時，也會干擾鐵電電容器之電荷量，但其干擾 現象因外加反方向之干擾脈衝而可修復成原來之電荷量。 當根據其見識，進行寫入及/或讀出時，首先外加反方向 之電壓然後外加寫入或讀出之電壓，藉此可防止由干擾電 本紙乐尺度適扣中國a家標芈（CNS )六4規游< 210X297公釐） (誚先閱讀背面之注意事項再"艿本Η ) 訂 11 4469 43 A7 B7 好浐部中央ί;^Λ=;工消fr合竹；*印笨 五、發明説明（9) 壓所造成之資料之劣化。 其次，一面參照第1圊，_面藉由具體例進一步詳細 說明。於第la圓中，由四個鐵電記憶體FET所成之存儲單 元Q1〜Q4被排列成矩陣狀，其連結有向橫向排列的單元 之柵極同時，分別設有字線WL1、WL2，且，連結有向橫 向排列之源極同時，分別設有源線SL1、SL2 ;另外，連 結有向縱向排列之汲極同時，分別設有資料傳輸線DL1、 DL2，且，連結有縱向之單元的基板（半導體層），且，分 設有位元線BL1、BL2，以形成矩陣。 若於此矩陣之選擇Q1寫入“1”，首先將0外加於選擇 單元Q1之字線WL1，並將Vcc外力於位元線BL1 ;且，將2/3 • Vcc外加於成為非選择單元之字線WL2，並將1/3 . Vcc 外加於位元線BL2，寫入“0”（外加“1”之相反電壓）。接著 ，將Vcc外加於字線WL1同時將0外加於位元線BL1，且， 將1/3 . Vcc外加於成為非選擇單元之字線WL2同時，將2/3 • Vcc外加於位元線BL2，藉此將“1”寫入於存儲單元Q1。 反之，當將“0”寫入於存儲單元Q1時，首先與寫入“1”同樣 ，將Vcc外加於選擇單元Q1之字線WL1，同時將0外加於 位元線BL1 ;且，將1/3 · Vcc外加於成為非選擇單元之字 線WL2，同時將2/3 . Vcc外加於位元線BL2。接著將0外 加於字線WL2，同時將Vcc外加於位元線BL1而寫入“1” ； 分別將2/3 . Vcc外加於成為非選擇單元之字WL2，將1/3 • Vcc外加於位元線BL2 » 又，要進行選擇單元Q1之讀出時，將-V1(V1，係為 本移.¾尺度追用中SS家標率{ CNS ) A4*it格（2I0X297公釐） 12 {誚先閲讀背面之注意事項再功朽本玎) r. 訂 經濟部智慧財產局員工消費合作社印製 ) Ί，^ -u' 4 4 59 4 3 Γ ml ：;_ 五、發明說明（i〇) 4 了將寫入成“1”或“0”之單元的FET作成ON而需要的電壓， 且藉由FET之閎電壓之差及Si基板之雜質濃度等來決定之 值，從而藉著調整雜質注入量而可變化並調整FET之閾電 壓）外加於字線WL1，同時使位元線BL1及字線WL2變為〇 ，將-VSA(資料檢出用電壓）外加於資料傳輸DL1後，再將 VI外加於字線WL1，將0外加於位元線BL1及字線WL2，及 將VSA外加於資料傳輸線DL1，藉此來讀出選擇單元Q1之 資料。將此一連系之寫入及讀出之順序示於第1圖b。又， 於第lb圈，空攔處，係意味著為斷開或0V。 排列前述存儲單元之構造，可作成例如第2〜3圏所示之構 造。即，第2圊為其一例之平面圊；第3圖為其A-A線、第 B-B線、C-C線及D-D線之斷面囷；其係顯示鐵電記憶體 FET(存储單元Q1〜Q4)部分之圖。本例，係藉由一在半導 體基板挖深溝俾在其中埋入絕緣物來分離的深溝渠介質10 ，來進行各單元列之分離的例者。 本構造，係例如在P型或N型之半導體棊板1設有P型阱la ，並在阱la内分別形成有η型之汲極區域2、源極區域3,且 在其間之阱la上例如透過由ΡΖΤ系所成之鐵電體層4，設有 例如由多晶矽所成之栅極5( WL1、WL2 )。6為Locos氧 化膜；7、8、9各為層間絕緣膜；10為將阱la分離成各列的 深溝渠介質。第2圖之用Q2來表示之部分為一個存儲單元 ，其係如第2圓所示，分別連結向橫向排列的各單元之柵極 以設置字線WL1 、WL2 ，同樣連結向橫向排列的源極 區域3以設置源線SL1、SL2 ;且連結電接於向縱向排列 本紙張尺度適用中因國家標準（CNS)A4規格（210 * 297公« ) 13 — — — — —---i-l.ir 裝·！ —訂 --------.，線 <請先閱讀背面之注意事項再填寫本頁) d469 43 a? B7 五、發明説明（11) 的各單元之汲極區域2的第一金屬層11以分別設置資料傳 輸線DL1、DL2，藉此將存儲單元設成如第1圖之等效電 路圖所示一般之矩陣狀。又，位元線BL1、BL2，被設成 連接至阱la。 第4〜5圊，係構成本發明半導體記愫裝置之另外的構 造例圖；本構造係與2〜3圖所示者相同。本例，係例如於 丰導通基板1形造P型之阱16,在其阱16内形成η型之汲極 區域2，源極區域3 ;而該各阱16之間則被元件分離用之例 如LOCOS氡化膜15所分離著。而且，其阱16之間則被元 件分離用之例如LOCOS氧化膜15所分離著*而且，其阱16 成為位元線。其他之構造，係與第2〜3圊所示者相同，所 以附註同一符號，省略其說明。 此等之構造，雖說都是一種在半導體層上直接設置鐵 電體層，並在上面設有用做柵極之金屬的MFS構造之存儲 單元，但在鐵電《層與半導想層間存在8丨02或8丨031^4等之 其他絕緣膜之MFIS構造，或者，在其間更設有浮動栅極 之金屬層的MFMIS構造等也可；總而育之，只要用來構 成一在EET之栅極與半導髖層設有鐵電體層之鐵電記憶體 FET者，任何構造均可。 其次，說明有關外加於非選擇單元之1/3 · Vcc的影饗 之査證。此査證係藉著在前述之寫入或讀出前先外加反向 之電壓後進行通常之寫入或讀出，而成為可安全地保存資 料之根據者•即，使用300nm厚度之PZT電容器，將1/3 · Vcc之電壓外加於鐵電電容器以調查其轉換電荷量（向一定 本紙依尺度適州肀國國家搞準（CNS ) A4規格（2丨0X297公釐）

{"先閱锖背面之注意事項再谈巧本R J i^.

'1T 14 469 43 A7 B7 五、發明説明（l2) 方向外加電壓時倒轉極化方向時所產生的電荷量與不倒轉 極化方向時所產生之電荷量的差數）之變化，藉此來進行 該査證。 首先，向6a圖所示之負方向外加電源電壓Vcc，藉此 將膜向負方向極化後，外加如第6b囷所示之僅正方向（與 極化相反之方向）的同一方向之1/3 . Vcc脈衝一規定次數（η 次），其後外加如第6c圈所示之雙脈衝，進行了轉換電荷 量之測定。又，也進行：不外加前述第6b囷所示同一方向 之脈衝，而代之外加向如第6d圖所示之正負方向交替地變 化的± 1/3 . Vcc之雙方向脈衝時的，電荷量之測定。又， 干擾脈衝之脈衝寬度均用200ns，電源電壓Vcc則用5V及 3.3V(外加之電壓成為其之1/3)來進行•又，在雙方脈衝 之場合，分別在正方向及負方向作成一次脈衝之外加，並 每一循環作成二次脈衝。 第7圈，係將對於外加1/3 . Vcc(或±1/3 · Vcc)之脈衝 的次數η測定而得的轉換電荷量之絕對值，飨製於圖面之 圖表者。於第7圈，Α1係用3.3 V外加同一方向脈衝時結果 ;Α2係用3.3V外加雙向脈衝時之結果；Β1係用5V外加同 一方向脈衝時之結果；Β2係用5V外加雙向脈衝時之結果 。由第7圖可知，不綸電源電歷Vcc為5V或3.3V，均獲得 同樣之結果；外加同一方向脈衝時逐漸地減少轉換電荷量 ，而外加I03〜104次程度之脈衝時轉換電荷量則變成1/3以 下。換言之，這是表示若重覆對於一個存儲單元作用同一 方向之脈衝之存取時，其單元之資料有可能被消除。 本紙ift尺度適州中國國家標準（CNS ) Α4规格（210Χ297公釐） (請先閱讀背面之注意事項再填巧本頁) ^ 訂 15 4469 43 A7 __B7 五、發明説明（13 ) 一方面由囷可知，向正負方向交替地外加脈衝者（a2 、BO ’即使外加10*次以上之脈衝，轉換電荷量也幾乎未 有變化。本發明就是根據「即使外加非常多之脈衝t資料 也不會變化j之結果，來做者* 第8圖係顯示將電泺電壓vcc作為5V來調查「轉換電 荷量對於外加該雙向脈衝時之正負各一次的脈衝衝如變變 化」之結果•由第8圈顯示，Vcc為5V(外加電壓為1.67V) 時，如外加跟極化方向相反方向之干擾脈衝的話，轉換電 荷量則從30減至15左右。然而，可知藉著施加與極化方向 同一方向的脈衝，而恢復至大到原來之值*即，雖因外加 交替脈衝（雙向脈衝），而使存儲電荷量減少至某一定之值 ’但不會發生其以上之減少•只要其所減少之值為足以判 別單元之資料的電荷量，即可防止因干擾而失去資料之事 〇 經濟部中央橾準局貞工消費合作社印聚 (請先閱讀背面之注f項典填寫本頁) 又’如將此轉換電荷量之變化•用對於外加1/3 . Vcc 於電容器時之外加時間的電流密度（A/cm2)之變化來表示 的話，變成如第9圖所示者。於第9圖中，D為使極化方向 倒轉進行寫入時及其後之干擾脈衝被外加偶數次（n=2k)， 亦即外加其雙向脈衝跟極化方向同一方向之脈衝時之電流 值；E為其方向跟極化方向不同的干擾脈衝被外加奇數次 (n=21c+l)後之電流值；f為向跟極化方向同一之方向外加 電壓來進行窝入時之電流值。前述之轉換電荷量就是，用 來表示此D或E之電流值與F之電流值之差數的電荷量· 其次'為了麼低因一次之干擾脈衝而造成之干擾電荷 • In m

I 本紙張尺度適用中國國家標準（CNS ) Λ4规格（210X297公势） 16 A7 117 446943 五、發明説明（Μ) > 量之減少，而調查脈衝宽度之依存性及電源電壓Vcc之依 存性’檢討了最佳值e將其結果示於第10〜11圖β第1〇囷 ，係於電源電壓為3,3V時之Α及5V時之Β，外加一次之干 擾脈衝（跟極化方向相反之方向），藉此使脈衝寬度變化以 測定存儲電荷董減少多少•其結果，顢示可藉著拉長脈衝 寬度’而使減少變大•且，顯示Vcc=3.3V，脈衝寬度為1〇-7 秒以下時干擾（載荷量之減少）變成非常小。在實際之元件 ’由於可預料到脈衝寬度成為1(Γ7秒以下，所以可說不需 擔心因單脈衝而引起之大干擾。 又，第11圆，將極化方向之相反方向之電壓（干擾電 壓）分別外加於用1.5V使之向正方向及負方向極化之電容 器後*測定轉換電荷量者；就是改變干擾電壓之值來測定 者β藉由舆窝入之極化方向相反之方向脈衝來測定者為A ;而藉由同一方向胍衝來測定者為Β·又，脈衝寬度係用 500ns來進行•兩個電容器之轉換電容量之差數成為用來 檢出資料之電荷量•其結果顯示，干擾電壓為1.5V附近時 兩個電容器之轉換電荷董已反轉而無法檢出資料。為了保 持即使外加了 1/3 . Vcc之干擾脈衝也可充份檢出之電荷量 *最好將兩條線之交又電壓之大约2倍左右之電壓作為 Vcc ·但，此特性，由於依鐵電體之飽和特性和膜厚而變 化，所以其決定適於膜之Vcc，不如選擇適於Vcc之膜厚 、材料，較為妥當•在此次之檢討膜，以電源電壓為3.3V ，窝入脈衝寬度為100ns以下者最為適宜· 如此，若一定方向之干擾電壓之外加重復某次數以上

I 本紙张尺度適用中困國家梯準（CNS ) Μ说播（210X29?公# > <請先閲請背而之注意事項再填将本苡) -3 丁 經濟部中央捃隼局月工消費合作社印« 17 4469 43 趣濟部中央梯準局負工消f合作社印製 Λ7 B7____ 五、發明説明（〗5 ) 的話，寫入於非選擇單羌之資料有可能被擦除，而且此也 大大地依存於脈衝寬度和脈衝之大小。然而，如依本發明 ，由於經常交替地外加正方向及負方向之電壓，所以資料 之減少僅為由第一次之干攙電壓所引起之減少，其後之減 少即不會發生•其結果，在由第一次之干擾電壓所引起之 資料之減少不妨礙讀出之程度内，使電源電壓Vcc和窝入（ 讀出）速度、鐵電«材料和其膜厚成為最佳化，藉此使讀 出沒有任何之障礙，即使外加10*次之干援脈衝，也可經 常維持資料不被擦除。其結果，一面利用鐵電記憶體FET 一面構成一排列成矩陣狀之隨機存取記憶體。 依照前述之例，其雖是就寫入及讀出之兩方外加其寫 入或讀出之電壓之前，先外加反方向之電壓的例，但依半 導體裝置之種類，有時候寫入舆讀出之比率有極端之偏倚 ，在頻繁地進行之一方（寫入或讀出）連接選擇單元，藉其 選擇元件來轉換選擇單元與非選擇單元，而在頻度少之一 邊則不使用選擇單元而代之使用本發明之方法，藉此可減 少選擇元件之數一面使晶片面積變小一面重窝，在不降低 讀出速度下存取* 其次’一面參照圖式一面說明有關使用本發明之其他 實施形態亦即鐵電艘層之半導碰記憶裝置及其存取方法。 使用本發明之鐵電殖層的半導體記憶裝置，係如第12 圊中之其一實施形態的一部分之等效電路圖所示，由一在 柵極與半導體層之間具有鐵電想層之鐵電記憶體fet所成 ’例如包含有：設成矩陣狀之多數個（第12囷為4個）之存 本紙張尺度中8|财料（CNS > Λ桃彳ft ( 210X297公处） --- (鍺先閲讀背面之iif項再嗔寫本莨 .^ 訂 18 經濟部中央標準局员工消費合作社印聚 4469 43 Λ7 l，7___ 五、發明説明（16 ) 儲單元Q1〜Q4 ;可轉錄其存儲單元Q1〜Q4之資料的缓衝 單元：及一將存儲單元Q1〜Q4之資料轉錄於存儲單元20 ，且，將所轉錄之資料再度重窝於前述存儲單元Q1〜Q4 之緩衝電路30。即，本發明者一再銳意檢討後，藉鐵電電 容器之電容量之變化，調査由外加於非選擇單元之1/3. Vcc 干擾電壓所引起的非選擇單元之對於資料之影箏，結果如 後述，發現了雖然外加低電壓時，也因存儲單元之寫入及 讀出而所記憶之資料被干擾，但其干擾之現象卻依所外加 之電壓之大小及時間而產生一定之比例，定期地重窝（再 生）資料*藉此可在不破壞資料之狀態下再生資料。本發 明之特徵就是*根據其見識，設有緩衝單元20及可控制其 轉錄（transcription)及其重寫，俾可定期地再生其資料。 緩衝單元20，係如第12圖之例所示，與存儲單元之鐵 電記憶«FET相同之構造者，其可使用一在FET之柵極與 半導體層間具有鐵電體層之構造。然而，只要可記憶一定 之資料，使用其他構造者也可。此緩衝單元20,為了可在 矩陣之至少每線路進行再生，而宜與設成矩陣狀之存儲單 元之行或列平行地至少設置一線路* 緩衝電路30,係構成一從存儲單元轉錄資料至緩衝單 元及將所轉錄之資料再度寫入存儲單元之控制電路。如第 12圖之例所示，在存儲軍元之資料傳輸線DL與緩衝單元20 之柵極間，連接有由FET所成之第一選擇元件31;且，連 結向排列（分別連接至形成1線路的播接緩衝單元）的第一 選擇元件31之柵極以引出RL5 »而且，於緩衝單元20連接 本紙張尺度適用中S®家梂準（CNS >从似各< 210><297公尨） (婧先閲讀背面之注意事項4%巧本K) 訂 19 4469 43 A7 m 經濟部中央梯準局貝工消費合作社印聚 五、發明説明（17) 一由FET所成之第二選擇元件32之汲極（源極）；同樣連接 向橫向排列之第二選擇元件之源極（汲極）以作為RL3引出 ，且同樣地連結柵極以作為RL4引出；另，連結緩衝單元 20之源極以作為RL1引出，並連結緩衝單元20之基板以作 為RX2弓|出；緩衡單元20之沒極貝ij透過變壓器33連接至存 儲單元之位元線BL。 排列此等存儲單元之構造，例如，可構成跟前述第2 〜3圖所示之構造同一之構造•又，與前述情況一樣，也 可構成如第4〜5圖所示之構造* 此等存儲單元之搆造，係與前述之情況一樣，除了作 成在半導體層上直接設有鐵電艘層，在其上設有一用做柵 極之MFS構造以外，也可作成將Si02或Si3N4等之其他絕 緣膜介於鐵電《層與半導《問之MFIS構造，或在其間更 設有浮動栅極之金屬層的MFMIS構造，總而言之，只要 構成一在FET之栅極與半導體間設有鐵電體層之鐵電記憶 體FET者，任何構造均可。 有關外加於非選擇單元之1/3 · Vcc的影響之查證， 係與前述之情況（第6圈、第7圖、第11圊）相同，所以省略 其記載•該査證，係設置緩衝單元及緩衝電路來再生資料 ，藉此成為可在不破壞資料之狀態下加以保存之根據。 如前所述，發現了，若一定方向之干擾電壓之外加重 覆某次數以上的話，寫入非選擇單元之資料有可能被擦除 之虞，而且此又是大大地依存於脈衝寬度和脈衝之大小， 且將電源電壓Vcc和寫入（讀出）速度度·鐵電體材料和膜 (婧先閱讀背面之注意事項存¾¾'本K) 訂 本紙張尺度適用中®困家榡準·（ CNS > Λ4規格（2IOX297公;ίί ) 20 經濟部中央標準局只工消#合作社印s 4 46 9 4 3 ΑΊ f}7 五、發明説明（18) 厚加以最佳化，藉此減低由干擾脈衝所引起之電荷量之減 少。根據此見識，如前所述，每一定次數（例如1000次左 右）之寫入即再生，藉此可經常維持資料不被擦除，一面 利用鐵電記憶體FET，一面構成一排列成矩陣狀之隨機存 取記憶體》 其次，一面參照第12圊所示之本發明半導體記憶裝置 之一實施形態的電路圈，一面說明用來再生其資料之存取 方法。首先*將“0”寫入於緩衝電路30内之緩衝單元内來 初始化。就其順序而言，於RL4添加Vcc，進而將第二選 擇單元32接通，接著接地RL3，將Vcc外加於RL2。在此 作業下，緩衝電路内之鐵電記憶體FET(緩衝單元20)被寫 入所有資料“〇” *其次，將存儲單元之資料轉錄於緩衝單 元20 ·就順序而言，將Vcc外加於RL5以接地R14，藉此將 第一選擇元件31作成接通，選擇_連繫於緩衝單元20之柵 極的線路•接著，將VI外加於用來進行轉錄的存儲單元 列之字線WLI，以接地位元線BL。VI係為了接通一接連 WL且窝入有“1”之存儲單元的FET，而需要的電壓者；其 係藉FET之閻電壓差數及Si基板之雜質等來決定之值；其 可藉著調整雜質注入量，而改變調整FET之閾電壓。當將 Vcc外加於SL1時，僅只FET成為ON(接通）之單元的DL， 電位變為Vcc，因而在緩衝單元之柵極外加Vcc，寫入資 料“I” · 接著，將存儲在緩衝單元20之資料重寫於存儲單元》 首先，進行存儲單元之初始化。將Vcc外加於WLI並接地 本紙張尺度適用中困國家標準（CNS ) Λ4規格（2丨0X297公势） (請先閱讀背面之注意事項再填巧本頁) .^ 卜訂 21 經濟部中央橾率局员工消費合作社印製 Λ469 43 A7 1>7 五、發明説明（19) BL1，BL2 ,藉此將“1”寫入於接連至WL1之存儲單元》接 著將緩衝單元之資料轉錄於存儲單元。就順序而言，在RL4 外加Vcc ’將RL5接地，藉此使第一選擇元件31成為〇FF( 斷開）、使第二選擇元件33成為ON(接通）。當在RL1外加 小於Vcc之電壓Vrw時，在變壓器33則外加0或Vrw之電壓 。在變壓器33之部分’將0變換為Vcc，並將Vrw變換為1/3 * Vcc·若跟在第10圊之資料之寫入時同時設定WL1、 WL2的話，原來之資料則被寫入於存儲單元〇將此資料之 轉錄及重寫之一連的序列示於第12圊b* 此重寫序列之間隔之設定可為兩種。將在寫入有資料 之單元向其相反方向外加1/3 . Vcc之干擾電壓時消除資料 (成為無法檢出）之時間，設為te»將_次之寫入時需要的 干援脈衝之寬度投為tw的話，在n=te/tw次之寫入時，有 可能出現資料被消除之事態•因此，為了不使資料消滅， 藉計數器來計數次數，在進行η次之窝入前實行重寫順序 ❶此時’在讀出時也會一點一點地發生資料之消滅，因此 宜將讀出次數也換算為窝入次數（由於外加電壓低於寫入 時’所以與其電壓成比例地減少干擾），同樣地計數β 資料之再生定時之另一個方法，係於te以下之周期每 於一定時間藉計時器來實行重寫礪序的話，資料之消滅則 不會發生•即，只要窝入及讀出之頻度對於半導體記憶裝 置之使用時間大致成一定，即可藉計時器來計數半導體記 憶裝置之使用時間，藉此來撐握資料被擦除之時期，可在 其時期前進行再生。 本紙張尺度適用中國國家榡準（CNS > ΛΟ见格（2I0X297必兑> (婧先閱讀背而之注$項再)4转本頁) 卜訂 22 經漪部中央梯準局貞工消費合作社印製 4469 43 Λ7 ΙΪ7 五、發明説明（2〇) 究竟採用此等方法之那一個才好，乃依其半導體記憶 裝置之使用環境而定，或者依寫入及讀出之頻度比例而決 定•又，若在寫入及讀出t只一方之使用頻度非常大時， 將其頻度多的一方之選擇元件設置一個，以便完全不外加 千擾電壓也可，如此做的話，幾乎不進行再生也可保存資 料* 此重寫用緩衝電路只在一個之行或列設置一個就可， 所以晶片面積不會增大。因此，幾乎不需要增大晶片面積 ，可用小型單元長期間保持資料《而且，不需要經常再生 ，随使用頻度而再生就可，所以再生之時間處理速度幾乎 不會延遲。再者，當不使用而將電源作成斷開之狀態時， 鐵電艘層之資料則一如原樣地被保持著，所以不使用時， 完全不需要再生資料* 如依本發明，於排列鐵電記憶體EFT成矩陣狀之半導 饉記憶裝置，在寫入時及/或讀出時即使因千擾電壓之於 非選擇單元，資料也不會消滅。因此，本來為了防止完全 之干擾而需要用來窝入及讀出之兩個選擇單元，卻可免除 選擇元件，或減少，從而可獲得使用小單元面積的1FET/1 單元小型鐵電記憶艎FET之不變性半導體記憶裝置。 如依本發明，僅以對應於使用頻度之一定比例再生資 料，即使沒有選擇元件也可在不破壞資料之狀態下進行寫 入及讀出·其結果，可將鐵電記憶體FET排列成矩陣狀藉 此使1FET/1單元之半導體記憶裝置實用化，且可用小型 之晶片來實現，電源即使成為OFF(斷開）也可保持資料之 本紙張尺度適用中國國家榡準（CNS ) Λ4坭梢（210X297公你> (請先閱讀背而之注f項再填艿本頁) f.

•1T 23 4469 43 A7 H7 五、發明説明（21 ) 不變半導體記憶裝置》 又*再生之定時，可藉所使用之鐵電體之性質（厚度 和介電特性等）、及使用條件（電源電壓、脈衝寬度等）， 來預期；藉著設置計數器或計時器等，而可確實地掌握其 再生之定時：可在不破壞資料之狀態下維持資料。 於上述之說明中，雖以較佳之實施形態來說明本發明 ，但各用語並非為限定而使用，而是為說明而使用者。在 不选離本發明之範圍及精神、以及添附之申請專利範圍的 範圍内，應可予以變更· (諳先M讀t而之注意事項再填巧本K ) --11 M濟部中央標準局負工消f合作社印ii 本紙張尺度通用中國國家橾举（CNS > Λ4说格（2I0X 297公Jf ) 24 4469 43 Λ7 Η 7 五、發明説明（22 ) 元件標號對照 1...半導趙基板 20…緩衝電路 la，lb…胖 30…緩衝電路 2... η型汲極區域 31…第一選擇元件 3...源極區域 32...第二選擇元件 4...鐵電體層 33…變壓器 5...汲極 BL1，BL2.”位元線 6，15…LOCOS氧化膜 DL1，DL2…資料傳輸線 7,8,9...層間絕緣膜 Q1〜Q4…存儲單元 10...深溝絕緣 SL1，SL2…源線 11…第一金屬層 WL1,WL2...字線 經濟部中央橾準局貝工消費合作社印聚 本紙張尺度適用中國國家樣準（CNS ) Α*»規格（2丨0><297公釐） ^ 4β (請先閱讀背面之注意事項再.填寫本頁)

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Claims (1)

1. 4469 43 A8 B8 C8 D8 經濟部中央揉率局更工消费合作社印«. 六、申請專利範圍 1. 一種半導體記傀裝置之签入方法，其係包含有存儲單 元的半導體記憶裝置之寫入方法，該存儲單元係由一 在柵極與半導體層間具有鐵電體層之鐵電記憶體FET 所成；其特徵在於： 當將資料寫入於前述存错單元時，先外加跟該資 料之寫入電壓相反方向之電壓後，再外加前述寫入用 之電壓。 2. 如申請專利範圍第1項所述之寫入方法，其特徵為： 使用一將電源電壓三均分以外加於各線路之三均 分法’向前述存儲單元外加寫入時之電壓；將電诔電 壓外加於選择單元’並將電泺電壓之±1/3電壓外加於 非選擇單元· 3. 如申請專利範困第1項或第2項所述之半導體記憶裝置 之寫入方法，其特徵為： 將由鐵電記憶體FET所成之單元，多數個排列成 矩陣狀；連結向行或列方向排列之各單元之栅極以形 成字線；連結向列方向排列之各單元的泺極以形成源 線；連結向列或行方向排列之各單元之汲極以形成資 料傳輸線；連結向列或行方向排列之各單元的半導體 層以形成位元線，藉此構成前述半導體記憶裝置；在 前述字線與位元線問外加電壓，藉此進行寫入。 4. 一種半導《記憶裝置之讀出方法，其係包含有存儲單 元的半導逋記憶裝置之讀出方法，該存儲單元係由一 在栅極與半導體層問具有鐵電體層之鐵電記憶體FET (請先《讀背面之注意Ϋ項再f本頁) Γ 本紙张尺度逋用中困两家揉準（CNS M4規格（210X297公釐） 26 A8 BS C8 Q8 ~、申請專利範圍 所成；其特徵在於： 當讀出前述存儲單元之資料時，先外加跟該資料之 出電壓相反方向之電壓後，再外加前述讀出用之電壓。 5. —種使用鐵電體層之半導體記億裝置，包含有： 存儲單元，係由一在柵極與半導體層間具有鐵電 體層之鐵電記憶體FET所成； 緩衝單元，係可轉錄該存儲單元之資料；及 緩衝電路，係將前述存儲單元之資料轉錄於前述 緩衝單元，且，將該所轉錄之資料再度重寫於前述存 儲單元。 6·如申請專利範圍第5項所述之半導體記愧裝置，其特徵 在於： 前述存儲單元係設置多數個成矩陣狀；前述緩衝 單元係由可轉錄前述存儲單元之行或列之至少一線路 的存赌單元資料之單元列所成；前述煖衝電路為一可 將前述存错單元之至少一線路之資料總括起來轉錄， 且，重寫之電路。 經濟部中央揉準局員工消費合作社印裝 (請先閲讀背面之注意事項再填莴本頁) 7·如申請專利範圍第5項或第6項所述之半導體記憶裝置 ，其特徵在於： 前述緩衝單元，係由一在柵極與半導體層間具有 鐵電體層之鐵電記憶體FET所成》 8.如申請專利範園第7項所述之半導體記憶裝置，其特徵 在於： 前述緩衝電路，係包含有：第一選擇元件，其係 本纸張尺Λ通用中國國家搞率（CNS ) A4it格·（ 210X297公釐） 27 Λ469 43 A8 B3 C8 D8 六、申請專利範圍 連接於前述柵極與前述存儲單元之資料傳輪線間藉以 控制前述存儲單元之轉錄；第二選擇元件，其係用以 控制一連接於前述緩衝單元之柵極側的前述緩衝單元 之資料讀出；及變壓器，其係用以變換前述緩衝單元 之讀出資料的電壓並連接至用來連結前述存储單元之 基板的位元線* 9· 一種具有鐵電體層之半導I*記憶裝置的查年方法，其 係備有一由在柵極舆半導艎層間‘有鐵電艘層之鐵電 記憶«ΓΕΤ所成之存储單元，及一可轉錄該存鍺單元 的資料之緩衝單元的，半導體記憶裝置之存取方法者 ;其特微在於： 將前述存儲單元之資料一旦轉錄於前述緩衝單元 ’且，將所轉錄之前述資料再度重寫於前述存儲單元 ’藉此再生前述存储單元之資料》 10,如申請專利範团第9項所述之存取方法，其特徵在於： 按照用於該存儲單元之纸電髏層的資料之預先所 掌握的干擾特性，每隔一定之存儲時間即進行前述存 伸單元之資料之再生》 11_如申請專利範圍第9項所述之存取方法，其特徵在於： 對於該存儲單元之寫入及/或讀出之次數每達一定 次數即進行前述存储單元之資料之再生。 12.如申锖專利範圍第u項所述之存取方法，其特徵在於 « 藉計數器來計數前述；入及/或讀出之次數》 本紙張尺度逍用中两國家榇準（CNS > Μ规格（2丨0χ297公釐） (請先聞讀背面之注$項再填寫本頁) ,ιτ 經濟部中央標準局属工消費合作社印製 28