JPH0677434A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0677434A JPH0677434A JP4252326A JP25232692A JPH0677434A JP H0677434 A JPH0677434 A JP H0677434A JP 4252326 A JP4252326 A JP 4252326A JP 25232692 A JP25232692 A JP 25232692A JP H0677434 A JPH0677434 A JP H0677434A
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- semiconductor memory
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- circuit
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
Abstract
(57)【要約】 （修正有）
【目的】 高集積化を図りつつ、非選択の強誘電体キャ
パシタに対するストレスを軽減させ、あるいは動作の安
定化を実現した半導体記憶装置を提供する。 【構成】 第１のアドレス選択線に制御端子が接続され
たスイッチ素子の一端側に共通に一方の電極が接続され
た複数からなる強誘電体キャパシタを設け、その他方の
電極に第２のアドレス選択線を接続して単位記憶回路を
構成し、第１のアドレス選択線によりスイッチ素子がオ
ン状態にされたときには第２のアドレス選択線の１つを
選択状態にして強誘電体キャパシタに分極が生じるよう
な電圧を与え、残りのアドレス選択線に強誘電体キャパ
シタに加わる電圧が選択された強誘電体キャパシタに加
わる電圧のほぼ半分になるような非選択電位にし、第１
のアドレス選択線よりスイッチ素子がオフ状態にされた
ときには第２のアドレス選択線には強誘電体キャパシタ
に加わる電圧がほぼ零になるような非選択電位を与え
る。
パシタに対するストレスを軽減させ、あるいは動作の安
定化を実現した半導体記憶装置を提供する。 【構成】 第１のアドレス選択線に制御端子が接続され
たスイッチ素子の一端側に共通に一方の電極が接続され
た複数からなる強誘電体キャパシタを設け、その他方の
電極に第２のアドレス選択線を接続して単位記憶回路を
構成し、第１のアドレス選択線によりスイッチ素子がオ
ン状態にされたときには第２のアドレス選択線の１つを
選択状態にして強誘電体キャパシタに分極が生じるよう
な電圧を与え、残りのアドレス選択線に強誘電体キャパ
シタに加わる電圧が選択された強誘電体キャパシタに加
わる電圧のほぼ半分になるような非選択電位にし、第１
のアドレス選択線よりスイッチ素子がオフ状態にされた
ときには第２のアドレス選択線には強誘電体キャパシタ
に加わる電圧がほぼ零になるような非選択電位を与え
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に強誘電体キャパシタを用いたものに利用して有
効な技術に関するものである。
し、特に強誘電体キャパシタを用いたものに利用して有
効な技術に関するものである。
【０００２】
【従来の技術】高集積化等のために１つのスイッチ素子
に対して複数個の強誘電体キャパシタ（コンデンサ）を
設けた半導体装置に関して、特開平４−９０１８９号公
報がある。また、強誘電体キャパシタを記憶素子として
用いた例としては、特開昭６３−２０１９９８号公報、
特開平３−３６７６３号公報がある。
に対して複数個の強誘電体キャパシタ（コンデンサ）を
設けた半導体装置に関して、特開平４−９０１８９号公
報がある。また、強誘電体キャパシタを記憶素子として
用いた例としては、特開昭６３−２０１９９８号公報、
特開平３−３６７６３号公報がある。
【０００３】
【発明が解決しようとする課題】本願発明者にあって
は、上記のような１つのスイッチ素子に対して複数個の
強誘電体キャパシタを設けた場合に必然的に生じる非選
択の強誘電体キャパシタに対するストレス、実際上の書
き込み／読み出し動作に伴う回路構成やレイアウト等に
おいて解説しなければならない種々の諸問題のあること
を見い出した。
は、上記のような１つのスイッチ素子に対して複数個の
強誘電体キャパシタを設けた場合に必然的に生じる非選
択の強誘電体キャパシタに対するストレス、実際上の書
き込み／読み出し動作に伴う回路構成やレイアウト等に
おいて解説しなければならない種々の諸問題のあること
を見い出した。
【０００４】この発明の目的は、高集積化を図りつつ、
非選択の強誘電体キャパシタに対するストレスを軽減さ
せた半導体記憶装置を提供することにある。この発明の
他の目的は、高集積化を図りつつ、動作の安定化を実現
した半導体記憶装置を提供することにある。この発明の
他の目的は、高集積化を図りつつ、製造プロセスに対す
る特性の安定化を実現した半導体記憶装置を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。
非選択の強誘電体キャパシタに対するストレスを軽減さ
せた半導体記憶装置を提供することにある。この発明の
他の目的は、高集積化を図りつつ、動作の安定化を実現
した半導体記憶装置を提供することにある。この発明の
他の目的は、高集積化を図りつつ、製造プロセスに対す
る特性の安定化を実現した半導体記憶装置を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面から明らか
になるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１のアドレス選択線に制
御端子が接続されたスイッチ素子と、このスイッチ素子
の一端側に共通に一方の電極が接続された複数からなる
強誘電体キャパシタの他方の電極に第２のアドレス選択
線を接続して単位記憶回路を構成し、第１のアドレス選
択線が選択状態にされてスイッチ素子がオン状態にされ
たときには複数からなる第２のアドレス選択線の１つを
選択状態にして強誘電体キャパシタに分極が生じるよう
な電圧を与え、残りのアドレス選択線に強誘電体キャパ
シタに加わる電圧が選択された強誘電体キャパシタに加
わる電圧のほぼ半分になるような非選択電位にし、第１
のアドレス選択線が非選択状態にされてスイッチ素子が
オフ状態にされたときには複数からなる第２のアドレス
選択線には強誘電体キャパシタに加わる電圧がほぼ零に
なるような非選択電位を与える。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１のアドレス選択線に制
御端子が接続されたスイッチ素子と、このスイッチ素子
の一端側に共通に一方の電極が接続された複数からなる
強誘電体キャパシタの他方の電極に第２のアドレス選択
線を接続して単位記憶回路を構成し、第１のアドレス選
択線が選択状態にされてスイッチ素子がオン状態にされ
たときには複数からなる第２のアドレス選択線の１つを
選択状態にして強誘電体キャパシタに分極が生じるよう
な電圧を与え、残りのアドレス選択線に強誘電体キャパ
シタに加わる電圧が選択された強誘電体キャパシタに加
わる電圧のほぼ半分になるような非選択電位にし、第１
のアドレス選択線が非選択状態にされてスイッチ素子が
オフ状態にされたときには複数からなる第２のアドレス
選択線には強誘電体キャパシタに加わる電圧がほぼ零に
なるような非選択電位を与える。
【０００６】上記単位記憶回路をマトリックス配置し、
第１のアドレス選択線及び第２のアドレス選択線はＸ系
のアドレスを割り当て、信号線にはＹ系のアドレスが割
り当てるとともに、上記複数かならる信号線には、一対
のスイッチ素子がそれぞれ設けられ、選択された１つの
信号線には一方のスイッチ素子を介して共通の信号線に
接続されて選択電圧が印加され、残りの非選択の信号線
には他方のスイッチ素子を介して選択電圧のほぼ半分の
電圧が与える。
第１のアドレス選択線及び第２のアドレス選択線はＸ系
のアドレスを割り当て、信号線にはＹ系のアドレスが割
り当てるとともに、上記複数かならる信号線には、一対
のスイッチ素子がそれぞれ設けられ、選択された１つの
信号線には一方のスイッチ素子を介して共通の信号線に
接続されて選択電圧が印加され、残りの非選択の信号線
には他方のスイッチ素子を介して選択電圧のほぼ半分の
電圧が与える。
【０００７】上記単位記憶回路は、複数個により１つの
記憶ブロックが構成されてなり、この記憶ブロックの単
位でメモリアクセスを行う。
記憶ブロックが構成されてなり、この記憶ブロックの単
位でメモリアクセスを行う。
【０００８】上記記憶ブロックは、それに設けられる強
誘電体キャパシタに対して一方に分極が生じるような初
期化がなされ、それを基準にしてデータの書き込みは分
極を反転させるようなデータに対応してのみ実際の書き
込み動作を行う。
誘電体キャパシタに対して一方に分極が生じるような初
期化がなされ、それを基準にしてデータの書き込みは分
極を反転させるようなデータに対応してのみ実際の書き
込み動作を行う。
【０００９】上記記憶ブロックには、書き換え回数を記
憶するカウンタ回路が設け、強誘電体の書き換え疲労を
回復させる強制リフレッシュ処理の判定に用いる。
憶するカウンタ回路が設け、強誘電体の書き換え疲労を
回復させる強制リフレッシュ処理の判定に用いる。
【００１０】上記記憶ブロックに対するデータの入出力
は、データラッチ又はシフトレジスタからなるバッファ
メモリを介して行う。
は、データラッチ又はシフトレジスタからなるバッファ
メモリを介して行う。
【００１１】上記初期化された分極の方向に対して反転
させる書き込み動作のときにセンスアンプを動作させ
て、そのセンス信号量が所定レベルに達しないときには
再度書き込み動作が行われるようにする。
させる書き込み動作のときにセンスアンプを動作させ
て、そのセンス信号量が所定レベルに達しないときには
再度書き込み動作が行われるようにする。
【００１２】１つのスイッチ素子と１つの強誘電体キャ
パシタからなるメモリセルを持つメモリセルアレイ部が
併設させて設けられ、このメモリセルは、強誘電体キャ
パシタには分極が生じない程度の電圧が供給されること
によりダイナミック型メモリセルとして動作させる。
パシタからなるメモリセルを持つメモリセルアレイ部が
併設させて設けられ、このメモリセルは、強誘電体キャ
パシタには分極が生じない程度の電圧が供給されること
によりダイナミック型メモリセルとして動作させる。
【００１３】上記強誘電体キャパシタは、１つのスイッ
チに対応したものが同一の層間絶縁膜上に並んで配置さ
れ、スイッチ素子に接続される配線と一体的に構成され
る一方の電極に対して、第２アドレス選択線と一体的に
構成される他方の電極とが強誘電体層を介して直交させ
る。
チに対応したものが同一の層間絶縁膜上に並んで配置さ
れ、スイッチ素子に接続される配線と一体的に構成され
る一方の電極に対して、第２アドレス選択線と一体的に
構成される他方の電極とが強誘電体層を介して直交させ
る。
【００１４】
【作用】上記した手段によれば、非選択のスイッチ素子
に対応した単位記憶回路の強誘電体キャパシタには電圧
が加わらないからこれら誘電体キャパシタに対するスト
レスを大幅に低減できる。ブロック単位でのメモリアク
セスを行うようにすることより、個々の誘電体キャパシ
タがランダムにアクセスされる場合に比べて非選択の強
誘電体キャパシタを疲労させる印加電圧の回数を大幅に
減らすことができる。半導体記憶装置の外部に対してバ
ッファメモリを介してデータの入出力を行うようにする
ことにより、見かけ上のメモリアクセスを高速に行うよ
うにすることができる。
に対応した単位記憶回路の強誘電体キャパシタには電圧
が加わらないからこれら誘電体キャパシタに対するスト
レスを大幅に低減できる。ブロック単位でのメモリアク
セスを行うようにすることより、個々の誘電体キャパシ
タがランダムにアクセスされる場合に比べて非選択の強
誘電体キャパシタを疲労させる印加電圧の回数を大幅に
減らすことができる。半導体記憶装置の外部に対してバ
ッファメモリを介してデータの入出力を行うようにする
ことにより、見かけ上のメモリアクセスを高速に行うよ
うにすることができる。
【００１５】上記した手段によれば、記憶ブロックの書
き換え回数をカウンタ回路に記憶させ、一定回数に達す
ると強制リフレッシュ処理を行うことにより強誘電体疲
労回復を行わせることができるから安定した情報記憶を
行わせることができる。
き換え回数をカウンタ回路に記憶させ、一定回数に達す
ると強制リフレッシュ処理を行うことにより強誘電体疲
労回復を行わせることができるから安定した情報記憶を
行わせることができる。
【００１６】上記した手段によれば、書き込み動作にお
いてセンスアンプを動作させることよりベリファイを行
うことができ、その結果により再度書き込み動作を行う
ようにすることにより、安定した書き込み動作を実施す
ることができる。
いてセンスアンプを動作させることよりベリファイを行
うことができ、その結果により再度書き込み動作を行う
ようにすることにより、安定した書き込み動作を実施す
ることができる。
【００１７】上記した手段によれば、強誘電体をダイナ
ミック型メモリセルに利用し、一時的なデータの保持に
はダイナミック型メモリセルを用いるようにするような
使い分けによって高速アクセス化を図ることができる。
ミック型メモリセルに利用し、一時的なデータの保持に
はダイナミック型メモリセルを用いるようにするような
使い分けによって高速アクセス化を図ることができる。
【００１８】上記した手段によれば、１つのスイッチ素
子に対して複数個設けられる強誘電体キャパシタを横方
向に並べて配置することにより、縦積みにする場合に比
べてプロセスの簡素化が図られるとともに多層化プロセ
スによる特性劣化や相対的な特性のバラツキを低減する
ことができる。
子に対して複数個設けられる強誘電体キャパシタを横方
向に並べて配置することにより、縦積みにする場合に比
べてプロセスの簡素化が図られるとともに多層化プロセ
スによる特性劣化や相対的な特性のバラツキを低減する
ことができる。
【００１９】
【実施例】図１には、この発明に係る半導体記憶装置の
一実施例のブロック図が示されている。同図の各回路ブ
ロック及び回路素子は、公知の半導体集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板上
において形成される。また、本願では、ＭＯＳＦＥＴ
は、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）
の意味で用いている。
一実施例のブロック図が示されている。同図の各回路ブ
ロック及び回路素子は、公知の半導体集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板上
において形成される。また、本願では、ＭＯＳＦＥＴ
は、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）
の意味で用いている。
【００２０】この実施例の半導体記憶装置は、８ビット
の単位でデータの書き込み／読み出し動作を行うものと
される。メモリアレイ部は、代表として２×８個のメモ
リブロックが設けられる。すなわち、横方向に８個のメ
モリブロックが設けられ、縦方向に２個のメモリブロッ
クが設けられる。上記横方向に配置される８個のメモリ
ブロックは、８個のデータ端子ＤＩＯ−０ないしＤＩＯ
−７に対応して設けられる。同図では、そのうちの４個
のメモリブロックが代表として例示的に示されている。
の単位でデータの書き込み／読み出し動作を行うものと
される。メモリアレイ部は、代表として２×８個のメモ
リブロックが設けられる。すなわち、横方向に８個のメ
モリブロックが設けられ、縦方向に２個のメモリブロッ
クが設けられる。上記横方向に配置される８個のメモリ
ブロックは、８個のデータ端子ＤＩＯ−０ないしＤＩＯ
−７に対応して設けられる。同図では、そのうちの４個
のメモリブロックが代表として例示的に示されている。
【００２１】１つのメモリブロック（１，０）における
単位記憶回路の具体的回路が代表として例示的に示され
ている。単位記憶回路は、１つのスイッチＭＯＳＦＥＴ
Ｑ１と、それに対して複数個設けられた強誘電体キャパ
シタから構成される。スイッチＭＯＳＦＥＴＱ１の一方
の電極は、信号線としてのデータ線（ビット線又はディ
ジット線）に接続され、他方の電極は強誘電体キャパシ
タの一方の電極に共通に接続される。１つのメモリブロ
ック内には、Ｄ０〜Ｄ７のような複数のデータ線が設け
られ、上記データ線Ｄ０と同様に他のデータ線Ｄ１〜Ｄ
７にもそれぞれに対応して１つのスイッチＭＯＳＦＥＴ
Ｑ２，Ｑ３等が設けられる。
単位記憶回路の具体的回路が代表として例示的に示され
ている。単位記憶回路は、１つのスイッチＭＯＳＦＥＴ
Ｑ１と、それに対して複数個設けられた強誘電体キャパ
シタから構成される。スイッチＭＯＳＦＥＴＱ１の一方
の電極は、信号線としてのデータ線（ビット線又はディ
ジット線）に接続され、他方の電極は強誘電体キャパシ
タの一方の電極に共通に接続される。１つのメモリブロ
ック内には、Ｄ０〜Ｄ７のような複数のデータ線が設け
られ、上記データ線Ｄ０と同様に他のデータ線Ｄ１〜Ｄ
７にもそれぞれに対応して１つのスイッチＭＯＳＦＥＴ
Ｑ２，Ｑ３等が設けられる。
【００２２】スイッチＭＯＳＦＥＴＱ１〜Ｑ３のゲート
は、ブロック選択用の第１ワード線ＷＢ１に接続され
る。上記強誘電体キャパシタの他方の電極には、上記第
１ワード線と平行に延長される第２ワード線Ｗ１０〜Ｗ
１７に接続される。
は、ブロック選択用の第１ワード線ＷＢ１に接続され
る。上記強誘電体キャパシタの他方の電極には、上記第
１ワード線と平行に延長される第２ワード線Ｗ１０〜Ｗ
１７に接続される。
【００２３】縦方向に並んで配置されるメモリブロック
（０，０）と（１，０）に対してデータ線Ｄ０〜Ｄ７が
共通に設けられる。これらのデータ線Ｄ０〜Ｄ７は、Ｙ
セレクト０を介して書き込み／読み出し回路ＷＲＣ０に
接続される。
（０，０）と（１，０）に対してデータ線Ｄ０〜Ｄ７が
共通に設けられる。これらのデータ線Ｄ０〜Ｄ７は、Ｙ
セレクト０を介して書き込み／読み出し回路ＷＲＣ０に
接続される。
【００２４】Ｙセレクト０は、代表として具体的回路が
示されているように、１つのデータ線Ｄ０に対して選択
用のスイッチＭＯＳＦＥＴＱ５と非選択用のスイッチＭ
ＯＳＦＥＴＱ４からなる一対のスイッチ素子が設けられ
る。同様に、代表として例示的に示されている他データ
線Ｄ１とＤ７に対しても、非選択用と選択用のスイッチ
ＭＯＳＦＥＴＱ６，Ｑ７とＱ８，Ｑ９が設けられる。選
択用のスイッチＭＯＳＦＥＴＱ５，Ｑ７及びＱ９は、対
応するデータ線を共通データ線に接続する。この共通デ
ータ線には、上記書き込み／読み出し回路ＷＲＣ０が設
けられる。非選択用のスイッチＭＯＳＦＥＴＱ４，Ｑ６
及びＱ８は、対応するデータ線に対して書き込み（読み
出し）電圧Ｖｏの半分の電圧Ｖｏ／２を供給する。
示されているように、１つのデータ線Ｄ０に対して選択
用のスイッチＭＯＳＦＥＴＱ５と非選択用のスイッチＭ
ＯＳＦＥＴＱ４からなる一対のスイッチ素子が設けられ
る。同様に、代表として例示的に示されている他データ
線Ｄ１とＤ７に対しても、非選択用と選択用のスイッチ
ＭＯＳＦＥＴＱ６，Ｑ７とＱ８，Ｑ９が設けられる。選
択用のスイッチＭＯＳＦＥＴＱ５，Ｑ７及びＱ９は、対
応するデータ線を共通データ線に接続する。この共通デ
ータ線には、上記書き込み／読み出し回路ＷＲＣ０が設
けられる。非選択用のスイッチＭＯＳＦＥＴＱ４，Ｑ６
及びＱ８は、対応するデータ線に対して書き込み（読み
出し）電圧Ｖｏの半分の電圧Ｖｏ／２を供給する。
【００２５】残り７個のデータ線端子Ｄ１〜Ｄ７に対応
して、上記同様な構成のＹセレクトと書き込み／読み出
し回路が設けられる。同図には、データ端子ＤＩＯ−７
に対応したＹセレクト７及び書き込み／読み出し回路Ｗ
ＲＣ７が代表として示されている。書き込み系の回路
は、データ入力バッファＤＩＢと、データインラッチＤ
ＩＬ及び書き込みアンプＷＡであり、読み出し系の回路
は、センスアンプＳＡと、データアウトラッチＤＯＬ及
びデータ出力バッファＤＯＢである。データアウトラッ
チＤＯＬからデータインラッチＤＩＬに供給されるデー
タは、後述するような破壊読み出しによる再書き込みの
ためのものである。ＭＯＳＦＥＴＱ０は、タイミング信
号φにより上記センスアンプＳＡの入力と書き込みアン
プＷＡの出力が接続される共通データ線に回路の接地電
位を与えるスイッチＭＯＳＦＥＴである。
して、上記同様な構成のＹセレクトと書き込み／読み出
し回路が設けられる。同図には、データ端子ＤＩＯ−７
に対応したＹセレクト７及び書き込み／読み出し回路Ｗ
ＲＣ７が代表として示されている。書き込み系の回路
は、データ入力バッファＤＩＢと、データインラッチＤ
ＩＬ及び書き込みアンプＷＡであり、読み出し系の回路
は、センスアンプＳＡと、データアウトラッチＤＯＬ及
びデータ出力バッファＤＯＢである。データアウトラッ
チＤＯＬからデータインラッチＤＩＬに供給されるデー
タは、後述するような破壊読み出しによる再書き込みの
ためのものである。ＭＯＳＦＥＴＱ０は、タイミング信
号φにより上記センスアンプＳＡの入力と書き込みアン
プＷＡの出力が接続される共通データ線に回路の接地電
位を与えるスイッチＭＯＳＦＥＴである。
【００２６】上記メモリアレイ部のメモリブロックの第
１ワード線及び第２ワード線は、ＸデコーダＸＤＥＣに
より選択／非選択の電位が与えられる。Ｘ系アドレス信
号ＡＸは、アドレスバッファＸＡＢを通してアドレスラ
ッチ回路ＸＡＬに取り込まれる。ＸデコーダＸＤＥＣ
は、アドレスラッチ回路ＸＡＬに取り込まれたアドレス
信号を解読して、一例の動作シーケンスに対応して第１
ワード線、及び第２ワード線の選択／非選択信号を形成
する。
１ワード線及び第２ワード線は、ＸデコーダＸＤＥＣに
より選択／非選択の電位が与えられる。Ｘ系アドレス信
号ＡＸは、アドレスバッファＸＡＢを通してアドレスラ
ッチ回路ＸＡＬに取り込まれる。ＸデコーダＸＤＥＣ
は、アドレスラッチ回路ＸＡＬに取り込まれたアドレス
信号を解読して、一例の動作シーケンスに対応して第１
ワード線、及び第２ワード線の選択／非選択信号を形成
する。
【００２７】上記Ｙセレクト０〜7 の各スイッチＭＯＳ
ＦＥＴは、ＹデコーダＹＤＥＣによりスイッチ制御され
る。Ｙ系アドレス信号ＡＹは、アドレスバッファＹＡＢ
を通してアドレスラッチ回路ＹＡＬに取り込まれる。Ｙ
デコーダＹＤＥＣは、アドレスラッチ回路ＹＡＬに取り
込まれたアドレス信号を解読して、選択された１つのデ
ータ線は書き込み／読み出し回路ＷＲＣに接続し、残り
７本の非選択データ線にはバイアス電圧Ｖｏ／２を供給
する。
ＦＥＴは、ＹデコーダＹＤＥＣによりスイッチ制御され
る。Ｙ系アドレス信号ＡＹは、アドレスバッファＹＡＢ
を通してアドレスラッチ回路ＹＡＬに取り込まれる。Ｙ
デコーダＹＤＥＣは、アドレスラッチ回路ＹＡＬに取り
込まれたアドレス信号を解読して、選択された１つのデ
ータ線は書き込み／読み出し回路ＷＲＣに接続し、残り
７本の非選択データ線にはバイアス電圧Ｖｏ／２を供給
する。
【００２８】制御回路ＣＯＮＴは、電源電圧Ｖccにより
書き込み電圧Ｖｏ、半書き込電圧Ｖｏ／２の出力と、書
き込み／読み出し信号Ｒ／Ｗに対応してタイミング信号
φ等を形成する。この他、必要に応じてチップ選択信号
や後述するような強制リフレッシュ処理（又はポーリン
グ処理）用の高電圧が供給される。また、ブロックアク
セス動作や自動書き込みベリファイ機能を付加する場合
には、そのシーケンス制御のための論理回路が設けられ
る。
書き込み電圧Ｖｏ、半書き込電圧Ｖｏ／２の出力と、書
き込み／読み出し信号Ｒ／Ｗに対応してタイミング信号
φ等を形成する。この他、必要に応じてチップ選択信号
や後述するような強制リフレッシュ処理（又はポーリン
グ処理）用の高電圧が供給される。また、ブロックアク
セス動作や自動書き込みベリファイ機能を付加する場合
には、そのシーケンス制御のための論理回路が設けられ
る。
【００２９】図２には、上記半導体記憶装置の書き込み
方法の一実施例を説明するための回路図が示されてい
る。同図においは、８個のメモリブロックから各１ビッ
トずつの合計８ビットからなるデータを書き込み場合に
おける第１ワード線、第２ワード線及びデータ線に与え
られる電位関係が主に示されている。同図において、ス
イッチＳＷ０〜ＳＷ７により示されている部分は、Ｘデ
コーダＸＤＣＥの動作を示すものであり、スイッチＳＤ
０〜ＳＤ７により示されている部分は、書き込み／読み
出し回路ＷＲＣの動作を示すものである。
方法の一実施例を説明するための回路図が示されてい
る。同図においは、８個のメモリブロックから各１ビッ
トずつの合計８ビットからなるデータを書き込み場合に
おける第１ワード線、第２ワード線及びデータ線に与え
られる電位関係が主に示されている。同図において、ス
イッチＳＷ０〜ＳＷ７により示されている部分は、Ｘデ
コーダＸＤＣＥの動作を示すものであり、スイッチＳＤ
０〜ＳＤ７により示されている部分は、書き込み／読み
出し回路ＷＲＣの動作を示すものである。
【００３０】外部端子ＤＩＯ−０〜ＤＩＯ−７から供給
される書き込みデータのビットパターンが“Ｈ”“Ｌ”
“Ｌ”“Ｈ”“Ｈ”“Ｌ”“Ｌ”“Ｈ”のとき、Ｙセレ
クト０〜７によって選択された各１本のデータ線には、
第１回目として“Ｈ”のデータの書き込みが行われる。
そのため、“Ｈ”に対応したデータ線にはスイッチＳＤ
０、ＳＤ３、ＳＤ４及びＳＤ７により書き込み電圧Ｖｏ
が与えられる。また、“Ｌ”に対応したデータ線には強
誘電体キャパシタに分極の反転を生じない程度の非選択
電圧として、書き込み電圧Ｖｏの半分の電圧Ｖｏ／２
（ＮＯＴ）が与えられる。
される書き込みデータのビットパターンが“Ｈ”“Ｌ”
“Ｌ”“Ｈ”“Ｈ”“Ｌ”“Ｌ”“Ｈ”のとき、Ｙセレ
クト０〜７によって選択された各１本のデータ線には、
第１回目として“Ｈ”のデータの書き込みが行われる。
そのため、“Ｈ”に対応したデータ線にはスイッチＳＤ
０、ＳＤ３、ＳＤ４及びＳＤ７により書き込み電圧Ｖｏ
が与えられる。また、“Ｌ”に対応したデータ線には強
誘電体キャパシタに分極の反転を生じない程度の非選択
電圧として、書き込み電圧Ｖｏの半分の電圧Ｖｏ／２
（ＮＯＴ）が与えられる。
【００３１】このとき、第１ワード線ＷＢ０はハイレベ
ルにされてスイッチＭＯＳＦＥＴＱ０〜Ｑ７がオン状態
にされている。これにより、上記スイッチＭＯＳＦＥＴ
Ｑ０〜Ｑ７を介して接続されるサブデータ線ｄ０〜ｄ７
のうち、“Ｈ”書き込みのものにはＶｏが与えられ、書
き込みを行わないものにはＶｏ／２が与えられる。
ルにされてスイッチＭＯＳＦＥＴＱ０〜Ｑ７がオン状態
にされている。これにより、上記スイッチＭＯＳＦＥＴ
Ｑ０〜Ｑ７を介して接続されるサブデータ線ｄ０〜ｄ７
のうち、“Ｈ”書き込みのものにはＶｏが与えられ、書
き込みを行わないものにはＶｏ／２が与えられる。
【００３２】第２ワード線Ｗ００〜Ｗ０７のうち、選択
された１本の第２ワード線Ｗ００にはスイッチＳＷ０に
より回路の接地電位（０Ｖ）が与えられ、残り７本の第
２ワード線にはＶｏ／２の電位が与えられる。
された１本の第２ワード線Ｗ００にはスイッチＳＷ０に
より回路の接地電位（０Ｖ）が与えられ、残り７本の第
２ワード線にはＶｏ／２の電位が与えられる。
【００３３】この結果、第２ワード線Ｗ００に対応した
強誘電体キャパシタＣ０〜Ｃ７のうち、電圧Ｖｏが印加
される強誘電体キャパシタＣ０、Ｃ３、Ｃ４及びＣ７に
は矢印を示した方向に分極が生じる。上記第２ワード線
Ｗ００に接続された残りのキャパシタＣ１、Ｃ２、Ｃ５
及びＣ６には、Ｖｏ／２のような強誘電体キャパシタに
分極を生じない程度の電圧しか供給されないので、前の
分極の状態を保持している。
強誘電体キャパシタＣ０〜Ｃ７のうち、電圧Ｖｏが印加
される強誘電体キャパシタＣ０、Ｃ３、Ｃ４及びＣ７に
は矢印を示した方向に分極が生じる。上記第２ワード線
Ｗ００に接続された残りのキャパシタＣ１、Ｃ２、Ｃ５
及びＣ６には、Ｖｏ／２のような強誘電体キャパシタに
分極を生じない程度の電圧しか供給されないので、前の
分極の状態を保持している。
【００３４】上記スイッチＭＯＳＦＥＴＱ０〜Ｑ７がオ
ン状態にされる選択ブロックのうち、第２ワード線が非
選択とされたもののうち、上記のような書き込みが行わ
れるサブデータ線ｄ０、ｄ３、ｄ４及びｄ７に接続され
るものにはＶｏ／２のような電圧しか印加されないから
上記同様に前の分極の状態を保持している。そして、残
りの書き込みが行われないサブデータ線ｄ１、ｄ２、ｄ
５及びｄ６に接続された強誘電体キャパシタには両電極
が共にＶｏ／２の同電位となって何も電圧が印加されな
く強誘電体キャパシタにストレスがかからない。
ン状態にされる選択ブロックのうち、第２ワード線が非
選択とされたもののうち、上記のような書き込みが行わ
れるサブデータ線ｄ０、ｄ３、ｄ４及びｄ７に接続され
るものにはＶｏ／２のような電圧しか印加されないから
上記同様に前の分極の状態を保持している。そして、残
りの書き込みが行われないサブデータ線ｄ１、ｄ２、ｄ
５及びｄ６に接続された強誘電体キャパシタには両電極
が共にＶｏ／２の同電位となって何も電圧が印加されな
く強誘電体キャパシタにストレスがかからない。
【００３５】同図では、省略されているが、非選択の第
１ワード線に接続されるスイッチ素子がオフ状態にされ
るメモリブロックにおていは、第２ワード線がすべて回
路の接地電位のような０Ｖにされ、上記のようなサブデ
ータ線ｄ０〜ｄ７もそれと同電位の０Ｖにプリチャージ
しておくことにより、非選択の強誘電体キャパシタにス
トレスがかかないようにされる。
１ワード線に接続されるスイッチ素子がオフ状態にされ
るメモリブロックにおていは、第２ワード線がすべて回
路の接地電位のような０Ｖにされ、上記のようなサブデ
ータ線ｄ０〜ｄ７もそれと同電位の０Ｖにプリチャージ
しておくことにより、非選択の強誘電体キャパシタにス
トレスがかかないようにされる。
【００３６】このようにＸデコーダや書き込みアンプに
おいて、０、Ｖｏ／２及びＶｏのような３値電圧を出力
させる機能を設けて、その組み合わせによって非選択の
強誘電体キャパシタに対するストレスを最小にすること
ができる。
おいて、０、Ｖｏ／２及びＶｏのような３値電圧を出力
させる機能を設けて、その組み合わせによって非選択の
強誘電体キャパシタに対するストレスを最小にすること
ができる。
【００３７】なお、書き込みアンプによって上記のよう
にデータ“Ｌ”に対応したデータ線の電位を非選択（Ｎ
ＯＴ）のＶｏ／２に設定するのに代え、図１のＹセレク
トにより非選択状態にして、その機能によりＶｏ／２の
電位をデータ線に与えるようにするものであってもよ
い。この場合には、ＹデコーダＹＤＥＣに対しても書き
込みデータが与えられる。
にデータ“Ｌ”に対応したデータ線の電位を非選択（Ｎ
ＯＴ）のＶｏ／２に設定するのに代え、図１のＹセレク
トにより非選択状態にして、その機能によりＶｏ／２の
電位をデータ線に与えるようにするものであってもよ
い。この場合には、ＹデコーダＹＤＥＣに対しても書き
込みデータが与えられる。
【００３８】図３には、図２の動作に引き続いて行われ
る第２回目の動作を説明するための回路図が示されてい
る。上記のように外部端子ＤＩＯ−０〜ＤＩＯ−７から
供給される書き込みデータのビットパターンが“Ｈ”
“Ｌ”“Ｌ”“Ｈ”“Ｈ”“Ｌ”“Ｌ”“Ｈ”のとき
の、各メモリブロックにおいてＹセレクト０〜７によっ
て選択された各１本のデータ線には、第２回目の書き込
みとして“Ｌ”の書き込みが行われる。
る第２回目の動作を説明するための回路図が示されてい
る。上記のように外部端子ＤＩＯ−０〜ＤＩＯ−７から
供給される書き込みデータのビットパターンが“Ｈ”
“Ｌ”“Ｌ”“Ｈ”“Ｈ”“Ｌ”“Ｌ”“Ｈ”のとき
の、各メモリブロックにおいてＹセレクト０〜７によっ
て選択された各１本のデータ線には、第２回目の書き込
みとして“Ｌ”の書き込みが行われる。
【００３９】上記“Ｌ”に対応したデータ線にはスイッ
チＳＤ１、ＳＤ２、ＳＤ５及びＳＤ６により０Ｖの電圧
が与えられる。このとき、上記すでに書き込んで“Ｈ”
に対応したデータ線には強誘電体キャパシタに分極の反
転を生じない程度の非選択電圧として、書き込み電圧Ｖ
ｏの半分の電圧Ｖｏ／２（ＮＯＴ）が与えられる。
チＳＤ１、ＳＤ２、ＳＤ５及びＳＤ６により０Ｖの電圧
が与えられる。このとき、上記すでに書き込んで“Ｈ”
に対応したデータ線には強誘電体キャパシタに分極の反
転を生じない程度の非選択電圧として、書き込み電圧Ｖ
ｏの半分の電圧Ｖｏ／２（ＮＯＴ）が与えられる。
【００４０】このときも、第１ワード線ＷＢ０はハイレ
ベルにされてスイッチＭＯＳＦＥＴＱ０〜Ｑ７がオン状
態にされている。これにより、上記スイッチＭＯＳＦＥ
ＴＱ０〜Ｑ７を介して接続されるサブデータ線ｄ０〜ｄ
７のうち、“Ｌ”書き込みのものには０Ｖが与えられ、
書き込みを行わないものにはＶｏ／２が与えられる。
ベルにされてスイッチＭＯＳＦＥＴＱ０〜Ｑ７がオン状
態にされている。これにより、上記スイッチＭＯＳＦＥ
ＴＱ０〜Ｑ７を介して接続されるサブデータ線ｄ０〜ｄ
７のうち、“Ｌ”書き込みのものには０Ｖが与えられ、
書き込みを行わないものにはＶｏ／２が与えられる。
【００４１】第２ワード線Ｗ００〜Ｗ０７のうち、選択
された１本の第２ワード線Ｗ００にはスイッチＳＷ０に
より上記書き込み電圧Ｖｏが与えられ、残り７本の第２
ワード線にはＶｏ／２の電位が与えられる。
された１本の第２ワード線Ｗ００にはスイッチＳＷ０に
より上記書き込み電圧Ｖｏが与えられ、残り７本の第２
ワード線にはＶｏ／２の電位が与えられる。
【００４２】この結果、第２ワード線Ｗ００に対応した
強誘電体キャパシタＣ０〜Ｃ７のうち、電圧Ｖｏが前記
と逆方向に印加される強誘電体キャパシタＣ１、Ｃ２、
Ｃ５及びＣ６には矢印を示した方向に分極が生じる。上
記第２ワード線Ｗ００に接続された残りのキャパシタＣ
０、Ｃ３、Ｃ４及びＣ７には、Ｖｏ／２のような強誘電
体キャパシタに分極を生じない程度の電圧しか供給され
ないので、前の分極の状態を保持している。
強誘電体キャパシタＣ０〜Ｃ７のうち、電圧Ｖｏが前記
と逆方向に印加される強誘電体キャパシタＣ１、Ｃ２、
Ｃ５及びＣ６には矢印を示した方向に分極が生じる。上
記第２ワード線Ｗ００に接続された残りのキャパシタＣ
０、Ｃ３、Ｃ４及びＣ７には、Ｖｏ／２のような強誘電
体キャパシタに分極を生じない程度の電圧しか供給され
ないので、前の分極の状態を保持している。
【００４３】上記スイッチＭＯＳＦＥＴＱ０〜Ｑ７がオ
ン状態にされる選択ブロックのうち、第２ワード線が非
選択とされたもののうち、上記のような書き込みが行わ
れるサブデータ線ｄ１、ｄ２、ｄ５及びｄ６に接続され
るものにはＶｏ／２のような電圧しか印加されないから
上記同様に前の分極の状態を保持している。そして、残
りの書き込みが行われないサブデータ線ｄ０、ｄ３、ｄ
４及びｄ７に接続された強誘電体キャパシタには両電極
が共にＶｏ／２の同電位となって何も電圧が印加されな
く強誘電体キャパシタにストレスがかからない。
ン状態にされる選択ブロックのうち、第２ワード線が非
選択とされたもののうち、上記のような書き込みが行わ
れるサブデータ線ｄ１、ｄ２、ｄ５及びｄ６に接続され
るものにはＶｏ／２のような電圧しか印加されないから
上記同様に前の分極の状態を保持している。そして、残
りの書き込みが行われないサブデータ線ｄ０、ｄ３、ｄ
４及びｄ７に接続された強誘電体キャパシタには両電極
が共にＶｏ／２の同電位となって何も電圧が印加されな
く強誘電体キャパシタにストレスがかからない。
【００４４】同図では、省略されているが、非選択の第
１ワード線に接続されるスイッチ素子がオフ状態にされ
るメモリブロックにおていは、第２ワード線がすべて回
路の接地電位のような０Ｖにされ、上記のようなサブデ
ータ線ｄ０〜ｄ７もそれと同電位の０Ｖにプリチャージ
しておくことにより、非選択の強誘電体キャパシタにス
トレスがかかないようにされる。
１ワード線に接続されるスイッチ素子がオフ状態にされ
るメモリブロックにおていは、第２ワード線がすべて回
路の接地電位のような０Ｖにされ、上記のようなサブデ
ータ線ｄ０〜ｄ７もそれと同電位の０Ｖにプリチャージ
しておくことにより、非選択の強誘電体キャパシタにス
トレスがかかないようにされる。
【００４５】なお、上記第１回目の書き込みと同様にデ
ータ“Ｈ”に対応したデータ線の電位を非選択（ＮＯ
Ｔ）のＶｏ／２に設定するのに代え、図１のＹセレクト
により非選択状態にして、その機能によりＶｏ／２の電
位をデータ線に与えるようにするものであってもよい。
ータ“Ｈ”に対応したデータ線の電位を非選択（ＮＯ
Ｔ）のＶｏ／２に設定するのに代え、図１のＹセレクト
により非選択状態にして、その機能によりＶｏ／２の電
位をデータ線に与えるようにするものであってもよい。
【００４６】図４には、上記半導体記憶装置の書き込み
方法の他の一実施例を説明するための回路図が示されて
いる。同図においも、８個のメモリブロックから各１ビ
ットずつの合計８ビットからなるデータを書き込み場合
における第１ワード線、第２ワード線及びデータ線に与
えられる電位関係が主に示されている。同図において、
スイッチＳＷ０〜ＳＷ７により示されている部分は、Ｘ
デコーダＸＤＣＥの動作を示すものであり、スイッチＳ
Ｄ０〜ＳＤ７により示されている部分は、書き込み／読
み出し回路ＷＲＣの動作を示すものである。
方法の他の一実施例を説明するための回路図が示されて
いる。同図においも、８個のメモリブロックから各１ビ
ットずつの合計８ビットからなるデータを書き込み場合
における第１ワード線、第２ワード線及びデータ線に与
えられる電位関係が主に示されている。同図において、
スイッチＳＷ０〜ＳＷ７により示されている部分は、Ｘ
デコーダＸＤＣＥの動作を示すものであり、スイッチＳ
Ｄ０〜ＳＤ７により示されている部分は、書き込み／読
み出し回路ＷＲＣの動作を示すものである。
【００４７】外部端子ＤＩＯ−０〜ＤＩＯ−７から供給
される書き込みデータのビットパターンが“Ｈ”“Ｌ”
“Ｌ”“Ｈ”“Ｈ”“Ｌ”“Ｌ”“Ｈ”のとき、Ｙセレ
クト０〜７によって選択された各１本のデータ線には、
第１回目として全ての強誘電体キャパシタＣ０〜Ｃ７に
は“Ｈ”のデータの書き込みが行われる。そのため、上
記のような実際の書き込みデータとは無関係に一律に全
てのデータ線には“Ｈ”に対応して書き込み電圧Ｖｏが
与えられる。
される書き込みデータのビットパターンが“Ｈ”“Ｌ”
“Ｌ”“Ｈ”“Ｈ”“Ｌ”“Ｌ”“Ｈ”のとき、Ｙセレ
クト０〜７によって選択された各１本のデータ線には、
第１回目として全ての強誘電体キャパシタＣ０〜Ｃ７に
は“Ｈ”のデータの書き込みが行われる。そのため、上
記のような実際の書き込みデータとは無関係に一律に全
てのデータ線には“Ｈ”に対応して書き込み電圧Ｖｏが
与えられる。
【００４８】このとき、第１ワード線ＷＢ０はハイレベ
ルにされてスイッチＭＯＳＦＥＴＱ０〜Ｑ７がオン状態
にされている。これにより、上記スイッチＭＯＳＦＥＴ
Ｑ０〜Ｑ７を介して接続されるサブデータ線ｄ０〜ｄ７
には“Ｈ”書き込みに対応してＶｏが与えられる。
ルにされてスイッチＭＯＳＦＥＴＱ０〜Ｑ７がオン状態
にされている。これにより、上記スイッチＭＯＳＦＥＴ
Ｑ０〜Ｑ７を介して接続されるサブデータ線ｄ０〜ｄ７
には“Ｈ”書き込みに対応してＶｏが与えられる。
【００４９】第２ワード線Ｗ００〜Ｗ０７のうち、選択
された１本の第２ワード線Ｗ００にはスイッチＳＷ０に
より回路の接地電位（０Ｖ）が与えられ、残り７本の第
２ワード線にはＶｏ／２の電位が与えられる。
された１本の第２ワード線Ｗ００にはスイッチＳＷ０に
より回路の接地電位（０Ｖ）が与えられ、残り７本の第
２ワード線にはＶｏ／２の電位が与えられる。
【００５０】この結果、第２ワード線Ｗ００に対応した
強誘電体キャパシタＣ０〜Ｃ７に対して矢印を示した方
向に分極が生じる。上記第２ワード線Ｗ０１〜Ｗ０７に
接続された残りのキャパシタには、Ｖｏ／２のような強
誘電体キャパシタに分極を生じない程度の電圧しか供給
されないので前の分極の状態を保持している。
強誘電体キャパシタＣ０〜Ｃ７に対して矢印を示した方
向に分極が生じる。上記第２ワード線Ｗ０１〜Ｗ０７に
接続された残りのキャパシタには、Ｖｏ／２のような強
誘電体キャパシタに分極を生じない程度の電圧しか供給
されないので前の分極の状態を保持している。
【００５１】同図では、省略されているが、非選択の第
１ワード線に接続されるスイッチ素子がオフ状態にされ
るメモリブロックにおていは、第２ワード線がすべて回
路の接地電位のような０Ｖにされ、上記のようなサブデ
ータ線ｄ０〜ｄ７もそれと同電位の０Ｖにプリチャージ
しておくことにより、非選択の強誘電体キャパシタにス
トレスがかかないようにされる。このようにＸデコーダ
や書き込みアンプにおいて、０、Ｖｏ／２及びＶｏのよ
うな３値電圧を出力させる機能を設けて、その組み合わ
せによって非選択の強誘電体キャパシタに対するストレ
スを小さくすることができる。
１ワード線に接続されるスイッチ素子がオフ状態にされ
るメモリブロックにおていは、第２ワード線がすべて回
路の接地電位のような０Ｖにされ、上記のようなサブデ
ータ線ｄ０〜ｄ７もそれと同電位の０Ｖにプリチャージ
しておくことにより、非選択の強誘電体キャパシタにス
トレスがかかないようにされる。このようにＸデコーダ
や書き込みアンプにおいて、０、Ｖｏ／２及びＶｏのよ
うな３値電圧を出力させる機能を設けて、その組み合わ
せによって非選択の強誘電体キャパシタに対するストレ
スを小さくすることができる。
【００５２】そして、外部端子ＤＩＯ−０〜ＤＩＯ−７
から供給される書き込みデータのビットパターンが
“Ｈ”“Ｌ”“Ｌ”“Ｈ”“Ｈ”“Ｌ”“Ｌ”“Ｈ”の
うち、データ“Ｌ”に対応した書き込みが第２回目の書
き込み動作として行われる。この動作は、前記図３と同
様にして行われる。
から供給される書き込みデータのビットパターンが
“Ｈ”“Ｌ”“Ｌ”“Ｈ”“Ｈ”“Ｌ”“Ｌ”“Ｈ”の
うち、データ“Ｌ”に対応した書き込みが第２回目の書
き込み動作として行われる。この動作は、前記図３と同
様にして行われる。
【００５３】すなわち、図３に示すように、上記“Ｌ”
に対応したデータ線にはスイッチＳＤ１、ＳＤ２、ＳＤ
５及びＳＤ６により０Ｖの電圧が与えられる。このと
き、上記すでに書き込みデータ“Ｈ”に対応したデータ
線には強誘電体キャパシタに分極の反転を生じない程度
の非選択電圧として、電圧Ｖｏ／２（ＮＯＴ）が与えら
れる。
に対応したデータ線にはスイッチＳＤ１、ＳＤ２、ＳＤ
５及びＳＤ６により０Ｖの電圧が与えられる。このと
き、上記すでに書き込みデータ“Ｈ”に対応したデータ
線には強誘電体キャパシタに分極の反転を生じない程度
の非選択電圧として、電圧Ｖｏ／２（ＮＯＴ）が与えら
れる。
【００５４】２回目の書き込み動作においても、第１ワ
ード線ＷＢ０はハイレベルにされてスイッチＭＯＳＦＥ
ＴＱ０〜Ｑ７がオン状態にされている。これにより、上
記スイッチＭＯＳＦＥＴＱ０〜Ｑ７を介して接続される
サブデータ線ｄ０〜ｄ７のうち、“Ｌ”書き込みのもの
には０Ｖが与えられ、書き込みを行わないものにはＶｏ
／２が与えられる。
ード線ＷＢ０はハイレベルにされてスイッチＭＯＳＦＥ
ＴＱ０〜Ｑ７がオン状態にされている。これにより、上
記スイッチＭＯＳＦＥＴＱ０〜Ｑ７を介して接続される
サブデータ線ｄ０〜ｄ７のうち、“Ｌ”書き込みのもの
には０Ｖが与えられ、書き込みを行わないものにはＶｏ
／２が与えられる。
【００５５】第２ワード線Ｗ００〜Ｗ０７のうち、選択
された１本の第２ワード線Ｗ００にはスイッチＳＷ０に
より上記書き込み電圧Ｖｏが与えられ、残り７本の第２
ワード線にはＶｏ／２の電位が与えられる。
された１本の第２ワード線Ｗ００にはスイッチＳＷ０に
より上記書き込み電圧Ｖｏが与えられ、残り７本の第２
ワード線にはＶｏ／２の電位が与えられる。
【００５６】この結果、第２ワード線Ｗ００に対応した
強誘電体キャパシタＣ０〜Ｃ７のうち、電圧Ｖｏが前記
と逆方向に印加される強誘電体キャパシタＣ１、Ｃ２、
Ｃ５及びＣ６には矢印を示した分極の反転が生じる。上
記第２ワード線Ｗ００に接続された残りのキャパシタＣ
０、Ｃ３、Ｃ４及びＣ７には、Ｖｏ／２のような強誘電
体キャパシタに分極を生じない程度の電圧しか供給され
ないので、一括書き込みによる分極の方向を維持してい
る。
強誘電体キャパシタＣ０〜Ｃ７のうち、電圧Ｖｏが前記
と逆方向に印加される強誘電体キャパシタＣ１、Ｃ２、
Ｃ５及びＣ６には矢印を示した分極の反転が生じる。上
記第２ワード線Ｗ００に接続された残りのキャパシタＣ
０、Ｃ３、Ｃ４及びＣ７には、Ｖｏ／２のような強誘電
体キャパシタに分極を生じない程度の電圧しか供給され
ないので、一括書き込みによる分極の方向を維持してい
る。
【００５７】上記スイッチＭＯＳＦＥＴＱ０〜Ｑ７がオ
ン状態にされる選択ブロックのうち、第２ワード線が非
選択とされたもののうち、上記のような書き込みが行わ
れるサブデータ線ｄ１、ｄ２、ｄ５及びｄ６に接続され
るものにはＶｏ／２のような電圧しか印加されないから
上記同様に前の分極の状態を保持している。そして、残
りの書き込みが行われないサブデータ線ｄ０、ｄ３、ｄ
４及びｄ７に接続された強誘電体キャパシタには両電極
が共にＶｏ／２の同電位となって何も電圧が印加されな
く強誘電体キャパシタにストレスがかからない。
ン状態にされる選択ブロックのうち、第２ワード線が非
選択とされたもののうち、上記のような書き込みが行わ
れるサブデータ線ｄ１、ｄ２、ｄ５及びｄ６に接続され
るものにはＶｏ／２のような電圧しか印加されないから
上記同様に前の分極の状態を保持している。そして、残
りの書き込みが行われないサブデータ線ｄ０、ｄ３、ｄ
４及びｄ７に接続された強誘電体キャパシタには両電極
が共にＶｏ／２の同電位となって何も電圧が印加されな
く強誘電体キャパシタにストレスがかからない。
【００５８】同図では、省略されているが、非選択の第
１ワード線に接続されるスイッチ素子がオフ状態にされ
るメモリブロックにおていは、第２ワード線がすべて回
路の接地電位のような０Ｖにされ、上記のようなサブデ
ータ線ｄ０〜ｄ７もそれと同電位の０Ｖにプリチャージ
しておくことにより、非選択の強誘電体キャパシタにス
トレスがかかないようにされる。
１ワード線に接続されるスイッチ素子がオフ状態にされ
るメモリブロックにおていは、第２ワード線がすべて回
路の接地電位のような０Ｖにされ、上記のようなサブデ
ータ線ｄ０〜ｄ７もそれと同電位の０Ｖにプリチャージ
しておくことにより、非選択の強誘電体キャパシタにス
トレスがかかないようにされる。
【００５９】なお、上記第１回目の書き込みと同様にデ
ータ“Ｈ”に対応したデータ線の電位を非選択（ＮＯ
Ｔ）のＶｏ／２に設定するのに代え、図１のＹセレクト
により非選択状態にして、その機能によりＶｏ／２の電
位をデータ線に与えるようにするものであってもよい。
ータ“Ｈ”に対応したデータ線の電位を非選択（ＮＯ
Ｔ）のＶｏ／２に設定するのに代え、図１のＹセレクト
により非選択状態にして、その機能によりＶｏ／２の電
位をデータ線に与えるようにするものであってもよい。
【００６０】図５には、上記半導体記憶装置の書き込み
方法の更に他の一実施例を説明するための回路図が示さ
れている。同図においては、１つのメモリブロックの全
強誘電体キャパシタに対して初期化を行う場合の第１ワ
ード線、第２ワード線及びデータ線に与えられる電位関
係が主に示されている。同図において、前記同様にスイ
ッチＳＷ０〜ＳＷ７により示されている部分は、Ｘデコ
ーダＸＤＣＥの動作を示すものであり、スイッチＳＤ０
〜ＳＤ７により示されている部分は、書き込み／読み出
し回路ＷＲＣの動作を示すものである。
方法の更に他の一実施例を説明するための回路図が示さ
れている。同図においては、１つのメモリブロックの全
強誘電体キャパシタに対して初期化を行う場合の第１ワ
ード線、第２ワード線及びデータ線に与えられる電位関
係が主に示されている。同図において、前記同様にスイ
ッチＳＷ０〜ＳＷ７により示されている部分は、Ｘデコ
ーダＸＤＣＥの動作を示すものであり、スイッチＳＤ０
〜ＳＤ７により示されている部分は、書き込み／読み出
し回路ＷＲＣの動作を示すものである。
【００６１】この実施例では、書き込みを行う前にその
メモリブロックに対して初期化を行う。すなわち、全て
の強誘電体キャパシタが一方の分極になるような書き込
み動作を行う。この実施例では、初期化として“Ｈ”の
書き込みを行う例が示されている。すなわち、全てのデ
ータ線には“Ｈ”に対応した電圧Ｖｏが与えられる。こ
の電圧Ｖｏは、書き込みアンプから出力させるもの他、
Ｙセレクトによって全てのデータ線に対してＶｏを供給
するものであってもよい。
メモリブロックに対して初期化を行う。すなわち、全て
の強誘電体キャパシタが一方の分極になるような書き込
み動作を行う。この実施例では、初期化として“Ｈ”の
書き込みを行う例が示されている。すなわち、全てのデ
ータ線には“Ｈ”に対応した電圧Ｖｏが与えられる。こ
の電圧Ｖｏは、書き込みアンプから出力させるもの他、
Ｙセレクトによって全てのデータ線に対してＶｏを供給
するものであってもよい。
【００６２】第１ワード線ＷＢ０はハイレベルにされて
スイッチＭＯＳＦＥＴＱ０〜Ｑ７がオン状態にされる
と、上記スイッチＭＯＳＦＥＴＱ０〜Ｑ７を介して接続
されるサブデータ線ｄ０〜ｄ７には“Ｈ”書き込みに対
応してＶｏが与えられる。そして、第２ワード線Ｗ００
〜Ｗ０７は、スイッチＳＷ０〜ＳＷ７により一斉に回路
の接地電位（０Ｖ）が与えられる。この結果、メモリブ
ロックのおける全強誘電体キャパシタに対して矢印を示
した方向に分極が生じる。
スイッチＭＯＳＦＥＴＱ０〜Ｑ７がオン状態にされる
と、上記スイッチＭＯＳＦＥＴＱ０〜Ｑ７を介して接続
されるサブデータ線ｄ０〜ｄ７には“Ｈ”書き込みに対
応してＶｏが与えられる。そして、第２ワード線Ｗ００
〜Ｗ０７は、スイッチＳＷ０〜ＳＷ７により一斉に回路
の接地電位（０Ｖ）が与えられる。この結果、メモリブ
ロックのおける全強誘電体キャパシタに対して矢印を示
した方向に分極が生じる。
【００６３】同図では、省略されているが、非選択の第
１ワード線に接続されるスイッチ素子がオフ状態にされ
ることによって、初期化が行われないメモリブロックに
おていは、第２ワード線がすべて回路の接地電位のよう
な０Ｖにされ、上記のようなサブデータ線ｄ０〜ｄ７も
それと同電位の０Ｖにプリチャージしておくことによ
り、非選択の強誘電体キャパシタにストレスがかかない
ようにされる。
１ワード線に接続されるスイッチ素子がオフ状態にされ
ることによって、初期化が行われないメモリブロックに
おていは、第２ワード線がすべて回路の接地電位のよう
な０Ｖにされ、上記のようなサブデータ線ｄ０〜ｄ７も
それと同電位の０Ｖにプリチャージしておくことによ
り、非選択の強誘電体キャパシタにストレスがかかない
ようにされる。
【００６４】そして、上記メモリブロックのうち、第２
ワード線に対応した強誘電体キャパシタＣ０〜Ｃ７に対
して外部端子ＤＩＯ−０〜ＤＩＯ−７から供給される書
き込みデータに対応して“Ｈ”“Ｌ”“Ｌ”“Ｈ”
“Ｈ”“Ｌ”“Ｌ”“Ｈ”のような書き込み動作を行う
ときには、これらデータのうちのデータ“Ｌ”に対応し
た書き込みが動作のみが行われる。この動作は、前記図
３と同様にして行われる。
ワード線に対応した強誘電体キャパシタＣ０〜Ｃ７に対
して外部端子ＤＩＯ−０〜ＤＩＯ−７から供給される書
き込みデータに対応して“Ｈ”“Ｌ”“Ｌ”“Ｈ”
“Ｈ”“Ｌ”“Ｌ”“Ｈ”のような書き込み動作を行う
ときには、これらデータのうちのデータ“Ｌ”に対応し
た書き込みが動作のみが行われる。この動作は、前記図
３と同様にして行われる。
【００６５】すなわち、図３に示すように、上記“Ｌ”
に対応したデータ線にはスイッチＳＤ１、ＳＤ２、ＳＤ
５及びＳＤ６により０Ｖの電圧が与えられる。このと
き、上記すでに書き込みデータ“Ｈ”に対応したデータ
線には強誘電体キャパシタに分極の反転を生じない程度
の非選択電圧として、電圧Ｖｏ／２（ＮＯＴ）が与えら
れる。
に対応したデータ線にはスイッチＳＤ１、ＳＤ２、ＳＤ
５及びＳＤ６により０Ｖの電圧が与えられる。このと
き、上記すでに書き込みデータ“Ｈ”に対応したデータ
線には強誘電体キャパシタに分極の反転を生じない程度
の非選択電圧として、電圧Ｖｏ／２（ＮＯＴ）が与えら
れる。
【００６６】この書き込み動作において、第１ワード線
ＷＢ０はハイレベルにされてスイッチＭＯＳＦＥＴＱ０
〜Ｑ７がオン状態にされている。これにより、上記スイ
ッチＭＯＳＦＥＴＱ０〜Ｑ７を介して接続されるサブデ
ータ線ｄ０〜ｄ７のうち、“Ｌ”書き込みのものには０
Ｖが与えられ、書き込みを行わないものにはＶｏ／２が
与えられる。
ＷＢ０はハイレベルにされてスイッチＭＯＳＦＥＴＱ０
〜Ｑ７がオン状態にされている。これにより、上記スイ
ッチＭＯＳＦＥＴＱ０〜Ｑ７を介して接続されるサブデ
ータ線ｄ０〜ｄ７のうち、“Ｌ”書き込みのものには０
Ｖが与えられ、書き込みを行わないものにはＶｏ／２が
与えられる。
【００６７】第２ワード線Ｗ００〜Ｗ０７のうち、選択
された１本の第２ワード線Ｗ００にはスイッチＳＷ０に
より上記書き込み電圧Ｖｏが与えられ、残り７本の第２
ワード線にはＶｏ／２の電位が与えられる。この結果、
第２ワード線Ｗ００に対応した強誘電体キャパシタＣ０
〜Ｃ７のうち、電圧Ｖｏが前記と逆方向に印加される強
誘電体キャパシタＣ１、Ｃ２、Ｃ５及びＣ６には矢印を
示した分極の反転が生じる。上記第２ワード線Ｗ００に
接続された残りのキャパシタＣ０、Ｃ３、Ｃ４及びＣ７
には、Ｖｏ／２のような強誘電体キャパシタに分極を生
じない程度の電圧しか供給されないので、初期化による
分極の方向を維持している。
された１本の第２ワード線Ｗ００にはスイッチＳＷ０に
より上記書き込み電圧Ｖｏが与えられ、残り７本の第２
ワード線にはＶｏ／２の電位が与えられる。この結果、
第２ワード線Ｗ００に対応した強誘電体キャパシタＣ０
〜Ｃ７のうち、電圧Ｖｏが前記と逆方向に印加される強
誘電体キャパシタＣ１、Ｃ２、Ｃ５及びＣ６には矢印を
示した分極の反転が生じる。上記第２ワード線Ｗ００に
接続された残りのキャパシタＣ０、Ｃ３、Ｃ４及びＣ７
には、Ｖｏ／２のような強誘電体キャパシタに分極を生
じない程度の電圧しか供給されないので、初期化による
分極の方向を維持している。
【００６８】上記スイッチＭＯＳＦＥＴＱ０〜Ｑ７がオ
ン状態にされる選択ブロックのうち、第２ワード線が非
選択とされたもののうち、上記のような書き込みが行わ
れるサブデータ線ｄ１、ｄ２、ｄ５及びｄ６に接続され
るものにはＶｏ／２のような電圧しか印加されないから
上記同様に前の分極の状態を保持している。そして、残
りの書き込みが行われないサブデータ線ｄ０、ｄ３、ｄ
４及びｄ７に接続された強誘電体キャパシタには両電極
が共にＶｏ／２の同電位となって何も電圧が印加されな
く強誘電体キャパシタにストレスがかからない。このよ
うな初期化を行う構成では、初期化の分極の方向と反対
方向に対応したデータした実際の書き込みを行わないか
ら低消費電力化が図られるとともに、ブロック単位での
初期化を行うようにすることにより、実質的な書き込み
時間の短縮化を図ることができるようになる。
ン状態にされる選択ブロックのうち、第２ワード線が非
選択とされたもののうち、上記のような書き込みが行わ
れるサブデータ線ｄ１、ｄ２、ｄ５及びｄ６に接続され
るものにはＶｏ／２のような電圧しか印加されないから
上記同様に前の分極の状態を保持している。そして、残
りの書き込みが行われないサブデータ線ｄ０、ｄ３、ｄ
４及びｄ７に接続された強誘電体キャパシタには両電極
が共にＶｏ／２の同電位となって何も電圧が印加されな
く強誘電体キャパシタにストレスがかからない。このよ
うな初期化を行う構成では、初期化の分極の方向と反対
方向に対応したデータした実際の書き込みを行わないか
ら低消費電力化が図られるとともに、ブロック単位での
初期化を行うようにすることにより、実質的な書き込み
時間の短縮化を図ることができるようになる。
【００６９】同図では、省略されているが、非選択の第
１ワード線に接続されるスイッチ素子がオフ状態にされ
るメモリブロックにおていは、第２ワード線がすべて回
路の接地電位のような０Ｖにされ、上記のようなサブデ
ータ線ｄ０〜ｄ７もそれと同電位の０Ｖにプリチャージ
しておくことにより、非選択の強誘電体キャパシタにス
トレスがかかないようにされる。
１ワード線に接続されるスイッチ素子がオフ状態にされ
るメモリブロックにおていは、第２ワード線がすべて回
路の接地電位のような０Ｖにされ、上記のようなサブデ
ータ線ｄ０〜ｄ７もそれと同電位の０Ｖにプリチャージ
しておくことにより、非選択の強誘電体キャパシタにス
トレスがかかないようにされる。
【００７０】図６には、上記半導体記憶装置の読み出し
方法の一実施例のステップ１（データ線プリチャージ）
の動作を説明するための回路図が示されている。同図に
おいては、８個のメモリブロック中のからＹセレクトに
よってそれぞれ１本ずつ選ばれたデータ線と、強誘電体
キャパシタの読み出し動作のための第１ステップにおけ
る第１ワード線、第２ワード線与えられる電位関係が主
に示されている。同図において、前記同様にスイッチＳ
Ｗ０〜ＳＷ７により示されている部分は、ＸデコーダＸ
ＤＣＥの動作を示すものであり、スイッチＳＤ０〜ＳＤ
７により示されている部分は、書き込み回路／読み出し
回路ＷＲＣの動作を示すものである。
方法の一実施例のステップ１（データ線プリチャージ）
の動作を説明するための回路図が示されている。同図に
おいては、８個のメモリブロック中のからＹセレクトに
よってそれぞれ１本ずつ選ばれたデータ線と、強誘電体
キャパシタの読み出し動作のための第１ステップにおけ
る第１ワード線、第２ワード線与えられる電位関係が主
に示されている。同図において、前記同様にスイッチＳ
Ｗ０〜ＳＷ７により示されている部分は、ＸデコーダＸ
ＤＣＥの動作を示すものであり、スイッチＳＤ０〜ＳＤ
７により示されている部分は、書き込み回路／読み出し
回路ＷＲＣの動作を示すものである。
【００７１】ステップ１では、選択データ線には回路の
接地電位のようなプリチャージ電圧が与えられる。この
とき、第１ワード線ＷＢ０はハイレベルの選択レベルに
され、スイッチＭＯＳＦＥＴＱ０〜Ｑ７はオン状態にさ
れている。したがって、選択された単位記憶回路のサブ
データ線ｄ０〜ｄ７には０Ｖのようなプリチャージ電圧
が与えられる。このプリチャージ電圧は、図１のタイミ
ング信号φを受けるＭＯＳＦＥＴＱ０によって与えられ
る。このとき、第２ワード線Ｗ００〜Ｗ０７は、選択／
非選択を問わずにＶｏ／２の電位が与えられる。同図で
は、省略されているが、各メモリブロックのうち非選択
のデータ線には、Ｖｏ／２のような電圧が与えられる。
接地電位のようなプリチャージ電圧が与えられる。この
とき、第１ワード線ＷＢ０はハイレベルの選択レベルに
され、スイッチＭＯＳＦＥＴＱ０〜Ｑ７はオン状態にさ
れている。したがって、選択された単位記憶回路のサブ
データ線ｄ０〜ｄ７には０Ｖのようなプリチャージ電圧
が与えられる。このプリチャージ電圧は、図１のタイミ
ング信号φを受けるＭＯＳＦＥＴＱ０によって与えられ
る。このとき、第２ワード線Ｗ００〜Ｗ０７は、選択／
非選択を問わずにＶｏ／２の電位が与えられる。同図で
は、省略されているが、各メモリブロックのうち非選択
のデータ線には、Ｖｏ／２のような電圧が与えられる。
【００７２】上記のようなステップ１では、いずれの強
誘電体キャパシタにおいてもＶｏ／２のような電圧しか
印加されないから、例えば同図に矢印で示したような記
憶データに従った分極の向きが保持されるものである。
誘電体キャパシタにおいてもＶｏ／２のような電圧しか
印加されないから、例えば同図に矢印で示したような記
憶データに従った分極の向きが保持されるものである。
【００７３】図７には、上記半導体記憶装置の読み出し
方法の一実施例のステップ２（ワード線選択）の動作を
説明するための回路図が示されている。同図のように第
２ワード線Ｗ００に接続される強誘電体キャパシタの記
憶情報を読み出す場合には、第２ワード線Ｗ００の電位
がＶｏ／２からＶｏのような電位に変化される。これと
ともに選択されたデータ線はセンスアンプＳＡの入力に
結合される。上記の選択ワード線の電位変化に伴い、同
図に実線の○によって囲まれて強誘電体キャパシタＣ
０、Ｃ３、Ｃ４及びＣ７にあっては、保持していた分極
を反転させるような電圧が印加され、それに伴い分極の
反転が行われる。このような分極の反転により強誘電体
キャパシタＣ０、Ｃ３、Ｃ４及びＣ７に分極の反転にた
めに費やされる電荷の移動に対応した電流が流れ、それ
がセンスアンプＳＡによってセンスされる。
方法の一実施例のステップ２（ワード線選択）の動作を
説明するための回路図が示されている。同図のように第
２ワード線Ｗ００に接続される強誘電体キャパシタの記
憶情報を読み出す場合には、第２ワード線Ｗ００の電位
がＶｏ／２からＶｏのような電位に変化される。これと
ともに選択されたデータ線はセンスアンプＳＡの入力に
結合される。上記の選択ワード線の電位変化に伴い、同
図に実線の○によって囲まれて強誘電体キャパシタＣ
０、Ｃ３、Ｃ４及びＣ７にあっては、保持していた分極
を反転させるような電圧が印加され、それに伴い分極の
反転が行われる。このような分極の反転により強誘電体
キャパシタＣ０、Ｃ３、Ｃ４及びＣ７に分極の反転にた
めに費やされる電荷の移動に対応した電流が流れ、それ
がセンスアンプＳＡによってセンスされる。
【００７４】これに対して、上記のようなプリチャージ
電圧と第２ワード線Ｗ００に与えられる電圧に対して、
もともと同じ方向（同図の左向）の分極を保持していた
強誘電体キャパシタＣ１、Ｃ２、Ｃ５及びＣ６は、分極
の反転に伴うような電荷の移動がなく電流が流れない。
このように電流が流れないことがセンスアンプＳＡによ
ってセンスされる。
電圧と第２ワード線Ｗ００に与えられる電圧に対して、
もともと同じ方向（同図の左向）の分極を保持していた
強誘電体キャパシタＣ１、Ｃ２、Ｃ５及びＣ６は、分極
の反転に伴うような電荷の移動がなく電流が流れない。
このように電流が流れないことがセンスアンプＳＡによ
ってセンスされる。
【００７５】図８には、上記半導体記憶装置の読み出し
方法の一実施例のステップ３（再書き込み）の動作を説
明するための回路図が示されている。上記図７では分極
が反転するか否かにより強誘電体キャパシタの記憶状態
を破壊的に読み出すものである。それ故、もとの記憶状
態に戻す必要がある。このため、上記センスされたデー
タは、ラッチ回路ＤＯＬを通して外部に出力されるとと
もに、ＤＩＬに帰還され、その読み出しデータに基づい
て再書き込みを必要とする強誘電体キャパシタＣ０、Ｃ
３、Ｃ４及びＣ７に対応したデータ線には電圧Ｖｏが与
えられ、書き込みを必要としない強誘電体キャパシタＣ
１、Ｃ２、Ｃ５及びＣ６に対応したデータ線にはＶｏ／
２のような電圧が与えられる。すなわち、前記図２に示
したと同様な“Ｈ”書き込みが行われる。
方法の一実施例のステップ３（再書き込み）の動作を説
明するための回路図が示されている。上記図７では分極
が反転するか否かにより強誘電体キャパシタの記憶状態
を破壊的に読み出すものである。それ故、もとの記憶状
態に戻す必要がある。このため、上記センスされたデー
タは、ラッチ回路ＤＯＬを通して外部に出力されるとと
もに、ＤＩＬに帰還され、その読み出しデータに基づい
て再書き込みを必要とする強誘電体キャパシタＣ０、Ｃ
３、Ｃ４及びＣ７に対応したデータ線には電圧Ｖｏが与
えられ、書き込みを必要としない強誘電体キャパシタＣ
１、Ｃ２、Ｃ５及びＣ６に対応したデータ線にはＶｏ／
２のような電圧が与えられる。すなわち、前記図２に示
したと同様な“Ｈ”書き込みが行われる。
【００７６】図９には、前記図２と図３に示した書き込
み方法に対応した波形図が示されている。トランスファ
（スイッチ）ＭＯＳＦＥＴのゲートが接続される第１ワ
ード線は、選択電圧Ｖｗが与えられる。この電圧Ｖｗ
は、少なくとも前記書き込み電圧ＶｏにトランスファＭ
ＯＳＦＥＴの実効的なしきい値電圧を加えた高い電圧と
される。これにより、データ線に伝えられる書き込み電
圧ＶｏがトランスファＭＯＳＦＥＴのしきい値電圧の影
響を受けることなく、単位記憶回路のサブデータ線に伝
えられる。
み方法に対応した波形図が示されている。トランスファ
（スイッチ）ＭＯＳＦＥＴのゲートが接続される第１ワ
ード線は、選択電圧Ｖｗが与えられる。この電圧Ｖｗ
は、少なくとも前記書き込み電圧ＶｏにトランスファＭ
ＯＳＦＥＴの実効的なしきい値電圧を加えた高い電圧と
される。これにより、データ線に伝えられる書き込み電
圧ＶｏがトランスファＭＯＳＦＥＴのしきい値電圧の影
響を受けることなく、単位記憶回路のサブデータ線に伝
えられる。
【００７７】第１回目と第２回目の書き込み期間におい
て、上記トランスファＭＯＳＦＥＴのゲートが接続され
た第１ワード線の電位は、Ｖｗのような選択電位に維持
される。第１回目の“Ｈ”書き込みのときには、選択さ
れる第２ワード線の電位がＶｏ／２のような非選択レベ
ルから０Ｖのような選択レベルに変化し、これと同期し
てデータ線の電位がＶｏ／２のような非選択レベルから
Ｖｏのような書き込み電圧に変化される。これにより、
選択された強誘電体キャパシタにはＶｏの電圧が印加さ
れて分極が一方向に向くようにされる。
て、上記トランスファＭＯＳＦＥＴのゲートが接続され
た第１ワード線の電位は、Ｖｗのような選択電位に維持
される。第１回目の“Ｈ”書き込みのときには、選択さ
れる第２ワード線の電位がＶｏ／２のような非選択レベ
ルから０Ｖのような選択レベルに変化し、これと同期し
てデータ線の電位がＶｏ／２のような非選択レベルから
Ｖｏのような書き込み電圧に変化される。これにより、
選択された強誘電体キャパシタにはＶｏの電圧が印加さ
れて分極が一方向に向くようにされる。
【００７８】引き続いて行われる第２回目の“Ｌ”書き
込みのときには、選択される第２ワード線の電位が０Ｖ
からＶｏに変化し、データ線の電位がＶｏから０Ｖ変化
される。これにより、選択された強誘電体キャパシタに
は前記とは逆の極性に書き込み電圧Ｖｏが印加されて分
極が他方に向くようにされる。
込みのときには、選択される第２ワード線の電位が０Ｖ
からＶｏに変化し、データ線の電位がＶｏから０Ｖ変化
される。これにより、選択された強誘電体キャパシタに
は前記とは逆の極性に書き込み電圧Ｖｏが印加されて分
極が他方に向くようにされる。
【００７９】上記のような書き込み動作の終了におてい
は、まず第２ワード線及びデータ線の電位がＶｏ／２の
ような非選択レベルされる。このように、強誘電体キャ
パシタの両電極間が同電位とした後に、トランスファＭ
ＯＳＦＥＴのゲートが接続された第１ワード線の選択電
圧Ｖｗが０Ｖのような非選択電位としてトランスファＭ
ＯＳＦＥＴをオフ状態にさせる。これにより、データ保
持状態の強誘電体キャパシタにはストレスがかからない
ようにされる。
は、まず第２ワード線及びデータ線の電位がＶｏ／２の
ような非選択レベルされる。このように、強誘電体キャ
パシタの両電極間が同電位とした後に、トランスファＭ
ＯＳＦＥＴのゲートが接続された第１ワード線の選択電
圧Ｖｗが０Ｖのような非選択電位としてトランスファＭ
ＯＳＦＥＴをオフ状態にさせる。これにより、データ保
持状態の強誘電体キャパシタにはストレスがかからない
ようにされる。
【００８０】この構成に代え、上記のような書き込み動
作が終了すると、第２ワード線及びデータ線を共に回路
の接地電位のような０Ｖにしてから、トランスファＭＯ
ＳＦＥＴのゲートが接続された第１ワード線の選択電圧
Ｖｗが０Ｖのような非選択電位としてトランスファＭＯ
ＳＦＥＴをオフ状態にさせる。この構成では、フローテ
ィング状態にされるサブデータ線の電位が０Ｖに設定さ
れているから、この単位記憶回路が属するメモリブロッ
クが非選択状態に置かれ、第２ワード線を前記のように
回路の接地電位にした場合でも、強誘電体キャパシタに
はストレスがかからないようにできる。
作が終了すると、第２ワード線及びデータ線を共に回路
の接地電位のような０Ｖにしてから、トランスファＭＯ
ＳＦＥＴのゲートが接続された第１ワード線の選択電圧
Ｖｗが０Ｖのような非選択電位としてトランスファＭＯ
ＳＦＥＴをオフ状態にさせる。この構成では、フローテ
ィング状態にされるサブデータ線の電位が０Ｖに設定さ
れているから、この単位記憶回路が属するメモリブロッ
クが非選択状態に置かれ、第２ワード線を前記のように
回路の接地電位にした場合でも、強誘電体キャパシタに
はストレスがかからないようにできる。
【００８１】なお、前記図９のように第２ワード線及び
データ線の電位がＶｏ／２のような非選択レベルした場
合、非選択のメモリブロックに対応した第２ワード線の
電位を、前記のような構成に代えてＶｏ／２のような非
選択レベルにすれば同様にストレスがかからなくでき
る。ただし、フローティング状態にされるサブデータ線
は、リーク電流によって回路の接地電位のような０Ｖに
変化するときには、一定の時間経過後に分極の反転は生
じないが、Ｖｏ／２のような電圧が定常的に印加される
ことによるストレスがかかることになるので、上記のよ
うに書き込み終了時に０Ｖにリセットさせておくことが
望ましい。
データ線の電位がＶｏ／２のような非選択レベルした場
合、非選択のメモリブロックに対応した第２ワード線の
電位を、前記のような構成に代えてＶｏ／２のような非
選択レベルにすれば同様にストレスがかからなくでき
る。ただし、フローティング状態にされるサブデータ線
は、リーク電流によって回路の接地電位のような０Ｖに
変化するときには、一定の時間経過後に分極の反転は生
じないが、Ｖｏ／２のような電圧が定常的に印加される
ことによるストレスがかかることになるので、上記のよ
うに書き込み終了時に０Ｖにリセットさせておくことが
望ましい。
【００８２】図１０には、前記図６ないし図８に示した
読み込み方法に対応した波形図が示されている。トラン
スファ（スイッチ）ＭＯＳＦＥＴのゲートが接続される
第１ワード線は、一連の読み出し期間中に選択電圧Ｖｗ
が与えられる。
読み込み方法に対応した波形図が示されている。トラン
スファ（スイッチ）ＭＯＳＦＥＴのゲートが接続される
第１ワード線は、一連の読み出し期間中に選択電圧Ｖｗ
が与えられる。
【００８３】ステップ１に対応したデータ線プリチャー
ジにおいては、選択される第２ワード線がＶｏ／２のよ
うな非選択レベルに維持された状態で、データ線のみが
０Ｖのような電位にされる。
ジにおいては、選択される第２ワード線がＶｏ／２のよ
うな非選択レベルに維持された状態で、データ線のみが
０Ｖのような電位にされる。
【００８４】ステップ２に対応した読み出し動作では、
選択される第２ワード線の電位がＶｏのような書き込み
電圧にされる。これにより、分極反転が行われる強誘電
体キャパシタには、分極の反転に伴う電荷の移動に対応
した電位変化がデータ線に現れて、これがセンスアンプ
によりセンスされる。これに対して、分極の反転が行わ
れない強誘電体キャパシタが接続されるデータ線では電
位変化が生じない。
選択される第２ワード線の電位がＶｏのような書き込み
電圧にされる。これにより、分極反転が行われる強誘電
体キャパシタには、分極の反転に伴う電荷の移動に対応
した電位変化がデータ線に現れて、これがセンスアンプ
によりセンスされる。これに対して、分極の反転が行わ
れない強誘電体キャパシタが接続されるデータ線では電
位変化が生じない。
【００８５】ステップ３に対応した再書き込み動作で
は、分極の反転に応じてそれをもとに戻すように第２ワ
ード線又はデータ線の電位が変化させられる。このよう
な読み出し動作の終了時にも、前記書き込み動作の終了
と同様にトランファＭＯＳＦＥＴをオフ状態にする前
に、データ線及び第２ワード線の電位を所定のリセット
電位にしておくものである。
は、分極の反転に応じてそれをもとに戻すように第２ワ
ード線又はデータ線の電位が変化させられる。このよう
な読み出し動作の終了時にも、前記書き込み動作の終了
と同様にトランファＭＯＳＦＥＴをオフ状態にする前
に、データ線及び第２ワード線の電位を所定のリセット
電位にしておくものである。
【００８６】図１１には、上記半導体記憶装置の書き込
み方法の一実施例を説明するための回路図が示されてい
る。同図においては、書き込みが行われる選択ブロック
と書き込みが行われない非選択ブロックとが合わせて描
かれている。ブロックは、前記のような８ビットの単位
でのメモリアクセスに対応して横方向に８個設けられる
が、同図にはそのうちデータ端子ＤＩＯ−０とＤＩＯ−
７に対応したものが代表として例示的に示されている。
また、データ線に接続される０ないしｎからなるメモリ
ブロックのうち、選択されるブロックとして０番目が、
非選択される残りのブロックを代表してｎ番目のブロッ
クが示されている。
み方法の一実施例を説明するための回路図が示されてい
る。同図においては、書き込みが行われる選択ブロック
と書き込みが行われない非選択ブロックとが合わせて描
かれている。ブロックは、前記のような８ビットの単位
でのメモリアクセスに対応して横方向に８個設けられる
が、同図にはそのうちデータ端子ＤＩＯ−０とＤＩＯ−
７に対応したものが代表として例示的に示されている。
また、データ線に接続される０ないしｎからなるメモリ
ブロックのうち、選択されるブロックとして０番目が、
非選択される残りのブロックを代表してｎ番目のブロッ
クが示されている。
【００８７】各ブロックにおいて、データ線は０からｍ
までのｍ＋１本から構成されるが、同図ではデータ端子
ＤＩＯ−０に対応したデータ線Ｄ００，Ｄ０１〜Ｄ０ｍ
とデータ端子ＤＩＯ−７に対応したデータ線Ｄ７０，Ｄ
７１〜Ｄ７ｍが代表として例示的に示されている。
までのｍ＋１本から構成されるが、同図ではデータ端子
ＤＩＯ−０に対応したデータ線Ｄ００，Ｄ０１〜Ｄ０ｍ
とデータ端子ＤＩＯ−７に対応したデータ線Ｄ７０，Ｄ
７１〜Ｄ７ｍが代表として例示的に示されている。
【００８８】ワード線は、上記ブロック０とｎにおい
て、トランスファＭＯＳＦＥＴを制御する第１ワード線
ＷＢ０，ＷＢｎと、各強誘電体キャパシタの他方の電極
に接続される複数の第２ワード線のうちの３本が例示的
に示されている。
て、トランスファＭＯＳＦＥＴを制御する第１ワード線
ＷＢ０，ＷＢｎと、各強誘電体キャパシタの他方の電極
に接続される複数の第２ワード線のうちの３本が例示的
に示されている。
【００８９】特に制限されないが、この実施例において
は、前記図５のような初期化が行われた後にＸ系として
はブロック０と、１番目の第２ワード線とが選択され、
Ｙ系としては０番目のデータ線Ｄ００，Ｄ７０が選択さ
れて書き込みが行われるものとされる。同図において
も、前記同様に各スイッチの形態で示されているのは、
ＸデコーダＸＤＣＥ及びＹセレクタと書き込み／読み出
し回路ＷＲＣ動作を示すものである。
は、前記図５のような初期化が行われた後にＸ系として
はブロック０と、１番目の第２ワード線とが選択され、
Ｙ系としては０番目のデータ線Ｄ００，Ｄ７０が選択さ
れて書き込みが行われるものとされる。同図において
も、前記同様に各スイッチの形態で示されているのは、
ＸデコーダＸＤＣＥ及びＹセレクタと書き込み／読み出
し回路ＷＲＣ動作を示すものである。
【００９０】選択ブロックでは、第１ワード線ＷＢ０に
は電圧Ｖｗのような選択レベルにされる。これにより、
選択ブロック０のトランスファＭＯＳＦＥＴがオン状態
にされる。書き込みが行われる強誘電体キャパシタが接
続される第２ワード線には、書き込み電圧Ｖｏが供給さ
れる。それ以外の第２ワード線には、非選択電圧Ｖｏ／
２が供給される。選択データ線Ｄ００とＤ７０には、回
路の接地電位０Ｖが供給され、それ以外の非選択データ
線Ｄ０１〜Ｄ０ｍ及びＤ７１〜Ｄ７ｍには、前記のよう
なＹセレクタによって非選択電圧Ｖｏ／２が与えられ
る。
は電圧Ｖｗのような選択レベルにされる。これにより、
選択ブロック０のトランスファＭＯＳＦＥＴがオン状態
にされる。書き込みが行われる強誘電体キャパシタが接
続される第２ワード線には、書き込み電圧Ｖｏが供給さ
れる。それ以外の第２ワード線には、非選択電圧Ｖｏ／
２が供給される。選択データ線Ｄ００とＤ７０には、回
路の接地電位０Ｖが供給され、それ以外の非選択データ
線Ｄ０１〜Ｄ０ｍ及びＤ７１〜Ｄ７ｍには、前記のよう
なＹセレクタによって非選択電圧Ｖｏ／２が与えられ
る。
【００９１】この結果、選択ブロックにあっては、実線
の○により囲まれた強誘電体キャパシタに対して分極の
向きを初期化のときに対して反転させるような書き込み
動作が行われる。これに対して、点線の○で囲まれた強
誘電体キャパシタのようにデータ線又は第２ワード線の
うちの一方が選択されるものには、非選択電圧Ｖｏ／２
しか印加されないから前記初期化の状態を維持する。し
かしながら、上記のような非選択電圧Ｖｏ／２がストレ
スとしてかかることになる。これに対して、選択ブロッ
クにおいても、第２ワード線とデータ線とが共に同じ非
選択レベルＶｏ／２にされるものに接続される強誘電体
キャパシタには、直流電圧がかからなくなるから選択ブ
ロックの中に存在するにもかかわらずストレスがかかな
らい。
の○により囲まれた強誘電体キャパシタに対して分極の
向きを初期化のときに対して反転させるような書き込み
動作が行われる。これに対して、点線の○で囲まれた強
誘電体キャパシタのようにデータ線又は第２ワード線の
うちの一方が選択されるものには、非選択電圧Ｖｏ／２
しか印加されないから前記初期化の状態を維持する。し
かしながら、上記のような非選択電圧Ｖｏ／２がストレ
スとしてかかることになる。これに対して、選択ブロッ
クにおいても、第２ワード線とデータ線とが共に同じ非
選択レベルＶｏ／２にされるものに接続される強誘電体
キャパシタには、直流電圧がかからなくなるから選択ブ
ロックの中に存在するにもかかわらずストレスがかかな
らい。
【００９２】非選択ブロックｎでは、第１ワード線ＷＢ
ｎには回路の接地電位のような非選択レベルこれによ
り、非選択ブロックｎのトランスファＭＯＳＦＥＴがオ
フ状態にされる。同様に、第２ワード線も回路の接地電
位のような非選択レベルにされる。このようにして、非
選択ブロックにおいては、強誘電体キャパシタには直流
電圧が印加されない状態にされる。
ｎには回路の接地電位のような非選択レベルこれによ
り、非選択ブロックｎのトランスファＭＯＳＦＥＴがオ
フ状態にされる。同様に、第２ワード線も回路の接地電
位のような非選択レベルにされる。このようにして、非
選択ブロックにおいては、強誘電体キャパシタには直流
電圧が印加されない状態にされる。
【００９３】この実施例では、各データ線にはリセット
用のスイッチが設けられる。このリセット用スイッチ
は、データ線を回路の接地電位のような０Ｖにリセット
させるものである。また、Ｙセレクタは、図１の実施例
のようにＹデコーダＹＤＥＣの出力を受けるスイッチＭ
ＯＳＦＥＴと、上記デコーダ出力をインバータ回路によ
り反転されるスイッチＭＯＳＦＥＴとが一対とされる構
成では、非選択状態のときには定常的に非選択レベルＶ
ｏ／２が供給される。
用のスイッチが設けられる。このリセット用スイッチ
は、データ線を回路の接地電位のような０Ｖにリセット
させるものである。また、Ｙセレクタは、図１の実施例
のようにＹデコーダＹＤＥＣの出力を受けるスイッチＭ
ＯＳＦＥＴと、上記デコーダ出力をインバータ回路によ
り反転されるスイッチＭＯＳＦＥＴとが一対とされる構
成では、非選択状態のときには定常的に非選択レベルＶ
ｏ／２が供給される。
【００９４】上記の構成では、ブロックのサブデータ線
を０Ｖにリセットできなくなり、非選択ブロックの強誘
電体キャパシタに直流的なストレスがかかることにな
る。そこで、この実施例のＹデコーダ又はセレクタで
は、データ線に設けられる一対のスイッチ素子を共にオ
フ状態にさせるような構成にされる。
を０Ｖにリセットできなくなり、非選択ブロックの強誘
電体キャパシタに直流的なストレスがかかることにな
る。そこで、この実施例のＹデコーダ又はセレクタで
は、データ線に設けられる一対のスイッチ素子を共にオ
フ状態にさせるような構成にされる。
【００９５】これにより、次にタイミング図を参照して
説明するように、書き込み動作が終了した後に、第１ワ
ード線を選択レベルＶｗの状態にしておいて、Ｙセレク
タのスイッチＭＯＳＦＥＴを共にオフ状態にして、各デ
ータ線に設けられたリセット用のスイッチをオン状態に
させる。これにより、選択ブロックのサブデータ線の電
位が０Ｖにリセットされる。これとほぼ同期させて、選
択ブロックにおける第２ワード線の電位も０Ｖのような
電位にリセットさせられる。このようなデータ線及びサ
ブデータ線をディスチャージさせた後に第１ワード線Ｗ
Ｂ０を０Ｖのような非選択レベルにして、トランスファ
ＭＯＳＦＥＴをオフ状態にさせる。
説明するように、書き込み動作が終了した後に、第１ワ
ード線を選択レベルＶｗの状態にしておいて、Ｙセレク
タのスイッチＭＯＳＦＥＴを共にオフ状態にして、各デ
ータ線に設けられたリセット用のスイッチをオン状態に
させる。これにより、選択ブロックのサブデータ線の電
位が０Ｖにリセットされる。これとほぼ同期させて、選
択ブロックにおける第２ワード線の電位も０Ｖのような
電位にリセットさせられる。このようなデータ線及びサ
ブデータ線をディスチャージさせた後に第１ワード線Ｗ
Ｂ０を０Ｖのような非選択レベルにして、トランスファ
ＭＯＳＦＥＴをオフ状態にさせる。
【００９６】図１２には、上記のような書き込み動作の
一例を説明するためのタイミング図が示されいる。同図
において、点線で示したのは初期化のときの分極の方向
を逆にした場合を示している。同図では、初期化の動作
波形も示されているが、メモリアクセスの際にはかなら
ず初期化を行うことを意味しない。初期化はいわば消去
動作であり、１つのブロック内において未書き込みの強
誘電体キャパシタに対して書き込みを行う場合には、こ
の初期化を行うことなく直ちにデータの書き込みが行わ
れる。
一例を説明するためのタイミング図が示されいる。同図
において、点線で示したのは初期化のときの分極の方向
を逆にした場合を示している。同図では、初期化の動作
波形も示されているが、メモリアクセスの際にはかなら
ず初期化を行うことを意味しない。初期化はいわば消去
動作であり、１つのブロック内において未書き込みの強
誘電体キャパシタに対して書き込みを行う場合には、こ
の初期化を行うことなく直ちにデータの書き込みが行わ
れる。
【００９７】同図において、トランファＭＯＳＦＥＴが
第１ワード線に対応し、ワード線は第２ワード線に対応
している。前記同様に２サイクル分の書き込み動作が終
了すると、選択ブロックでは各第２ワード線やデータ線
の電位は非選択レベルＶｏ／２にされた後、ディチャー
ジ動作にはいると０Ｖに変化させられて主に第２データ
線であるサブデータ線をリセットさせる。この後に、第
１ワード線が非選択レベルにされてトランファＭＯＳＦ
ＥＴをオフ状態にさせる。
第１ワード線に対応し、ワード線は第２ワード線に対応
している。前記同様に２サイクル分の書き込み動作が終
了すると、選択ブロックでは各第２ワード線やデータ線
の電位は非選択レベルＶｏ／２にされた後、ディチャー
ジ動作にはいると０Ｖに変化させられて主に第２データ
線であるサブデータ線をリセットさせる。この後に、第
１ワード線が非選択レベルにされてトランファＭＯＳＦ
ＥＴをオフ状態にさせる。
【００９８】非選択ブロックでは、上記選択ブロックに
対するメモリアクセス動作に対応して第１データ線の電
位が変化するのみであり、第２ワード線（ワード線）及
びサブデータ線（第２データ線）の電位はともに０Ｖで
あるので、一切直流電圧によるストレスがかからない。
第１データ線の電位の変化は、選択データ線と非選択デ
ータ線とが合わせて示されている。
対するメモリアクセス動作に対応して第１データ線の電
位が変化するのみであり、第２ワード線（ワード線）及
びサブデータ線（第２データ線）の電位はともに０Ｖで
あるので、一切直流電圧によるストレスがかからない。
第１データ線の電位の変化は、選択データ線と非選択デ
ータ線とが合わせて示されている。
【００９９】図１３には、上記のような書き込み動作の
他の一例を説明するためのタイミング図が示されいる。
同図においては、書き込み方法が若干異なるだけで、他
は図１２と同様である。すなわち、２サイクル以上の書
き込みを行う場合、図１２のように各サイクル毎にワー
ド線の電位を変化させないで書き込み電圧Ｖｏのままに
し、データ線側の電位を変化させる。この構成でも、書
き込みが行われ強誘電体キャパシタには、第１データ線
の電位変化に対応した時間により書き込み動作が行われ
るものとなる。
他の一例を説明するためのタイミング図が示されいる。
同図においては、書き込み方法が若干異なるだけで、他
は図１２と同様である。すなわち、２サイクル以上の書
き込みを行う場合、図１２のように各サイクル毎にワー
ド線の電位を変化させないで書き込み電圧Ｖｏのままに
し、データ線側の電位を変化させる。この構成でも、書
き込みが行われ強誘電体キャパシタには、第１データ線
の電位変化に対応した時間により書き込み動作が行われ
るものとなる。
【０１００】図１４には、上記のような書き込み動作の
更に他の一例を説明するためのタイミング図が示されい
る。同図においては、選択ブロックにおける非選択のワ
ード線及びデータ線の初期化時の電位設定が若干異なる
だけで、他は図１３と同様である。すなわち、選択ブロ
ックの初期化において、非選択にされるワード線（第２
ワード線）と第１データ線及び第２データ線の電位は、
非選択レベルＶｏ／２に固定させておくものである。
更に他の一例を説明するためのタイミング図が示されい
る。同図においては、選択ブロックにおける非選択のワ
ード線及びデータ線の初期化時の電位設定が若干異なる
だけで、他は図１３と同様である。すなわち、選択ブロ
ックの初期化において、非選択にされるワード線（第２
ワード線）と第１データ線及び第２データ線の電位は、
非選択レベルＶｏ／２に固定させておくものである。
【０１０１】このようにすると、書き込みが行われない
強誘電体キャパシタは、前の分極の向きを維持するもの
となる。すなわち、１つのブロックのうち、これから書
き込みを行う特定の強誘電体キャパシタに対してのみ初
期化が実施される。この構成では、書き込み動作は、常
に初期化を伴って行うようにされ、ＲＡＭ（ランダム・
アクセス・メモリ）と同じような書き込み動作を行うこ
とができる。これに対して、前記のように一括初期化を
行った後に書き込みを行う方式は、一括消去型のＥＰＲ
ＯＭのようなアクセス方式となる。
強誘電体キャパシタは、前の分極の向きを維持するもの
となる。すなわち、１つのブロックのうち、これから書
き込みを行う特定の強誘電体キャパシタに対してのみ初
期化が実施される。この構成では、書き込み動作は、常
に初期化を伴って行うようにされ、ＲＡＭ（ランダム・
アクセス・メモリ）と同じような書き込み動作を行うこ
とができる。これに対して、前記のように一括初期化を
行った後に書き込みを行う方式は、一括消去型のＥＰＲ
ＯＭのようなアクセス方式となる。
【０１０２】図１５には、上記読み出し動作の一例を説
明するためのタイミング図が示されいる。同図におい
て、点線で示したのは分極の反転が生じない場合を示し
ている。読み出し動作は、前記のようにデータ線プリチ
ャージ、センスアンプ動作、及び再書き込みの３ステッ
プの読み出しサイクルと、その後に書き込み動作の場合
と同様にデータ線デスチャージ動作が行われる。各ワー
ド線やデータ線の電位設定は、基本的には前記図６ない
し図８及び図１０と同様であるので説明を省略する。
明するためのタイミング図が示されいる。同図におい
て、点線で示したのは分極の反転が生じない場合を示し
ている。読み出し動作は、前記のようにデータ線プリチ
ャージ、センスアンプ動作、及び再書き込みの３ステッ
プの読み出しサイクルと、その後に書き込み動作の場合
と同様にデータ線デスチャージ動作が行われる。各ワー
ド線やデータ線の電位設定は、基本的には前記図６ない
し図８及び図１０と同様であるので説明を省略する。
【０１０３】次に、メモリアクセスの際に非選択にされ
るべき強誘電体キャパシタにかかるＶｏ／２のストレス
について考察する。上記の非選択電圧Ｖｏ／２は、強誘
電体キャパシタに対して直接に分極を反転させることは
ないが、その回数ないし時間が長くなると無視できなく
なり、強誘電体キャパシタの持つ分極と電界とのヒステ
リシス特性における残留分極の保持特性を劣化させる。
るべき強誘電体キャパシタにかかるＶｏ／２のストレス
について考察する。上記の非選択電圧Ｖｏ／２は、強誘
電体キャパシタに対して直接に分極を反転させることは
ないが、その回数ないし時間が長くなると無視できなく
なり、強誘電体キャパシタの持つ分極と電界とのヒステ
リシス特性における残留分極の保持特性を劣化させる。
【０１０４】
【表１】
【０１０５】例えば、この実施例の半導体記憶装置のよ
うに、１つのスイッチ素子に対してｍ個（８個）の強誘
電体キャパシタを接続し、データ線をＮ本（１２８本）
として、第２ワード線を１０２４本とした場合、全部で
約１Ｍビットの記憶容量を持つメモリアレイを想定し、
全ビットに１回の書き込み又は読み出しを行った場合の
Ｖｏ／２のストレスを計算すると表１のようになる。
うに、１つのスイッチ素子に対してｍ個（８個）の強誘
電体キャパシタを接続し、データ線をＮ本（１２８本）
として、第２ワード線を１０２４本とした場合、全部で
約１Ｍビットの記憶容量を持つメモリアレイを想定し、
全ビットに１回の書き込み又は読み出しを行った場合の
Ｖｏ／２のストレスを計算すると表１のようになる。
【０１０６】表１では、比較のために、特開昭６３−２
０１９９８号公報の第２図ようにスイッチ素子を持たな
いでデータ線とワード線の交点に強誘電体キャパシタを
設けたものを従来技術（従来１）とし、特開平３−３６
７６３号公報のように１つの強誘電体キャパシタに１つ
のスイッチを設けたものを従来技術（従来２）とし、特
開平４−９０１８９号公報のように１つのスイッチに複
数個の強誘電体キャパシタを設けたものであってて、公
報からは明らかではないが非選択レベルとしてＶｏ／２
を定常的に供給する構成としたものを従来技術（従来
３）とする。
０１９９８号公報の第２図ようにスイッチ素子を持たな
いでデータ線とワード線の交点に強誘電体キャパシタを
設けたものを従来技術（従来１）とし、特開平３−３６
７６３号公報のように１つの強誘電体キャパシタに１つ
のスイッチを設けたものを従来技術（従来２）とし、特
開平４−９０１８９号公報のように１つのスイッチに複
数個の強誘電体キャパシタを設けたものであってて、公
報からは明らかではないが非選択レベルとしてＶｏ／２
を定常的に供給する構成としたものを従来技術（従来
３）とする。
【０１０７】最大ストレスの回数は、次の式（１）ない
し（４）になる。 本発明の最大ストレス＝（Ｎ−１）＋（ｍ−１） ・・・・・・（１） 従来１の最大ストレス＝ＮＭ−１ ・・・・・・（２） 従来２の最大ストレス＝Ｎ−１ ・・・・・・（３） 従来３の最大ストレス＝１＋（ｍ−１）／Ｎ−１） ＋Ｎｍ／（Ｎ−１）・（Ｍ／ｍ−１） ・・（４）
し（４）になる。 本発明の最大ストレス＝（Ｎ−１）＋（ｍ−１） ・・・・・・（１） 従来１の最大ストレス＝ＮＭ−１ ・・・・・・（２） 従来２の最大ストレス＝Ｎ−１ ・・・・・・（３） 従来３の最大ストレス＝１＋（ｍ−１）／Ｎ−１） ＋Ｎｍ／（Ｎ−１）・（Ｍ／ｍ−１） ・・（４）
【０１０８】従来２に対する最大ストレスの相対比は、
次式（５）ないし（７）になる。 本発明の相対比＝１＋（ｍ−１）／（Ｎ−１） ・・・・・・（５） 従来１の相対比＝（ＮＭ−１）／（Ｎ−１） ・・・・・・（６） 従来３の相対比＝１＋（ｍ−１）／（Ｎ−１） ＋Ｎｍ／（Ｎ−１）・（Ｍ／ｍ−１） ・・・・・・（７）
次式（５）ないし（７）になる。 本発明の相対比＝１＋（ｍ−１）／（Ｎ−１） ・・・・・・（５） 従来１の相対比＝（ＮＭ−１）／（Ｎ−１） ・・・・・・（６） 従来３の相対比＝１＋（ｍ−１）／（Ｎ−１） ＋Ｎｍ／（Ｎ−１）・（Ｍ／ｍ−１） ・・・・・・（７）
【０１０９】前記のようにＮ＝１２８、Ｍ＝１０２４、
ｍ＝８とした場合の相対比は、従来２の１に対して、本
発明は１．０６倍とほぼ同じになるのに対して、従来１
と従来３は、１０２５倍と大きくなる。このことから、
本発明では、１つのスイッチ素子に対して複数の強誘電
体キャパシタを設けることによる高集積化を図りつつ、
メモリアクセス時に非選択にされる強誘電体キャパシタ
にかかるＶｏ／２のストレスを従来２のような１スイッ
チ１キャパシタとほぼ同様にできる。なお、８ビットの
単位でのメモリアクセスが行われる場合には、前記同様
な構成のメモリアレイが全体で８個設けられる。それ
故、半導体記憶装置の持つ記憶容量は、約８Ｍビットの
ような大記憶容量となる。
ｍ＝８とした場合の相対比は、従来２の１に対して、本
発明は１．０６倍とほぼ同じになるのに対して、従来１
と従来３は、１０２５倍と大きくなる。このことから、
本発明では、１つのスイッチ素子に対して複数の強誘電
体キャパシタを設けることによる高集積化を図りつつ、
メモリアクセス時に非選択にされる強誘電体キャパシタ
にかかるＶｏ／２のストレスを従来２のような１スイッ
チ１キャパシタとほぼ同様にできる。なお、８ビットの
単位でのメモリアクセスが行われる場合には、前記同様
な構成のメモリアレイが全体で８個設けられる。それ
故、半導体記憶装置の持つ記憶容量は、約８Ｍビットの
ような大記憶容量となる。
【０１１０】図１６には、この発明に係る半導体記憶装
置の他の一実施例の回路図が示されている。この実施例
においては、１つのスイッチ素子としてのＭＯＳＦＥＴ
に複数の強誘電体キャパシタが設けられるマルチキャパ
シタ構成と、１つのスイッチ素子としてのＭＯＳＦＥＴ
に１つの強誘電体キャパシタが設けられるものとが併設
される。
置の他の一実施例の回路図が示されている。この実施例
においては、１つのスイッチ素子としてのＭＯＳＦＥＴ
に複数の強誘電体キャパシタが設けられるマルチキャパ
シタ構成と、１つのスイッチ素子としてのＭＯＳＦＥＴ
に１つの強誘電体キャパシタが設けられるものとが併設
される。
【０１１１】すなわち、ブロックは、前記のような８ビ
ットの単位でのメモリアクセスに対応して横方向に８個
設けられるが、同図にはそのうちデータ端子ＤＩＯ−０
とＤＩＯ−７に対応したものが代表として例示的に示さ
れている。また、データ線に接続される０ないしｎから
なるメモリブロックのうち、１キャパシタ型のメモリセ
ルが設けられるブロックＢ００〜Ｂ０７と、マルチキャ
パシタ型のメモリセルが設けられるブロックＢ１０〜Ｂ
１７及びＢｎ０〜Ｂｎ７が代表として示されている。
ットの単位でのメモリアクセスに対応して横方向に８個
設けられるが、同図にはそのうちデータ端子ＤＩＯ−０
とＤＩＯ−７に対応したものが代表として例示的に示さ
れている。また、データ線に接続される０ないしｎから
なるメモリブロックのうち、１キャパシタ型のメモリセ
ルが設けられるブロックＢ００〜Ｂ０７と、マルチキャ
パシタ型のメモリセルが設けられるブロックＢ１０〜Ｂ
１７及びＢｎ０〜Ｂｎ７が代表として示されている。
【０１１２】ブロックＢ１０〜Ｂ１７からブロックＢｎ
０〜Ｂｎ７までの第１ワード線及び第２ワード線の選択
／非選択動作は前記実施例と同様であるので説明を省略
する。ブロックＢ０に設けられるメモリセルは、１つの
ＭＯＳＦＥＴに１つのキャパシタが設けられるものであ
る。この実施例では、このメモリブロックＢ００〜Ｂ０
７に対して、他のメモリブロックにおけるマルチキャパ
シタ型のメモリセルと同様に３値レベルによる選択／非
選択動作が行われる。
０〜Ｂｎ７までの第１ワード線及び第２ワード線の選択
／非選択動作は前記実施例と同様であるので説明を省略
する。ブロックＢ０に設けられるメモリセルは、１つの
ＭＯＳＦＥＴに１つのキャパシタが設けられるものであ
る。この実施例では、このメモリブロックＢ００〜Ｂ０
７に対して、他のメモリブロックにおけるマルチキャパ
シタ型のメモリセルと同様に３値レベルによる選択／非
選択動作が行われる。
【０１１３】基本的には１つのスイッチ素子に対して１
つの強誘電体キャパシタしか設けられないから、このメ
モリセルを不揮発性のメモリ素子として使用するなら
ば、前記マルチキャパシタ型のメモリセルのように半選
択状態というべき非選択レベルＶｏ／２は必要とされな
い。
つの強誘電体キャパシタしか設けられないから、このメ
モリセルを不揮発性のメモリ素子として使用するなら
ば、前記マルチキャパシタ型のメモリセルのように半選
択状態というべき非選択レベルＶｏ／２は必要とされな
い。
【０１１４】この実施例では、上記の非選択レベルＶｏ
／２では強誘電体キャパシタにあっては、分極の反転が
生じないことに着目し、上記非選択レベルＶｏ／２を選
択レベルとして用いることにより、上記メモリセルをダ
イナミック型メモリセルとして動作させる。この構成で
は、強誘電体キャパシタは、その誘電率が極めて大きい
ことから大きな情報記憶電荷を保持することができる。
しかしながち、ダイナミック型メモリセルでは、時間の
経過とともに保持された情報電荷はリーク電流等により
失われるので、情報電荷が失われる前に読み出してそれ
を増幅してもとのメモリセルに書き込むというリフレッ
シュ動作を必要とする。
／２では強誘電体キャパシタにあっては、分極の反転が
生じないことに着目し、上記非選択レベルＶｏ／２を選
択レベルとして用いることにより、上記メモリセルをダ
イナミック型メモリセルとして動作させる。この構成で
は、強誘電体キャパシタは、その誘電率が極めて大きい
ことから大きな情報記憶電荷を保持することができる。
しかしながち、ダイナミック型メモリセルでは、時間の
経過とともに保持された情報電荷はリーク電流等により
失われるので、情報電荷が失われる前に読み出してそれ
を増幅してもとのメモリセルに書き込むというリフレッ
シュ動作を必要とする。
【０１１５】上記のようなリフレッシュ動作を必要とす
るものの、そのメモリアクセスが高速であることから、
何回も書き換える必要のあるデータについは、上記のよ
うな分極の反転を伴うようなマルチキャパシタ型のメモ
リセルではなく、上記ダイナミック型メモリセルに対し
て行うようにする。この構成では、ブロックＢ００〜Ｂ
０７のエリアは、一時記憶用のバッファメモリとして使
用することができる。これにより、記憶データの種類に
応じたメモリアクセスが可能になる。
るものの、そのメモリアクセスが高速であることから、
何回も書き換える必要のあるデータについは、上記のよ
うな分極の反転を伴うようなマルチキャパシタ型のメモ
リセルではなく、上記ダイナミック型メモリセルに対し
て行うようにする。この構成では、ブロックＢ００〜Ｂ
０７のエリアは、一時記憶用のバッファメモリとして使
用することができる。これにより、記憶データの種類に
応じたメモリアクセスが可能になる。
【０１１６】上記のように単にダイナミック型メモリセ
ルとして使用する場合には、強誘電体キャパシタの共通
電極側にはＶｏ／２のようなプレート電圧を供給するだ
けでよい。しかしながら、この実施例ではＸデコーダに
前記と同様な３値出力機能を持たせて、不揮発性メモリ
としても使用可能にするものである。上記のように一時
記憶データとして用い、最終データをそのまま不揮発化
して残したいときには、前記マルチキャパシタ型のメモ
リセルの場合と同様にデータ線側との相対的な電位差が
Ｖｏになるような書き込み電圧を供給するものである。
ルとして使用する場合には、強誘電体キャパシタの共通
電極側にはＶｏ／２のようなプレート電圧を供給するだ
けでよい。しかしながら、この実施例ではＸデコーダに
前記と同様な３値出力機能を持たせて、不揮発性メモリ
としても使用可能にするものである。上記のように一時
記憶データとして用い、最終データをそのまま不揮発化
して残したいときには、前記マルチキャパシタ型のメモ
リセルの場合と同様にデータ線側との相対的な電位差が
Ｖｏになるような書き込み電圧を供給するものである。
【０１１７】なお、ダイナミック型メモリセルとして使
用する場合には、センスアンプの構成がマルチキャパシ
タ型の強誘電体キャパシタの分極反転に伴う電流センス
と異なり、データ線の電位を変化をセンスするための専
用のセンスアンプが設けられるものである。このセンス
アンプの出力信号は、前記図１のようなデータラッチＤ
ＯＬからＤＩＬに帰還されて、上記のような読み出しに
より破壊された記憶電荷をもとの状態に戻すという再書
き込みが行われる。
用する場合には、センスアンプの構成がマルチキャパシ
タ型の強誘電体キャパシタの分極反転に伴う電流センス
と異なり、データ線の電位を変化をセンスするための専
用のセンスアンプが設けられるものである。このセンス
アンプの出力信号は、前記図１のようなデータラッチＤ
ＯＬからＤＩＬに帰還されて、上記のような読み出しに
より破壊された記憶電荷をもとの状態に戻すという再書
き込みが行われる。
【０１１８】従来のダイナミック型ＲＡＭのように、デ
ータ線にセンスアンプを設けてセンス動作と再書き込み
とを１つのサイクルによって行うようにしてもよい。ま
た、第１ワード線とのカップリングによるノイズが問題
にされるなら、一対のデータ線を相補データ線としてメ
モリセルを交互に配置し、相補データ線に設けられたセ
ンスアンプによって読み出し信号の増幅と再書き込み
（リフレッシュ）を行うようにすればよい。
ータ線にセンスアンプを設けてセンス動作と再書き込み
とを１つのサイクルによって行うようにしてもよい。ま
た、第１ワード線とのカップリングによるノイズが問題
にされるなら、一対のデータ線を相補データ線としてメ
モリセルを交互に配置し、相補データ線に設けられたセ
ンスアンプによって読み出し信号の増幅と再書き込み
（リフレッシュ）を行うようにすればよい。
【０１１９】図１７には、強誘電体キャパシタにおける
電界と分極の関係の特性図が示されている。このような
ヒステリシス特性は、公知であるので詳細な説明は省略
するが、正方向＋Ｖに電圧ＶＯＬを加えると一方向＋Ｑ
の方向に分極が生じる。この分極は、電界を０にしても
０にならず一定の残留分極を保持する。上記と逆の負方
向−Ｖに上記同様な電圧を加えると、分極の向きが他方
向−Ｑに反転する。
電界と分極の関係の特性図が示されている。このような
ヒステリシス特性は、公知であるので詳細な説明は省略
するが、正方向＋Ｖに電圧ＶＯＬを加えると一方向＋Ｑ
の方向に分極が生じる。この分極は、電界を０にしても
０にならず一定の残留分極を保持する。上記と逆の負方
向−Ｖに上記同様な電圧を加えると、分極の向きが他方
向−Ｑに反転する。
【０１２０】上記のようなヒステリシス特性は、温度依
存性を持つ。電圧ＶＯＬは、低温度のときに上記分極の
反転に必要な電圧Ｖｏを表している。これに対して、高
温度になると上記分極の反転に必要な電圧がＶＯＨのよ
うに小さな電圧となる。それ故、書き込み電圧Ｖｏを低
温度時の特性に合わせて設定すると、低温度時には分極
の反転が生じない非選択レベルＶｏ／２（ＶＯＬ／２）
＞ＶＯＨとなって非選択状態であるべき強誘電体キャパ
シタに分極の反転が発生してしまう。
存性を持つ。電圧ＶＯＬは、低温度のときに上記分極の
反転に必要な電圧Ｖｏを表している。これに対して、高
温度になると上記分極の反転に必要な電圧がＶＯＨのよ
うに小さな電圧となる。それ故、書き込み電圧Ｖｏを低
温度時の特性に合わせて設定すると、低温度時には分極
の反転が生じない非選択レベルＶｏ／２（ＶＯＬ／２）
＞ＶＯＨとなって非選択状態であるべき強誘電体キャパ
シタに分極の反転が発生してしまう。
【０１２１】そこで、このような温度変化による不所望
な誤書き込みの発生を防止するために上記書き込み電圧
Ｖｏの設定は、上記のような温度特性に合わせて負の温
度依存性を持たせる必要がある。
な誤書き込みの発生を防止するために上記書き込み電圧
Ｖｏの設定は、上記のような温度特性に合わせて負の温
度依存性を持たせる必要がある。
【０１２２】図１８には、上記書き込み電圧を形成する
電圧発生回路の一実施例の回路図が示されている。この
実施例では、ダイオード形態のＭＯＳＦＥＴとキャパシ
タを用いた昇圧回路によって書き込み電圧Ｖｏを発生さ
せる。この書き込み電圧Ｖｏの電圧レベルは、ツェナー
ダイオードＺＤによって安定化される。ツェナーダイオ
ードＺＤは、温度の上昇とともにツェナー電圧が低下す
るという負の温度係数を持つので、上記のような強誘電
体キャパシタの持つ負の温度依存性に対応した書き込み
電圧Ｖｏを形成することができる。なお、図示しない
が、非選択レベルＶｏ／２は、上記書き込み電圧を抵抗
又はキャパシタ等のようなインピーダンス手段によって
分圧して形成される。これにより、非選択レベルも同様
な負の温度係数を持つようにすることができる。もちろ
ん、温度補償は、上記以外の方法であってもよい。
電圧発生回路の一実施例の回路図が示されている。この
実施例では、ダイオード形態のＭＯＳＦＥＴとキャパシ
タを用いた昇圧回路によって書き込み電圧Ｖｏを発生さ
せる。この書き込み電圧Ｖｏの電圧レベルは、ツェナー
ダイオードＺＤによって安定化される。ツェナーダイオ
ードＺＤは、温度の上昇とともにツェナー電圧が低下す
るという負の温度係数を持つので、上記のような強誘電
体キャパシタの持つ負の温度依存性に対応した書き込み
電圧Ｖｏを形成することができる。なお、図示しない
が、非選択レベルＶｏ／２は、上記書き込み電圧を抵抗
又はキャパシタ等のようなインピーダンス手段によって
分圧して形成される。これにより、非選択レベルも同様
な負の温度係数を持つようにすることができる。もちろ
ん、温度補償は、上記以外の方法であってもよい。
【０１２３】図１９には、本発明に係るマルチキャパシ
タ型の単位記憶回路の一実施例の回路図が示されてい
る。同図における回路素子は、それらが半導体基板上に
形成されるときの幾何学的な配置に合わせて描かれてい
る。
タ型の単位記憶回路の一実施例の回路図が示されてい
る。同図における回路素子は、それらが半導体基板上に
形成されるときの幾何学的な配置に合わせて描かれてい
る。
【０１２４】図１９（Ａ）では、トランスファＭＯＳＦ
ＥＴと、それに接続される複数の強誘電体キャパシタが
同じ配列によって構成される。これに対して図１９
（Ｂ）では、トランスファＭＯＳＦＥＴとデータ線との
接続点を中心にして上下対称的にトランスファＭＯＳＦ
ＥＴとそれに接続される複数の強誘電体キャパシタが配
置される。
ＥＴと、それに接続される複数の強誘電体キャパシタが
同じ配列によって構成される。これに対して図１９
（Ｂ）では、トランスファＭＯＳＦＥＴとデータ線との
接続点を中心にして上下対称的にトランスファＭＯＳＦ
ＥＴとそれに接続される複数の強誘電体キャパシタが配
置される。
【０１２５】同図（Ｂ）の構成では、トランスファＭＯ
ＳＦＥＴのドレイン（又はソース）とデータ線との接続
が２つの単位記憶回路において１箇所でよいという特徴
を持っている。これに対して（Ａ）では、単位記憶回路
毎にトランファＭＯＳＦＥＴのドレイン（又はソース）
とデータ線を接続させる必要がある。
ＳＦＥＴのドレイン（又はソース）とデータ線との接続
が２つの単位記憶回路において１箇所でよいという特徴
を持っている。これに対して（Ａ）では、単位記憶回路
毎にトランファＭＯＳＦＥＴのドレイン（又はソース）
とデータ線を接続させる必要がある。
【０１２６】図２０には、本発明に係るマルチキャパシ
タ型の単位記憶回路の他の一実施例の回路図が示されて
いる。同図における回路素子は、前記同様にそれらが半
導体基板上に形成されるときの幾何学的な配置に合わせ
て描かれている。
タ型の単位記憶回路の他の一実施例の回路図が示されて
いる。同図における回路素子は、前記同様にそれらが半
導体基板上に形成されるときの幾何学的な配置に合わせ
て描かれている。
【０１２７】この実施例では、隣接の第２データ線（サ
ブデータ線）において、第２ワード線方向に対して交互
に強誘電体キャパシタが設けられる。この構成は、折り
返しビット線方式のダイナミック型メモリセルの配置と
類似している。このような強誘電体キャパシタの配置に
よって、隣接データ線Ｄ０とＤ１を相補データ線として
アクセスすることができる。すなわち、第２ワード線Ｗ
０が選択されたときには、データ線Ｄ０から読み出し信
号が得られ、データ線Ｄ１からはプリチャージ電圧が出
力される。それ故、このプリチャージ電圧を基準電圧と
する差動増幅回路によって、上記データ線Ｄ０からの読
み出し信号をセンスすることができる。
ブデータ線）において、第２ワード線方向に対して交互
に強誘電体キャパシタが設けられる。この構成は、折り
返しビット線方式のダイナミック型メモリセルの配置と
類似している。このような強誘電体キャパシタの配置に
よって、隣接データ線Ｄ０とＤ１を相補データ線として
アクセスすることができる。すなわち、第２ワード線Ｗ
０が選択されたときには、データ線Ｄ０から読み出し信
号が得られ、データ線Ｄ１からはプリチャージ電圧が出
力される。それ故、このプリチャージ電圧を基準電圧と
する差動増幅回路によって、上記データ線Ｄ０からの読
み出し信号をセンスすることができる。
【０１２８】このような強誘電体キャパシタの配置を採
ることにより、第２ワード線とサブデータ線及びデータ
線とのカップリングノイズがコモンモードとなり、上記
のような差動型のセンスアンプによって相殺させること
ができる。
ることにより、第２ワード線とサブデータ線及びデータ
線とのカップリングノイズがコモンモードとなり、上記
のような差動型のセンスアンプによって相殺させること
ができる。
【０１２９】図２１には、本発明に係るマルチキャパシ
タ型の単位記憶回路の更に他の一実施例の回路図が示さ
れている。同図における回路素子は、前記同様にそれら
が半導体基板上に形成されるときの幾何学的な配置に合
わせて描かれている。
タ型の単位記憶回路の更に他の一実施例の回路図が示さ
れている。同図における回路素子は、前記同様にそれら
が半導体基板上に形成されるときの幾何学的な配置に合
わせて描かれている。
【０１３０】この実施例では、１つのトランファＭＯＳ
ＦＥＴＱ０１に対して、平行に配置される２本のサブデ
ータ線ｄ０，ｄ１が設けられる。２つのサブデータ線の
いずれかを選択するために、第２ワード線の配列方向に
対して交互に強誘電体キャパシタが設けらる。これによ
り、第２ワード線Ｗ０を選択すると、サブデータ線ｄ０
に接続される強誘電体キャパシタが選択され、第２ワー
ド線Ｗ１を選択するとサブデータ線ｄ１に接続される強
誘電体キャパシタが選択される。
ＦＥＴＱ０１に対して、平行に配置される２本のサブデ
ータ線ｄ０，ｄ１が設けられる。２つのサブデータ線の
いずれかを選択するために、第２ワード線の配列方向に
対して交互に強誘電体キャパシタが設けらる。これによ
り、第２ワード線Ｗ０を選択すると、サブデータ線ｄ０
に接続される強誘電体キャパシタが選択され、第２ワー
ド線Ｗ１を選択するとサブデータ線ｄ１に接続される強
誘電体キャパシタが選択される。
【０１３１】上記のような構成を採ることにより、トラ
ンスファＭＯＳＦＥＴの数を減らすことができ、回路素
子数の低減を図ることができる。上記サブデータ線の数
は、３本以上にしてもよい。この場合には、各サブデー
タ線において第２ワード線の３本おきに１つの割り合で
強誘電体キャパシタが設けられる。
ンスファＭＯＳＦＥＴの数を減らすことができ、回路素
子数の低減を図ることができる。上記サブデータ線の数
は、３本以上にしてもよい。この場合には、各サブデー
タ線において第２ワード線の３本おきに１つの割り合で
強誘電体キャパシタが設けられる。
【０１３２】図２２には、この発明に係る半導体記憶装
置が用いられるマイクロコンピュータの一実施例のブロ
ック図が示されている。特に制限されないが、この実施
例のマイクロコンピュータは、１チップの半導体集積回
路装置により構成される。
置が用いられるマイクロコンピュータの一実施例のブロ
ック図が示されている。特に制限されないが、この実施
例のマイクロコンピュータは、１チップの半導体集積回
路装置により構成される。
【０１３３】ＣＰＵはマイクロプロセッサ（中央処理ユ
ニット）であり、一連のデータ処理プログラムに従って
データの処理を行う。このＣＰＵを中心にしてバスＢＵ
Ｓにより周辺回路としてタイマー回路ＴＩＭＥＲ、シリ
アル・コミュニケーション・インターフェイスＳＣＩ、
アナログ／ディジタル変換回路Ａ／Ｄ、及び内部記憶回
路として本願発明に係る半導体記憶装置ＭＣＭが設けら
れる。Ｉ／Ｏは、入出力回路である。
ニット）であり、一連のデータ処理プログラムに従って
データの処理を行う。このＣＰＵを中心にしてバスＢＵ
Ｓにより周辺回路としてタイマー回路ＴＩＭＥＲ、シリ
アル・コミュニケーション・インターフェイスＳＣＩ、
アナログ／ディジタル変換回路Ａ／Ｄ、及び内部記憶回
路として本願発明に係る半導体記憶装置ＭＣＭが設けら
れる。Ｉ／Ｏは、入出力回路である。
【０１３４】上記半導体記憶装置ＭＣＭは、前記のよう
な１つのスイッチ素子に対して複数の強誘電体キャパシ
タを設けたマルチキャパシタ型の単位記憶回路を持つも
のであり、不揮発性メモリとして用いられる。
な１つのスイッチ素子に対して複数の強誘電体キャパシ
タを設けたマルチキャパシタ型の単位記憶回路を持つも
のであり、不揮発性メモリとして用いられる。
【０１３５】電源端子ＶccとＶssには、約５Ｖと０Ｖで
あり、上記のようなディジタル回路用の電源電圧として
用いられ、上記半導体記憶装置ＭＣＭの動作に必要な書
き込み電圧ＶｏやＶｏ／２及び第１ワード線に与えられ
る選択電圧Ｖｗ等は内部昇圧回路によって形成される。
あり、上記のようなディジタル回路用の電源電圧として
用いられ、上記半導体記憶装置ＭＣＭの動作に必要な書
き込み電圧ＶｏやＶｏ／２及び第１ワード線に与えられ
る選択電圧Ｖｗ等は内部昇圧回路によって形成される。
【０１３６】電源端子ＡＶccとＡＶssは、アナログ回路
用の電源電圧である。このようにディジタル回路とアナ
ログ回路とで電源を別にすることによって、ディジタル
回路側に電源線に発生する比較的大きなノイズがアナロ
グ回路側の電源線にリークすることが防止できる。
用の電源電圧である。このようにディジタル回路とアナ
ログ回路とで電源を別にすることによって、ディジタル
回路側に電源線に発生する比較的大きなノイズがアナロ
グ回路側の電源線にリークすることが防止できる。
【０１３７】このように内部記憶回路として不揮発性メ
モリを用いるものであるので、この実施例のマイクロコ
ンピュータは銀行カード等のＩＣカードとして用いるこ
とができるものである。
モリを用いるものであるので、この実施例のマイクロコ
ンピュータは銀行カード等のＩＣカードとして用いるこ
とができるものである。
【０１３８】上記マイクロコンピュータは、それぞれが
１つの半導体集積回路装置により構成され、プリント基
板等の実装基板に搭載されるボード構成のものであって
もよいことはいうまでもない。この場合には、記憶回路
ＭＣＭは複数の半導体集記憶装置により構成できるか
ら、大きな記憶容量を持たせることができる。また、外
部メモリとしてＲＡＭ等を接続するようにしてもよい。
１つの半導体集積回路装置により構成され、プリント基
板等の実装基板に搭載されるボード構成のものであって
もよいことはいうまでもない。この場合には、記憶回路
ＭＣＭは複数の半導体集記憶装置により構成できるか
ら、大きな記憶容量を持たせることができる。また、外
部メモリとしてＲＡＭ等を接続するようにしてもよい。
【０１３９】図２３には、この発明に係る半導体記憶装
置が用いられるマイクロコンピュータの他の一実施例の
ブロック図が示されている。この実施例では、メモリ回
路として前記のような半導体記憶装置ＭＣＭとＲＡＭが
併設される。これにより、マイクロコンピュータに電源
が供給されて動作状態のときには、ＲＡＭを用いて高速
にデータの書き込み／読み出しを伴うデータ処理を行う
ようにすることができる。
置が用いられるマイクロコンピュータの他の一実施例の
ブロック図が示されている。この実施例では、メモリ回
路として前記のような半導体記憶装置ＭＣＭとＲＡＭが
併設される。これにより、マイクロコンピュータに電源
が供給されて動作状態のときには、ＲＡＭを用いて高速
にデータの書き込み／読み出しを伴うデータ処理を行う
ようにすることができる。
【０１４０】上記マイクロコンピュータの電源を遮断さ
せるときには、その前にＲＡＭの記憶されりデータのう
ち、不揮発化を必要とするものはＭＣＭに転送させる。
これにより、電源が遮断されても必要なデータをＭＣＭ
に記憶させておくことできる。そして、再び電源投入に
よってマイクロコンピュータが動作を開始するときに
は、上記ＭＣＭに退避されたデータを読み出してＲＡＭ
に転送し、再びＲＡＭを用いて高速データ処理が行われ
る。
せるときには、その前にＲＡＭの記憶されりデータのう
ち、不揮発化を必要とするものはＭＣＭに転送させる。
これにより、電源が遮断されても必要なデータをＭＣＭ
に記憶させておくことできる。そして、再び電源投入に
よってマイクロコンピュータが動作を開始するときに
は、上記ＭＣＭに退避されたデータを読み出してＲＡＭ
に転送し、再びＲＡＭを用いて高速データ処理が行われ
る。
【０１４１】このような構成を採ることにより、ＭＣＭ
に対する書き換え回数を大幅に減らすことができる。こ
れにより、ＭＣＭに対する書き換え回数の制限を実質的
になくすことができる。上記のような構成は、ＩＣカー
ドに適している。すなわち、ＩＣカードにおいては、バ
ッテリーを搭載させることなく必要な記憶データの不揮
発化が可能になり、不揮発性メモリの書き換え回数の制
約を実質的に受けることなく使用できるようになる。
に対する書き換え回数を大幅に減らすことができる。こ
れにより、ＭＣＭに対する書き換え回数の制限を実質的
になくすことができる。上記のような構成は、ＩＣカー
ドに適している。すなわち、ＩＣカードにおいては、バ
ッテリーを搭載させることなく必要な記憶データの不揮
発化が可能になり、不揮発性メモリの書き換え回数の制
約を実質的に受けることなく使用できるようになる。
【０１４２】図２４には、この発明に係る半導体記憶装
置が用いられるコードレス電話機等の移動無線通信装置
の一実施例のブロック図が示されている。この実施例で
は、制御部において用いられるメモリ装置として、本願
発明に係る半導体記憶装置ＭＣＭが用いられる。このメ
モリ回路には、例えば短縮ダイヤル用の電話番号や必要
なメモ情報が記憶される。この他、メモリ情報の１つの
として、以下のような音声情報の記憶を行ってもよい。
（１）留守時又は通話時に、相手又は自身の必要情報を
記憶せさる。（２）通話オフ状態において、自分自身の
話をメモ代わりに記憶させる。（３）上記（１）や
（２）で記憶させた内容を相手方の電話に自動転送させ
る。上記半導体記憶回路ＭＣＭは、取り外し可能なもの
であってもよし、追加の半導体記憶装置ＭＣＭを取り付
けるものであってもよい。
置が用いられるコードレス電話機等の移動無線通信装置
の一実施例のブロック図が示されている。この実施例で
は、制御部において用いられるメモリ装置として、本願
発明に係る半導体記憶装置ＭＣＭが用いられる。このメ
モリ回路には、例えば短縮ダイヤル用の電話番号や必要
なメモ情報が記憶される。この他、メモリ情報の１つの
として、以下のような音声情報の記憶を行ってもよい。
（１）留守時又は通話時に、相手又は自身の必要情報を
記憶せさる。（２）通話オフ状態において、自分自身の
話をメモ代わりに記憶させる。（３）上記（１）や
（２）で記憶させた内容を相手方の電話に自動転送させ
る。上記半導体記憶回路ＭＣＭは、取り外し可能なもの
であってもよし、追加の半導体記憶装置ＭＣＭを取り付
けるものであってもよい。
【０１４３】コードレス電話機等の移動無線通信装置で
は、小型軽量化が必要とされる。小型軽量化を妨げるも
のの１つとして電源装置（バッテリー）がある。この実
施例の半導体記憶装置では、不揮発性の記憶動作を行う
ものであるので、データの保持動作に電流消費を行わな
いから、その分バッテリーの容量を小さくすることがで
きる。あるいは、バッテリーの容量が同じなら１回の充
電動作で使用できる時間を長くすることができる。
は、小型軽量化が必要とされる。小型軽量化を妨げるも
のの１つとして電源装置（バッテリー）がある。この実
施例の半導体記憶装置では、不揮発性の記憶動作を行う
ものであるので、データの保持動作に電流消費を行わな
いから、その分バッテリーの容量を小さくすることがで
きる。あるいは、バッテリーの容量が同じなら１回の充
電動作で使用できる時間を長くすることができる。
【０１４４】上記移動無線通信装置は、ベースバンド部
として、ディジタル・シグナル・プロセッサＤＳＰ、ア
ナログ／ディジタル変換回路ＡＤＣ、ディジタル／アナ
ログ変換回路ＤＡＣからなるコーデックＣＯＤＥＣと、
モデムＭＯＤＥＭから構成される。ＳＰは出力用のスピ
ーカであり、ＭＩＣは入力用のマイクロフォンである。
制御部は、キーによってダイヤルや各種モードが設定さ
れる。これらのベースバンド部で形成された信号は、高
周波無線部を介して電波に変換して受信と送信が行われ
る。
として、ディジタル・シグナル・プロセッサＤＳＰ、ア
ナログ／ディジタル変換回路ＡＤＣ、ディジタル／アナ
ログ変換回路ＤＡＣからなるコーデックＣＯＤＥＣと、
モデムＭＯＤＥＭから構成される。ＳＰは出力用のスピ
ーカであり、ＭＩＣは入力用のマイクロフォンである。
制御部は、キーによってダイヤルや各種モードが設定さ
れる。これらのベースバンド部で形成された信号は、高
周波無線部を介して電波に変換して受信と送信が行われ
る。
【０１４５】図２５には、図２３に示したマイクロコン
ピュータに設けられるＲＡＭのメモリアレイ部の回路図
が示されている。この実施例では、ＲＡＭとしてスタテ
ィック型ＲＡＭでなはく、ダイナミック型ＲＡＭが用い
られる。しかも、ダイナミック型メモリセルを構成する
キャパシタは、その誘電体として強誘電体が用いられ
る。
ピュータに設けられるＲＡＭのメモリアレイ部の回路図
が示されている。この実施例では、ＲＡＭとしてスタテ
ィック型ＲＡＭでなはく、ダイナミック型ＲＡＭが用い
られる。しかも、ダイナミック型メモリセルを構成する
キャパシタは、その誘電体として強誘電体が用いられ
る。
【０１４６】図２３のマイクロコンピュータを１チップ
の半導体集積回路装置により構成する場合、ＭＣＭを形
成する工程を利用して、ＲＡＭのメモリセルも形成する
ものである。これにより、ＲＡＭをダイナミック型ＲＡ
Ｍとしてのみ使用するときには、小さなキャパシタを用
いて大きな容量値を得ることができるから、ＲＡＭ部の
占有面積を大幅に小さくすることができる。
の半導体集積回路装置により構成する場合、ＭＣＭを形
成する工程を利用して、ＲＡＭのメモリセルも形成する
ものである。これにより、ＲＡＭをダイナミック型ＲＡ
Ｍとしてのみ使用するときには、小さなキャパシタを用
いて大きな容量値を得ることができるから、ＲＡＭ部の
占有面積を大幅に小さくすることができる。
【０１４７】ダイナミック型メモリセルのキャパシタし
とて強誘電体キャパシタとして用いた場合には、情報電
荷量を大きくできるから（Ａ）では、データ線とワード
線の交点の毎にメモリセルが配置される。これにより、
小さな占有面積により多数のメモリセルを形成すること
ができる。ただし、この構成では、従来のダイナミック
型ＲＡＭのような折り返しビット線方式のような読み出
し動作ができないので、センスアンプに工夫を行う必要
がある。
とて強誘電体キャパシタとして用いた場合には、情報電
荷量を大きくできるから（Ａ）では、データ線とワード
線の交点の毎にメモリセルが配置される。これにより、
小さな占有面積により多数のメモリセルを形成すること
ができる。ただし、この構成では、従来のダイナミック
型ＲＡＭのような折り返しビット線方式のような読み出
し動作ができないので、センスアンプに工夫を行う必要
がある。
【０１４８】（Ｂ）では、隣接データ線Ｄ０とＤ１が相
補データ線として構成される。すなわち、ワード線の配
列方向に対して１つ置きにメモリセルが配置される。こ
の構成は、従来のダイナミック型ＲＡＭのメモリアレイ
の配置と同じであり、相補的とされるデータ線Ｄ０とＤ
１の間にラッチ形態のセンスアンプを設けることによ
り、読み出し動作と再書き込み（リフレッシュ）を行う
ことができる、ダイナミック型ＲＡＭの回路をそのまま
流用することができる。
補データ線として構成される。すなわち、ワード線の配
列方向に対して１つ置きにメモリセルが配置される。こ
の構成は、従来のダイナミック型ＲＡＭのメモリアレイ
の配置と同じであり、相補的とされるデータ線Ｄ０とＤ
１の間にラッチ形態のセンスアンプを設けることによ
り、読み出し動作と再書き込み（リフレッシュ）を行う
ことができる、ダイナミック型ＲＡＭの回路をそのまま
流用することができる。
【０１４９】図２６には、この発明に係る半導体記憶装
置の読み出し方式の一実施例を説明するためのブロック
図が示されている。この実施例のメモリアレイ部は、デ
ータ線方向に対して０ないしｋからなるメモリブロック
が配置され、ワード線方向に０ないし７のメモリブロッ
クが配置される。上記ワード線方向に配列されるメモリ
ブロックは、データ端子ＤＩＯ−０〜ＤＩＯ−７に対応
しており、メモリアレイ部に対しては８ビットの単位で
のメモリアクセスが行われる。
置の読み出し方式の一実施例を説明するためのブロック
図が示されている。この実施例のメモリアレイ部は、デ
ータ線方向に対して０ないしｋからなるメモリブロック
が配置され、ワード線方向に０ないし７のメモリブロッ
クが配置される。上記ワード線方向に配列されるメモリ
ブロックは、データ端子ＤＩＯ−０〜ＤＩＯ−７に対応
しており、メモリアレイ部に対しては８ビットの単位で
のメモリアクセスが行われる。
【０１５０】同図においては、上記のようなメモリアレ
イの構成のうち、データ線方向には０と１及びｋ番目の
メモリブロックが、ワード線方向には０と７のメモリブ
ロックが代表として例示的に示されている。
イの構成のうち、データ線方向には０と１及びｋ番目の
メモリブロックが、ワード線方向には０と７のメモリブ
ロックが代表として例示的に示されている。
【０１５１】１つのメモリブロックＭＣ（０，０）にお
いては、第２ワード線としてＸ００ないしＸ０７の８本
が設けられる。また、ｙ０ないしｙｎからなるｎ＋１本
のデータ線が設けられる。同図では、ブロック選択用の
第１ワード線は省略されている。それ故、単位記憶回路
としては、１つのスイッチＭＯＳＦＥＴに対して８個の
強誘電体キャパシタが設けられる。他のメモリブロック
においても同様な構成にされる。
いては、第２ワード線としてＸ００ないしＸ０７の８本
が設けられる。また、ｙ０ないしｙｎからなるｎ＋１本
のデータ線が設けられる。同図では、ブロック選択用の
第１ワード線は省略されている。それ故、単位記憶回路
としては、１つのスイッチＭＯＳＦＥＴに対して８個の
強誘電体キャパシタが設けられる。他のメモリブロック
においても同様な構成にされる。
【０１５２】上記ｙ０ないしｙｎのデータ線の数を例え
ば３２本とすると、１つのブロックでは８×３２＝２５
６ビットの記憶容量を持つようにされる。ワード線方向
に並んで配置される０ないし７からなる８個のメモリブ
ロックを同時に選択ブロックとすると、１ブロック当た
り２５６バイトの記憶容量にされる。
ば３２本とすると、１つのブロックでは８×３２＝２５
６ビットの記憶容量を持つようにされる。ワード線方向
に並んで配置される０ないし７からなる８個のメモリブ
ロックを同時に選択ブロックとすると、１ブロック当た
り２５６バイトの記憶容量にされる。
【０１５３】この実施例では、上記ブロック単位でメモ
リアクセスを行うようにされる。すなわち、外部からは
ブロックアドレスと２５６バイトのデータが入力あるい
は出力される。
リアクセスを行うようにされる。すなわち、外部からは
ブロックアドレスと２５６バイトのデータが入力あるい
は出力される。
【０１５４】このような２５６バイト単位でのメモリア
クセスを行うために、メモリ回路が内蔵される。このメ
モリ回路は、ＲＡＭ、シフトレジスタあるいはラッチ回
路から構成される。すなわち、外部からは８ビットから
なるアドレスＡ０〜Ａ７によって２５６通りのブロック
指定と、それに対応したデータがメモリ回路に対して入
力あるいは出力される。このようなブロックアドレスに
対応して、データ線方向には２５６個のメモリブロック
が配置される。すなわち、同図におけるｋは２５５にさ
れる。
クセスを行うために、メモリ回路が内蔵される。このメ
モリ回路は、ＲＡＭ、シフトレジスタあるいはラッチ回
路から構成される。すなわち、外部からは８ビットから
なるアドレスＡ０〜Ａ７によって２５６通りのブロック
指定と、それに対応したデータがメモリ回路に対して入
力あるいは出力される。このようなブロックアドレスに
対応して、データ線方向には２５６個のメモリブロック
が配置される。すなわち、同図におけるｋは２５５にさ
れる。
【０１５５】データの書き込みのときには、アドレスＡ
０〜Ａ７によって１つのメモリブロックを指定し、２５
６バイトのデータがメモリ回路に入力される。以下、内
部のデコーダ回路は、Ａ０〜Ａ７からなるアドレスを解
読して、ブロックに対応した第１ワード線の選択信号を
形成する。第２ワード線の選択はは、内部のアドレス発
生回路により順次に発生される。同様に、データ線の選
択信号を形成するＹセレクタの選択信号も、内部のアド
レス発生回路により順次に発生される。
０〜Ａ７によって１つのメモリブロックを指定し、２５
６バイトのデータがメモリ回路に入力される。以下、内
部のデコーダ回路は、Ａ０〜Ａ７からなるアドレスを解
読して、ブロックに対応した第１ワード線の選択信号を
形成する。第２ワード線の選択はは、内部のアドレス発
生回路により順次に発生される。同様に、データ線の選
択信号を形成するＹセレクタの選択信号も、内部のアド
レス発生回路により順次に発生される。
【０１５６】選択ブロックは、メモリ回路に２５６バイ
トのデータが入力されている間に前記のようなブロック
単位での一括初期化動作により全ての強誘電体キャパシ
タは一方に向かうよう分極が形成されている。メモリ回
路にいったん取り込まれた２５６バイトのデータのう
ち、先頭の１バイトはＸ００とｙ０に対応した強誘電体
キャパシタに書き込まれる。このとき、実際に強誘電体
キャパシタに書き込みが行われるものは、上記初期化の
方向とは逆方向のデータに対応したもののみに対して行
われる。
トのデータが入力されている間に前記のようなブロック
単位での一括初期化動作により全ての強誘電体キャパシ
タは一方に向かうよう分極が形成されている。メモリ回
路にいったん取り込まれた２５６バイトのデータのう
ち、先頭の１バイトはＸ００とｙ０に対応した強誘電体
キャパシタに書き込まれる。このとき、実際に強誘電体
キャパシタに書き込みが行われるものは、上記初期化の
方向とは逆方向のデータに対応したもののみに対して行
われる。
【０１５７】上記１つのブロック単位の連続的なアクセ
スのためのアドレス歩進は、例えば第２ワード線Ｘ００
を選択状態にしておいて、データ線ｙ０〜ｙｎを順次変
化させることにより、第１行目の３２バイト分の書き込
みが行われる。続いて、第２ワード線Ｘ０１を選択状態
に変えて、同様なＹ系のアドレス歩進動作によって３２
バイト分の書き込みがなされる。以下同様に、第２ワー
ド線Ｘ０７まで繰り返して行うことにより、２５６バイ
トの書き込みが行われる。
スのためのアドレス歩進は、例えば第２ワード線Ｘ００
を選択状態にしておいて、データ線ｙ０〜ｙｎを順次変
化させることにより、第１行目の３２バイト分の書き込
みが行われる。続いて、第２ワード線Ｘ０１を選択状態
に変えて、同様なＹ系のアドレス歩進動作によって３２
バイト分の書き込みがなされる。以下同様に、第２ワー
ド線Ｘ０７まで繰り返して行うことにより、２５６バイ
トの書き込みが行われる。
【０１５８】読み出し動作は、前記とは逆に読み出しブ
ロックのアドレスが与えられると、選択ブロックにおい
て上記書き込み動作の場合と同様なアドレス歩進動作に
よって１バイトずつ読み出される。この読み出し信号
は、そのまま外部に送出されるのではなく、いったんメ
モリ回路に保持される。そして、全読み出しデータが揃
うと、読み出し動作が許可されてバスＢＵＳを介してＣ
ＰＵ等に読み出される。このようなＣＰＵへのデータ出
力と同時に内部回路では、読み出し動作に伴うデータの
破壊を回復させる再書き込み動作が実施される。
ロックのアドレスが与えられると、選択ブロックにおい
て上記書き込み動作の場合と同様なアドレス歩進動作に
よって１バイトずつ読み出される。この読み出し信号
は、そのまま外部に送出されるのではなく、いったんメ
モリ回路に保持される。そして、全読み出しデータが揃
うと、読み出し動作が許可されてバスＢＵＳを介してＣ
ＰＵ等に読み出される。このようなＣＰＵへのデータ出
力と同時に内部回路では、読み出し動作に伴うデータの
破壊を回復させる再書き込み動作が実施される。
【０１５９】この実施例のようなブロック単位でのアク
セス方式を採る場合には、みかけ上のアクセスを速くで
きる。例えば、ＣＰＵ等は、メモリ回路にデータの書き
込みが終了すると、バスＢＵＳからこの実施例の半導体
記憶装置を切り離して他の周辺回路との間でのデータ授
受を伴うデータ処理を行うことができ、効率よくデータ
処理を行うことができる。データの読み出し動作におて
いは、ＣＰＵ等は、この実施例の半導体記憶装置に対し
て、読み出しモードとブロックアドレスを指示し、いっ
たん他のデータ処理に入ることができる。そして、割り
込み処理やポーリング等によってデータの読み出しが可
能にされることを知ると、メモリ回路に読み出されてい
るデータを受け取る。
セス方式を採る場合には、みかけ上のアクセスを速くで
きる。例えば、ＣＰＵ等は、メモリ回路にデータの書き
込みが終了すると、バスＢＵＳからこの実施例の半導体
記憶装置を切り離して他の周辺回路との間でのデータ授
受を伴うデータ処理を行うことができ、効率よくデータ
処理を行うことができる。データの読み出し動作におて
いは、ＣＰＵ等は、この実施例の半導体記憶装置に対し
て、読み出しモードとブロックアドレスを指示し、いっ
たん他のデータ処理に入ることができる。そして、割り
込み処理やポーリング等によってデータの読み出しが可
能にされることを知ると、メモリ回路に読み出されてい
るデータを受け取る。
【０１６０】上記のようにマイクロコンピュータシステ
ム側からみるとＣＰＵが半導体記憶装置ＭＣＭに比較的
長い時間拘束されてしまことがないからシステムの効率
化を図ることができる。
ム側からみるとＣＰＵが半導体記憶装置ＭＣＭに比較的
長い時間拘束されてしまことがないからシステムの効率
化を図ることができる。
【０１６１】上記のようなブロックアクセス方式は、半
導体記憶装置側に対しても次のような利点をもたらす。
この実施例の半導体記憶装置は、１つのスイッチＭＯＳ
ＦＥＴに複数の強誘電体キャパシタを接続しているの
で、第２ワード線又はデータ線の一方が選択された非選
択の強誘電体キャパシタには必然的に前記のようなＶｏ
／２のストレスがかかる。それ故、ブロック単位でのア
クセスは、選択ブロックと非選択ブロックが分離される
からストレスを大幅に低減できる。このことは、２５６
バイトのデータを１バイトずつメモリブロックを変えな
がら書き込み／読み出しを行うことを考えれば容易に理
解できよう。
導体記憶装置側に対しても次のような利点をもたらす。
この実施例の半導体記憶装置は、１つのスイッチＭＯＳ
ＦＥＴに複数の強誘電体キャパシタを接続しているの
で、第２ワード線又はデータ線の一方が選択された非選
択の強誘電体キャパシタには必然的に前記のようなＶｏ
／２のストレスがかかる。それ故、ブロック単位でのア
クセスは、選択ブロックと非選択ブロックが分離される
からストレスを大幅に低減できる。このことは、２５６
バイトのデータを１バイトずつメモリブロックを変えな
がら書き込み／読み出しを行うことを考えれば容易に理
解できよう。
【０１６２】破壊的な読み出し動作による再書き込み
は、バイト単位で行うようにするものであってもよい。
すなわち、１バイトの読み出しを行うと、再書き込みを
行ってから次のアドレスに歩進させるようにするもので
あってもよい。
は、バイト単位で行うようにするものであってもよい。
すなわち、１バイトの読み出しを行うと、再書き込みを
行ってから次のアドレスに歩進させるようにするもので
あってもよい。
【０１６３】図２７には、この発明に係る半導体記憶装
置の読み出し方式の他の一実施例を説明するためのブロ
ック図が示されている。この実施例では、メモリ回路と
して８ビットのシリアルシフトレジスタが用いられる。
代表として例示的に示されているシフトレジスタＳＲ０
はデータ端子ＤＩＯ−０に対応し、シフトレジスタＳＲ
１はデータ端子ＤＩＯ−１に対応し、シフトレジスタＳ
Ｒ７はデータ端子ＤＩＯ−１に対応している。他の構成
は、前記図２６の実施例と同様である。
置の読み出し方式の他の一実施例を説明するためのブロ
ック図が示されている。この実施例では、メモリ回路と
して８ビットのシリアルシフトレジスタが用いられる。
代表として例示的に示されているシフトレジスタＳＲ０
はデータ端子ＤＩＯ−０に対応し、シフトレジスタＳＲ
１はデータ端子ＤＩＯ−１に対応し、シフトレジスタＳ
Ｒ７はデータ端子ＤＩＯ−１に対応している。他の構成
は、前記図２６の実施例と同様である。
【０１６４】図２８には、この発明に係る半導体記憶装
置の読み出し方式の他の一実施例を説明するためのブロ
ック図が示されている。この実施例では、メモリ回路が
省略される。すなわち、カラムセレクトＹ−ＳＷとセン
スアンプＳＡ又はライトアンプＷＡを介して８バイト等
の単位でのアクセスが行われる。この構成では、外部か
らシーケンシャルなアドレス入力やデータの入力、ある
いは出力が行われる。このため、外部側での負担が多く
なる反面、小さな回路規模のマイクロコンピュータシス
テムには好適となる。小規模のマイクロコンピュータシ
ステムでは、データ処理量が少ないから、ＣＰＵ自身に
よって前記のようなアドレス歩進を行うようにしてもよ
い。
置の読み出し方式の他の一実施例を説明するためのブロ
ック図が示されている。この実施例では、メモリ回路が
省略される。すなわち、カラムセレクトＹ−ＳＷとセン
スアンプＳＡ又はライトアンプＷＡを介して８バイト等
の単位でのアクセスが行われる。この構成では、外部か
らシーケンシャルなアドレス入力やデータの入力、ある
いは出力が行われる。このため、外部側での負担が多く
なる反面、小さな回路規模のマイクロコンピュータシス
テムには好適となる。小規模のマイクロコンピュータシ
ステムでは、データ処理量が少ないから、ＣＰＵ自身に
よって前記のようなアドレス歩進を行うようにしてもよ
い。
【０１６５】この構成では、外部のアドレス割り当てや
歩進動作によっていかようにもメモリアクセスができる
から、ＣＰＵのプログラム等にしたがった多様なメモリ
アクセスを行うようにすることができる。
歩進動作によっていかようにもメモリアクセスができる
から、ＣＰＵのプログラム等にしたがった多様なメモリ
アクセスを行うようにすることができる。
【０１６６】図２９には、この発明に係る半導体記憶装
置の読み出し方式の更に他の一実施例を説明するための
ブロック図が示されている。この実施例では、各ブロッ
ク毎に選択回数の記録メモリＢＳＭ０ないしＢＳＭｋが
設けられる。
置の読み出し方式の更に他の一実施例を説明するための
ブロック図が示されている。この実施例では、各ブロッ
ク毎に選択回数の記録メモリＢＳＭ０ないしＢＳＭｋが
設けられる。
【０１６７】特に制限されないが、この記憶メモリＢＳ
Ｍ０、ＢＳＭ１〜ＢＳＭｋは、対応するブロック０、１
〜ｋの第１ワード線ＷＢ０、ＷＢ１〜ＷＢｋ等に接続さ
れ、第１ワード線が選択レベルにされると＋１の計数動
作を行うようにされる。このような計数動作はカウンタ
回路により行われる。カウンタ回路は、電源が遮断され
ると計数値が失われてしまう。そのため、カウンタ回路
の計数値は電源が遮断されるときに強誘電体キャパシタ
を用いた適当なメモリ回路に記憶される。
Ｍ０、ＢＳＭ１〜ＢＳＭｋは、対応するブロック０、１
〜ｋの第１ワード線ＷＢ０、ＷＢ１〜ＷＢｋ等に接続さ
れ、第１ワード線が選択レベルにされると＋１の計数動
作を行うようにされる。このような計数動作はカウンタ
回路により行われる。カウンタ回路は、電源が遮断され
ると計数値が失われてしまう。そのため、カウンタ回路
の計数値は電源が遮断されるときに強誘電体キャパシタ
を用いた適当なメモリ回路に記憶される。
【０１６８】例えば、計数値を保持する記憶回路は、前
記図１６のブロックＢ００のようなダイナミック型メモ
リセルと同様に１つの強誘電体キャパシタ毎にスイッチ
ＭＯＳＦＥＴを設けたものを用いることができる。この
メモリセルは、半導体記憶装置に電源が投入されている
状態ではＲＡＭとして動作させて計数値を保持するよう
にし、電源が遮断されるときには強誘電体キャパシタに
計数値に対応した分極を生じしめる。
記図１６のブロックＢ００のようなダイナミック型メモ
リセルと同様に１つの強誘電体キャパシタ毎にスイッチ
ＭＯＳＦＥＴを設けたものを用いることができる。この
メモリセルは、半導体記憶装置に電源が投入されている
状態ではＲＡＭとして動作させて計数値を保持するよう
にし、電源が遮断されるときには強誘電体キャパシタに
計数値に対応した分極を生じしめる。
【０１６９】上記の各ブロックの計数値は、強誘電体キ
ャパシタの強制リフレッシュに利用することができる。
例えば、計数値が１０9 等の書き換え制限回数にたっす
ると、書き込み電圧Ｖｏにより高い電圧Ｖｐを印加する
ことにより、書き換え疲労によって自発分極が小さくな
ったものをもとの初期値に戻すという、強制リフレッシ
ュを行うようにする。この自発分極の回復は、文献によ
ってはポーリングと呼ばれる場合がある。
ャパシタの強制リフレッシュに利用することができる。
例えば、計数値が１０9 等の書き換え制限回数にたっす
ると、書き込み電圧Ｖｏにより高い電圧Ｖｐを印加する
ことにより、書き換え疲労によって自発分極が小さくな
ったものをもとの初期値に戻すという、強制リフレッシ
ュを行うようにする。この自発分極の回復は、文献によ
ってはポーリングと呼ばれる場合がある。
【０１７０】ブロック単位でのメモリアクセスにあって
は、１つのブロックに集中してメモリアクセスを行う
と、書き換え回数に対応してブロック毎の自発分極の劣
化が別々になってしまう。そこで、上記の書き換え回数
を記憶している記録メモリを外部に読み出し可能にして
おいて、全てのブロックに対して書き換え回数が均一に
なるようなメモリアクセスを促すようにしてもよい。あ
るいは、内部に制御回路を設けておいて、アドレス変換
動作を行って各ブロックに対して均一に書き換え回数が
行われるような機能を付加するものであってもよい。他
の構成は、図２６の実施例と同様であるので、書き込み
動作や読み出し動作については、その説明を省略するも
のである。
は、１つのブロックに集中してメモリアクセスを行う
と、書き換え回数に対応してブロック毎の自発分極の劣
化が別々になってしまう。そこで、上記の書き換え回数
を記憶している記録メモリを外部に読み出し可能にして
おいて、全てのブロックに対して書き換え回数が均一に
なるようなメモリアクセスを促すようにしてもよい。あ
るいは、内部に制御回路を設けておいて、アドレス変換
動作を行って各ブロックに対して均一に書き換え回数が
行われるような機能を付加するものであってもよい。他
の構成は、図２６の実施例と同様であるので、書き込み
動作や読み出し動作については、その説明を省略するも
のである。
【０１７１】図３０には、この発明に係る半導体記憶装
置の強制リフレッシュ動作の一実施例を説明するための
ブロック図が示されている。この実施例では、強制リフ
レッシュ動作のために、各メモリブロックの第２ワード
線には、高電圧Ｖｐを供給するためのスイッチが付加さ
れる。すなわち、特に制限されないが、第２ワード線の
Ｘデコーダ側からみた他端側（同図では右側）におい
て、強制リフレッシュ用の高電圧Ｖｐを供給するスイッ
チが設けられる。
置の強制リフレッシュ動作の一実施例を説明するための
ブロック図が示されている。この実施例では、強制リフ
レッシュ動作のために、各メモリブロックの第２ワード
線には、高電圧Ｖｐを供給するためのスイッチが付加さ
れる。すなわち、特に制限されないが、第２ワード線の
Ｘデコーダ側からみた他端側（同図では右側）におい
て、強制リフレッシュ用の高電圧Ｖｐを供給するスイッ
チが設けられる。
【０１７２】図３１には、この発明に係る半導体記憶装
置の強制リフレッシュ動作の他の一実施例を説明するた
めのブロック図が示されている。この実施例では、強制
リフレッシュ動作のために、特に制限されないが、デー
タ線のＹセレクト側からみた他端側（同図では下側）に
おいて、強制リフレッシュ用の高電圧Ｖｐを供給するス
イッチが設けられる。同図には、前記メモリアクセスの
ためのデータ線ディスチャージ動作のためのスイッチも
合わせて示されている。この実施例では、強制リフレッ
シュのときに、強誘電体キャパシタに印加される電圧の
向きに図３０の場合とは逆になる。すなわち、強制リフ
レッシュによる分極の向きが図３０の場合とは逆になる
ことに注意する必要がある。
置の強制リフレッシュ動作の他の一実施例を説明するた
めのブロック図が示されている。この実施例では、強制
リフレッシュ動作のために、特に制限されないが、デー
タ線のＹセレクト側からみた他端側（同図では下側）に
おいて、強制リフレッシュ用の高電圧Ｖｐを供給するス
イッチが設けられる。同図には、前記メモリアクセスの
ためのデータ線ディスチャージ動作のためのスイッチも
合わせて示されている。この実施例では、強制リフレッ
シュのときに、強誘電体キャパシタに印加される電圧の
向きに図３０の場合とは逆になる。すなわち、強制リフ
レッシュによる分極の向きが図３０の場合とは逆になる
ことに注意する必要がある。
【０１７３】図３２には、上記図３０及び図３１のよう
な書き換え回数機能と強制リフレッシュ機能を持つ半導
体記憶装置の読み出し動作の一例を説明するためのフロ
ーチャート図が示されている。
な書き換え回数機能と強制リフレッシュ機能を持つ半導
体記憶装置の読み出し動作の一例を説明するためのフロ
ーチャート図が示されている。
【０１７４】ステップ（１）では、メモリアクセスによ
りブロック０の選択が行われる。ステップ（２）では、
選択されたブロック０に対応した書き換え回数の記憶メ
モリＢＳＭ０の計数値は、ｎ＝ｎ＋１にされる。ステッ
プ（３）では、書き換え制限数Ｎと計数値ｎとの比較が
行われ、ｎ＜Ｎ（Ｎｏ） ならそのまま通常のメモリア
クセスが行われる。ｎ＞Ｎ（Ｙes）なら次の強制リフレ
ッシュ動作に入る。
りブロック０の選択が行われる。ステップ（２）では、
選択されたブロック０に対応した書き換え回数の記憶メ
モリＢＳＭ０の計数値は、ｎ＝ｎ＋１にされる。ステッ
プ（３）では、書き換え制限数Ｎと計数値ｎとの比較が
行われ、ｎ＜Ｎ（Ｎｏ） ならそのまま通常のメモリア
クセスが行われる。ｎ＞Ｎ（Ｙes）なら次の強制リフレ
ッシュ動作に入る。
【０１７５】ステップ（４）では、強制リフレッシュに
先立って記憶データの退避が行われる。すなわち、当該
メモリブロックＭＣの記憶データはメモリ回路ＭＥＭに
転送される。読み出しモードが指示されているならステ
ップ（５）によりバスＢＵＳを通して出力される。な
お、ブロック単位の書き込み動作の場合には、強制リフ
レッシュによっていわば初期化が行われるから、前の記
憶データを保持する必要がなく、ステップ（３）から次
のステップ（６）に移行する。
先立って記憶データの退避が行われる。すなわち、当該
メモリブロックＭＣの記憶データはメモリ回路ＭＥＭに
転送される。読み出しモードが指示されているならステ
ップ（５）によりバスＢＵＳを通して出力される。な
お、ブロック単位の書き込み動作の場合には、強制リフ
レッシュによっていわば初期化が行われるから、前の記
憶データを保持する必要がなく、ステップ（３）から次
のステップ（６）に移行する。
【０１７６】ステップ（６）では、図３０の場合におい
ては、同図のように選択ブロックのワード線（第２ワー
ド線）を全て高電圧Ｖｐにし、全データ線を０Ｖにす
る。なお、図示されていないが、図３１の場合には、全
データ線を高電圧Ｖｐにし、ワード線（第２ワード線）
を０Ｖにする。これにより、選択ブロックの強誘電体キ
ャパシタには上記のような高電圧Ｖｐによる高電界が作
用して、書き換え疲労を回復して初期状態の自発分極を
初期状の大きな値に戻すことができる。このとき、非選
択ブロックでは第１ワード線がオフ状態にされ、しかも
第１ワード線には０Ｖが印加されたままであるから、強
誘電体キャパシタには電圧が印加されず記憶状態を維持
している。
ては、同図のように選択ブロックのワード線（第２ワー
ド線）を全て高電圧Ｖｐにし、全データ線を０Ｖにす
る。なお、図示されていないが、図３１の場合には、全
データ線を高電圧Ｖｐにし、ワード線（第２ワード線）
を０Ｖにする。これにより、選択ブロックの強誘電体キ
ャパシタには上記のような高電圧Ｖｐによる高電界が作
用して、書き換え疲労を回復して初期状態の自発分極を
初期状の大きな値に戻すことができる。このとき、非選
択ブロックでは第１ワード線がオフ状態にされ、しかも
第１ワード線には０Ｖが印加されたままであるから、強
誘電体キャパシタには電圧が印加されず記憶状態を維持
している。
【０１７７】ステップ（７）では、メモリ回路に退避さ
れた記憶データが強制リフレッシュによって疲労回復が
行われたメモリブロックＭＣ０に再書き込みされる。こ
れと同時に、書き換え回数の記憶メモリＢＳＭ０の計数
値ｎが０にリセットされる。
れた記憶データが強制リフレッシュによって疲労回復が
行われたメモリブロックＭＣ０に再書き込みされる。こ
れと同時に、書き換え回数の記憶メモリＢＳＭ０の計数
値ｎが０にリセットされる。
【０１７８】本願発明者においては、強誘電体キャパシ
タに対する読み出し動作は、前記説明したように書き込
み電圧Ｖｏを印加して、分極が反転したか否かを判定す
るもの、つまり、分極の反転による電荷の移動（電流）
をセンスするもであり、このことは実質的に書き込み動
作と同じであることに気が付いた。そこで、本願発明者
は、このこと書き込みベリファイ機能を利用することを
考えた。
タに対する読み出し動作は、前記説明したように書き込
み電圧Ｖｏを印加して、分極が反転したか否かを判定す
るもの、つまり、分極の反転による電荷の移動（電流）
をセンスするもであり、このことは実質的に書き込み動
作と同じであることに気が付いた。そこで、本願発明者
は、このこと書き込みベリファイ機能を利用することを
考えた。
【０１７９】図３３には、この発明に係る書き込み動作
の一実施例を示すフローチャート図が示されている。こ
の実施例は、上記書き込み動作と読み出し動作が実質的
に等価であることを利用した書き込みベリファイ機能に
向けられている。
の一実施例を示すフローチャート図が示されている。こ
の実施例は、上記書き込み動作と読み出し動作が実質的
に等価であることを利用した書き込みベリファイ機能に
向けられている。
【０１８０】メモリアクセスの開始により、テスップ
（１）では、アドレスとデータが入力される。前記のよ
うなブロック選択方式では、ステップ（２）により、書
き込み動作に先立って初期化（前データの消去）が行わ
れる。ランダムアクセス的な書き込み動作では、書き込
みを行うとするエリアが既に初期化されて場合、この初
期化動作は省略される。
（１）では、アドレスとデータが入力される。前記のよ
うなブロック選択方式では、ステップ（２）により、書
き込み動作に先立って初期化（前データの消去）が行わ
れる。ランダムアクセス的な書き込み動作では、書き込
みを行うとするエリアが既に初期化されて場合、この初
期化動作は省略される。
【０１８１】ステップ（３）では、初期化時の分極を反
転させるようなデータに対応したものにのみ分極を反転
させる電圧Ｖｏが書き込み時間ｔｐｗだけ印加される。
このとき、同時に読み出し動作と同様にセンスアンプが
動作状態にされている。すなわち、上記分極の反転動作
に伴う強誘電体キャパシタにおける電荷の移動量をセン
スアンプが読み出し動作と同様にセンスする。
転させるようなデータに対応したものにのみ分極を反転
させる電圧Ｖｏが書き込み時間ｔｐｗだけ印加される。
このとき、同時に読み出し動作と同様にセンスアンプが
動作状態にされている。すなわち、上記分極の反転動作
に伴う強誘電体キャパシタにおける電荷の移動量をセン
スアンプが読み出し動作と同様にセンスする。
【０１８２】ステップ（４）では、上記センスレベルの
判定が行われる。所定のセンス量が得られた場合（Ｏ
Ｋ）には、ステップ（６）に移行して当該ブロックの最
終アドレスまで書き込みが終了したか否かを判定する。
所定センス量が得られない場合には、ステップ（５）に
より再書き込みが行われる。このとき、書き込み電圧Ｖ
ｏは、もとのままで書き込み時間ｔｐｗとする同じ条件
の再度の書き込みを行う。このように同じ条件による書
き込み動作とするのは、書き込み不良の原因が書き込み
時のノイズ等によって書き込みパルスが十分に強誘電体
キャパシタに印加されないことが原因と考えられるもの
が多いことに着目したものである。すなわち、強誘電体
キャパシタの特性等素子不良にあっては、何回再書込み
しても不良とされるから、書き込みベリファイが実質的
な意味を成さなくなる。このような不良は、他のテスト
等で排除できるし、その救済は冗長回路を用いるより他
は内からである。強誘電体キャパシタの多少の特性の劣
化やバラツキを考慮して、再書込みの時間をｔｐｗ＋α
のように増加させるものとしてもよい。
判定が行われる。所定のセンス量が得られた場合（Ｏ
Ｋ）には、ステップ（６）に移行して当該ブロックの最
終アドレスまで書き込みが終了したか否かを判定する。
所定センス量が得られない場合には、ステップ（５）に
より再書き込みが行われる。このとき、書き込み電圧Ｖ
ｏは、もとのままで書き込み時間ｔｐｗとする同じ条件
の再度の書き込みを行う。このように同じ条件による書
き込み動作とするのは、書き込み不良の原因が書き込み
時のノイズ等によって書き込みパルスが十分に強誘電体
キャパシタに印加されないことが原因と考えられるもの
が多いことに着目したものである。すなわち、強誘電体
キャパシタの特性等素子不良にあっては、何回再書込み
しても不良とされるから、書き込みベリファイが実質的
な意味を成さなくなる。このような不良は、他のテスト
等で排除できるし、その救済は冗長回路を用いるより他
は内からである。強誘電体キャパシタの多少の特性の劣
化やバラツキを考慮して、再書込みの時間をｔｐｗ＋α
のように増加させるものとしてもよい。
【０１８３】ステップ（６）で、選択ブロックについて
最終アドレスまで書き込みが終了しないときには、ステ
ップ（７）より次アドレスを指定して同様な書き込み動
作を行う。最終アドレスまで書き込みが終了すると、そ
のブロックに対する書き込み動作が終了する。
最終アドレスまで書き込みが終了しないときには、ステ
ップ（７）より次アドレスを指定して同様な書き込み動
作を行う。最終アドレスまで書き込みが終了すると、そ
のブロックに対する書き込み動作が終了する。
【０１８４】図３４には、この発明に係る書き込み動作
の一実施例のフローチャート図が示されている。この実
施例は、上記書き込みベリファイ機能を半導体記憶装置
のプロービングテストやユーザー使用時の欠陥救済にま
で拡張したものに向けられている。
の一実施例のフローチャート図が示されている。この実
施例は、上記書き込みベリファイ機能を半導体記憶装置
のプロービングテストやユーザー使用時の欠陥救済にま
で拡張したものに向けられている。
【０１８５】メモリアクセス開始により、ステップ
（１）では、アクセス回数ｎが記憶され、書き込み時間
がｔｐｗｏに設定される。以下のステップ（２）〜ステ
ップ（７）までは、前記図３２の書き込みベリファイと
同様であるので説明を省略する。
（１）では、アクセス回数ｎが記憶され、書き込み時間
がｔｐｗｏに設定される。以下のステップ（２）〜ステ
ップ（７）までは、前記図３２の書き込みベリファイと
同様であるので説明を省略する。
【０１８６】ステップ（８）では、書き込みチェックの
結果が不良とされたときに、書き込み回数を＋１させて
再書込みを行う。（このとき、必要に応じて書き込み時
間をｔｐｗ＋αに増加させてもよい）。ステップ（９）
において、所定回数Ｎを超えたか否か（又は書き込み時
間が最大時間Ｔｐｗｏに達したか否か）を判定し、プロ
ービング工程にあって、上記所定回数Ｎを超え、あるい
は最大時間Ｔｐｗｏに達したにもかかわらず、書き込み
不良が生じるものは、ステップ（１０）によってＬＳＩ
（半導体記憶装置）の不良として判定される。
結果が不良とされたときに、書き込み回数を＋１させて
再書込みを行う。（このとき、必要に応じて書き込み時
間をｔｐｗ＋αに増加させてもよい）。ステップ（９）
において、所定回数Ｎを超えたか否か（又は書き込み時
間が最大時間Ｔｐｗｏに達したか否か）を判定し、プロ
ービング工程にあって、上記所定回数Ｎを超え、あるい
は最大時間Ｔｐｗｏに達したにもかかわらず、書き込み
不良が生じるものは、ステップ（１０）によってＬＳＩ
（半導体記憶装置）の不良として判定される。
【０１８７】ユーザー使用時にあっては、ステップ
（９）において、上記所定回数Ｎを超え、あるいは最大
時間Ｔｐｗｏに達したにもかかわらず、書き込み不良が
生じるものは、ステップ（１１）により当該選択ブロッ
クは不良と判定し、ステップ（１２）により、救済アド
レスの存在をしらべて、救済アドレスがないときには上
記同様に当該ＬＳＩを不良と判定して取り替えるように
する。
（９）において、上記所定回数Ｎを超え、あるいは最大
時間Ｔｐｗｏに達したにもかかわらず、書き込み不良が
生じるものは、ステップ（１１）により当該選択ブロッ
クは不良と判定し、ステップ（１２）により、救済アド
レスの存在をしらべて、救済アドレスがないときには上
記同様に当該ＬＳＩを不良と判定して取り替えるように
する。
【０１８８】上記のような救済を行うために、前記の複
数ブロックには、１ないし複数の冗長用のブロックが予
め形成されている。未使用の冗長ブロックが存在すると
き、言い換えるならば、救済アドレスが存在すると判定
されると、スタップ（１３）により新規アドレスの指定
が行われて、アドレス変換がなされる。すなわち、外部
からは同じアドレスを指定しても、内部回路では上記不
良ブロックに代えて冗長ブロックにアクセスが行われる
ようなアドレス変換が行われる。
数ブロックには、１ないし複数の冗長用のブロックが予
め形成されている。未使用の冗長ブロックが存在すると
き、言い換えるならば、救済アドレスが存在すると判定
されると、スタップ（１３）により新規アドレスの指定
が行われて、アドレス変換がなされる。すなわち、外部
からは同じアドレスを指定しても、内部回路では上記不
良ブロックに代えて冗長ブロックにアクセスが行われる
ようなアドレス変換が行われる。
【０１８９】このようなアドレス変換には、上記強誘電
体キャパシタを用いてその記憶データに従ってデコーダ
の論理を変更する等によるアドレス変換回路を使用する
のが便利である。しかし、これに限定されないで、ヒュ
ーズ等の電気的な切断によってアドレスの切り換えを行
うようにしてもよい。このようなアドレス変換の後に、
ステップ（３）に戻り同様の書き込みチェックを行うよ
うにするものである。
体キャパシタを用いてその記憶データに従ってデコーダ
の論理を変更する等によるアドレス変換回路を使用する
のが便利である。しかし、これに限定されないで、ヒュ
ーズ等の電気的な切断によってアドレスの切り換えを行
うようにしてもよい。このようなアドレス変換の後に、
ステップ（３）に戻り同様の書き込みチェックを行うよ
うにするものである。
【０１９０】図３５には、この発明に係る書き込み動作
の他の一実施例のフローチャート図が示されている。こ
の実施例は、上記同様に書き込みベリファイ機能を半導
体記憶装置のプロービングテストやユーザー使用時の欠
陥救済にまで拡張したものに向けられている。
の他の一実施例のフローチャート図が示されている。こ
の実施例は、上記同様に書き込みベリファイ機能を半導
体記憶装置のプロービングテストやユーザー使用時の欠
陥救済にまで拡張したものに向けられている。
【０１９１】この実施例では、ステップ（４）における
書き込み量のチェックが前記のように書き込み動作のと
きにセンスアンプを働かせて、そのセンス量を判定する
ものではなく、強誘電体キャパシタの読み出しを非破壊
的に行うようにするものである。このような非破壊的な
読み出し動作の例としては、特開平４−９０１８９号公
報の第１８図等に開示されている技術を利用するもので
ある。
書き込み量のチェックが前記のように書き込み動作のと
きにセンスアンプを働かせて、そのセンス量を判定する
ものではなく、強誘電体キャパシタの読み出しを非破壊
的に行うようにするものである。このような非破壊的な
読み出し動作の例としては、特開平４−９０１８９号公
報の第１８図等に開示されている技術を利用するもので
ある。
【０１９２】この非破壊的な読み出し動作を簡単に説明
すると、以下の通りである。この読み出し方法では、メ
モリセルとして強誘電体キャパシタと常誘電体キャパシ
タとが組み合わせされる。この常誘電体キャパシタは強
誘電体キャパシタの容量値に比べて１／９程度に小さく
される。読み出し動作のときに、２つのキャパシタを直
列形態に接続すると、その容量比の逆数に対応して印加
電圧が分圧され、強誘電体キャパシタに対しては分極の
反転を生じさせなくできる。このときの分圧電圧をスイ
ッチＭＯＳＦＥＴを通してデータ線出力させるように
し、分極の向きに対応した微小電圧を得ることができる
ものである。なお、書き込み動作のときには、スイッチ
ＭＯＳＦＥＴを介して供給される書き込み電圧に対し
て、上記２つのキャパシタは並列形態にされるので、強
誘電体キャパシタには分極の反転が生じるのに必要な書
き込み電圧を印加することができる。
すると、以下の通りである。この読み出し方法では、メ
モリセルとして強誘電体キャパシタと常誘電体キャパシ
タとが組み合わせされる。この常誘電体キャパシタは強
誘電体キャパシタの容量値に比べて１／９程度に小さく
される。読み出し動作のときに、２つのキャパシタを直
列形態に接続すると、その容量比の逆数に対応して印加
電圧が分圧され、強誘電体キャパシタに対しては分極の
反転を生じさせなくできる。このときの分圧電圧をスイ
ッチＭＯＳＦＥＴを通してデータ線出力させるように
し、分極の向きに対応した微小電圧を得ることができる
ものである。なお、書き込み動作のときには、スイッチ
ＭＯＳＦＥＴを介して供給される書き込み電圧に対し
て、上記２つのキャパシタは並列形態にされるので、強
誘電体キャパシタには分極の反転が生じるのに必要な書
き込み電圧を印加することができる。
【０１９３】上記のような書き込みチェック方法を採る
ことにより、図３４のステップ（３）の初期化が省略さ
れる。他の構成は、図３４と同様であるので説明を省略
するものである。
ことにより、図３４のステップ（３）の初期化が省略さ
れる。他の構成は、図３４と同様であるので説明を省略
するものである。
【０１９４】図３６には、この発明に係る書き込み動作
の更に他の一実施例のフローチャート図が示されてい
る。この実施例は、上記同様に書き込みベリファイ機能
を半導体記憶装置のプロービングテストやユーザー使用
時の欠陥救済にまで拡張しするとともに、強制リフレッ
シュ（ポーリング）を実施して書き換え回数疲労による
書き込み不良もチェックするものである。
の更に他の一実施例のフローチャート図が示されてい
る。この実施例は、上記同様に書き込みベリファイ機能
を半導体記憶装置のプロービングテストやユーザー使用
時の欠陥救済にまで拡張しするとともに、強制リフレッ
シュ（ポーリング）を実施して書き換え回数疲労による
書き込み不良もチェックするものである。
【０１９５】上記のように書き換え回数疲労が原因とな
る書き込み不良を洗い出すために、ポーリングの回数が
計数される。ステップ（１）では、初期設定としてポー
リング回数ｋを０に設定することが加えられる。
る書き込み不良を洗い出すために、ポーリングの回数が
計数される。ステップ（１）では、初期設定としてポー
リング回数ｋを０に設定することが加えられる。
【０１９６】ステップ（９）において、許容回数Ｎに達
しても書き込み不良と判定されると、ステップ（１０）
において、ｋ＋１となり、ステップ（１１）でポーリン
グ回数ｋが０であるときには、ステップ（１２）により
ポーリングが実施される。すなわち、書き込み電圧をＶ
ｏ＋α（高電圧Ｖｐ）にして、前記のようなポーリング
（強制リフレッシュ）を実施する。この後に、ステップ
（１３）でｎを０にリセットして、ステップ（３）に戻
り同様な書き込み動作に移行する。ステップ（３）は、
ステップ（５）の書き込みチェックが非破壊的な読み出
し動作によるものでは省略される。 他の判定や動作
は、前記図３４や図３５と同様であるのでその説明を省
略するものである。
しても書き込み不良と判定されると、ステップ（１０）
において、ｋ＋１となり、ステップ（１１）でポーリン
グ回数ｋが０であるときには、ステップ（１２）により
ポーリングが実施される。すなわち、書き込み電圧をＶ
ｏ＋α（高電圧Ｖｐ）にして、前記のようなポーリング
（強制リフレッシュ）を実施する。この後に、ステップ
（１３）でｎを０にリセットして、ステップ（３）に戻
り同様な書き込み動作に移行する。ステップ（３）は、
ステップ（５）の書き込みチェックが非破壊的な読み出
し動作によるものでは省略される。 他の判定や動作
は、前記図３４や図３５と同様であるのでその説明を省
略するものである。
【０１９７】図３７には、図３３に対応した書き込みベ
リファイ動作の波形図が示されている。同図には、選択
ブロックの波形図が示されている。ワード線は、前記の
波形図と同様に第２ワード線であり、トランスファＭＯ
Ｓは、第１ワード線に対応している。第１データ線は、
各ブロックに対して共通に接続されるデータ線であり、
第２データ線はブロック内のサブデータ線である。非選
択ブロックの波形は、前記図１２等と同様であるので省
略する。
リファイ動作の波形図が示されている。同図には、選択
ブロックの波形図が示されている。ワード線は、前記の
波形図と同様に第２ワード線であり、トランスファＭＯ
Ｓは、第１ワード線に対応している。第１データ線は、
各ブロックに対して共通に接続されるデータ線であり、
第２データ線はブロック内のサブデータ線である。非選
択ブロックの波形は、前記図１２等と同様であるので省
略する。
【０１９８】この実施例では、前記図１２の書き込み動
作と異なり、センスアンプを動作させて実質的に読み出
し動作を行わせるために、データ線プリチャージ動作が
挿入される。ただし、読み出し動作とは異なるのは、再
書込みが省略されて破壊読み出しのままとして、これを
書き込みとして保持させる点である。
作と異なり、センスアンプを動作させて実質的に読み出
し動作を行わせるために、データ線プリチャージ動作が
挿入される。ただし、読み出し動作とは異なるのは、再
書込みが省略されて破壊読み出しのままとして、これを
書き込みとして保持させる点である。
【０１９９】上記書き込み動作（分極の反転）によりセ
ンスされたレベルにより、書き込みチェックが行われ、
所定のセンスレベルを超えないとデータ線をプリチャー
ジして再書き込みが実施される。ブロックの全アドレス
に上記のような書き込みが終了すると、第１ワード線
（トランスファＭＯＳ）をオフさせる前に、データ線デ
ィスチャージ動作が行われる。これにより、当該ブロッ
クが非選択状態にされたとき、ブロック内の強誘電体キ
ャパシタに電圧が印加されない。
ンスされたレベルにより、書き込みチェックが行われ、
所定のセンスレベルを超えないとデータ線をプリチャー
ジして再書き込みが実施される。ブロックの全アドレス
に上記のような書き込みが終了すると、第１ワード線
（トランスファＭＯＳ）をオフさせる前に、データ線デ
ィスチャージ動作が行われる。これにより、当該ブロッ
クが非選択状態にされたとき、ブロック内の強誘電体キ
ャパシタに電圧が印加されない。
【０２００】図３８には、図３４に対応した書き込みベ
リファイ動作の波形図が示されている。同図は、基本的
には図３７と同様であり、再書込み回数ｎがＮまで繰り
返して行われる点が異なる。
リファイ動作の波形図が示されている。同図は、基本的
には図３７と同様であり、再書込み回数ｎがＮまで繰り
返して行われる点が異なる。
【０２０１】図３９には、図３６に対応した書き込みベ
リファイ動作の波形図が示されている。同図は、基本的
には図３８と同様であり、上記のように再書込み回数ｎ
がＮまで繰り返して行われる点に加えて、Ｎ回まで繰り
返して再書き込みを行っても不良とされときにポーリン
グ動作が行われる点が異なる。
リファイ動作の波形図が示されている。同図は、基本的
には図３８と同様であり、上記のように再書込み回数ｎ
がＮまで繰り返して行われる点に加えて、Ｎ回まで繰り
返して再書き込みを行っても不良とされときにポーリン
グ動作が行われる点が異なる。
【０２０２】図４０には、この発明に係る半導体記憶装
置のメモリアレイ部の一実施例のレイアウト図が示され
ている。同図には、３本のデータ線、２本の第１ワード
線及び６本の第２ワード線が代表しとて例示的に示され
ている。
置のメモリアレイ部の一実施例のレイアウト図が示され
ている。同図には、３本のデータ線、２本の第１ワード
線及び６本の第２ワード線が代表しとて例示的に示され
ている。
【０２０３】この実施例は、基本的には図１９（Ｂ）の
単位記憶回路の配置と同様である。だだし、１つのトラ
ンスファＭＯＳＦＥＴに設けられる強誘電体キャパシタ
は、４個設けられるようにされている。それ故、同図に
おいて横方向に延長される第２ワード線は、Ｗ１０〜Ｗ
１３のように４本が平行に配置される。これらワード線
Ｗ１０〜Ｗ１４は、後述する断面図から明らかなように
強誘電体キャパシタの上部電極１４と、層間絶縁膜や他
の配線層を介して形成されるシャント用のアルミニュウ
ム層１９が設けられ、適宜に相互に接続されている。
単位記憶回路の配置と同様である。だだし、１つのトラ
ンスファＭＯＳＦＥＴに設けられる強誘電体キャパシタ
は、４個設けられるようにされている。それ故、同図に
おいて横方向に延長される第２ワード線は、Ｗ１０〜Ｗ
１３のように４本が平行に配置される。これらワード線
Ｗ１０〜Ｗ１４は、後述する断面図から明らかなように
強誘電体キャパシタの上部電極１４と、層間絶縁膜や他
の配線層を介して形成されるシャント用のアルミニュウ
ム層１９が設けられ、適宜に相互に接続されている。
【０２０４】トランスファＭＯＳＦＥＴは、縦方向に延
長れるよう形成されるＮ+ 層９と、それと直交するよう
に形成される第１ワード線ＷＢ１をゲート電極と一体的
に形成される配線層７により形成される。この配線層７
には、その上部に平行に延長されるよう上記第２ワード
線Ｗ１０等と同様にシャント用のアルミニュウム層１９
が設けられ、適宜に相互に接続されている。
長れるよう形成されるＮ+ 層９と、それと直交するよう
に形成される第１ワード線ＷＢ１をゲート電極と一体的
に形成される配線層７により形成される。この配線層７
には、その上部に平行に延長されるよう上記第２ワード
線Ｗ１０等と同様にシャント用のアルミニュウム層１９
が設けられ、適宜に相互に接続されている。
【０２０５】上記Ｎ+ 拡散層９は、その上部を平行に縦
方向に延長されるアルミニュウム層（Ａｌ）１７からな
るデータ線Ｄとコンタクト部１６を介して接続される。
このコンタクト部１６を中心として、上下対称的に隣接
ブロック０を構成するトランスファＭＯＳＦＥＴのゲー
ト電極と一体的に形成される第１ワード線ＷＢ０、及び
第２ワード線Ｗ００等が配置される。
方向に延長されるアルミニュウム層（Ａｌ）１７からな
るデータ線Ｄとコンタクト部１６を介して接続される。
このコンタクト部１６を中心として、上下対称的に隣接
ブロック０を構成するトランスファＭＯＳＦＥＴのゲー
ト電極と一体的に形成される第１ワード線ＷＢ０、及び
第２ワード線Ｗ００等が配置される。
【０２０６】１ビットの記憶を行うメモリセルとしての
強誘電体キャパシタは、上記縦方向に延長されるＮ+ 拡
散層上に形成されるシリサイド層１２を下部電極とし、
それと直交するように横方向に延長される第２ワード線
との斜線を付したようなオーバーラップ部分に形成され
る。
強誘電体キャパシタは、上記縦方向に延長されるＮ+ 拡
散層上に形成されるシリサイド層１２を下部電極とし、
それと直交するように横方向に延長される第２ワード線
との斜線を付したようなオーバーラップ部分に形成され
る。
【０２０７】図４１には、図４０のＡ−Ａ’断面図が示
され、図４２には図４０のＢ−Ｂ’における１つの単位
記憶回路分の断面図が示されている。この実施例のマル
チキャパシタ型の単位記憶回路は、従来のように縦積構
造にされるのに対して、横方向に並んで配置される点に
大きな特徴を持っている。
され、図４２には図４０のＢ−Ｂ’における１つの単位
記憶回路分の断面図が示されている。この実施例のマル
チキャパシタ型の単位記憶回路は、従来のように縦積構
造にされるのに対して、横方向に並んで配置される点に
大きな特徴を持っている。
【０２０８】図４３及び図４４には、上記の半導体記憶
装置の製造方法の一実施例を説明するための製造工程断
面図が示されている。上記構成の半導体記憶装置の構造
の詳細は、次の製造方法の説明によりいっそう容易に理
解されよう。同図には、単位記憶回路ＭＣ−ＦＲＡＭの
他に、その周辺回路に用いられるＮチャンネル型ＭＯＳ
ＦＥＴとＰチャンネル型ＭＯＳＦＥＴの製造方法も合わ
せて描かれている。
装置の製造方法の一実施例を説明するための製造工程断
面図が示されている。上記構成の半導体記憶装置の構造
の詳細は、次の製造方法の説明によりいっそう容易に理
解されよう。同図には、単位記憶回路ＭＣ−ＦＲＡＭの
他に、その周辺回路に用いられるＮチャンネル型ＭＯＳ
ＦＥＴとＰチャンネル型ＭＯＳＦＥＴの製造方法も合わ
せて描かれている。
【０２０９】図４３（Ａ）において、公知のＣＭＯＳ集
積回路の製造技術により、Ｐ- 又はＮ- 型半導体基板１
の上に、上記単位記憶回路ＭＣ−ＦＲＡＭとＮチャンネ
ル型ＭＯＳＦＥＴが形成される部分には、Ｐ- 層３が形
成され、Ｐチャンネル型ＭＯＳＦＥＴが形成される部分
には、Ｎ- 層２が形成される。
積回路の製造技術により、Ｐ- 又はＮ- 型半導体基板１
の上に、上記単位記憶回路ＭＣ−ＦＲＡＭとＮチャンネ
ル型ＭＯＳＦＥＴが形成される部分には、Ｐ- 層３が形
成され、Ｐチャンネル型ＭＯＳＦＥＴが形成される部分
には、Ｎ- 層２が形成される。
【０２１０】素子形成用の拡散層の部分を残してフィー
ルド絶縁膜４が形成される。このフィールド絶縁膜下に
は、Ｐ型のチャンネルストッパー５が形成されている。
上記フィールド絶縁膜に囲まれた素子形成領域の表面に
薄いゲート絶縁膜６が形成され、その上にポリシリコン
又はポリサイドからなるゲート電極７が形成される。こ
のゲート電極７とフィールド絶縁膜４をマクスとしてＮ
チャンネル型ＭＯＳＦＥＴのソースとドレインを構成す
るＮ+ 型拡散層９が形成される。Ｐチャンネル型ＭＯＳ
ＦＥＴでは、別の工程でソースとドレインを構成するＰ
+ 型拡散層１０が形成される。上記ゲート絶縁膜７の上
には、ＣＶＤ−ＳｉＯ2 が形成される。もちろん、ＭＯ
ＳＦＥＴをＬＤＤ構造等としてもよい。ＬＤＤ構造とす
れば、微細化と信頼性の向上を図ることができる。
ルド絶縁膜４が形成される。このフィールド絶縁膜下に
は、Ｐ型のチャンネルストッパー５が形成されている。
上記フィールド絶縁膜に囲まれた素子形成領域の表面に
薄いゲート絶縁膜６が形成され、その上にポリシリコン
又はポリサイドからなるゲート電極７が形成される。こ
のゲート電極７とフィールド絶縁膜４をマクスとしてＮ
チャンネル型ＭＯＳＦＥＴのソースとドレインを構成す
るＮ+ 型拡散層９が形成される。Ｐチャンネル型ＭＯＳ
ＦＥＴでは、別の工程でソースとドレインを構成するＰ
+ 型拡散層１０が形成される。上記ゲート絶縁膜７の上
には、ＣＶＤ−ＳｉＯ2 が形成される。もちろん、ＭＯ
ＳＦＥＴをＬＤＤ構造等としてもよい。ＬＤＤ構造とす
れば、微細化と信頼性の向上を図ることができる。
【０２１１】図４３（Ｂ）においては、ゲート電極７に
対してＣＶＤ−ＳｉＯ2 からなるサイドウォールが形成
され、公知の方法によりＰｔ等からなるシリサイド膜１
２が拡散層９の表面に形成される。例えば、拡散層９の
表面の絶縁膜を除去し、その上にＰｔ等をディポジショ
ンして、シリコイド化させた後に未反応のＰｔを除去す
ることにより形成される。
対してＣＶＤ−ＳｉＯ2 からなるサイドウォールが形成
され、公知の方法によりＰｔ等からなるシリサイド膜１
２が拡散層９の表面に形成される。例えば、拡散層９の
表面の絶縁膜を除去し、その上にＰｔ等をディポジショ
ンして、シリコイド化させた後に未反応のＰｔを除去す
ることにより形成される。
【０２１２】図４４（Ｃ）におていは、公知の方法によ
りＢａＭｇＦ4 のような強誘電体１３がディポジション
され、不要部分の除去が行われる。このような強誘電体
層の形成方法に関しては、例えば、雑誌『セミコンダク
タ・ワールド』１９９１年１２月号、ＰＰ．１２２−１
２５に詳しく述べられている。
りＢａＭｇＦ4 のような強誘電体１３がディポジション
され、不要部分の除去が行われる。このような強誘電体
層の形成方法に関しては、例えば、雑誌『セミコンダク
タ・ワールド』１９９１年１２月号、ＰＰ．１２２−１
２５に詳しく述べられている。
【０２１３】図４４（Ｄ）においては、公知の方法によ
りＰｔ等からなる上部電極１４が形成される。これによ
り、単位記憶回路に必要なトラスファＭＯＳＦＥＴとし
てのＮチャンネル型ＭＯＳＦＥＴ、強誘電体キャパシタ
が形成される。以下、層間絶縁膜形成し、アルミニュウ
ム等によりデータ線が形成され、トランスファＭＯＳＦ
ＥＴのドレイン（又はソース）と接続させる。そして、
必要なら前記実施例のように層間絶縁膜を形成してワー
ド線の抵抗値を減らすためのシャント用のアルミニウム
等からなる金属配線層１９が形成される。
りＰｔ等からなる上部電極１４が形成される。これによ
り、単位記憶回路に必要なトラスファＭＯＳＦＥＴとし
てのＮチャンネル型ＭＯＳＦＥＴ、強誘電体キャパシタ
が形成される。以下、層間絶縁膜形成し、アルミニュウ
ム等によりデータ線が形成され、トランスファＭＯＳＦ
ＥＴのドレイン（又はソース）と接続させる。そして、
必要なら前記実施例のように層間絶縁膜を形成してワー
ド線の抵抗値を減らすためのシャント用のアルミニウム
等からなる金属配線層１９が形成される。
【０２１４】図４５には、この発明に係る半導体記憶装
置のメモリアレイ部の他の一実施例のレイアウト図が示
されている。図４６にはそのＡ−Ａ’断面図が、図４７
にはＢ−Ｂ’断面図が示されている。
置のメモリアレイ部の他の一実施例のレイアウト図が示
されている。図４６にはそのＡ−Ａ’断面図が、図４７
にはＢ−Ｂ’断面図が示されている。
【０２１５】図４５〜図４７から明らかなように、この
実施例では、強誘電体キャパシタの構造が若干異なるも
のである。すなわち、この実施例では、フィールド絶縁
膜４の上に強誘電体キャパシタの下部電極１２が形成さ
れ、トランフファＭＯＳＦＥＴのソース又はドレインに
接続されている。これにより、トランスファＭＯＳＦＥ
Ｔのソース又はドレインを構成する拡散層９は、コンタ
クト１１６を得るに必要な小さなサイズにされる。この
結果、サブデータ線における寄生抵抗値が若干大きくな
る反面、サブデータ線の寄生容量を大幅に低減させるこ
とができる。
実施例では、強誘電体キャパシタの構造が若干異なるも
のである。すなわち、この実施例では、フィールド絶縁
膜４の上に強誘電体キャパシタの下部電極１２が形成さ
れ、トランフファＭＯＳＦＥＴのソース又はドレインに
接続されている。これにより、トランスファＭＯＳＦＥ
Ｔのソース又はドレインを構成する拡散層９は、コンタ
クト１１６を得るに必要な小さなサイズにされる。この
結果、サブデータ線における寄生抵抗値が若干大きくな
る反面、サブデータ線の寄生容量を大幅に低減させるこ
とができる。
【０２１６】図４８及び図４９には、上記の半導体記憶
装置の製造方法の一実施例を説明するための製造工程断
面図が示されている。上記構成の半導体記憶装置の構造
の詳細は、次の製造方法の説明によりいっそう容易に理
解されよう。同図には、単位記憶回路ＭＣ−ＦＲＡＭの
他に、その周辺回路に用いられるＮチャンネル型ＭＯＳ
ＦＥＴとＰチャンネル型ＭＯＳＦＥＴの製造方法も合わ
せて描かれている。
装置の製造方法の一実施例を説明するための製造工程断
面図が示されている。上記構成の半導体記憶装置の構造
の詳細は、次の製造方法の説明によりいっそう容易に理
解されよう。同図には、単位記憶回路ＭＣ−ＦＲＡＭの
他に、その周辺回路に用いられるＮチャンネル型ＭＯＳ
ＦＥＴとＰチャンネル型ＭＯＳＦＥＴの製造方法も合わ
せて描かれている。
【０２１７】図４８（Ａ）において、公知のＣＭＯＳ集
積回路の製造技術により、Ｐ- 又はＮ- 型半導体基板１
の上に、上記単位記憶回路ＭＣ−ＦＲＡＭとＮチャンネ
ル型ＭＯＳＦＥＴが形成される部分には、Ｐ- 層３が形
成され、Ｐチャンネル型ＭＯＳＦＥＴが形成される部分
には、Ｎ- 層２が形成される。
積回路の製造技術により、Ｐ- 又はＮ- 型半導体基板１
の上に、上記単位記憶回路ＭＣ−ＦＲＡＭとＮチャンネ
ル型ＭＯＳＦＥＴが形成される部分には、Ｐ- 層３が形
成され、Ｐチャンネル型ＭＯＳＦＥＴが形成される部分
には、Ｎ- 層２が形成される。
【０２１８】素子形成用の拡散層の部分を残してフィー
ルド絶縁膜４が形成される。このフィールド絶縁膜下に
は、Ｐ型のチャンネルストッパー５が形成されている。
上記フィールド絶縁膜に囲まれた素子形成領域の表面に
薄いゲート絶縁膜６が形成され、その上にポリシリコン
又はポリサイドからなるゲート電極７が形成される。こ
のゲート電極７とフィールド絶縁膜４をマクスとしてＮ
チャンネル型ＭＯＳＦＥＴのソースとドレインを構成す
るＮ+ 型拡散層９が形成される。Ｐチャンネル型ＭＯＳ
ＦＥＴでは、別の工程でソースとドレインを構成するＰ
+ 型拡散層１０が形成される。上記ゲート絶縁膜７の上
には、ＣＶＤ−ＳｉＯ2 が形成される。
ルド絶縁膜４が形成される。このフィールド絶縁膜下に
は、Ｐ型のチャンネルストッパー５が形成されている。
上記フィールド絶縁膜に囲まれた素子形成領域の表面に
薄いゲート絶縁膜６が形成され、その上にポリシリコン
又はポリサイドからなるゲート電極７が形成される。こ
のゲート電極７とフィールド絶縁膜４をマクスとしてＮ
チャンネル型ＭＯＳＦＥＴのソースとドレインを構成す
るＮ+ 型拡散層９が形成される。Ｐチャンネル型ＭＯＳ
ＦＥＴでは、別の工程でソースとドレインを構成するＰ
+ 型拡散層１０が形成される。上記ゲート絶縁膜７の上
には、ＣＶＤ−ＳｉＯ2 が形成される。
【０２１９】ゲート電極７に対してＣＶＤ−ＳｉＯ2 か
らなるサイドウォール１１が形成され、ＣＶＤ−ＳｉＯ
2 からなる層間絶縁膜１０４が形成される。そして、ト
ランスファＭＯＳＦＥＴのソース又はドレインに相当す
る部分には、開口１１６が形成される。
らなるサイドウォール１１が形成され、ＣＶＤ−ＳｉＯ
2 からなる層間絶縁膜１０４が形成される。そして、ト
ランスファＭＯＳＦＥＴのソース又はドレインに相当す
る部分には、開口１１６が形成される。
【０２２０】図４８（Ｂ）において、公知の方法により
Ｐｔ等からなるシリサイド膜１２がフィールド絶縁膜４
上に層間絶縁膜１０４を介して形成される。例えば、上
記層間絶縁膜１０４上にＰｔ等をディポジションして、
シリコイド化させた後にパターニングにより下部電極１
２が形成される。
Ｐｔ等からなるシリサイド膜１２がフィールド絶縁膜４
上に層間絶縁膜１０４を介して形成される。例えば、上
記層間絶縁膜１０４上にＰｔ等をディポジションして、
シリコイド化させた後にパターニングにより下部電極１
２が形成される。
【０２２１】図４９におていは、公知の方法によりＰＺ
Ｔ等からなる強誘電体１３がディポジションされ、その
上にＰｔ等からなる上部電極１４が形成される。上記上
部導体１４と強誘電体１３は同時にパターンニングされ
る。これにより、単位記憶回路に必要なトラスファＭＯ
ＳＦＥＴとしてのＮチャンネル型ＭＯＳＦＥＴ、強誘電
体キャパシタが形成される。以下、層間絶縁膜形成し、
アルミニュウム等によりデータ線を形成し、トランスフ
ァＭＯＳＦＥＴのドレイン（又はソース）と接続させ
る。そして、必要なら前記実施例のように層間絶縁膜を
形成してワード線の抵抗値を減らすためのシャント用の
アルミニウム等からなる金属配線層１９が形成される。
Ｔ等からなる強誘電体１３がディポジションされ、その
上にＰｔ等からなる上部電極１４が形成される。上記上
部導体１４と強誘電体１３は同時にパターンニングされ
る。これにより、単位記憶回路に必要なトラスファＭＯ
ＳＦＥＴとしてのＮチャンネル型ＭＯＳＦＥＴ、強誘電
体キャパシタが形成される。以下、層間絶縁膜形成し、
アルミニュウム等によりデータ線を形成し、トランスフ
ァＭＯＳＦＥＴのドレイン（又はソース）と接続させ
る。そして、必要なら前記実施例のように層間絶縁膜を
形成してワード線の抵抗値を減らすためのシャント用の
アルミニウム等からなる金属配線層１９が形成される。
【０２２２】以上の実施例のように、１つのトランスフ
ァＭＯＳＦＥＴに対して複数個設けられる強誘電体キャ
パシタを従来のように積層構造に縦積するものに代え
て、横方向に配置するものでは、１回分の強誘電体キャ
パシタを形成する工程で済むので製造工程を大幅に低減
できる。すなわち、縦積構造にすると、そのキャパシタ
の数だけ同様な製造プロセスを繰り返すこととなり、製
造プロセスが複雑多岐にわたる。
ァＭＯＳＦＥＴに対して複数個設けられる強誘電体キャ
パシタを従来のように積層構造に縦積するものに代え
て、横方向に配置するものでは、１回分の強誘電体キャ
パシタを形成する工程で済むので製造工程を大幅に低減
できる。すなわち、縦積構造にすると、そのキャパシタ
の数だけ同様な製造プロセスを繰り返すこととなり、製
造プロセスが複雑多岐にわたる。
【０２２３】上記のように製造プロセスが複雑になる
と、単順にコストが高くなるばかりでなく、強誘電体キ
ャパシタの特性にバラツキや劣化をもたらす。すなわ
ち、下側のキャパシタの誘電体は、その上に形成される
キャパシタの製造プロセスの度に熱処理等が実施される
からその影響を受けて特性が劣化してしまうものと考え
られる。
と、単順にコストが高くなるばかりでなく、強誘電体キ
ャパシタの特性にバラツキや劣化をもたらす。すなわ
ち、下側のキャパシタの誘電体は、その上に形成される
キャパシタの製造プロセスの度に熱処理等が実施される
からその影響を受けて特性が劣化してしまうものと考え
られる。
【０２２４】積層構造の場合には、マクスずれ等によっ
て単位記憶回路を構成するキャパシタのサイズにバラツ
キが生じたり、上記のような誘電体の特性の劣化やバラ
ツキによって、読み出し動作における分極の反転時に生
じる電荷の移動に比較的大きなバラツキが生じることか
予想される。これにより、センスアンプの動作マージン
が悪化して、読み出し不良等が生じる虞れがある。
て単位記憶回路を構成するキャパシタのサイズにバラツ
キが生じたり、上記のような誘電体の特性の劣化やバラ
ツキによって、読み出し動作における分極の反転時に生
じる電荷の移動に比較的大きなバラツキが生じることか
予想される。これにより、センスアンプの動作マージン
が悪化して、読み出し不良等が生じる虞れがある。
【０２２５】これに対して、この実施例のように横方向
に配置するものでは、同じ工程で同様に複数のキャパシ
タが形成されるから、その特性のバラツキがなく安定し
た書き込み特性や読み出し特性を得ることができる。
に配置するものでは、同じ工程で同様に複数のキャパシ
タが形成されるから、その特性のバラツキがなく安定し
た書き込み特性や読み出し特性を得ることができる。
【０２２６】上記のように横方向に配置した場合には、
メモリアレイ自体の占有面積は必然的に大きくなる。こ
の点では、前記従来技術のように縦積にする構造の方が
優れている。しかし、メモリアレイ自体をいかに高集積
化しても意味がない。メモリセルを選択したり、書き込
み電圧や非選択電圧を与えるためのアドレス選択回路が
存在することを忘れてはならない。すなわち、縦積構造
にして第２ワード線のピッチを狭くしても、それを選択
する回路も縦積構造にならないと実際上意味をならない
からである。一般的にいってデコーダ等のＣＭＯＳ回路
を縦積にすることはできないから、上記縦積構造は縦積
構造のデコーダが開発されない限り実質的な高集積化に
は向かないといっても過言ではない。
メモリアレイ自体の占有面積は必然的に大きくなる。こ
の点では、前記従来技術のように縦積にする構造の方が
優れている。しかし、メモリアレイ自体をいかに高集積
化しても意味がない。メモリセルを選択したり、書き込
み電圧や非選択電圧を与えるためのアドレス選択回路が
存在することを忘れてはならない。すなわち、縦積構造
にして第２ワード線のピッチを狭くしても、それを選択
する回路も縦積構造にならないと実際上意味をならない
からである。一般的にいってデコーダ等のＣＭＯＳ回路
を縦積にすることはできないから、上記縦積構造は縦積
構造のデコーダが開発されない限り実質的な高集積化に
は向かないといっても過言ではない。
【０２２７】この実施例では、横方向に並べて強誘電体
キャパシタの電極に接続される第２ワード線が配置され
る、そのピッチに対応してデコーダ回路等の選択回路を
合わせ込むことにより、効率よく半導体基板上にレイア
ウトでき実質的な高集積化が可能になる。
キャパシタの電極に接続される第２ワード線が配置され
る、そのピッチに対応してデコーダ回路等の選択回路を
合わせ込むことにより、効率よく半導体基板上にレイア
ウトでき実質的な高集積化が可能になる。
【０２２８】図５０には、この発明に係る半導体記憶装
置の他の一実施例の素子構造断面図が示されている。こ
の実施例では、図１６のようにＩＭＯＳ／１キャパシタ
のメモリセルを併設する場合に向けられている。
置の他の一実施例の素子構造断面図が示されている。こ
の実施例では、図１６のようにＩＭＯＳ／１キャパシタ
のメモリセルを併設する場合に向けられている。
【０２２９】図５０（Ａ）においては、１ＭＯＳ／１キ
ャパシタのメモリセルを不揮発性メモリとして動作させ
るものであり、同様な書き込み動作や読み出し動作が行
われるマルチキャパシタ型の単位記憶回路ＭＣ−ＦＲＡ
Ｍと同じ素子形成領域３に形成される。このとき、メモ
リセルの高集積化のために、自身のトランスファＭＯＳ
の上部に層間絶縁膜１０４を介して、強誘電体キャパシ
タが形成される。この強誘電体キャパシタは、前記マル
チキャパシタ型の単位記憶回路ＭＣ−ＦＲＡＭの強誘電
体キャパシタと同じ工程により同時に形成するため、マ
ルチキャパシタ型の単位記憶回路においても、強誘電体
キャパシタをフィールド絶縁膜４の層間絶縁膜１０４に
形成される。
ャパシタのメモリセルを不揮発性メモリとして動作させ
るものであり、同様な書き込み動作や読み出し動作が行
われるマルチキャパシタ型の単位記憶回路ＭＣ−ＦＲＡ
Ｍと同じ素子形成領域３に形成される。このとき、メモ
リセルの高集積化のために、自身のトランスファＭＯＳ
の上部に層間絶縁膜１０４を介して、強誘電体キャパシ
タが形成される。この強誘電体キャパシタは、前記マル
チキャパシタ型の単位記憶回路ＭＣ−ＦＲＡＭの強誘電
体キャパシタと同じ工程により同時に形成するため、マ
ルチキャパシタ型の単位記憶回路においても、強誘電体
キャパシタをフィールド絶縁膜４の層間絶縁膜１０４に
形成される。
【０２３０】図５０（Ｂ）においては、１ＭＯＳ／１キ
ャパシタのメモリセルを不揮発性メモリとしてのの他、
通常のダイナミック型ＲＡＭと同様に揮発性メモリとし
て動作させるようにするものである。ダイナミック型メ
モリセルとして動作させるためには、基板には負のバッ
クバイアス電圧を印加させる必要がある。そのため、マ
ルチキャパシタ型の単位回路ＭＣ−ＦＲＡＭと１ＭＯＳ
／１キャパシタＦＲＡＭの素子形成領域３がＮ- 領域２
によって電気的に分離される。
ャパシタのメモリセルを不揮発性メモリとしてのの他、
通常のダイナミック型ＲＡＭと同様に揮発性メモリとし
て動作させるようにするものである。ダイナミック型メ
モリセルとして動作させるためには、基板には負のバッ
クバイアス電圧を印加させる必要がある。そのため、マ
ルチキャパシタ型の単位回路ＭＣ−ＦＲＡＭと１ＭＯＳ
／１キャパシタＦＲＡＭの素子形成領域３がＮ- 領域２
によって電気的に分離される。
【０２３１】図５１には、この発明の係る半導体記憶装
置の更に他の一実施例の素子構造断面図が示されてい
る。この実施例では、半導体記憶装置の多機能化等のた
めに容量や抵抗が形成される。抵抗はポリシリコン層１
０８を利用して形成でき、キャパシタはポリシリコン層
１０８と誘電体をＳｉ3 Ｎ4 とを積層構造にして形成さ
れる。例えば、前記ブロック選択方式では、内部でアド
レス信号を発生させるために歩進パルスを形成する発振
回路が必要になる。発振回路は、同図に示すようなキャ
パシタと抵抗とを利用した充放電回路により実現でき
る。
置の更に他の一実施例の素子構造断面図が示されてい
る。この実施例では、半導体記憶装置の多機能化等のた
めに容量や抵抗が形成される。抵抗はポリシリコン層１
０８を利用して形成でき、キャパシタはポリシリコン層
１０８と誘電体をＳｉ3 Ｎ4 とを積層構造にして形成さ
れる。例えば、前記ブロック選択方式では、内部でアド
レス信号を発生させるために歩進パルスを形成する発振
回路が必要になる。発振回路は、同図に示すようなキャ
パシタと抵抗とを利用した充放電回路により実現でき
る。
【０２３２】この実施例のマルチキャパシタ型の記憶回
路がチップのマイクロコンピュータに搭載される場合、
上記抵抗や容量は、Ａ／Ｄ変換回路等を形成する場合に
おいても利用できるものである。
路がチップのマイクロコンピュータに搭載される場合、
上記抵抗や容量は、Ａ／Ｄ変換回路等を形成する場合に
おいても利用できるものである。
【０２３３】図５２には、この発明に係る半導体記憶装
置の他の一実施例の素子構造断面図が示されている。こ
の実施例では、強誘電体キャパシタの下部電極１２とそ
の下の半導体領域を前記実施例のようなＰ- 型領域３に
代えて、基板１と電気的につながるＮ- 型領域２にする
ものである。上記Ｎチャンネル型ＭＯＳＦＥＴが形成さ
れるＰ- 型領領域３には、ＭＯＳＦＥＴのスイッチング
動作に対応してリーク電流が流れ、Ｐ- 型領領域３にお
ける分布抵抗によって電位変化が生じる。この電位変化
が生じると寄生容量によってフローティング状態に置か
れる強誘電体キャパシタの下部電極１２の電位変化をも
たらし、結果として強誘電体キャパシタに直流電圧によ
るストレスをかける原因になる。
置の他の一実施例の素子構造断面図が示されている。こ
の実施例では、強誘電体キャパシタの下部電極１２とそ
の下の半導体領域を前記実施例のようなＰ- 型領域３に
代えて、基板１と電気的につながるＮ- 型領域２にする
ものである。上記Ｎチャンネル型ＭＯＳＦＥＴが形成さ
れるＰ- 型領領域３には、ＭＯＳＦＥＴのスイッチング
動作に対応してリーク電流が流れ、Ｐ- 型領領域３にお
ける分布抵抗によって電位変化が生じる。この電位変化
が生じると寄生容量によってフローティング状態に置か
れる強誘電体キャパシタの下部電極１２の電位変化をも
たらし、結果として強誘電体キャパシタに直流電圧によ
るストレスをかける原因になる。
【０２３４】この実施例のように強誘電体キャパシタが
設けられるフィールド絶縁膜４下の半導体領域をＮ- 型
領域２にすることによって基板１の電位が与えられるの
で、ＭＯＳＦＥＴのスイッチング動作に対して安定した
電位に保つことができる。これにより、前記のように強
誘電体キャパシタに対して不所望なストレスをかけるこ
とが防止できる。
設けられるフィールド絶縁膜４下の半導体領域をＮ- 型
領域２にすることによって基板１の電位が与えられるの
で、ＭＯＳＦＥＴのスイッチング動作に対して安定した
電位に保つことができる。これにより、前記のように強
誘電体キャパシタに対して不所望なストレスをかけるこ
とが防止できる。
【０２３５】図５３には、この発明に係る半導体記憶装
置の更に他の一実施例のレイアウト図が示され、図５４
にはそのＢ−Ｂ’断面図が示されている。同図には、単
位記憶回路に設けられる強誘電体キャパシタが２個の例
が示されている。本願の単位記憶回路のサブデータ線
は、それが非選択状態のときにはトランスファＭＯＳＦ
ＥＴがオフ状態にされることに応じてフローティング状
態にされる。そのため、前記メモリアクセスの終了時に
データ線ディスチャージ動作を設けてＶｏ／２電圧スト
レスを防止している。
置の更に他の一実施例のレイアウト図が示され、図５４
にはそのＢ−Ｂ’断面図が示されている。同図には、単
位記憶回路に設けられる強誘電体キャパシタが２個の例
が示されている。本願の単位記憶回路のサブデータ線
は、それが非選択状態のときにはトランスファＭＯＳＦ
ＥＴがオフ状態にされることに応じてフローティング状
態にされる。そのため、前記メモリアクセスの終了時に
データ線ディスチャージ動作を設けてＶｏ／２電圧スト
レスを防止している。
【０２３６】強誘電体キャパシタにかかる直流電圧のス
トレスを無くすには前記実施例のように０Ｖである必要
はなく、相対的に両電極に同じ電圧が印加されればよ
い。そこで、この実施例では、メモリブロックにおける
トランスファＭＯＳＦＥＴの他端側（図５３ではＡ２の
部分）にサブデータ線（第２データ線）にバイアス電圧
供給用のＰチャンネル型ＭＯＳＦＥＴが形成される。こ
のようなＰチャンネル型ＭＯＳＦＥＴを形成するため
に、強誘電体キャパシタが設けられるフィールド絶縁膜
４の半導体領域はＮ- 型領域（ウェル領域）とされる。
トレスを無くすには前記実施例のように０Ｖである必要
はなく、相対的に両電極に同じ電圧が印加されればよ
い。そこで、この実施例では、メモリブロックにおける
トランスファＭＯＳＦＥＴの他端側（図５３ではＡ２の
部分）にサブデータ線（第２データ線）にバイアス電圧
供給用のＰチャンネル型ＭＯＳＦＥＴが形成される。こ
のようなＰチャンネル型ＭＯＳＦＥＴを形成するため
に、強誘電体キャパシタが設けられるフィールド絶縁膜
４の半導体領域はＮ- 型領域（ウェル領域）とされる。
【０２３７】このＮ- 型ウェル領域２に隣接するメモリ
ブロックに対応して２つのＰチャンネル型ＭＯＳＦＥＴ
を設けて、その相互線点にＶｏ／２のようなバイアス電
圧が与えられる。この構成では、前記のようにメモリア
クセスの終了時にデータ線のディスチャージが省略され
るとともに、第２ワード線の非選択レベルは非選択レベ
ルＶｏ／２にされる。これにより、強誘電体キャパシタ
の両電極がともにＶｏ／２に維持されるので、電圧スト
レスによる特性劣化を防止することができる。
ブロックに対応して２つのＰチャンネル型ＭＯＳＦＥＴ
を設けて、その相互線点にＶｏ／２のようなバイアス電
圧が与えられる。この構成では、前記のようにメモリア
クセスの終了時にデータ線のディスチャージが省略され
るとともに、第２ワード線の非選択レベルは非選択レベ
ルＶｏ／２にされる。これにより、強誘電体キャパシタ
の両電極がともにＶｏ／２に維持されるので、電圧スト
レスによる特性劣化を防止することができる。
【０２３８】つまり、Ｐチャンネル型ＭＯＳＦＥＴの他
方の拡散層１０は強誘電体キャパシタの下部電極１２に
接続され、そのゲート電極をＮチャンネル型ＭＯＳＦＥ
ＴからなるトランスファＭＯＳＦＥＴのゲートが接続さ
れる第１ワード線と同じ選択信号が与えられるようにさ
れる。第１ワード線がハイレベルのときには、トランス
ファＭＯＳＦＥＴ（Ｎチャンネル型ＭＯＳＦＥＴ）がオ
ン状態となって選択状態にされる。このときには、上記
Ｐチャンネル型ＭＯＳＦＥＴがオフ状態になるので、下
部電極にはトランスファＭＯＳＦＥＴを介してデータ線
の電位が与えられる。
方の拡散層１０は強誘電体キャパシタの下部電極１２に
接続され、そのゲート電極をＮチャンネル型ＭＯＳＦＥ
ＴからなるトランスファＭＯＳＦＥＴのゲートが接続さ
れる第１ワード線と同じ選択信号が与えられるようにさ
れる。第１ワード線がハイレベルのときには、トランス
ファＭＯＳＦＥＴ（Ｎチャンネル型ＭＯＳＦＥＴ）がオ
ン状態となって選択状態にされる。このときには、上記
Ｐチャンネル型ＭＯＳＦＥＴがオフ状態になるので、下
部電極にはトランスファＭＯＳＦＥＴを介してデータ線
の電位が与えられる。
【０２３９】第１ワード線がロウレベルにされることに
応じて、上記トランスファＭＯＳＦＥＴがオフ状態にさ
れ、Ｐチャンネル型ＭＯＳＦＥＴがオン状態にされる。
これにより、サブデータ線の電位はＰチャンネル型ＭＯ
ＳＦＥＴを介して与えられる電位（例えばＶｏ／２）に
される。このようなサブデータ線の電位設定に対応し
て、上部電極である第２ワード線の電位は、Ｖｏ／２の
ような非選択レベルのままに置かれる。これにより、前
記図１２〜図１５のデータ線ディスチャージ動作を省略
でき、実質的なメモリアクセス時間を短縮化できる。言
いえるならば、メモリ動作の高速化が可能になる。
応じて、上記トランスファＭＯＳＦＥＴがオフ状態にさ
れ、Ｐチャンネル型ＭＯＳＦＥＴがオン状態にされる。
これにより、サブデータ線の電位はＰチャンネル型ＭＯ
ＳＦＥＴを介して与えられる電位（例えばＶｏ／２）に
される。このようなサブデータ線の電位設定に対応し
て、上部電極である第２ワード線の電位は、Ｖｏ／２の
ような非選択レベルのままに置かれる。これにより、前
記図１２〜図１５のデータ線ディスチャージ動作を省略
でき、実質的なメモリアクセス時間を短縮化できる。言
いえるならば、メモリ動作の高速化が可能になる。
【０２４０】前記図５２の実施例では、トランスファＭ
ＯＳＦＥＴのソース拡散層９とＰ-型ウェル領域３の間
の寄生容量によって、強誘電体キャパシタの上下両電極
間の電位差を完全には零にはならないが、上記のように
Ｐチャンネル型ＭＯＳＦＥＴを用いた場合には、強誘電
体キャパシタの上下両電極間の電位差を完全に零にする
ことができる。
ＯＳＦＥＴのソース拡散層９とＰ-型ウェル領域３の間
の寄生容量によって、強誘電体キャパシタの上下両電極
間の電位差を完全には零にはならないが、上記のように
Ｐチャンネル型ＭＯＳＦＥＴを用いた場合には、強誘電
体キャパシタの上下両電極間の電位差を完全に零にする
ことができる。
【０２４１】図５５には、この発明に係る半導体記憶装
置の更に他の一実施例の素子構造断面図が示されてい
る。この実施例では、非選択ブロックの強誘電体キャパ
シタの下部電極（サブデータ線）の電位をＰチャンネル
型ＭＯＳＦＥＴによって制御できることから、Ｐ- 型ウ
ェル領域３の電位変動の影響を受けない。このことに着
目して、必ずしも強誘電体キャパシタが設けられる部分
の下側にＮ- 型ウェル領域２を形成する必要がない。す
なわち、Ｎ- 型ウェル領域２は、上記Ｐチャンネル型Ｍ
ＯＳＦＥＴが形成できればよいから、（Ａ）又は（Ｂ）
のようにしてもよい。
置の更に他の一実施例の素子構造断面図が示されてい
る。この実施例では、非選択ブロックの強誘電体キャパ
シタの下部電極（サブデータ線）の電位をＰチャンネル
型ＭＯＳＦＥＴによって制御できることから、Ｐ- 型ウ
ェル領域３の電位変動の影響を受けない。このことに着
目して、必ずしも強誘電体キャパシタが設けられる部分
の下側にＮ- 型ウェル領域２を形成する必要がない。す
なわち、Ｎ- 型ウェル領域２は、上記Ｐチャンネル型Ｍ
ＯＳＦＥＴが形成できればよいから、（Ａ）又は（Ｂ）
のようにしてもよい。
【０２４２】これにより、強誘電体キャパシタが形成さ
れる部分付近に設けられるＮ- 型ウェル領域２とトラン
スファＭＯＳＦＥＴを構成するＮチャンネル型ＭＯＳＦ
ＥＴの拡散層９とのマスク合わせ余裕を設ける必要がな
いので、ブロックサイズを小さくできる。言い換えるな
らば、メモリアレイの高集積化が可能になる。
れる部分付近に設けられるＮ- 型ウェル領域２とトラン
スファＭＯＳＦＥＴを構成するＮチャンネル型ＭＯＳＦ
ＥＴの拡散層９とのマスク合わせ余裕を設ける必要がな
いので、ブロックサイズを小さくできる。言い換えるな
らば、メモリアレイの高集積化が可能になる。
【０２４３】図５６には、この発明に係る半導体記憶装
置の応用例が示されている。同図に模式的に示されてる
ように、この実施例の半導体記憶装置は、自動車のエン
ジンやサスペンションなどを電子的に制御するシステム
に応用される。すなわち、このようなシステムでは、記
憶容量に対する信頼性が問題となる。この発明に係る強
誘電体キャパシタを用いたものでは、外乱に対する耐性
が高くできるので、信頼性の問題を解決することができ
る。
置の応用例が示されている。同図に模式的に示されてる
ように、この実施例の半導体記憶装置は、自動車のエン
ジンやサスペンションなどを電子的に制御するシステム
に応用される。すなわち、このようなシステムでは、記
憶容量に対する信頼性が問題となる。この発明に係る強
誘電体キャパシタを用いたものでは、外乱に対する耐性
が高くできるので、信頼性の問題を解決することができ
る。
【０２４４】図５７には、この発明に係る半導体記憶装
置の他の応用例が示されている。同図に模式的に示され
ているように、この実施例の半導体記憶装置は、航空機
に搭載される。
置の他の応用例が示されている。同図に模式的に示され
ているように、この実施例の半導体記憶装置は、航空機
に搭載される。
【０２４５】図５８には、この発明に係る半導体記憶装
置の他の応用例が示されている。同図に模式的に示され
ているように、この実施例の半導体記憶装置は、宇宙ス
テーションに搭載される。
置の他の応用例が示されている。同図に模式的に示され
ているように、この実施例の半導体記憶装置は、宇宙ス
テーションに搭載される。
【０２４６】図５９には、この発明に係る半導体記憶装
置の更に他の応用例が示されている。同図に模式的に示
されているように、この実施例の半導体記憶装置は、ロ
ケットに搭載される。
置の更に他の応用例が示されている。同図に模式的に示
されているように、この実施例の半導体記憶装置は、ロ
ケットに搭載される。
【０２４７】上記図５７、図５８及び図５９に示された
航空機、宇宙ステーションやロケットの制御システムに
あっては、高信頼性が要求されるの本願発明に係る半導
体記憶装置が好適となる。特に、人工衛星や宇宙ステー
ションあるいはロケットといったように宇宙空間という
放射線濃度が地球上の場合に比べて、極めて高い環境で
は放射線耐性が高く、かつ非選択時の特性劣化を少なく
でき強誘電体キャパシタを利用した本願に係るメモリが
好適となるものである。
航空機、宇宙ステーションやロケットの制御システムに
あっては、高信頼性が要求されるの本願発明に係る半導
体記憶装置が好適となる。特に、人工衛星や宇宙ステー
ションあるいはロケットといったように宇宙空間という
放射線濃度が地球上の場合に比べて、極めて高い環境で
は放射線耐性が高く、かつ非選択時の特性劣化を少なく
でき強誘電体キャパシタを利用した本願に係るメモリが
好適となるものである。
【０２４８】上記の実施例か得られる作用効果は、下記
の通りである。 （１） 第１のアドレス選択線に制御端子が接続された
スイッチ素子と、このスイッチ素子の一端側に共通に一
方の電極が接続された複数からなる強誘電体キャパシタ
の他方の電極に第２のアドレス選択線を接続して単位記
憶回路を構成し、第１のアドレス選択線が選択状態にさ
れてスイッチ素子がオン状態にされたときには複数から
なる第２のアドレス選択線の１つを選択状態にして強誘
電体キャパシタに分極が生じるような電圧を与え、残り
のアドレス選択線に強誘電体キャパシタに加わる電圧が
選択された強誘電体キャパシタに加わる電圧のほぼ半分
になるような非選択電位にし、第１のアドレス選択線が
非選択状態にされてスイッチ素子がオフ状態にされたと
きには複数からなる第２のアドレス選択線には強誘電体
キャパシタに加わる電圧がほぼ零になるような非選択電
位を与えることにより、非選択のスイッチ素子に対応し
た単位記憶回路の強誘電体キャパシタには電圧が加わら
ないからこれら誘電体キャパシタに対するストレスを大
幅に低減できるという効果が得られる。
の通りである。 （１） 第１のアドレス選択線に制御端子が接続された
スイッチ素子と、このスイッチ素子の一端側に共通に一
方の電極が接続された複数からなる強誘電体キャパシタ
の他方の電極に第２のアドレス選択線を接続して単位記
憶回路を構成し、第１のアドレス選択線が選択状態にさ
れてスイッチ素子がオン状態にされたときには複数から
なる第２のアドレス選択線の１つを選択状態にして強誘
電体キャパシタに分極が生じるような電圧を与え、残り
のアドレス選択線に強誘電体キャパシタに加わる電圧が
選択された強誘電体キャパシタに加わる電圧のほぼ半分
になるような非選択電位にし、第１のアドレス選択線が
非選択状態にされてスイッチ素子がオフ状態にされたと
きには複数からなる第２のアドレス選択線には強誘電体
キャパシタに加わる電圧がほぼ零になるような非選択電
位を与えることにより、非選択のスイッチ素子に対応し
た単位記憶回路の強誘電体キャパシタには電圧が加わら
ないからこれら誘電体キャパシタに対するストレスを大
幅に低減できるという効果が得られる。
【０２４９】（２） 上記単位記憶回路をマトリックス
配置し、第１のアドレス選択線及び第２のアドレス選択
線はＸ系のアドレスを割り当て、信号線にはＹ系のアド
レスが割り当てるとともに、上記複数かならる信号線に
は、一対のスイッチ素子がそれぞれ設けられ、選択され
た１つの信号線には一方のスイッチ素子を介して共通の
信号線に接続されて選択電圧が印加され、残りの非選択
の信号線には他方のスイッチ素子を介して選択電圧のほ
ぼ半分の電圧を与えることにより、大容量化を図りつ
つ、非選択のスイッチ素子に対応した単位記憶回路の強
誘電体キャパシタには電圧が加わらないからこれら誘電
体キャパシタに対するストレスを大幅に低減できるとい
う効果が得られる。
配置し、第１のアドレス選択線及び第２のアドレス選択
線はＸ系のアドレスを割り当て、信号線にはＹ系のアド
レスが割り当てるとともに、上記複数かならる信号線に
は、一対のスイッチ素子がそれぞれ設けられ、選択され
た１つの信号線には一方のスイッチ素子を介して共通の
信号線に接続されて選択電圧が印加され、残りの非選択
の信号線には他方のスイッチ素子を介して選択電圧のほ
ぼ半分の電圧を与えることにより、大容量化を図りつ
つ、非選択のスイッチ素子に対応した単位記憶回路の強
誘電体キャパシタには電圧が加わらないからこれら誘電
体キャパシタに対するストレスを大幅に低減できるとい
う効果が得られる。
【０２５０】（３） 上記単位記憶回路を複数個により
１つの記憶ブロックを構成し、この記憶ブロックの単位
でメモリアクセスを行うようにすることにより、個々の
誘電体キャパシタがランダムにアクセスされる場合に比
べて非選択の強誘電体キャパシタを疲労させる印加電圧
の回数を大幅に減らすことができるという効果が得られ
る。
１つの記憶ブロックを構成し、この記憶ブロックの単位
でメモリアクセスを行うようにすることにより、個々の
誘電体キャパシタがランダムにアクセスされる場合に比
べて非選択の強誘電体キャパシタを疲労させる印加電圧
の回数を大幅に減らすことができるという効果が得られ
る。
【０２５１】（４） 上記記憶ブロックは、それに設け
られる強誘電体キャパシタに対して一方に分極が生じる
ような初期化がなされ、それを基準にしてデータの書き
込みは分極を反転させるようなデータに対応してのみ実
際の書き込み動作を行うようにすることにより、実施的
な書き込み時間の短縮化と低消費電力化を図ることがで
きるという効果が得られる。
られる強誘電体キャパシタに対して一方に分極が生じる
ような初期化がなされ、それを基準にしてデータの書き
込みは分極を反転させるようなデータに対応してのみ実
際の書き込み動作を行うようにすることにより、実施的
な書き込み時間の短縮化と低消費電力化を図ることがで
きるという効果が得られる。
【０２５２】（５） 上記記憶ブロックには、書き換え
回数を記憶するカウンタ回路が設け、強誘電体の書き換
え疲労を回復させる強制リフレッシュ処理の判定に用い
ることにより、強誘電体疲労回復を行わせることができ
るから安定した情報記憶を行わせることができるという
効果が得られる。
回数を記憶するカウンタ回路が設け、強誘電体の書き換
え疲労を回復させる強制リフレッシュ処理の判定に用い
ることにより、強誘電体疲労回復を行わせることができ
るから安定した情報記憶を行わせることができるという
効果が得られる。
【０２５３】（６） 上記記憶ブロックに対するデータ
の入出力は、データラッチ又はシフトレジスタからなる
バッファメモリを介して行うことにより、半導体記憶装
置の外部に対してバッファメモリを介してデータの入出
力を行うようにできるから見かけ上のメモリアクセスを
高速に行うようにすることができるという効果が得られ
る。
の入出力は、データラッチ又はシフトレジスタからなる
バッファメモリを介して行うことにより、半導体記憶装
置の外部に対してバッファメモリを介してデータの入出
力を行うようにできるから見かけ上のメモリアクセスを
高速に行うようにすることができるという効果が得られ
る。
【０２５４】（７） 上記初期化された分極の方向に対
して反転させる書き込み動作のときにセンスアンプを動
作させて、そのセンス信号量が所定レベルに達しないと
きには再度書き込み動作が行われるようにすることによ
り、書き込み不足のときには再度書き込が動作行われる
から安定した書き込み動作を実施することができるとい
う効果が得られる。
して反転させる書き込み動作のときにセンスアンプを動
作させて、そのセンス信号量が所定レベルに達しないと
きには再度書き込み動作が行われるようにすることによ
り、書き込み不足のときには再度書き込が動作行われる
から安定した書き込み動作を実施することができるとい
う効果が得られる。
【０２５５】（８） １つのスイッチ素子と１つの強誘
電体キャパシタからなるメモリセルを持つメモリセルア
レイ部を併設させて設け、このメモリセルは、強誘電体
キャパシタには分極が生じない程度の電圧が供給される
ことによりダイナミック型メモリセルとして動作させる
ことにより、一時的なデータの保持にはダイナミック型
メモリセルを用いるようにするような使い分けによって
高速アクセス化を図ることができるという効果が得られ
る。
電体キャパシタからなるメモリセルを持つメモリセルア
レイ部を併設させて設け、このメモリセルは、強誘電体
キャパシタには分極が生じない程度の電圧が供給される
ことによりダイナミック型メモリセルとして動作させる
ことにより、一時的なデータの保持にはダイナミック型
メモリセルを用いるようにするような使い分けによって
高速アクセス化を図ることができるという効果が得られ
る。
【０２５６】（９） 上記強誘電体キャパシタは、１つ
のスイッチに対応したものが同一の層間絶縁膜上に並ん
で配置され、スイッチ素子に接続される配線と一体的に
構成される一方の電極に対して、第２アドレス選択線と
一体的に構成される他方の電極とが強誘電体層を介して
直交させることにより、縦積みにする場合に比べてプロ
セスの簡素化が図られるとともに多層化プロセスによる
特性劣化や相対的な特性のバラツキを低減することがで
きるという効果が得られる。
のスイッチに対応したものが同一の層間絶縁膜上に並ん
で配置され、スイッチ素子に接続される配線と一体的に
構成される一方の電極に対して、第２アドレス選択線と
一体的に構成される他方の電極とが強誘電体層を介して
直交させることにより、縦積みにする場合に比べてプロ
セスの簡素化が図られるとともに多層化プロセスによる
特性劣化や相対的な特性のバラツキを低減することがで
きるという効果が得られる。
【０２５７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、強誘
電体キャパシタを構成する強誘電体材料に関しては、前
記公報等によって公知でありその材料は何であってもよ
い。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、強誘
電体キャパシタを構成する強誘電体材料に関しては、前
記公報等によって公知でありその材料は何であってもよ
い。
【０２５８】例えば、強誘電体結晶の残留分極の正味の
大きさは、結晶軸の印加電界ベクトルへの射影の総和で
決まるから、結晶軸の方向がバラバラな場合、正味の残
留分極が小さくなる。そこで、残留分極を大きくするた
めに、結晶軸の方向と印加電圧のなす角度が５°以下で
ある部分が強誘電体キャパシタを構成する強誘電体結晶
がなるだけ多くなるように、例えば８０％以上になるよ
うに形成される。強誘電体結晶としては、例えばＢａＴ
ｉＯ鋏、ＰＺＴ等がある。
大きさは、結晶軸の印加電界ベクトルへの射影の総和で
決まるから、結晶軸の方向がバラバラな場合、正味の残
留分極が小さくなる。そこで、残留分極を大きくするた
めに、結晶軸の方向と印加電圧のなす角度が５°以下で
ある部分が強誘電体キャパシタを構成する強誘電体結晶
がなるだけ多くなるように、例えば８０％以上になるよ
うに形成される。強誘電体結晶としては、例えばＢａＴ
ｉＯ鋏、ＰＺＴ等がある。
【０２５９】メモリアレイの周辺回路は、ＣＭＯＳ回路
により構成されるもの他、Ｎチャンネル型ＭＯＳＦＥＴ
又はＰチャンネル型ＭＯＳＦＥＴにより構成されるも
の、あるいはＭＯＳＦＥＴとバイポーラ型トランジスタ
とを組み合わせたもの等種々の実施例形態を採ることが
できる。
により構成されるもの他、Ｎチャンネル型ＭＯＳＦＥＴ
又はＰチャンネル型ＭＯＳＦＥＴにより構成されるも
の、あるいはＭＯＳＦＥＴとバイポーラ型トランジスタ
とを組み合わせたもの等種々の実施例形態を採ることが
できる。
【０２６０】アドレスの入力方法は、前記のようにブロ
ック単位でアドレス信号を入力するもの他、一般的なＲ
ＡＭやＲＯＭのようにメモリセルに割り当てられたアド
レスを入力するものであってもよい。この場合、外部端
子数を減らすために、ダイナミック型ＲＡＭのように共
通のアドレス端子からＸ系とＹ系とを多重化して入力す
るものであってもよい。
ック単位でアドレス信号を入力するもの他、一般的なＲ
ＡＭやＲＯＭのようにメモリセルに割り当てられたアド
レスを入力するものであってもよい。この場合、外部端
子数を減らすために、ダイナミック型ＲＡＭのように共
通のアドレス端子からＸ系とＹ系とを多重化して入力す
るものであってもよい。
【０２６１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１のアドレス選択線に制
御端子が接続されたスイッチ素子と、このスイッチ素子
の一端側に共通に一方の電極が接続された複数からなる
強誘電体キャパシタの他方の電極に第２のアドレス選択
線を接続して単位記憶回路を構成し、第１のアドレス選
択線が選択状態にされてスイッチ素子がオン状態にされ
たときには複数からなる第２のアドレス選択線の１つを
選択状態にして強誘電体キャパシタに分極が生じるよう
な電圧を与え、残りのアドレス選択線に強誘電体キャパ
シタに加わる電圧が選択された強誘電体キャパシタに加
わる電圧のほぼ半分になるような非選択電位にし、第１
のアドレス選択線が非選択状態にされてスイッチ素子が
オフ状態にされたときには複数からなる第２のアドレス
選択線には強誘電体キャパシタに加わる電圧がほぼ零に
なるような非選択電位を与えることにより、非選択のス
イッチ素子に対応した単位記憶回路の強誘電体キャパシ
タには電圧が加わらないからこれら誘電体キャパシタに
対するストレスを大幅に低減できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１のアドレス選択線に制
御端子が接続されたスイッチ素子と、このスイッチ素子
の一端側に共通に一方の電極が接続された複数からなる
強誘電体キャパシタの他方の電極に第２のアドレス選択
線を接続して単位記憶回路を構成し、第１のアドレス選
択線が選択状態にされてスイッチ素子がオン状態にされ
たときには複数からなる第２のアドレス選択線の１つを
選択状態にして強誘電体キャパシタに分極が生じるよう
な電圧を与え、残りのアドレス選択線に強誘電体キャパ
シタに加わる電圧が選択された強誘電体キャパシタに加
わる電圧のほぼ半分になるような非選択電位にし、第１
のアドレス選択線が非選択状態にされてスイッチ素子が
オフ状態にされたときには複数からなる第２のアドレス
選択線には強誘電体キャパシタに加わる電圧がほぼ零に
なるような非選択電位を与えることにより、非選択のス
イッチ素子に対応した単位記憶回路の強誘電体キャパシ
タには電圧が加わらないからこれら誘電体キャパシタに
対するストレスを大幅に低減できる。
【０２６２】上記単位記憶回路を複数個により１つの記
憶ブロックを構成し、この記憶ブロックの単位でメモリ
アクセスを行うようにすることにより、個々の誘電体キ
ャパシタがランダムにアクセスされる場合に比べて非選
択の強誘電体キャパシタを疲労させる印加電圧の回数を
大幅に減らすことができる。
憶ブロックを構成し、この記憶ブロックの単位でメモリ
アクセスを行うようにすることにより、個々の誘電体キ
ャパシタがランダムにアクセスされる場合に比べて非選
択の強誘電体キャパシタを疲労させる印加電圧の回数を
大幅に減らすことができる。
【０２６３】上記記憶ブロックは、それに設けられる強
誘電体キャパシタに対して一方に分極が生じるような初
期化がなされ、それを基準にしてデータの書き込みは分
極を反転させるようなデータに対応してのみ実際の書き
込み動作を行うようにすることにより、実施的な書き込
み時間の短縮化と低消費電力化を図ることができる。
誘電体キャパシタに対して一方に分極が生じるような初
期化がなされ、それを基準にしてデータの書き込みは分
極を反転させるようなデータに対応してのみ実際の書き
込み動作を行うようにすることにより、実施的な書き込
み時間の短縮化と低消費電力化を図ることができる。
【０２６４】上記記憶ブロックには、書き換え回数を記
憶するカウンタ回路が設け、強誘電体の書き換え疲労を
回復させる強制リフレッシュ処理の判定に用いることに
より、強誘電体疲労回復を行わせることができるから安
定した情報記憶を行わせることができる。
憶するカウンタ回路が設け、強誘電体の書き換え疲労を
回復させる強制リフレッシュ処理の判定に用いることに
より、強誘電体疲労回復を行わせることができるから安
定した情報記憶を行わせることができる。
【０２６５】上記記憶ブロックに対するデータの入出力
は、データラッチ又はシフトレジスタからなるバッファ
メモリを介して行うことにより、半導体記憶装置の外部
に対してバッファメモリを介してデータの入出力を行う
ようにできるから見かけ上のメモリアクセスを高速に行
うようにすることができる。
は、データラッチ又はシフトレジスタからなるバッファ
メモリを介して行うことにより、半導体記憶装置の外部
に対してバッファメモリを介してデータの入出力を行う
ようにできるから見かけ上のメモリアクセスを高速に行
うようにすることができる。
【０２６６】上記初期化された分極の方向に対して反転
させる書き込み動作のときにセンスアンプを動作させ
て、そのセンス信号量が所定レベルに達しないときには
再度書き込み動作が行われるようにすることにより、書
き込み不足のときには再度書き込が動作行われるから安
定した書き込み動作を実施することができる。
させる書き込み動作のときにセンスアンプを動作させ
て、そのセンス信号量が所定レベルに達しないときには
再度書き込み動作が行われるようにすることにより、書
き込み不足のときには再度書き込が動作行われるから安
定した書き込み動作を実施することができる。
【０２６７】１つのスイッチ素子と１つの強誘電体キャ
パシタからなるメモリセルを持つメモリセルアレイ部を
併設させて設け、このメモリセルは、強誘電体キャパシ
タには分極が生じない程度の電圧が供給されることによ
りダイナミック型メモリセルとして動作させることによ
り、一時的なデータの保持にはダイナミック型メモリセ
ルを用いるようにするような使い分けによって高速アク
セス化を図ることができる。
パシタからなるメモリセルを持つメモリセルアレイ部を
併設させて設け、このメモリセルは、強誘電体キャパシ
タには分極が生じない程度の電圧が供給されることによ
りダイナミック型メモリセルとして動作させることによ
り、一時的なデータの保持にはダイナミック型メモリセ
ルを用いるようにするような使い分けによって高速アク
セス化を図ることができる。
【０２６８】上記強誘電体キャパシタは、１つのスイッ
チに対応したものが同一の層間絶縁膜上に並んで配置さ
れ、スイッチ素子に接続される配線と一体的に構成され
る一方の電極に対して、第２アドレス選択線と一体的に
構成される他方の電極とが強誘電体層を介して直交させ
ることにより、縦積みにする場合に比べてプロセスの簡
素化が図られるとともに多層化プロセスによる特性劣化
や相対的な特性のバラツキを低減することができる。
チに対応したものが同一の層間絶縁膜上に並んで配置さ
れ、スイッチ素子に接続される配線と一体的に構成され
る一方の電極に対して、第２アドレス選択線と一体的に
構成される他方の電極とが強誘電体層を介して直交させ
ることにより、縦積みにする場合に比べてプロセスの簡
素化が図られるとともに多層化プロセスによる特性劣化
や相対的な特性のバラツキを低減することができる。
【図１】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。
すブロック図である。
【図２】上記半導体記憶装置の書き込み方法の一実施例
の第１回目の書き込み動作を説明するための回路図であ
る。
の第１回目の書き込み動作を説明するための回路図であ
る。
【図３】上記半導体記憶装置の書き込み方法の一実施例
の第２回目の書き込み動作を説明するための回路図であ
る。
の第２回目の書き込み動作を説明するための回路図であ
る。
【図４】上記半導体記憶装置の書き込み方法の他の一実
施例の第１回目の書き込み動作を説明するための回路図
である。
施例の第１回目の書き込み動作を説明するための回路図
である。
【図５】上記半導体記憶装置の書き込み方法の更に他の
一実施例の初期化動作を説明するための回路図である。
一実施例の初期化動作を説明するための回路図である。
【図６】上記半導体記憶装置の読み出し方法の一実施例
を示すステップ１（データ線プリチャージ）の動作を説
明するための回路図である。
を示すステップ１（データ線プリチャージ）の動作を説
明するための回路図である。
【図７】上記半導体記憶装置の読み出し方法の一実施例
を示すステップ２（ワード線選択）の動作を説明するた
めの回路図である。
を示すステップ２（ワード線選択）の動作を説明するた
めの回路図である。
【図８】上記半導体記憶装置の読み出し方法の一実施例
を示すステップ３（反転ビットの再書き込み）の動作を
説明するための回路図である。
を示すステップ３（反転ビットの再書き込み）の動作を
説明するための回路図である。
【図９】上記図２と図３に示した書き込み方法の動作を
説明するための波形図である。
説明するための波形図である。
【図１０】図６ないし図８に示した読み出し方法の動作
を説明するための波形図である。
を説明するための波形図である。
【図１１】上記半導体記憶装置の書き込み動作の一実施
例を説明するための回路図である。
例を説明するための回路図である。
【図１２】図１１のような書き込み動作の一例を説明す
るためのタイミング図である。
るためのタイミング図である。
【図１３】図１１のような書き込み動作の他の一例を説
明するためのタイミング図である。
明するためのタイミング図である。
【図１４】図１１のような書き込み動作の更に他の一例
を説明するためのタイミング図である。
を説明するためのタイミング図である。
【図１５】上記読み出し動作の一例を説明するためのタ
イミング図である。
イミング図である。
【図１６】この発明に係る半導体記憶装置の他の一実施
例を示す回路図である。
例を示す回路図である。
【図１７】強誘電体キャパシタにおける電界と分極の関
係を示す特性図である。
係を示す特性図である。
【図１８】書き込み電圧を形成する電圧発生回路の一実
施例を示す回路図である。
施例を示す回路図である。
【図１９】本発明に係るマルチキャパシタ型の単位記憶
回路の一実施例を示す回路図である。
回路の一実施例を示す回路図である。
【図２０】本発明に係るマルチキャパシタ型の単位記憶
回路の他の一実施例を示す回路図である。
回路の他の一実施例を示す回路図である。
【図２１】本発明に係るマルチキャパシタ型の単位記憶
回路の更に他の一実施例を示す回路図である。
回路の更に他の一実施例を示す回路図である。
【図２２】この発明に係る半導体記憶装置が用いられる
マイクロコンピュータの一実施例を示すブロック図であ
る。
マイクロコンピュータの一実施例を示すブロック図であ
る。
【図２３】この発明に係る半導体記憶装置が用いられる
マイクロコンピュータの他の一実施例を示すブロック図
である。
マイクロコンピュータの他の一実施例を示すブロック図
である。
【図２４】この発明に係る半導体記憶装置が用いられる
コードレス電話機等の移動無線通信装置の一実施例を示
すブロック図である。
コードレス電話機等の移動無線通信装置の一実施例を示
すブロック図である。
【図２５】上記図２３に示したマイクロコンピュータに
設けられるＲＡＭのメモリアレイ部の一実施例を示す回
路図である。
設けられるＲＡＭのメモリアレイ部の一実施例を示す回
路図である。
【図２６】この発明に係る半導体記憶装置の読み出し方
式の一実施例を説明するためのブロック図である。
式の一実施例を説明するためのブロック図である。
【図２７】この発明に係る半導体記憶装置の読み出し方
式の他の一実施例を説明するためのブロック図である。
式の他の一実施例を説明するためのブロック図である。
【図２８】この発明に係る半導体記憶装置の読み出し方
式の他の一実施例を説明するためのブロック図である。
式の他の一実施例を説明するためのブロック図である。
【図２９】この発明に係る半導体記憶装置の読み出し方
式の更に他の一実施例を説明するためのブロック図であ
る。
式の更に他の一実施例を説明するためのブロック図であ
る。
【図３０】この発明に係る半導体記憶装置の強制リフレ
ッシュ動作の一実施例を説明するためのブロック図であ
る。
ッシュ動作の一実施例を説明するためのブロック図であ
る。
【図３１】この発明に係る半導体記憶装置の強制リフレ
ッシュ動作の他の一実施例を説明するためのブロック図
である。
ッシュ動作の他の一実施例を説明するためのブロック図
である。
【図３２】書き換え回数機能と強制リフレッシュ機能を
持つ半導体記憶装置の読み出し動作の一例を説明するた
めのフローチャート図である。
持つ半導体記憶装置の読み出し動作の一例を説明するた
めのフローチャート図である。
【図３３】この発明に係る書き込み動作の一実施例を示
すフローチャート図である。
すフローチャート図である。
【図３４】この発明に係る書き込み動作の他の一実施例
のフローチャート図である。
のフローチャート図である。
【図３５】この発明に係る書き込み動作の他の一実施例
のフローチャート図である。
のフローチャート図である。
【図３６】この発明に係る書き込み動作の更に他の一実
施例のフローチャート図である。
施例のフローチャート図である。
【図３７】図３３に対応した書き込みベリファイ動作を
説明するたの波形図である。
説明するたの波形図である。
【図３８】図３４に対応した書き込みベリファイ動作を
説明するたの波形図である。
説明するたの波形図である。
【図３９】図３６に対応した書き込みベリファイ動作を
説明するたの波形図である。
説明するたの波形図である。
【図４０】この発明に係る半導体記憶装置のメモリアレ
イ部の一実施例を示すレイアウト図である。
イ部の一実施例を示すレイアウト図である。
【図４１】図４０のＡ−Ａ’断面図である。
【図４２】図４０のＢ−Ｂ’における１つの単位記憶回
路分の断面図である。
路分の断面図である。
【図４３】上記図４０の半導体記憶装置の製造方法の一
実施例を説明するための一部製造工程断面図である。
実施例を説明するための一部製造工程断面図である。
【図４４】上記の半導体記憶装置の製造方法の一実施例
を説明するための残りの一部製造工程断面図である。
を説明するための残りの一部製造工程断面図である。
【図４５】この発明に係る半導体記憶装置のメモリアレ
イ部の他の一実施例を示すレイアウト図である。
イ部の他の一実施例を示すレイアウト図である。
【図４６】図４５のＡ−Ａ’断面図である。
【図４７】図４５のＢ−Ｂ’断面図である。
【図４８】上記図４５の半導体記憶装置の製造方法の一
実施例を説明するための一部製造工程断面図である。
実施例を説明するための一部製造工程断面図である。
【図４９】上記図４５の半導体記憶装置の製造方法の一
実施例を説明するための残りの一部製造工程断面図であ
る。
実施例を説明するための残りの一部製造工程断面図であ
る。
【図５０】この発明に係る半導体記憶装置の他の一実施
例を示す素子構造断面図である。
例を示す素子構造断面図である。
【図５１】この発明の係る半導体記憶装置の更に他の一
実施例を示す素子構造断面図である。
実施例を示す素子構造断面図である。
【図５２】この発明に係る半導体記憶装置の他の一実施
例を示す素子構造断面図である。
例を示す素子構造断面図である。
【図５３】この発明に係る半導体記憶装置の更に他の一
実施例を示すレイアウト図である。
実施例を示すレイアウト図である。
【図５４】図５３のＢ−Ｂ’断面図である。
【図５５】この発明に係る半導体記憶装置の更に他の一
実施例を示す素子構造断面図である。
実施例を示す素子構造断面図である。
【図５６】この発明に係る半導体記憶装置の応用例を示
す自動車の模式図である。
す自動車の模式図である。
【図５７】この発明に係る半導体記憶装置の応用例を示
す航空機の模式図である。
す航空機の模式図である。
【図５８】この発明に係る半導体記憶装置の応用例を示
す宇宙ステーションの模式図である。
す宇宙ステーションの模式図である。
【図５９】この発明に係る半導体記憶装置の応用例を示
すロケットの模式図である。
すロケットの模式図である。
ＸＡＢ…Ｘアドレスバッファ、ＸＡＬ…Ｘアドレスラッ
チ回路、ＸＤＥＣ…Ｘデコーダ回路、ＹＡＢ…Ｙアドレ
スバッファ、ＹＡＬ…Ｙアドレスラッチ回路、ＹＤＥＣ
…Ｙデコーダ回路、ＣＯＮＴ…制御回路、ＳＡ…センス
アンプ、ＷＡ…ライトアンプ、ＤＩＬ…データインラッ
チ回路、ＤＯＬ…データアウトラッチ回路、ＤＩＢデー
タ入力バッファ、ＤＯＢ…データ出力バッファ、ＤＩＯ
−０〜ＤＩＯ−７…データ端子、ＳＤ０〜ＳＤ７，ＳＷ
０〜ＳＷ７…スイッチ、ＺＤ…ツェナーダイオード、Ｃ
０〜Ｃ７…強誘電体キャパシタ、Ｄ０〜Ｄ７…データ線
（第１データ線）、ｄ０〜ｄ７…サブデータ線（第２デ
ータ線）、ＣＰＵ…マイクロプロセッサ、ＴＩＭＥＲ…
タイマー回路、ＳＣＩ…シリアル・コミニュケーション
・インターフェイス回路、Ａ／Ｄ…アナログ／ディジタ
ル変換回路、ＭＣＭ…半導体記憶装置（マルチキャパシ
タ型メモリ）Ｉ／Ｏ…入出力回路、ＲＡＭ…ランダム・
アクセス・メモリ、ＭＯＤＥＭ…モデム、ＤＳＰ…ディ
ジタル・シグナル・プロセッサ、ＣＯＤＥＣ…コーディ
ック、ＳＰ…スピーカ、ＭＩＣ…マイクロフォン、ＳＲ
０〜ＳＲ７…シフトレジスタ。１…半導体基板、２…Ｎ
- 型ウェル領域、３…Ｐ- 型ウェル領域、４…フィール
ド絶縁膜、５…チャンネルストッパー、６…ゲート絶縁
膜、７…ゲート電極、８…ＣＶＤ−ＳｉＯ2 膜、９…Ｎ
+ 拡散層（ソース，ドレイン）、１０…Ｐ+ 拡散層（ソ
ース，ドレイン）、１１…サイドウォール、１２…下部
電極（Ｐｔ等のシリサイド層）、１３…強誘電体、１４
…上部電極、１５…、層間絶縁膜、１６…コンタクト、
１７…アルミニュウム層（データ線）、１８…層間絶縁
膜、１９…アルミニウム層（ワード線シャント）、１０
４…ＣＶＤ−ＳｉＯ2 膜、１１６開口。
チ回路、ＸＤＥＣ…Ｘデコーダ回路、ＹＡＢ…Ｙアドレ
スバッファ、ＹＡＬ…Ｙアドレスラッチ回路、ＹＤＥＣ
…Ｙデコーダ回路、ＣＯＮＴ…制御回路、ＳＡ…センス
アンプ、ＷＡ…ライトアンプ、ＤＩＬ…データインラッ
チ回路、ＤＯＬ…データアウトラッチ回路、ＤＩＢデー
タ入力バッファ、ＤＯＢ…データ出力バッファ、ＤＩＯ
−０〜ＤＩＯ−７…データ端子、ＳＤ０〜ＳＤ７，ＳＷ
０〜ＳＷ７…スイッチ、ＺＤ…ツェナーダイオード、Ｃ
０〜Ｃ７…強誘電体キャパシタ、Ｄ０〜Ｄ７…データ線
（第１データ線）、ｄ０〜ｄ７…サブデータ線（第２デ
ータ線）、ＣＰＵ…マイクロプロセッサ、ＴＩＭＥＲ…
タイマー回路、ＳＣＩ…シリアル・コミニュケーション
・インターフェイス回路、Ａ／Ｄ…アナログ／ディジタ
ル変換回路、ＭＣＭ…半導体記憶装置（マルチキャパシ
タ型メモリ）Ｉ／Ｏ…入出力回路、ＲＡＭ…ランダム・
アクセス・メモリ、ＭＯＤＥＭ…モデム、ＤＳＰ…ディ
ジタル・シグナル・プロセッサ、ＣＯＤＥＣ…コーディ
ック、ＳＰ…スピーカ、ＭＩＣ…マイクロフォン、ＳＲ
０〜ＳＲ７…シフトレジスタ。１…半導体基板、２…Ｎ
- 型ウェル領域、３…Ｐ- 型ウェル領域、４…フィール
ド絶縁膜、５…チャンネルストッパー、６…ゲート絶縁
膜、７…ゲート電極、８…ＣＶＤ−ＳｉＯ2 膜、９…Ｎ
+ 拡散層（ソース，ドレイン）、１０…Ｐ+ 拡散層（ソ
ース，ドレイン）、１１…サイドウォール、１２…下部
電極（Ｐｔ等のシリサイド層）、１３…強誘電体、１４
…上部電極、１５…、層間絶縁膜、１６…コンタクト、
１７…アルミニュウム層（データ線）、１８…層間絶縁
膜、１９…アルミニウム層（ワード線シャント）、１０
４…ＣＶＤ−ＳｉＯ2 膜、１１６開口。
Claims (20)
- 【請求項１】 第１のアドレス選択線に制御端子が接続
されたスイッチ素子と、このスイッチ素子の一端側に共
通に一方の電極が接続された複数からなる強誘電体キャ
パシタと、上記複数からなる強誘電体キャパシタの他方
の電極にそれぞれ接続された複数からなる第２のアドレ
ス選択線と含む単位記憶回路を備え、第１のアドレス選
択線が選択状態にされてスイッチ素子がオン状態にされ
たときには複数からなる第２のアドレス選択線の中の１
つを選択状態にして強誘電体キャパシタに分極が生じる
ような電圧を与え、残りの第２のアドレス選択線に強誘
電体キャパシタに加わる電圧が選択された強誘電体キャ
パシタに加わる電圧のほぼ半分になるような非選択電位
にし、第１のアドレス選択線が非選択状態にされてスイ
ッチ素子がオフ状態にされたときには複数からなる第２
のアドレス選択線には強誘電体キャパシタに加わる電圧
がほぼ零になるような非選択電位を与えることを特徴と
する半導体記憶装置。 - 【請求項２】 上記スイッチ素子の他端側は、複数から
なる単位記憶回路に対して共通に信号線が設けられるも
のであることを特徴とする請求項１の半導体記憶装置。 - 【請求項３】 上記強誘電体キャパシタの共通化された
一方の電極側には、スイッチ素子を介して非選択時の第
２の選択線の電位と同じ電位を与えるスイッチ素子が設
けられるものであることを特徴とする請求項１又は請求
項２の半導体記憶装置。 - 【請求項４】 上記スイッチ素子は、第１のアドレス選
択線又はこれと同じ選択信号が供給される選択線に制御
端子が接続され、上記第１ワード線に対応して設けらる
スイッチ素子と逆導電型のＭＯＳＦＥＴにより構成され
るものであることを特徴とする請求項３の半導体記憶装
置。 - 【請求項５】 上記単位記憶回路は、複数の単位記憶回
路がマトリックス配置されるものであり、第１のアドレ
ス選択線及び第２のアドレス選択線はＸ系のアドレスが
割り当てられ、信号線にはＹ系のアドレスが割り当てら
れるものであることを特徴とする請求項２の半導体記憶
装置。 - 【請求項６】 上記複数かならる信号線には、一対のス
イッチ素子がそれぞれ設けられ、選択された１つの信号
線には一方のスイッチ素子を介して共通の信号線に接続
されて選択電圧が印加され、残りの非選択の信号線には
他方のスイッチ素子を介して選択電圧のほぼ半分の電圧
が与えられるものであることを特徴とする請求項５の半
導体記憶装置。 - 【請求項７】 上記一対のスイッチ素子の制御端子には
Ｙ系のデコーダ回路により形成された相補的に信号が供
給されるものであることを特徴とする請求項６の半導体
記憶装置。 - 【請求項８】 上記単位記憶回路は、複数個により１つ
の記憶ブロックが構成されてなり、この記憶ブロックの
単位でメモリアクセスが行われるものであることを特徴
とする請求項１、請求項２、請求項３、請求項４、請求
項５、請求項６又は請求項７の半導体記憶装置。 - 【請求項９】 上記記憶ブロックは、それに設けられる
強誘電体キャパシタに対して一方に分極が生じるような
初期化がなされ、それを基準にしてデータの書き込みは
分極を反転させるようなデータに対応してのみ実際の書
き込み動作が行われるものであることを特徴とする請求
項８の半導体記憶装置。 - 【請求項１０】 上記記憶ブロックには、書き換え回数
を記憶するカウンタ回路が設けられるものであることを
特徴とする請求項８又は請求項９の半導体記憶装置。 - 【請求項１１】 上記カウンタの計数値は、強誘電体の
書き換え疲労を回復させる強制リフレッシュ処理の判定
に用いられるものであることを特徴とする請求項１０の
半導体記憶装置。 - 【請求項１２】 上記強制リフレッシュ処理は、強誘電
体キャパシタに対して書き込み動作のときの電圧よりも
高く設定された所定の高電圧を加えることにより行われ
るものであり、この強制リフレッシュ処理によりカウン
タ回路も初期設定されるものであることを特徴とする請
求項１１の半導体記憶装置。 - 【請求項１３】 上記記憶ブロックに対するデータの入
出力は、バッファメモリを介して行われるものであるこ
とを特徴とする請求項８、請求項９、請求項１０又は請
求項１１の半導体記憶装置。 - 【請求項１４】 上記初期化された分極の方向に対して
反転させる書き込み動作はセンスアンプを動作させるも
のであり、そのセンス量が所定レベルに達しないときに
は再度書き込み動作が行われるようにするものであるこ
とを特徴とする請求項９の半導体記憶装置。 - 【請求項１５】 上記再度の書き込み動作は、書き込み
時間が増加させられるものであることを特徴とする請求
項１４の半導体記憶装置。 - 【請求項１６】 上記一連の書き込み動作は、内部の制
御回路又は外部の制御装置によって行われるものである
ことを特徴とする請求項１４又は請求項１５の半導体記
憶装置。 - 【請求項１７】 １つのスイッチ素子と１つの強誘電体
キャパシタからなるメモリセルを持つメモリセルアレイ
部が併設させて設けられるものであることを特徴とする
請求項１、請求項２又は請求項３の半導体記憶装置。 - 【請求項１８】 上記１つのスイッチ素子と１つの強誘
電体キャパシタからなるメモリセルは、強誘電体キャパ
シタには分極が生じない程度の電圧が供給されることに
よりダイナミック型メモリセルとして動作させられるも
のであることを特徴とする請求項１７の半導体記憶装
置。 - 【請求項１９】 上記強誘電体キャパシタは、１つのス
イッチに対応したものが同一の絶縁膜上に並んで配置さ
れるものであることを特徴とする請求項１、請求項２又
は請求項３の半導体記憶装置。 - 【請求項２０】 上記複数の強誘電体キャパシタは、ス
イッチ素子に接続される配線と一体的に構成される一方
の電極に対して、第２アドレス選択線と一体的に構成さ
れる他方の電極とが強誘電体層を介して直交するように
配置されるものであることを特徴とする請求項１９の半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252326A JPH0677434A (ja) | 1992-08-27 | 1992-08-27 | 半導体記憶装置 |
| KR1019930016162A KR100304464B1 (ko) | 1992-08-27 | 1993-08-19 | 반도체기억장치 |
| US08/111,507 US5487029A (en) | 1992-08-27 | 1993-08-24 | Semiconductor memory device having a non-volatile memory composed of ferroelectric capacitors which are selectively addressed |
| US08/458,159 US5550770A (en) | 1992-08-27 | 1995-06-02 | Semiconductor memory device having ferroelectric capacitor memory cells with reading, writing and forced refreshing functions and a method of operating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252326A JPH0677434A (ja) | 1992-08-27 | 1992-08-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677434A true JPH0677434A (ja) | 1994-03-18 |
Family
ID=17235712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4252326A Pending JPH0677434A (ja) | 1992-08-27 | 1992-08-27 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5487029A (ja) |
| JP (1) | JPH0677434A (ja) |
| KR (1) | KR100304464B1 (ja) |
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