JP2003178578A - 強誘電体型不揮発性半導体メモリ - Google Patents

強誘電体型不揮発性半導体メモリ

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JP2003178578A JP2002268035A JP2002268035A JP2003178578A JP 2003178578 A JP2003178578 A JP 2003178578A JP 2002268035 A JP2002268035 A JP 2002268035A JP 2002268035 A JP2002268035 A JP 2002268035A JP 2003178578 A JP2003178578 A JP 2003178578A
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volatile semiconductor
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Toshiyuki Nishihara
利幸 西原
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    • G—PHYSICS
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Abstract

(57)【要約】 【課題】分極減衰現象が強誘電体層に生じた場合であっ
ても、データが破壊されない強誘電体型不揮発性半導体
メモリを提供する。 【解決手段】強誘電体型不揮発性半導体メモリは、ビッ
ト線ＢＬと、選択用トランジスタＴＲと、Ｍ個（但し、
Ｍ≧２）のメモリセルＭＣMから構成されたメモリユニ
ットＭＵと、Ｍ本のプレート線ＰＬMから成り、各メモ
リセルは、第１の電極２１と強誘電体層２２と第２の電
極２３とから成り、メモリユニットＭＵにおいて、メモ
リセルＭＣMの第１の電極２１は共通であり、該共通の
第１の電極２１は、選択用トランジスタＴＲを介してビ
ット線ＢＬに接続され、第ｍ番目のメモリセルの第２の
電極２３は、第ｍ番目のプレート線ＰＬmに接続されて
おり、共通の第１の電極２１を接地するため、若しく
は、Ｍ本のプレート線ＰＬMと共通の第１の電極２１と
を短絡するための回路ＴＲSを更に備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体型不揮発
性半導体メモリ（所謂ＦＥＲＡＭ）に関する。
【０００２】
【従来の技術】近年、大容量の強誘電体型不揮発性半導
体メモリに関する研究が盛んに行われている。強誘電体
型不揮発性半導体メモリ（以下、不揮発性メモリと略称
する場合がある）は、高速アクセスが可能で、しかも、
不揮発性であり、また、小型で低消費電力であり、更に
は、衝撃にも強く、例えば、ファイルのストレージやレ
ジューム機能を有する各種電子機器、例えば、携帯用コ
ンピュータや携帯電話、ゲーム機の主記憶装置としての
利用、あるいは、音声や映像を記録するための記録メデ
ィアとしての利用が期待されている。
【０００３】この不揮発性メモリは、強誘電体薄膜の高
速分極反転とその残留分極を利用し、強誘電体層を有す
るキャパシタ部の蓄積電荷量の変化を検出する方式の、
高速書き換えが可能な不揮発性メモリであり、基本的に
は、メモリセル（キャパシタ部）と選択用トランジスタ
とから構成されている。メモリセル（キャパシタ部）
は、例えば、下部電極、上部電極、及び、これらの電極
間に挟まれた強誘電体層から構成されている。この不揮
発性メモリにおけるデータの書き込みや読み出しは、図
６０に示す強誘電体のＰ−Ｅ（Ｖ）ヒステリシスループ
を応用して行われる。即ち、強誘電体層に外部電界を加
えた後、外部電界を除いたとき、強誘電体層は残留分極
を示す。そして、強誘電体層の残留分極は、プラス方向
の外部電界が印加されたとき＋Ｐr、マイナス方向の外
部電界が印加されたとき−Ｐrとなる。ここで、残留分
極が＋Ｐrの状態（図６０の「Ｄ」参照）の場合を
「０」とし、残留分極が−Ｐrの状態（図６０の「Ａ」
参照）の場合を「１」とする。
【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体層に例えばプラス方向の外部電界を印加
する。これによって、強誘電体層の分極は図６０の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態
に変化する。一方、データが「１」であれば、強誘電体
層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の
状態に変化する。データが「０」の場合には、強誘電体
層の分極反転は生じない。一方、データが「１」の場合
には、強誘電体層に分極反転が生じる。その結果、メモ
リセル（キャパシタ部）の蓄積電荷量に差が生じる。選
択された不揮発性メモリの選択用トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を０にすると、データが
「０」のときでも「１」のときでも、強誘電体層の分極
状態は図６０の「Ｄ」の状態となってしまう。即ち、読
み出し時、データ「１」は、一旦、破壊されてしまう。
それ故、データが「１」の場合、マイナス方向の外部電
界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状
態とし、データ「１」を再度書き込む。
【０００５】現在主流となっている不揮発性メモリの構
造及びその動作は、米国特許第４８７３６６４号におい
て、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。
この不揮発性メモリは、図６１に回路図を示すように、
２つの不揮発性メモリセルから構成されている。尚、図
６１において、１つの不揮発性メモリを点線で囲った。
各不揮発性メモリは、例えば、選択用トランジスタＴＲ
11，ＴＲ12、メモリセル（キャパシタ部）ＦＣ11，ＦＣ
12から構成されている。
【０００６】尚、２桁あるいは３桁の添字、例えば添字
「１１」は、本来、添字「１，１」と表示すべき添字で
あり、例えば「１１１」は、本来、添字「１，１，１」
と表示すべき添字であるが、表示の簡素化のため、２桁
あるいは３桁の添字で表示する。また、添字「Ｍ」を、
例えば複数のメモリセルやプレート線を総括的に表示す
る場合に使用し、添字「ｍ」を、例えば複数のメモリセ
ルやプレート線を個々に表示する場合に使用し、添字
「Ｎ」を、例えば選択用トランジスタやメモリユニット
を総括的に表示する場合に使用し、添字「ｎ」を、例え
ば選択用トランジスタやメモリユニットを個々に表示す
る場合に使用する。
【０００７】そして、それぞれのメモリセルに相補的な
データを書き込むことにより、１ビットを記憶する。図
６１において、符号「ＷＬ」はワード線を示し、符号
「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線
を意味する。１つの不揮発性メモリに着目すると、ワー
ド線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続
されている。また、ビット線ＢＬ1，ＢＬ2は、センスア
ンプＳＡに接続されている。更には、プレート線ＰＬ1
は、プレート線デコーダ／ドライバＰＤに接続されてい
る。
【０００８】このような構造を有する不揮発性メモリに
おいて、記憶されたデータを読み出す場合、ワード線Ｗ
Ｌ1を選択し、更には、プレート線ＰＬ1を駆動すると、
相補的なデータが、対となったメモリセル（キャパシタ
部）ＦＣ11，ＦＣ12から選択用トランジスタＴＲ11，Ｔ
Ｒ12を介して対となったビット線ＢＬ1，ＢＬ2に電圧
（ビット線電位）として現れる。かかる対となったビッ
ト線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスア
ンプＳＡで検出する。
【０００９】１つの不揮発性メモリは、ワード線Ｗ
Ｌ1、及び、対となったビット線ＢＬ1，ＢＬ2によって
囲まれた領域を占めている。従って、仮に、ワード線及
びビット線が最短ピッチで配置されるとすると、１つの
不揮発性メモリの最小面積は、加工最小寸法をＦとした
とき、８Ｆ2である。従って、このような構造を有する
不揮発性メモリの最小面積は８Ｆ2である。
【００１０】このような構造の不揮発性メモリを大容量
化しようとした場合、その実現は加工寸法の微細化に依
存するしかない。また、１つの不揮発性メモリを構成す
るために２つの選択用トランジスタ及び２つのメモリセ
ル（キャパシタ部）が必要とされる。更には、ワード線
と同じピッチでプレート線を配設する必要がある。それ
故、不揮発性メモリを最小ピッチで配置することは殆ど
不可能であり、現実には、１つの不揮発性メモリの占め
る面積は、８Ｆ2よりも大幅に増加してしまう。
【００１１】しかも、不揮発性メモリと同等のピッチ
で、ワード線デコーダ／ドライバＷＤ及びプレート線デ
コーダ／ドライバＰＤを配設する必要がある。言い換え
れば、１つのロー・アドレスを選択するために２つのデ
コーダ／ドライバが必要とされる。従って、周辺回路の
レイアウトが困難となり、しかも、周辺回路の占有面積
も大きなものとなる。
【００１２】不揮発性メモリの面積を縮小する手段の１
つが、特開平９−１２１０３２号公報から公知である。
図６２に等価回路を示すように、この特許公開公報に開
示された不揮発性メモリは、１つの選択用トランジスタ
ＴＲ1の一端に並列にそれぞれの下部電極が接続された
複数のメモリセルＭＣ1M（例えば、Ｍ＝４）から構成さ
れた不揮発性メモリセルと、１つの選択用トランジスタ
ＴＲ2の一端に並列にそれぞれの下部電極が接続された
複数のメモリセルＭＣ2Mから構成された不揮発性メモリ
セルとから成る。尚、複数のメモリセルＭＣ1M，ＭＣ2M
の下部電極は共通とされている。ここで、共通の下部電
極を共通ノードＣＮ1，ＣＮ2と呼ぶ。選択用トランジス
タＴＲ1，ＴＲ2の他端は、それぞれ、ビット線ＢＬ1，
ＢＬ2に接続されている。対となったビット線ＢＬ1，Ｂ
Ｌ2は、センスアンプＳＡに接続されている。また、メ
モリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）の上部
電極は共通のプレート線ＰＬmに接続されており、プレ
ート線ＰＬmはプレート線デコーダ／ドライバＰＤに接
続されている。更には、ワード線ＷＬは、ワード線デコ
ーダ／ドライバＷＤに接続されている。
【００１３】そして、対となったメモリセルＭＣ1m，Ｍ
Ｃ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶さ
れる。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍ
は１，２，３，４のいずれか）に記憶されたデータを読
み出す場合、ワード線ＷＬを選択し、プレート線ＰＬj
（ｍ≠ｊ）には（１／２）Ｖccの電圧を印加した状態
で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例
えば、電源電圧である。これによって、相補的なデータ
が、対となったメモリセルＭＣ1m，ＭＣ2mから選択用ト
ランジスタＴＲ1，ＴＲ2を介して対となったビット線Ｂ
Ｌ1，ＢＬ2に電圧（ビット線電位）として現れる。そし
て、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビ
ット線電位）を、センスアンプＳＡで検出する。
【００１４】対となった不揮発性メモリセルにおける一
対の選択用トランジスタＴＲ1及びＴＲ2は、ワード線Ｗ
Ｌ、及び、対となったビット線ＢＬ1，ＢＬ2によって囲
まれた領域を占めている。従って、仮に、ワード線及び
ビット線が最短ピッチで配置されるとすると、対となっ
た不揮発性メモリセルにおける一対の選択用トランジス
タＴＲ1及びＴＲ2の最小面積は、８Ｆ2である。しかし
ながら、一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ
組の対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２
・・・Ｍ）で共有するが故に、１ビット当たりの選択用
トランジスタＴＲ1，ＴＲ2の数が少なくて済み、また、
ワード線ＷＬの配置も緩やかなので、不揮発性メモリの
縮小化を図り易い。しかも、周辺回路についても、１本
のワード線デコーダ／ドライバＷＤとＭ本のプレート線
デコーダ／ドライバＰＤでＭビットを選択することがで
きる。従って、このような構成を採用することで、セル
面積が８Ｆ2に近いレイアウトを実現可能であり、ＤＲ
ＡＭ並のチップサイズを実現することができる。
【００１５】
【発明が解決しようとする課題】ところで、強誘電体薄
膜には、緩和（リラクゼーション）と呼ばれる分極減衰
現象が生じることが知られている。この現象は、強誘電
体薄膜が、分極反転後、約１秒間に分極量に一定の減衰
が生じ、その後、安定する現象である。このような分極
減衰現象は、強誘電体薄膜の内部にトラップされた電荷
が、分極状態に応じて再分布するために生じると云われ
ている。不揮発性メモリへのアクセスは、通常、数十ナ
ノ秒の単位で行われる。従って、メモリセルにデータの
書き込みを行い、選択用トランジスタをオフ状態とした
後も、分極減衰現象は進行する。
【００１６】分極減衰現象による電荷分布の模式図を図
６３の（Ａ）及び（Ｂ）に示す。尚、図６３の（Ａ）及
び（Ｂ）では、簡素化のため、１つのメモリセル及び選
択用トランジスタを図示した。図６３の（Ａ）は、プレ
ート線を接地した状態で、選択用トランジスタを介して
下部電極に正電位のパルスを与え、データ「１」を書き
込んだ後に、再度、下部電極を接地したときの電荷分布
を示している。書き込みを完了した時点では、下部電極
と上部電極とは共に接地されており、等電位であり、各
電極表面には分極量に等しい電荷が分布し、分極に伴う
電界を相殺している。
【００１７】ここで、選択用トランジスタＴＲがオフ状
態になると、下部電極は浮遊状態となる。このとき、強
誘電体層の分極が図６３の（Ｂ）に示すように減衰する
が、浮遊状態の下部電極の総電荷量は保存されるため、
その電位が変動する。
【００１８】初期の分極量をＰ0、減衰後の分極量を
Ｐ1、下部電極の総電荷量をＱ、メモリセルの容量をＣs
とすると、分極減衰現象が生じた後の下部電極の電位変
動ΔＶは以下の式（１）のとおりとなる。式（１）を変
形して、式（２）のΔＶを得ることができる。
【００１９】Ｑ＝Ｐ0＝Ｐ1＋ΔＶ・Ｃs （１） ΔＶ＝（Ｐ0−Ｐ1）／Ｃs （２）
【００２０】データ「１」が書き込まれた場合、ΔＶは
正の値となり、データ保持中に下部電極の電位は上昇す
る。一方、データ「０」が書き込まれた場合、ΔＶは負
の値となり、データ保持中に下部電極の電位は下降す
る。データ「１」が書き込まれた場合の下部電極の変動
を図６３の（Ｃ）の模式図を示す。分極減衰現象によっ
て、先ず、下部電極の電位は上昇する。約１秒経過後、
緩和による減分極が飽和すると、今度は強誘電体層やジ
ャンクションのリークにより、下部電極の電位はゆっく
り下降し始める。そして、グランドレベルに達したとこ
ろで安定する。
【００２１】このような下部電極の電位の変動は、１つ
のメモリセル（キャパシタ部）と１つの選択用トランジ
スタとから構成された不揮発性メモリにおいては、書き
込まれたデータを劣化させる方向にはないため、問題と
ならない。しかしながら、特開平９−１２１０３２号公
報に開示された不揮発性メモリにあっては、大きな問題
となる。
【００２２】即ち、例えば、１つの共通ノードが１６個
のメモリセルによって共有され、その内の１５個のメモ
リセルにデータ「１」が書き込まれ、残りの１個のメモ
リセルにデータ「０」が書き込まれていたと仮定した場
合、共通ノードはデータ「１」が書き込まれた１５個の
メモリセルから多大の影響を受ける結果、共通ノードの
電位が上昇する。その結果、データ「０」が書き込まれ
たメモリセルには、データ保持が悪化する方向に電界が
加わる。しかも、この電界は、強誘電体層やジャンクシ
ョンのリークで減衰するまで保持される。従って、デー
タ保持が悪化する方向の電界が、数秒レベルの長時間に
亙ってデータ「０」が書き込まれたメモリセルに加わ
り、最悪の場合、データ「０」が書き込まれたメモリセ
ルにおいてはデータ破壊が生じる。
【００２３】従って、本発明の目的は、緩和（リラクゼ
ーション）と呼ばれる分極減衰現象が強誘電体層に生じ
た場合であっても、メモリセルに記憶されたデータが破
壊されない強誘電体型不揮発性半導体メモリを提供する
ことにある。
【００２４】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る強誘電体型不揮発性半導
体メモリは、（Ａ）ビット線と、（Ｂ）選択用トランジ
スタと、（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから
構成されたメモリユニットと、（Ｄ）Ｍ本のプレート
線、から成り、各メモリセルは、第１の電極と強誘電体
層と第２の電極とから成り、メモリユニットにおいて、
メモリセルの第１の電極は共通であり、該共通の第１の
電極は、選択用トランジスタを介してビット線に接続さ
れ、メモリユニットにおいて、第ｍ番目（但し、ｍ＝
１，２・・・，Ｍ）のメモリセルの第２の電極は、第ｍ
番目のプレート線に接続されている強誘電体型不揮発性
半導体メモリであって、共通の第１の電極を接地するた
め、若しくは、Ｍ本のプレート線と共通の第１の電極と
を短絡するための回路を更に備えていることを特徴とす
る。
【００２５】上記の目的を達成するための本発明の第２
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、（Ｂ）選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
ら構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
と、（Ｄ）Ｍ×Ｎ本のプレート線、から成り、Ｎ個のメ
モリユニットは、絶縁層を介して積層されており、各メ
モリセルは、第１の電極と強誘電体層と第２の電極とか
ら成り、各メモリユニットにおいて、メモリセルの第１
の電極は共通であり、該共通の第１の電極は、選択用ト
ランジスタを介してビット線に接続され、第ｎ層目（但
し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおい
て、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリ
セルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプ
レート線に接続されている強誘電体型不揮発性半導体メ
モリであって、共通の第１の電極を接地するため、若し
くは、Ｍ×Ｎ本のプレート線と共通の第１の電極とを短
絡するための回路を更に備えていることを特徴とする。
【００２６】上記の目的を達成するための本発明の第３
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、（Ｂ）Ｎ個（但し、Ｎ≧２）の選択
用トランジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２）のメモリセルから構成された、Ｎ個のメモリユニッ
トと、（Ｄ）Ｍ本のプレート線、から成り、各メモリセ
ルは、第１の電極と強誘電体層と第２の電極とから成
り、各メモリユニットにおいて、メモリセルの第１の電
極は共通であり、第ｎ番目（但し、ｎ＝１，２・・・，
Ｎ）のメモリユニットにおける共通の第１の電極は、第
ｎ番目の選択用トランジスタを介してビット線に接続さ
れ、第ｎ番目のメモリユニットにおいて、第ｍ番目（但
し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極
は、メモリユニット間で共通とされた第ｍ番目のプレー
ト線に接続されている強誘電体型不揮発性半導体メモリ
であって、共通の第１の電極を接地するため、若しく
は、Ｍ本のプレート線と共通の第１の電極とを短絡する
回路を更に備えていることを特徴とする。
【００２７】上記の目的を達成するための本発明の第４
の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）Ｎ本（但し、Ｎ≧２）のビット線と、（Ｂ）Ｎ個
の選択用トランジスタと、（Ｃ）それぞれがＭ個（但
し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモ
リユニットと、（Ｄ）Ｍ本のプレート線、から成り、各
メモリセルは、第１の電極と強誘電体層と第２の電極と
から成り、各メモリユニットにおいて、メモリセルの第
１の電極は共通であり、第ｎ番目（但し、ｎ＝１，２・
・・，Ｎ）のメモリユニットにおける共通の第１の電極
は、第ｎ番目の選択用トランジスタを介して第ｎ番目の
ビット線に接続され、第ｎ番目のメモリユニットにおい
て、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリ
セルの第２の電極は、メモリユニット間で共通とされた
第ｍ番目のプレート線に接続されている強誘電体型不揮
発性半導体メモリであって、共通の第１の電極を接地す
るため、若しくは、Ｍ本のプレート線と共通の第１の電
極とを短絡する回路を更に備えていることを特徴とす
る。
【００２８】本発明の第１の態様〜第４の態様に係る強
誘電体型不揮発性半導体メモリ（以下、これらを総称し
て、単に、本発明の強誘電体型不揮発性半導体メモリと
呼ぶ場合がある）においては、前記回路をスイッチング
用トランジスタから構成することができる。尚、このよ
うな構成を、便宜上、本発明の第１Ａの態様に係る強誘
電体型不揮発性半導体メモリ、本発明の第２Ａの態様に
係る強誘電体型不揮発性半導体メモリ、本発明の第３Ａ
の態様に係る強誘電体型不揮発性半導体メモリ、本発明
の第４Ａの態様に係る強誘電体型不揮発性半導体メモリ
と呼ぶ。ここで、前記回路をスイッチング用トランジス
タから構成する場合、スイッチング用トランジスタの作
動によって、共通の第１の電極は接地され、あるいは
又、プレート線と共通の第１の電極とは短絡される。
【００２９】あるいは又、本発明の強誘電体型不揮発性
半導体メモリにおいては、前記回路を高抵抗素子から構
成することができる。尚、このような構成を、便宜上、
本発明の第１Ｂの態様に係る強誘電体型不揮発性半導体
メモリ、本発明の第２Ｂの態様に係る強誘電体型不揮発
性半導体メモリ、本発明の第３Ｂの態様に係る強誘電体
型不揮発性半導体メモリ、本発明の第４Ｂの態様に係る
強誘電体型不揮発性半導体メモリと呼ぶ。ここで、前記
回路を高抵抗素子から構成する場合、共通の第１の電極
は接地され、あるいは又、高抵抗素子を介してプレート
線と共通の第１の電極とは短絡される。
【００３０】一般に、強誘電体型不揮発性半導体メモリ
の作動時間は、数十ナノ秒のオーダーである。従って、
本発明の第１Ｂの態様、第２Ｂの態様、第３Ｂの態様、
第４Ｂの態様に係る強誘電体型不揮発性半導体メモリに
おいて、強誘電体型不揮発性半導体メモリの作動時、共
通の第１の電極（共通ノードと呼ぶ場合がある）を伝わ
る信号が劣化しないためには、高抵抗素子を介した電荷
の引き抜きの時定数（第１の時定数と呼ぶ）は、強誘電
体型不揮発性半導体メモリの作動時間よりも十分に大き
いことが要求される。一方、強誘電体型不揮発性半導体
メモリの不作動時（待機時）には、速やかに共通ノード
の電位を安定にするために、電荷の引き抜きの時定数
（第２の時定数と呼ぶ）は小さいことが要求される。こ
れらの要求を考慮すると、第１の時定数を１００ナノ秒
以上、第２の時定数を１００ミリ秒以下とすることが望
ましい。共通ノードの寄生容量は数十ｆＦ〜数百ｆＦの
オーダーである。従って、高抵抗素子の抵抗値は１×１
０6Ω（１ＭΩ）乃至１×１０12Ω（１ＴΩ）であるこ
とが好ましい。高抵抗素子は、例えば、ノンドープのポ
リシリコンから構成することができる。
【００３１】本発明の第１の態様に係る強誘電体型不揮
発性半導体メモリにおいては、複数の強誘電体型不揮発
性半導体メモリのメモリユニットを絶縁層を介して積層
してもよい。また、本発明の第３の態様あるいは第４の
態様に係る強誘電体型不揮発性半導体メモリにおいて
は、Ｎ個のメモリユニットは、同じ絶縁層上に形成され
ていてもよいし、絶縁層を介して積層されていてもよ
い。
【００３２】本発明の強誘電体型不揮発性半導体メモリ
においては、Ｍ≧２を満足すればよく、実際的なＭの値
として、例えば、２のべき数（２，４，８・・・）を挙
げることができる。また、本発明の第２の態様〜第４の
態様に係る強誘電体型不揮発性半導体メモリにおいて
は、Ｎ≧２を満足すればよく、実際的なＮの値として、
例えば、２のべき数（２，４，８・・・）を挙げること
ができる。
【００３３】本発明の第２の態様に係る強誘電体型不揮
発性半導体メモリにおいては、あるいは又、メモリユニ
ットが絶縁層を介して積層された形態を有する本発明の
第３の態様若しくは第４の態様に係る強誘電体型不揮発
性半導体メモリにおいては、メモリユニットを三次元積
層構造とすることにより、半導体基板表面を占有するト
ランジスタの数に制約されることが無くなり、従来の強
誘電体型不揮発性半導体メモリに比べて飛躍的に記憶容
量を増大させることができ、ビット記憶単位の実効占有
面積を大幅に縮小することが可能となる。
【００３４】本発明の第２の態様〜第４の態様に係る強
誘電体型不揮発性半導体メモリにおいては、更には、ロ
ー方向のアドレス選択は選択用トランジスタとプレート
線とによって構成された二次元マトリクスにて行う。例
えば、８個の選択用トランジスタとプレート線８本とで
ローアドレスの選択単位を構成すれば、１６個のデコー
ダ／ドライバ回路で、例えば、６４ビットあるいは３２
ビットのメモリセルを選択することができる。従って、
強誘電体型不揮発性半導体メモリの集積度が従来と同等
でも、記憶容量を４倍あるいは２倍とすることができ
る。また、アドレス選択における周辺回路や駆動配線数
を削減することができる。
【００３５】本発明の強誘電体型不揮発性半導体メモリ
においては、実用的には、かかる強誘電体型不揮発性半
導体メモリを一対とし（便宜上、不揮発性メモリ−Ａ、
不揮発性メモリ−Ｂと呼ぶ）、一対の強誘電体型不揮発
性半導体メモリを構成するビット線は、同一のセンスア
ンプに接続されている構成とすることができる。そし
て、この場合、不揮発性メモリ−Ａを構成する選択用ト
ランジスタと、不揮発性メモリ−Ｂを構成する選択用ト
ランジスタとは、同一のワード線に接続されていてもよ
いし、異なるワード線に接続されていてもよい。不揮発
性メモリ−Ａ及び不揮発性メモリ−Ｂの構成及び駆動方
法に依り、不揮発性メモリ−Ａと不揮発性メモリ−Ｂと
を構成するそれぞれのメモリセルに１ビットを記憶させ
ることもできるし、不揮発性メモリ−Ａを構成するメモ
リセルの１つと、このメモリセルと同じプレート線に接
続された不揮発性メモリ−Ｂを構成するメモリセルの１
つとを対として、これらの対となったメモリセルに相補
的なデータを記憶させることもできる。
【００３６】本発明の強誘電体型不揮発性半導体メモリ
にあっては、選択用トランジスタのワード線、プレート
線が共有された複数の強誘電体型不揮発性半導体メモリ
（メモリブロック）に対して、一括して、データの書き
込み、あるいは、データの読み出し及び再書き込みを行
う。即ち、メモリブロック内の全ての強誘電体型不揮発
性半導体メモリが一括して、順次、作動状態となり、あ
るいは又、一括して不作動（待機）状態となる。
【００３７】本発明の第２の態様、あるいは又、メモリ
ユニットが絶縁層を介して積層された形態を有する本発
明の第３の態様若しくは第４の態様に係る強誘電体型不
揮発性半導体メモリにおいては、上方に位置するメモリ
ユニットのメモリセルを構成する強誘電体層の結晶化温
度が、下方に位置するメモリユニットのメモリセルを構
成する強誘電体層の結晶化温度よりも低いことが好まし
い。ここで、メモリセルを構成する強誘電体層の結晶化
温度は、例えば、Ｘ線回折装置や表面走査型電子顕微鏡
を用いて調べることができる。具体的には、例えば、強
誘電体材料層を形成した後、強誘電体材料層の結晶化を
行うための熱処理温度を種々変えて結晶化促進のための
熱処理を行い、熱処理後の強誘電体材料層のＸ線回折分
析を行い、強誘電体材料に特有の回折パターン強度（回
折ピークの高さ）を評価することによって、強誘電体層
の結晶化温度を求めることができる。
【００３８】ところで、メモリユニットが積層された構
成を有する強誘電体型不揮発性半導体メモリを製造する
場合、強誘電体層、あるいは、強誘電体層を構成する強
誘電体薄膜の結晶化のために、熱処理（結晶化熱処理と
呼ぶ）を積層されたメモリユニットの段数だけ行わなけ
ればならない。従って、下段に位置するメモリユニット
ほど長時間の結晶化熱処理を受け、上段に位置するほど
メモリユニットは短時間の結晶化熱処理を受けることに
なる。それ故、上段に位置するメモリユニットに対して
最適な結晶化熱処理を施すと、下段に位置するメモリユ
ニットは過度の熱負荷を受ける虞があり、下段に位置す
るメモリユニットの特性劣化が生じる虞がある。尚、多
段のメモリユニットを作製した後、一度で結晶化熱処理
を行う方法も考えられるが、結晶化の際に強誘電体層に
大きな体積変化が生じたり、各強誘電体層から脱ガスが
生じる可能性が高く、強誘電体層にクラックや剥がれが
生じるといった問題が発生し易い。上方に位置するメモ
リユニットを構成する強誘電体層の結晶化温度を、下方
に位置するメモリユニットを構成する強誘電体層の結晶
化温度よりも低くすれば、積層されたメモリユニットの
段数だけ結晶化熱処理を行っても、下方に位置するメモ
リユニットを構成するメモリセルの特性劣化といった問
題は生じない。また、各段におけるメモリユニットを構
成するメモリセルに対して、最適な条件での結晶化熱処
理を行うことができ、特性の優れた強誘電体型不揮発性
半導体メモリを得ることができる。以下の表１に、強誘
電体層を構成する代表的な材料の結晶化温度を示すが、
強誘電体層を構成する材料をかかる材料に限定するもの
ではない。
【００３９】 ［表１］ 材料名 結晶化温度 Ｂｉ2ＳｒＴａ2Ｏ9 ７００〜８００゜Ｃ Ｂｉ2Ｓｒ（Ｔａ1.5，Ｎｂ0.5）Ｏ9 ６５０〜７５０゜Ｃ Ｂｉ4Ｔｉ3Ｏ12 ６００〜７００゜Ｃ Ｐｂ（Ｚｒ0.48，Ｔｉ0.52）Ｏ3 ５５０〜６５０゜Ｃ ＰｂＴｉＯ3 ５００〜６００゜Ｃ
【００４０】本発明の強誘電体型不揮発性半導体メモリ
における強誘電体層を構成する材料として、ビスマス層
状化合物、より具体的には、Ｂｉ系層状構造ペロブスカ
イト型の強誘電体材料を挙げることができる。Ｂｉ系層
状構造ペロブスカイト型の強誘電体材料は、所謂不定比
化合物に属し、金属元素、アニオン（Ｏ等）元素の両サ
イトにおける組成ずれに対する寛容性がある。また、化
学量論的組成からやや外れたところで最適な電気的特性
を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイ
ト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+
（Ａm-1ＢmＯ3m +1）2-で表すことができる。ここで、
「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、
Ｃｄ等の金属から構成された群から選択された１種類の
金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、
Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若
しくは複数種の任意の比率による組み合わせを表す。ま
た、ｍは１以上の整数である。
【００４１】あるいは又、強誘電体層を構成する材料
は、 （ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd 式（１） （但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０
≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相
を主たる結晶相として含んでいることが好ましい。ある
いは又、強誘電体層を構成する材料は、 ＢｉXＳｒYＴａ2Ｏd 式（２） （但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ
≦９．３）で表される結晶相を主たる結晶相として含ん
でいることが好ましい。これらの場合、式（１）若しく
は式（２）で表される結晶相を主たる結晶相として８５
％以上含んでいることが一層好ましい。尚、式（１）
中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本
来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉと
Ｓｒの割合がＸ：（１−Ｘ）であることを意味する。ま
た、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本
来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒと
Ｂｉの割合がＹ：（１−Ｙ）であることを意味する。式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として含む強誘電体層を構成する材料には、Ｂｉの酸
化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸
化物が若干含まれている場合もあり得る。
【００４２】あるいは又、強誘電体層を構成する材料
は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd 式（３） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」
は、Ｓｒ、Ｃａ及びＢａから構成された群から選択され
た１種類の元素を意味する。これらの各式で表される強
誘電体層を構成する材料の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2Ｓｒ（Ｔａ，Ｎｂ）2Ｏ9等を
挙げることができる。あるいは又、強誘電体層を構成す
る材料として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ3ＴｉＮｂ
Ｏ9、Ｂｉ3ＴｉＴａＯ9、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＰｂＴ
ａ2Ｏ9等を例示することができるが、これらの場合にお
いても、各金属元素の比率は、結晶構造が変化しない程
度に変化させ得る。即ち、金属元素及び酸素元素の両サ
イトにおける組成ずれがあってもよい。
【００４３】あるいは又、強誘電体層を構成する材料と
して、ＰｂＴｉＯ3、ペロブスカイト型構造を有するＰ
ｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコ
ン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、
０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物で
あるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸
化物であるＰＮＺＴといったＰＺＴ系化合物を挙げるこ
とができる。
【００４４】以上に説明した強誘電体層を構成する材料
において、これらの組成を化学量論的組成から外すこと
によって、結晶化温度を変化させることが可能である。
【００４５】強誘電体層を得るためには、強誘電体薄膜
を形成した後の工程において、強誘電体薄膜をパターニ
ングすればよい。場合によっては、強誘電体薄膜のパタ
ーニングは不要である。強誘電体薄膜の形成は、例え
ば、ＭＯＣＶＤ法、ビスマス−酸素結合を有するビスマ
ス有機金属化合物（ビスマスアルコキシド化合物）を原
料としたＭＯＤ（Metal Organic Decomposition）法、
ＬＳＭＣＤ（Liquid Source Mist Chemical Depositio
n）法、パルスレーザアブレーション法、スパッタ法、
ゾル−ゲル法といった強誘電体薄膜を構成する材料に適
宜適した方法にて行うことができる。また、強誘電体薄
膜のパターニングは、例えば異方性イオンエッチング
（ＲＩＥ）法にて行うことができる。
【００４６】本発明の強誘電体型不揮発性半導体メモリ
においては、強誘電体層の下に第１の電極を形成し、強
誘電体層の上に第２の電極を形成する構成（即ち、第１
の電極は下部電極に相当し、第２の電極は上部電極に相
当する）とすることもできるし、強誘電体層の上に第１
の電極を形成し、強誘電体層の下に第２の電極を形成す
る構成（即ち、第１の電極は上部電極に相当し、第２の
電極は下部電極に相当する）とすることもできる。プレ
ート線は、第２の電極から延在している構成とすること
が、配線構造の簡素化といった観点から好ましい。第１
の電極が共通である構造として、具体的には、ストライ
プ状の第１の電極を形成し、かかるストライプ状の第１
の電極の全面を覆うように強誘電体層を形成する構成を
挙げることができる。尚、このような構造においては、
第１の電極と強誘電体層と第２の電極の重複領域がメモ
リセルに相当する。第１の電極が共通である構造とし
て、その他、第１の電極の所定の領域に、それぞれの強
誘電体層が形成され、強誘電体層上に第２の電極が形成
された構造、あるいは又、配線層の所定の表面領域に、
それぞれの第１の電極が形成され、かかるそれぞれの第
１の電極上に強誘電体層が形成され、強誘電体層上に第
２の電極が形成された構造を挙げることができるが、こ
れらの構成に限定するものではない。
【００４７】更には、本発明の強誘電体型不揮発性半導
体メモリにおいて、強誘電体層の下に第１の電極を形成
し、強誘電体層の上に第２の電極を形成する構成の場
合、メモリセルを構成する第１の電極は、所謂ダマシン
構造を有しており、強誘電体層の上に第１の電極を形成
し、強誘電体層の下に第２の電極を形成する構成の場
合、メモリセルを構成する第２の電極は、所謂ダマシン
構造を有していることが、強誘電体層を平坦な下地上に
形成することができるといった観点から好ましい。
【００４８】本発明において、第１の電極あるいは第２
の電極を構成する材料として、例えば、Ｉｒ、ＩｒＯ
2-X、Ｉｒ／ＩｒＯ2-X、ＳｒＩｒＯ3、Ｒｕ、Ｒｕ
Ｏ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／
ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａ
の積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓ
ｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構
造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、
Ｘの値は、０≦Ｘ＜２である。尚、積層構造において
は、「／」の後ろに記載された材料が強誘電体層と接す
る。第１の電極と第２の電極とは、同じ材料から構成さ
れていてもよいし、同種の材料から構成されていてもよ
いし、異種の材料から構成されていてもよい。第１の電
極あるいは第２の電極を形成するためには、第１の電極
を構成する導電材料層あるいは第２の電極を構成する導
電材料層を形成した後の工程において、導電材料層をパ
ターニングすればよい。導電材料層の形成は、例えばス
パッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯ
ＣＶＤ法、あるいはパルスレーザアブレーション法とい
った導電材料層を構成する材料に適宜適した方法にて行
うことができる。また、導電材料層のパターニングは、
例えばイオンミーリング法やＲＩＥ法にて行うことがで
きる。
【００４９】選択用トランジスタやスイッチング用トラ
ンジスタ、各種のトランジスタは、例えば、周知のＭＩ
Ｓ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができ
る。ビット線を構成する材料として、不純物がドーピン
グされたポリシリコンや高融点金属材料を挙げることが
できる。選択用トランジスタと共通の第１の電極との接
続、選択用トランジスタとビット線との接続は、接続孔
を介して行えばよく、接続孔は、例えば、タングステン
プラグや不純物をドーピングされたポリシリコンを埋め
込むことによって得ることができる。
【００５０】本発明において、絶縁層を構成する材料と
して、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ
Ｎ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、
ＢＳＧあるいはＬＴＯを例示することができる。
【００５１】本発明においては、共通の第１の電極を接
地するため、若しくは、プレート線と共通の第１の電極
とを短絡するための回路を備えているので、強誘電体型
不揮発性半導体メモリの不作動時（待機時）、共通の第
１の電極が浮遊状態になることがなく、その結果、共通
の第１の電極の電位変動を抑制することができる。
【００５２】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００５３】（実施の形態１）実施の形態１は、本発明
の第１の態様（より具体的には、第１Ａの態様）に係る
強誘電体型不揮発性半導体メモリ（以下、不揮発性メモ
リと略称する）に関する。ビット線の延びる方向と平行
な仮想垂直面で実施の形態１の不揮発性メモリを切断し
たときの模式的な一部断面図を図１に示す。更には、実
施の形態１の不揮発性メモリの概念的な回路図を図２に
示し、図２の概念的な回路図のより具体的な回路図を図
３に示す。尚、図１においては、ビット線方向に隣接す
る２つの不揮発性メモリを図示した。そして、隣接する
不揮発性メモリの一方の構成要素の参照番号には「’」
を付した。
【００５４】実施の形態１の不揮発性メモリＭは、
（Ａ）ビット線ＢＬと、（Ｂ）選択用トランジスタＴＲ
と、（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態１に
おいては、Ｍ＝４）のメモリセルＭＣMから構成された
メモリユニットＭＵと、（Ｄ）Ｍ本のプレート線Ｐ
ＬM、から成る。
【００５５】各メモリセルＭＣmは、第１の電極２１と
強誘電体層２２と第２の電極２３とから成り、メモリユ
ニットＭＵにおいて、メモリセルＭＣmの第１の電極２
１は共通であり、この共通の第１の電極２１（共通ノー
ドＣＮと呼ぶ場合がある）は、選択用トランジスタＴＲ
を介してビット線ＢＬに接続され、メモリユニットＭＵ
において、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）の
メモリセルＭＣmの第２の電極２３は、第ｍ番目のプレ
ート線ＰＬmに接続されている。
【００５６】選択用トランジスタＴＲの一方のソース／
ドレイン領域１４Ａは接続孔１５を介してビット線ＢＬ
に接続され、選択用トランジスタＴＲの他方のソース／
ドレイン領域１４Ｂは、絶縁層１６に設けられた開口部
１７内に形成された接続孔１８を介して、メモリユニッ
トＭＵにおける共通の第１の電極２１（第１の共通ノー
ドＣＮ）に接続されている。また、ビット線ＢＬは、セ
ンスアンプＳＡに接続されている。プレート線ＰＬMは
プレート線デコーダ／ドライバＰＤに接続されている。
更には、選択用トランジスタＴＲの作動を制御するワー
ド線ＷＬは、ワード線デコーダ／ドライバＷＤに接続さ
れている。ワード線ＷＬは、図１の紙面垂直方向に延び
ている。ワード線ＷＬは、不揮発性メモリＭを構成する
選択用トランジスタＴＲと、図１の紙面垂直方向に隣接
する不揮発性メモリを構成する選択用トランジスタとで
共通である。また、不揮発性メモリＭを構成するメモリ
セルＭＣmの第２の電極２３は、図１の紙面垂直方向に
隣接する不揮発性メモリを構成するメモリセルの第２の
電極と共通であり、プレート線ＰＬmを兼ねている。
【００５７】そして、Ｍ本のプレート線ＰＬMと共通の
第１の電極（共通ノードＣＮ）とを短絡する回路（以
下、短絡回路と呼ぶ場合がある）を備えている。あるい
は又、共通の第１の電極（共通ノードＣＮ）を接地する
ためのスイッチング用トランジスタＴＲSを備えてい
る。尚、短絡回路は、具体的には、スイッチング用トラ
ンジスタＴＲSと、プレート線デコーダ／ドライバＰＤ
に設けられ、プレート線ＰＬmを接地するためのトラン
ジスタ（図示せず）から構成されている。スイッチング
用トランジスタＴＲSの作動を制御するワード線ＷＬ
Sは、ワード線デコーダ／ドライバＷＤに接続されてい
る。また、スイッチング用トランジスタＴＲSの一方の
ソース／ドレイン領域は、選択用トランジスタＴＲの他
方のソース／ドレイン領域１４Ｂと共通であり、スイッ
チング用トランジスタＴＲSの他方のソース／ドレイン
領域１４Ｃは、接地線（図示せず）に接続されている。
尚、或るトランジスタのソース／ドレイン領域と他のト
ランジスタのソース／ドレイン領域とが共通であると
は、１つのソース／ドレイン領域を占めていることを意
味し、あるいは又、配線で接続されていることを意味す
る。以下の説明においても同様である。
【００５８】メモリセルＭＣMの作動時、即ち、メモリ
セルＭＣMにデータを書き込み、あるいは又、データを
読み出し、再書き込みを行う場合、スイッチング用トラ
ンジスタＴＲSをオフ状態とし、プレート線デコーダ／
ドライバＰＤに設けられ、プレート線ＰＬmを接地する
ためのトランジスタ（図示せず）もオフ状態とする。そ
して、例えば、メモリセルＭＣm（ここで、ｍは１，
２，３，４のいずれか）に記憶されたデータを読み出す
場合、ワード線ＷＬを選択し、プレート線ＰＬj（ｍ≠
ｊ）には、例えば（１／２）Ｖccの電圧を印加した状態
で、プレート線ＰＬ mを駆動する。ここで、Ｖccは、例
えば、電源電圧である。これによって、メモリセルＭＣ
mに記憶されたデータに依存して、選択用トランジスタ
ＴＲを介してビット線ＢＬに電圧（ビット線電位）が現
れる。そして、かかるビット線ＢＬの電圧（ビット線電
位）を、センスアンプＳＡで検出する。尚、Ｍの値は４
に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、
実際的なＭの値として、例えば、２のべき数（２，４，
８，１６・・・）を挙げることができる。
【００５９】メモリセルＭＣMの不作動時（待機時）に
は、スイッチング用トランジスタＴＲSをオン状態とし
て共通ノードＣＮを接地し、プレート線デコーダ／ドラ
イバＰＤに設けられ、プレート線ＰＬmを接地するため
のトランジスタ（図示せず）もオン状態とする。これに
よって、共通の第１の電極（共通ノードＣＮ）が浮遊状
態になることがなくなり、図６３の（Ａ）に示した状態
を得ることができる結果、共通の第１の電極（共通ノー
ドＣＮ）の電位変動を抑制することができる。従って、
分極減衰現象に起因してメモリセルＭＣMにおいてデー
タ破壊が生じることを確実に防止することができる。
【００６０】尚、スイッチング用トランジスタを備えた
後述する種々の実施の形態における不揮発性メモリの作
動・不作動の状態は、基本的に、実施の形態１の不揮発
性メモリの作動・不作動の状態と同様である。
【００６１】以下、実施の形態１の不揮発性メモリの製
造方法を説明するが、他の実施の形態あるいはその変形
における不揮発性メモリも、実質的に同様の方法で製造
することができる。
【００６２】［工程−１００］先ず、不揮発性メモリに
おける選択用トランジスタＴＲ及びスイッチング用トラ
ンジスタＴＲSとして機能するＭＯＳ型トランジスタを
半導体基板１０に形成する。そのために、例えばＬＯＣ
ＯＳ構造を有する素子分離領域１１を公知の方法に基づ
き形成する。尚、素子分離領域は、トレンチ構造を有し
ていてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合
せとしてもよい。その後、半導体基板１０の表面を例え
ばパイロジェニック法により酸化し、ゲート絶縁膜１２
を形成する。次いで、不純物がドーピングされたポリシ
リコン層をＣＶＤ法にて全面に形成した後、ポリシリコ
ン層をパターニングし、ゲート電極１３を形成する。こ
のゲート電極１３はワード線を兼ねている。尚、ゲート
電極１３をポリシリコン層から構成する代わりに、ポリ
サイドや金属シリサイドから構成することもできる。次
に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を
形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形
成した後、このＳｉＯ2層をエッチバックすることによ
って、ゲート電極１３の側面にゲートサイドウオール
（図示せず）を形成する。次いで、半導体基板１０にイ
オン注入を施した後、イオン注入された不純物の活性化
アニール処理を行うことによって、ソース／ドレイン領
域１４Ａ，１４Ｂ，１４Ｃを形成する。
【００６３】［工程−１１０］次いで、ＳｉＯ2から成
る下層絶縁層をＣＶＤ法にて形成した後、一方のソース
／ドレイン領域１４Ａの上方の下層絶縁層に開口部をＲ
ＩＥ法にて形成する。そして、かかる開口部内を含む下
層絶縁層上に不純物がドーピングされたポリシリコン層
をＣＶＤ法にて形成する。これによって、接続孔（コン
タクトプラグ）１５が形成される。次に、下層絶縁層上
のポリシリコン層をパターニングすることによって、ビ
ット線ＢＬを形成する。その後、ＢＰＳＧから成る上層
絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧか
ら成る上層絶縁層の形成後、窒素ガス雰囲気中で例えば
９００゜Ｃ×２０分間、上層絶縁層をリフローさせるこ
とが好ましい。更には、必要に応じて、例えば化学的機
械的研磨法（ＣＭＰ法）にて上層絶縁層の頂面を化学的
及び機械的に研磨し、上層絶縁層を平坦化することが望
ましい。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層
１６と呼ぶ。
【００６４】［工程−１２０］次に、他方のソース／ド
レイン領域１４Ｂの上方の絶縁層１６に開口部１７をＲ
ＩＥ法にて形成した後、かかる開口部１７内を、不純物
をドーピングしたポリシリコンで埋め込み、接続孔（コ
ンタクトプラグ）１８を完成させる。ビット線ＢＬは、
下層絶縁層上を、図の左右方向に接続孔１８と接触しな
いように延びている。
【００６５】尚、接続孔１８は、絶縁層１６に形成され
た開口部１７内に、例えば、タングステン、Ｔｉ、Ｐ
ｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳ
ｉ2等の高融点金属や金属シリサイドから成る金属配線
材料を埋め込むことによって形成することもできる。接
続孔１８の頂面は絶縁層１６の表面と略同じ平面に存在
していてもよいし、接続孔１８の頂部が絶縁層１６の表
面に延在していてもよい。タングステンにて開口部１７
を埋め込み、接続孔１８を形成する条件を、以下の表２
に例示する。尚、タングステンにて開口部１７を埋め込
む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロン
スパッタ法にて開口部１７内を含む絶縁層１６の上に形
成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を
形成する理由は、オーミックな低コンタクト抵抗を得る
こと、ブランケットタングステンＣＶＤ法における半導
体基板１０の損傷発生の防止、タングステンの密着性向
上のためである。
【００６６】［表２］ Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し タングステンのＣＶＤ形成条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 形成温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００６７】［工程−１３０］次に、絶縁層１６上に、
酸化チタンから成る密着層（図示せず）を形成すること
が望ましい。そして、密着層上にＩｒから成る第１の電
極（下部電極）２１を構成する第１の電極材料層を、例
えばスパッタ法にて形成し、第１の電極材料層及び密着
層をフォトリソグラフィ技術及びドライエッチング技術
に基づきパターニングすることによって、第１の電極２
１を得ることができる。
【００６８】［工程−１４０］その後、例えば、ＭＯＣ
ＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強
誘電体材料（具体的には、例えば、結晶化温度７５０゜
ＣのＢｉ2ＳｒＴａ2Ｏ 9）から成る強誘電体薄膜を全面
に形成する。その後、２５０゜Ｃの空気中で乾燥処理を
行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処
理を施し、結晶化を促進させた後、必要に応じて、フォ
トリソグラフィ技術、ドライエッチング技術に基づき強
誘電体薄膜をパターニングして、強誘電体層２２を得
る。
【００６９】［工程−１５０］次に、ＩｒＯ2-X層、Ｐ
ｔ層を、スパッタ法にて、順次、全面に形成した後、フ
ォトリソグラフィ技術、ドライエッチング技術に基づ
き、Ｐｔ層、ＩｒＯ2-X層を順次、パターニングして、
第２の電極２３を形成する。エッチングによって、強誘
電体層２２にダメージが加わる場合には、ダメージ回復
に必要とされる温度にて、熱処理を行えばよい。
【００７０】［工程−１６０］その後、全面に絶縁膜２
６Ａを形成する。
【００７１】尚、後述する実施の形態３〜実施の形態８
における不揮発性メモリの製造においては、その後、 ・層間絶縁層２６の形成及び平坦化処理 ・開口部２７の形成及び接続孔２８の形成 ・第１の電極３１、結晶化温度７００゜ＣのＢｉ2Ｓｒ
（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３２、及び
第２の電極３３の形成 ・絶縁膜３６Ａの形成 を、順次、行えばよい。尚、Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ
0.5）Ｏ9から成る強誘電体層３２に対して、結晶化促進
のための熱処理を、７００゜Ｃの酸素ガス雰囲気で１時
間、行えばよい。
【００７２】尚、各第２の電極はプレート線を兼ねてい
なくともよい。この場合には、絶縁膜２６Ａ，３６Ａの
形成完了後、第２の電極２３、第２の電極３３を接続孔
（ビアホール）によって接続し、併せて、絶縁膜２６
Ａ，３６Ａ上に、かかる接続孔と接続したプレート線を
形成すればよい。
【００７３】例えば、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘
電体薄膜の形成条件を以下の表３に例示する。尚、表３
中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの
略である。また、表３に示したソース原料はテトラヒド
ロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されて
いる。
【００７４】 ［表３］ ＭＯＣＶＤ法による形成 ソース材料 ：Ｓｒ（ｔｈｄ）2−tetraglyme Ｂｉ（Ｃ6Ｈ5）3 Ｔａ（Ｏ−ｉＣ3Ｈ7）4（ｔｈｄ） 形成温度 ：４００〜７００゜Ｃ プロセスガス：Ａｒ／Ｏ2＝１０００／１０００ｃｍ3 形成速度 ：５〜２０ｎｍ／分
【００７５】あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る
強誘電体薄膜をパルスレーザアブレーション法、ゾル−
ゲル法、あるいはＲＦスパッタ法にて全面に形成するこ
ともできる。これらの場合の形成条件を以下に例示す
る。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成
する場合、所望の回数、スピンコート及び乾燥、あるい
はスピンコート及び焼成（又は、アニール処理）を繰り
返せばよい。
【００７６】［表４］ パルスレーザアブレーション法による形成 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 形成温度 ：４００〜８００゜Ｃ 酸素濃度 ：３Ｐａ
【００７７】 ［表５］ ゾル−ゲル法による形成 原料：Ｂｉ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）3 ［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）3］ Ｓｒ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）2 ［ストロンチウム・２エチルヘキサン酸，Ｓｒ（ＯＯｃ）2］ Ｔａ（ＯＥｔ）5 ［タンタル・エトキシド］ スピンコート条件：３０００ｒｐｍ×２０秒 乾燥：２５０゜Ｃ×７分 焼成：７００〜８００゜Ｃ×１時間（必要に応じてＲＴ
Ａ処理を加える）
【００７８】［表６］ ＲＦスパッタ法による形成 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2 雰囲気圧力：０．２〜１．３Ｐａ 形成温度 ：室温〜６００゜Ｃ プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【００７９】強誘電体層を、ＰＺＴあるいはＰＬＺＴか
ら構成するときの、マグネトロンスパッタ法によるＰＺ
ＴあるいはＰＬＺＴの形成条件を以下の表７に例示す
る。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ
法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ
法にて形成することもできる。
【００８０】［表７］ ターゲット ：ＰＺＴあるいはＰＬＺＴ プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 形成温度 ：５００゜Ｃ
【００８１】更には、ＰＺＴやＰＬＺＴをパルスレーザ
アブレーション法にて形成することもできる。この場合
の形成条件を以下の表８に例示する。
【００８２】［表８］ ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 形成温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００８３】（実施の形態２）実施の形態２は、本発明
の第１の態様（より具体的には、第１Ｂの態様）に係る
不揮発性メモリに関する。ビット線の延びる方向と平行
な仮想垂直面で実施の形態２の不揮発性メモリを切断し
たときの模式的な一部断面図を図４に示す。更には、実
施の形態２の不揮発性メモリの概念的な回路図を図５に
示し、図５の概念的な回路図のより具体的な回路図を図
６に示す。尚、図４においても、ビット線方向に隣接す
る２つの不揮発性メモリを図示した。そして、隣接する
不揮発性メモリの一方の構成要素の参照番号には「’」
を付した。
【００８４】実施の形態２の不揮発性メモリは、共通の
第１の電極（共通ノードＣＮ）を接地するためのスイッ
チング用トランジスタＴＲSの代わりに、共通の第１の
電極２１（共通ノードＣＮ）を接地するための高抵抗素
子Ｒを備えている点を除き、実施の形態１の不揮発性メ
モリと同様の構造を有しているので、詳細な説明は省略
する。高抵抗素子Ｒは、抵抗値が１×１０6Ω（１Ｍ
Ω）乃至１×１０12Ω（１ＴΩ）のポリシリコン層から
構成されている。尚、高抵抗素子Ｒと、プレート線デコ
ーダ／ドライバＰＤに設けられ、プレート線ＰＬmを接
地するためのトランジスタ（図示せず）によって、Ｍ本
のプレート線と共通の第１の電極とを短絡する回路が構
成される。
【００８５】高抵抗素子Ｒは、［工程−１００］におい
てＭＯＳ型トランジスタを製造する際、半導体基板１０
上に形成すればよい。高抵抗素子Ｒの一端は、選択用ト
ランジスタＴＲの他方のソース／ドレイン領域１４Ｂに
接続されている。一方、高抵抗素子Ｒの他端は、接地線
１４Ｄに接続されている。
【００８６】一般に、不揮発性メモリの作動時間は数十
ナノ秒のオーダーである。従って、不揮発性メモリの作
動時、共通ノードＣＮを伝わる信号が劣化しないために
は、高抵抗素子Ｒを介した電荷の引き抜きの時定数（第
１の時定数）は、不揮発性メモリの作動時間よりも十分
に大きいことが要求される。一方、不揮発性メモリの不
作動時（待機時）には、速やかに共通ノードＣＮの電位
を安定にするために、電荷の引き抜きの時定数（第２の
時定数）は小さいことが要求される。これらの要求を考
慮すると、第１の時定数を１００ナノ秒以上、第２の時
定数を１００ミリ秒以下とすることが望ましい。共通ノ
ードの寄生容量は数十ｆＦ〜数百ｆＦのオーダーであ
る。従って、高抵抗素子Ｒの抵抗値を１×１０6Ω（１
ＭΩ）乃至１×１０12Ω（１ＴΩ）とする。
【００８７】メモリセルＭＣMの作動時、即ち、メモリ
セルＭＣMにデータを書き込み、あるいは又、データを
読み出し、再書き込みを行う場合、プレート線デコーダ
／ドライバＰＤに設けられ、プレート線ＰＬmを接地す
るためのトランジスタ（図示せず）をオフ状態とする。
そして、例えば、メモリセルＭＣm（ここで、ｍは１，
２，３，４のいずれか）に記憶されたデータを読み出す
場合、ワード線ＷＬを選択し、プレート線ＰＬj（ｍ≠
ｊ）には、例えば（１／２）Ｖccの電圧を印加した状態
で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例
えば、電源電圧である。これによって、メモリセルＭＣ
mに記憶されたデータに依存して、選択用トランジスタ
ＴＲを介してビット線ＢＬに電圧（ビット線電位）が現
れる。そして、かかるビット線ＢＬの電圧（ビット線電
位）を、センスアンプＳＡで検出する。尚、Ｍの値は４
に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、
実際的なＭの値として、例えば、２のべき数（２，４，
８，１６・・・）を挙げることができる。
【００８８】高抵抗素子Ｒの抵抗値が１×１０6Ω（１
ＭΩ）乃至１×１０12Ω（１ＴΩ）であるが故に、不揮
発性メモリの作動時、ビット線ＢＬに表れる電圧（ビッ
ト線電位）等に対する高抵抗素子Ｒの影響は殆ど無い。
【００８９】メモリセルＭＣMの不作動時（待機時）に
は、プレート線デコーダ／ドライバＰＤに設けられ、プ
レート線ＰＬmを接地するためのトランジスタ（図示せ
ず）をオン状態とする。１００ミリ秒以下で共通の第１
の電極（共通ノードＣＮ）が浮遊状態から接地された状
態となり、図６３の（Ａ）に示した状態を得ることがで
きる結果、共通の第１の電極（共通ノードＣＮ）の電位
変動を抑制することができる。従って、分極減衰現象に
起因してメモリセルＭＣMにおいてデータ破壊が生じる
ことを確実に防止することができる。
【００９０】尚、高抵抗素子を備えた後述する種々の実
施の形態における不揮発性メモリの作動・不作動の状態
は、基本的に、実施の形態２の不揮発性メモリの作動・
不作動の状態と同様である。
【００９１】（実施の形態３）実施の形態３において
は、実施の形態１にて説明した不揮発性メモリＭと同じ
構造を有する不揮発性メモリＭを構成するメモリセルＭ
ＣM、及び、不揮発性メモリＭと同じ構造を有し、ビッ
ト線ＢＬを共有する不揮発性メモリＭ’を構成するメモ
リセルＭＣM’が、絶縁層（便宜上、層間絶縁層２６と
呼ぶ）を介して積層されている。ビット線の延びる方向
と平行な仮想垂直面で係る２つの不揮発性メモリを切断
したときの模式的な一部断面図を図７に示し、係る不揮
発性メモリの概念的な回路図を図８に示し、図８の概念
的な回路図のより具体的な回路図を図９に示す。
【００９２】あるいは又、実施の形態２にて説明した不
揮発性メモリＭと同じ構造を有する不揮発性メモリＭを
構成するメモリセルＭＣM、及び、ビット線ＢＬを共有
する不揮発性メモリＭと同じ構造を有する不揮発性メモ
リＭ’を構成するメモリセルＭＣM’が、層間絶縁層２
６を介して積層されている。ビット線の延びる方向と平
行な仮想垂直面で係る２つの不揮発性メモリを切断した
ときの模式的な一部断面図を図１０に示し、係る不揮発
性メモリの概念的な回路図を図１１に示し、図１１の概
念的な回路図のより具体的な回路図を図１２に示す。
【００９３】不揮発性メモリＭを構成するメモリセルＭ
ＣMの上方に位置する不揮発性メモリＭ’を構成するメ
モリセルＭＣM’は、第１の電極３１、強誘電体層３
２、及び第２の電極３３から構成され、第１の電極３１
は、層間絶縁層２６に設けられた開口部２７に形成され
た接続孔２８、絶縁層１６上に形成されたパッド部２
５、絶縁層１６に設けられた開口部１７に形成された接
続孔１８を介して、選択用トランジスタＴＲ’の他方の
ソース／ドレイン領域１４Ｂに接続されている。また。
メモリセルＭＣM’は、絶縁膜３６Ａによって覆われて
いる。これらの点を除き、不揮発性メモリＭ’の構造
は、実施の形態１あるいは実施の形態２において説明し
た不揮発性メモリＭと同じ構造を有するので、詳細な説
明は省略する。尚、スイッチング用トランジスタＴ
ＲS，ＴＲS’は、同じワード線ＷＬSによってその作動
が制御される回路図を示したが、異なるワード線によっ
て制御される構成とすることもできる。
【００９４】あるいは又、実施の形態１にて説明した不
揮発性メモリＭと同じ構造を有する不揮発性メモリＭ1
を構成するメモリセルＭＣ1M、及び、不揮発性メモリＭ
1と同じ構造を有し、プレート線ＰＬMを共有する不揮発
性メモリＭ2を構成するメモリセルＭＣ2Mが、絶縁層
（便宜上、層間絶縁層２６と呼ぶ）を介して積層されて
いる。ビット線の延びる方向と平行な仮想垂直面で係る
２つの不揮発性メモリを切断したときの模式的な一部断
面図を図１３に示し、係る不揮発性メモリの概念的な回
路図を図１４、図１５に示し、図１４の概念的な回路図
のより具体的な回路図を図１６に示し、図１５の概念的
な回路図のより具体的な回路図を図１７に示す。
【００９５】あるいは又、実施の形態２にて説明した不
揮発性メモリＭと同じ構造を有する不揮発性メモリＭ1
を構成するメモリセルＭＣ1M、及び、不揮発性メモリＭ
1と同じ構造を有し、プレート線ＰＬMを共有する不揮発
性メモリＭ2を構成するメモリセルＭＣ2Mが、絶縁層
（便宜上、層間絶縁層２６と呼ぶ）を介して積層されて
いる。ビット線の延びる方向と平行な仮想垂直面で係る
２つの不揮発性メモリを切断したときの模式的な一部断
面図を図１８に示し、係る不揮発性メモリの概念的な回
路図を図１９及び図２０に示し、図１９の概念的な回路
図のより具体的な回路図を図２１に示し、図２０の概念
的な回路図のより具体的な回路図を図２２に示す。
【００９６】不揮発性メモリＭ1を構成するメモリセル
ＭＣ1Mの上方に位置する不揮発性メモリＭ2を構成する
メモリセルＭＣ2Mは、第１の電極３１、強誘電体層３
２、及び第２の電極３３から構成され、第１の電極３１
は、層間絶縁層２６に設けられた開口部２７に形成され
た接続孔２８、絶縁層１６上に形成されたパッド部２
５、絶縁層１６に設けられた開口部１７に形成された接
続孔１８を介して、選択用トランジスタＴＲ2の他方の
ソース／ドレイン領域１４Ｂに接続されている。これら
の点を除き、不揮発性メモリＭ2の構造は、実施の形態
１あるいは実施の形態２において説明した不揮発性メモ
リＭと同じ構造を有するので、詳細な説明は省略する。
尚、メモリセルＭＣ1mを構成するプレート線ＰＬmと、
メモリセルＭＣ2mを構成するプレート線ＰＬmとは、図
示しない領域において接続されている。
【００９７】図１４及び図１６、並びに、図１９及び図
２１に回路図を示す不揮発性メモリＭ1，Ｍ2において、
不揮発性メモリＭ1，Ｍ2を構成する選択用トランジスタ
ＴＲ 1，ＴＲ2は同じワード線ＷＬに接続されている。そ
して、対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，
２・・・，Ｍ）に相補的なデータが記憶される。例え
ば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍは１，２，
３，４のいずれか）に記憶されたデータを読み出す場
合、ワード線ＷＬを選択し、プレート線ＰＬj（ｍ≠
ｊ）には、例えば（１／２）Ｖccの電圧を印加した状態
で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例
えば、電源電圧である。これによって、相補的なデータ
が、対となったメモリセルＭＣ1m，ＭＣ2mから選択用ト
ランジスタＴＲ 1，ＴＲ2を介して対となったビット線Ｂ
Ｌ1，ＢＬ2に電圧（ビット線電位）として現れる。そし
て、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビ
ット線電位）を、センスアンプＳＡで検出する。
【００９８】不揮発性メモリＭ1，Ｍ2を構成する選択用
トランジスタＴＲ1，ＴＲ2を、それぞれ、異なるワード
線ＷＬ1，ＷＬ2に接続し、メモリセルＭＣ1m，ＭＣ2mを
独立して制御し、対となったビット線ＢＬ1，ＢＬ2の一
方に参照電圧を印加することによって、メモリセルＭＣ
1m，ＭＣ2mのそれぞれからデータを読み出すこともでき
る。このような構成を採用する場合の回路図は、図１５
及び図１７、並びに、図２０及び図２２を参照のこと。
尚、選択用トランジスタＴＲ1，ＴＲ2を同時に駆動すれ
ば、図１４及び図１６、並びに、図１９及び図２１に示
した回路と等価となる。
【００９９】このように、各メモリセルＭＣ1m，ＭＣ2m
（ｍ＝１，２，３，４）のそれぞれに１ビットがデータ
として記憶され（図１５及び図１７、並びに、図２０及
び図２２参照）、あるいは又、対となったメモリセルＭ
Ｃ1nm，ＭＣ2nmに相補的なデータが１ビットとして記憶
される（図１４及び図１６、並びに、図１９及び図２１
参照）。実際の不揮発性メモリにおいては、この８ビッ
トあるいは４ビットを記憶するメモリユニットの集合が
アクセス単位ユニットとしてアレイ状に配設されてい
る。そして、選択用トランジスタのワード線ＷＬ（ＷＬ
1，ＷＬ2）、プレート線ＰＬMが共有された複数のアク
セス単位ユニット（メモリブロック）に対して、一括し
て、データの書き込み、あるいは、データの読み出し及
び再書き込みを行う。即ち、メモリブロックにおいて
は、全ての不揮発性メモリが一括して、順次、作動状態
となり、あるいは又、一括して不作動（待機）状態とな
る。
【０１００】Ｍの値は４に限定されない。Ｍの値は、Ｍ
≧２を満足すればよく、実際的なＭの値として、例え
ば、２のべき数（２，４，８，１６・・・）を挙げるこ
とができる。また、Ｎの値は、Ｎ≧２を満足すればよ
く、実際的なＮの値として、例えば、２のべき数（２，
４，８・・・）を挙げることができる。
【０１０１】（実施の形態４）実施の形態４は、本発明
の第２の態様（より具体的には、第２Ａの態様）に係る
不揮発性メモリに関する。ビット線の延びる方向と平行
な仮想垂直面で実施の形態４の不揮発性メモリを切断し
たときの模式的な一部断面図を図２３に示す。更には、
実施の形態４の不揮発性メモリの概念的な回路図を図２
４の（Ａ）及び（Ｂ）に示し、図２４の（Ａ）の概念的
な回路図のより具体的な回路図を図２５に示し、図２４
の（Ｂ）の概念的な回路図のより具体的な回路図を図２
６に示す。尚、図２４、図２５及び図２６には、２つの
不揮発性メモリＭ1，Ｍ2を図示するが、これらの不揮発
性メモリＭ1，Ｍ2の構造は同一であり、以下において
は、不揮発性メモリＭ1に関しての説明を行う。
【０１０２】実施の形態４の不揮発性メモリＭ1は、
（Ａ）ビット線ＢＬ1と、（Ｂ）選択用トランジスタＴ
Ｒ1と、（Ｃ）それぞれがＭ個（但し、Ｍ≧２であり、
実施の形態４においては、Ｍ＝４）のメモリセルＭＣ
1NMから構成された、Ｎ個（但し、Ｎ≧２であり、実施
の形態４においては、Ｎ＝２）のメモリユニットＭＵ1N
と、（Ｄ）Ｍ×Ｎ本のプレート線、から成る。
【０１０３】そして、Ｎ個のメモリユニットＭＵ1Nは、
絶縁層（以下、便宜上、層間絶縁層２６と呼ぶ）を介し
て積層されており、各メモリセルは、第１の電極２１，
３１と強誘電体層２２，３２と第２の電極２３，３３と
から成り、各メモリユニットＭＵ1nにおいて、メモリセ
ルＭＣ1nMの第１の電極は共通であり、該共通の第１の
電極は、選択用トランジスタＴＲ1を介してビット線Ｂ
Ｌ1に接続されている。具体的には、メモリユニットＭ
Ｕ11において、メモリセルＭＣ11Mの第１の電極２１は
共通であり（この共通の第１の電極を第１の共通ノード
ＣＮ11と呼ぶ）、共通の第１の電極２１（第１の共通ノ
ードＣＮ11）は、選択用トランジスタＴＲ 1を介してビ
ット線ＢＬ1に接続されている。また、メモリユニット
ＭＵ12において、メモリセルＭＣ12Mの第１の電極３１
は共通であり（この共通の第１の電極を第２の共通ノー
ドＣＮ12と呼ぶ）、共通の第１の電極３１（第２の共通
ノードＣＮ12）は、選択用トランジスタＴＲ1を介して
ビット線ＢＬ1に接続されている。更には、第ｎ層目
（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ
1nにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）
のメモリセルＭＣ1nmの第２の電極２３，３３は、第
［（ｎ−１）Ｍ＋ｍ］番目のプレート線ＰＬ(n-1)M+mに
接続されている。尚、このプレート線ＰＬ(n-1)M+mは、
不揮発性メモリＭ2を構成する各メモリセルの第２の電
極２３，３３にも接続されている。実施の形態４におい
ては、より具体的には、各プレート線は、第２の電極２
３，３３から延在している。
【０１０４】選択用トランジスタＴＲ1の一方のソース
／ドレイン領域１４Ａは接続孔１５を介してビット線Ｂ
Ｌ1に接続され、選択用トランジスタＴＲ1の他方のソー
ス／ドレイン領域１４Ｂは、絶縁層１６に設けられた接
続孔１８を介して、第１層目のメモリユニットＭＵ11に
おける共通の第１の電極２１（第１の共通ノードＣ
Ｎ 11）に接続されている。更には、選択用トランジスタ
ＴＲ1の他方のソース／ドレイン領域１４Ｂは、絶縁層
１６に設けられた接続孔１８、及び、層間絶縁層２６に
設けられた接続孔２８を介して、第２層目のメモリユニ
ットＭＵ12における共通の第１の電極３１（第２の共通
ノードＣＮ12）に接続されている。尚、図中、参照番号
３６Ａは絶縁膜である。
【０１０５】ビット線ＢＬ1は、センスアンプＳＡに接
続されている。また、プレート線ＰＬ(n-1)M+mはプレー
ト線デコーダ／ドライバＰＤに接続されている。更に
は、ワード線ＷＬ（あるいはワード線ＷＬ1，ＷＬ2）
は、ワード線デコーダ／ドライバＷＤに接続されてい
る。ワード線ＷＬは、図２３の紙面垂直方向に延びてい
る。また、不揮発性メモリＭ1を構成するメモリセルＭ
Ｃ11mの第２の電極２３は、図２３の紙面垂直方向に隣
接する不揮発性メモリＭ2を構成するメモリセルＭＣ21m
の第２の電極と共通であり、プレート線ＰＬ(n-1)M+mを
兼ねている。更には、不揮発性メモリＭ1を構成するメ
モリセルＭＣ12mの第２の電極３３は、図２３の紙面垂
直方向に隣接する不揮発性メモリＭ2を構成するメモリ
セルＭＣ22mの第２の電極と共通であり、プレート線Ｐ
Ｌ(n-1)M+mを兼ねている。また、ワード線ＷＬは、不揮
発性メモリＭ1を構成する選択用トランジスタＴＲ1と、
図２３の紙面垂直方向に隣接する不揮発性メモリＭ2を
構成する選択用トランジスタＴＲ2とで共通である。
【０１０６】そして、Ｍ×Ｎ本のプレート線と共通の第
１の電極（第１の共通ノードＣＮ11，第２の共通ノード
ＣＮ12）とを短絡する回路を備えている。あるいは又、
共通の第１の電極（第１の共通ノードＣＮ11，第２の共
通ノードＣＮ12）を接地するためのスイッチング用トラ
ンジスタＴＲS1を備えている。尚、短絡回路は、具体的
には、スイッチング用トランジスタＴＲS1と、プレート
線デコーダ／ドライバＰＤに設けられ、プレート線ＰＬ
(n-1)M+mを接地するためのトランジスタ（図示せず）か
ら構成されている。スイッチング用トランジスタＴＲS1
の作動を制御するワード線ＷＬSは、ワード線デコーダ
／ドライバＷＤに接続されている。尚、図２３の紙面垂
直方向に隣接する不揮発性メモリＭ2を構成するスイッ
チング用トランジスタＴＲS2の作動も、ワード線ＷＬS
によって制御される。また、スイッチング用トランジス
タＴＲS1の一方のソース／ドレイン領域は、選択用トラ
ンジスタＴＲ1の他方のソース／ドレイン領域１４Ｂと
共通であり、スイッチング用トランジスタＴＲS1の他方
のソース／ドレイン領域１４Ｃは、接地線（図示せず）
に接続されている。
【０１０７】図２４の（Ａ）及び図２５に回路図を示す
不揮発性メモリＭ1，Ｍ2において、不揮発性メモリ
Ｍ1，Ｍ2を構成する選択用トランジスタＴＲ1，ＴＲ2は
同じワード線ＷＬに接続されている。そして、対となっ
たメモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２・・・，
Ｎ、及び、ｍ＝１，２・・・，Ｍ）に相補的なデータが
記憶される。例えば、メモリセルＭＣ1nm，ＭＣ2nm（こ
こで、ｍは１，２，３，４のいずれか）に記憶されたデ
ータを読み出す場合、ワード線ＷＬを選択し、プレート
線ＰＬ(n-1)M+m以外のプレート線には、例えば（１／
２）Ｖccの電圧を印加した状態で、プレート線ＰＬ
(n-1)M+mを駆動する。ここで、Ｖccは、例えば、電源電
圧である。これによって、相補的なデータが、対となっ
たメモリセルＭＣ1nm，ＭＣ2nmから選択用トランジスタ
ＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，ＢＬ2
に電圧（ビット線電位）として現れる。そして、かかる
対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電
位）を、センスアンプＳＡで検出する。
【０１０８】不揮発性メモリＭ1，Ｍ2を構成する選択用
トランジスタＴＲ1，ＴＲ2を、それぞれ、異なるワード
線ＷＬ1，ＷＬ2に接続し、メモリセルＭＣ1nm，ＭＣ2nm
を独立して制御し、対となったビット線ＢＬ1，ＢＬ2の
一方に参照電圧を印加することによって、メモリセルＭ
Ｃ1nm，ＭＣ2nmのそれぞれからデータを読み出すことも
できる。このような構成を採用する場合の回路図は、図
２４の（Ｂ）及び図２６を参照のこと。尚、選択用トラ
ンジスタＴＲ1，ＴＲ2を同時に駆動すれば、図２４の
（Ａ）及び図２５に示した回路と等価となる。
【０１０９】このように、各メモリセルＭＣ1nm，ＭＣ
2nm（ｎ＝１，２であり、ｍ＝１，２，３，４）のそれ
ぞれに１ビットがデータとして記憶され（図２４の
（Ｂ）及び図２６参照）、あるいは又、対となったメモ
リセルＭＣ1nm，ＭＣ2nmに相補的なデータが１ビットと
して記憶される（図２４の（Ａ）及び図２５参照）。実
際の不揮発性メモリにおいては、この８ビットあるいは
４ビットを記憶するメモリユニットの集合がアクセス単
位ユニットとしてアレイ状に配設されている。そして、
選択用トランジスタのワード線ＷＬ（ＷＬ1，ＷＬ2）、
プレート線ＰＬ(n-1)M +mが共有された複数のアクセス単
位ユニット（メモリブロック）に対して、一括して、デ
ータの書き込み、あるいは、データの読み出し及び再書
き込みを行う。即ち、メモリブロックにおいては、全て
の不揮発性メモリが一括して、順次、作動状態となり、
あるいは又、一括して不作動（待機）状態となる。
【０１１０】Ｍの値は４に限定されない。Ｍの値は、Ｍ
≧２を満足すればよく、実際的なＭの値として、例え
ば、２のべき数（２，４，８，１６・・・）を挙げるこ
とができる。また、Ｎの値は、Ｎ≧２を満足すればよ
く、実際的なＮの値として、例えば、２のべき数（２，
４，８・・・）を挙げることができる。
【０１１１】対となった不揮発性メモリにおける一対の
選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、
及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれ
た領域を占めている。従って、仮に、ワード線及びビッ
ト線が最短ピッチで配置されるとすると、対となった不
揮発性メモリにおける一対の選択用トランジスタＴＲ 1
及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、
一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対と
なったメモリセルＭＣ11m，ＭＣ12m，ＭＣ21m，ＭＣ22m
（ｍ＝１，２・・・，Ｍ）で共有するが故に、１ビット
当たりの選択用トランジスタＴＲ1，ＴＲ2の数が少なく
て済み、また、ワード線ＷＬの配置も緩やかなので、不
揮発性メモリの縮小化を図り易い。しかも、周辺回路に
ついても、１本のワード線デコーダ／ドライバＷＤとＭ
本のプレート線デコーダ／ドライバＰＤでＭビットを選
択することができる。従って、このような構成を採用す
ることで、セル面積が８Ｆ2に近いレイアウトを実現可
能であり、ＤＲＡＭ並のチップサイズを実現することが
できる。
【０１１２】（実施の形態５）実施の形態５は、本発明
の第２の態様（より具体的には、第２Ｂの態様）に係る
不揮発性メモリに関する。ビット線の延びる方向と平行
な仮想垂直面で実施の形態５の不揮発性メモリを切断し
たときの模式的な一部断面図を図２７に示す。更には、
実施の形態５の不揮発性メモリの概念的な回路図を図２
８の（Ａ）及び（Ｂ）に示し、図２８の（Ａ）の概念的
な回路図のより具体的な回路図を図２９に示し、図２８
の（Ｂ）の概念的な回路図のより具体的な回路図を図３
０に示す。尚、図２８、図２９及び図３０には、２つの
不揮発性メモリＭ1，Ｍ2を図示するが、これらの不揮発
性メモリＭ1，Ｍ2の構造は同一であり、以下において
は、不揮発性メモリＭ1に関しての説明を行う。
【０１１３】実施の形態５の不揮発性メモリＭ1は、共
通の第１の電極（共通ノードＣＮ11，ＣＮ12）を接地す
るためのスイッチング用トランジスタＴＲS1の代わり
に、共通の第１の電極（共通ノードＣＮ11，ＣＮ12）を
接地するための高抵抗素子Ｒ1を備えている点を除き、
実施の形態４の不揮発性メモリと同様の構造を有してい
るので、詳細な説明は省略する。高抵抗素子Ｒ1は、抵
抗値が１×１０6Ω（１ＭΩ）乃至１×１０12Ω（１Ｔ
Ω）のポリシリコン層から構成されている。尚、高抵抗
素子Ｒ1と、プレート線デコーダ／ドライバＰＤに設け
られ、プレート線ＰＬ(n-1)M+mを接地するためのトラン
ジスタ（図示せず）によって、Ｍ×Ｎ本のプレート線と
共通の第１の電極（共通ノードＣＮ11，ＣＮ12）とを短
絡する回路が構成される。
【０１１４】高抵抗素子Ｒ1は、［工程−１００］にお
いてＭＯＳ型トランジスタを製造する際、半導体基板１
０上に形成すればよい。高抵抗素子Ｒ1の一端は、選択
用トランジスタＴＲ1の他方のソース／ドレイン領域１
４Ｂに接続されている。また、高抵抗素子Ｒ1の他端
は、接地線１４Ｄに接続されている。
【０１１５】図２８の（Ａ）及び図２９に回路図を示し
た不揮発性メモリの作動は、図２４の（Ａ）及び図２５
に回路図を示した不揮発性メモリの作動と同様とするこ
とができ、図２８の（Ｂ）及び図３０に回路図を示した
不揮発性メモリの作動は、図２４の（Ｂ）及び図２６に
回路図を示した不揮発性メモリの作動と同様とすること
ができるので、詳細な説明は省略する。
【０１１６】（実施の形態６）実施の形態６は、本発明
の第３の態様（より具体的には、第３Ａの態様）に係る
不揮発性メモリに関する。ビット線の延びる方向と平行
な仮想垂直面で実施の形態６の不揮発性メモリを切断し
たときの模式的な一部断面図を図３１に示す。更には、
実施の形態６の不揮発性メモリの概念的な回路図を図３
２〜図３４に示し、図３２の概念的な回路図のより具体
的な回路図を図３５に示し、図３４の概念的な回路図の
より具体的な回路図を図３６に示す。尚、図３２〜図３
４には、２つの不揮発性メモリＭ1，Ｍ2を図示するが、
これらの不揮発性メモリＭ1，Ｍ2の構造は同一であり、
以下においては、不揮発性メモリＭ1に関しての説明を
行う。
【０１１７】実施の形態６の不揮発性メモリＭ1は、
（Ａ）ビット線ＢＬ1と、（Ｂ）Ｎ個（但し、Ｎ≧２で
あり、実施の形態６においては、Ｎ＝２）の選択用トラ
ンジスタＴＲ11，ＴＲ12と、（Ｃ）それぞれがＭ個（但
し、Ｍ≧２であり、実施の形態６においては、Ｍ＝４）
のメモリセルＭＣ11M，ＭＣ12Mから構成された、Ｎ個の
メモリユニットＭＵ 11，ＭＵ12と、（Ｄ）Ｍ本のプレー
ト線ＰＬM、から成る。
【０１１８】そして、Ｎ個のメモリユニットＭＵ1Nは、
絶縁層（層間絶縁層２６）を介して積層されている。各
メモリセルは、第１の電極と強誘電体層と第２の電極と
から成る。具体的には、第１番目（以下、第１層目と呼
ぶ）のメモリユニットＭＵ11を構成する各メモリセルＭ
Ｃ11Mは、第１の電極２１と強誘電体層２２と第２の電
極２３とから成り、第２番目（以下、第２層目と呼ぶ）
のメモリユニットＭＵ 12を構成する各メモリセルＭＣ
12Mは、第１の電極３１と強誘電体層３２と第２の電極
３３とから成る。更には、各メモリユニットＭＵ1nにお
いて、メモリセルＭＣ1nmの第１の電極２１，３１は共
通である。具体的には、第１層目のメモリユニットＭＵ
11において、メモリセルＭＣ11Mの第１の電極２１は共
通である。この共通の第１の電極２１を第１の共通ノー
ドＣＮ11と呼ぶ場合がある。また、第２層目のメモリユ
ニットＭＵ12において、メモリセルＭＣ12Mの第１の電
極３１は共通である。この共通の第１の電極３１を第２
の共通ノードＣＮ12と呼ぶ場合がある。更には、第ｎ番
目（但し、ｎ＝１，２・・・，Ｎであり、以下、第ｎ層
目と呼ぶ）のメモリユニットＭＵ1nにおいて、第ｍ番目
（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の
電極２３，３３は、メモリユニットＭＵ1n間で共通とさ
れた第ｍ番目のプレート線ＰＬmに接続されている。実
施の形態６においては、より具体的には、各プレート線
は、第２の電極２３，３３から延在している。
【０１１９】第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）
のメモリユニットＭＵ1nにおける共通の第１の電極は、
第ｎ番目の選択用トランジスタＴＲ1nを介してビット線
ＢＬ 1に接続されている。具体的には、各選択用トラン
ジスタＴＲ11，ＴＲ12の一方のソース／ドレイン領域１
４Ａはビット線ＢＬ1に接続され、第１番目の選択用ト
ランジスタＴＲ11の他方のソース／ドレイン領域１４Ｂ
は、絶縁層１６に設けられた接続孔１８を介して、第１
層目のメモリユニットＭＵ11における共通の第１の電極
２１（第１の共通ノードＣＮ11）に接続されている。ま
た、第２番目の選択用トランジスタＴＲ12の他方のソー
ス／ドレイン領域１４Ｂは、絶縁層１６に設けられた接
続孔１８、パッド部２５、及び、層間絶縁層２６に設け
られた接続孔２８を介して、第２層目のメモリユニット
ＭＵ12における共通の第１の電極３１（第２の共通ノー
ドＣＮ12）に接続されている。
【０１２０】ビット線ＢＬ1は、センスアンプＳＡに接
続されている。また、プレート線ＰＬMはプレート線デ
コーダ／ドライバＰＤに接続されている。更には、ワー
ド線ＷＬ1，ＷＬ2（あるいはワード線ＷＬ11，ＷＬ12，
ＷＬ21，ＷＬ22）は、ワード線デコーダ／ドライバＷＤ
に接続されている。ワード線ＷＬ1，ＷＬ2は、図３１の
紙面垂直方向に延びている。また、不揮発性メモリＭ1
を構成するメモリセルＭＣ11mの第２の電極２３は、図
３１の紙面垂直方向に隣接する不揮発性メモリＭ2を構
成するメモリセルＭＣ21mの第２の電極と共通であり、
プレート線ＰＬmを兼ねている。更には、不揮発性メモ
リＭ1を構成するメモリセルＭＣ12mの第２の電極３３
は、図３１の紙面垂直方向に隣接する不揮発性メモリＭ
2を構成するメモリセルＭＣ22mの第２の電極と共通であ
り、プレート線ＰＬmを兼ねている。これらのプレート
線ＰＬmは、図示しない領域において接続されている。
また、ワード線ＷＬ1は、不揮発性メモリＭ1を構成する
選択用トランジスタＴＲ11と、図３１の紙面垂直方向に
隣接する不揮発性メモリＭ2を構成する選択用トランジ
スタＴＲ21とで共通である。更には、ワード線ＷＬ
2は、不揮発性メモリＭ1を構成する選択用トランジスタ
ＴＲ12と、図３１の紙面垂直方向に隣接する不揮発性メ
モリＭ2を構成する選択用トランジスタＴＲ22とで共通
である。
【０１２１】そして、Ｍ本のプレート線とＮ個の共通の
第１の電極（第１の共通ノードＣＮ 11、第２の共通ノー
ドＣＮ12）とを短絡する回路を備えている。あるいは
又、各共通の第１の電極（第１の共通ノードＣＮ1、第
２の共通ノードＣＮ12）を接地するためのスイッチング
用トランジスタＴＲS11，ＴＲS12を備えている。尚、短
絡回路は、具体的には、スイッチング用トランジスタＴ
ＲS11，ＴＲS12と、プレート線デコーダ／ドライバＰＤ
に設けられ、プレート線ＰＬmを接地するためのトラン
ジスタ（図示せず）から構成されている。スイッチング
用トランジスタＴＲS11，ＴＲS12の作動を制御するワー
ド線ＷＬSは、ワード線デコーダ／ドライバＷＤに接続
されている。また、スイッチング用トランジスタＴＲ
S11の一方のソース／ドレイン領域は、第１の選択用ト
ランジスタＴＲ11の他方のソース／ドレイン領域１４Ｂ
と共通であり、スイッチング用トランジスタＴＲS12の
一方のソース／ドレイン領域は、第２の選択用トランジ
スタＴＲ12の他方のソース／ドレイン領域１４Ｂと共通
である。更には、スイッチング用トランジスタＴ
ＲS11，ＴＲS12の他方のソース／ドレイン領域１４Ｃ
は、接地線（図示せず）に接続されている。
【０１２２】図３２及び図３５に回路図を示す不揮発性
メモリＭ1，Ｍ2において、不揮発性メモリＭ1，Ｍ2を構
成する選択用トランジスタＴＲ1n，ＴＲ2nは同じワード
線ＷＬnに接続されている。そして、対となったメモリ
セルＭＣ1nm，ＭＣ2nm（ｎ＝１，２、及び、ｍ＝１，２
・・・，Ｍ）に相補的なデータが記憶される。例えば、
メモリセルＭＣ11m，ＭＣ21m（ここで、ｍは１，２，
３，４のいずれか）に記憶されたデータを読み出す場
合、ワード線ＷＬ1を選択し、プレート線ＰＬj（ｍ≠
ｊ）には、例えば（１／２）Ｖccの電圧を印加した状態
で、プレート線ＰＬmを駆動する。これによって、相補
的なデータが、対となったメモリセルＭＣ11m，ＭＣ21m
から選択用トランジスタＴＲ11，ＴＲ21を介して対とな
ったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）とし
て現れる。そして、かかる対となったビット線ＢＬ1，
ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで
検出する。
【０１２３】不揮発性メモリＭ1，Ｍ2を構成する選択用
トランジスタＴＲ11，ＴＲ12，ＴＲ 21，ＴＲ22を、それ
ぞれ、異なるワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22
に接続し、メモリセルＭＣ1nm，ＭＣ2nmを独立して制御
し、対となったビット線ＢＬ 1，ＢＬ2の一方に参照電圧
を印加することによって、メモリセルＭＣ1nm，ＭＣ2 nm
のそれぞれからデータを読み出すこともできる。このよ
うな構成を採用する場合の回路図は、図３４及び図３６
を参照のこと。尚、選択用トランジスタＴＲ11，ＴＲ21
を同時に駆動し、選択用トランジスタＴＲ12，ＴＲ22を
同時に駆動すれば、図３２及び図３５に示した回路と等
価となる。
【０１２４】このように、各メモリセルＭＣ1nm，ＭＣ
2nm（ｎ＝１，２であり、ｍ＝１，２，３，４）のそれ
ぞれに１ビットがデータとして記憶され（図３４及び図
３６参照）、あるいは又、対となったメモリセルＭＣ
1nm，ＭＣ2nmに相補的なデータが１ビットとして記憶さ
れる（図３２及び図３５参照）。実際の不揮発性メモリ
においては、この８ビットあるいは４ビットを記憶する
メモリユニットの集合がアクセス単位ユニットとしてア
レイ状に配設されている。そして、選択用トランジスタ
のワード線ＷＬ1，ＷＬ2（あるいは、ワード線ＷＬ11，
ＷＬ12，ＷＬ21，ＷＬ22）、プレート線ＰＬMが共有さ
れた複数のアクセス単位ユニット（メモリブロック）に
対して、一括して、データの書き込み、あるいは、デー
タの読み出し及び再書き込みを行う。即ち、メモリブロ
ックにおいては、全ての不揮発性メモリが一括して、順
次、作動状態となり、あるいは又、一括して不作動（待
機）状態となる。
【０１２５】Ｍの値は４に限定されない。Ｍの値は、Ｍ
≧２を満足すればよく、実際的なＭの値として、例え
ば、２のべき数（２，４，８，１６・・・）を挙げるこ
とができる。また、Ｎの値は、Ｎ≧２を満足すればよ
く、実際的なＮの値として、例えば、２のべき数（２，
４，８・・・）を挙げることができる。
【０１２６】図３２の変形例の概念的な回路図を図３３
に示す。図３３に示す回路図にあっては、第１の選択用
トランジスタＴＲ11，ＴＲ21、第２の選択用トランジス
タＴＲ12，ＴＲ22の一方のソース／ドレイン領域と、ビ
ット線ＢＬ1，ＢＬ2との間にスイッチング用トランジス
タＴＲS1，ＴＲS2、及び、制御用トランジスタＴＲC1，
ＴＲC2が設けられている。不揮発性メモリの作動時に
は、制御用トランジスタＴＲC1，ＴＲC2がオン状態とな
り、スイッチング用トランジスタＴＲS1，ＴＲS2はオフ
状態となる。一方、不揮発性メモリの不作動時（待機
時）には、制御用トランジスタＴＲC1，ＴＲC2がオフ状
態となり、スイッチング用トランジスタＴＲ S1，Ｔ
ＲS2、選択用トランジスタＴＲ11，ＴＲ12，ＴＲ21，Ｔ
Ｒ22はオン状態となる。制御用トランジスタＴＲC1，Ｔ
ＲC2は制御用ワード線ＷＬCによって制御され、制御用
ワード線ＷＬCは、ワード線デコーダ／ドライバＷＤに
接続されている。
【０１２７】（実施の形態７）実施の形態７は、本発明
の第３の態様（より具体的には、第３Ｂの態様）に係る
不揮発性メモリに関する。ビット線の延びる方向と平行
な仮想垂直面で実施の形態７の不揮発性メモリを切断し
たときの模式的な一部断面図を図３７に示す。更には、
実施の形態７の不揮発性メモリの概念的な回路図を図３
８〜図４０に示し、図３８の概念的な回路図のより具体
的な回路図を図４１に示し、図４０の概念的な回路図の
より具体的な回路図を図４２に示す。尚、図３８〜図４
０には、２つの不揮発性メモリＭ1，Ｍ2を図示するが、
これらの不揮発性メモリＭ1，Ｍ2の構造は同一であり、
以下においては、不揮発性メモリＭ1に関しての説明を
行う。
【０１２８】実施の形態７の不揮発性メモリＭ1は、共
通の第１の電極（共通ノードＣＮ11，ＣＮ12）を接地す
るためのスイッチング用トランジスタＴＲS11，ＴＲS12
の代わりに、共通の第１の電極（共通ノードＣＮ11，Ｃ
Ｎ12）を接地するための高抵抗素子Ｒ11，Ｒ12を備えて
いる点を除き、実施の形態６の不揮発性メモリと同様の
構造を有しているので、詳細な説明は省略する。高抵抗
素子Ｒ11，Ｒ12は、抵抗値が１×１０6Ω（１ＭΩ）乃
至１×１０12Ω（１ＴΩ）のポリシリコン層から構成さ
れている。尚、高抵抗素子Ｒ11，Ｒ12と、プレート線デ
コーダ／ドライバＰＤに設けられ、プレート線ＰＬmを
接地するためのトランジスタ（図示せず）によって、Ｍ
本のプレート線とＮ個の共通の第１の電極とを短絡する
回路が構成される。
【０１２９】高抵抗素子Ｒ11，Ｒ12は、［工程−１０
０］においてＭＯＳ型トランジスタを製造する際、半導
体基板１０上に形成すればよい。高抵抗素子Ｒ11，Ｒ12
の一端は、選択用トランジスタＴＲ11，ＴＲ12の他方の
ソース／ドレイン領域１４Ｂに接続されている。また、
高抵抗素子Ｒ11，Ｒ12の他端は、接地線１４Ｄに接続さ
れている。
【０１３０】尚、図３８の変形例の概念的な回路図を図
３９に示す。図３９に示す回路図にあっては、第１の選
択用トランジスタＴＲ11，ＴＲ21、第２の選択用トラン
ジスタＴＲ12，ＴＲ22の一方のソース／ドレイン領域
と、ビット線ＢＬ1，ＢＬ2との間に高抵抗素子Ｒ1，
Ｒ2、及び、制御用トランジスタＴＲC1，ＴＲC2が設け
られている。不揮発性メモリの作動時には、制御用トラ
ンジスタＴＲC1，ＴＲC2がオン状態となる。一方、不揮
発性メモリの不作動時（待機時）には、制御用トランジ
スタＴＲC1，ＴＲC2がオフ状態となり、選択用トランジ
スタＴＲ11，ＴＲ12，ＴＲ21，ＴＲ22はオン状態とな
る。制御用トランジスタＴＲC1，ＴＲC2は制御用ワード
線ＷＬCによって制御され、制御用ワード線ＷＬCは、ワ
ード線デコーダ／ドライバＷＤに接続されている。
【０１３１】図３８及び図４１に回路図を示した不揮発
性メモリの作動は、図３２及び図３５に回路図を示した
不揮発性メモリの作動と同様とすることができ、図４０
及び図４２に回路図を示した不揮発性メモリの作動は、
図３４及び図３６に回路図を示した不揮発性メモリの作
動と同様とすることができるので、詳細な説明は省略す
る。
【０１３２】（実施の形態８）実施の形態８は、本発明
の第４の態様（より具体的には、第４Ａの態様）に係る
不揮発性メモリに関する。ビット線の延びる方向と平行
な仮想垂直面で実施の形態８の不揮発性メモリを切断し
たときの模式的な一部断面図を図４３に示す。更には、
実施の形態８の不揮発性メモリの概念的な回路図を図４
４及び図４５に示し、より具体的な回路図を図４６に示
す。尚、図４４及び図４５には、２つの不揮発性メモリ
Ｍ1，Ｍ2を図示するが、これらの不揮発性メモリＭ1，
Ｍ2の構造は同一であり、以下においては、不揮発性メ
モリＭ1に関しての説明を行う。
【０１３３】実施の形態８の不揮発性メモリＭ1は、
（Ａ）Ｎ本（但し、Ｎ≧２であり、実施の形態８におい
ては、Ｎ＝２）のビット線ＢＬ1Nと、（Ｂ）Ｎ個の選択
用トランジスタＴＲ1Nと、（Ｃ）それぞれがＭ個（但
し、Ｍ≧２であり、実施の形態８においては、Ｍ＝４）
のメモリセルＭＣ11M，ＭＣ12Mから構成された、Ｎ個の
メモリユニットＭＵ 1Nと、（Ｄ）Ｍ本のプレート線ＰＬ
M、から成る。
【０１３４】尚、図４４、図４５、図４６、図４８、図
４９、図５０中、ビット線ＢＬ11と、選択用トランジス
タＴＲ11と、メモリセルＭＣ11Mから構成されたメモリ
ユニットＭＵ11を、サブユニットＳＵ11で表し、ビット
線ＢＬ12と、選択用トランジスタＴＲ12と、メモリセル
ＭＣ12Mから構成されたメモリユニットＭＵ12を、サブ
ユニットＳＵ12で表す。
【０１３５】そして、Ｎ個のメモリユニットＭＵ1Nは、
絶縁層（層間絶縁層２６）を介して積層されている。各
メモリセルは、第１の電極と強誘電体層と第２の電極と
から成る。具体的には、第１番目（第１層目と呼ぶ）の
メモリユニットＭＵ11を構成する各メモリセルＭＣ11M
は、第１の電極２１と強誘電体層２２と第２の電極２３
とから成り、第２番目（第２層目と呼ぶ）のメモリユニ
ットＭＵ12を構成する各メモリセルＭＣ12Mは、第１の
電極３１と強誘電体層３２と第２の電極３３とから成
る。更には、各メモリユニットＭＵ1nにおいて、メモリ
セルＭＣ1nmの第１の電極２１，３１は共通である。具
体的には、第１層目のメモリユニットＭＵ 11において、
メモリセルＭＣ11Mの第１の電極２１は共通である。こ
の共通の第１の電極２１を第１の共通ノードＣＮ11と呼
ぶ場合がある。また、第２層目のメモリユニットＭＵ12
において、メモリセルＭＣ12Mの第１の電極３１は共通
である。この共通の第１の電極３１を第２の共通ノード
ＣＮ12と呼ぶ場合がある。更には、第ｎ番目（第ｎ層目
と呼ぶ）（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
ットＭＵ1nにおいて、第ｍ番目（但し、ｍ＝１，２・・
・，Ｍ）のメモリセルの第２の電極２３，３３は、メモ
リユニットＭＵ1n間で共通とされた第ｍ番目のプレート
線ＰＬmに接続されている。実施の形態８においては、
より具体的には、各プレート線は、第２の電極２３，３
３から延在している。
【０１３６】第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）
のメモリユニットＭＵ1nにおける共通の第１の電極は、
第ｎ番目の選択用トランジスタＴＲ1nを介して第ｎ番目
のビット線ＢＬ1nに接続されている。具体的には、第ｎ
番目の選択用トランジスタＴＲ1nの一方のソース／ドレ
イン領域１４Ａは接続孔１５を介して第ｎ番目のビット
線ＢＬ1nに接続され、第１番目の選択用トランジスタＴ
Ｒ11の他方のソース／ドレイン領域１４Ｂは、絶縁層１
６に設けられた接続孔１８を介して、第１層目のメモリ
ユニットＭＵ11における共通の第１の電極２１（第１の
共通ノードＣＮ 11）に接続されている。また、第２番目
の選択用トランジスタＴＲ12の他方のソース／ドレイン
領域１４Ｂは、絶縁層１６に設けられた接続孔１８、パ
ッド部２５、及び、層間絶縁層２６に設けられた接続孔
２８を介して、第２層目のメモリユニットＭＵ12におけ
る共通の第１の電極３１（第２の共通ノードＣＮ12）に
接続されている。
【０１３７】ビット線ＢＬ1nは、センスアンプＳＡに接
続されている。また、プレート線ＰＬMはプレート線デ
コーダ／ドライバＰＤに接続されている。更には、ワー
ド線ＷＬ1，ＷＬ2（あるいはワード線ＷＬ11，ＷＬ12，
ＷＬ21，ＷＬ22）は、ワード線デコーダ／ドライバＷＤ
に接続されている。ワード線ＷＬ1，ＷＬ2は、図４３の
紙面垂直方向に延びている。また、不揮発性メモリＭ1
を構成するメモリセルＭＣ11mの第２の電極２３は、図
４３の紙面垂直方向に隣接する不揮発性メモリＭ2を構
成するメモリセルＭＣ21mの第２の電極と共通であり、
プレート線ＰＬmを兼ねている。更には、不揮発性メモ
リＭ1を構成するメモリセルＭＣ12mの第２の電極３３
は、図４３の紙面垂直方向に隣接する不揮発性メモリＭ
2を構成するメモリセルＭＣ22mの第２の電極と共通であ
り、プレート線ＰＬmを兼ねている。これらのプレート
線ＰＬmは、図示しない領域において接続されている。
また、ワード線ＷＬ1は、不揮発性メモリＭ1を構成する
選択用トランジスタＴＲ11と、図４３の紙面垂直方向に
隣接する不揮発性メモリＭ2を構成する選択用トランジ
スタＴＲ21とで共通である。更には、ワード線ＷＬ
2は、不揮発性メモリＭ1を構成する選択用トランジスタ
ＴＲ12と、図４３の紙面垂直方向に隣接する不揮発性メ
モリＭ2を構成する選択用トランジスタＴＲ22とで共通
である。
【０１３８】そして、Ｍ本のプレート線とＮ個の共通の
第１の電極（第１の共通ノードＣＮ 11、第２の共通ノー
ドＣＮ12）とを短絡する回路を備えている。あるいは
又、各共通の第１の電極（第１の共通ノードＣＮ1、第
２の共通ノードＣＮ12）を接地するためのスイッチング
用トランジスタＴＲS11，ＴＲS12を備えている。尚、短
絡回路は、具体的には、スイッチング用トランジスタＴ
ＲS11，ＴＲS12と、プレート線デコーダ／ドライバＰＤ
に設けられ、プレート線ＰＬmを接地するためのトラン
ジスタ（図示せず）から構成されている。スイッチング
用トランジスタＴＲS11，ＴＲS12の作動を制御するワー
ド線ＷＬSは、ワード線デコーダ／ドライバＷＤに接続
されている。また、スイッチング用トランジスタＴＲ
S11の一方のソース／ドレイン領域は、第１の選択用ト
ランジスタＴＲ11の他方のソース／ドレイン領域１４Ｂ
と共通であり、スイッチング用トランジスタＴＲS12の
一方のソース／ドレイン領域は、第２の選択用トランジ
スタＴＲ12の他方のソース／ドレイン領域１４Ｂと共通
である。更には、スイッチング用トランジスタＴ
ＲS11，ＴＲS12の他方のソース／ドレイン領域１４Ｃ
は、接地線（図示せず）に接続されている。
【０１３９】図４４及び図４６に回路図を示す不揮発性
メモリＭ1，Ｍ2においては、不揮発性メモリＭ1，Ｍ2を
構成する選択用トランジスタＴＲ11，ＴＲ21は同じワー
ド線ＷＬ1に接続され、選択用トランジスタＴＲ12，Ｔ
Ｒ22は同じワード線ＷＬ2に接続されている。そして、
対となったメモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２、
及び、ｍ＝１，２・・・，Ｍ）に相補的なデータが記憶
される。例えば、メモリセルＭＣ11m，ＭＣ21m（ここ
で、ｍは１，２，３，４のいずれか）に記憶されたデー
タを読み出す場合、ワード線ＷＬ1を選択し、プレート
線ＰＬj（ｍ≠ｊ）には、例えば（１／２）Ｖccの電圧
を印加した状態で、プレート線ＰＬmを駆動する。これ
によって、相補的なデータが、対となったメモリセルＭ
Ｃ11m，ＭＣ21mから選択用トランジスタＴＲ11，ＴＲ21
を介して対となったビット線ＢＬ11，ＢＬ21に電圧（ビ
ット線電位）として現れる。そして、かかる対となった
ビット線ＢＬ11，ＢＬ21の電圧（ビット線電位）を、セ
ンスアンプＳＡで検出する。
【０１４０】不揮発性メモリＭ1，Ｍ2を構成する選択用
トランジスタＴＲ11，ＴＲ12，ＴＲ 21，ＴＲ22を、それ
ぞれ、異なるワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22
に接続し、メモリセルＭＣ1nm，ＭＣ2nmを独立して制御
し、対となったビット線ＢＬ 11，ＢＬ21、あるいは、対
となったビット線ＢＬ12，ＢＬ22の一方に参照電圧を印
加することによって、メモリセルＭＣ1nm，ＭＣ2nmのそ
れぞれからデータを読み出すこともできる。このような
構成を採用する場合の回路図は、図４５及び図４６を参
照のこと。尚、選択用トランジスタＴＲ11，ＴＲ21を同
時に駆動し、選択用トランジスタＴＲ12，ＴＲ22を同時
に駆動すれば、図４４に示した回路と等価となる。
【０１４１】このように、各メモリセルＭＣ1nm，ＭＣ
2nm（ｎ＝１，２であり、ｍ＝１，２，３，４）のそれ
ぞれに１ビットがデータとして記憶され（図４５参
照）、あるいは又、対となったメモリセルＭＣ1nm，Ｍ
Ｃ2nmに相補的なデータが１ビットとして記憶される
（図４４参照）。実際の不揮発性メモリにおいては、こ
の８ビットあるいは４ビットを記憶するメモリユニット
の集合がアクセス単位ユニットとしてアレイ状に配設さ
れている。そして、選択用トランジスタのワード線ＷＬ
1，ＷＬ2（あるいは、ワード線ＷＬ11，ＷＬ12，Ｗ
Ｌ21，ＷＬ22）、プレート線ＰＬMが共有された複数の
アクセス単位ユニット（メモリブロック）に対して、一
括して、データの書き込み、あるいは、データの読み出
し及び再書き込みを行う。即ち、メモリブロックにおい
ては、全ての不揮発性メモリが一括して、順次、作動状
態となり、あるいは又、一括して不作動（待機）状態と
なる。
【０１４２】Ｍの値は４に限定されない。Ｍの値は、Ｍ
≧２を満足すればよく、実際的なＭの値として、例え
ば、２のべき数（２，４，８，１６・・・）を挙げるこ
とができる。また、Ｎの値は、Ｎ≧２を満足すればよ
く、実際的なＮの値として、例えば、２のべき数（２，
４，８・・・）を挙げることができる。
【０１４３】（実施の形態９）実施の形態９は、本発明
の第４の態様（より具体的には、第４Ｂの態様）に係る
不揮発性メモリに関する。ビット線の延びる方向と平行
な仮想垂直面で実施の形態９の不揮発性メモリを切断し
たときの模式的な一部断面図を図４７に示す。更には、
実施の形態９の不揮発性メモリの概念的な回路図を図４
８及び図４９に示し、より具体的な回路図を図５０に示
す。尚、図４８及び図４９には、２つの不揮発性メモリ
Ｍ1，Ｍ2を図示するが、これらの不揮発性メモリＭ1，
Ｍ2の構造は同一であり、以下においては、不揮発性メ
モリＭ1に関しての説明を行う。
【０１４４】実施の形態９の不揮発性メモリＭ1は、共
通の第１の電極（共通ノードＣＮ11，ＣＮ12）を接地す
るためのスイッチング用トランジスタＴＲS11，ＴＲS12
の代わりに、共通の第１の電極（共通ノードＣＮ11，Ｃ
Ｎ12）を接地するための高抵抗素子Ｒ11，Ｒ12を備えて
いる点を除き、実施の形態８の不揮発性メモリと同様の
構造を有しているので、詳細な説明は省略する。高抵抗
素子Ｒ11，Ｒ12は、抵抗値が１×１０6Ω（１ＭΩ）乃
至１×１０12Ω（１ＴΩ）のポリシリコン層から構成さ
れている。尚、高抵抗素子Ｒ11，Ｒ12と、プレート線デ
コーダ／ドライバＰＤに設けられ、プレート線ＰＬmを
接地するためのトランジスタ（図示せず）によって、Ｍ
本のプレート線とＮ個の共通の第１の電極とを短絡する
回路が構成される。
【０１４５】高抵抗素子Ｒ11，Ｒ12は、［工程−１０
０］においてＭＯＳ型トランジスタを製造する際、半導
体基板１０上に形成すればよい。高抵抗素子Ｒ11，Ｒ12
の一端は、選択用トランジスタＴＲ11，ＴＲ12の他方の
ソース／ドレイン領域１４Ｂに接続されている。また、
高抵抗素子Ｒ11，Ｒ12の他端は、接地線１４Ｄに接続さ
れている。
【０１４６】図４８及び図４９に回路図を示した不揮発
性メモリの作動は、図４４及び図４５に回路図を示した
不揮発性メモリの作動と同様とすることができるので、
詳細な説明は省略する。
【０１４７】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性メモリの構
造、使用した材料、各種の形成条件、回路構成、駆動方
法等は例示であり、適宜変更することができる。スイッ
チング用トランジスタや高抵抗素子は、選択用トランジ
スタと並置して設ける必要はない。例えば、共通ノード
からプレート線デコーダ／ドライバＰＤまで延びる配線
を形成し、プレート線デコーダ／ドライバＰＤ内にこの
配線の端部と接続されたスイッチング用トランジスタや
高抵抗素子を設けてもよいし、共通ノードからワード線
デコーダ／ドライバＷＤまで延びる配線を形成し、ワー
ド線デコーダ／ドライバＷＤ内にこの配線の端部と接続
されたスイッチング用トランジスタや高抵抗素子を設け
てもよい。また、強誘電体層は絶縁体であるが、例え
ば、強誘電体層の一部分にイオン注入を施してこの一部
分の結晶性を変化させて高抵抗体とすることによって、
プレート線と共通の第１の電極とを短絡する回路をこの
一部分から構成することもできる。この場合の高抵抗体
の抵抗値は、１×１０6Ω乃至１×１０12Ωであること
が好ましい。
【０１４８】一般に、単位ユニットの駆動用の信号線の
合計本数をＡ本、その内のワード線本数をＢ本、プレー
ト線の本数をＣ本とすると、Ａ＝Ｂ＋Ｃである。ここ
で、合計本数Ａを一定とした場合、単位ユニットの総ア
ドレス数（＝Ｂ×Ｃ）が最大となるには、Ｂ＝Ｃを満足
すればよい。従って、最も効率良く周辺回路を配置する
ためには、単位ユニットにおけるワード線本数Ｂとプレ
ート線の本数Ｃとを等しくすればよい。また、ロー・ア
ドレスのアクセス単位ユニットにおけるワード線本数
は、例えば、メモリセルの積層段数（Ｎ）に一致し、プ
レート線本数はメモリユニットを構成するメモリセルの
数（Ｍ）に一致するが、これらのワード線本数、プレー
ト線本数が多いほど、実質的な不揮発性メモリの集積度
は向上する。そして、ワード線本数とプレート線本数の
積がアクセス可能なアドレス回数である。ここで、一括
して、且つ、連続したアクセスを前提とすると、その積
から「１」を減じた値がディスターブ回数である。従っ
て、ワード線本数とプレート線本数の積の値は、メモリ
セルのディスターブ耐性、プロセス要因等から決定され
る。ここで、ディスターブとは、非選択のメモリセルを
構成する強誘電体層に対して、分極が反転する方向に、
即ち、保存されていたデータが劣化若しくは破壊される
方向に、電界が加わる現象を指す。
【０１４９】実施の形態６あるいは実施の形態７にて説
明した不揮発性メモリを、図５１に示す構造のように変
形することもできる。尚、回路図を図５２に示す。尚、
図５１、図５２においては、スイッチング用トランジス
タあるいは高抵抗素子の図示を省略した。
【０１５０】この不揮発性メモリは、センスアンプＳＡ
に接続されているビット線ＢＬ1と、ＭＯＳ型ＦＥＴか
ら構成されたＮ個（但し、Ｎ≧２であり、この例におい
てはＮ＝４）の選択用トランジスタＴＲ11，ＴＲ12，Ｔ
Ｒ13，ＴＲ14と、Ｎ個のメモリユニットＭＵ11，Ｍ
Ｕ12，ＭＵ13，ＭＵ14と、プレート線から構成されてい
る。第１層目のメモリユニットＭＵ11は、Ｍ個（但し、
Ｍ≧２であり、この例においてはＭ＝８）のメモリセル
ＭＣ11m（ｍ＝１，２，・・・，８）から構成されてい
る。また、第２層目のメモリユニットＭＵ12も、Ｍ個
（Ｍ＝８）のメモリセルＭＣ12m（ｍ＝１，２・・・，
８）から構成されている。更には、第３層目のメモリユ
ニットＭＵ13も、Ｍ個（Ｍ＝８）のメモリセルＭＣ13m
（ｍ＝１，２・・・，８）から構成され、第４層目のメ
モリユニットＭＵ14も、Ｍ個（Ｍ＝８）のメモリセルＭ
Ｃ14m（ｍ＝１，２・・・，８）から構成されている。
プレート線の数は、Ｍ本（この例においては８本）であ
り、ＰＬm（ｍ＝１，２・・・，８）で表している。選
択用トランジスタＴＲ1nのゲート電極に接続されたワー
ド線ＷＬ1nは、ワード線デコーダ／ドライバＷＤに接続
されている。一方、各プレート線ＰＬmは、プレート線
デコーダ／ドライバＰＤに接続されている。
【０１５１】また、第１層目のメモリユニットＭＵ11を
構成する各メモリセルＭＣ11mは、第１の電極２１Ａと
強誘電体層２２Ａと第２の電極２３とから成り、第２層
目のメモリユニットＭＵ12を構成する各メモリセルＭＣ
12mは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の
電極２３とから成り、第３層目のメモリユニットＭＵ 13
を構成する各メモリセルＭＣ13mは、第１の電極３１Ａ
と強誘電体層３２Ａと第２の電極３３とから成り、第４
層目のメモリユニットＭＵ14を構成する各メモリセルＭ
Ｃ14mは、第１の電極３１Ｂと強誘電体層３２Ｂと第２
の電極３３とから成る。そして、各メモリユニットＭＵ
11，ＭＵ12，ＭＵ13，ＭＵ14において、メモリセルの第
１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂは共通であ
る。この共通の第１の電極２１Ａ，２１Ｂ，３１Ａ，３
１Ｂを、便宜上、共通ノードＣＮ11，ＣＮ12，ＣＮ13，
ＣＮ14と呼ぶ。
【０１５２】ここで、第１層目のメモリユニットＭＵ11
における共通の第１の電極２１Ａ（第１の共通ノードＣ
Ｎ11）は、第１番目の選択用トランジスタＴＲ11を介し
てビット線ＢＬ1に接続されている。また、第２層目の
メモリユニットＭＵ12における共通の第１の電極２１Ｂ
（第２の共通ノードＣＮ12）は、第２番目の選択用トラ
ンジスタＴＲ12を介してビット線ＢＬ1に接続されてい
る。更には、第３層目のメモリユニットＭＵ13における
共通の第１の電極３１Ａ（第３の共通ノードＣＮ13）
は、第３番目の選択用トランジスタＴＲ13を介してビッ
ト線ＢＬ1に接続されている。また、第４層目のメモリ
ユニットＭＵ14における共通の第１の電極３１Ｂ（第４
の共通ノードＣＮ14）は、第４番目の選択用トランジス
タＴＲ14を介してビット線ＢＬ1に接続されている。
【０１５３】また、第１層目のメモリユニットＭＵ11を
構成するメモリセルＭＣ11mと、第２層目のメモリユニ
ットＭＵ12を構成するメモリセルＭＣ12mは、第２の電
極２３を共有しており、この共有された第ｍ番目の第２
の電極２３はプレート線ＰＬ mに接続されている。更に
は、第３層目のメモリユニットＭＵ13を構成するメモリ
セルＭＣ13mと、第４層目のメモリユニットＭＵ14を構
成するメモリセルＭＣ1 4mは、第２の電極３３を共有し
ており、この共有された第ｍ番目の第２の電極３３はプ
レート線ＰＬmに接続されている。具体的には、この共
有された第ｍ番目の第２の電極２３の延在部からプレー
ト線ＰＬmが構成され、この共有された第ｍ番目の第２
の電極３３の延在部からプレート線ＰＬmが構成されて
おり、各プレート線ＰＬmは図示しない領域で接続され
ている。
【０１５４】この不揮発性メモリにおいては、メモリユ
ニットＭＵ11，ＭＵ12とメモリユニットＭＵ13，ＭＵ14
は、絶縁層（層間絶縁層２６）を介して積層されてい
る。メモリユニットＭＵ14は絶縁膜３６Ａで被覆されて
いる。また、メモリユニットＭＵ11は、半導体基板１０
の上方に絶縁層１６を介して形成されている。半導体基
板１０には素子分離領域１１が形成されている。また、
選択用トランジスタＴＲ 11，ＴＲ12，ＴＲ13，ＴＲ
14は、ゲート絶縁膜１２、ゲート電極１３、ソース／ド
レイン領域１４Ａ，１４Ｂから構成されている。そし
て、第１の選択用トランジスタＴＲ11、第２の選択用ト
ランジスタＴＲ12、第３の選択用トランジスタＴＲ13、
第４の選択用トランジスタＴＲ14の一方のソース／ドレ
イン領域１４Ａは接続孔（コンタクトホール）１５を介
してビット線ＢＬ1に接続されている。また、第１の選
択用トランジスタＴＲ11の他方のソース／ドレイン領域
１４Ｂは、絶縁層１６に形成された開口部中に設けられ
た接続孔１８を介して第１の共通ノードＣＮ11に接続さ
れている。更には、第２の選択用トランジスタＴＲ12の
他方のソース／ドレイン領域１４Ｂは、接続孔１８を介
して第２の共通ノードＣＮ12に接続されている。また、
第３の選択用トランジスタＴＲ13の他方のソース／ドレ
イン領域１４Ｂは、接続孔１８、パッド部２５、層間絶
縁層２６に形成された開口部中に設けられた接続孔２８
を介して第３の共通ノードＣＮ13に接続されている。更
には、第４の選択用トランジスタＴＲ14の他方のソース
／ドレイン領域１４Ｂは、接続孔１８、パッド部２５、
接続孔２８を介して第４の共通ノードＣＮ14に接続され
ている。
【０１５５】更には、第１の選択用トランジスタＴＲ11
の他方のソース／ドレイン領域１４Ｂは、図示しないス
イッチング用トランジスタの一方のソース／ドレイン領
域と共通であり、第２の選択用トランジスタＴＲ12の他
方のソース／ドレイン領域１４Ｂは、図示しない別のス
イッチング用トランジスタの一方のソース／ドレイン領
域と共通であり、第３の選択用トランジスタＴＲ13の他
方のソース／ドレイン領域１４Ｂは、図示しない更に別
のスイッチング用トランジスタの一方のソース／ドレイ
ン領域と共通であり、第４の選択用トランジスタＴＲ14
の他方のソース／ドレイン領域１４Ｂは、図示しない更
に別のスイッチング用トランジスタの一方のソース／ド
レイン領域と共通である。あるいは又、第１の選択用ト
ランジスタＴＲ11の他方のソース／ドレイン領域１４Ｂ
は、図示しない高抵抗素子の一端に接続され、第２の選
択用トランジスタＴＲ12の他方のソース／ドレイン領域
１４Ｂは、図示しない別の高抵抗素子の一端に接続さ
れ、第３の選択用トランジスタＴＲ13の他方のソース／
ドレイン領域１４Ｂは、図示しない更に別の高抵抗素子
の一端に接続され、第４の選択用トランジスタＴＲ14の
他方のソース／ドレイン領域１４Ｂは、図示しない更に
別の高抵抗素子の一端に接続されている。以上に説明し
た不揮発性メモリの構造は、他の発明の実施の形態にお
ける不揮発性メモリにも適用することができる。
【０１５６】本発明の不揮発性メモリを、所謂ゲインセ
ル型とすることもできる。このような不揮発性メモリの
一例の回路図を図５３に示し、不揮発性メモリを構成す
る各種のトランジスタの模式的なレイアウトを図５４に
示し、不揮発性メモリの模式的な一部断面図を図５５及
び図５６に示す。尚、図５４において、各種のトランジ
スタの領域を点線で囲み、活性領域及び配線を実線で示
し、ゲート電極あるいはワード線を一点鎖線で示した。
また、図５５に示す不揮発性メモリの模式的な一部断面
図は、図５４の線Ａ−Ａに沿った模式的な一部断面図で
あり、図５６に示す不揮発性メモリの模式的な一部断面
図は、図５４の線Ｂ−Ｂに沿った模式的な一部断面図で
ある。
【０１５７】実施の形態１の不揮発性メモリにゲインセ
ル型を適用した場合を、以下に説明する。この不揮発性
メモリは、例えば、ビット線ＢＬと、書込用トランジス
タ（各実施の形態の不揮発性メモリにおける選択用トラ
ンジスタである）ＴＲWと、Ｍ個（但し、Ｍ≧２であ
り、例えば、Ｍ＝８）のメモリセルＭＣMから構成され
たメモリユニットＭＵと、Ｍ本のプレート線ＰＬMから
成る。そして、各メモリセルＭＣmは、第１の電極２１
と強誘電体層２２と第２の電極２３とから成り、メモリ
ユニットＭＵを構成するメモリセルＭＣMの第１の電極
２１は、メモリユニットＭＵにおいて共通であり、この
共通の第１の電極（共通ノードＣＮ）は、書込用トラン
ジスタＴＲWを介してビット線ＢＬに接続され、各メモ
リセルＭＣmを構成する第２の電極２３はプレート線Ｐ
Ｌmに接続されている。メモリセルＭＣMは絶縁膜２６Ａ
によって被覆されている。尚、不揮発性メモリのメモリ
ユニットＭＵを構成するメモリセルの数（Ｍ）は８個に
限定されず、一般には、Ｍ≧２を満足すればよく、２の
べき数（Ｍ＝２，４，８，１６・・・）とすることが好
ましい。
【０１５８】更には、共通の第１の電極の電位変化を検
出し、該検出結果をビット線に電流又は電圧として伝達
する信号検出回路を備えている。言い換えれば、検出用
トランジスタＴＲD、及び、読出用トランジスタＴＲRを
備えている。信号検出回路は、検出用トランジスタＴＲ
D及び読出用トランジスタＴＲRから構成されている。そ
して、検出用トランジスタＴＲDの一端は所定の電位Ｖ
ccを有する配線（例えば、不純物層から構成された電源
線）に接続され、他端は読出用トランジスタＴＲRを介
してビット線ＢＬに接続され、各メモリセルＭＣmに記
憶されたデータの読み出し時、読出用トランジスタＴＲ
Rが導通状態とされ、各メモリセルＭＣmに記憶されたデ
ータに基づき共通の第１の電極（共通ノードＣＮ）に生
じた電位により、検出用トランジスタＴＲDの作動が制
御される。また、スイッチング用トランジスタＴＲ
Sは、共通ノードＣＮに接続され、不揮発性メモリの作
動時、オフ状態とされ、不作動時（待機時）、オン状態
とされる。
【０１５９】具体的には、各種のトランジスタはＭＯＳ
型ＦＥＴから構成されており、書込用トランジスタ（選
択用トランジスタ）ＴＲWの一方のソース／ドレイン領
域は絶縁層１６に形成された接続孔（コンタクトホー
ル）１５を介してビット線ＢＬに接続され、他方のソー
ス／ドレイン領域は、絶縁層１６に形成された開口部中
に設けられた接続孔１８を介して共通の第１の電極（共
通ノードＣＮ）に接続されており、しかも、スイッチン
グ用トランジスタＴＲSの一方のソース／ドレイン領域
と共通である。スイッチング用トランジスタＴＲSの他
方のソース／ドレイン領域は、接地線（図示せず）に接
続されている。また、検出用トランジスタＴＲDの一方
のソース／ドレイン領域は、所定の電位Ｖccを有する配
線に接続され、他方のソース／ドレイン領域は、読出用
トランジスタＴＲRの一方のソース／ドレイン領域に接
続されている。より具体的には、検出用トランジスタＴ
ＲDの他方のソース／ドレイン領域と読出用トランジス
タＴＲRの一方のソース／ドレイン領域とは、１つのソ
ース／ドレイン領域を占めている。更には、読出用トラ
ンジスタＴＲRの他方のソース／ドレイン領域は接続孔
（コンタクトホール）１５を介してビット線ＢＬに接続
され、更に、共通の第１の電極（共通ノードＣＮ、ある
いは、書込用トランジスタＴＲWの他方のソース／ドレ
イン領域）は、開口部中に設けられた接続孔１８Ａ、ワ
ード線ＷＬDを介して検出用トランジスタＴＲDのゲート
電極に接続されている。また、書込用トランジスタＴＲ
Wのゲート電極に接続されたワード線ＷＬW、読出用トラ
ンジスタＴＲRのゲート電極に接続されたワード線Ｗ
ＬR、及び、スイッチング用トランジスタＴＲSのゲート
電極に接続されたワード線ＷＬSは、ワード線デコーダ
／ドライバＷＤに接続されている。一方、各プレート線
ＰＬmは、プレート線デコーダ／ドライバＰＤに接続さ
れている。更には、ビット線ＢＬはセンスアンプＳＡに
接続されている。
【０１６０】この不揮発性メモリの例えばメモリセルＭ
Ｃ1からデータを読み出す場合、スイッチング用トラン
ジスタＴＲSをオフ状態とし、選択プレート線ＰＬ1にＶ
ccを印加する。このとき、選択メモリセルＭＣ1にデー
タ「１」が記憶されていれば、強誘電体層に分極反転が
生じ、蓄積電荷量が増加し、共通ノードＣＮの電位が上
昇する。一方、選択メモリセルＭＣ1にデータ「０」が
記憶されていれば、強誘電体層に分極反転が生ぜず、共
通ノードＣＮの電位は殆ど上昇しない。即ち、共通ノー
ドＣＮは、非選択メモリセルの強誘電体層を介して複数
の非選択プレート線ＰＬjにカップリングされているの
で、共通ノードＣＮの電位は０ボルトに比較的近いレベ
ルに保たれる。このようにして、選択メモリセルＭＣ1
に記憶されたデータに依存して共通ノードＣＮの電位に
変化が生じる。従って、選択メモリセルの強誘電体層に
は、分極反転に十分な電界を与えることができる。そし
て、ビット線ＢＬを浮遊状態とし、読出用トランジスタ
ＴＲRをオン状態とする。
【０１６１】一方、選択メモリセルＭＣ1に記憶された
データに基づき共通の第１の電極（共通ノードＣＮ）に
生じた電位により、検出用トランジスタＴＲDの作動が
制御される。具体的には、選択メモリセルＭＣ1に記憶
されたデータに基づき共通の第１の電極（共通ノードＣ
Ｎ）に高い電位が生じれば、検出用トランジスタＴＲ D
は導通状態となり、検出用トランジスタＴＲDの一方の
ソース／ドレイン領域は所定の電位Ｖccを有する配線に
接続されているので、かかる配線から、検出用トランジ
スタＴＲD及び読出用トランジスタＴＲRを介してビット
線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。
即ち、信号検出回路によって共通の第１の電極（共通ノ
ードＣＮ）の電位変化が検出され、この検出結果がビッ
ト線ＢＬに電圧（電位）として伝達される。ここで、検
出用トランジスタＴＲDの閾値をＶt h、検出用トランジ
スタＴＲDのゲート電極の電位（即ち、共通ノードＣＮ
の電位）をＶgとすれば、ビット線ＢＬの電位は概ね
（Ｖg−Ｖth）となる。尚、検出用トランジスタＴＲDを
ディプレッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖ
thは負の値をとる。これにより、ビット線ＢＬの負荷の
大小に拘わらず、安定したセンス信号量を確保できる。
尚、検出用トランジスタＴＲDをＰＭＯＳＦＥＴから構
成することもできる。
【０１６２】尚、検出用トランジスタの一端が接続され
た配線の所定の電位はＶccに限定されず、例えば、接地
されていてもよい。即ち、検出用トランジスタの一端が
接続された配線の所定の電位を０ボルトとしてもよい。
但し、この場合には、選択メモリセルにおけるデータの
読み出し時に電位（Ｖcc）がビット線に現れた場合、再
書き込み時には、ビット線の電位を０ボルトとし、選択
メモリセルにおけるデータの読み出し時に０ボルトがビ
ット線に現れた場合、再書き込み時には、ビット線の電
位をＶccとする必要がある。そのためには、図５７に例
示するような、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲ
IV-3，ＴＲIV-4から構成された一種のスイッチ回路（反
転回路）をビット線間に配設し、データの読み出し時に
は、トランジスタＴＲIV-2，ＴＲIV-4をオン状態とし，
データの再書き込み時には、トランジスタＴＲIV-1，Ｔ
ＲIV-3をオン状態とすればよい。
【０１６３】以上に説明した例においては、スイッチン
グ用トランジスタＴＲSを設けたが、その代わりに、図
５８に回路図を示すように、高抵抗素子Ｒを設けてもよ
い。また、以上に説明したゲインセル型の不揮発性メモ
リの構造は、他の発明の実施の形態における不揮発性メ
モリにも適用することができる。
【０１６４】また、例えば、図５９に示すように、実施
の形態６あるいは実施の形態７の不揮発性メモリの変形
例として、第１の電極２１’，３１’を上部電極とし、
第２の電極２３’，３３’を下部電極とすることもでき
る。このような構造は、他の発明の実施の形態における
不揮発性メモリにも適用することができる。尚、図５９
には、スイッチング用トランジスタあるいは高抵抗素子
の図示を省略している。
【０１６５】
【発明の効果】本発明においては、プレート線と共通の
第１の電極とを短絡するための回路を備え、あるいは
又、共通の第１の電極を接地するための回路を備えてい
るので、強誘電体型不揮発性半導体メモリの不作動時
（待機時）、共通の第１の電極が浮遊状態になることが
なく、その結果、共通の第１の電極の電位変動を抑制す
ることができる。それ故、緩和（リラクゼーション）と
呼ばれる分極減衰現象が強誘電体層に生じても、メモリ
セルに記憶されたデータが破壊されることを確実に防止
することができる。尚、スイッチング用トランジスタや
高抵抗素子を設けても、面積的なオーバーヘッドは殆ど
無い。更には、スイッチング用トランジスタの形成は選
択用トランジスタ等の形成と同時に行うことができるの
で、強誘電体型不揮発性半導体メモリの製造プロセスの
増加は無く、また、高抵抗素子の形成にあっても、強誘
電体型不揮発性半導体メモリの製造プロセスの増加は僅
かである。
【図面の簡単な説明】
【図１】図１は、発明の実施の形態１の強誘電体型不揮
発性半導体メモリをビット線の延びる方向と平行な仮想
垂直面で切断したときの模式的な一部断面図である。
【図２】図２は、発明の実施の形態１の強誘電体型不揮
発性半導体メモリの概念的な回路図である。
【図３】図３は、図２に示す概念的な回路図のより具体
的な回路図である。
【図４】図４は、発明の実施の形態２の強誘電体型不揮
発性半導体メモリをビット線の延びる方向と平行な仮想
垂直面で切断したときの模式的な一部断面図である。
【図５】図５は、発明の実施の形態２の強誘電体型不揮
発性半導体メモリの概念的な回路図である。
【図６】図６は、図５に示す概念的な回路図のより具体
的な回路図である。
【図７】図７は、発明の実施の形態３の強誘電体型不揮
発性半導体メモリをビット線の延びる方向と平行な仮想
垂直面で切断したときの模式的な一部断面図である。
【図８】図８は、発明の実施の形態３の強誘電体型不揮
発性半導体メモリの概念的な回路図である。
【図９】図９は、図８に示す概念的な回路図のより具体
的な回路図である。
【図１０】図１０は、発明の実施の形態３の強誘電体型
不揮発性半導体メモリの変形をビット線の延びる方向と
平行な仮想垂直面で切断したときの模式的な一部断面図
である。
【図１１】図１１は、発明の実施の形態３の強誘電体型
不揮発性半導体メモリの変形の概念的な回路図である。
【図１２】図１２は、図１１に示す概念的な回路図のよ
り具体的な回路図である。
【図１３】図１３は、発明の実施の形態３の強誘電体型
不揮発性半導体メモリの別の変形をビット線の延びる方
向と平行な仮想垂直面で切断したときの模式的な一部断
面図である。
【図１４】図１４は、発明の実施の形態３の強誘電体型
不揮発性半導体メモリの別の変形の概念的な回路図であ
る。
【図１５】図１５は、発明の実施の形態３の強誘電体型
不揮発性半導体メモリの別の変形の概念的な回路図であ
る。
【図１６】図１６は、図１４に示す概念的な回路図のよ
り具体的な回路図である。
【図１７】図１７は、図１５に示す概念的な回路図のよ
り具体的な回路図である。
【図１８】図１８は、発明の実施の形態３の強誘電体型
不揮発性半導体メモリの更に別の変形をビット線の延び
る方向と平行な仮想垂直面で切断したときの模式的な一
部断面図である。
【図１９】図１９は、発明の実施の形態３の強誘電体型
不揮発性半導体メモリの更に別の変形の概念的な回路図
である。
【図２０】図２０は、発明の実施の形態３の強誘電体型
不揮発性半導体メモリの更に別の変形の概念的な回路図
である。
【図２１】図２１は、図１９に示す概念的な回路図のよ
り具体的な回路図である。
【図２２】図２２は、図２０に示す概念的な回路図のよ
り具体的な回路図である。
【図２３】図２３は、発明の実施の形態４の強誘電体型
不揮発性半導体メモリをビット線の延びる方向と平行な
仮想垂直面で切断したときの模式的な一部断面図であ
る。
【図２４】図２４の（Ａ）及び（Ｂ）は、それぞれ、発
明の実施の形態４の強誘電体型不揮発性半導体メモリの
概念的な回路図である。
【図２５】図２５は、図２４の（Ａ）に示す概念的な回
路図のより具体的な回路図である。
【図２６】図２６は、図２４の（Ｂ）に示す概念的な回
路図のより具体的な回路図である。
【図２７】図２７は、発明の実施の形態５の強誘電体型
不揮発性半導体メモリをビット線の延びる方向と平行な
仮想垂直面で切断したときの模式的な一部断面図であ
る。
【図２８】図２８の（Ａ）及び（Ｂ）は、それぞれ、発
明の実施の形態５の強誘電体型不揮発性半導体メモリの
概念的な回路図である。
【図２９】図２９は、図２８の（Ａ）に示す概念的な回
路図のより具体的な回路図である。
【図３０】図３０は、図２８の（Ｂ）に示す概念的な回
路図のより具体的な回路図である。
【図３１】図３１は、発明の実施の形態６の強誘電体型
不揮発性半導体メモリをビット線の延びる方向と平行な
仮想垂直面で切断したときの模式的な一部断面図であ
る。
【図３２】図３２は、発明の実施の形態６の強誘電体型
不揮発性半導体メモリの概念的な回路図である。
【図３３】図３３は、発明の実施の形態６の強誘電体型
不揮発性半導体メモリの変形例の概念的な回路図であ
る。
【図３４】図３４は、発明の実施の形態６の強誘電体型
不揮発性半導体メモリの別の変形例の概念的な回路図で
ある。
【図３５】図３５は、図３２に示す概念的な回路図のよ
り具体的な回路図である。
【図３６】図３６は、図３４に示す概念的な回路図のよ
り具体的な回路図である。
【図３７】図３７は、発明の実施の形態７の強誘電体型
不揮発性半導体メモリをビット線の延びる方向と平行な
仮想垂直面で切断したときの模式的な一部断面図であ
る。
【図３８】図３８は、発明の実施の形態７の強誘電体型
不揮発性半導体メモリの概念的な回路図である。
【図３９】図３９は、発明の実施の形態７の強誘電体型
不揮発性半導体メモリの変形例の概念的な回路図であ
る。
【図４０】図４０は、発明の実施の形態７の強誘電体型
不揮発性半導体メモリの別の変形例の概念的な回路図で
ある。
【図４１】図４１は、図３８に示す概念的な回路図のよ
り具体的な回路図である。
【図４２】図４２は、図４０に示す概念的な回路図のよ
り具体的な回路図である。
【図４３】図４３は、発明の実施の形態８の強誘電体型
不揮発性半導体メモリをビット線の延びる方向と平行な
仮想垂直面で切断したときの模式的な一部断面図であ
る。
【図４４】図４４は、発明の実施の形態８の強誘電体型
不揮発性半導体メモリの概念的な回路図である。
【図４５】図４５は、発明の実施の形態８の強誘電体型
不揮発性半導体メモリの変形例の概念的な回路図であ
る。
【図４６】図４６は、図４４あるいは図４５に示す概念
的な回路図のより具体的な回路図である。
【図４７】図４７は、発明の実施の形態９の強誘電体型
不揮発性半導体メモリをビット線の延びる方向と平行な
仮想垂直面で切断したときの模式的な一部断面図であ
る。
【図４８】図４８は、発明の実施の形態９の強誘電体型
不揮発性半導体メモリの概念的な回路図である。
【図４９】図４９は、発明の実施の形態８の強誘電体型
不揮発性半導体メモリの変形例の概念的な回路図であ
る。
【図５０】図５０は、図４８あるいは図４９に示す概念
的な回路図のより具体的な回路図である。
【図５１】図５１は、発明の実施の形態６あるいは発明
の実施の形態７にて説明した強誘電体型不揮発性半導体
メモリの変形例を示す模式的な一部断面図である。
【図５２】図５２は、図５１に示す強誘電体型不揮発性
半導体メモリの回路図である。
【図５３】図５３は、ゲインセル型の強誘電体型不揮発
性半導体メモリの回路図である。
【図５４】図５４は、図５３に示した強誘電体型不揮発
性半導体メモリにおけるレイアウト図である。
【図５５】図５５は、図５３に示した強誘電体型不揮発
性半導体メモリの模式的な一部断面図である。
【図５６】図５６は、図５３に示した強誘電体型不揮発
性半導体メモリの、図５５とは異なる断面で見たときの
模式的な一部断面図である。
【図５７】図５７は、検出用トランジスタの一端が接続
された配線の所定の電位を０ボルトとした場合の、ビッ
ト線間に配設された一種のスイッチ回路を示す回路図で
ある。
【図５８】図５８は、ゲインセル型の強誘電体型不揮発
性半導体メモリの変形例の回路図である。
【図５９】図５９は、発明の実施の形態４の強誘電体型
不揮発性半導体メモリの別の変形例の模式的な一部断面
図である。
【図６０】図６０は、強誘電体のＰ−Ｅ（Ｖ）ヒステリ
シスループ図である。
【図６１】図６１は、米国特許第４８７３６６４号に開
示された強誘電体型不揮発性半導体メモリの回路図であ
る。
【図６２】図６２は、特開平９−１２１０３２号公報に
開示された強誘電体型不揮発性半導体メモリの回路図で
ある。
【図６３】図６３の（Ａ）及び（Ｂ）は、それぞれ分極
減衰現象による電荷分布の模式図であり、図６３の
（Ｃ）は、下部電極の電位の変化を模式的に示す図であ
る。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領
域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、
１４Ａ，１４Ｂ，１４Ｃ・・・ソース／ドレイン領域、
１４Ｄ・・・接地線、１５・・・接続孔（コンタクトホ
ール）、１６・・・絶縁層、１７，２７・・・開口部、
１８，２８・・・接続孔、２１，２１Ａ，２１Ｂ，２
１’，３１，３１Ａ，３１Ｂ，３１’・・・第１の電
極、２２，２２Ａ，２２Ｂ，３２，３２Ａ，３２Ｂ・・
・強誘電体層、２３，２３’，３３，３３’・・・第２
の電極、２５・・・パッド部、２６・・・絶縁層（層間
絶縁層）、２６Ａ，３６Ａ・・・絶縁膜、ＴＲ・・・選
択用トランジスタ、ＴＲS・・・スイッチング用トラン
ジスタ、Ｒ・・・高抵抗素子、ＷＬ・・・ワード線、Ｂ
Ｌ・・・ビット線、ＰＬ・・・プレート線、ＷＤ・・・
ワード線デコーダ／ドライバ、ＳＡ・・・センスアン
プ、ＰＤ・・・プレート線デコーダ／ドライバ、ＣＮ・
・・共通ノード、ＴＲW・・・書込用トランジスタ、Ｔ
ＲR・・・読出用トランジスタ、ＴＲD・・・検出用トラ
ンジスタ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
    たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 メモリユニットにおいて、メモリセルの第１の電極は共
    通であり、該共通の第１の電極は、選択用トランジスタ
    を介してビット線に接続され、 メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
    ・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目の
    プレート線に接続されている強誘電体型不揮発性半導体
    メモリであって、 共通の第１の電極を接地するため、若しくは、Ｍ本のプ
    レート線と共通の第１の電極とを短絡するための回路を
    更に備えていることを特徴とする強誘電体型不揮発性半
    導体メモリ。
  2. 【請求項２】前記回路は、スイッチング用トランジスタ
    から成ることを特徴とする請求項１に記載の強誘電体型
    不揮発性半導体メモリ。
  3. 【請求項３】前記回路は、高抵抗素子から成ることを特
    徴とする請求項１に記載の強誘電体型不揮発性半導体メ
    モリ。
  4. 【請求項４】高抵抗素子の抵抗値は１×１０6Ω乃至１
    ×１０12Ωであることを特徴とする請求項３に記載の強
    誘電体型不揮発性半導体メモリ。
  5. 【請求項５】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
    と、 （Ｄ）Ｍ×Ｎ本のプレート線、から成り、 Ｎ個のメモリユニットは、絶縁層を介して積層されてお
    り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、該共通の第１の電極は、選択用トランジス
    タを介してビット線に接続され、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
    Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋
    ｍ］番目のプレート線に接続されている強誘電体型不揮
    発性半導体メモリであって、 共通の第１の電極を接地するため、若しくは、Ｍ×Ｎ本
    のプレート線と共通の第１の電極とを短絡するための回
    路を更に備えていることを特徴とする強誘電体型不揮発
    性半導体メモリ。
  6. 【請求項６】前記回路は、スイッチング用トランジスタ
    から成ることを特徴とする請求項５に記載の強誘電体型
    不揮発性半導体メモリ。
  7. 【請求項７】前記回路は、高抵抗素子から成ることを特
    徴とする請求項５に記載の強誘電体型不揮発性半導体メ
    モリ。
  8. 【請求項８】高抵抗素子の抵抗値は１×１０6Ω乃至１
    ×１０12Ωであることを特徴とする請求項７に記載の強
    誘電体型不揮発性半導体メモリ。
  9. 【請求項９】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介してビット線に接続され、 第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されている強誘電体型不揮発性半導体メモリであ
    って、 共通の第１の電極を接地するため、若しくは、Ｍ本のプ
    レート線と共通の第１の電極とを短絡する回路を更に備
    えていることを特徴とする強誘電体型不揮発性半導体メ
    モリ。
  10. 【請求項１０】前記回路は、スイッチング用トランジス
    タから成ることを特徴とする請求項９に記載の強誘電体
    型不揮発性半導体メモリ。
  11. 【請求項１１】前記回路は、高抵抗素子から成ることを
    特徴とする請求項９に記載の強誘電体型不揮発性半導体
    メモリ。
  12. 【請求項１２】高抵抗素子の抵抗値は１×１０6Ω乃至
    １×１０12Ωであることを特徴とする請求項１１に記載
    の強誘電体型不揮発性半導体メモリ。
  13. 【請求項１３】（Ａ）Ｎ本（但し、Ｎ≧２）のビット線
    と、 （Ｂ）Ｎ個の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介して第ｎ番目のビット線に接続され、 第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されている強誘電体型不揮発性半導体メモリであ
    って、 共通の第１の電極を接地するため、若しくは、Ｍ本のプ
    レート線と共通の第１の電極とを短絡する回路を更に備
    えていることを特徴とする強誘電体型不揮発性半導体メ
    モリ。
  14. 【請求項１４】前記回路は、スイッチング用トランジス
    タから成ることを特徴とする請求項１３に記載の強誘電
    体型不揮発性半導体メモリ。
  15. 【請求項１５】前記回路は、高抵抗素子から成ることを
    特徴とする請求項１３に記載の強誘電体型不揮発性半導
    体メモリ。
  16. 【請求項１６】高抵抗素子の抵抗値は１×１０6Ω乃至
    １×１０12Ωであることを特徴とする請求項１５に記載
    の強誘電体型不揮発性半導体メモリ。
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