JP2003068989A - 強誘電体型不揮発性半導体メモリの製造方法 - Google Patents

強誘電体型不揮発性半導体メモリの製造方法

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JP2003068989A
JP2003068989A JP2001252374A JP2001252374A JP2003068989A JP 2003068989 A JP2003068989 A JP 2003068989A JP 2001252374 A JP2001252374 A JP 2001252374A JP 2001252374 A JP2001252374 A JP 2001252374A JP 2003068989 A JP2003068989 A JP 2003068989A
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electrode
ferroelectric
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Chiharu Isobe
千春 磯辺
Katsuyuki Hironaka
克行 広中
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Sony Corp
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Abstract

(57)【要約】 【課題】メモリセルの縮小化を達成でき、しかも、均一
・均質な強誘電体層を形成することを可能とする強誘電
体型不揮発性半導体メモリの製造方法を提供する。 【解決手段】絶縁層１６，２６上に形成された第１の電
極２１，３１と、少なくとも該第１の電極２１，３１上
に形成され、ビスマス層状構造を有する強誘電体薄膜か
ら成る強誘電体層２２，３２と、該強誘電体層２２，３
２上に形成された第２の電極２３，３３から成るメモリ
セルを有する強誘電体型不揮発性半導体メモリの製造方
法は、（ａ）パターニングされた第１の電極２１，３１
を絶縁層１６，２６上に形成する工程と、（ｂ）ＭＯＣ
ＶＤ法にて絶縁層１６，２６及び第１の電極２１，３１
上に強誘電体薄膜を形成する工程と、（ｃ）パターニン
グされた第２の電極２３，３３を強誘電体層２２，３２
上に形成する工程を具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体型不揮発
性半導体メモリ（所謂ＦＥＲＡＭ）の製造方法に関す
る。
【０００２】
【従来の技術】ビスマス層状構造を有する化合物群は、
高温超伝導酸化物用の材料、あるいは又、強誘電体型不
揮発性半導体メモリ（以下、不揮発性メモリと呼ぶ）用
の材料として、極めて重要な化合物群を成している。
【０００３】不揮発性メモリは、高速アクセスが可能
で、しかも、不揮発性であり、また、小型で低消費電力
であり、更には、衝撃にも強く、例えば、ファイルのス
トレージやレジューム機能を有する各種電子機器、例え
ば、携帯用コンピュータや携帯電話、ゲーム機の主記憶
装置としての利用、あるいは、音声や映像を記録するた
めの記録メディアとしての利用が期待されている。
【０００４】この不揮発性メモリは、強誘電体薄膜の高
速分極反転とその残留分極を利用し、強誘電体層を有す
るキャパシタ部の蓄積電荷量の変化を検出する方式の、
高速書き換えが可能な不揮発性メモリであり、基本的に
は、メモリセル（キャパシタ部）と選択用トランジスタ
（スイッチング用トランジスタ）とから構成されてい
る。メモリセル（キャパシタ部）は、例えば、下部電
極、上部電極、及び、これらの電極間に挟まれた強誘電
体層から構成されている。この不揮発性メモリにおける
データの書き込みや読み出しは、図２３に示す強誘電体
のＰ−Ｅヒステリシスループを応用して行われる。即
ち、強誘電体層に外部電界を加えた後、外部電界を除い
たとき、強誘電体層は自発分極を示す。そして、強誘電
体層の残留分極は、プラス方向の外部電界が印加された
とき＋Ｐr、マイナス方向の外部電界が印加されたとき
−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図２３
の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐr
の状態（図２３の「Ａ」参照）の場合を「１」とする。
【０００５】「１」あるいは「０」の状態を判別するた
めに、強誘電体層に例えばプラス方向の外部電界を印加
する。これによって、強誘電体層の分極は図２３の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態
に変化する。一方、データが「１」であれば、強誘電体
層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の
状態に変化する。データが「０」の場合には、強誘電体
層の分極反転は生じない。一方、データが「１」の場合
には、強誘電体層に分極反転が生じる。その結果、メモ
リセル（キャパシタ部）の蓄積電荷量に差が生じる。選
択された不揮発性メモリの選択用トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を０にすると、データが
「０」のときでも「１」のときでも、強誘電体層の分極
状態は図２３の「Ｄ」の状態となってしまう。即ち、読
み出し時、データ「１」は、一旦、破壊されてしまう。
それ故、データが「１」の場合、マイナス方向の外部電
界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状
態とし、データ「１」を再度書き込む。
【０００６】例えば、強誘電体層をＳｒＢｉ2Ｔａ2Ｏ9
やＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9といったビスマス層状
構造を有する化合物（ビスマス層状化合物と呼ぶ）から
構成すると、従来の強誘電体材料であるチタン酸ジルコ
ン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3］系材料にお
ける短所である書き換えの繰り返しによる残留分極が減
少する現象、所謂、ファティーグ現象を示さないことか
ら、近年、ビスマス層状化合物が注目されている。
【０００７】ところで、ギガビットを越える高集積の不
揮発性メモリを実現するためには、メモリセルの微細化
に対応した強誘電体層の成膜技術、加工技術を確立する
必要があり、また、微細なメモリセルを構成する強誘電
体層におけるグレイン・ドメイン構造に起因する特性ば
らつき等、解決すべき課題が多々ある。
【０００８】
【発明が解決しようとする課題】強誘電体層の形成は、
通常、スピンコート法にて行われている。メモリセルの
製造において、第１の導電材料層を絶縁層上に形成した
後、第１の導電材料層をパターニングして、第１の電極
を形成し、次いで、強誘電体層を構成する強誘電体薄膜
をスピンコート法にて形成する場合、強誘電体薄膜は、
第１の電極上及び絶縁層上に形成される。ところで、強
誘電体材料の結晶成長は下地表面に依存する。それ故、
最終的に得られる強誘電体層が均一・均質にはならない
場合がある。具体的には、第１の電極上では結晶化の進
行が早く、絶縁層上では結晶化の進行が遅いが故に、絶
縁層近傍の第１の電極の部分の上の強誘電体層の部分
は、十分な電気特性を有する結晶グレインとならず、メ
モリセル間の特性ばらつきを引き起こす可能性が高い。
特に、ＳｒＢｉ2Ｔａ2Ｏ9やＳｒＢｉ2（Ｔａ，Ｎｂ）2
Ｏ9は、結晶成長温度が７００〜７５０゜Ｃであるが、
結晶成長温度を低温化すると、このような不均一な結晶
成長となることが判っている。
【０００９】このような問題の発生を回避するために、
第１の導電材料層を絶縁層上に形成した後、強誘電体層
を構成する強誘電体薄膜をスピンコート法にて第１の導
電材料層上に形成し、強誘電体薄膜の結晶化を行った
後、強誘電体薄膜及び第１の導電材料層のパターニング
を順次行えばよい。強誘電体薄膜の下地は、第１の導電
材料層のみであるが故に、上述の問題は生じない。
【００１０】しかしながら、このような方法では、リソ
グラフィ技術におけるマスク位置合わせずれの問題等か
ら、パターニングされた強誘電体薄膜の大きさよりも、
パターニングされた第１の導電材料層の大きさ（即ち、
第１の電極の大きさ）を大きくしなければならない。そ
れ故、メモリセルの縮小化を図り難いといった問題があ
る。
【００１１】従って、本発明の目的は、メモリセルの縮
小化を達成でき、しかも、第１の電極を構成する導電材
料層と絶縁層とが混在した状態にあっても、均一・均質
な強誘電体層を形成することを可能とする強誘電体型不
揮発性半導体メモリの製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の強誘電体型不揮発性半導体メモリの製造方
法は、絶縁層上に形成された第１の電極と、少なくとも
該第１の電極上に形成され、ビスマス層状構造を有する
強誘電体薄膜から成る強誘電体層と、該強誘電体層上に
形成された第２の電極から成るメモリセルを有する強誘
電体型不揮発性半導体メモリの製造方法であって、
（ａ）パターニングされた第１の電極を絶縁層上に形成
する工程と、（ｂ）有機金属化学的気相成長法（ＭＯＣ
ＶＤ法）にて、絶縁層及び第１の電極上に強誘電体薄膜
を形成する工程と、（ｃ）パターニングされた第２の電
極を強誘電体層上に形成する工程、を具備することを特
徴とする。尚、この本発明の強誘電体型不揮発性半導体
メモリの製造方法を、便宜上、本発明の第１の態様に係
る強誘電体型不揮発性半導体メモリの製造方法と呼ぶ。
【００１３】本発明の強誘電体型不揮発性半導体メモリ
の製造方法にあっては、第１の電極が所謂ダマシン構造
を有する構成とすることができる。即ち、前記工程
（ａ）においては、周りを絶縁膜で埋め込まれたパター
ニングされた第１の電極を絶縁層上に形成し、前記工程
（ｂ）においては、有機金属化学的気相成長法にて、絶
縁膜及び第１の電極上に強誘電体薄膜を形成する形態と
することができる。尚、このような形態を、便宜上、本
発明の第２の態様に係る強誘電体型不揮発性半導体メモ
リの製造方法と呼ぶ。ここで、絶縁膜の頂面と、第１の
電極の頂面とは、同一平面内にあってもよいし、絶縁膜
から第１の電極の頂面が突出した状態、あるいは、絶縁
膜から第１の電極の頂面が沈んだ状態であってもよい。
【００１４】本発明の第１の態様若しくは第２の態様に
係る強誘電体型不揮発性半導体メモリの製造方法（以
下、これらを総称して、単に、本発明の製造方法と呼
ぶ）にあっては、有機金属化学的気相成長法（ＭＯＣＶ
Ｄ法）にてビスマス層状構造を有する強誘電体薄膜を形
成するが故に、第１の電極を構成する導電材料層と絶縁
層や絶縁膜とが混在した状態にあっても、均一・均質な
強誘電体層を形成することができる。
【００１５】本発明の製造方法にあっては、強誘電体型
不揮発性半導体メモリは、（Ａ）ビット線と、（Ｂ）選
択用トランジスタと、（Ｃ）Ｍ個（但し、Ｍ≧２）のメ
モリセルから構成されたメモリユニットと、（Ｄ）Ｍ本
のプレート線、から成り、メモリユニットにおいて、メ
モリセルの第１の電極は共通であり、該共通の第１の電
極は、選択用トランジスタを介してビット線に接続さ
れ、メモリユニットにおいて、第ｍ番目（但し、ｍ＝
１，２・・・，Ｍ）のメモリセルの第２の電極は、第ｍ
番目のプレート線に接続されている構成とすることがで
きる。尚、便宜上、このような構成の強誘電体型不揮発
性半導体メモリを第１の構成の不揮発性メモリと呼ぶ。
【００１６】あるいは又、本発明の製造方法にあって
は、強誘電体型不揮発性半導体メモリは、（Ａ）ビット
線と、（Ｂ）選択用トランジスタと、（Ｃ）それぞれが
Ｍ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ
個（但し、Ｎ≧２）のメモリユニットと、（Ｄ）Ｍ×Ｎ
本のプレート線、から成り、Ｎ個のメモリユニットは、
絶縁層を介して積層されており、各メモリユニットにお
いて、メモリセルの第１の電極は共通であり、該共通の
第１の電極は、選択用トランジスタを介してビット線に
接続され、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
・・・，Ｍ）のメモリセルの第２の電極は、第［（ｎ−
１）Ｍ＋ｍ］番目のプレート線に接続されている構成と
することができる。尚、便宜上、このような構成の強誘
電体型不揮発性半導体メモリを第２の構成の不揮発性メ
モリと呼ぶ。
【００１７】あるいは又、本発明の製造方法にあって
は、強誘電体型不揮発性半導体メモリは、（Ａ）ビット
線と、（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジス
タと、（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリ
セルから構成された、Ｎ個のメモリユニットと、（Ｄ）
Ｍ本のプレート線、から成り、Ｎ個のメモリユニット
は、絶縁層を介して積層されており、各メモリユニット
において、メモリセルの第１の電極は共通であり、第ｎ
層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニット
における共通の第１の電極は、第ｎ番目の選択用トラン
ジスタを介してビット線に接続され、第ｎ層目のメモリ
ユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・
・，Ｍ）のメモリセルの第２の電極は、メモリユニット
間で共通とされた第ｍ番目のプレート線に接続されてい
る構成とすることができる。尚、便宜上、このような構
成の強誘電体型不揮発性半導体メモリを第３の構成の不
揮発性メモリと呼ぶ。
【００１８】あるいは又、本発明の製造方法にあって
は、強誘電体型不揮発性半導体メモリは、（Ａ）Ｎ本
（但し、Ｎ≧２）のビット線と、（Ｂ）Ｎ個の選択用ト
ランジスタと、（Ｃ）それぞれがＭ個（但し、Ｍ≧２）
のメモリセルから構成された、Ｎ個のメモリユニット
と、（Ｄ）Ｍ本のプレート線、から成り、Ｎ個のメモリ
ユニットは、絶縁層を介して積層されており、各メモリ
ユニットにおいて、メモリセルの第１の電極は共通であ
り、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリ
ユニットにおける共通の第１の電極は、第ｎ番目の選択
用トランジスタを介して第ｎ番目のビット線に接続さ
れ、第ｎ層目のメモリユニットにおいて、第ｍ番目（但
し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極
は、メモリユニット間で共通とされた第ｍ番目のプレー
ト線に接続されている構成とすることができる。尚、便
宜上、このような構成の強誘電体型不揮発性半導体メモ
リを第４の構成の不揮発性メモリと呼ぶ。
【００１９】第１の構成〜第４の構成に係る不揮発性メ
モリにおいては複数のメモリセルに１つの選択用トラン
ジスタを共有させ、しかも、第２の構成〜第４の構成に
係る不揮発性メモリにおいてはメモリユニットを三次元
積層構造とすることにより、半導体基板表面を占有する
トランジスタの数に制約されることが無くなり、従来の
強誘電体型不揮発性半導体メモリに比べて飛躍的に記憶
容量を増大させることができ、ビット記憶単位の実効占
有面積を大幅に縮小することが可能となる。尚、ロー方
向のアドレス選択は選択用トランジスタとプレート線と
によって構成された二次元マトリクスにて行う。例え
ば、８個の選択用トランジスタとプレート線８本とでロ
ー・アドレスの選択単位を構成すれば、１６個のデコー
ダ／ドライバ回路で、例えば、６４ビットのメモリセル
を選択することができる。従って、強誘電体型不揮発性
半導体メモリの集積度が従来と同等でも、記憶容量は４
倍とすることができる。また、アドレス選択における周
辺回路や駆動配線数を削減することができる。
【００２０】第１の構成〜第４の構成に係る不揮発性メ
モリにおいては、Ｍ≧２を満足すればよく、実際的なＭ
の値として、例えば、２のべき数（２，４，８，１６・
・・）を挙げることができる。また、第２の構成〜第４
の構成に係る不揮発性メモリにおいては、Ｎ≧２を満足
すればよく、実際的なＮの値として、例えば、２のべき
数（２，４，８・・・）を挙げることができる。
【００２１】第１の電極が共通である構造として、具体
的には、ストライプ状の第１の電極を形成し、かかるス
トライプ状の第１の電極の全面を覆うように強誘電体層
を形成する構成を挙げることができる。尚、このような
構造においては、第１の電極と強誘電体層と第２の電極
の重複領域がメモリセルに相当する。第１の電極が共通
である構造として、その他、第１の電極の所定の領域及
びその近傍の絶縁層上に、それぞれの強誘電体層が形成
され、強誘電体層上に第２の電極が形成された構造を挙
げることができるが、これらの構成に限定するものでは
ない。強誘電体層を得るために、強誘電体薄膜をパター
ニングしてもよいし、パターニングしなくともよい。ま
た、プレート線は、第２の電極から延在している構成と
することもできるし、第２の電極とは別途に形成され、
第２の電極と接続された構成とすることもできる。後者
の場合、プレート線を構成する配線材料として、例えば
アルミニウムやアルミニウム系合金を例示することがで
きる。
【００２２】第１の構成〜第４の構成に係る不揮発性メ
モリを含む本発明の製造方法にあっては、強誘電体層
は、ＳｒＢｉ2Ｔａ2Ｏ9から成り、少なくとも、有機金
属化学的気相成長法（ＭＯＣＶＤ法）にて強誘電体薄膜
を形成する際のＳｒ及びＴａのソース原料として、Ｓｒ
［Ｔａ（ＯＲ）6］2（但し、Ｒはアルキル基）を用いる
ことができる。より具体的には、例えば、Ｓｒ［Ｔａ
（ＯＣ2Ｈ5）6］2、Ｓｒ［Ｔａ（ＯＣ2Ｈ5）5（ＯＣ2Ｈ
4ＯＣＨ3）］2、Ｓｒ［Ｔａ（ＯＣ2Ｈ5）5（ＯＣ2Ｈ4Ｎ
（ＣＨ3）2）］2を例示することができる。この場合、
有機金属化学的気相成長法（ＭＯＣＶＤ法）にて強誘電
体薄膜を形成する際のＢｉのソース原料として、更に、
以下の式（１）で示されるトリフェニルビスマス及びそ
の類似化合物、ジピバロイルメタン錯体［Ｂｉ（ＤＰ
Ｍ）3］、Ｂｉ（Ｏ−ｉＰｒ）3、Ｂｉ（Ｏ−ｔＣ4Ｈ9）
3、Ｂｉ（Ｏ−ｔＣ5Ｈ11）3、Ｂｉ（Ｏ−Ｔｏｌ）3を用
いることができ、あるいは又、以下の式（２）、式
（３）、式（４）で示されるビスマス・アルコキシドを
用いることができる。ここで、以下の式におけるＸ1、
Ｘ2、Ｘ 3はアルキル基又はフェニル基を表す。
【００２３】あるいは又、第１の構成〜第４の構成に係
る不揮発性メモリを含む本発明の製造方法にあっては、
強誘電体層は、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9から成
り、少なくとも、有機金属化学的気相成長法（ＭＯＣＶ
Ｄ法）にて強誘電体薄膜を形成する際のＳｒ及びＴａの
ソース原料としてＳｒ［Ｔａ（ＯＲ）6］2を用い、Ｓｒ
及びＮｂのソース原料としてＳｒ［Ｎｂ（ＯＲ）6］
2（但し、Ｒはアルキル基）を用いることができる。よ
り具体的には、例えば、Ｓｒ［Ｔａ（ＯＣ2Ｈ5）6］2、
Ｓｒ［Ｔａ（ＯＣ2Ｈ5）5（ＯＣ2Ｈ4ＯＣＨ3）］2、Ｓ
ｒ［Ｔａ（ＯＣ2Ｈ5）5（ＯＣ2Ｈ4Ｎ（ＣＨ3）2）］2、
Ｓｒ［Ｎｂ（ＯＣ2Ｈ5）6］2、Ｓｒ［Ｎｂ（ＯＣ2Ｈ5）
5（ＯＣ2Ｈ4ＯＣＨ3）］2、Ｓｒ［Ｎｂ（ＯＣ2Ｈ5）
5（ＯＣ2Ｈ4Ｎ（ＣＨ3）2）］2を例示することができ
る。この場合、有機金属化学的気相成長法（ＭＯＣＶＤ
法）にて強誘電体薄膜を形成する際のＢｉのソース原料
として、更に、以下の式（１）で示されるトリフェニル
ビスマス及びその類似化合物、ジピバロイルメタン錯体
［Ｂｉ（ＤＰＭ）3］、Ｂｉ（Ｏ−ｉＰｒ）3、Ｂｉ（Ｏ
−ｔＣ 4Ｈ9）3、Ｂｉ（Ｏ−ｔＣ5Ｈ11）3、Ｂｉ（Ｏ−
Ｔｏｌ）3を用いることができ、あるいは又、以下の式
（２）、式（３）、式（４）で示されるビスマス・アル
コキシドを用いることができる。
【００２４】［化１］
【００２５】［化２］
【００２６】［化３］
【００２７】［化４］
【００２８】尚、酸素と結合した置換基「Ａ」を、比較
的、炭素数の多いアルキル基（例えば、炭素数が３〜
６）とすることで、分子間の重合を防ぐと共に、揮発性
を向上させることが好ましい。あるいは又、酸素と結合
した置換基「Ａ」を、酸素、窒素、あるいはハロゲン元
素（Ｆ、Ｃｌ、Ｉ）を含む構造とすることで、熱安定性
を向上させたり、気化特性を向上させることが可能であ
る。酸素と結合した置換基「Ａ」がアルキル基の場合、
一般にビスマスアルコキシド化合物と呼ばれる。置換基
「Ａ」としては、Ｃ（ＣＨ3）3、ＣＨ2Ｃ（ＣＨ3）3、
ＣＨ（ＣＨ3）2、（ＣＨ2）2Ｃ（ＣＨ3）3、Ｃ（Ｃ
Ｆ3）3、ＣＨ2Ｃ（ＣＦ3）3、ＣＯＣＨ3、ＣＯＣ（ＣＨ
3）3、ＣＯＣＨ2Ｃ（ＣＨ3）3、ＣＯ（Ｃ6Ｈ5）、ＣＯ
ＮＨ2等を例示することができる。
【００２９】Ｓｒ［Ｔａ（ＯＲ）6］2あるいはＳｒ［Ｎ
ｂ（ＯＲ）6］2は、タンタルあるいはニオブのアルコキ
シド化合物から調製することができる。ここで、タンタ
ルのアルコキシド化合物として、Ｔａ（ＯＣ2Ｈ5）5、
Ｔａ（ＯＣＨ3）5、Ｔａ（Ｏ−ｉＣ3Ｈ7）5、Ｔａ（Ｏ
−ｎＣ3Ｈ7）5、Ｔａ（Ｏ−ｉＣ4Ｈ9）5、Ｔａ（Ｏ−ｎ
Ｃ4Ｈ9）5、Ｔａ（Ｏ−ｓｅｃＣ4Ｈ9）5、Ｔａ（Ｏ−ｔ
Ｃ4Ｈ9）5を挙げることができる。また、ニオブのアル
コキシド化合物として、Ｎｂ（ＯＣ2Ｈ5）5、Ｎｂ（Ｏ
ＣＨ3）5、Ｎｂ（Ｏ−ｉＣ3Ｈ7）5、Ｎｂ（Ｏ−ｎＣ3Ｈ
7）5、Ｎｂ（Ｏ−ｉＣ4Ｈ9）5、Ｎｂ（Ｏ−ｎＣ
4Ｈ9）5、Ｎｂ（Ｏ−ｓｅｃＣ4Ｈ9）5、Ｎｂ（Ｏ−ｔＣ
4Ｈ9）5を挙げることができる。
【００３０】本発明において、第１の電極及び第２の電
極は、白金族から選択された少なくとも１種類の金属、
あるいは、その酸化物から構成され、あるいは又、ルテ
ニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐ
ｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金
（Ｐｔ）及びレニウム（Ｒｅ）から成る群から選択され
た少なくとも１種類の金属、あるいは、その酸化物から
構成されていることが望ましく、具体的には、例えば、
Ｉｒ、ＩｒＯ2-X、ＩｒＯ2-X／Ｉｒ、Ｉｒ／Ｉｒ
Ｏ2-X、ＳｒＩｒＯ3、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、
Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ
／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ
／Ｔａの積層構造を例示することができ、あるいは又、
Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯ
の積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。
ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造に
おいては、「／」の前に記載された材料が上層を構成
し、「／」の後ろに記載された材料が下層を構成する。
第１の電極と第２の電極は、同じ材料から構成されてい
てもよいし、同種の材料から構成されていてもよいし、
異種の材料から構成されていてもよい。第１の電極ある
いは第２の電極を形成するためには、第１の電極を構成
する第１の導電材料層あるいは第２の電極を構成する第
２の導電材料層を形成した後の工程において、第１の導
電材料層あるいは第２の導電材料層をパターニングすれ
ばよい。第１の導電材料層あるいは第２の導電材料層の
形成は、例えばスパッタ法、反応性スパッタ法、電子ビ
ーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブ
レーション法といった第１の導電材料層や第２の導電材
料層を構成する材料に適宜適した方法にて行うことがで
きる。また、第１の導電材料層や第２の導電材料層のパ
ターニングは、例えばイオンミーリング法やＲＩＥ法、
化学的機械的研磨法（ＣＭＰ法）にて行うことができ
る。
【００３１】本発明において、絶縁層や絶縁膜を構成す
る材料として、酸化シリコン（ＳｉＯ2）、窒化シリコ
ン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、
ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができ
る。
【００３２】メモリセルの下方の半導体基板に絶縁層を
介して形成された選択用トランジスタ（スイッチング用
トランジスタ）や各種のトランジスタは、例えば、周知
のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することが
できる。ビット線を構成する材料として、不純物がドー
ピングされたポリシリコンや高融点金属材料を挙げるこ
とができる。共通の第１の電極と選択用トランジスタと
の電気的な接続は、共通の第１の電極と選択用トランジ
スタとの間に形成された絶縁層に設けられた接続孔（コ
ンタクトホール）を介して、あるいは又、かかる絶縁層
に設けられた接続孔（コンタクトホール）及び絶縁層上
に形成された配線層を介して行うことができる。
【００３３】第１の構成〜第４の構成に係る不揮発性メ
モリにおいて、実用的には、かかる不揮発性メモリを一
対とし（便宜上、不揮発性メモリ−Ａ、不揮発性メモリ
−Ｂと呼ぶ）、一対の不揮発性メモリを構成するビット
線は、同一のセンスアンプに接続されている構成とする
ことができる。そして、この場合、不揮発性メモリ−Ａ
を構成する選択用トランジスタと、不揮発性メモリ−Ｂ
を構成する選択用トランジスタとは、同一のワード線に
接続されていてもよいし、異なるワード線に接続されて
いてもよい。不揮発性メモリ−Ａ及び不揮発性メモリ−
Ｂの構成及び動方法に依り、不揮発性メモリ−Ａと不揮
発性メモリ−Ｂとを構成するそれぞれのメモリセルに１
ビットを記憶させることもできるし、不揮発性メモリ−
Ａを構成するメモリセルの１つと、このメモリセルと同
じプレート線に接続された不揮発性メモリ−Ｂを構成す
るメモリセルの１つとを対として、これらの対となった
メモリセルに相補的なデータを記憶させることもでき
る。
【００３４】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００３５】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る強誘電体型不揮発性半導体メモリ
（以下、不揮発性メモリと略称する）の製造方法に関す
る。尚、第１の構成及び第２の構成の不揮発性メモリを
製造する。ビット線の延びる方向と平行な仮想垂直面で
実施の形態１の不揮発性メモリを切断したときの模式的
な一部断面図を図１に示す。更には、本発明の第２の構
成に係る不揮発性メモリの概念的な回路図を図２の
（Ａ）及び（Ｂ）に示し、図２の（Ａ）の概念的な回路
図のより具体的な回路図を図３に示し、図２の（Ｂ）の
概念的な回路図のより具体的な回路図を図４に示す。
尚、図３及び図４には、２つの不揮発性メモリＭ1，Ｍ2
を図示するが、これらの不揮発性メモリＭ1，Ｍ2の構造
は同一であり、以下においては、不揮発性メモリＭ1に
関しての説明を行う。
【００３６】実施の形態１の不揮発性メモリは、絶縁層
１６，２６上に形成された第１の電極２１，３１と、少
なくとも該第１の電極２１，３１上（実施の形態１にお
いては、より具体的には、絶縁層１６，２６及び第１の
電極２１，３１上）に形成され、ビスマス層状構造を有
する強誘電体薄膜から成る強誘電体層２２，３２と、強
誘電体層２２，３２上に形成された第２の電極２３，３
３から成るメモリセルＭＣ111〜ＭＣ114，ＭＣ121〜Ｍ
Ｃ124を有する。
【００３７】あるいは又、実施の形態１の不揮発性メモ
リＭ1は、（Ａ）ビット線ＢＬ1と、（Ｂ）選択用トラン
ジスタＴＲ1と、（Ｃ）Ｍ’個（但し、Ｍ’≧２であ
り、実施の形態１においては、Ｍ’＝８）のメモリセル
ＭＣ111〜ＭＣ114，ＭＣ121〜ＭＣ124から構成されたメ
モリユニットＭＵ11，ＭＵ12と、（Ｄ）Ｍ’本のプレー
ト線、から成る。
【００３８】そして、各メモリセルは、第１の電極２
１，３１と強誘電体層２２，３２と第２の電極２３，３
３とから成り、メモリユニットにおいて、メモリセルの
第１の電極２１，３１は共通であり、該共通の第１の電
極２１，３１は、選択用トランジスタＴＲ1を介してビ
ット線ＢＬ1に接続され、メモリユニットにおいて、第
ｍ’番目（但し、ｍ’＝１，２・・・，Ｍ’）のメモリ
セルの第２の電極２３，３３は、第ｍ’番目のプレート
線に接続されている。
【００３９】あるいは又、実施の形態１の不揮発性メモ
リＭ1は、（Ａ）ビット線ＢＬ1と、（Ｂ）選択用トラン
ジスタＴＲ1と、（Ｃ）それぞれがＭ個（但し、Ｍ≧２
であり、実施の形態１においては、Ｍ＝４）のメモリセ
ルＭＣ1NMから構成された、Ｎ個（但し、Ｎ≧２であ
り、実施の形態１においては、Ｎ＝２）のメモリユニッ
トＭＵ1Nと、（Ｄ）Ｍ×Ｎ本のプレート線、から成る。
【００４０】そして、Ｎ個のメモリユニットＭＵ1Nは、
絶縁層（以下、便宜上、層間絶縁層２６と呼ぶ）を介し
て積層されており、各メモリセルは、第１の電極２１，
３１と強誘電体層２２，３２と第２の電極２３，３３と
から成り、各メモリユニットＭＵ1Nにおいて、メモリセ
ルＭＣ1NMの第１の電極は共通であり、該共通の第１の
電極は、選択用トランジスタＴＲ1を介してビット線Ｂ
Ｌ1に接続されている。具体的には、メモリユニットＭ
Ｕ11において、メモリセルＭＣ11Mの第１の電極２１は
共通であり（この共通の第１の電極を第１の共通ノード
ＣＮ11と呼ぶ）、共通の第１の電極２１（第１の共通ノ
ードＣＮ11）は、選択用トランジスタＴＲ 1を介してビ
ット線ＢＬ1に接続されている。また、メモリユニット
ＭＵ12において、メモリセルＭＣ12Mの第１の電極３１
は共通であり（この共通の第１の電極を第２の共通ノー
ドＣＮ12と呼ぶ）、共通の第１の電極３１（第２の共通
ノードＣＮ12）は、選択用トランジスタＴＲ1を介して
ビット線ＢＬ1に接続されている。更には、第ｎ層目
（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵ
1nにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）
のメモリセルＭＣ1nmの第２の電極２３，３３は、第
［（ｎ−１）Ｍ＋ｍ］番目のプレート線ＰＬ(n-1)M+mに
接続されている。尚、このプレート線ＰＬ(n-1)M+mは、
不揮発性メモリＭ2を構成する各メモリセルの第２の電
極２３，３３にも接続されている。実施の形態１におい
ては、より具体的には、各プレート線は、第２の電極２
３，３３から延在している。
【００４１】そして、各メモリセルを構成する強誘電体
層２２，３２は、ＭＯＣＶＤ法によって形成されたＳｒ
Ｂｉ2Ｔａ2Ｏ9強誘電体薄膜から成る。
【００４２】選択用トランジスタＴＲ1の一方のソース
／ドレイン領域１４Ａはビット線ＢＬ1に接続され、選
択用トランジスタＴＲ1の他方のソース／ドレイン領域
１４Ｂは、絶縁層１６に設けられた第１層目の接続孔１
７を介して、第１層目のメモリユニットＭＵ11における
共通の第１の電極２１（第１の共通ノードＣＮ11）に接
続されている。更には、選択用トランジスタＴＲ1の他
方のソース／ドレイン領域１４Ｂは、絶縁層１６に設け
られた第１層目の接続孔１７、及び、層間絶縁層２６に
設けられた第２層目の接続孔２７を介して、第２層目の
メモリユニットＭＵ12における共通の第１の電極３１
（第２の共通ノードＣＮ12）に接続されている。尚、図
中、参照番号３６Ａはパッシベーション層である。
【００４３】ビット線ＢＬ1は、センスアンプＳＡに接
続されている。また、プレート線ＰＬ(n-1)M+mはプレー
ト線デコーダ／ドライバＰＤに接続されている。更に
は、ワード線ＷＬ（あるいはワード線ＷＬ1，ＷＬ2）
は、ワード線デコーダ／ドライバＷＤに接続されてい
る。ワード線ＷＬは、図１の紙面垂直方向に延びてい
る。また、不揮発性メモリＭ1を構成するメモリセルＭ
Ｃ11mの第２の電極２３は、図１の紙面垂直方向に隣接
する不揮発性メモリＭ2を構成するメモリセルＭＣ21mの
第２の電極と共通であり、プレート線ＰＬ(n-1)M+mを兼
ねている。更には、不揮発性メモリＭ1を構成するメモ
リセルＭＣ12mの第２の電極３３は、図１の紙面垂直方
向に隣接する不揮発性メモリＭ2を構成するメモリセル
ＭＣ22mの第２の電極と共通であり、プレート線ＰＬ
(n-1)M+mを兼ねている。また、ワード線ＷＬは、不揮発
性メモリＭ1を構成する選択用トランジスタＴＲ1と、図
１の紙面垂直方向に隣接する不揮発性メモリＭ2を構成
する選択用トランジスタＴＲ2とで共通である。
【００４４】図２の（Ａ）及び図３に回路図を示す不揮
発性メモリＭ1，Ｍ2において、不揮発性メモリＭ1，Ｍ2
を構成する選択用トランジスタＴＲ1，ＴＲ2は同じワー
ド線ＷＬに接続されている。そして、対となったメモリ
セルＭＣ1nm，ＭＣ2nm（ｎ＝１，２・・・，Ｎ、及び、
ｍ＝１，２・・・，Ｍ）に相補的なデータが記憶され
る。例えば、メモリセルＭＣ1nm，ＭＣ2nm（ここで、ｍ
は１，２，３，４のいずれか）に記憶されたデータを読
み出す場合、ワード線ＷＬを選択し、プレート線ＰＬj
（ｍ≠ｊ）には、例えば（１／３）Ｖccの電圧を印加し
た状態で、プレート線ＰＬ(n-1)M+mを駆動する。ここ
で、Ｖccは、例えば、電源電圧である。これによって、
相補的なデータが、対となったメモリセルＭＣ1nm，Ｍ
Ｃ2nmから選択用トランジスタＴＲ1，ＴＲ2を介して対
となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）
として現れる。そして、かかる対となったビット線ＢＬ
1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡ
で検出する。尚、不揮発性メモリＭ1，Ｍ2を構成する選
択用トランジスタＴＲ1，ＴＲ2を、それぞれ、異なるワ
ード線ＷＬ1，ＷＬ2に接続し、メモリセルＭＣ1nm，Ｍ
Ｃ2nmを独立して制御し、対となったビット線ＢＬ1，Ｂ
Ｌ2の一方に参照電圧を印加することによって、メモリ
セルＭＣ1nm，ＭＣ2nmのそれぞれからデータを読み出す
こともできる。このような構成を採用する場合の回路図
は、図２の（Ｂ）及び図４を参照のこと。尚、選択用ト
ランジスタＴＲ1，ＴＲ2を同時に駆動すれば、図２の
（Ａ）及び図３に示した回路と等価となる。このよう
に、各メモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２であ
り、ｍ＝１，２，３，４）のそれぞれに１ビットがデー
タとして記憶され（図２の（Ｂ）及び図４参照）、ある
いは又、対となったメモリセルＭＣ1nm，ＭＣ2nmに相補
的なデータが１ビットとして記憶される（図２の（Ａ）
及び図３参照）。実際の不揮発性メモリにおいては、こ
の１６ビットあるいは８ビットを記憶するメモリユニッ
トの集合がアクセス単位ユニットとしてアレイ状に配設
されている。尚、Ｍの値は４に限定されない。Ｍの値
は、Ｍ≧２を満足すればよく、実際的なＭの値として、
例えば、２のべき数（２，４，８，１６・・・）を挙げ
ることができる。また、Ｎの値は、Ｎ≧２を満足すれば
よく、実際的なＮの値として、例えば、２のべき数
（２，４，８・・・）を挙げることができる。
【００４５】対となった不揮発性メモリにおける一対の
選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、
及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれ
た領域を占めている。従って、仮に、ワード線及びビッ
ト線が最短ピッチで配置されるとすると、対となった不
揮発性メモリにおける一対の選択用トランジスタＴＲ 1
及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、
一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対と
なったメモリセルＭＣ11m，ＭＣ12m，ＭＣ21m，ＭＣ22m
（ｍ＝１，２・・・，Ｍ）で共有するが故に、１ビット
当たりの選択用トランジスタＴＲ1，ＴＲ2の数が少なく
て済み、また、ワード線ＷＬの配置も緩やかなので、不
揮発性メモリの縮小化を図り易い。しかも、周辺回路に
ついても、１本のワード線デコーダ／ドライバＷＤとＭ
本のプレート線デコーダ／ドライバＰＤでＭビットを選
択することができる。従って、このような構成を採用す
ることで、セル面積が８Ｆ2に近いレイアウトを実現可
能であり、ＤＲＡＭ並のチップサイズを実現することが
できる。
【００４６】以下、実施の形態１の不揮発性メモリの製
造方法の概要を説明する。
【００４７】［工程−１００］先ず、不揮発性メモリに
おける選択用トランジスタを構成するトランジスタとし
て機能するＭＯＳ型トランジスタを半導体基板１０に形
成する。そのために、例えばＬＯＣＯＳ構造を有する素
子分離領域１１を公知の方法に基づき形成する。尚、素
子分離領域は、トレンチ構造を有していてもよいし、Ｌ
ＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。そ
の後、半導体基板１０の表面を例えばパイロジェニック
法により酸化し、ゲート絶縁膜１２を形成する。次い
で、不純物がドーピングされたポリシリコン層をＣＶＤ
法にて全面に形成した後、ポリシリコン層をパターニン
グし、ゲート電極１３を形成する。このゲート電極１３
はワード線を兼ねている。尚、ゲート電極１３をポリシ
リコン層から構成する代わりに、ポリサイドや金属シリ
サイドから構成することもできる。次に、半導体基板１
０にイオン注入を行い、ＬＤＤ構造を形成する。その
後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、この
ＳｉＯ2層をエッチバックすることによって、ゲート電
極１３の側面にゲートサイドウオール（図示せず）を形
成する。次いで、半導体基板１０にイオン注入を施した
後、イオン注入された不純物の活性化アニール処理を行
うことによって、ソース／ドレイン領域１４Ａ，１４Ｂ
を形成する。
【００４８】［工程−１１０］次いで、ＳｉＯ2から成
る下層絶縁層をＣＶＤ法にて形成した後、一方のソース
／ドレイン領域１４Ａの上方の下層絶縁層に開口部をＲ
ＩＥ法にて形成する。そして、かかる開口部内を含む下
層絶縁層上に不純物がドーピングされたポリシリコン層
をＣＶＤ法にて形成する。これによって、コンタクトホ
ール１５が形成される。次に、下層絶縁層上のポリシリ
コン層をパターニングすることによって、ビット線ＢＬ
1を形成する。その後、ＢＰＳＧから成る上層絶縁層を
ＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上
層絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜
Ｃ×２０分間、上層絶縁層をリフローさせることが好ま
しい。更には、必要に応じて、例えば化学的機械的研磨
法（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械
的に研磨し、上層絶縁層を平坦化することが望ましい。
尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼
ぶ。
【００４９】［工程−１２０］次に、他方のソース／ド
レイン領域１４Ｂの上方の絶縁層１６に開口部をＲＩＥ
法にて形成した後、かかる開口部内を、不純物をドーピ
ングしたポリシリコンで埋め込み、接続孔（コンタクト
ホール）１７を完成させる。ビット線ＢＬ1は、下層絶
縁層上を、図の左右方向に接続孔１７と接触しないよう
に延びている。
【００５０】尚、接続孔１７は、絶縁層１６に形成され
た開口部内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐ
ｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の
高融点金属や金属シリサイドから成る金属配線材料を埋
め込むことによって形成することもできる。接続孔１７
の頂面は絶縁層１６の表面と略同じ平面に存在している
ことが好ましい。タングステンにて開口部を埋め込み、
接続孔１７を形成する条件を、以下の表１に例示する。
尚、タングステンにて開口部を埋め込む前に、Ｔｉ層及
びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開
口部内を含む絶縁層１６の上に形成することが好まし
い。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オ
ーミックな低コンタクト抵抗を得ること、ブランケット
タングステンＣＶＤ法における半導体基板１０の損傷発
生の防止、タングステンの密着性向上のためである。
【００５１】［表１］ Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し タングステンのＣＶＤ形成条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 形成温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００５２】［工程−１３０］次に、絶縁層１６上に、
窒化チタン（ＴｉＮ）から成る密着層（図示せず）を形
成することが望ましい。そして、密着層上にＩｒから成
る第１の電極（下部電極）２１を構成する第１の導電材
料層を、例えばスパッタ法にて形成し、第１の導電材料
層及び密着層をフォトリソグラフィ技術及びドライエッ
チング技術に基づきパターニングすることによって、ス
トライプ状の第１の電極２１を得ることができる。
【００５３】［工程−１４０］その後、ＳｒＢｉ2Ｔａ2
Ｏ9から成る強誘電体薄膜を絶縁層１６及び第１の電極
２１上に（具体的には、全面に）ＭＯＣＶＤ法にて形成
し、次いで、強誘電体薄膜を所望の形状にパターニング
して、強誘電体層２２を形成する。
【００５４】具体的には、タンタルのアルコキシド化合
物［例えば、Ｔａ（ＯＣ2Ｈ5）5］を用意し、これをア
ルコール、好ましくは無水アルコール中に溶解し、０．
５モル／リットル程度の濃度の溶液を作製する。そし
て、原子組成でＴａ：Ｓｒ＝２：１となるようにＳｒを
秤量してこのアルコール溶液中に分散させ、このアルコ
ール溶液を数日間、還流させることにより、目的の組成
のバイメタリックのアルコキシド化合物のアルコール溶
液を調製する。これらの作業は、好ましくは、乾燥した
窒素若しくはアルゴンガス気流中にて行う。このとき、
次式に化学反応を示すように水素ガスの発生を伴うの
で、水素の除外に留意して製造を行う。
【００５５】［化５］ ２Ｔａ（ＯＣ2Ｈ5）5＋Ｓｒ＋２Ｃ2Ｈ5ＯＨ→ Ｓｒ
［Ｔａ（ＯＣ2Ｈ5）6］2 ＋ Ｈ2 ↑
【００５６】次いで、このアルコール溶液を乾燥空気中
にて１５０゜Ｃ程度でオーブン乾燥することにより固化
させて、バイメタリックのアルコキシド化合物を固体と
して得る。これをＭＯＣＶＤ法におけるＳｒ及びＴａの
ソース原料として用いることができる。
【００５７】こうして得られたバイメタリックソースＳ
ｒ［Ｔａ（ＯＣ2Ｈ5）6］2とＢｉソース原料［例えば、
Ｂｉ（Ｏ−ｔＣ4Ｈ9）3］を用いて、バイメタリックソ
ースとＢｉソース原料との比率が１：２となるように調
整し、ＭＯＣＶＤ法により成膜を行う。バイメタリック
ソースＳｒ［Ｔａ（ＯＣ2Ｈ5）6］2は室温で固体であ
り、ＭＯＣＶＤ用のソース原料としてガス化するために
は、１５０〜２００゜Ｃに加熱しなければならない。一
般に、このような低蒸気圧の物質をガス化させることは
容易ではなく、安定的なガス供給を行ってＭＯＣＶＤ法
に基づき成膜を行うためには、ソース原料ガスの供給方
法を工夫する必要がある。
【００５８】実施の形態１にあっては、ＭＯＣＶＤ法と
して、固体ソース原料を有機溶剤に溶解した状態で、混
合、搬送し、加熱された気化器においてフラッシュ気化
させる液体供給ＭＯＣＶＤ法を採用する。ＭＯＣＶＤ装
置の概念図を図５に示す。このＭＯＣＶＤ装置は、液状
のソース原料の供給を行うための液体供給装置５０，５
１，５２、液体供給装置５０，５１，５２からの液状の
ソース原料を混合する液体混合バルブ５３、液状のソー
ス原料を気化させるための気化器５４、気化したソース
原料と酸化剤（例えば、Ｏ2ガス）とを混合するための
ガスミキサー５５、ＭＯＣＶＤ反応室４０から構成され
ている。気化器５４とガスミキサー５５とを結ぶステン
レス鋼製の配管にはヒーター（図示せず）が取り付けら
れ、配管内を流れる気体ソース原料が凝縮しないように
温度制御される。シャワーヘッド４１（ガス吹き付けノ
ズル）を介して、気体ソース原料は、均一に絶縁層等の
表面に吹き付けられる。その結果、絶縁層１６及び第１
の電極２１上にビスマス層状構造を有する強誘電体薄膜
（ＳｒＢｉ2Ｔａ2Ｏ9から成る）を形成することができ
る。尚、基板ステージ４２にはヒータ（図示せず）が組
み込まれており、半導体基板１０を所望の温度に加熱す
ることができる。ＭＯＣＶＤ反応室４０内は真空ポンプ
４３によって排気される。
【００５９】ＭＯＣＶＤ法による強誘電体層の成膜条件
を、以下の表２に例示する。
【００６０】［表２］ 気化器温度 ：１４０゜Ｃ キャリアガス ：Ａｒ＝２００ｃｍ3 酸化剤 ：酸素ガス＝２００ｃｍ3 バイメタリックソース／Ｂｉソース原料＝４／６の割合 成膜温度 ：４００゜Ｃ ＭＯＣＶＤ反応室圧力：１．３×１０2Ｐａ（１トル）
【００６１】強誘電体薄膜の成膜にあっては、酸化剤と
して使用する酸素ガスの流量、ＭＯＣＶＤ反応室圧力、
成膜温度が、成長する強誘電体薄膜の組成、成長速度、
均一性に大きな影響を与える。ＭＯＣＶＤ反応室圧力を
１．３×１０Ｐａ〜６．７×１０2Ｐａ（０．１トル〜
５トル）、望ましくは、６．７×１０Ｐａ〜６．７×１
０2Ｐａ（０．５トル〜５トル）、成膜温度を３５０゜
Ｃ〜７００゜Ｃとすることが好ましい。表２に示した成
膜温度（４００゜Ｃ）では、アモルファス状のＳｒＢｉ
2Ｔａ2Ｏ9から成る強誘電体薄膜を得ることができる。
一方、成膜温度を６００゜Ｃ以上とした場合、ＳｒＢｉ
2Ｔａ2Ｏ9結晶から成る強誘電体薄膜を得ることができ
る。強誘電体薄膜を形成した後、例えば、７００゜Ｃ、
１気圧、１時間の結晶化促進アニールを行うことが望ま
しい。
【００６２】強誘電体薄膜を形成するためのＭＯＣＶＤ
法として、液体供給ＭＯＣＶＤ法の他、ステンレス鋼製
原料容器中に充填したソース原料にキャリアガスを導入
して気化させる所謂バブリング法を採用することもでき
る。この場合、効率的な気化を行うために、原料容器を
前述の気化器の温度あるいはそれ以上の温度、即ち、１
５０゜Ｃ〜２００゜Ｃ程度に加熱することが望ましい。
このようなＭＯＣＶＤ装置の概念図を図６に示す。
【００６３】ＭＯＣＶＤ装置は、ステンレス鋼製の原料
容器６０，６２、ＭＯＣＶＤ反応室４０、原料容器６
０，６２とＭＯＣＶＤ反応室４０を結ぶステンレス鋼製
の配管６４，６５から構成されている。原料容器６０，
６２は、恒温槽６１，６３内に収納され、原料容器６
０，６２内のソース原料を所望の温度に保持できる構造
となっている。配管６４，６５にはヒーター等の加熱手
段（図示せず）が配設され、配管内を流れるソース原料
ガスを所望の温度に保持し得る。ＭＯＣＶＤ反応室４０
内に導入されたソース原料ガスは、シャワーヘッド４１
を介して、基板ステージ４２上に載置された半導体基板
１０に吹き付けられる。これによって、絶縁層１６及び
第１の電極２１上には強誘電体薄膜を成膜することがで
きる。尚、基板ステージ４２にはヒーター（図示せず）
が組み込まれており、半導体基板１０を所望の温度に加
熱可能である。ＭＯＣＶＤ反応室４０内は、真空ポンプ
４３によって排気される。
【００６４】ＭＯＣＶＤ法の実施に際しては、ステンレ
ス鋼製の原料容器６０，６２に充填されたソース原料を
所定の温度に加熱する。この原料容器６０，６２にアル
ゴンガスを導入し、加熱下でソース原料をバブリングす
る。そして、所定の温度に保持した配管６４，６５にソ
ース原料を導入して、ＭＯＣＶＤ反応室４０に送る。
【００６５】強誘電体層の特性を十分に引き出すために
は、各元素の比率、即ち、組成比を厳密に制御すること
が重要である。バイメタリックソースＳｒ［Ｔａ（ＯＣ
2Ｈ5）6］2を使用することによって、Ｓｒ：Ｔａは常に
一定に保たれ、成膜条件によって大きく変動することは
ない。一方、Ｂｉソース原料としてＢｉ（Ｏ−ｔＣ
4Ｈ9）3を用いる場合、強誘電体薄膜中に導入されるＢ
ｉ量は、各種成膜条件により制御することができる。酸
素流量を変えることによって、強誘電体薄膜中のＢｉを
所望量に設定することができる。このとき、Ｓｒ：Ｔａ
の比率はほぼ一定である。
【００６６】このようにして形成されたＳｒＢｉ2Ｔａ2
Ｏ9から成る強誘電体層のＸ線回折分析結果を図７に示
す。ＳｒＢｉ2Ｔａ2Ｏ9に特有な（１１５）面の回折ピ
ークをメインとして、（２００）面、（００６）面等に
基づく回折ピークが、所望の結晶薄膜であることを示し
ている。
【００６７】スピンコート法においては、結晶化の均一
性が、結晶化促進アニール温度に大きく依存しているこ
とが観察されたが、ＭＯＣＶＤ法にて成膜された強誘電
体薄膜にあっては、結晶化促進アニール温度が７００〜
７５０゜Ｃでは、結晶化の均一性が結晶化促進アニール
温度には依存していないことが観察された。
【００６８】［工程−１５０］次に、第２の導電材料層
であるＩｒ層をスパッタ法にて全面に形成した後、フォ
トリソグラフィ技術、ドライエッチング技術に基づき、
Ｉｒ層をパターニングして、強誘電体層２２上に第２の
電極２３を形成し、併せて、第２の電極２３から延びる
プレート線ＰＬを形成する。エッチングによって、強誘
電体層２２にダメージが加わる場合には、ダメージ回復
に必要とされる温度にて、その後、ダメージ回復アニー
ル処理を行えばよい。
【００６９】［工程−１６０］その後、 ・絶縁層（層間絶縁層２６）の形成及び平坦化処理 ・開口部の形成及び接続孔２７の形成 ・第１の電極３１の形成 ・ＳｒＢｉ2Ｔａ2Ｏ9から成る強誘電体層３２のＭＯＣ
ＶＤ法に基づく形成 ・第２の電極３３の形成 ・パッシベーション層３６Ａの形成 を、順次、行う。
【００７０】（実施の形態２）実施の形態２は、実施の
形態１の変形である。実施の形態２においては、強誘電
体層２２，３２をＳｒＢｉ2（Ｔａ0.75，Ｎｂ0.25）2Ｏ
9強誘電体薄膜から構成した。このような組成とするこ
とによって、残留分極Ｐrの値を大きくでき、しかも、
Ｐ−Ｅヒステリシスループの角型性の向上を図ることが
できる。
【００７１】実施の形態２においては、実施の形態１の
［工程−１４０］と同様の工程において、ＳｒＢｉ
2（Ｔａ0.75，Ｎｂ0.25）2Ｏ9から成る強誘電体薄膜を
全面にＭＯＣＶＤ法にて形成し、次いで、強誘電体薄膜
をパターニングして、強誘電体層２２を形成する。
【００７２】具体的には、Ｓｒ［Ｔａ（ＯＣ2Ｈ5）6］2
とＳｒ［Ｎｂ（ＯＣ2Ｈ5）6］2とを、Ｔａ：Ｎｂの組成
比が３：１となるように混合したソース原料を用いて、
液体供給ＭＯＣＶＤ法あるいはバブリング法に基づくＭ
ＯＣＶＤ法にて強誘電体薄膜を成膜する。強誘電体薄膜
の成膜条件は表２に例示したと同様とすればよい。
【００７３】（実施の形態３）実施の形態３は、本発明
の第２の態様に係る不揮発性メモリの製造方法に関す
る。以下、実施の形態３の不揮発性メモリの製造方法を
説明する。
【００７４】［工程−３００］先ず、実施の形態１の
［工程−１００］〜［工程−１２０］と同様の工程を実
行する。
【００７５】［工程−３２０］次に、絶縁層１６上に、
窒化チタン（ＴｉＮ）から成る密着層（図示せず）を形
成することが望ましい。そして、密着層上にＩｒから成
る第１の電極（下部電極）２１を構成する第１の導電材
料層を、例えばスパッタ法にて形成し、第１の導電材料
層及び密着層をフォトリソグラフィ技術及びドライエッ
チング技術に基づきパターニングすることによって、ス
トライプ状の第１の電極２１を得ることができる。
【００７６】［工程−３３０］その後、全面に、ＣＶＤ
法にてＳｉＯ2膜あるいはＳｉＯ2／ＴｉＯ2膜から成る
絶縁膜（図示せず）を形成し、ＣＭＰ法にてこの絶縁膜
を平坦化して、第１の電極２１の間がこの絶縁膜によっ
て埋め込まれた状態（所謂ダマシン構造）を得ることが
できる。ＣＭＰ法においては、アルミナを含むスラリー
を研磨剤として用いればよい。
【００７７】尚、絶縁層１６上に例えばＳｉＮ膜を形成
し、次いで、第１の電極を形成すべき部分のＳｉＮ膜を
選択的に除去した後、ＳｉＮ膜及び露出した絶縁層１６
上に密着層、第１の導電材料層を形成し、その後、ＣＭ
Ｐ法にてＳｉＮ膜上の第１の導電材料層及び密着層を除
去することによって、所謂ダマシン構造を有する第１の
電極を形成することもできる。
【００７８】［工程−３４０］その後、実施の形態１の
［工程−１４０］〜［工程−１５０］と同様の工程を実
行する。
【００７９】更に、その後、 ・絶縁層（層間絶縁層２６）の形成及び平坦化処理 ・開口部の形成及び接続孔２７の形成 ・ダマシン構造を有する第１の電極３１の形成 ・ＳｒＢｉ2Ｔａ2Ｏ9から成る強誘電体層３２のＭＯＣ
ＶＤ法に基づく形成 ・第２の電極３３の形成 ・パッシベーション層３６Ａの形成 を、順次、行う。
【００８０】尚、強誘電体層２２，３２を、実施の形態
２にて説明したと同様に、ＳｒＢｉ 2（Ｔａ0.75，Ｎｂ
0.25）2Ｏ9から構成することもできる。
【００８１】（実施の形態４）実施の形態４は、第１の
構成及び第３の構成に係る不揮発性メモリに関する。ビ
ット線の延びる方向と平行な仮想垂直面で実施の形態４
の不揮発性メモリを切断したときの模式的な一部断面図
を図８に示す。更には、第３の構成に係る不揮発性メモ
リの概念的な回路図を図９の（Ａ）及び（Ｂ）に示し、
図９の（Ａ）の概念的な回路図のより具体的な回路図を
図１０に示し、図９の（Ｂ）の概念的な回路図のより具
体的な回路図を図１１に示す。尚、図１０及び図１１に
は、２つの不揮発性メモリＭ1，Ｍ2を図示するが、これ
らの不揮発性メモリＭ1，Ｍ2の構造は同一であり、以下
においては、不揮発性メモリＭ1に関しての説明を行
う。
【００８２】実施の形態４の不揮発性メモリＭ1は、
（Ａ）ビット線ＢＬ1と、（Ｂ）Ｎ個（但し、Ｎ≧２で
あり、実施の形態４においては、Ｎ＝２）の選択用トラ
ンジスタＴＲ1Nと、（Ｃ）それぞれがＭ個（但し、Ｍ≧
２であり、実施の形態４においては、Ｍ＝４）のメモリ
セルＭＣ1NMから構成された、Ｎ個のメモリユニットＭ
Ｕ1Nと、（Ｄ）Ｍ本のプレート線ＰＬM、から成る。
【００８３】そして、Ｎ個のメモリユニットＭＵ1Nは、
絶縁層（層間絶縁層２６）を介して積層されている。各
メモリセルは、第１の電極と強誘電体層と第２の電極と
から成る。具体的には、第１層目のメモリユニットＭＵ
11を構成する各メモリセルＭＣ11Mは、第１の電極２１
と強誘電体層２２と第２の電極２３とから成り、第２層
目のメモリユニットＭＵ12を構成する各メモリセルＭＣ
12Mは、第１の電極３１と強誘電体層３２と第２の電極
３３とから成る。更には、各メモリユニットＭＵ1nにお
いて、メモリセルＭＣ1nmの第１の電極２１，３１は共
通である。具体的には、第１層目のメモリユニットＭＵ
11において、メモリセルＭＣ11Mの第１の電極２１は共
通である。この共通の第１の電極２１を第１の共通ノー
ドＣＮ11と呼ぶ場合がある。また、第２層目のメモリユ
ニットＭＵ12において、メモリセルＭＣ12Mの第１の電
極３１は共通である。この共通の第１の電極３１を第２
の共通ノードＣＮ12と呼ぶ場合がある。更には、第ｎ層
目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭ
Ｕ1nにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
Ｍ）のメモリセルの第２の電極２３，３３は、メモリユ
ニットＭＵ1n間で共通とされた第ｍ番目のプレート線Ｐ
Ｌmに接続されている。実施の形態４においては、より
具体的には、各プレート線は、第２の電極２３，３３か
ら延在している。
【００８４】そして、各メモリセルを構成する強誘電体
層２２，３２は、ＭＯＣＶＤ法によって形成されたＳｒ
Ｂｉ2Ｔａ2Ｏ9強誘電体薄膜、あるいは、ＳｒＢｉ2（Ｔ
ａ，Ｎｂ）2Ｏ9強誘電体薄膜から成る。
【００８５】第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）
のメモリユニットＭＵ1nにおける共通の第１の電極は、
第ｎ番目の選択用トランジスタＴＲ1nを介してビット線
ＢＬ 1に接続されている。具体的には、各選択用トラン
ジスタＴＲ11，ＴＲ12の一方のソース／ドレイン領域１
４Ａはビット線ＢＬ1に接続され、第１番目の選択用ト
ランジスタＴＲ11の他方のソース／ドレイン領域１４Ｂ
は、絶縁層１６に設けられた第１層目の接続孔１７を介
して、第１層目のメモリユニットＭＵ11における共通の
第１の電極２１（第１の共通ノードＣＮ11）に接続され
ている。また、第２番目の選択用トランジスタＴＲ12の
他方のソース／ドレイン領域１４Ｂは、絶縁層１６に設
けられた第１層目の接続孔１７、パッド部２５、及び、
層間絶縁層２６に設けられた第２層目の接続孔２７を介
して、第２層目のメモリユニットＭＵ12における共通の
第１の電極３１（第２の共通ノードＣＮ12）に接続され
ている。
【００８６】ビット線ＢＬ1は、センスアンプＳＡに接
続されている。また、プレート線ＰＬMはプレート線デ
コーダ／ドライバＰＤに接続されている。更には、ワー
ド線ＷＬ1，ＷＬ2（あるいはワード線ＷＬ11，ＷＬ12，
ＷＬ21，ＷＬ22）は、ワード線デコーダ／ドライバＷＤ
に接続されている。ワード線ＷＬ1，ＷＬ2は、図８の紙
面垂直方向に延びている。また、不揮発性メモリＭ1を
構成するメモリセルＭＣ11mの第２の電極２３は、図８
の紙面垂直方向に隣接する不揮発性メモリＭ2を構成す
るメモリセルＭＣ21mの第２の電極と共通であり、プレ
ート線ＰＬmを兼ねている。更には、不揮発性メモリＭ1
を構成するメモリセルＭＣ12mの第２の電極３３は、図
８の紙面垂直方向に隣接する不揮発性メモリＭ2を構成
するメモリセルＭＣ22mの第２の電極と共通であり、プ
レート線ＰＬmを兼ねている。これらのプレート線ＰＬm
は、図示しない領域において接続されている。また、ワ
ード線ＷＬ1は、不揮発性メモリＭ1を構成する選択用ト
ランジスタＴＲ11と、図８の紙面垂直方向に隣接する不
揮発性メモリＭ2を構成する選択用トランジスタＴＲ21
とで共通である。更には、ワード線ＷＬ2は、不揮発性
メモリＭ1を構成する選択用トランジスタＴＲ12と、図
８の紙面垂直方向に隣接する不揮発性メモリＭ2を構成
する選択用トランジスタＴＲ22とで共通である。
【００８７】図９の（Ａ）及び図１０に回路図を示す不
揮発性メモリＭ1，Ｍ2において、不揮発性メモリＭ1，
Ｍ2を構成する選択用トランジスタＴＲ1n，ＴＲ2nは同
じワード線ＷＬnに接続されている。そして、対となっ
たメモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２、及び、ｍ
＝１，２・・・，Ｍ）に相補的なデータが記憶される。
例えば、メモリセルＭＣ11m，ＭＣ21m（ここで、ｍは
１，２，３，４のいずれか）に記憶されたデータを読み
出す場合、ワード線ＷＬ1を選択し、プレート線ＰＬ
j（ｍ≠ｊ）には、例えば（１／３）Ｖccの電圧を印加
した状態で、プレート線ＰＬmを駆動する。これによっ
て、相補的なデータが、対となったメモリセルＭ
Ｃ11m，ＭＣ21mから選択用トランジスタＴＲ11，ＴＲ21
を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビッ
ト線電位）として現れる。そして、かかる対となったビ
ット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センス
アンプＳＡで検出する。尚、不揮発性メモリＭ1，Ｍ2を
構成する選択用トランジスタＴＲ11，ＴＲ12，ＴＲ21，
ＴＲ22を、それぞれ、異なるワード線ＷＬ11，ＷＬ12，
ＷＬ21，ＷＬ22に接続し、メモリセルＭＣ1nm，ＭＣ2nm
を独立して制御し、対となったビット線ＢＬ1，ＢＬ2の
一方に参照電圧を印加することによって、メモリセルＭ
Ｃ 1nm，ＭＣ2nmのそれぞれからデータを読み出すことも
できる。このような構成を採用する場合の回路図は、図
９の（Ｂ）及び図１１を参照のこと。尚、選択用トラン
ジスタＴＲ11，ＴＲ21を同時に駆動し、選択用トランジ
スタＴＲ12，ＴＲ22を同時に駆動すれば、図９の（Ａ）
及び図１０に示した回路と等価となる。このように、各
メモリセルＭＣ1nm，ＭＣ2nm（ｎ＝１，２であり、ｍ＝
１，２，３，４）のそれぞれに１ビットがデータとして
記憶され（図９の（Ｂ）及び図１１参照）、あるいは
又、対となったメモリセルＭＣ1nm，ＭＣ2nmに相補的な
データが１ビットとして記憶される（図９の（Ａ）及び
図１０参照）。実際の不揮発性メモリにおいては、この
１６ビットあるいは８ビットを記憶するメモリユニット
の集合がアクセス単位ユニットとしてアレイ状に配設さ
れている。尚、Ｍの値は４に限定されない。Ｍの値は、
Ｍ≧２を満足すればよく、実際的なＭの値として、例え
ば、２のべき数（２，４，８，１６・・・）を挙げるこ
とができる。また、Ｎの値は、Ｎ≧２を満足すればよ
く、実際的なＮの値として、例えば、２のべき数（２，
４，８・・・）を挙げることができる。
【００８８】実施の形態４の不揮発性メモリは、実質的
に、実施の形態１、実施の形態２あるいは実施の形態３
にて説明した不揮発性メモリの製造方法によって製造す
ることができるので、詳細な説明は省略する。
【００８９】（実施の形態５）実施の形態５は、第１の
構成及び第４の構成に係る不揮発性メモリに関する。ビ
ット線の延びる方向と平行な仮想垂直面で実施の形態５
の不揮発性メモリを切断したときの模式的な一部断面図
を図１２に示す。更には、第４の態様に係る不揮発性メ
モリの概念的な回路図を図１３の（Ａ）及び（Ｂ）に示
し、具体的な回路図を図１４に示す。尚、図１３の
（Ａ）及び（Ｂ）には、２つの不揮発性メモリＭ1，Ｍ2
を図示するが、これらの不揮発性メモリＭ1，Ｍ2の構造
は同一であり、以下においては、不揮発性メモリＭ1に
関しての説明を行う。
【００９０】実施の形態５の不揮発性メモリＭ1は、
（Ａ）Ｎ本（但し、Ｎ≧２であり、実施の形態５におい
ては、Ｎ＝２）のビット線ＢＬ1Nと、（Ｂ）Ｎ個の選択
用トランジスタＴＲ1Nと、（Ｃ）それぞれがＭ個（但
し、Ｍ≧２であり、実施の形態５においては、Ｍ＝４）
のメモリセルＭＣ1NMから構成された、Ｎ個のメモリユ
ニットＭＵ1Nと、（Ｄ）Ｍ本のプレート線ＰＬM、から
成る。
【００９１】尚、図１３、図１４中、ビット線ＢＬ
11と、選択用トランジスタＴＲ11と、メモリセルＭＣ
11Mから構成されたメモリユニットＭＵ11を、サブユニ
ットＳＵ11で表し、ビット線ＢＬ12と、選択用トランジ
スタＴＲ12と、メモリセルＭＣ12Mから構成されたメモ
リユニットＭＵ12を、サブユニットＳＵ12で表す。
【００９２】そして、Ｎ個のメモリユニットＭＵ1Nは、
絶縁層（層間絶縁層２６）を介して積層されている。各
メモリセルは、第１の電極と強誘電体層と第２の電極と
から成る。具体的には、第１層目のメモリユニットＭＵ
11を構成する各メモリセルＭＣ11Mは、第１の電極２１
と強誘電体層２２と第２の電極２３とから成り、第２層
目のメモリユニットＭＵ12を構成する各メモリセルＭＣ
12Mは、第１の電極３１と強誘電体層３２と第２の電極
３３とから成る。更には、各メモリユニットＭＵ1nにお
いて、メモリセルＭＣ1nmの第１の電極２１，３１は共
通である。具体的には、第１層目のメモリユニットＭＵ
11において、メモリセルＭＣ11Mの第１の電極２１は共
通である。この共通の第１の電極２１を第１の共通ノー
ドＣＮ11と呼ぶ場合がある。また、第２層目のメモリユ
ニットＭＵ12において、メモリセルＭＣ12Mの第１の電
極３１は共通である。この共通の第１の電極３１を第２
の共通ノードＣＮ12と呼ぶ場合がある。更には、第ｎ層
目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭ
Ｕ1nにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
Ｍ）のメモリセルの第２の電極２３，３３は、メモリユ
ニットＭＵ1n間で共通とされた第ｍ番目のプレート線Ｐ
Ｌmに接続されている。実施の形態５においては、より
具体的には、各プレート線は、第２の電極２３，３３か
ら延在している。
【００９３】そして、各メモリセルＭＣ1nmを構成する
強誘電体層２２，３２は、ＭＯＣＶＤ法にて形成された
ＳｒＢｉ2Ｔａ2Ｏ9強誘電体薄膜あるいはＳｒＢｉ2（Ｔ
ａ，Ｎｂ）2Ｏ9強誘電体薄膜から成る。
【００９４】第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）
のメモリユニットＭＵ1nにおける共通の第１の電極は、
第ｎ番目の選択用トランジスタＴＲ1nを介して第ｎ番目
のビット線ＢＬ1nに接続されている。具体的には、第ｎ
番目の選択用トランジスタＴＲ1nの一方のソース／ドレ
イン領域１４Ａは第ｎ番目のビット線ＢＬ1nに接続さ
れ、第１番目の選択用トランジスタＴＲ11の他方のソー
ス／ドレイン領域１４Ｂは、絶縁層１６に設けられた第
１層目の接続孔１７を介して、第１層目のメモリユニッ
トＭＵ11における共通の第１の電極２１（第１の共通ノ
ードＣＮ11）に接続されている。また、第２番目の選択
用トランジスタＴＲ12の他方のソース／ドレイン領域１
４Ｂは、絶縁層１６に設けられた第１層目の接続孔１
７、パッド部２５、及び、層間絶縁層２６に設けられた
第２層目の接続孔２７を介して、第２層目のメモリユニ
ットＭＵ12における共通の第１の電極３１（第２の共通
ノードＣＮ12）に接続されている。
【００９５】ビット線ＢＬ1nは、センスアンプＳＡに接
続されている。また、プレート線ＰＬMはプレート線デ
コーダ／ドライバＰＤに接続されている。更には、ワー
ド線ＷＬ1，ＷＬ2（あるいはワード線ＷＬ11，ＷＬ12，
ＷＬ21，ＷＬ22）は、ワード線デコーダ／ドライバＷＤ
に接続されている。ワード線ＷＬ1，ＷＬ2は、図１２の
紙面垂直方向に延びている。また、不揮発性メモリＭ1
を構成するメモリセルＭＣ11mの第２の電極２３は、図
１２の紙面垂直方向に隣接する不揮発性メモリＭ2を構
成するメモリセルＭＣ21mの第２の電極と共通であり、
プレート線ＰＬmを兼ねている。更には、不揮発性メモ
リＭ1を構成するメモリセルＭＣ12mの第２の電極３３
は、図１２の紙面垂直方向に隣接する不揮発性メモリＭ
2を構成するメモリセルＭＣ22mの第２の電極と共通であ
り、プレート線ＰＬmを兼ねている。これらのプレート
線ＰＬmは、図示しない領域において接続されている。
また、ワード線ＷＬ1は、不揮発性メモリＭ1を構成する
選択用トランジスタＴＲ11と、図１２の紙面垂直方向に
隣接する不揮発性メモリＭ2を構成する選択用トランジ
スタＴＲ21とで共通である。更には、ワード線ＷＬ
2は、不揮発性メモリＭ1を構成する選択用トランジスタ
ＴＲ12と、図１２の紙面垂直方向に隣接する不揮発性メ
モリＭ2を構成する選択用トランジスタＴＲ22とで共通
である。
【００９６】図１３の（Ａ）及び図１４に回路図を示す
不揮発性メモリＭ1，Ｍ2においては、不揮発性メモリＭ
1，Ｍ2を構成する選択用トランジスタＴＲ11，ＴＲ21は
同じワード線ＷＬ1に接続され、選択用トランジスタＴ
Ｒ12，ＴＲ22は同じワード線ＷＬ2に接続されている。
そして、対となったメモリセルＭＣ1nm，ＭＣ2nm（ｎ＝
１，２、及び、ｍ＝１，２・・・，Ｍ）に相補的なデー
タが記憶される。例えば、メモリセルＭＣ11m，ＭＣ21m
（ここで、ｍは１，２，３，４のいずれか）に記憶され
たデータを読み出す場合、ワード線ＷＬ1を選択し、プ
レート線ＰＬj（ｍ≠ｊ）には、例えば（１／３）Ｖcc
の電圧を印加した状態で、プレート線ＰＬ mを駆動す
る。これによって、相補的なデータが、対となったメモ
リセルＭＣ11m，ＭＣ21mから選択用トランジスタＴ
Ｒ11，ＴＲ21を介して対となったビット線ＢＬ11，ＢＬ
21に電圧（ビット線電位）として現れる。そして、かか
る対となったビット線ＢＬ11，ＢＬ21の電圧（ビット線
電位）を、センスアンプＳＡで検出する。尚、不揮発性
メモリＭ1，Ｍ2を構成する選択用トランジスタＴＲ11，
ＴＲ 12，ＴＲ21，ＴＲ22を、それぞれ、異なるワード線
ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22に接続し、メモリセル
ＭＣ1nm，ＭＣ2nmを独立して制御し、対となったビット
線ＢＬ11，ＢＬ21、あるいは、対となったビット線ＢＬ
12，ＢＬ22の一方に参照電圧を印加することによって、
メモリセルＭＣ1nm，ＭＣ2nmのそれぞれからデータを読
み出すこともできる。このような構成を採用する場合の
回路図は、図１３の（Ｂ）及び図１４を参照のこと。
尚、選択用トランジスタＴＲ11，ＴＲ21を同時に駆動
し、選択用トランジスタＴＲ12，ＴＲ22を同時に駆動す
れば、図１３の（Ａ）に示した回路と等価となる。この
ように、各メモリセルＭＣ1nm，ＭＣ2 nm（ｎ＝１，２で
あり、ｍ＝１，２，３，４）のそれぞれに１ビットがデ
ータとして記憶され（図１３の（Ｂ）参照）、あるいは
又、対となったメモリセルＭＣ 1nm，ＭＣ2nmに相補的な
データが１ビットとして記憶される（図１３の（Ａ）参
照）。実際の不揮発性メモリにおいては、この１６ビッ
トあるいは８ビットを記憶するメモリユニットの集合が
アクセス単位ユニットとしてアレイ状に配設されてい
る。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２
を満足すればよく、実際的なＭの値として、例えば、２
のべき数（２，４，８，１６・・・）を挙げることがで
きる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際
的なＮの値として、例えば、２のべき数（２，４，８・
・・）を挙げることができる。
【００９７】あるいは又、図１３の（Ａ）及び図１４に
回路図を示す不揮発性メモリＭ1において、例えば、対
となったメモリセルＭＣ11m，ＭＣ12m（ｍ＝１，２・・
・，Ｍ）に相補的なデータを記憶してもよい。例えば、
メモリセルＭＣ11m，ＭＣ12m（ここで、ｍは１，２，
３，４のいずれか）に記憶されたデータを読み出す場
合、ワード線ＷＬ1，ＷＬ2を選択し、プレート線ＰＬj
（ｍ≠ｊ）には、例えば（１／３）Ｖccの電圧を印加し
た状態で、プレート線ＰＬmを駆動する。これによっ
て、相補的なデータが、対となったメモリセルＭ
Ｃ11m，ＭＣ12mから選択用トランジスタＴＲ11，ＴＲ12
を介して対となったビット線ＢＬ11，ＢＬ12に電圧（ビ
ット線電位）として現れる。そして、かかる対となった
ビット線ＢＬ11，ＢＬ 12の電圧（ビット線電位）を、セ
ンスアンプＳＡで検出する。尚、メモリセルＭＣ11m，
ＭＣ12mを独立して制御し、対となったビット線Ｂ
Ｌ11，ＢＬ12の一方に参照電圧を印加することによっ
て、メモリセルＭＣ11m，ＭＣ12mのそれぞれからデータ
を読み出すこともできる。このような構成を採用する場
合の回路図は、図１３の（Ｂ）及び図１４を参照のこ
と。
【００９８】実施の形態５の不揮発性メモリは、実質的
に、実施の形態１、実施の形態２あるいは実施の形態３
にて説明した不揮発性メモリの製造方法によって製造す
ることができるので、詳細な説明は省略する。
【００９９】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性メモリの構
造、使用した材料、各種の形成条件、回路構成、駆動方
法等は例示であり、適宜変更することができる。
【０１００】一般に、単位ユニットの駆動用の信号線の
合計本数をＡ本、その内のワード線本数をＢ本、プレー
ト線の本数をＣ本とすると、Ａ＝Ｂ＋Ｃである。ここ
で、合計本数Ａを一定とした場合、単位ユニットの総ア
ドレス数（＝Ｂ×Ｃ）が最大となるには、Ｂ＝Ｃを満足
すればよい。従って、最も効率良く周辺回路を配置する
ためには、単位ユニットにおけるワード線本数Ｂとプレ
ート線の本数Ｃとを等しくすればよい。また、ロー・ア
ドレスのアクセス単位ユニットにおけるワード線本数
は、例えば、メモリセルの積層段数（Ｎ）に一致し、プ
レート線本数はメモリユニットを構成するメモリセルの
数（Ｍ）に一致するが、これらのワード線本数、プレー
ト線本数が多いほど、実質的な不揮発性メモリの集積度
は向上する。そして、ワード線本数とプレート線本数の
積がアクセス可能なアドレス回数である。ここで、一括
して、且つ、連続したアクセスを前提とすると、その積
から「１」を減じた値がディスターブ回数である。従っ
て、ワード線本数とプレート線本数の積の値は、メモリ
セルのディスターブ耐性、プロセス要因等から決定され
る。ここで、ディスターブとは、非選択のメモリセルを
構成する強誘電体層に対して、分極が反転する方向に、
即ち、保存されていたデータが劣化若しくは破壊される
方向に、電界が加わる現象を指す。
【０１０１】第３の構成に係る不揮発性メモリを、図１
５に示す構造のように変形することもできる。尚、回路
図を図１６に示す。
【０１０２】この不揮発性メモリは、センスアンプＳＡ
に接続されているビット線ＢＬ1と、ＭＯＳ型ＦＥＴか
ら構成されたＮ個（但し、Ｎ≧２であり、この例におい
てはＮ＝４）の選択用トランジスタＴＲ11，ＴＲ12，Ｔ
Ｒ13，ＴＲ14と、Ｎ個のメモリユニットＭＵ11，Ｍ
Ｕ12，ＭＵ13，ＭＵ14と、プレート線から構成されてい
る。第１層目のメモリユニットＭＵ11は、Ｍ個（但し、
Ｍ≧２であり、この例においてはＭ＝８）のメモリセル
ＭＣ11m（ｍ＝１，２，・・・，８）から構成されてい
る。また、第２層目のメモリユニットＭＵ12も、Ｍ個
（Ｍ＝８）のメモリセルＭＣ12m（ｍ＝１，２・・・，
８）から構成されている。更には、第３層目のメモリユ
ニットＭＵ13も、Ｍ個（Ｍ＝８）のメモリセルＭＣ13m
（ｍ＝１，２・・・，８）から構成され、第４層目のメ
モリユニットＭＵ14も、Ｍ個（Ｍ＝８）のメモリセルＭ
Ｃ14m（ｍ＝１，２・・・，８）から構成されている。
プレート線の数は、Ｍ本（この例においては８本）であ
り、ＰＬm（ｍ＝１，２・・・，８）で表している。選
択用トランジスタＴＲ1nのゲート電極に接続されたワー
ド線ＷＬ1nは、ワード線デコーダ／ドライバＷＤに接続
されている。一方、各プレート線ＰＬmは、プレート線
デコーダ／ドライバＰＤに接続されている。
【０１０３】また、第１層目のメモリユニットＭＵ11を
構成する各メモリセルＭＣ11mは、第１の電極２１Ａと
強誘電体層２２Ａと第２の電極２３とから成り、第２層
目のメモリユニットＭＵ12を構成する各メモリセルＭＣ
12mは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の
電極２３とから成り、第３層目のメモリユニットＭＵ 13
を構成する各メモリセルＭＣ13mは、第１の電極３１Ａ
と強誘電体層３２Ａと第２の電極３３とから成り、第４
層目のメモリユニットＭＵ14を構成する各メモリセルＭ
Ｃ14mは、第１の電極３１Ｂと強誘電体層３２Ｂと第２
の電極３３とから成る。そして、各メモリユニットＭＵ
11，ＭＵ12，ＭＵ13，ＭＵ14において、メモリセルの第
１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂは共通であ
る。この共通の第１の電極２１Ａ，２１Ｂ，３１Ａ，３
１Ｂを、便宜上、共通ノードＣＮ11，ＣＮ12，ＣＮ13，
ＣＮ14と呼ぶ。
【０１０４】ここで、第１層目のメモリユニットＭＵ11
における共通の第１の電極２１Ａ（第１の共通ノードＣ
Ｎ11）は、第１番目の選択用トランジスタＴＲ11を介し
てビット線ＢＬ1に接続されている。また、第２層目の
メモリユニットＭＵ12における共通の第１の電極２１Ｂ
（第２の共通ノードＣＮ12）は、第２番目の選択用トラ
ンジスタＴＲ12を介してビット線ＢＬ1に接続されてい
る。更には、第３層目のメモリユニットＭＵ13における
共通の第１の電極３１Ａ（第３の共通ノードＣＮ13）
は、第３番目の選択用トランジスタＴＲ13を介してビッ
ト線ＢＬ1に接続されている。また、第４層目のメモリ
ユニットＭＵ14における共通の第１の電極３１Ｂ（第４
の共通ノードＣＮ14）は、第４番目の選択用トランジス
タＴＲ14を介してビット線ＢＬ1に接続されている。
【０１０５】また、第１層目のメモリユニットＭＵ11を
構成するメモリセルＭＣ11mと、第２層目のメモリユニ
ットＭＵ12を構成するメモリセルＭＣ12mは、第２の電
極２３を共有しており、この共有された第ｍ番目の第２
の電極２３はプレート線ＰＬ mに接続されている。更に
は、第３層目のメモリユニットＭＵ13を構成するメモリ
セルＭＣ13mと、第４層目のメモリユニットＭＵ14を構
成するメモリセルＭＣ1 4mは、第２の電極３３を共有し
ており、この共有された第ｍ番目の第２の電極３３はプ
レート線ＰＬmに接続されている。具体的には、この共
有された第ｍ番目の第２の電極２３の延在部からプレー
ト線ＰＬmが構成され、この共有された第ｍ番目の第２
の電極３３の延在部からプレート線ＰＬmが構成されて
おり、各プレート線ＰＬmは図示しない領域で接続され
ている。
【０１０６】この不揮発性メモリにおいては、メモリユ
ニットＭＵ11，ＭＵ12とメモリユニットＭＵ13，ＭＵ14
は、絶縁層（層間絶縁層２６）を介して積層されてい
る。メモリユニットＭＵ14はパッシベーション層３６Ａ
で被覆されている。また、メモリユニットＭＵ11は、半
導体基板１０の上方に絶縁層１６を介して形成されてい
る。半導体基板１０には素子分離領域１１が形成されて
いる。また、選択用トランジスタＴＲ11，ＴＲ12，ＴＲ
13，ＴＲ14は、ゲート絶縁膜１２、ゲート電極１３、ソ
ース／ドレイン領域１４Ａ，１４Ｂから構成されてい
る。そして、第１の選択用トランジスタＴＲ11、第２の
選択用トランジスタＴＲ12、第３の選択用トランジスタ
ＴＲ13、第４の選択用トランジスタＴＲ14の一方のソー
ス／ドレイン領域１４Ａはコンタクトホール１５を介し
てビット線ＢＬ1に接続されている。また、第１の選択
用トランジスタＴＲ11の他方のソース／ドレイン領域１
４Ｂは、絶縁層１６に形成された開口部中に設けられた
接続孔１７を介して第１の共通ノードＣＮ11に接続され
ている。更には、第２の選択用トランジスタＴＲ12の他
方のソース／ドレイン領域１４Ｂは、接続孔１７を介し
て第２の共通ノードＣＮ 12に接続されている。また、第
３の選択用トランジスタＴＲ13の他方のソース／ドレイ
ン領域１４Ｂは、接続孔１７、パッド部２５、層間絶縁
層２６に形成された開口部中に設けられた接続孔２７を
介して第３の共通ノードＣＮ13に接続されている。更に
は、第４の選択用トランジスタＴＲ14の他方のソース／
ドレイン領域１４Ｂは、接続孔１７、パッド部２５、接
続孔２７を介して第４の共通ノードＣＮ14に接続されて
いる。
【０１０７】また、第１の構成〜第４の構成に係る不揮
発性メモリを、所謂ゲインセル型とすることもできる。
このような不揮発性メモリの回路図を図１７に示し、不
揮発性メモリを構成する各種のトランジスタの模式的な
レイアウトを図１８に示し、不揮発性メモリの模式的な
一部断面図を図１９及び図２０に示す。尚、図１８にお
いて、各種のトランジスタの領域を点線で囲み、活性領
域及び配線を実線で示し、ゲート電極あるいはワード線
を一点鎖線で示した。また、図１９に示す不揮発性メモ
リの模式的な一部断面図は、図１８の線Ａ−Ａに沿った
模式的な一部断面図であり、図２０に示す不揮発性メモ
リの模式的な一部断面図は、図１８の線Ｂ−Ｂに沿った
模式的な一部断面図である。
【０１０８】第２の構成に係る不揮発性メモリにゲイン
セル型を適用した場合を、以下に説明する。この不揮発
性メモリは、例えば、ビット線ＢＬと、書込用トランジ
スタ（第１の構成〜第４の構成に係る不揮発性メモリに
おける選択用トランジスタである）ＴＲWと、Ｍ個（但
し、Ｍ≧２であり、例えば、Ｍ＝８）のメモリセルＭＣ
Mから構成され、例えば絶縁層（層間絶縁層）を介して
積層されたＮ個のメモリユニットＭＵと、Ｍ本のプレー
ト線ＰＬMから成るメモリユニットＭＵから構成されて
いる。尚、図面においては、第１層目のメモリユニット
のみを図示した。そして、各メモリセルＭＣMは、第１
の電極２１と強誘電体層２２と第２の電極２３とから成
り、メモリユニットＭＵを構成するメモリセルＭＣMの
第１の電極２１は、メモリユニットＭＵにおいて共通で
あり、この共通の第１の電極（共通ノードＣＮ）は、書
込用トランジスタＴＲWを介してビット線ＢＬに接続さ
れ、各メモリセルＭＣmを構成する第２の電極２３はプ
レート線ＰＬmに接続されている。メモリセルＭＣMは層
間絶縁層２６によって被覆されている。尚、不揮発性メ
モリのメモリユニットＭＵを構成するメモリセルの数
（Ｍ）は８個に限定されず、一般には、Ｍ≧２を満足す
ればよく、２のべき数（Ｍ＝２，４，８，１６・・・）
とすることが好ましい。
【０１０９】更には、共通の第１の電極の電位変化を検
出し、該検出結果をビット線に電流又は電圧として伝達
する信号検出回路を備えている。言い換えれば、検出用
トランジスタＴＲS、及び、読出用トランジスタＴＲRを
備えている。信号検出回路は、検出用トランジスタＴＲ
S及び読出用トランジスタＴＲRから構成されている。そ
して、検出用トランジスタＴＲSの一端は所定の電位Ｖ
ccを有する配線（例えば、不純物層から構成された電源
線）に接続され、他端は読出用トランジスタＴＲRを介
してビット線ＢＬに接続され、各メモリセルＭＣmに記
憶されたデータの読み出し時、読出用トランジスタＴＲ
Rが導通状態とされ、各メモリセルＭＣmに記憶されたデ
ータに基づき共通の第１の電極（共通ノードＣＮ）に生
じた電位により、検出用トランジスタＴＲSの動作が制
御される。
【０１１０】具体的には、各種のトランジスタはＭＯＳ
型ＦＥＴから構成されており、書込用トランジスタ（選
択用トランジスタ）ＴＲWの一方のソース／ドレイン領
域は絶縁層１６に形成されたコンタクトホール１５を介
してビット線ＢＬに接続され、他方のソース／ドレイン
領域は、絶縁層１６に形成された開口部中に設けられた
接続孔１７を介して共通の第１の電極（共通ノードＣ
Ｎ）に接続されている。また、検出用トランジスタＴＲ
Sの一方のソース／ドレイン領域は、所定の電位Ｖccを
有する配線に接続され、他方のソース／ドレイン領域
は、読出用トランジスタＴＲRの一方のソース／ドレイ
ン領域に接続されている。より具体的には、検出用トラ
ンジスタＴＲSの他方のソース／ドレイン領域と読出用
トランジスタＴＲRの一方のソース／ドレイン領域と
は、１つのソース／ドレイン領域を占めている。更に
は、読出用トランジスタＴＲRの他方のソース／ドレイ
ン領域はコンタクトホール１５を介してビット線ＢＬに
接続され、更に、共通の第１の電極（共通ノードＣＮ、
あるいは、書込用トランジスタＴＲWの他方のソース／
ドレイン領域）は、開口部中に設けられた接続孔１７
Ａ、ワード線ＷＬSを介して検出用トランジスタＴＲSの
ゲート電極に接続されている。また、書込用トランジス
タＴＲWのゲート電極に接続されたワード線ＷＬW及び読
出用トランジスタＴＲ Rのゲート電極に接続されたワー
ド線ＷＬRは、ワード線デコーダ／ドライバＷＤに接続
されている。一方、各プレート線ＰＬmは、プレート線
デコーダ／ドライバＰＤに接続されている。更には、ビ
ット線ＢＬはセンスアンプＳＡに接続されている。
【０１１１】この不揮発性メモリのメモリセルＭＣ1か
らデータを読み出す場合、選択プレート線ＰＬ1にＶcc
を印加する。このとき、選択メモリセルＭＣ1にデータ
「１」が記憶されていれば、強誘電体層に分極反転が生
じ、蓄積電荷量が増加し、共通ノードＣＮの電位が上昇
する。一方、選択メモリセルＭＣ1にデータ「０」が記
憶されていれば、強誘電体層に分極反転が生ぜず、共通
ノードＣＮの電位は殆ど上昇しない。即ち、共通ノード
ＣＮは、非選択メモリセルの強誘電体層を介して複数の
非選択プレート線ＰＬjにカップリングされているの
で、共通ノードＣＮの電位は０ボルトに比較的近いレベ
ルに保たれる。このようにして、選択メモリセルＭＣ1
に記憶されたデータに依存して共通ノードＣＮの電位に
変化が生じる。従って、選択メモリセルの強誘電体層に
は、分極反転に十分な電界を与えることができる。そし
て、ビット線ＢＬを浮遊状態とし、読出用トランジスタ
ＴＲRをオン状態とする。一方、選択メモリセルＭＣ1に
記憶されたデータに基づき共通の第１の電極（共通ノー
ドＣＮ）に生じた電位により、検出用トランジスタＴＲ
Sの動作が制御される。具体的には、選択メモリセルＭ
Ｃ1に記憶されたデータに基づき共通の第１の電極（共
通ノードＣＮ）に高い電位が生じれば、検出用トランジ
スタＴＲSは導通状態となり、検出用トランジスタＴＲS
の一方のソース／ドレイン領域は所定の電位Ｖccを有す
る配線に接続されているので、かかる配線から、検出用
トランジスタＴＲS及び読出用トランジスタＴＲRを介し
てビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上
昇する。即ち、信号検出回路によって共通の第１の電極
（共通ノードＣＮ）の電位変化が検出され、この検出結
果がビット線ＢＬに電圧（電位）として伝達される。こ
こで、検出用トランジスタＴＲSの閾値をＶth、検出用
トランジスタＴＲSのゲート電極の電位（即ち、共通ノ
ードＣＮの電位）をＶgとすれば、ビット線ＢＬの電位
は概ね（Ｖg−Ｖth）となる。尚、検出用トランジスタ
ＴＲSをディプレッション型のＮＭＯＳＦＥＴとすれ
ば、閾値Ｖthは負の値をとる。これにより、ビット線Ｂ
Ｌの負荷の大小に拘わらず、安定したセンス信号量を確
保できる。尚、検出用トランジスタＴＲSをＰＭＯＳＦ
ＥＴから構成することもできる。
【０１１２】尚、検出用トランジスタの一端が接続され
た配線の所定の電位はＶccに限定されず、例えば、接地
されていてもよい。即ち、検出用トランジスタの一端が
接続された配線の所定の電位を０ボルトとしてもよい。
但し、この場合には、選択メモリセルにおけるデータの
読み出し時に電位（Ｖcc）がビット線に現れた場合、再
書き込み時には、ビット線の電位を０ボルトとし、選択
メモリセルにおけるデータの読み出し時に０ボルトがビ
ット線に現れた場合、再書き込み時には、ビット線の電
位をＶccとする必要がある。そのためには、図２１に例
示するような、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲ
IV-3，ＴＲIV-4から構成された一種のスイッチ回路（反
転回路）をビット線間に配設し、データの読み出し時に
は、トランジスタＴＲIV-2，ＴＲIV-4をオン状態とし，
データの再書き込み時には、トランジスタＴＲIV-1，Ｔ
ＲIV-3をオン状態とすればよい。
【０１１３】また、例えば、図２２に示すように、実施
の形態２の不揮発性メモリの変形例として、第１の電極
２１’，３１’を上部電極とし、第２の電極２３’，３
３’を下部電極とすることもできる。このような構造
は、他の発明の実施の形態における不揮発性メモリにも
適用することができる。尚、このような構造の不揮発性
メモリにあっては、第１の構成〜第４の構成に係る不揮
発性メモリにおいて、第１の電極と第２の電極とを読み
替えればよい。そして、この場合、プレート線を兼ねた
第１の電極を、所謂ダマシン構造を有する構成とするこ
ともできる。
【０１１４】本発明の不揮発性メモリのキャパシタ構造
を、強誘電体層を用いた不揮発性メモリ（所謂ＦＥＲＡ
Ｍ）のみならず、ＤＲＡＭに適用することもできる。こ
の場合には、強誘電体層の常誘電的な電界応答（強誘電
双極子の反転を伴わない応答）のみを利用する。
【０１１５】
【発明の効果】本発明においては、有機金属化学的気相
成長法（ＭＯＣＶＤ法）にてビスマス層状構造を有する
強誘電体薄膜を形成するので、第１の電極を構成する導
電材料層と絶縁層や絶縁膜とが混在した状態にあって
も、均一・均質な強誘電体薄膜を形成することができる
し、高いステップカバレッジを達成することができる。
その結果、メモリセルを構成する強誘電体層のサイズの
縮小化を図ることができ、メモリセル全体の縮小化を達
成することができる。また、第１の構成〜第４の構成を
有する強誘電体型不揮発性半導体メモリを確実に製造で
きるが故に、強誘電体型不揮発性半導体メモリの一層の
高集積化を図ることができる。更には、有機金属化学的
気相成長法（ＭＯＣＶＤ法）にてビスマス層状構造を有
する強誘電体薄膜を形成するので、緻密度が高く、表面
被覆性に優れた強誘電体薄膜を形成することができる
し、強誘電体薄膜の清浄度を高めることができ、強誘電
体層の特性向上を図ることができる。また、第１の電極
をダマシン構造とすれば、各層の平坦化を図ることがで
き、一層容易にメモリセルの多層化を達成することがで
きる。
【図面の簡単な説明】
【図１】発明の実施の形態１の強誘電体型不揮発性半導
体メモリをビット線の延びる方向と平行な仮想垂直面で
切断したときの模式的な一部断面図である。
【図２】本発明の第２の態様に係る不揮発性メモリの概
念的な回路図である。
【図３】図２の（Ａ）に示す概念的な回路図のより具体
的な回路図である。
【図４】図２の（Ｂ）に示す概念的な回路図のより具体
的な回路図である。
【図５】液体供給ＭＯＣＶＤ法を実行するのに適したＭ
ＯＣＶＤ装置の概念図である。
【図６】バブリング法に基づくＭＯＣＶＤ法を実行する
のに適したＭＯＣＶＤ装置の概念図である。
【図７】発明の実施の形態１において形成されたＳｒＢ
ｉ2Ｔａ2Ｏ9から成る強誘電体層のＸ線回折分析結果を
示す図である。
【図８】発明の実施の形態４の強誘電体型不揮発性半導
体メモリを含む半導体装置をビット線の延びる方向と平
行な仮想垂直面で切断したときの模式的な一部断面図で
ある。
【図９】本発明の第３の態様に係る不揮発性メモリの概
念的な回路図である。
【図１０】図９の（Ａ）に示す概念的な回路図のより具
体的な回路図である。
【図１１】図９の（Ｂ）に示す概念的な回路図のより具
体的な回路図である。
【図１２】発明の実施の形態５の強誘電体型不揮発性半
導体メモリを含む半導体装置をビット線の延びる方向と
平行な仮想垂直面で切断したときの模式的な一部断面図
である。
【図１３】本発明の第４の態様に係る不揮発性メモリの
概念的な回路図である。
【図１４】図１３に示す概念的な回路図のより具体的な
回路図である。
【図１５】発明の実施の形態４にて説明した強誘電体型
不揮発性半導体メモリの変形例を示す模式的な一部断面
図である。
【図１６】図１５に示す強誘電体型不揮発性半導体メモ
リの回路図である。
【図１７】ゲインセル型の強誘電体型不揮発性半導体メ
モリの回路図である。
【図１８】図１７に示した強誘電体型不揮発性半導体メ
モリにおけるレイアウト図である。
【図１９】図１７に示した強誘電体型不揮発性半導体メ
モリの模式的な一部断面図である。
【図２０】図１７に示した強誘電体型不揮発性半導体メ
モリの、図１９とは異なる断面で見たときの模式的な一
部断面図である。
【図２１】検出用トランジスタの一端が接続された配線
の所定の電位を０ボルトとした場合の、ビット線間に配
設された一種のスイッチ回路を示す回路図である。
【図２２】発明の実施の形態４の強誘電体型不揮発性半
導体メモリの別の変形例の模式的な一部断面図である。
【図２３】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領
域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、
１４Ａ，１４Ｂ・・・ソース／ドレイン領域、１５・・
・コンタクトホール、１６・・・絶縁層、１７，２７・
・・接続孔、２１，２１Ａ，２１Ｂ，２１’，３１，３
１Ａ，３１Ｂ，３１’・・・第１の電極、２２，２２
Ａ，２２Ｂ，３２，３２Ａ，３２Ｂ・・・強誘電体層、
２３，２３’，３３，３３’・・・第２の電極、２５・
・・パッド部、２６・・・絶縁層（層間絶縁層）、３６
Ａ・・・パッシベーション層、ＴＲ・・・選択用トラン
ジスタ、ＴＲW・・・書込用トランジスタ、ＴＲR・・・
読出用トランジスタ、ＴＲS・・・検出用トランジス
タ、ＴＲSW・・・スイッチング用のトランジスタ、ＷＬ
・・・ワード線、ＢＬ・・・ビット線、ＰＬ・・・プレ
ート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＳＡ
・・・センスアンプ、ＰＤ・・・プレート線デコーダ／
ドライバ、ＣＮ・・・共通ノード
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F058 BA11 BC03 BF06 BF27 BH01 5F083 FR01 GA09 JA17 JA35 JA37 JA38 JA39 JA40 JA53 LA03 LA19 MA06 MA17 NA01 NA08 PR39 PR40

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】絶縁層上に形成された第１の電極と、少な
    くとも該第１の電極上に形成され、ビスマス層状構造を
    有する強誘電体薄膜から成る強誘電体層と、該強誘電体
    層上に形成された第２の電極から成るメモリセルを有す
    る強誘電体型不揮発性半導体メモリの製造方法であっ
    て、 （ａ）パターニングされた第１の電極を絶縁層上に形成
    する工程と、 （ｂ）有機金属化学的気相成長法にて、絶縁層及び第１
    の電極上に強誘電体薄膜を形成する工程と、 （ｃ）パターニングされた第２の電極を強誘電体層上に
    形成する工程、を具備することを特徴とする強誘電体型
    不揮発性半導体メモリの製造方法。
  2. 【請求項２】前記工程（ａ）においては、周りを絶縁膜
    で埋め込まれたパターニングされた第１の電極を絶縁層
    上に形成し、 前記工程（ｂ）においては、有機金属化学的気相成長法
    にて、絶縁膜及び第１の電極上に強誘電体薄膜を形成す
    ることを特徴とする強誘電体型不揮発性半導体メモリの
    製造方法。
  3. 【請求項３】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成され
    たメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 メモリユニットにおいて、メモリセルの第１の電極は共
    通であり、該共通の第１の電極は、選択用トランジスタ
    を介してビット線に接続され、 メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２
    ・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目の
    プレート線に接続されていることを特徴とする請求項１
    又は請求項２に記載の強誘電体型不揮発性半導体メモリ
    の製造方法。
  4. 【請求項４】（Ａ）ビット線と、 （Ｂ）選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個（但し、Ｎ≧２）のメモリユニット
    と、 （Ｄ）Ｍ×Ｎ本のプレート線、から成り、 Ｎ個のメモリユニットは、絶縁層を介して積層されてお
    り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、該共通の第１の電極は、選択用トランジス
    タを介してビット線に接続され、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，
    Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋
    ｍ］番目のプレート線に接続されていることを特徴とす
    る請求項１又は請求項２に記載の強誘電体型不揮発性半
    導体メモリの製造方法。
  5. 【請求項５】（Ａ）ビット線と、 （Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 Ｎ個のメモリユニットは、絶縁層を介して積層されてお
    り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介してビット線に接続され、 第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されていることを特徴とする請求項１又は請求項
    ２に記載の強誘電体型不揮発性半導体メモリの製造方
    法。
  6. 【請求項６】（Ａ）Ｎ本（但し、Ｎ≧２）のビット線
    と、 （Ｂ）Ｎ個の選択用トランジスタと、 （Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルか
    ら構成された、Ｎ個のメモリユニットと、 （Ｄ）Ｍ本のプレート線、から成り、 Ｎ個のメモリユニットは、絶縁層を介して積層されてお
    り、 各メモリユニットにおいて、メモリセルの第１の電極は
    共通であり、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニ
    ットにおける共通の第１の電極は、第ｎ番目の選択用ト
    ランジスタを介して第ｎ番目のビット線に接続され、 第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、
    ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、
    メモリユニット間で共通とされた第ｍ番目のプレート線
    に接続されていることを特徴とする請求項１又は請求項
    ２に記載の強誘電体型不揮発性半導体メモリの製造方
    法。
  7. 【請求項７】強誘電体層は、ＳｒＢｉ2Ｔａ2Ｏ9から成
    り、 有機金属化学的気相成長法にて強誘電体薄膜を形成する
    際のソース原料として、少なくとも、Ｓｒ［Ｔａ（Ｏ
    Ｒ）6］2（但し、Ｒはアルキル基）を用いることを特徴
    とする請求項１乃至請求項６のいずれか１項に記載の強
    誘電体型不揮発性半導体メモリの製造方法。
  8. 【請求項８】有機金属化学的気相成長法にて強誘電体薄
    膜を形成する際のソース原料として、更に、ビスマス・
    アルコキシドを用いることを特徴とする請求項７に記載
    の強誘電体型不揮発性半導体メモリの製造方法。
  9. 【請求項９】強誘電体層は、ＳｒＢｉ2（Ｔａ，Ｎｂ）2
    Ｏ9から成り、 有機金属化学的気相成長法にて強誘電体薄膜を形成する
    際のソース原料として、少なくとも、Ｓｒ［Ｔａ（Ｏ
    Ｒ）6］2及びＳｒ［Ｎｂ（ＯＲ’）6］2（但し、Ｒ，
    Ｒ’はアルキル基）を用いることを特徴とする請求項１
    乃至請求項６のいずれか１項に記載の強誘電体型不揮発
    性半導体メモリの製造方法。
  10. 【請求項１０】有機金属化学的気相成長法にて強誘電体
    薄膜を形成する際のソース原料として、更に、ビスマス
    ・アルコキシドを用いることを特徴とする請求項９に記
    載の強誘電体型不揮発性半導体メモリの製造方法。
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* Cited by examiner, † Cited by third party
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JP2007511895A (ja) * 2003-05-15 2007-05-10 マイクロン・テクノロジー・インコーポレーテッド １Ｔ‐ｎメモリセル積層構造体
US7303927B2 (en) 2003-05-06 2007-12-04 Sony Corporation Three-dimensional ferroelectric capacitor and method for manufacturing thereof as well as semiconductor memory device
CN113782671A (zh) * 2020-06-09 2021-12-10 新加坡商格罗方德半导体私人有限公司 具有多层级单元配置的非易失性存储器元件

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