JP2003060171A - 強誘電体型不揮発性半導体メモリ - Google Patents

強誘電体型不揮発性半導体メモリ

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Abstract

(57)【要約】 【課題】製造時の熱履歴が異なるメモリセル群が混在し
ていても、ビット線に表れるビット線電位に差異が生じ
難い構成を有する強誘電体型不揮発性半導体メモリを提
供する。 【解決手段】複数のビット線と、製造時の熱履歴の異な
る２つ以上の熱履歴グループのいずれかに属する複数の
メモリセルを具備した強誘電体型不揮発性半導体メモリ
にあっては、一対のビット線ＢＬ1，ＢＬ2に接続された
一対のメモリセル（例えば、ＭＣ111，ＭＣ211）のそれ
ぞれに１ビットのデータが記憶され、一対のメモリセル
において、一方のメモリセルに記憶されたデータを読み
出す場合、他方のメモリセルが接続されたビット線に参
照電位が与えられ、且つ、同じ熱履歴グループに属する
メモリセルには同じ電位の参照電位が与えられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体型不揮発
性半導体メモリ（所謂ＦＥＲＡＭ）に関する。
【０００２】
【従来の技術】近年、大容量の強誘電体型不揮発性半導
体メモリに関する研究が盛んに行われている。強誘電体
型不揮発性半導体メモリ（以下、不揮発性メモリと略称
する場合がある）は、高速アクセスが可能で、しかも、
不揮発性であり、また、小型で低消費電力であり、更に
は、衝撃にも強く、例えば、ファイルのストレージやレ
ジューム機能を有する各種電子機器、例えば、携帯用コ
ンピュータや携帯電話、ゲーム機の主記憶装置としての
利用、あるいは、音声や映像を記録するための記録メデ
ィアとしての利用が期待されている。
【０００３】この不揮発性メモリは、強誘電体薄膜の高
速分極反転とその残留分極を利用し、強誘電体層を有す
るメモリセル（キャパシタ部）の蓄積電荷量の変化を検
出する方式の、高速書き換えが可能な不揮発性メモリで
あり、基本的には、メモリセル（キャパシタ部）と選択
用トランジスタ（スイッチング用トランジスタ）とから
構成されている。メモリセル（キャパシタ部）は、例え
ば、下部電極、上部電極、及び、これらの電極間に挟ま
れた強誘電体層から構成されている。この不揮発性メモ
リにおけるデータの書き込みや読み出しは、図２６に示
す強誘電体のＰ−Ｅヒステリシスループを応用して行わ
れる。即ち、強誘電体層に外部電界を加えた後、外部電
界を除いたとき、強誘電体層は自発分極を示す。そし
て、強誘電体層の残留分極は、プラス方向の外部電界が
印加されたとき＋Ｐr、マイナス方向の外部電界が印加
されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状
態（図２６の「Ｄ」参照）の場合を「０」とし、残留分
極が−Ｐrの状態（図２６の「Ａ」参照）の場合を
「１」とする。
【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体層に例えばプラス方向の外部電界を印加
する。これによって、強誘電体層の分極は図２６の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態
に変化する。一方、データが「１」であれば、強誘電体
層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の
状態に変化する。データが「０」の場合には、強誘電体
層の分極反転は生じない。一方、データが「１」の場合
には、強誘電体層に分極反転が生じる。その結果、メモ
リセルの蓄積電荷量に差が生じる。選択された不揮発性
メモリの選択用トランジスタをオンにすることで、この
蓄積電荷を信号電流として検出する。データの読み出し
後、外部電界を０にすると、データが「０」のときでも
「１」のときでも、強誘電体層の分極状態は図２６の
「Ｄ」の状態となってしまう。即ち、読み出し時、デー
タ「１」は、一旦、破壊されてしまう。それ故、データ
が「１」の場合、マイナス方向の外部電界を印加して、
「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ
「１」を再度書き込む。
【０００５】現在主流となっている不揮発性メモリの構
造及びその動作は、米国特許第４８７３６６４号におい
て、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。
この不揮発性メモリは、図２７に回路図を示すように、
１つの不揮発性メモリは、例えば、選択用トランジスタ
ＴＲ11，ＴＲ12、メモリセル（キャパシタ部）ＦＣ11，
ＦＣ12から構成されている。尚、図２７において、１つ
の不揮発性メモリを点線で囲った。
【０００６】尚、２桁あるいは３桁の添字、例えば添字
「１１」は、本来、添字「１，１」と表示すべき添字で
あり、例えば「１１１」は、本来、添字「１，１，１」
と表示すべき添字であるが、表示の簡素化のため、２桁
あるいは３桁の添字で表示する。また、添字「Ｍ」を、
例えば複数のメモリセルやプレート線を総括的に表示す
る場合に使用し、添字「ｍ」を、例えば複数のメモリセ
ルやプレート線を個々に表示する場合に使用し、添字
「Ｎ」を、例えば選択用トランジスタやサブメモリユニ
ットを総括的に表示する場合に使用し、添字「ｎ」を、
例えば選択用トランジスタやサブメモリユニットを個々
に表示する場合に使用する。
【０００７】そして、それぞれのメモリセルに相補的な
データを書き込むことにより、１ビットを記憶する。図
２７において、符号「ＷＬ」はワード線を示し、符号
「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線
を意味する。１つの不揮発性メモリに着目すると、ワー
ド線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続
されている。また、ビット線ＢＬ1，ＢＬ2は、差動セン
スアンプＳＡに接続されている。更には、プレート線Ｐ
Ｌ1は、プレート線デコーダ／ドライバＰＤに接続され
ている。
【０００８】このような構造を有する不揮発性メモリに
おいて、記憶されたデータを読み出す場合、ワード線Ｗ
Ｌ1を選択し、更には、プレート線ＰＬ1を駆動すると、
相補的なデータが、対となったメモリセルＦＣ11，ＦＣ
12から選択用トランジスタＴＲ11，ＴＲ12を介して対と
なったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）と
して現れる。かかる対となったビット線ＢＬ1，ＢＬ2の
電圧（ビット線電位）を、差動センスアンプＳＡで検出
する。
【０００９】１つの不揮発性メモリは、ワード線Ｗ
Ｌ1、及び、対となったビット線ＢＬ1，ＢＬ2によって
囲まれた領域を占めている。従って、仮に、ワード線及
びビット線が最短ピッチで配置されるとすると、１つの
不揮発性メモリの最小面積は、加工最小寸法をＦとした
とき、８Ｆ2である。従って、このような構造を有する
不揮発性メモリの最小面積は８Ｆ2である。然るに、１
つの不揮発性メモリを構成するために２つの選択用トラ
ンジスタ及び２つのメモリセルが必要とされる。更に
は、ワード線と同じピッチでプレート線を配設する必要
がある。それ故、不揮発性メモリを最小ピッチで配置す
ることは殆ど不可能であり、現実には、１つの不揮発性
メモリの占める面積は、８Ｆ2よりも大幅に増加してし
まう。
【００１０】しかも、不揮発性メモリと同等のピッチ
で、ワード線デコーダ／ドライバＷＤ及びプレート線デ
コーダ／ドライバＰＤを配設する必要がある。言い換え
れば、１つのロー・アドレスを選択するために２つのデ
コーダ／ドライバが必要とされる。従って、周辺回路の
レイアウトが困難となり、しかも、周辺回路の占有面積
も大きなものとなる。
【００１１】不揮発性メモリの面積を縮小する手段の１
つが、特開平９−１２１０３２号公報から公知である。
図２８に等価回路を示すように、この特許公開公報に開
示された不揮発性メモリは、１つの選択用トランジスタ
ＴＲ1の一端に並列にそれぞれの一端が接続された複数
のメモリセルＭＣ1M（例えば、Ｍ＝４）から構成され、
かかるメモリセルと対となったメモリセルも、１つの選
択用トランジスタＴＲ 2の一端に並列にそれぞれの一端
が接続された複数のメモリセルＭＣ2Mから構成されてい
る。選択用トランジスタＴＲ1，ＴＲ2の他端は、それぞ
れ、ビット線ＢＬ1，ＢＬ2に接続されている。対となっ
たビット線ＢＬ1，ＢＬ2は、差動センスアンプＳＡに接
続されている。また、メモリセルＭＣ1m，ＭＣ2m（ｍ＝
１，２・・・Ｍ）の他端はプレート線ＰＬmに接続され
ており、プレート線ＰＬmはプレート線デコーダ／ドラ
イバＰＤに接続されている。更には、ワード線ＷＬは、
ワード線デコーダ／ドライバＷＤに接続されている。
【００１２】そして、対となったメモリセルＭＣ1m，Ｍ
Ｃ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶さ
れる。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍ
は１，２，３，４のいずれか）に記憶されたデータを読
み出す場合、ワード線ＷＬを選択し、プレート線ＰＬj
（ｍ≠ｊ）には（１／２）Ｖccの電圧を印加した状態
で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例
えば、電源電圧である。これによって、相補的なデータ
が、対となったメモリセルＭＣ1m，ＭＣ2mから選択用ト
ランジスタＴＲ1，ＴＲ2を介して対となったビット線Ｂ
Ｌ1，ＢＬ2に電圧（ビット線電位）として現れる。そし
て、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビ
ット線電位）を、差動センスアンプＳＡで検出する。
【００１３】対となった不揮発性メモリにおける一対の
選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、
及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれ
た領域を占めている。従って、仮に、ワード線及びビッ
ト線が最短ピッチで配置されるとすると、対となった不
揮発性メモリにおける一対の選択用トランジスタＴＲ 1
及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、
一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対と
なったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・
Ｍ）で共有するが故に、１ビット当たりの選択用トラン
ジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード
線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化
を図り易い。しかも、周辺回路についても、１本のワー
ド線デコーダ／ドライバＷＤとＭ本のプレート線デコー
ダ／ドライバＰＤでＭビットを選択することができる。
従って、このような構成を採用することで、セル面積が
８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並
のチップサイズを実現することができる。
【００１４】ところで、不揮発性メモリを大容量化しよ
うとした場合、メモリセルの微細化が必須であり、必然
的に強誘電体層の面積も縮小化せざるを得ない。ところ
が、強誘電体層の面積を縮小化すれば、当然のことなが
ら、蓄積電荷の値が小さくなる。
【００１５】
【発明が解決しようとする課題】このような蓄積電荷の
値が小さくなるといった問題を解決するための方策とし
て、図２７あるいは図２８に示した不揮発性メモリにお
いて、メモリセルＦＣ11，ＦＣ12あるいはメモリセルＭ
Ｃ1M，メモリセルＭＣ2Mを絶縁層を介して積層すること
が考えられる。
【００１６】ところが、このようにメモリセルを絶縁層
を介して積層した場合、メモリセルＦＣ11やメモリセル
ＭＣ1Mを構成する強誘電体層の受ける熱履歴が、メモリ
セルＦＣ12やメモリセルＭＣ2Mを構成する強誘電体層の
受ける熱履歴と異なってしまう。即ち、強誘電体層を形
成するためには、強誘電体薄膜を形成した後、強誘電体
薄膜の結晶化のための結晶化熱処理を行う必要がある。
それ故、下層に位置するメモリセルを構成する強誘電体
層の方が、上層に位置するメモリセルを構成する強誘電
体層よりも結晶化が進行し、下層に位置するメモリセル
と上層に位置するメモリセルとでは、分極特性に差異が
生じてしまう。従って、下層に位置するメモリセルと上
層に位置するメモリセルとでは、同じデータを記憶して
いても、ビット線に表れるビット線電位に差異が生じ
る。このような現象が発生したのでは、動作マージンが
少なくなってしまうし、最悪の場合、データの誤読出し
が発生し、不揮発性メモリの信頼性が低下してしまう。
【００１７】従って、本発明の目的は、製造時の熱履歴
が異なるメモリセル群が混在していても、ビット線に表
れるビット線電位に差異が生じ難い構成を有する強誘電
体型不揮発性半導体メモリを提供することにある。
【００１８】
【課題を解決するための手段】以下に説明する本発明の
第１の態様〜第４の態様に係る強誘電体型不揮発性半導
体メモリにおいては、１つのメモリセルに１ビットのデ
ータを記憶する。一方、本発明の第５の態様〜第７の態
様に係る強誘電体型不揮発性半導体メモリにおいては、
一対のメモリセルに１ビットのデータ（相補的なデー
タ）を記憶する。
【００１９】即ち、上記の目的を達成するための本発明
の第１の態様に係る強誘電体型不揮発性半導体メモリ
は、複数のビット線と、複数のメモリセルを具備してお
り、各メモリセルは、第１の電極と、少なくとも該第１
の電極上に形成された強誘電体層と、該強誘電体層上に
形成された第２の電極とから成り、複数のメモリセル
は、製造時の熱履歴の異なる２つ以上の熱履歴グループ
のいずれかに属し、一対のビット線に接続された一対の
メモリセルのそれぞれに１ビットのデータが記憶され、
一対のビット線は、差動センスアンプに接続され、一対
のメモリセルにおいて、一方のメモリセルに記憶された
データを読み出す場合、他方のメモリセルが接続された
ビット線に参照電位が与えられ、他方のメモリセルに記
憶されたデータを読み出す場合、一方のメモリセルが接
続されたビット線に参照電位が与えられ、且つ、同じ熱
履歴グループに属するメモリセルに接続されたビット線
には同じ電位の参照電位が与えられ、異なる熱履歴グル
ープに属するメモリセルに接続されたビット線には異な
る電位の参照電位が与えられることを特徴とする。
【００２０】本発明の第１の態様に係る強誘電体型不揮
発性半導体メモリにあっては、メモリセルが絶縁層を介
して積層された構造を有し、或る絶縁層上に形成された
メモリセルは、他の絶縁層上に形成されたメモリセルと
異なる熱履歴グループに属し、同一の絶縁層上に形成さ
れたメモリセルは、同じ熱履歴グループに属する構成と
することができる。
【００２１】また、本発明の第１の態様に係る強誘電体
型不揮発性半導体メモリにあっては、熱履歴グループの
数だけリファレンスキャパシタを更に備え、各リファレ
ンスキャパシタの出力電位は異なる構成とすることがで
きる。
【００２２】上記の目的を達成するための本発明の第２
の態様に係る強誘電体型不揮発性半導体メモリは、（Ａ
−１）第１のビット線と、（Ｂ−１）第１の選択用トラ
ンジスタと、（Ｃ−１）それぞれがＭ個（但し、Ｍ≧
２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧
２）の第１のサブメモリユニットと、（Ｄ−１）Ｍ×Ｎ
本のプレート線、から成る第１のメモリユニットと、
（Ａ−２）第２のビット線と、（Ｂ−２）第２の選択用
トランジスタと、（Ｃ−２）それぞれがＭ個のメモリセ
ルから構成された、Ｎ個の第２のサブメモリユニット
と、（Ｄ−２）前記第１のメモリユニットを構成するＭ
×Ｎ本のプレート線と共通のＭ×Ｎ本のプレート線、か
ら成る第２のメモリユニットから構成され、第ｎ層目
（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユ
ニットと、第ｎ層目の第２のサブメモリユニットとは、
同じ絶縁層上に形成されており、第ｎ’層目（但し、
ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットと第
ｎ’層目の第２のサブメモリユニットとは、絶縁層を介
して、第（ｎ’−１）層目の第１のサブメモリユニット
と第（ｎ’−１）層目の第２のサブメモリユニットの上
に積層されており、各メモリセルは、第１の電極と強誘
電体層と第２の電極とから成り、第１のメモリユニット
において、第ｎ層目の第１のサブメモリユニットを構成
するメモリセルの第１の電極は、第ｎ層目の第１のサブ
メモリユニットにおいて共通であり、該共通の第１の電
極は、第１の選択用トランジスタを介して第１のビット
線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）
のメモリセルの第２の電極は共通の第［（ｎ−１）Ｍ＋
ｍ］番目のプレート線に接続されており、第２のメモリ
ユニットにおいて、第ｎ層目の第２のサブメモリユニッ
トを構成するメモリセルの第１の電極は、第ｎ層目の第
２のサブメモリユニットにおいて共通であり、該共通の
第１の電極は、第２の選択用トランジスタを介して第２
のビット線に接続され、第ｍ番目のメモリセルの第２の
電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線
に接続されており、第ｎ層目の第１のサブメモリユニッ
トを構成する各メモリセル、及び、第ｎ層目の第２のサ
ブメモリユニットを構成する各メモリセルは、同じ製造
時の熱履歴を有し、第ｎ層目の第１のサブメモリユニッ
トを構成する各メモリセル、及び、第ｎ層目の第２のサ
ブメモリユニットを構成する各メモリセルは、第ｋ層目
（但し、ｋ≠ｎ）の第１のサブメモリユニットを構成す
る各メモリセル、及び、第ｋ層目の第２のサブメモリユ
ニットを構成する各メモリセルと、異なる熱履歴を有
し、第１のメモリユニットにおける第ｎ層目の第１のサ
ブメモリユニットを構成する第ｍ番目のメモリセルと、
第２のメモリユニットにおける第ｎ層目の第２のサブメ
モリユニットを構成する第ｍ番目のメモリセルとは、一
対となって、それぞれに１ビットのデータを記憶し、第
１のメモリユニットにおける第ｎ層目の第１のサブメモ
リユニットを構成するメモリセルに記憶されたデータを
読み出す場合、第２のビット線に第ｎ番目の電位を有す
る参照電位が与えられ、第２のメモリユニットにおける
第ｎ層目の第２のサブメモリユニットを構成するメモリ
セルに記憶されたデータを読み出す場合、第１のビット
線に第ｎ番目の電位を有する参照電位が与えられ、第ｎ
番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と異な
ることを特徴とする。
【００２３】上記の目的を達成するための本発明の第３
の態様に係る強誘電体型不揮発性半導体メモリは、（Ａ
−１）第１のビット線と、（Ｂ−１）Ｎ個（但し、Ｎ≧
２）の第１の選択用トランジスタと、（Ｃ−１）それぞ
れがＭ個（但し、Ｍ≧２）のメモリセルから構成され
た、Ｎ個の第１のサブメモリユニットと、（Ｄ−１）Ｎ
個の第１のサブメモリユニット間において、Ｎ個の第１
のサブメモリユニットのそれぞれを構成するメモリセル
で共通とされたＭ本のプレート線、から成る第１のメモ
リユニットと、（Ａ−２）第２のビット線と、（Ｂ−
２）Ｎ個の第２の選択用トランジスタと、（Ｃ−２）そ
れぞれがＭ個のメモリセルから構成された、Ｎ個の第２
のサブメモリユニットと、（Ｄ−２）Ｎ個の第２のサブ
メモリユニット間において、Ｎ個の第２のサブメモリユ
ニットのそれぞれを構成するメモリセルで共通とされ、
且つ、前記第１のメモリユニットを構成するＭ本のプレ
ート線と共通のＭ本のプレート線、から成る第２のメモ
リユニットから構成され、第ｎ層目（但し、ｎ＝１，２
・・・，Ｎ）の第１のサブメモリユニットと、第ｎ層目
の第２のサブメモリユニットとは、同じ絶縁層上に形成
されており、第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）
の第１のサブメモリユニットと第ｎ’層目の第２のサブ
メモリユニットとは、絶縁層を介して、第（ｎ’−１）
層目の第１のサブメモリユニットと第（ｎ’−１）層目
の第２のサブメモリユニットの上に積層されており、各
メモリセルは、第１の電極と強誘電体層と第２の電極と
から成り、第１のメモリユニットにおいて、第ｎ層目の
第１のサブメモリユニットを構成するメモリセルの第１
の電極は、第ｎ層目の第１のサブメモリユニットにおい
て共通であり、該共通の第１の電極は、第ｎ番目の第１
の選択用トランジスタを介して第１のビット線に接続さ
れ、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセ
ルの第２の電極は共通の第ｍ番目のプレート線に接続さ
れており、第２のメモリユニットにおいて、第ｎ層目の
第２のサブメモリユニットを構成するメモリセルの第１
の電極は、第ｎ層目の第２のサブメモリユニットにおい
て共通であり、該共通の第１の電極は、第ｎ番目の第２
の選択用トランジスタを介して第２のビット線に接続さ
れ、第ｍ番目のメモリセルの第２の電極は共通の第ｍ番
目のプレート線に接続されており、第ｎ層目の第１のサ
ブメモリユニットを構成する各メモリセル、及び、第ｎ
層目の第２のサブメモリユニットを構成する各メモリセ
ルは、同じ製造時の熱履歴を有し、第ｎ層目の第１のサ
ブメモリユニットを構成する各メモリセル、及び、第ｎ
層目の第２のサブメモリユニットを構成する各メモリセ
ルは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユ
ニットを構成する各メモリセル、及び、第ｋ層目の第２
のサブメモリユニットを構成する各メモリセルと、異な
る熱履歴を有し、第１のメモリユニットにおける第ｎ層
目の第１のサブメモリユニットを構成する第ｍ番目のメ
モリセルと、第２のメモリユニットにおける第ｎ層目の
第２のサブメモリユニットを構成する第ｍ番目のメモリ
セルとは、一対となって、それぞれに１ビットのデータ
を記憶し、第１のメモリユニットにおける第ｎ層目の第
１のサブメモリユニットを構成するメモリセルに記憶さ
れたデータを読み出す場合、第２のビット線に第ｎ番目
の電位を有する参照電位が与えられ、第２のメモリユニ
ットにおける第ｎ層目の第２のサブメモリユニットを構
成するメモリセルに記憶されたデータを読み出す場合、
第１のビット線に第ｎ番目の電位を有する参照電位が与
えられ、第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）
の電位と異なることを特徴とする。
【００２４】本発明の第３の態様に係る強誘電体型不揮
発性半導体メモリにあっては、Ｎ本の第１のビット線、
及び、Ｎ本の第２のビット線を備え、第１のメモリユニ
ットにおいて、第ｎ層目の第１のサブメモリユニットに
おける共通の第１の電極は、第ｎ番目の第１の選択用ト
ランジスタを介して第ｎ番目の第１のビット線に接続さ
れており、第２のメモリユニットにおいて、第ｎ層目の
第２のサブメモリユニットにおける共通の第１の電極
は、第ｎ番目の第２の選択用トランジスタを介して第ｎ
番目の第２のビット線に接続されており、第１のメモリ
ユニットにおける第ｎ層目の第１のサブメモリユニット
を構成するメモリセルに記憶されたデータを読み出す場
合、第ｎ番目の第２のビット線に第ｎ番目の電位を有す
る参照電位が与えられ、第２のメモリユニットにおける
第ｎ層目の第２のサブメモリユニットを構成するメモリ
セルに記憶されたデータを読み出す場合、第ｎ番目の第
１のビット線に第ｎ番目の電位を有する参照電位が与え
られる構成とすることもできる。
【００２５】上記の目的を達成するための本発明の第４
の態様に係る強誘電体型不揮発性半導体メモリは、所謂
ゲインセル型の強誘電体型不揮発性半導体メモリであ
り、（Ａ−１）第１のビット線と、（Ｂ−１）Ｎ個（但
し、Ｎ≧２）の第１の選択用トランジスタと、（Ｃ−
１）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから
構成された、Ｎ個の第１のサブメモリユニットと、（Ｄ
−１）Ｎ個の第１のサブメモリユニット間において、Ｎ
個の第１のサブメモリユニットのそれぞれを構成するメ
モリセルで共通とされたＭ本のプレート線と、（Ｅ−
１）第１の書込用トランジスタと、（Ｆ−１）第１の検
出用トランジスタと、（Ｇ−１）第１の読出用トランジ
スタ、から成る第１のメモリユニットと、（Ａ−２）第
２のビット線と、（Ｂ−２）Ｎ個の第２の選択用トラン
ジスタと、（Ｃ−２）それぞれがＭ個のメモリセルから
構成された、Ｎ個の第２のサブメモリユニットと、（Ｄ
−２）Ｎ個の第２のサブメモリユニット間において、Ｎ
個の第２のサブメモリユニットのそれぞれを構成するメ
モリセルで共通とされ、且つ、前記第１のメモリユニッ
トを構成するＭ本のプレート線と共通のＭ本のプレート
線と、（Ｅ−２）第２の書込用トランジスタと、（Ｆ−
２）第２の検出用トランジスタと、（Ｇ−２）第２の読
出用トランジスタ、から成る第２のメモリユニットから
構成され、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の
第１のサブメモリユニットと、第ｎ層目の第２のサブメ
モリユニットとは、同じ絶縁層上に形成されており、第
ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブメ
モリユニットと第ｎ’層目の第２のサブメモリユニット
とは、絶縁層を介して、第（ｎ’−１）層目の第１のサ
ブメモリユニットと第（ｎ’−１）層目の第２のサブメ
モリユニットの上に積層されており、各メモリセルは、
第１の電極と強誘電体層と第２の電極とから成り、第１
のメモリユニットにおいて、第ｎ層目の第１のサブメモ
リユニットを構成するメモリセルの第１の電極は、第ｎ
層目の第１のサブメモリユニットにおいて共通であり、
該共通の第１の電極は、第ｎ番目の第１の選択用トラン
ジスタ及び第１の書込用トランジスタを介して第１のビ
ット線に接続され、第ｍ番目（但し、ｍ＝１，２・・・
Ｍ）のメモリセルの第２の電極は共通の第ｍ番目のプレ
ート線に接続されており、第２のメモリユニットにおい
て、第ｎ層目の第２のサブメモリユニットを構成するメ
モリセルの第１の電極は、第ｎ層目の第２のサブメモリ
ユニットにおいて共通であり、該共通の第１の電極は、
第ｎ番目の第２の選択用トランジスタ及び第２の書込用
トランジスタを介して第２のビット線に接続され、第ｍ
番目のメモリセルの第２の電極は共通の第ｍ番目のプレ
ート線に接続されており、第ｎ層目の第１のサブメモリ
ユニットを構成する各メモリセル、及び、第ｎ層目の第
２のサブメモリユニットを構成する各メモリセルは、同
じ製造時の熱履歴を有し、第ｎ層目の第１のサブメモリ
ユニットを構成する各メモリセル、及び、第ｎ層目の第
２のサブメモリユニットを構成する各メモリセルは、第
ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユニットを
構成する各メモリセル、及び、第ｋ層目の第２のサブメ
モリユニットを構成する各メモリセルと、異なる熱履歴
を有し、第１のメモリユニットにおける第ｎ層目の第１
のサブメモリユニットを構成する第ｍ番目のメモリセル
と、第２のメモリユニットにおける第ｎ層目の第２のサ
ブメモリユニットを構成する第ｍ番目のメモリセルと
は、一対となって、それぞれに１ビットのデータを記憶
し、第１の検出用トランジスタの一端は所定の電位を有
する第１の配線に接続され、他端は第１の読出用トラン
ジスタを介して第１のビット線に接続され、第２の検出
用トランジスタの一端は所定の電位を有する第２の配線
に接続され、他端は第２の読出用トランジスタを介して
第２のビット線に接続され、第１のメモリユニットにお
ける第ｎ層目の第１のサブメモリユニットを構成する各
メモリセルに記憶されたデータの読み出し時、第ｎ番目
の第１の選択用トランジスタ及び第１の読出用トランジ
スタが導通状態とされ、各メモリセルに記憶されたデー
タに基づき共通の第１の電極に生じた電位により、第１
の検出用トランジスタの動作が制御され、且つ、第２の
ビット線に第ｎ番目の電位を有する参照電位が与えら
れ、第２のメモリユニットにおける第ｎ層目の第２のサ
ブメモリユニットを構成する各メモリセルに記憶された
データの読み出し時、第ｎ番目の第２の選択用トランジ
スタ及び第２の読出用トランジスタが導通状態とされ、
各メモリセルに記憶されたデータに基づき共通の第１の
電極に生じた電位により、第２の検出用トランジスタの
動作が制御され、且つ、第１のビット線に第ｎ番目の電
位を有する参照電位が与えられ、第ｎ番目の電位は、第
ｋ番目（但し、ｋ≠ｎ）の電位と異なることを特徴とす
る。
【００２６】本発明の第４の態様に係る強誘電体型不揮
発性半導体メモリの具体的な構成として、各種のトラン
ジスタをＦＥＴから構成する場合、書込用トランジスタ
の一方のソース／ドレイン領域はビット線に接続され、
他方のソース／ドレイン領域は、Ｎ個の選択用トランジ
スタのそれぞれの一方のソース／ドレイン領域に接続さ
れ、第ｎ番目の選択用トランジスタの他方のソース／ド
レイン領域は、第ｎ層目のメモリユニットを構成する共
通の第１の電極に接続され、検出用トランジスタの一方
のソース／ドレイン領域は、所定の電位を有する配線に
接続され、他方のソース／ドレイン領域は、読出用トラ
ンジスタの一方のソース／ドレイン領域に接続され、読
出用トランジスタの他方のソース／ドレイン領域はビッ
ト線に接続され、更に、選択トランジスタの一方のソー
ス／ドレイン領域、あるいは、書込用トランジスタの他
方のソース／ドレイン領域は、検出用トランジスタのゲ
ート電極に接続されている構成とすることができる。
尚、検出用トランジスタの他方のソース／ドレイン領域
が読出用トランジスタの一方のソース／ドレイン領域に
接続された構成には、検出用トランジスタの他方のソー
ス／ドレイン領域と読出用トランジスタの一方のソース
／ドレイン領域とが１つのソース／ドレイン領域を占め
る構成が包含される。
【００２７】本発明の第１の態様〜第４の態様に係る強
誘電体型不揮発性半導体メモリにおける参照電位は、デ
ータ「１」の読み出し時にビット線に出現する電位と、
データ「０」の読み出し時にビット線に出現する電位の
中間の値あるいはその近傍の値を有する電位とすること
が好ましい。
【００２８】本発明の第２の態様〜第４の態様に係る強
誘電体型不揮発性半導体メモリにおいては、第ｎ番目の
電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と異なるが、
場合によっては、Ｎ層のサブメモリユニットをＮ未満の
グループに分け、各グループに異なる参照電位を与える
構成としてもよい。具体的には、例えばＮ＝４の場合、
第１番目の電位と第２番目の電位を同じとし、第３番目
の電位と第４番目の電位を同じとし、第１番目及び第２
番目の電位と、第３番目及び第４番目の電位とを異なら
せる構成としてもよい。
【００２９】本発明の第２の態様〜第４の態様に係る強
誘電体型不揮発性半導体メモリにおいては、Ｎ個のリフ
ァレンスキャパシタを更に備え、第ｎ番目のリファレン
スキャパシタによって第ｎ番目の電位を有する参照電位
が与えられる構成とすることができる。そして、この場
合、第ｎ番目のリファレンスキャパシタは、第ｎ層目の
第１のサブメモリユニットを構成する各メモリセル及び
第ｎ層目の第２のサブメモリユニットを構成する各メモ
リセルと、同じ熱履歴を有することが好ましく、更に
は、第ｎ層目の第１のサブメモリユニットと、第ｎ層目
の第２のサブメモリユニットと、第ｎ番目のリファレン
スキャパシタとは、同じ絶縁層上に形成されていること
が好ましい。尚、このような構成のリファレンスキャパ
シタとして、２つの電極の間に強誘電体材料が挟まれた
構造の強誘電体キャパシタを挙げることができる。リフ
ァレンスキャパシタを強誘電体キャパシタから構成する
場合、第ｎ番目のリファレンスキャパシタは、第ｎ層目
の第１のサブメモリユニットを構成する各メモリセル及
び第ｎ層目の第２のサブメモリユニットを構成する各メ
モリセルと、同じ熱履歴を有することによって、更に
は、第ｎ層目の第１のサブメモリユニットと第ｎ層目の
第２のサブメモリユニットと第ｎ番目のリファレンスキ
ャパシタとを同じ絶縁層上に形成することによって、安
定したリファレンスキャパシタの出力電位、即ち、参照
電位を得ることができる。尚、この場合、リファレンス
キャパシタから出力される参照電位は、例えば、リファ
レンスキャパシタのキャパシタ部の面積を変えることに
よって最適化することができ、あるいは、リファレンス
キャパシタを、複数の並列に接続されたリファレンスキ
ャパシタ部とヒューズ部とから構成し、出力される参照
電位を測定して、ヒューズ部を溶断させることによって
不必要なリファレンスキャパシタ部を他のリファレンス
キャパシタ部から分離することによって、最適化するこ
とができる。一般に、強誘電体材料は負の温度特性を有
する。即ち、強誘電体層の温度が上昇するに従い、残留
分極Ｐrや抗電界の値が小さくなる。リファレンスキャ
パシタを強誘電体キャパシタから構成することによっ
て、リファレンスキャパシタから出力される電位も負の
温度特性を有することになり、メモリセルの特性の温度
変化にリファレンスキャパシタから出力される電位が追
従し、好適である。また、メモリセルの製造と同時に強
誘電体キャパシタから構成されたリファレンスキャパシ
タを製造できるので、強誘電体型不揮発性半導体メモリ
の製造工程が増加することもない。
【００３０】あるいは又、本発明の第１の態様〜第４の
態様に係る強誘電体型不揮発性半導体メモリにおいて
は、リファレンスキャパシタとして、例えば、ＭＯＳキ
ャパシタを挙げることができる。この場合、リファレン
スキャパシタから出力される参照電位は、例えば、リフ
ァレンスキャパシタのキャパシタ部の面積を変えること
によって最適化することができ、あるいは、リファレン
スキャパシタを、複数の並列に接続されたリファレンス
キャパシタ部とヒューズ部とから構成し、出力される参
照電位を測定して、ヒューズ部を溶断させることによっ
て不必要なリファレンスキャパシタ部を他のリファレン
スキャパシタ部から分離することによって、最適化する
ことができる。また、参照電位を、周知の降圧回路や、
複数のＰＭＯＳ型ＦＥＴを直列に接続した構造から出力
してもよい。後者の場合、各ＰＭＯＳ型ＦＥＴの閾値電
圧をＶthとしたとき、出力される参照電圧は（ＰＭＯＳ
型ＦＥＴの段数）×Ｖthとなる。
【００３１】上記の目的を達成するための本発明の第５
の態様に係る強誘電体型不揮発性半導体メモリは、第１
の電極と、少なくとも該第１の電極上に形成された強誘
電体層と、該強誘電体層上に形成された第２の電極とか
ら成るメモリセルを、複数、有する強誘電体型不揮発性
半導体メモリであって、複数のメモリセルは、製造時の
熱履歴の異なる２つ以上の熱履歴グループのいずれかに
属し、一対のメモリセルに相補的な１ビットのデータが
記憶され、該一対のメモリセルは同じ熱履歴グループに
属することを特徴とする。
【００３２】本発明の第５の態様に係る強誘電体型不揮
発性半導体メモリにあっては、メモリセルが絶縁層を介
して積層された構造を有し、或る絶縁層上に形成された
メモリセルは、他の絶縁層上に形成されたメモリセルと
異なる熱履歴グループに属し、同一の絶縁層上に形成さ
れたメモリセルは、同じ熱履歴グループに属する構成と
することができる。
【００３３】上記の目的を達成するための本発明の第６
の態様に係る強誘電体型不揮発性半導体メモリは、（Ａ
−１）第１のビット線と、（Ｂ−１）第１の選択用トラ
ンジスタと、（Ｃ−１）それぞれがＭ個（但し、Ｍ≧
２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧
２）の第１のサブメモリユニットと、（Ｄ−１）Ｍ×Ｎ
本のプレート線、から成る第１のメモリユニットと、
（Ａ−２）第２のビット線と、（Ｂ−２）第２の選択用
トランジスタと、（Ｃ−２）それぞれがＭ個のメモリセ
ルから構成された、Ｎ個の第２のサブメモリユニット
と、（Ｄ−２）前記第１のメモリユニットを構成するＭ
×Ｎ本のプレート線と共通のＭ×Ｎ本のプレート線、か
ら成る第２のメモリユニットから構成され、第ｎ層目
（但し、ｎ＝１，２・・・，Ｎ）の第１のサブメモリユ
ニットと、第ｎ層目の第２のサブメモリユニットとは、
同じ絶縁層上に形成されており、第ｎ’層目（但し、
ｎ’＝２・・・，Ｎ）の第１のサブメモリユニットと第
ｎ’層目の第２のサブメモリユニットとは、絶縁層を介
して、第（ｎ’−１）層目の第１のサブメモリユニット
と第（ｎ’−１）層目の第２のサブメモリユニットの上
に積層されており、各メモリセルは、第１の電極と強誘
電体層と第２の電極とから成り、第１のメモリユニット
において、第ｎ層目の第１のサブメモリユニットを構成
するメモリセルの第１の電極は、第ｎ層目の第１のサブ
メモリユニットにおいて共通であり、該共通の第１の電
極は、第１の選択用トランジスタを介して第１のビット
線に接続され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）
のメモリセルの第２の電極は共通の第［（ｎ−１）Ｍ＋
ｍ］番目のプレート線に接続されており、第２のメモリ
ユニットにおいて、第ｎ層目の第２のサブメモリユニッ
トを構成するメモリセルの第１の電極は、第ｎ層目の第
２のサブメモリユニットにおいて共通であり、該共通の
第１の電極は、第２の選択用トランジスタを介して第２
のビット線に接続され、第ｍ番目のメモリセルの第２の
電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線
に接続されており、第ｎ層目の第１のサブメモリユニッ
トを構成する各メモリセル、及び、第ｎ層目の第２のサ
ブメモリユニットを構成する各メモリセルは、同じ製造
時の熱履歴を有し、第ｎ層目の第１のサブメモリユニッ
トを構成する各メモリセル、及び、第ｎ層目の第２のサ
ブメモリユニットを構成する各メモリセルは、第ｋ層目
（但し、ｋ≠ｎ）の第１のサブメモリユニットを構成す
る各メモリセル、及び、第ｋ層目の第２のサブメモリユ
ニットを構成する各メモリセルと、異なる熱履歴を有
し、第１のメモリユニットにおける第ｎ層目の第１のサ
ブメモリユニットを構成する第ｍ番目のメモリセルと、
第２のメモリユニットにおける第ｎ層目の第２のサブメ
モリユニットを構成する第ｍ番目のメモリセルとは、一
対となって相補的なデータを記憶することを特徴とす
る。
【００３４】上記の目的を達成するための本発明の第７
の態様に係る強誘電体型不揮発性半導体メモリは、（Ａ
−１）第１のビット線と、（Ｂ−１）Ｎ個（但し、Ｎ≧
２）の第１の選択用トランジスタと、（Ｃ−１）それぞ
れがＭ個（但し、Ｍ≧２）のメモリセルから構成され
た、Ｎ個の第１のサブメモリユニットと、（Ｄ−１）Ｎ
個の第１のサブメモリユニット間において、Ｎ個の第１
のサブメモリユニットのそれぞれを構成するメモリセル
で共通とされたＭ本のプレート線、から成る第１のメモ
リユニットと、（Ａ−２）第２のビット線と、（Ｂ−
２）Ｎ個の第２の選択用トランジスタと、（Ｃ−２）そ
れぞれがＭ個のメモリセルから構成された、Ｎ個の第２
のサブメモリユニットと、（Ｄ−２）Ｎ個の第２のサブ
メモリユニット間において、Ｎ個の第２のサブメモリユ
ニットのそれぞれを構成するメモリセルで共通とされ、
且つ、前記第１のメモリユニットを構成するＭ本のプレ
ート線と共通のＭ本のプレート線、から成る第２のメモ
リユニットから構成され、第ｎ層目（但し、ｎ＝１，２
・・・，Ｎ）の第１のサブメモリユニットと、第ｎ層目
の第２のサブメモリユニットとは、同じ絶縁層上に形成
されており、第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）
の第１のサブメモリユニットと第ｎ’層目の第２のサブ
メモリユニットとは、絶縁層を介して、第（ｎ’−１）
層目の第１のサブメモリユニットと第（ｎ’−１）層目
の第２のサブメモリユニットの上に積層されており、各
メモリセルは、第１の電極と強誘電体層と第２の電極と
から成り、第１のメモリユニットにおいて、第ｎ層目の
第１のサブメモリユニットを構成するメモリセルの第１
の電極は、第ｎ層目の第１のサブメモリユニットにおい
て共通であり、該共通の第１の電極は、第ｎ番目の第１
の選択用トランジスタを介して第１のビット線に接続さ
れ、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセ
ルの第２の電極は共通の第ｍ番目のプレート線に接続さ
れており、第２のメモリユニットにおいて、第ｎ層目の
第２のサブメモリユニットを構成するメモリセルの第１
の電極は、第ｎ層目の第２のサブメモリユニットにおい
て共通であり、該共通の第１の電極は、第ｎ番目の第２
の選択用トランジスタを介して第２のビット線に接続さ
れ、第ｍ番目のメモリセルの第２の電極は共通の第ｍ番
目のプレート線に接続されており、第ｎ層目の第１のサ
ブメモリユニットを構成する各メモリセル、及び、第ｎ
層目の第２のサブメモリユニットを構成する各メモリセ
ルは、同じ製造時の熱履歴を有し、第ｎ層目の第１のサ
ブメモリユニットを構成する各メモリセル、及び、第ｎ
層目の第２のサブメモリユニットを構成する各メモリセ
ルは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモリユ
ニットを構成する各メモリセル、及び、第ｋ層目の第２
のサブメモリユニットを構成する各メモリセルと、異な
る熱履歴を有し、第１のメモリユニットにおける第ｎ層
目の第１のサブメモリユニットを構成する第ｍ番目のメ
モリセルと、第２のメモリユニットにおける第ｎ層目の
第２のサブメモリユニットを構成する第ｍ番目のメモリ
セルとは、一対となって相補的なデータを記憶すること
を特徴とする。
【００３５】本発明の第７の態様に係る強誘電体型不揮
発性半導体メモリにおいては、Ｎ本の第１のビット線、
及び、Ｎ本の第２のビット線を備え、第１のメモリユニ
ットにおいて、第ｎ層目の第１のサブメモリユニットに
おける共通の第１の電極は、第ｎ番目の第１の選択用ト
ランジスタを介して第ｎ番目の第１のビット線に接続さ
れており、第２のメモリユニットにおいて、第ｎ層目の
第２のサブメモリユニットにおける共通の第１の電極
は、第ｎ番目の第２の選択用トランジスタを介して第ｎ
番目の第２のビット線に接続されている構成とすること
もできる。
【００３６】本発明の本発明の第２の態様〜第４の態様
に係る強誘電体型不揮発性半導体メモリにおいては、第
１のメモリユニットを構成する選択用トランジスタと、
第２のメモリユニットを構成する選択用トランジスタと
は、異なるワード線に接続されている。一方、本発明の
第６の態様〜第７の態様に係る強誘電体型不揮発性半導
体メモリにおいては、第１のメモリユニットを構成する
選択用トランジスタと、第２のメモリユニットを構成す
る選択用トランジスタとは、同じワード線に接続されて
いることが好ましいが、同時に駆動される構成とすれ
ば、異なるワード線に接続されていてもよい。
【００３７】本発明の本発明の第２の態様〜第４の態
様、第６の態様若しくは第７の態様に係る強誘電体型不
揮発性半導体メモリにおいては、Ｍ≧２を満足すればよ
く、実際的なＭの値として、例えば、２のべき数（２，
４，８・・・）を挙げることができる。また、Ｎ≧２を
満足すればよく、実際的なＮの値として、例えば、２の
べき数（２，４，８・・・）を挙げることができる。
尚、本発明の第４の態様に係る強誘電体型不揮発性半導
体メモリにおいては、Ｍの値は、２≦Ｍ≦１２８、好ま
しくは、４≦Ｍ≦３２を満足することが望ましい。
【００３８】本発明の本発明の第２の態様〜第４の態
様、第６の態様若しくは第７の態様に係る強誘電体型不
揮発性半導体メモリにおいては、複数のメモリセルに１
つの選択用トランジスタを共有させる。そして、サブメ
モリユニットを積層構造とすることにより、半導体基板
表面を占有するトランジスタの数に制約されることが無
くなり、従来の強誘電体型不揮発性半導体メモリに比べ
て飛躍的に記憶容量を増大させることができ、ビット記
憶単位の実効占有面積を大幅に縮小することが可能とな
る。
【００３９】本発明の本発明の第２の態様〜第４の態
様、第６の態様若しくは第７の態様に係る強誘電体型不
揮発性半導体メモリにおいては、ロー方向のアドレス選
択は選択用トランジスタとプレート線とによって構成さ
れた二次元マトリクスにて行う。例えば、Ｎ層のサブメ
モリユニットと、８個の選択用トランジスタとプレート
線８本とでローアドレスの選択単位を構成すれば、１６
個のデコーダ／ドライバ回路で、例えば、６４×Ｎビッ
トあるいは３２×Ｎビットのメモリセルを選択すること
ができる。従って、強誘電体型不揮発性半導体メモリの
集積度が従来と同等でも、記憶容量を４Ｎ倍あるいは２
Ｎ倍とすることができる。また、アドレス選択における
周辺回路や駆動配線数を削減することができる。
【００４０】本発明の本発明の第２の態様〜第４の態
様、第６の態様若しくは第７の態様に係る強誘電体型不
揮発性半導体メモリにおいては、上方に位置するサブメ
モリユニットのメモリセルを構成する強誘電体層の結晶
化温度を、下方に位置するサブメモリユニットのメモリ
セルを構成する強誘電体層の結晶化温度よりも低い構成
とすることもできる。メモリセルを構成する強誘電体層
の結晶化温度は、例えば、Ｘ線回折装置や表面走査型電
子顕微鏡を用いて調べることができる。具体的には、例
えば、強誘電体材料層を形成した後、強誘電体材料層の
結晶化を行うための熱処理温度を種々変えて結晶化促進
のための熱処理を行い、熱処理後の強誘電体材料層のＸ
線回折分析を行い、強誘電体材料に特有の回折パターン
強度（回折ピークの高さ）を評価することによって、強
誘電体層の結晶化温度を求めることができる。
【００４１】ところで、サブメモリユニットが積層され
た構成を有する強誘電体型不揮発性半導体メモリを製造
する場合、強誘電体層を構成する強誘電体薄膜の結晶化
のために、熱処理（結晶化熱処理と呼ぶ）を積層された
サブメモリユニットの段数だけ行わなければならない。
従って、下段に位置するサブメモリユニットほど、長時
間の結晶化熱処理を受け、上段に位置するほど、サブメ
モリユニットは短時間の結晶化熱処理を受けることにな
る。即ち、受ける熱履歴が異なる。それ故、上段に位置
するサブメモリユニットに対して最適な結晶化熱処理を
施すと、下段に位置するサブメモリユニットは過度の熱
負荷を受ける虞があり、下段に位置するサブメモリユニ
ットの特性劣化が生じる虞がある。尚、多段のサブメモ
リユニットを作製した後、一度で結晶化熱処理を行う方
法も考えられるが、結晶化の際に強誘電体層に大きな体
積変化が生じたり、各強誘電体層から脱ガスが生じる可
能性が高く、強誘電体層にクラックや剥がれが生じると
いった問題が発生し易い。
【００４２】上方に位置するサブメモリユニットを構成
する強誘電体層の結晶化温度を、下方に位置するサブメ
モリユニットを構成する強誘電体層の結晶化温度よりも
低くすれば、積層されたサブメモリユニットの段数だけ
結晶化熱処理を行っても、下方に位置するサブメモリユ
ニットを構成するメモリセルの特性劣化といった問題は
生じ難い。また、各段におけるサブメモリユニットを構
成するメモリセルに対して、最適な条件での結晶化熱処
理を行うことができ、特性の優れた強誘電体型不揮発性
半導体メモリを得ることができる。以下の表１に、強誘
電体層を構成する代表的な材料の結晶化温度を示すが、
強誘電体層を構成する材料をかかる材料に限定するもの
ではない。
【００４３】［表１］ 材料名 結晶化温度 Ｂｉ2ＳｒＴａ2Ｏ9 ７００〜８００゜Ｃ Ｂｉ2Ｓｒ（Ｔａ1.5，Ｎｂ0.5）Ｏ9 ６５０〜７５０゜Ｃ Ｂｉ4Ｔｉ3Ｏ12 ６００〜７００゜Ｃ Ｐｂ（Ｚｒ0.48，Ｔｉ0.52）Ｏ3 ５５０〜６５０゜Ｃ ＰｂＴｉＯ3 ５００〜６００゜Ｃ
【００４４】本発明の第１の態様〜第７の態様に係る強
誘電体型不揮発性半導体メモリ（以下、これらを総称し
て、単に、本発明の強誘電体型不揮発性半導体メモリと
呼ぶ場合がある）においては、例えば、シリコン半導体
基板に各種のトランジスタを作製し、かかる各種のトラ
ンジスタ上に絶縁層を形成し、この絶縁層上にメモリセ
ルあるいはサブメモリユニットを形成することが、セル
面積の縮小化といった観点から好ましい。
【００４５】本発明の強誘電体型不揮発性半導体メモリ
における強誘電体層を構成する材料として、ビスマス層
状化合物、より具体的には、Ｂｉ系層状構造ペロブスカ
イト型の強誘電体材料を挙げることができる。Ｂｉ系層
状構造ペロブスカイト型の強誘電体材料は、所謂不定比
化合物に属し、金属元素、アニオン（Ｏ等）元素の両サ
イトにおける組成ずれに対する寛容性がある。また、化
学量論的組成からやや外れたところで最適な電気的特性
を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイ
ト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+
（Ａm-1ＢmＯ3m +1）2-で表すことができる。ここで、
「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、
Ｃｄ等の金属から構成された群から選択された１種類の
金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、
Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若
しくは複数種の任意の比率による組み合わせを表す。ま
た、ｍは１以上の整数である。
【００４６】あるいは又、強誘電体層を構成する材料
は、 （ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd 式（１） （但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０
≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相
を主たる結晶相として含んでいることが好ましい。ある
いは又、強誘電体層を構成する材料は、 ＢｉXＳｒYＴａ2Ｏd 式（２） （但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ
≦９．３）で表される結晶相を主たる結晶相として含ん
でいることが好ましい。これらの場合、式（１）若しく
は式（２）で表される結晶相を主たる結晶相として８５
％以上含んでいることが一層好ましい。尚、式（１）
中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本
来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉと
Ｓｒの割合がＸ：（１−Ｘ）であることを意味する。ま
た、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本
来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒと
Ｂｉの割合がＹ：（１−Ｙ）であることを意味する。式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として含む強誘電体層を構成する材料には、Ｂｉの酸
化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸
化物が若干含まれている場合もあり得る。
【００４７】あるいは又、強誘電体層を構成する材料
は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd 式（３） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」
は、Ｓｒ、Ｃａ及びＢａから構成された群から選択され
た１種類の元素を意味する。これらの各式で表される強
誘電体層を構成する材料の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げる
ことができる。あるいは又、強誘電体層を構成する材料
として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2
ＰｂＴａ2Ｏ9等を例示することができるが、これらの場
合においても、各金属元素の比率は、結晶構造が変化し
ない程度に変化させ得る。即ち、金属元素及び酸素元素
の両サイトにおける組成ずれがあってもよい。
【００４８】あるいは又、強誘電体層を構成する材料と
して、ＰｂＴｉＯ3、ペロブスカイト型構造を有するＰ
ｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコ
ン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、
０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物で
あるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸
化物であるＰＮＺＴといったＰＺＴ系化合物を挙げるこ
とができる。
【００４９】以上に説明した強誘電体層を構成する材料
において、これらの組成を化学量論的組成から外すこと
によって、結晶化温度を変化させることが可能である。
【００５０】本発明の強誘電体型不揮発性半導体メモリ
においては、強誘電体層の下に第１の電極を形成し、強
誘電体層の上に第２の電極を形成する構成（即ち、第１
の電極は下部電極に相当し、第２の電極は上部電極に相
当する）とすることもできるし、強誘電体層の上に第１
の電極を形成し、強誘電体層の下に第２の電極を形成す
る構成（即ち、第１の電極は上部電極に相当し、第２の
電極は下部電極に相当する）とすることもできる。プレ
ート線は、第２の電極から延在している構成とすること
もできるし、第２の電極とは別途に形成され、第２の電
極と接続された構成とすることもできる。後者の場合、
プレート線を構成する配線材料として、例えばアルミニ
ウムやアルミニウム系合金を例示することができる。第
１の電極が共通である構造として、具体的には、ストラ
イプ状の第１の電極を形成し、かかるストライプ状の第
１の電極の全面を覆うように強誘電体層を形成する構成
を挙げることができる。尚、このような構造において
は、第１の電極と強誘電体層と第２の電極の重複領域が
メモリセルに相当する。第１の電極が共通である構造と
して、その他、第１の電極の所定の領域に、それぞれの
強誘電体層が形成され、強誘電体層上に第２の電極が形
成された構造、あるいは又、配線層の所定の表面領域
に、それぞれの第１の電極が形成され、かかるそれぞれ
の第１の電極上に強誘電体層が形成され、強誘電体層上
に第２の電極が形成された構造を挙げることができる
が、これらの構成に限定するものではない。
【００５１】強誘電体層を得るためには、強誘電体薄膜
を形成した後の工程において、強誘電体薄膜をパターニ
ングすればよい。場合によっては、強誘電体薄膜のパタ
ーニングは不要である。強誘電体薄膜の形成は、例え
ば、ＭＯＣＶＤ法、パルスレーザアブレーション法、ス
パッタ法、ゾル−ゲル法といった強誘電体薄膜を構成す
る材料に適宜適した方法にて行うことができる。また、
強誘電体薄膜のパターニングは、例えば異方性イオンエ
ッチング（ＲＩＥ）法にて行うことができる。
【００５２】本発明において、第１の電極及び第２の電
極を構成する材料として、例えば、Ｉｒ、ＩｒＯ2-X、
Ｉｒ／ＩｒＯ2-X、ＳｒＩｒＯ3、Ｒｕ、ＲｕＯ2-X、Ｓ
ｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／Ｒｕ
Ｏ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積
層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5
ＣｏＯ 3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、Ｙ
Ｂａ2Ｃｕ3Ｏ7を挙げることができる。ここで、Ｘの値
は、０≦Ｘ＜２である。尚、積層構造においては、
「／」の前に記載された材料が上層を構成し、「／」の
後ろに記載された材料が下層を構成する。第１の電極と
第２の電極は、同じ材料から構成されていてもよいし、
同種の材料から構成されていてもよいし、異種の材料か
ら構成されていてもよい。第１の電極あるいは第２の電
極を形成するためには、第１の電極材料層あるいは第２
の電極材料層を形成した後の工程において、第１の電極
材料層あるいは第２の電極材料層をパターニングすれば
よい。第１の電極材料層あるいは第２の電極材料層の形
成は、例えばスパッタ法、反応性スパッタ法、電子ビー
ム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレ
ーション法といった第１の電極材料層や第２の電極材料
層を構成する材料に適宜適した方法にて行うことができ
る。また、第１の電極材料層や第２の電極材料層のパタ
ーニングは、例えばイオンミーリング法やＲＩＥ法にて
行うことができる。
【００５３】本発明の強誘電体型不揮発性半導体メモリ
における絶縁層を構成する材料として、酸化シリコン
（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、Ｓ
ＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧ及びＬＴＯを
例示することができる。
【００５４】選択用トランジスタ（スイッチング用トラ
ンジスタ）や各種のトランジスタは、例えば、周知のＭ
ＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができ
る。ビット線を構成する材料として、不純物がドーピン
グされたポリシリコンや高融点金属材料を挙げることが
できる。共通の第１の電極と選択用トランジスタとの電
気的な接続は、共通の第１の電極と選択用トランジスタ
との間に形成された絶縁層に設けられた接続孔（コンタ
クトホール）を介して、あるいは又、かかる絶縁層に設
けられた接続孔（コンタクトホール）及び絶縁層上に形
成された配線層を介して行うことができる。差動センス
アンプは、周知のラッチ回路から構成することができ
る。
【００５５】本発明の第１の態様〜第４の態様に係る強
誘電体型不揮発性半導体メモリにおいては、異なる熱履
歴グループに属するメモリセルに接続されたビット線に
は異なる電位の参照電位が与えられ、あるいは又、第ｎ
層目の第１及び第２のサブメモリユニットを構成するメ
モリセルには、第ｋ層目（ｋ≠ｎ）の第１及び第２のサ
ブメモリユニットを構成するメモリセルとは異なる参照
電位が与えられるので、製造時の熱履歴が異なるメモリ
セル群が混在していても、最適な参照電位をビット線に
与えることが可能となり、ビット線に表れるビット線電
位に差異が生じ難い。尚、本明細書において、単に「熱
履歴」と表現する場合も、その意味するところは「製造
時の熱履歴」、より詳しくは、強誘電体層を形成するた
めに、強誘電体薄膜を形成した後、強誘電体薄膜の結晶
化のための結晶化熱処理を行うが、この結晶化熱処理を
意味する。
【００５６】また、本発明の第５の態様〜第７の態様に
係る強誘電体型不揮発性半導体メモリにおいては、一対
のメモリセルに相補的な１ビットのデータを記憶する
が、これらの一対のメモリセルは同じ製造時の熱履歴グ
ループに属することが保証されているので、ビット線に
表れるビット線電位に変化が生じ難い。
【００５７】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００５８】（実施の形態１）実施の形態１は、本発明
の第１の態様及び第２の態様に係る強誘電体型不揮発性
半導体メモリ（以下、不揮発性メモリと略称する）に関
する。ビット線の延びる方向と平行な仮想垂直面で実施
の形態１の不揮発性メモリの一部分を切断したときの模
式的な一部断面図を図１に示す。更には、本発明の第２
の態様に係る不揮発性メモリの概念的な回路図を図２に
示し、図２の概念的な回路図のより具体的な回路図を図
３に示す。尚、図１には、第１のサブメモリユニットを
示すが、第２のサブメモリユニットも同様の構造を有
し、第２のサブメモリユニットは、図１の紙面垂直方向
に、第１のサブメモリユニットと並んで形成されてい
る。以下の説明においては、場合によっては、第１のサ
ブメモリユニットについての説明のみを行う場合があ
る。
【００５９】実施の形態１の不揮発性メモリは、複数の
ビット線ＢＬn（実施の形態１においては、ｎ＝１，
２）と、複数のメモリセルＭＣ1nm（実施の形態１にお
いては、ｍ＝１，２，３，４），ＭＣ2nmを具備してい
る。そして、各メモリセルは、第１の電極２１，３１
と、少なくとも第１の電極２１，３１上に形成された強
誘電体層２２，３２と、強誘電体層２２，３２上に形成
された第２の電極２３，３３とから成る。更には、複数
のメモリセルＭＣ11m，ＭＣ12m，ＭＣ21m，ＭＣ22mは、
製造時の熱履歴の異なる２つ以上の熱履歴グループのい
ずれかに属している。具体的には、メモリセルＭＣ11m
及びメモリセルＭＣ21mは第１の熱履歴グループに属
し、メモリセルＭＣ12m及びメモリセルＭＣ22mは第２の
熱履歴グループに属する。また、一対のビット線ＢＬn
に接続された一対のメモリセル（ＭＣ11m，ＭＣ21m）あ
るいは一対のメモリセル（ＭＣ12m，ＭＣ22m）のそれぞ
れに１ビットのデータが記憶され、一対のビット線ＢＬ
nは、差動センスアンプＳＡに接続されている。差動セ
ンスアンプＳＡは、周知のラッチ回路から構成すること
ができる。
【００６０】そして、一対のメモリセル（例えば、ＭＣ
11m，ＭＣ21m）において、一方のメモリセル（例えば、
ＭＣ11m）に記憶されたデータを読み出す場合、他方の
メモリセル（ＭＣ21m）が接続されたビット線ＢＬ2に参
照電位が与えられ、他方のメモリセル（ＭＣ21m）に記
憶されたデータを読み出す場合、一方のメモリセル（Ｍ
Ｃ11m）が接続されたビット線ＢＬ1に参照電位が与えら
れ、且つ、同じ熱履歴グループに属するメモリセルに接
続されたビット線には同じ電位の参照電位が与えられ、
異なる熱履歴グループに属するメモリセルに接続された
ビット線には異なる電位の参照電位が与えられる。即
ち、メモリセルＭＣ11m，ＭＣ21mに記憶されたデータを
読み出す場合、ビット線ＢＬ2，ＢＬ1には同じ参照電位
ＶREF-1が与えられ、メモリセルＭＣ12m，ＭＣ22mに記
憶されたデータを読み出す場合、ビット線ＢＬ2，ＢＬ1
には同じ参照電位ＶREF-2が与えられる。
【００６１】ここで、不揮発性メモリは、メモリセルが
絶縁層２６を介して積層された構造を有し、或る絶縁層
上に形成されたメモリセルは、他の絶縁層上に形成され
たメモリセルと異なる熱履歴グループに属する。即ち、
絶縁層１６上に形成されたメモリセルＭＣ11m，ＭＣ21m
は、他の絶縁層２６上に形成されたメモリセルＭ
Ｃ12 m，ＭＣ22mと異なる熱履歴グループに属する。更に
は、同一の絶縁層上に形成されたメモリセルは、同じ熱
履歴グループに属する。即ち、絶縁層１６上に形成され
たメモリセルＭＣ11m，ＭＣ21mは同じ熱履歴グループに
属し、絶縁層２６上に形成されたメモリセルＭＣ12m，
ＭＣ22mは同じ熱履歴グループに属する。
【００６２】あるいは又、実施の形態１の不揮発性メモ
リは、（Ａ−１）第１のビット線ＢＬ1と、（Ｂ−１）
第１の選択用トランジスタＴＲ1と、（Ｃ−１）それぞ
れがＭ個（但し、Ｍ≧２であり、実施の形態１において
は、Ｍ＝４）のメモリセルＭＣ11M，ＭＣ12Mから構成さ
れた、Ｎ個（但し、Ｎ≧２であり、実施の形態１におい
ては、Ｎ＝２）の第１のサブメモリユニットＳＭＵ11，
ＳＭＵ12と、（Ｄ−１）Ｍ×Ｎ本のプレート線、から成
る第１のメモリユニットＭＵ1と、（Ａ−２）第２のビ
ット線ＢＬ2と、（Ｂ−２）第２の選択用トランジスタ
ＴＲ2と、（Ｃ−２）それぞれがＭ個のメモリセルＭＣ
21M，ＭＣ22Mから構成された、Ｎ個の第２のサブメモリ
ユニットＳＭＵ21，ＳＭＵ22と、（Ｄ−２）前記第１の
メモリユニットＭＵ1を構成するＭ×Ｎ本のプレート線
と共通のＭ×Ｎ本のプレート線、から成る第２のメモリ
ユニットＭＵ2から構成されている。
【００６３】そして、第ｎ層目（但し、ｎ＝１，２・・
・，Ｎであり、実施の形態１においては、ｎ＝１，２）
の第１のサブメモリユニットＳＭＵ1nと、第ｎ層目の第
２のサブメモリユニットＳＭＵ2nとは、同じ絶縁層１
６，２６上に形成されており、第ｎ’層目（但し、ｎ’
＝２・・・，Ｎであり、実施の形態１においては、ｎ’
＝２）の第１のサブメモリユニットＳＭＵ1n'と第ｎ’
層目の第２のサブメモリユニットＳＭＵ2n'とは、絶縁
層２６を介して、第（ｎ’−１）層目の第１のサブメモ
リユニットＳＭＵ1(n'-1)と第（ｎ’−１）層目の第２
のサブメモリユニットＳＭＵ2(n'-1)の上に積層されて
いる。
【００６４】また、各メモリセルＭＣ11m，ＭＣ21m及び
ＭＣ12m，ＭＣ22mは、第１の電極２１，３１と強誘電体
層２２，３２と第２の電極２３，３３とから成る。
【００６５】更には、第１のメモリユニットＭＵ1にお
いて、第ｎ層目の第１のサブメモリユニットを構成する
メモリセルの第１の電極は、第ｎ層目の第１のサブメモ
リユニットにおいて共通であり、該共通の第１の電極
は、第１の選択用トランジスタＴＲ1を介して第１のビ
ット線ＢＬ1に接続され、第ｍ番目（但し、ｍ＝１，２
・・・Ｍ）のメモリセルの第２の電極は共通の第［（ｎ
−１）Ｍ＋ｍ］番目のプレート線に接続されている。具
体的には、第１層目の第１のサブメモリユニットＳＭＵ
11を構成するメモリセルＭＣ11mの第１の電極２１（共
通ノードＣＮ11と呼ぶ場合がある）は、第１層目の第１
のサブメモリユニットＳＭＵ11において共通であり、こ
の共通の第１の電極２１（共通ノードＣＮ11）は、第１
の選択用トランジスタＴＲ1を介して第１のビット線Ｂ
Ｌ1に接続され、第ｍ番目のメモリセルＭＣ11mの第２の
電極２３は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレー
ト線に接続されている。また、第２層目の第１のサブメ
モリユニットＳＭＵ12を構成するメモリセルＭＣ12mの
第１の電極３１（共通ノードＣＮ12と呼ぶ場合がある）
は、第２層目の第１のサブメモリユニットＳＭＵ12にお
いて共通であり、この共通の第１の電極３１（共通ノー
ドＣＮ12）は、第１の選択用トランジスタＴＲ1を介し
て第１のビット線ＢＬ1に接続され、第ｍ番目のメモリ
セルＭＣ12mの第２の電極３３は共通の第［（ｎ−１）
Ｍ＋ｍ］番目のプレート線に接続されている。尚、この
プレート線ＰＬ(n-1)M+mは、メモリユニットＭＵ2を構
成する各メモリセルの第２の電極２３，３３にも接続さ
れている。実施の形態１においては、より具体的には、
各プレート線は、第２の電極２３，３３から延在してい
る。
【００６６】更には、第２のメモリユニットＭＵ2にお
いて、第ｎ層目の第２のサブメモリユニットを構成する
メモリセルの第１の電極は、第ｎ層目の第２のサブメモ
リユニットにおいて共通であり、該共通の第１の電極
は、第２の選択用トランジスタを介して第２のビット線
に接続され、第ｍ番目のメモリセルの第２の電極は共通
の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続され
ている。具体的には、第１層目の第２のサブメモリユニ
ットＳＭＵ21を構成するメモリセルＭＣ21mの第１の電
極２１（共通ノードＣＮ21と呼ぶ場合がある）は、第１
層目の第２のサブメモリユニットＳＭＵ21において共通
であり、この共通の第１の電極２１（共通ノードＣ
Ｎ21）は、第２の選択用トランジスタＴＲ2を介して第
２のビット線ＢＬ2に接続され、第ｍ番目のメモリセル
ＭＣ21mの第２の電極２３は共通の第［（ｎ−１）Ｍ＋
ｍ］番目のプレート線に接続されている。また、第２層
目の第２のサブメモリユニットＳＭＵ22を構成するメモ
リセルＭＣ22mの第１の電極３１（共通ノードＣＮ22と
呼ぶ場合がある）は、第２層目の第２のサブメモリユニ
ットＳＭＵ22において共通であり、この共通の第１の電
極３１（共通ノードＣＮ22）は、第２の選択用トランジ
スタＴＲ2を介して第２のビット線ＢＬ2に接続され、第
ｍ番目のメモリセルＭＣ22mの第２の電極３３は共通の
第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されて
いる。
【００６７】そして、第ｎ層目の第１のサブメモリユニ
ットＳＭＵ1nを構成する各メモリセルＭＣ1nm、及び、
第ｎ層目の第２のサブメモリユニットＳＭＵ2nを構成す
る各メモリセルＭＣ2nmは、同じ製造時の熱履歴を有
し、第ｎ層目の第１のサブメモリユニットＳＭＵ1nを構
成する各メモリセルＭＣ1nm、及び、第ｎ層目の第２の
サブメモリユニットＳＭＵ2nを構成する各メモリセルＭ
Ｕ2nmは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモ
リユニットＳＭＵ1kを構成する各メモリセルＭＣ 1km、
及び、第ｋ層目の第２のサブメモリユニットＳＭＵ2kを
構成する各メモリセルＭＣ2kmと、異なる熱履歴を有す
る。
【００６８】そして、第１のメモリユニットＭＵ1にお
ける第ｎ層目の第１のサブメモリユニットＳＭＵ1nを構
成する第ｍ番目のメモリセルＭＣ1nmと、第２のメモリ
ユニットＭＵ2における第ｎ層目の第２のサブメモリユ
ニットＳＭＵ2nを構成する第ｍ番目のメモリセルＭＣ
2nmとは、一対となって、それぞれに１ビットのデータ
を記憶し、第１のメモリユニットＭＵ1における第ｎ層
目の第１のサブメモリユニットＳＭＵ1nを構成するメモ
リセルＭＣ1nmに記憶されたデータを読み出す場合、第
２のビット線ＢＬ2に第ｎ番目の電位を有する参照電位
ＶREF-nが与えられ、第２のメモリユニットＭＵ2におけ
る第ｎ層目の第２のサブメモリユニットＳＭＵ2nを構成
するメモリセルＭＣ2nmに記憶されたデータを読み出す
場合、第１のビット線ＢＬ1に第ｎ番目の電位を有する
参照電位ＶREF-nが与えられ、第ｎ番目の電位は、第ｋ
番目（但し、ｋ≠ｎ）の電位と異なる。
【００６９】第１の選択用トランジスタＴＲ1の他方の
ソース／ドレイン領域１４Ｂはコンタクトホール１５を
介してビット線ＢＬ1に接続されており、第１の選択用
トランジスタＴＲ1の一方のソース／ドレイン領域１４
Ａは、絶縁層１６に設けられた接続孔１８（第１層目の
接続孔１８と呼ぶ）を介して、第１層目の第１のサブメ
モリユニットＳＭＵ11における共通の第１の電極２１
（第１の共通ノードＣＮ 11）に接続されている。更に
は、第１の選択用トランジスタＴＲ1の一方のソース／
ドレイン領域１４Ａは、絶縁層１６に設けられた第１層
目の接続孔１８、絶縁層２６に設けられた接続孔２８
（第２層目の接続孔２８と呼ぶ）を介して、第２層目の
第１のサブメモリユニットＳＭＵ12における共通の第１
の電極３１（第２の共通ノードＣＮ12）に接続されてい
る。尚、図中、参照番号３６Ａは絶縁膜である。
【００７０】ビット線ＢＬ1，ＢＬ2は、差動センスアン
プＳＡに接続されている。また、プレート線ＰＬ
(n-1)M+mはプレート線デコーダ／ドライバＰＤに接続さ
れている。更には、ワード線ＷＬ1，ＷＬ2は、ワード線
デコーダ／ドライバＷＤに接続されている。ワード線Ｗ
Ｌ1，ＷＬ2は、図１の紙面垂直方向に延びている。ま
た、第１のサブメモリユニットＳＭＵ11を構成するメモ
リセルＭＣ11mの第２の電極２３は、図１の紙面垂直方
向に隣接する第２のサブメモリユニットＳＭＵ21を構成
するメモリセルＭＣ21mの第２の電極と共通であり、プ
レート線ＰＬ(n-1)M+mを兼ねている。更には、第１のサ
ブメモリユニットＳＭＵ12を構成するメモリセルＭＣ
12mの第２の電極３３は、図１の紙面垂直方向に隣接す
る第２のサブメモリユニットＳＭＵ22を構成するメモリ
セルＭＣ22mの第２の電極と共通であり、プレート線Ｐ
Ｌ(n-1)M+mを兼ねている。
【００７１】参照電位ＶREF-n（ＶREF-1，ＶREF-2）を
与えるための回路は、第１及び第２のリファレンスキャ
パシタＲＣ1，ＲＣ2（図２及び図３参照）から成る。こ
れらのリファレンスキャパシタＲＣ1，ＲＣ2は、例え
ば、ＭＯＳキャパシタから構成されている。ＭＯＳキャ
パシタの面積を最適化することによって、各ＭＯＳキャ
パシタから最適な参照電位ＶREF-1，ＶREF-2を出力する
ことができる。第１のリファレンスキャパシタＲＣ
1は、スイッチング回路（例えば、ＭＯＳ ＦＥＴから
成る）ＳＷ11及びスイッチング回路ＳＷ21によって、第
１のビット線ＢＬ1及び第２のビット線ＢＬ2に接続さ
れ、第２のリファレンスキャパシタＲＣ2は、スイッチ
ング回路ＳＷ12及びスイッチング回路ＳＷ22によって、
第１のビット線ＢＬ1及び第２のビット線ＢＬ2に接続さ
れている。尚、図１には、第１及び第２のリファレンス
キャパシタＲＣ1，ＲＣ2、並びに、スイッチング回路Ｓ
Ｗ11〜ＳＷ 22の図示を省略した。
【００７２】尚、参照電位を、周知の降圧回路や、複数
のＰＭＯＳ型ＦＥＴを直列に接続した構造から出力して
もよい。
【００７３】第１のメモリユニットＭＵ1を構成する第
１の選択用トランジスタＴＲ1はワード線ＷＬ1に接続さ
れ、第２のメモリユニットＭＵ2を構成する第２の選択
用トランジスタＴＲ2はワード線ＷＬ2に接続されてお
り、メモリセルＭＣ1nm，ＭＣ2nmは独立して制御され
る。実際の不揮発性メモリにおいては、この２×Ｎ×Ｍ
ビット（具体的には１６ビット）を記憶するメモリユニ
ットの集合がアクセス単位ユニットとしてアレイ状に配
設されている。尚、Ｍの値は４に限定されない。Ｍの値
は、Ｍ≧２を満足すればよく、実際的なＭの値として、
例えば、２のべき数（２，４，８，１６・・・）を挙げ
ることができる。また、Ｎの値は、Ｎ≧２を満足すれば
よく、実際的なＮの値として、例えば、２のべき数
（２，４，８・・・）を挙げることができる。
【００７４】対となった不揮発性メモリにおける一対の
選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、
及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれ
た領域を占めている。従って、仮に、ワード線及びビッ
ト線が最短ピッチで配置されるとすると、対となった不
揮発性メモリにおける一対の選択用トランジスタＴＲ 1
及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、
一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対と
なったメモリセルＭＣ11m，ＭＣ12m，ＭＣ21m，ＭＣ22m
（ｍ＝１，２・・・，Ｍ）で共有するが故に、１ビット
当たりの選択用トランジスタＴＲ1，ＴＲ2の数が少なく
て済み、また、ワード線ＷＬの配置も緩やかなので、不
揮発性メモリの縮小化を図り易い。しかも、周辺回路に
ついても、１本のワード線デコーダ／ドライバＷＤとＭ
本のプレート線デコーダ／ドライバＰＤで２×Ｍビット
を選択することができる。従って、このような構成を採
用することで、セル面積が８Ｆ2に近いレイアウトを実
現可能であり、ＤＲＡＭ並のチップサイズを実現するこ
とができる。
【００７５】メモリセルに記憶されたデータを読み出す
場合、予め、第１及び第２のリファレンスキャパシタＲ
Ｃ1，ＲＣ2に電荷を蓄積しておく。尚、第１のメモリユ
ニットＭＵ1を構成するメモリセルに記憶されたデータ
を読み出す場合、予め、第２のリファレンスキャパシタ
ＲＣ2に電荷を蓄積しておき、第２のメモリユニットＭ
Ｕ2を構成するメモリセルに記憶されたデータを読み出
す場合、予め、第１のリファレンスキャパシタＲＣ1に
電荷を蓄積しておいてもよい。後述する実施の形態３〜
実施の形態５においても、ＭＯＳキャパシタから成るリ
ファレンスキャパシタを用いる場合には、同様の操作を
行う。
【００７６】そして、例えば、第１のサブメモリユニッ
トＳＭＵ11を構成するメモリセルＭＣ11p（ｐは１，
２，３，４のいずれか）に記憶されたデータを読み出す
場合、ワード線ＷＬ1を選択し、メモリセルＭＣ11p以外
のメモリセルに接続されたプレート線には、例えば（１
／２）Ｖccの電圧を印加した状態で、メモリセルＭＣ11
pが接続されたプレート線を駆動する。ここで、Ｖ
ccは、例えば、電源電圧である。これによって、メモリ
セルＭＣ11pに記憶された１ビットのデータに相当する
電位が第１の選択用トランジスタＴＲ1を介して第１の
ビット線ＢＬ1にビット線電位として現れる。一方、ス
イッチング回路ＳＷ21をオン状態とする。これによっ
て、第２のビット線ＢＬ2には、参照電位ＶREF-1がビッ
ト線電位として現れる。そして、かかる対となったビッ
ト線ＢＬ1，ＢＬ2の電圧（ビット線電位）を差動センス
アンプＳＡで検出する。
【００７７】また、例えば、第２のサブメモリユニット
ＳＭＵ22を構成するメモリセルＭＣ 22pに記憶されたデ
ータを読み出す場合、ワード線ＷＬ2を選択し、メモリ
セルＭＣ22p以外のメモリセルに接続されたプレート線
には、例えば（１／２）Ｖccの電圧を印加した状態で、
メモリセルＭＣ22pに接続されたプレート線を駆動す
る。これによって、メモリセルＭＣ22pに記憶された１
ビットのデータに相当する電位が第２の選択用トランジ
スタＴＲ2を介して第２のビット線ＢＬ2にビット線電位
として現れる。一方、スイッチング回路ＳＷ12をオン状
態とする。これによって、第１のビット線ＢＬ1には、
参照電位ＶREF-2がビット線電位として現れる。そし
て、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビ
ット線電位）を差動センスアンプＳＡで検出する。
【００７８】以下、実施の形態１の不揮発性メモリの製
造方法の概要を説明する。
【００７９】［工程−１００］先ず、不揮発性メモリに
おける選択用トランジスタ及びスイッチング回路ＳＷ 11
〜ＳＷ22を構成するトランジスタとして機能するＭＯＳ
型トランジスタを半導体基板１０に形成する。そのため
に、例えばＬＯＣＯＳ構造を有する素子分離領域１１を
公知の方法に基づき形成する。尚、素子分離領域は、ト
レンチ構造を有していてもよいし、ＬＯＣＯＳ構造とト
レンチ構造の組合せとしてもよい。その後、半導体基板
１０の表面を例えばパイロジェニック法により酸化し、
ゲート絶縁膜１２を形成する。次いで、不純物がドーピ
ングされたポリシリコン層をＣＶＤ法にて全面に形成し
た後、ポリシリコン層をパターニングし、ゲート電極１
３を形成する。このゲート電極１３はワード線を兼ねて
いる。尚、ゲート電極１３をポリシリコン層から構成す
る代わりに、ポリサイドや金属シリサイドから構成する
こともできる。次に、半導体基板１０にイオン注入を行
い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法に
てＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバッ
クすることによって、ゲート電極１３の側面にゲートサ
イドウオール（図示せず）を形成する。次いで、半導体
基板１０にイオン注入を施した後、イオン注入された不
純物の活性化アニール処理を行うことによって、ソース
／ドレイン領域１４Ａ，１４Ｂを形成する。これらの工
程中において、適宜、ＭＯＳキャパシタから成るリファ
レンスキャパシタＲＣ1，ＲＣ2（図１には図示せず）を
形成する。リファレンスキャパシタＲＣ1，ＲＣ2の一方
の電極は、図示しない電源に接続されている。また、ス
イッチング回路ＳＷ11〜ＳＷ22を構成するトランジスタ
の一方のソース／ドレイン領域が、リファレンスキャパ
シタＲＣ1，ＲＣ2の他方の電極に該当する。
【００８０】［工程−１１０］次いで、全面に絶縁層を
形成する。具体的には、ＳｉＯ2及びＳｉＮの積層構造
を有する下層絶縁層（厚さ１μｍ）をＣＶＤ法にて形成
した後、ＣＭＰ法にて平坦化処理を行い、下層絶縁層の
厚さを０．６μｍとする。その後、他方のソース／ドレ
イン領域１４Ｂ、及び、スイッチング回路ＳＷ11〜ＳＷ
22を構成するトランジスタの他方のソース／ドレイン領
域の上方の下層絶縁層に開口部をＲＩＥ法にて形成す
る。そして、かかる開口部内を含む下層絶縁層上に不純
物がドーピングされたポリシリコン層をＣＶＤ法にて形
成する。次いで、８５０゜Ｃ、３０分間の活性化アニー
ル処理を行い、ポリシリコン層中の不純物の活性化を行
う。これによって、コンタクトホール１５が形成され
る。次に、下層絶縁層上のポリシリコン層をパターニン
グすることによって、ビット線ＢＬ1、及び、ビット線
ＢＬ1とスイッチング回路ＳＷ11〜ＳＷ22を構成するト
ランジスタとを接続する配線（図示せす）を形成する。
その後、ＳｉＯ2から成る上層絶縁層（厚さ０．４μ
ｍ）をＣＶＤ法にて全面に形成し、ＣＭＰ法にて平坦化
処理を行い、上層絶縁層の厚さを０．２μｍとする。
尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼
ぶ。ここで、ビット線ＢＬ1は、後の工程で形成する接
続孔１８と短絡しないように形成されている。
【００８１】尚、接続孔１８は、絶縁層１６に形成され
た開口部１７内に、例えば、タングステン、Ｔｉ、Ｐ
ｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳ
ｉ2等の高融点金属や金属シリサイドから成る金属配線
材料を埋め込むことによって形成することもできる。接
続孔１８の頂面は絶縁層１６の表面と略同じ平面に存在
していてもよいし、接続孔１８の頂部が絶縁層１６の表
面に延在していてもよい。タングステンにて開口部１７
を埋め込み、接続孔１８を形成する条件を、以下の表２
に例示する。尚、タングステンにて開口部１７を埋め込
む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロン
スパッタ法にて開口部１７内を含む絶縁層１６の上に形
成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を
形成する理由は、オーミックな低コンタクト抵抗を得る
こと、ブランケットタングステンＣＶＤ法における半導
体基板１０の損傷発生の防止、タングステンの密着性向
上のためである。
【００８２】［表２］ Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し タングステンのＣＶＤ形成条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm 圧力 ：１０．７ｋＰａ 形成温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００８３】［工程−１２０］次に、絶縁層１６上に、
酸化チタンから成る密着層（図示せず）を形成すること
が望ましい。そして、密着層上にＩｒから成る第１の電
極（下部電極）２１を構成する第１の電極材料層を、例
えばスパッタ法にて形成し、第１の電極材料層及び密着
層をフォトリソグラフィ技術及びドライエッチング技術
に基づきパターニングすることによって、第１の電極２
１を得ることができる。尚、以下の工程においても、第
１の電極材料層を形成する前に、絶縁層上に密着層を形
成することが望ましい。
【００８４】第１の電極２１は、所謂ダマシン構造を有
していてもよい。即ち、第１の電極２１は、周りを絶縁
層で埋め込まれた構造を有していてもよい。これによっ
て、強誘電体層を平坦な下地上、即ち、第１の電極及び
絶縁層上に形成することができるが故に、各層の平坦化
を図ることができ、一層容易にメモリセルあるいはサブ
メモリユニットの多層化を達成することができる。ここ
で、絶縁層の頂面と、第１の電極２１の頂面とは、同一
平面内にあってもよいし、絶縁層から第１の電極２１の
頂面が突出した状態、あるいは、絶縁層から第１の電極
２１の頂面が沈んだ状態であってもよい。
【００８５】［工程−１３０］その後、例えば、ＭＯＣ
ＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強
誘電体材料（具体的には、例えば、結晶化温度７５０゜
ＣのＢｉ2ＳｒＴａ2Ｏ 9）から成る強誘電体薄膜を全面
に形成する。その後、２５０゜Ｃの空気中で乾燥処理を
行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処
理を施し、結晶化を促進させる。
【００８６】［工程−１４０］次に、ＩｒＯ2-X層、Ｐ
ｔ層を、スパッタ法にて、順次、全面に形成した後、フ
ォトリソグラフィ技術、ドライエッチング技術に基づ
き、Ｐｔ層、ＩｒＯ2-X層、Ｂｉ2ＳｒＴａ2Ｏ9薄膜を順
次、パターニングして、第２の電極２３及び強誘電体層
２２を形成する。エッチングによって、強誘電体層２２
にダメージが加わる場合には、ダメージ回復に必要とさ
れる温度にて、熱処理を行えばよい。
【００８７】［工程−１５０］その後、 ・絶縁層２６の形成及び平坦化処理 ・開口部２７の形成及び接続孔２８の形成 ・第１の電極３１、結晶化温度７００゜ＣのＢｉ2Ｓｒ
（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層３２、及び
第２の電極３３の形成 ・絶縁膜３６Ａの形成 を、順次、行う。尚、Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9
から成る強誘電体層３２に対して、結晶化促進のための
熱処理を、７００゜Ｃの酸素ガス雰囲気で１時間、行え
ばよい。また、強誘電体層３２を強誘電体層２２と同じ
強誘電体材料から構成してもよい。
【００８８】各第２の電極はプレート線を兼ねていなく
ともよい。この場合には、絶縁膜３６Ａの形成完了後、
第２の電極２３、第２の電極３３を接続孔（ビアホー
ル）によって接続し、併せて、絶縁膜３６Ａ上に、かか
る接続孔と接続したプレート線を形成すればよい。
【００８９】絶縁層１６上に形成された第１のサブメモ
リユニットＳＭＵ11を構成するメモリセルＭＣ11Mと、
絶縁層１６上に形成された第２のサブメモリユニットＳ
ＭＵ2 1を構成するメモリセルＭＣ21Mとは、同じ製造時
の熱履歴を受ける。即ち、強誘電体層２２及び強誘電体
層３２の結晶化のための結晶化熱処理を受けている。一
方、絶縁層２６上に形成された第１のサブメモリユニッ
トＳＭＵ12を構成するメモリセルＭＣ12Mと、絶縁層２
６上に形成された第２のサブメモリユニットＳＭＵ22を
構成するメモリセルＭＣ22Mとは、同じ製造時の熱履歴
を受ける。即ち、強誘電体層３２の結晶化のための結晶
化熱処理を受けている。しかしながら、第ｎ層目の第１
及び第２のサブメモリユニットを構成するメモリセルに
は、第ｋ層目（ｋ≠ｎ）の第１及び第２のサブメモリユ
ニットを構成するメモリセルとは異なる参照電位が与え
られるので、製造時の熱履歴が異なるメモリセル群が混
在していても、最適な参照電位をビット線に与えること
が可能となり、ビット線に表れるビット線電位に差異が
生じ難い。
【００９０】例えば、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘
電体薄膜の形成条件を以下の表３に例示する。尚、表３
中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの
略である。また、表３に示したソース原料はテトラヒド
ロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されて
いる。
【００９１】［表３］ ＭＯＣＶＤ法による形成 ソース材料 ：Ｓｒ（ｔｈｄ）2−tetraglyme Ｂｉ（Ｃ6Ｈ5）3 Ｔａ（Ｏ−ｉＣ3Ｈ7）4（ｔｈｄ） 形成温度 ：４００〜７００゜Ｃ プロセスガス：Ａｒ／Ｏ2＝１０００／１０００ｃｍ3 形成速度 ：５〜２０ｎｍ／分
【００９２】あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る
強誘電体薄膜をパルスレーザアブレーション法、ゾル−
ゲル法、あるいはＲＦスパッタ法にて全面に形成するこ
ともできる。これらの場合の形成条件を以下に例示す
る。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成
する場合、所望の回数、スピンコート及び乾燥、あるい
はスピンコート及び焼成（又は、アニール処理）を繰り
返せばよい。
【００９３】［表４］ パルスレーザアブレーション法による形成 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、 ５Ｈｚ） 形成温度 ：４００〜８００゜Ｃ 酸素濃度 ：３Ｐａ
【００９４】［表５］ ゾル−ゲル法による形成 原料：Ｂｉ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）3 ［ビスマス・２エチルヘキサン酸，Ｂｉ（ＯＯｃ）3］ Ｓｒ（ＣＨ3（ＣＨ2）3ＣＨ（Ｃ2Ｈ5）ＣＯＯ）2 ［ストロンチウム・２エチルヘキサン酸，Ｓｒ（ＯＯｃ）2］ Ｔａ（ＯＥｔ）5 ［タンタル・エトキシド］ スピンコート条件：３０００ｒｐｍ×２０秒 乾燥：２５０゜Ｃ×７分 焼成：７００〜８００゜Ｃ×１時間（必要に応じてＲＴＡ処理を加える）
【００９５】［表６］ ＲＦスパッタ法による形成 ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2 雰囲気圧力：０．２〜１．３Ｐａ 形成温度 ：室温〜６００゜Ｃ プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【００９６】強誘電体層を、ＰＺＴあるいはＰＬＺＴか
ら構成するときの、マグネトロンスパッタ法によるＰＺ
ＴあるいはＰＬＺＴの形成条件を以下の表７に例示す
る。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ
法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ
法にて形成することもできる。
【００９７】［表７］ ターゲット ：ＰＺＴあるいはＰＬＺＴ プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 形成温度 ：５００゜Ｃ
【００９８】更には、ＰＺＴやＰＬＺＴをパルスレーザ
アブレーション法にて形成することもできる。この場合
の形成条件を以下の表８に例示する。
【００９９】［表８］ ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 形成温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【０１００】（実施の形態２）実施の形態２は、実施の
形態１の変形である。実施の形態１においては、参照電
位ＶREF-1，ＶREF-2を与えるための回路を、ＭＯＳキャ
パシタから成る第１及び第２のリファレンスキャパシタ
ＲＣ1，ＲＣ2から構成した。一方、実施の形態２におい
ては、参照電位ＶREF-1を与えるための回路を、強誘電
体キャパシタから成る第１のリファレンスキャパシタＲ
ＣA1，ＲＣB1から構成し、参照電位ＶRE F-2を与えるた
めの回路を、強誘電体キャパシタから成る第２のリファ
レンスキャパシタＲＣA2，ＲＣB2から構成する。
【０１０１】実施の形態２の不揮発性メモリの概念的な
回路図を図４に示す。尚、図４の概念的な回路図のより
具体的な回路図は、強誘電体キャパシタから成るリファ
レンスキャパシタＲＣA1，ＲＣB1，ＲＣA2，ＲＣB2の部
分を除き、図３に示したと同様の回路図とすることがで
きるので、図示を省略する。
【０１０２】第１及び第２のリファレンスキャパシタＲ
ＣA1，ＲＣB1，ＲＣA2，ＲＣB2は、実質的にメモリセル
と同じ構造を有する。即ち、第１のリファレンスキャパ
シタＲＣA1，ＲＣB1は、絶縁層１６上に形成された第１
の電極と、強誘電体層と、第２の電極から構成されてい
る。また、第２のリファレンスキャパシタＲＣA2，ＲＣ
B2は、絶縁層２６上に形成された第１の電極と、強誘電
体層と、第２の電極から構成されている。尚、実施の形
態２の不揮発性メモリは、実施の形態１の［工程−１０
０］において、ＭＯＳキャパシタを作製しない点、第１
のリファレンスキャパシタＲＣA1，ＲＣB1をメモリセル
ＭＣ11m，ＭＣ21mを作製するときに同時に作製する点、
第２のリファレンスキャパシタＲＣA2，ＲＣB2をメモリ
セルＭＣ 12m，ＭＣ22mを作製するときに同時に作製する
点を除き、実施の形態１の不揮発性メモリと同様の方法
で作製することができるので、詳細な説明は省略する。
【０１０３】強誘電体キャパシタから成る第１のリファ
レンスキャパシタＲＣA1を構成する第１の電極は、スイ
ッチング回路ＳＷA11を介して第１のビット線ＢＬ1に接
続され、更には、スイッチング回路ＳＷA12を介して接
地されている。尚、第１の電極はスイッチング回路を介
してリファレンス・プレート線ドライバＲＰＤに接続さ
れていてもよい。以下に説明するリファレンスキャパシ
タにおいても同様である。また、強誘電体キャパシタか
ら成る第２のリファレンスキャパシタＲＣA2を構成する
第１の電極は、スイッチング回路ＳＷA21を介して第１
のビット線ＢＬ1に接続され、更には、スイッチング回
路ＳＷA22を介して接地されている。また、強誘電体キ
ャパシタから成る第１のリファレンスキャパシタＲＣB1
を構成する第１の電極は、スイッチング回路ＳＷB11を
介して第２のビット線ＢＬ2に接続され、更には、スイ
ッチング回路ＳＷB12を介して接地されている。更に
は、強誘電体キャパシタから成る第２のリファレンスキ
ャパシタＲＣB2を構成する第１の電極は、スイッチング
回路ＳＷB21を介して第２のビット線ＢＬ2に接続され、
更には、スイッチング回路ＳＷB22を介して接地されて
いる。リファレンスキャパシタＲＣA1，ＲＣB1，Ｒ
ＣA2，ＲＣB2を構成する第２の電極のそれぞれは、リフ
ァレンス・プレート線ＰＬREF-A1，ＰＬREF-A2，ＰＬ
REF-B1，ＰＬREF-B2に接続され、これらのリファレンス
・プレート線はリファレンス・プレート線ドライバＲＰ
Ｄに接続されている。第１のリファレンスキャパシタＲ
ＣA1，ＲＣB1、第２のリファレンスキャパシタＲＣA2，
ＲＣB2の面積を最適化することによって、各リファレン
スキャパシタＲＣA1，ＲＣB1，ＲＣA2，ＲＣB2から最適
な参照電位Ｖ REF-1，ＶREF-2を出力することができる。
【０１０４】メモリセルからデータを読み出す場合、予
めスイッチング回路ＳＷA12，ＳＷA 22，ＳＷB12，ＳＷ
B22をオン状態として、リファレンスキャパシタＲ
ＣA1，ＲＣ A2，ＲＣB1，ＲＣB2を構成する第１の電極を
接地し、リファレンス・プレート線ＰＬREF-A1，ＰＬ
REF-A2，ＰＬREF-B1，ＰＬREF-B2にリファレンス・プレ
ート線ドライバＲＰＤから所定の電位を加える。その結
果、リファレンスキャパシタＲＣA1，ＲＣA2，ＲＣB1，
ＲＣB2を構成する強誘電体層に電荷が蓄積される。電荷
蓄積量は、第１のリファレンスキャパシタＲＣA1，ＲＣ
B1、第２のリファレンスキャパシタＲＣA2，ＲＣB2の面
積によって規定される。
【０１０５】そして、例えば、第１のサブメモリユニッ
トＳＭＵ11を構成するメモリセルＭＣ11p（ｐは１，
２，３，４のいずれか）に記憶されたデータを読み出す
場合、ワード線ＷＬ1を選択し、メモリセルＭＣ11p以外
のメモリセルに接続されたプレート線には、例えば（１
／２）Ｖccの電圧を印加した状態で、メモリセルＭＣ11
pが接続されたプレート線を駆動する。これによって、
メモリセルＭＣ11pに記憶された１ビットのデータに相
当する電位が第１の選択用トランジスタＴＲ1を介して
第１のビット線ＢＬ1にビット線電位として現れる。一
方、リファレンスキャパシタＲＣB1の強誘電体層にその
第２の電極から適切な電界を印加した状態で、スイッチ
ング回路ＳＷB11をオン状態とする。これによって、第
２のビット線ＢＬ2には、第１のリファレンスキャパシ
タＲＣB1に蓄積されていた蓄積電荷量に基づく参照電位
ＶREF-1がビット線電位として現れる。そして、かかる
対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電
位）を差動センスアンプＳＡで検出する。
【０１０６】また、例えば、第２のサブメモリユニット
ＳＭＵ22を構成するメモリセルＭＣ 22pに記憶されたデ
ータを読み出す場合、ワード線ＷＬ2を選択し、メモリ
セルＭＣ22p以外のメモリセルに接続されたプレート線
には、例えば（１／２）Ｖccの電圧を印加した状態で、
メモリセルＭＣ22pに接続されたプレート線を駆動す
る。これによって、メモリセルＭＣ221に記憶された１
ビットのデータに相当する電位が第２の選択用トランジ
スタＴＲ2を介して第２のビット線ＢＬ2にビット線電位
として現れる。一方、リファレンスキャパシタＲＣA2の
強誘電体層にその第２の電極から適切な電界を印加した
状態で、スイッチング回路ＳＷA21をオン状態とする。
これによって、第１のビット線ＢＬ1には、第２のリフ
ァレンスキャパシタＲＣA2に蓄積されていた蓄積電荷量
に基づく参照電位ＶREF-2がビット線電位として現れ
る。そして、かかる対となったビット線ＢＬ1，ＢＬ2の
電圧（ビット線電位）を差動センスアンプＳＡで検出す
る。
【０１０７】尚、図５に回路図を示すように、参照電位
ＶREF-1を与えるための回路を、強誘電体キャパシタか
ら成る第１のリファレンスキャパシタＲＣAから構成
し、参照電位ＶREF-2を与えるための回路を、強誘電体
キャパシタから成る第２のリファレンスキャパシタＲＣ
Bから構成することもできる。この場合、強誘電体キャ
パシタから成る第１のリファレンスキャパシタＲＣAを
構成する第１の電極は、スイッチング回路ＳＷA11を介
して第１のビット線ＢＬ1に接続され、スイッチング回
路ＳＷA21を介して第２のビット線ＢＬ2に接続され、更
には、スイッチング回路ＳＷA12を介して接地されてい
る。また、強誘電体キャパシタから成る第２のリファレ
ンスキャパシタＲＣBを構成する第１の電極は、スイッ
チング回路ＳＷB11を介して第１のビット線ＢＬ1に接続
され、スイッチング回路ＳＷB21を介して第２のビット
線ＢＬ2に接続され、更には、スイッチング回路ＳＷB12
を介して接地されている。リファレンスキャパシタＲＣ
A，ＲＣBを構成する第２の電極のそれぞれは、リファレ
ンス・プレート線ＰＬREF-A，ＰＬREF-Bに接続され、こ
れらのリファレンス・プレート線はリファレンス・プレ
ート線ドライバＲＰＤに接続されている。リファレンス
キャパシタＲＣA，ＲＣBの面積を最適化することによっ
て、各リファレンスキャパシタＲＣA，ＲＣBから最適な
参照電位ＶREF-1，ＶREF-2を出力することができる。
【０１０８】（実施の形態３）実施の形態３は、本発明
の第１の態様及び第３の態様に係る不揮発性メモリに関
する。ビット線の延びる方向と平行な仮想垂直面で実施
の形態３の不揮発性メモリの一部分を切断したときの模
式的な一部断面図を図６に示す。更には、本発明の第３
の態様に係る不揮発性メモリの概念的な回路図を図７に
示し、図７の概念的な回路図のより具体的な回路図を図
８に示す。尚、図６には、第１のサブメモリユニットを
示すが、第２のサブメモリユニットも同様の構造を有
し、第２のサブメモリユニットは、図６の紙面垂直方向
に、第１のサブメモリユニットと並んで形成されてい
る。以下の説明においては、場合によっては、第１のサ
ブメモリユニットについての説明のみを行う場合があ
る。また、図８においては、参照電位を発生させるため
の回路、差動センスアンプの図示を省略した。
【０１０９】実施の形態３の不揮発性メモリは、（Ａ−
１）第１のビット線ＢＬ1と、（Ｂ−１）Ｎ個（但し、
Ｎ≧２であり、実施の形態３においては、Ｎ＝２）の第
１の選択用トランジスタＴＲ1Nと、（Ｃ−１）それぞれ
がＭ個（但し、Ｍ≧２であり、実施の形態３において
は、Ｍ＝４）のメモリセルＭＣ11M，ＭＣ12Mから構成さ
れた、Ｎ個の第１のサブメモリユニットＳＭＵ1Nと、
（Ｄ−１）Ｎ個の第１のサブメモリユニット間におい
て、Ｎ個の第１のサブメモリユニットＳＭＵ1Nのそれぞ
れを構成するメモリセルで共通とされたＭ本のプレート
線ＰＬM、から成る第１のメモリユニットＭＵ1と、（Ａ
−２）第２のビット線ＢＬ2と、（Ｂ−２）Ｎ個の第２
の選択用トランジスタＴＲ2Nと、（Ｃ−２）それぞれが
Ｍ個のメモリセルＭＣ21M，ＭＣ22Mから構成された、Ｎ
個の第２のサブメモリユニットＳＭＵ2Nと、（Ｄ−２）
Ｎ個の第２のサブメモリユニット間において、Ｎ個の第
２のサブメモリユニットのそれぞれを構成するメモリセ
ルで共通とされ、且つ、前記第１のメモリユニットを構
成するＭ本のプレート線と共通のＭ本のプレート線ＰＬ
M、から成る第２のメモリユニットから構成されてい
る。
【０１１０】そして、第ｎ層目（但し、ｎ＝１，２・・
・，Ｎ）の第１のサブメモリユニットＳＭＵ1nと、第ｎ
層目の第２のサブメモリユニットＳＭＵ2nとは、同じ絶
縁層１６，２６上に形成されており、第ｎ’層目（但
し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニット
ＳＭＵ1n'と第ｎ’層目の第２のサブメモリユニットＳ
ＭＵ2n'とは、絶縁層２６を介して、第（ｎ’−１）層
目の第１のサブメモリユニットＳＭＵ1(n'-1)と第
（ｎ’−１）層目の第２のサブメモリユニットＳＭＵ2
(n'-1)の上に積層されている。
【０１１１】また、各メモリセルＭＣ11m，ＭＣ21m及び
ＭＣ12m，ＭＣ22mは、第１の電極２１，３１と強誘電体
層２２，３２と第２の電極２３，３３とから成る。
【０１１２】更には、第１のメモリユニットＭＵ1にお
いて、第ｎ層目の第１のサブメモリユニットＳＭＵ1nを
構成するメモリセルＭＣ1nmの第１の電極は、第ｎ層目
の第１のサブメモリユニットＳＭＵ1nにおいて共通であ
り、該共通の第１の電極は、第ｎ番目の第１の選択用ト
ランジスタＴＲ1nを介して第１のビット線ＢＬ1に接続
され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリ
セルＭＣ1nmの第２の電極は共通の第ｍ番目のプレート
線ＰＬMに接続されている。具体的には、第１層目の第
１のサブメモリユニットＳＭＵ11を構成するメモリセル
ＭＣ11mの第１の電極２１（共通ノードＣＮ11と呼ぶ場
合がある）は、第１層目の第１のサブメモリユニットＳ
ＭＵ11において共通であり、この共通の第１の電極２１
（共通ノードＣＮ11）は、第１番目の第１の選択用トラ
ンジスタＴＲ11を介して第１のビット線ＢＬ1に接続さ
れ、第ｍ番目のメモリセルＭＣ11mの第２の電極２３は
共通の第ｍ番目のプレート線ＰＬmに接続されている。
また、第２層目の第１のサブメモリユニットＳＭＵ12を
構成するメモリセルＭＣ12mの第１の電極３１（共通ノ
ードＣＮ12と呼ぶ場合がある）は、第２層目の第１のサ
ブメモリユニットＳＭＵ12において共通であり、この共
通の第１の電極３１（共通ノードＣＮ12）は、第２番目
の第１の選択用トランジスタＴＲ12を介して第１のビッ
ト線ＢＬ1に接続され、第ｍ番目のメモリセルＭＣ12mの
第２の電極３３は共通の第ｍ番目のプレート線ＰＬmに
接続されている。尚、このプレート線ＰＬmは、第２の
メモリユニットＭＵ2を構成する各メモリセルの第２の
電極２３，３３にも接続されている。実施の形態３にお
いては、より具体的には、各プレート線は、第２の電極
２３，３３から延在している。プレート線ＰＬmは図示
しない領域で相互に接続されている。
【０１１３】また、第２のメモリユニットＭＵ2におい
て、第ｎ層目の第２のサブメモリユニットＳＭＵ2nを構
成するメモリセルＭＣ2nmの第１の電極は、第ｎ層目の
第２のサブメモリユニットＳＭＵ2nにおいて共通であ
り、該共通の第１の電極は、第ｎ番目の第２の選択用ト
ランジスタＴＲ2nを介して第２のビット線ＢＬ2に接続
され、第ｍ番目のメモリセルＭＣ2nmの第２の電極は共
通の第ｍ番目のプレート線ＰＬmに接続されている。具
体的には、第１層目の第２のサブメモリユニットＳＭＵ
21を構成するメモリセルＭＣ21mの第１の電極２１（共
通ノードＣＮ21と呼ぶ場合がある）は、第１層目の第２
のサブメモリユニットＳＭＵ21において共通であり、こ
の共通の第１の電極２１（共通ノードＣＮ21）は、第１
番目の第２の選択用トランジスタＴＲ21を介して第２の
ビット線ＢＬ2に接続され、第ｍ番目のメモリセルＭＣ
21mの第２の電極２３は共通の第ｍ番目のプレート線Ｐ
Ｌmに接続されている。また、第２層目の第２のサブメ
モリユニットＳＭＵ22を構成するメモリセルＭＣ22mの
第１の電極３１（共通ノードＣＮ22と呼ぶ場合がある）
は、第２層目の第２のサブメモリユニットＳＭＵ22にお
いて共通であり、この共通の第１の電極３１（共通ノー
ドＣＮ22）は、第２番目の第２の選択用トランジスタＴ
Ｒ22を介して第２のビット線ＢＬ2に接続され、第ｍ番
目のメモリセルＭＣ22mの第２の電極３３は共通の第ｍ
番目のプレート線に接続されている。
【０１１４】そして、第ｎ層目の第１のサブメモリユニ
ットＳＭＵ1nを構成する各メモリセルＭＣ1nm、及び、
第ｎ層目の第２のサブメモリユニットＳＭＵ2nを構成す
る各メモリセルＭＣ2nmは、同じ製造時の熱履歴を有
し、第ｎ層目の第１のサブメモリユニットＳＭＵ1nを構
成する各メモリセルＭＣ1nm、及び、第ｎ層目の第２の
サブメモリユニットＳＭＵ2nを構成する各メモリセルＭ
Ｕ2nmは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモ
リユニットＳＭＵ1kを構成する各メモリセルＭＣ 1km、
及び、第ｋ層目の第２のサブメモリユニットＳＭＵ2kを
構成する各メモリセルＭＣ2kmと、異なる熱履歴を有す
る。
【０１１５】そして、第１のメモリユニットＭＵ1にお
ける第ｎ層目の第１のサブメモリユニットＳＭＵ1nを構
成する第ｍ番目のメモリセルＭＣ1nmと、第２のメモリ
ユニットＭＵ2における第ｎ層目の第２のサブメモリユ
ニットＳＭＵ2nを構成する第ｍ番目のメモリセルＭＣ
2nmとは、一対となって、それぞれに１ビットのデータ
を記憶し、第１のメモリユニットＭＵ1における第ｎ層
目の第１のサブメモリユニットＳＭＵ1nを構成するメモ
リセルＭＣ1nmに記憶されたデータを読み出す場合、第
２のビット線ＢＬ2に第ｎ番目の電位を有する参照電位
ＶREF-nが与えられ、第２のメモリユニットＭＵ2におけ
る第ｎ層目の第２のサブメモリユニットＳＭＵ2nを構成
するメモリセルＭＣ2nmに記憶されたデータを読み出す
場合、第１のビット線ＢＬ1に第ｎ番目の電位を有する
参照電位ＶREF-nが与えられ、第ｎ番目の電位は、第ｋ
番目（但し、ｋ≠ｎ）の電位と異なる。
【０１１６】第１番目及び第２番目の第１の選択用トラ
ンジスタＴＲ11，ＴＲ12の他方のソース／ドレイン領域
１４Ｂはコンタクトホール１５を介してビット線ＢＬ1
に接続されており、第１番目の第１の選択用トランジス
タＴＲ11の一方のソース／ドレイン領域１４Ａは、絶縁
層１６に設けられた接続孔１８（第１層目の接続孔１８
と呼ぶ）を介して、第１層目の第１のサブメモリユニッ
トＳＭＵ11における共通の第１の電極２１（第１の共通
ノードＣＮ11）に接続されている。更には、第２番目の
第１の選択用トランジスタＴＲ12の一方のソース／ドレ
イン領域１４Ａは、絶縁層１６に設けられた第１層目の
接続孔１８、パッド部２５、絶縁層２６に設けられた開
口部２７内に形成された接続孔２８（第２層目の接続孔
２８と呼ぶ）を介して、第２層目の第１のサブメモリユ
ニットＳＭＵ12における共通の第１の電極３１（第２の
共通ノードＣＮ12）に接続されている。尚、図中、参照
番号３６Ａは絶縁膜である。
【０１１７】ビット線ＢＬ1，ＢＬ2は、差動センスアン
プＳＡに接続されている。また、プレート線ＰＬmはプ
レート線デコーダ／ドライバＰＤに接続されている。更
には、ワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22は、ワ
ード線デコーダ／ドライバＷＤに接続されている。ワー
ド線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22は、図６の紙面垂
直方向に延びている。また、第１のサブメモリユニット
ＳＭＵ11を構成するメモリセルＭＣ11mの第２の電極２
３は、図６の紙面垂直方向に隣接する第２のサブメモリ
ユニットＳＭＵ21を構成するメモリセルＭＣ21mの第２
の電極と共通であり、プレート線ＰＬmを兼ねている。
更には、第１のサブメモリユニットＳＭＵ12を構成する
メモリセルＭＣ12mの第２の電極３３は、図６の紙面垂
直方向に隣接する第２のサブメモリユニットＳＭＵ22を
構成するメモリセルＭＣ22mの第２の電極と共通であ
り、プレート線ＰＬmを兼ねている。
【０１１８】参照電位ＶREF-1，ＶREF-2を与えるための
回路は、実施の形態１と同様に、ＭＯＳキャパシタから
成る第１及び第２のリファレンスキャパシタＲＣ1，Ｒ
Ｃ2（図６には図示せず）から構成してもよいし（図７
の回路図参照）、実施の形態２と同様に、強誘電体キャ
パシタから成る第１及び第２のリファレンスキャパシタ
ＲＣA1，ＲＣA2，ＲＣB1，ＲＣB2から構成してもよいし
（図９の回路図参照）、強誘電体キャパシタから成る第
１及び第２のリファレンスキャパシタＲＣA，ＲＣBから
構成してもよい（図１０の回路図参照）。あるいは又、
参照電位を、周知の降圧回路や、複数のＰＭＯＳ型ＦＥ
Ｔを直列に接続した構造から出力してもよい。
【０１１９】第１のメモリユニットＭＵ1を構成する第
１の選択用トランジスタＴＲ11，ＴＲ12のそれぞれはワ
ード線ＷＬ11，ＷＬ12に接続され、第２のメモリユニッ
トＭＵ2を構成する第２の選択用トランジスタＴＲ21，
ＴＲ22はそれぞれワード線ＷＬ21，ＷＬ22に接続されて
おり、メモリセルＭＣ1nm，ＭＣ2nmは独立して制御され
る。実際の不揮発性メモリにおいては、この２×Ｎ×Ｍ
ビット（具体的には１６ビット）を記憶するメモリユニ
ットの集合がアクセス単位ユニットとしてアレイ状に配
設されている。尚、Ｍの値は４に限定されない。Ｍの値
は、Ｍ≧２を満足すればよく、実際的なＭの値として、
例えば、２のべき数（２，４，８，１６・・・）を挙げ
ることができる。また、Ｎの値は、Ｎ≧２を満足すれば
よく、実際的なＮの値として、例えば、２のべき数
（２，４，８・・・）を挙げることができる。
【０１２０】ＭＯＳキャパシタから成る第１及び第２の
リファレンスキャパシタＲＣ1，ＲＣ2から構成した場
合、例えば、第１のサブメモリユニットＳＭＵ11を構成
するメモリセルＭＣ11pに記憶されたデータを読み出す
場合、ワード線ＷＬ11を選択し、プレート線ＰＬj（ｊ
≠ｐ）には、例えば（１／２）Ｖccの電圧を印加した状
態で、プレート線ＰＬpを駆動する。ここで、Ｖccは、
例えば、電源電圧である。これによって、メモリセルＭ
Ｃ11pに記憶された１ビットのデータに相当する電位が
第１番目の第１の選択用トランジスタＴＲ11を介して第
１のビット線ＢＬ1にビット線電位として現れる。一
方、スイッチング回路ＳＷ21をオン状態とする。これに
よって、第２のビット線ＢＬ2には、参照電位ＶREF-1が
ビット線電位として現れる。そして、かかる対となった
ビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を差動セ
ンスアンプＳＡで検出する。
【０１２１】また、例えば、第２のサブメモリユニット
ＳＭＵ22を構成するメモリセルＭＣ 22pに記憶されたデ
ータを読み出す場合、ワード線ＷＬ22を選択し、プレー
ト線ＰＬj（ｊ≠ｐ）には、例えば（１／２）Ｖccの電
圧を印加した状態で、プレート線ＰＬpを駆動する。こ
れによって、メモリセルＭＣ22pに記憶された１ビット
のデータに相当する電位が第２番目の第２の選択用トラ
ンジスタＴＲ22を介して第２のビット線ＢＬ2にビット
線電位として現れる。一方、スイッチング回路ＳＷ12を
オン状態とする。これによって、第１のビット線ＢＬ1
には、参照電位ＶR EF-2がビット線電位として現れる。
そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧
（ビット線電位）を差動センスアンプＳＡで検出する。
【０１２２】強誘電体キャパシタから成る第１及び第２
のリファレンスキャパシタＲＣA1，ＲＣA2，ＲＣB1，Ｒ
ＣB2から構成した場合、メモリセルからデータを読み出
す場合、予めスイッチング回路ＳＷA12，ＳＷA22，ＳＷ
B12，ＳＷB22をオン状態として、リファレンスキャパシ
タＲＣA1，ＲＣA2，ＲＣB1，ＲＣB2を構成する第１の電
極をリファレンス・プレート線ドライバＲＰＤに接続
し、リファレンス・プレート線ＰＬREF-A1，Ｐ
ＬREF-A2，ＰＬREF-B1，ＰＬREF-B2にリファレンス・プ
レート線ドライバＲＰＤから所定の電位を加える。その
結果、リファレンスキャパシタＲＣA1，ＲＣA2，Ｒ
ＣB1，ＲＣB2を構成する強誘電体層に電荷が蓄積され
る。
【０１２３】そして、例えば、第１のサブメモリユニッ
トＳＭＵ11を構成するメモリセルＭＣ11pに記憶された
データを読み出す場合、ワード線ＷＬ11を選択し、プレ
ート線ＰＬj（ｊ≠ｐ）には、例えば（１／２）Ｖccの
電圧を印加した状態で、プレート線ＰＬpを駆動する。
これによって、メモリセルＭＣ11pに記憶された１ビッ
トのデータに相当する電位が第１番目の第１の選択用ト
ランジスタＴＲ11を介して第１のビット線ＢＬ1にビッ
ト線電位として現れる。一方、リファレンスキャパシタ
ＲＣB1の強誘電体層にその第２の電極から適切な電界を
印加した状態で、スイッチング回路ＳＷB11をオン状態
とする。これによって、第２のビット線ＢＬ2には、参
照電位ＶREF-1がビット線電位として現れる。そして、
かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット
線電位）を差動センスアンプＳＡで検出する。
【０１２４】また、例えば、第２のサブメモリユニット
ＳＭＵ22を構成するメモリセルＭＣ 22pに記憶されたデ
ータを読み出す場合、ワード線ＷＬ22を選択し、プレー
ト線ＰＬj（ｊ≠ｐ）には、例えば（１／２）Ｖccの電
圧を印加した状態で、プレート線ＰＬpを駆動する。こ
れによって、メモリセルＭＣ22pに記憶された１ビット
のデータに相当する電位が第２番目の第２の選択用トラ
ンジスタＴＲ22を介して第２のビット線ＢＬ2にビット
線電位として現れる。一方、リファレンスキャパシタＲ
ＣA2の強誘電体層にその第２の電極から適切な電界を印
加した状態で、スイッチング回路ＳＷA21をオン状態と
する。これによって、第１のビット線ＢＬ1には、参照
電位ＶREF-2がビット線電位として現れる。そして、か
かる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線
電位）を差動センスアンプＳＡで検出する。
【０１２５】実施の形態３、あるいは、以下に説明する
実施の形態における不揮発性メモリは、実質的に、実施
の形態１あるいは実施の形態２にて説明した不揮発性メ
モリの製造方法によって製造することができるので、詳
細な説明は省略する。
【０１２６】（実施の形態４）実施の形態４は、実施の
形態３の変形である。ビット線の延びる方向と平行な仮
想垂直面で実施の形態４の不揮発性メモリの一部分を切
断したときの模式的な一部断面図を図１１に示す。更に
は、実施の形態４の不揮発性メモリの概念的な回路図を
図１２に示し、図１２の概念的な回路図のより具体的な
回路図（但し、第１のサブメモリユニットのみ）を図１
３に示す。尚、図１１には、第１のサブメモリユニット
を示すが、第２のサブメモリユニットも同様の構造を有
し、第２のサブメモリユニットは、図１１の紙面垂直方
向に、第１のサブメモリユニットと並んで形成されてい
る。以下の説明においては、場合によっては、第１のサ
ブメモリユニットについての説明のみを行う場合があ
る。また、図１３においては、参照電位を発生させるた
めの回路、差動センスアンプの図示を省略した。
【０１２７】実施の形態４の不揮発性メモリにおいて
は、Ｎ本の第１のビット線ＢＬ1N、及び、Ｎ本の第２の
ビット線ＢＬ2Nが備えられている。そして、第１のメモ
リユニットＭＵ1において、第ｎ層目の第１のサブメモ
リユニットＳＭＵ1nにおける共通の第１の電極は、第ｎ
番目の第１の選択用トランジスタＴＲ1nを介して第ｎ番
目の第１のビット線ＢＬ1nに接続されており、第２のメ
モリユニットＭＵ2において、第ｎ層目の第２のサブメ
モリユニットＳＭＵ2nにおける共通の第１の電極は、第
ｎ番目の第２の選択用トランジスタＴＲ2nを介して第ｎ
番目の第２のビット線ＢＬ2nに接続されている。
【０１２８】具体的には、第ｎ番目の第１の選択用トラ
ンジスタＴＲ1nの他方のソース／ドレイン領域１４Ｂは
第ｎ番目の第１のビット線ＢＬ1nに接続され、第１番目
の第１の選択用トランジスタＴＲ11の一方のソース／ド
レイン領域１４Ａは、絶縁層１６に設けられた第１層目
の接続孔１８を介して、第１層目の第１のサブメモリユ
ニットＳＭＵ11における共通の第１の電極２１（第１の
共通ノードＣＮ11）に接続されている。また、第２番目
の第１の選択用トランジスタＴＲ12の一方のソース／ド
レイン領域１４Ａは、絶縁層１６に設けられた第１層目
の接続孔１８、パッド部２５、絶縁層２６に設けられた
第２層目の接続孔２８を介して、第２層目の第１のサブ
メモリユニットＳＭＵ12における共通の第１の電極３１
（第２の共通ノードＣＮ12）に接続されている。一方、
第ｎ番目の第２の選択用トランジスタＴＲ2nの他方のソ
ース／ドレイン領域１４Ｂは第ｎ番目の第２のビット線
ＢＬ2nに接続され、第１番目の第２の選択用トランジス
タＴＲ21の一方のソース／ドレイン領域１４Ａは、絶縁
層１６に設けられた第１層目の接続孔１８を介して、第
１層目の第２のサブメモリユニットＳＭＵ21における共
通の第１の電極２１（第１の共通ノードＣＮ21）に接続
されている。また、第２番目の第２の選択用トランジス
タＴＲ22の一方のソース／ドレイン領域１４Ａは、絶縁
層１６に設けられた第１層目の接続孔１８、パッド部２
５、絶縁層２６に設けられた第２層目の接続孔２８を介
して、第２層目の第２のサブメモリユニットＳＭＵ22に
おける共通の第１の電極３１（第２の共通ノードＣ
Ｎ22）に接続されている。
【０１２９】ビット線ＢＬ1n，ＢＬ2nは、差動センスア
ンプＳＡに接続されている。
【０１３０】そして、第１のメモリユニットＭＵ1にお
ける第ｎ層目の第１のサブメモリユニットＳＭＵ1nを構
成するメモリセルＭＣ1nmに記憶されたデータを読み出
す場合、第ｎ番目の第２のビット線ＢＬ2nに第ｎ番目の
電位を有する参照電位ＶREF- nが与えられ、第２のメモ
リユニットＭＵ2における第ｎ層目の第２のサブメモリ
ユニットＳＭＵ2nを構成するメモリセルＭＣ2nmに記憶
されたデータを読み出す場合、第ｎ番目の第１のビット
線ＢＬ1nに第ｎ番目の電位を有する参照電位ＶRE F-nが
与えられる。
【０１３１】参照電位ＶREF-1，ＶREF-2を与えるための
回路は、実施の形態１と同様に、ＭＯＳキャパシタから
成る第１及び第２のリファレンスキャパシタＲＣ1，Ｒ
Ｃ2（図１１には図示せず）から構成してもよいし（図
１２の回路図参照）、実施の形態２と同様に、強誘電体
キャパシタから成る第１及び第２のリファレンスキャパ
シタＲＣA1，ＲＣA2，ＲＣB1，ＲＣB2から構成してもよ
い（図１４の回路図参照）。あるいは又、参照電位を、
周知の降圧回路や、複数のＰＭＯＳ型ＦＥＴを直列に接
続した構造から出力してもよい。
【０１３２】ＭＯＳキャパシタから成る第１及び第２の
リファレンスキャパシタＲＣ1，ＲＣ2から構成した場
合、例えば、第１のサブメモリユニットＳＭＵ11を構成
するメモリセルＭＣ11pに記憶されたデータを読み出す
場合、ワード線ＷＬ11を選択し、プレート線ＰＬj（ｊ
≠ｐ）には、例えば（１／２）Ｖccの電圧を印加した状
態で、プレート線ＰＬpを駆動する。ここで、Ｖccは、
例えば、電源電圧である。これによって、メモリセルＭ
Ｃ11pに記憶された１ビットのデータに相当する電位が
第１番目の第１の選択用トランジスタＴＲ11を介して第
１番目の第１のビット線ＢＬ11にビット線電位として現
れる。一方、スイッチング回路ＳＷ21をオン状態とす
る。これによって、第１番目の第２のビット線ＢＬ21に
は、参照電位ＶREF-1がビット線電位として現れる。そ
して、かかる対となったビット線ＢＬ11，ＢＬ21の電圧
（ビット線電位）を差動センスアンプＳＡで検出する。
【０１３３】また、例えば、第２のサブメモリユニット
ＳＭＵ22を構成するメモリセルＭＣ 22pに記憶されたデ
ータを読み出す場合、ワード線ＷＬ22を選択し、プレー
ト線ＰＬj（ｊ≠ｐ）には、例えば（１／２）Ｖccの電
圧を印加した状態で、プレート線ＰＬpを駆動する。こ
れによって、メモリセルＭＣ22pに記憶された１ビット
のデータに相当する電位が第２番目の第２の選択用トラ
ンジスタＴＲ22を介して第２番目の第２のビット線ＢＬ
22にビット線電位として現れる。一方、スイッチング回
路ＳＷ12をオン状態とする。これによって、第２番目の
第１のビット線ＢＬ12には、参照電位ＶREF-2がビット
線電位として現れる。そして、かかる対となったビット
線ＢＬ12，ＢＬ22の電圧（ビット線電位）を差動センス
アンプＳＡで検出する。
【０１３４】強誘電体キャパシタから成る第１及び第２
のリファレンスキャパシタＲＣA1，ＲＣA2，ＲＣB1，Ｒ
ＣB2から構成した場合、メモリセルからデータを読み出
す場合、予めスイッチング回路ＳＷA12，ＳＷA22，ＳＷ
B12，ＳＷB22をオン状態として、リファレンスキャパシ
タＲＣA1，ＲＣA2，ＲＣB1，ＲＣB2を構成する第１の電
極をリファレンス・プレート線ドライバＲＰＤに接続
し、リファレンス・プレート線ＰＬREF-A1，Ｐ
ＬREF-A2，ＰＬREF-B1，ＰＬREF-B2にリファレンス・プ
レート線ドライバＲＰＤから所定の電位を加える。その
結果、リファレンスキャパシタＲＣA1，ＲＣA2，Ｒ
ＣB1，ＲＣB2を構成する強誘電体層に電荷が蓄積され
る。
【０１３５】そして、例えば、第１のサブメモリユニッ
トＳＭＵ11を構成するメモリセルＭＣ11pに記憶された
データを読み出す場合、ワード線ＷＬ11を選択し、プレ
ート線ＰＬj（ｊ≠ｐ）には、例えば（１／２）Ｖccの
電圧を印加した状態で、プレート線ＰＬpを駆動する。
これによって、メモリセルＭＣ11pに記憶された１ビッ
トのデータに相当する電位が第１番目の第１の選択用ト
ランジスタＴＲ11を介して第１番目の第１のビット線Ｂ
Ｌ11にビット線電位として現れる。一方、リファレンス
キャパシタＲＣB1の強誘電体層にその第２の電極から適
切な電界を印加した状態で、スイッチング回路ＳＷB11
をオン状態とする。これによって、第１番目の第２のビ
ット線ＢＬ21には、参照電位ＶREF-1がビット線電位と
して現れる。そして、かかる対となったビット線Ｂ
Ｌ11，ＢＬ21の電圧（ビット線電位）を差動センスアン
プＳＡで検出する。
【０１３６】また、例えば、第２のサブメモリユニット
ＳＭＵ22を構成するメモリセルＭＣ 22pに記憶されたデ
ータを読み出す場合、ワード線ＷＬ22を選択し、プレー
ト線ＰＬj（ｊ≠ｐ）には、例えば（１／２）Ｖccの電
圧を印加した状態で、プレート線ＰＬpを駆動する。こ
れによって、メモリセルＭＣ22pに記憶された１ビット
のデータに相当する電位が第２番目の第２の選択用トラ
ンジスタＴＲ22を介して第２番目の第２のビット線ＢＬ
22にビット線電位として現れる。一方、リファレンスキ
ャパシタＲＣA2の強誘電体層にその第２の電極から適切
な電界を印加した状態で、スイッチング回路ＳＷA21を
オン状態とする。これによって、第２番目の第１のビッ
ト線ＢＬ12には、参照電位ＶREF-2がビット線電位とし
て現れる。そして、かかる対となったビット線ＢＬ12，
ＢＬ22の電圧（ビット線電位）を差動センスアンプＳＡ
で検出する。
【０１３７】（実施の形態５）実施の形態５は、本発明
の第４の態様に係る不揮発性メモリに関する。実施の形
態５の不揮発性メモリの回路図を図１５に示し、不揮発
性メモリを構成する各種のトランジスタの模式的なレイ
アウトを図１６に示す。尚、図１５においては、不揮発
性メモリを構成する２つのメモリユニットの内、第１の
メモリユニットを示したが、第２のメモリユニットも同
じ構成を有する。また、参照電位を発生する回路の図
示、差動センスアンプの図示を省略してある。更には、
図１６において、各種のトランジスタの領域を点線で囲
み、活性領域及び配線を実線で示し、ゲート電極あるい
はワード線を一点鎖線で示した。また、それぞれがＭ個
のメモリセルから構成されたＮ個の第１のサブメモリユ
ニット、及び、Ｍ本のプレート線の部分の模式的な一部
断面図は、図６に示した一部断面図と、メモリセルの数
を除き、実質的に同じであるので、以下の説明において
は、図６も参照する。
【０１３８】実施の形態５の不揮発性メモリは、所謂ゲ
インセルタイプの不揮発性メモリである。そして、（Ａ
−１）第１のビット線ＢＬ1と、（Ｂ−１）Ｎ個（但
し、Ｎ≧２であり、実施の形態５においては、Ｎ＝２）
の第１の選択用トランジスタＴＲ1Nと、（Ｃ−１）それ
ぞれがＭ個（但し、Ｍ≧２であり、実施の形態５におい
ては、Ｍ＝８）のメモリセルＭＣ11M，ＭＣ12Mから構成
された、Ｎ個の第１のサブメモリユニットＳＭＵ11，Ｓ
ＭＵ12と、（Ｄ−１）Ｎ個の第１のサブメモリユニット
間において、Ｎ個の第１のサブメモリユニットのそれぞ
れを構成するメモリセルで共通とされたＭ本のプレート
線ＰＬMと、（Ｅ−１）第１の書込用トランジスタＴＲ
W1と、（Ｆ−１）第１の検出用トランジスタＴＲS1と、
（Ｇ−１）第１の読出用トランジスタＴＲR1、から成る
第１のメモリユニットＭＵ1と、（Ａ−２）第２のビッ
ト線ＢＬ2と、（Ｂ−２）Ｎ個の第２の選択用トランジ
スタＴＲ2Nと、（Ｃ−２）それぞれがＭ個のメモリセル
ＭＣ21M，ＭＣ22Mから構成された、Ｎ個の第２のサブメ
モリユニットＳＭＵ21，ＳＭＵ22と、（Ｄ−２）Ｎ個の
第２のサブメモリユニット間において、Ｎ個の第２のサ
ブメモリユニットのそれぞれを構成するメモリセルで共
通とされ、且つ、前記第１のメモリユニットを構成する
Ｍ本のプレート線と共通のＭ本のプレート線ＰＬMと、
（Ｅ−２）第２の書込用トランジスタＴＲW2と、（Ｆ−
２）第２の検出用トランジスタＴＲS2と、（Ｇ−２）第
２の読出用トランジスタＴＲR2、から成る第２のメモリ
ユニットから構成されている。
【０１３９】そして、第ｎ層目（但し、ｎ＝１，２・・
・，Ｎ）の第１のサブメモリユニットＳＭＵ1nと、第ｎ
層目の第２のサブメモリユニットＳＭＵ2nとは、同じ絶
縁層１６，２６上に形成されており、第ｎ’層目（但
し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニット
ＳＭＵ1n'と第ｎ’層目の第２のサブメモリユニットＳ
ＭＵ2n'とは、絶縁層２６を介して、第（ｎ’−１）層
目の第１のサブメモリユニットＳＭＵ1(n'-1)と第
（ｎ’−１）層目の第２のサブメモリユニットＳＭＵ2
(n'-1)の上に積層されている。
【０１４０】また、各メモリセルＭＣ11m，ＭＣ21m，Ｍ
Ｃ12m，ＭＣ22mは、第１の電極２１，３１と強誘電体層
２２，３２と第２の電極２３，３３とから成る。
【０１４１】第１のメモリユニットＭＵ1において、第
ｎ層目の第１のサブメモリユニットＳＭＵ1nを構成する
メモリセルＭＣ1nmの第１の電極は、第ｎ層目の第１の
サブメモリユニットＳＭＵ1nにおいて共通であり、該共
通の第１の電極は、第ｎ番目の第１の選択用トランジス
タＴＲ1n及び第１の書込用トランジスタＴＲW1を介して
第１のビット線ＢＬ1に接続され、第ｍ番目（但し、ｍ
＝１，２・・・Ｍ）のメモリセルＭＣ1nmの第２の電極
は共通の第ｍ番目のプレート線ＰＬmに接続されてい
る。具体的には、第１層目の第１のサブメモリユニット
ＳＭＵ11を構成するメモリセルＭＣ11mの第１の電極２
１は、第１層目の第１のサブメモリユニットＳＭＵ11に
おいて共通であり、この共通の第１の電極（共通ノード
ＣＮ11）は、第１番目の第１の選択用トランジスタＴＲ
11及び第１の書込用トランジスタＴＲ W1を介して第１の
ビット線ＢＬ1に接続され、第ｍ番目のメモリセルＭＣ
11mの第２の電極２３は共通の第ｍ番目のプレート線Ｐ
Ｌmに接続されている。更には、第２層目の第１のサブ
メモリユニットＳＭＵ12を構成するメモリセルＭＣ12m
の第１の電極３１は、第２層目の第１のサブメモリユニ
ットＳＭＵ12において共通であり、この共通の第１の電
極（共通ノードＣＮ12）は、第２番目の第１の選択用ト
ランジスタＴＲ12及び第１の書込用トランジスタＴＲW1
を介して第１のビット線ＢＬ1に接続され、第ｍ番目の
メモリセルＭＣ12mの第２の電極３３は共通の第ｍ番目
のプレート線ＰＬmに接続されている。
【０１４２】また、第２のメモリユニットＭＵ2におい
て、第ｎ層目の第２のサブメモリユニットＳＭＵ2nを構
成するメモリセルＭＣ2nmの第１の電極は、第ｎ層目の
第２のサブメモリユニットＳＭＵ2nにおいて共通であ
り、該共通の第１の電極は、第ｎ番目の第２の選択用ト
ランジスタＴＲ2n及び第２の書込用トランジスタＴＲW2
を介して第２のビット線ＢＬ2に接続され、第ｍ番目の
メモリセルＭＣ2nmの第２の電極は共通の第ｍ番目のプ
レート線ＰＬmに接続されている。具体的には、第１層
目の第２のサブメモリユニットＳＭＵ21を構成するメモ
リセルＭＣ21mの第１の電極２１は、第１層目の第２の
サブメモリユニットＳＭＵ21において共通であり、該共
通の第１の電極（共通ノードＣＮ21）は、第１番目の第
２の選択用トランジスタＴＲ21及び第２の書込用トラン
ジスタＴＲW2を介して第２のビット線ＢＬ2に接続さ
れ、第ｍ番目のメモリセルＭＣ21mの第２の電極２３は
共通の第ｍ番目のプレート線ＰＬmに接続されている。
また、第２層目の第２のサブメモリユニットＳＭＵ22を
構成するメモリセルＭＣ22mの第１の電極３１は、第２
層目の第２のサブメモリユニットＳＭＵ22において共通
であり、該共通の第１の電極（共通ノードＣＮ22）は、
第２番目の第２の選択用トランジスタＴＲ22及び第２の
書込用トランジスタＴＲW2を介して第２のビット線ＢＬ
2に接続され、第ｍ番目のメモリセルＭＣ22mの第２の電
極３３は共通の第ｍ番目のプレート線ＰＬmに接続され
ている。
【０１４３】更には、第ｎ層目の第１のサブメモリユニ
ットＳＭＵ1nを構成する各メモリセルＭＣ1nm、及び、
第ｎ層目の第２のサブメモリユニットＳＭＵ2nを構成す
る各メモリセルＭＣ2nmは、同じ製造時の熱履歴を有
し、第ｎ層目の第１のサブメモリユニットＳＭＵ1nを構
成する各メモリセルＭＣ1nm、及び、第ｎ層目の第２の
サブメモリユニットＳＭＵ2nを構成する各メモリセルＭ
Ｃ2nmは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモ
リユニットＳＭＵ1kを構成する各メモリセルＭＣ 1km、
及び、第ｋ層目の第２のサブメモリユニットＳＭＵ2kを
構成する各メモリセルＭＣ2kmと、異なる熱履歴を有す
る。
【０１４４】そして、第１のメモリユニットＭＵ1にお
ける第ｎ層目の第１のサブメモリユニットＳＭＵ1nを構
成する第ｍ番目のメモリセルＭＣ1nmと、第２のメモリ
ユニットＭＵ2における第ｎ層目の第２のサブメモリユ
ニットＳＭＵ2nを構成する第ｍ番目のメモリセルＭＣ
2nmとは、一対となって、それぞれに１ビットのデータ
を記憶する。
【０１４５】第１の検出用トランジスタＴＲS1の一端は
所定の電位Ｖccを有する第１の配線（不純物層から構成
された電源線）に接続され、他端は第１の読出用トラン
ジスタＴＲR1を介して第１のビット線ＢＬ1に接続さ
れ、第２の検出用トランジスタＴＲS2の一端は所定の電
位Ｖccを有する第２の配線（不純物層から構成された電
源線）に接続され、他端は第２の読出用トランジスタＴ
ＲR2を介して第２のビット線ＢＬ2に接続されている。
【０１４６】具体的には、各種のトランジスタはＭＯＳ
型ＦＥＴから構成されており、第１の書込用トランジス
タＴＲW1の一方のソース／ドレイン領域はコンタクトホ
ール１５を介してビット線ＢＬに接続され、他方のソー
ス／ドレイン領域は、絶縁層１６に設けられた接続孔１
８Ｂ、図示しない副ビット線、絶縁層１６に設けられた
接続孔１８Ｃを介して、第１の選択用トランジスタＴＲ
11，ＴＲ12のそれぞれの一方のソース／ドレイン領域に
接続されている。また、第１番目の第１の選択用トラン
ジスタＴＲ11の他方のソース／ドレイン領域は、サブメ
モリユニットＳＭＵ11を構成する共通の第１の電極（共
通ノードＣＮ11）に絶縁層１６に設けられた接続孔１８
1を介して接続されている。一方、第２番目の第１の選
択用トランジスタＴＲ12の他方のソース／ドレイン領域
は、サブメモリユニットＳＭＵ12を構成する共通の第１
の電極（共通ノードＣＮ12）に、絶縁層１６に設けられ
た接続孔１８2、更には、絶縁層２６に設けられた接続
孔２８を介して接続されている。また、第１の検出用ト
ランジスタＴＲS1の一方のソース／ドレイン領域は、所
定の電位Ｖccを有する第１の配線に接続され、他方のソ
ース／ドレイン領域は、第１の読出用トランジスタＴＲ
R1の一方のソース／ドレイン領域に接続されている。ま
た、第１の読出用トランジスタＴＲR1の他方のソース／
ドレイン領域は、コンタクトホール１５を介してビット
線ＢＬに接続されている。更には、第１の選択用トラン
ジスタＴＲ11，ＴＲ12のそれぞれの一方のソース／ドレ
イン領域、あるいは、第１の書込用トランジスタＴＲW1
の他方のソース／ドレイン領域は、検出用トランジスタ
ＴＲS1のゲート電極に、図示しない副ビット線及び接続
孔１８Ａを介して接続されている。第１の検出用トラン
ジスタＴＲS1の他方のソース／ドレイン領域と第１の読
出用トランジスタＴＲR1の一方のソース／ドレイン領域
とは、１つのソース／ドレイン領域を占めている。ま
た、第１の書込用トランジスタＴＲW1のゲート電極に接
続されたワード線ＷＬW1、第１の読出用トランジスタＴ
ＲR1のゲート電極に接続されたワード線ＷＬR1、及び、
第１の選択用トランジスタＴＲ11，ＴＲ12のゲート電極
に接続されたワード線ＷＬ11，ＷＬ12は、ワード線デコ
ーダ／ドライバＷＤに接続されている。一方、各プレー
ト線ＰＬmは、プレート線デコーダ／ドライバＰＤに接
続されている。更には、ビット線ＢＬ1，ＢＬ2は差動セ
ンスアンプＳＡに接続されている。ここで、副ビット線
は、下層絶縁層上を延び、ビット線ＢＬ1に接続されて
いる。
【０１４７】そして、第１のメモリユニットＭＵ1にお
ける第ｎ層目の第１のサブメモリユニットＳＭＵ1nを構
成する各メモリセルＭＣ1nmに記憶されたデータの読み
出し時、第ｎ番目の第１の選択用トランジスタＴＲ1n及
び第１の読出用トランジスタＴＲR1が導通状態とされ、
各メモリセルＭＣ1nmに記憶されたデータに基づき共通
の第１の電極（共通ノードＣＮ11又はＣＮ12）に生じた
電位により、第１の検出用トランジスタＴＲS1の動作が
制御され、且つ、第２のビット線ＢＬ2に第ｎ番目の電
位を有する参照電位ＶREF-nが与えられ、第２のメモリ
ユニットＭＵ2における第ｎ層目の第２のサブメモリユ
ニットＳＭＵ2nを構成する各メモリセルＭＣ2nmに記憶
されたデータの読み出し時、第ｎ番目の第２の選択用ト
ランジスタＴＲ2n及び第２の読出用トランジスタＴＲR2
が導通状態とされ、各メモリセルＭＣ2nmに記憶された
データに基づき共通の第１の電極（共通ノードＣＮ21又
はＣＮ22）に生じた電位により、第２の検出用トランジ
スタＴＲS2の動作が制御され、且つ、第１のビット線Ｂ
Ｌ1に第ｎ番目の電位を有する参照電位ＶREF-nが与えら
れ、第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電
位と異なる。
【０１４８】第１のメモリユニットＭＵ1を構成する第
１の選択用トランジスタＴＲ11，ＴＲ12のそれぞれはワ
ード線ＷＬ11，ＷＬ12に接続され、第２のメモリユニッ
トＭＵ2を構成する第２の選択用トランジスタＴＲ21，
ＴＲ22はそれぞれワード線ＷＬ21，ＷＬ22に接続されて
おり、メモリセルＭＣ1nm，ＭＣ2nmは独立して制御され
る。実際の不揮発性メモリにおいては、この２×Ｎ×Ｍ
ビット（具体的には１６ビット）を記憶するメモリユニ
ットの集合がアクセス単位ユニットとしてアレイ状に配
設されている。尚、Ｍの値は４に限定されない。Ｍの値
は、Ｍ≧２を満足すればよく、実際的なＭの値として、
例えば、２のべき数（２，４，８，１６・・・）を挙げ
ることができる。また、Ｎの値は、Ｎ≧２を満足すれば
よく、実際的なＮの値として、例えば、２のべき数
（２，４，８・・・）を挙げることができる。
【０１４９】各サブメモリユニットＳＭＵ1N，ＳＭＵ2N
の構造は、実質的に、実施の形態３にて説明したサブメ
モリユニットＳＭＵ1N，ＳＭＵ2Nと同様の構造とするこ
とができるので、詳細な説明は省略する。
【０１５０】実施の形態５の不揮発性メモリの大きさ
（占有面積）は、基本的には、一方向においては、プレ
ート線ＰＬMのピッチと本数（Ｍの値）で決定され、か
かる方向と直交する方向においては、共通ノードのピッ
チと本数（Ｎの値）で決定される。不揮発性メモリが占
める半導体基板の領域の面積（大きさ）は、選択用トラ
ンジスタＴＲ11，ＴＲ12，ＴＲ21，ＴＲ22の占める面積
（大きさ）によって主に決定される。書込用トランジス
タＴＲW1，ＴＲW2、読出用トランジスタＴＲR1，Ｔ
ＲR2、検出用トランジスタＴＲS1，ＴＲS2は、半導体基
板の空領域に形成すればよく、空領域の面積は、サブメ
モリユニットの数（Ｎ）、サブメモリユニットを構成す
るメモリセルの数（Ｍ）が大きくなるほど、広くなる。
従って、このように、書込用トランジスタＴＲW1，ＴＲ
W2、読出用トランジスタＴＲR2，ＴＲR2、検出用トラン
ジスタＴＲS1，ＴＲS2を、半導体基板の空領域に形成す
れば、半導体基板を極めて効果的に利用することができ
る。
【０１５１】この不揮発性メモリの第１のメモリユニッ
トＭＵ1における第１のサブメモリユニットＳＭＵ11を
構成するメモリセルＭＣ11pからデータを読み出す場
合、選択プレート線ＰＬpにＶccを印加する。このと
き、選択メモリセルＭＣ11pにデータ「１」が記憶され
ていれば、強誘電体層に分極反転が生じ、蓄積電荷量が
増加し、共通ノードＣＮ11の電位が上昇する。一方、選
択メモリセルＭＣ11pにデータ「０」が記憶されていれ
ば、強誘電体層に分極反転が生ぜず、共通ノードＣＮ 11
の電位は殆ど上昇しない。即ち、共通ノードＣＮ11は、
非選択メモリセルの強誘電体層を介して複数の非選択プ
レート線ＰＬjにカップリングされているので、共通ノ
ードＣＮ11の電位は０ボルトに比較的近いレベルに保た
れる。このようにして、選択メモリセルＭＣ11pに記憶
されたデータに依存して共通ノードＣＮ1 1の電位に変化
が生じる。従って、選択メモリセルＭＣ11pの強誘電体
層には、分極反転に十分な電界を与えることができる。
そして、ビット線ＢＬ1を浮遊状態とし、第１の読出用
トランジスタＴＲR1をオン状態とする。一方、選択メモ
リセルＭＣ11pに記憶されたデータに基づき共通の第１
の電極（共通ノードＣＮ11）に生じた電位により、第１
の検出用トランジスタＴＲS1の動作が制御される。具体
的には、選択メモリセルＭＣ11pに記憶されたデータに
基づき共通の第１の電極（共通ノードＣＮ11）に高い電
位が生じれば、第１の検出用トランジスタＴＲ S1は導通
状態となり、第１の検出用トランジスタＴＲS1の一方の
ソース／ドレイン領域は所定の電位Ｖccを有する第１の
配線に接続されているので、かかる第１の配線から、第
１の検出用トランジスタＴＲS1及び第１の読出用トラン
ジスタＴＲR1を介してビット線ＢＬ1に電流が流れ、ビ
ット線ＢＬ1の電位が上昇する。即ち、信号検出回路に
よって共通の第１の電極（共通ノードＣＮ11）の電位変
化が検出され、この検出結果がビット線ＢＬ1に電圧
（電位）として伝達される。ここで、第１の検出用トラ
ンジスタＴＲS1の閾値をＶth、第１の検出用トランジス
タＴＲS1のゲート電極の電位（即ち、共通ノードＣＮ11
の電位）をＶgとすれば、ビット線ＢＬ1の電位は概ね
（Ｖg−Ｖth）となる。尚、第１の検出用トランジスタ
ＴＲS1をディプレッション型のＮＭＯＳＦＥＴとすれ
ば、閾値Ｖthは負の値をとる。これにより、ビット線Ｂ
Ｌ1の負荷の大小に拘わらず、安定したセンス信号量を
確保できる。尚、第１の検出用トランジスタＴＲS1をＰ
ＭＯＳＦＥＴから構成することもできる。第２のビット
線ＢＬ2には、実施の形態１あるいは実施の形態２にて
説明したと同様に、第１番目の参照電位ＶREF-1を加え
る。
【０１５２】尚、サブメモリユニットを構成するメモリ
セルの個数（Ｍ）は、選択メモリセルの強誘電体層に十
分に大きな電界を与えて、かかる強誘電体層に確実に分
極反転が生じるような個数とする必要がある。即ち、Ｍ
の値が値が小さ過ぎると、選択プレート線ＰＬpにＶcc
を印加したとき、第２の電極と第１の電極とのカップリ
ングによって、浮遊状態にある第１の電極の電位が大き
く上昇してしまい、第２の電極と第１の電極との間に十
分なる電界が形成されず、強誘電体層に分極反転が生じ
なくなる。一方、第１の電極に現れる電位（信号電位と
呼ぶ）は、蓄積電荷量を負荷容量で除したものなので、
Ｍの値が大き過ぎると、第１の電極に現れる電位が低く
なり過ぎる。選択プレート線ＰＬpにＶccを印加したと
き、選択メモリセルにデータ「１」が記憶されていれ
ば、第１の電極と第２の電極との間にあっては、強誘電
体層の分極を反転する方向に電界が生じる。従って、こ
のような選択メモリセルからの信号電位（浮遊状態の第
１の電極に現れる電位であり、第１の検出用トランジス
タＴＲS1のゲート電極に印加される電位Ｖg）は、デー
タ「０」が記憶されていた場合よりも高くなる。そし
て、データ「１」が記憶されていた場合の信号電位と、
データ「０」が記憶されていた場合の信号電位との差が
大きいほど、データ読み出しの信頼性が高くなる。Ｍの
値が１の場合、共通ノードＣＮ11における負荷容量が小
さ過ぎる結果、データ「１」が記憶されていた場合の信
号電位と、データ「０」が記憶されていた場合の信号電
位が上昇し過ぎてしまい、選択プレート線ＰＬpに印加
されたＶccとの間の電位差が小さくなりすぎる。従っ
て、強誘電体層の分極反転が不十分であり、選択メモリ
セルからのデータの読み出しが困難となる。一方、Ｍの
値が２以上となると、選択メモリセルにおいては、選択
プレート線ＰＬpに印加されたＶccと信号電位との間の
電位差が十分に大きくなり、選択メモリセルからデータ
を確実に読み出すことが可能となる。尚、Ｍの値を増加
させるに従い、共通ノードＣＮ11の負荷容量が増加し、
Ｍの値が或るレベルを超えると、今度は、選択プレート
線ＰＬpに印加されたＶccと信号電位との間の電位差で
ある信号量の値が低下し始める。このように、Ｍの値に
は最適値が存在し、かかるＭの最適値は、２≦Ｍ≦１２
８、好ましくは、４≦Ｍ≦３２である。
【０１５３】実施の形態５において、第１及び第２の検
出用トランジスタの一端が接続された第１及び第２の配
線の所定の電位はＶccに限定されず、例えば、接地され
ていてもよい。即ち、第１及び第２の検出用トランジス
タの一端が接続された第１及び第２の配線の所定の電位
を０ボルトとしてもよい。但し、この場合には、選択メ
モリセルにおけるデータの読み出し時に電位（Ｖcc）が
ビット線に現れた場合、再書き込み時には、ビット線の
電位を０ボルトとし、選択メモリセルにおけるデータの
読み出し時に０ボルトがビット線に現れた場合、再書き
込み時には、ビット線の電位をＶccとする必要がある。
そのためには、図１７に例示するような、トランジスタ
ＴＲIV-1，ＴＲIV-2，ＴＲIV-3，ＴＲIV-4から構成され
た一種のスイッチ回路（反転回路）をビット線間に配設
し、データの読み出し時には、トランジスタＴＲIV-2，
ＴＲIV-4をオン状態とし，データの再書き込み時には、
トランジスタＴＲIV-1，ＴＲIV-3をオン状態とすればよ
い。
【０１５４】（実施の形態６）実施の形態６は、本発明
の第５の態様及び第６の態様に係る不揮発性メモリに関
する。ビット線の延びる方向と平行な仮想垂直面で実施
の形態６の不揮発性メモリの一部分を切断したときの模
式的な一部断面図は、図１に示したと同様である。ま
た、本発明の第６の態様に係る不揮発性メモリの概念的
な回路図を図１８の（Ａ）に示し、図１８の（Ａ）の概
念的な回路図のより具体的な回路図を図１９に示す。
尚、図１には、第１のサブメモリユニットを示すが、第
２のサブメモリユニットも同様の構造を有し、第２のサ
ブメモリユニットは、図１の紙面垂直方向に、第１のサ
ブメモリユニットと並んで形成されている。以下の説明
においては、場合によっては、第１のサブメモリユニッ
トについての説明のみを行う場合がある。
【０１５５】実施の形態６の不揮発性メモリは、第１の
電極２１，３１と、少なくとも該第１の電極２１，３１
上に形成された強誘電体層２２，３２と、該強誘電体層
２２，３２上に形成された第２の電極２３，３３とから
成るメモリセルＭＣ11M，ＭＣ12M，ＭＣ21M，ＭＣ
22Mを、複数、有し、複数のメモリセルは、製造時の熱
履歴の異なる２つ以上の熱履歴グループのいずれかに属
し（具体的には、実施の形態６においては、メモリセル
ＭＣ11M及びメモリセルＭＣ21Mは同じ熱履歴グループに
属し、メモリセルＭＣ12M及びメモリセルＭＣ22Mは同じ
熱履歴グループに属し）、一対のメモリセル（Ｍ
Ｃ1nm，ＭＣ2nm）に相補的な１ビットのデータが記憶さ
れ、該一対のメモリセル（ＭＣ1nm，ＭＣ2nm）は同じ熱
履歴グループに属している。
【０１５６】ここで、実施の形態６の不揮発性メモリに
おいては、メモリセルが絶縁層２６を介して積層された
構造を有し、或る絶縁層１６上に形成されたメモリセル
ＭＣ 11M，ＭＣ21Mは、他の絶縁層２６上に形成されたメ
モリセルＭＣ12M，ＭＣ22Mと異なる熱履歴グループに属
し、同一の絶縁層１６上に形成されたメモリセルＭＣ
11M，ＭＣ21M、同一の絶縁層２６上に形成されたメモリ
セルＭＣ12M，ＭＣ22Mは、同じ熱履歴グループに属す
る。
【０１５７】あるいは又、実施の形態６の不揮発性メモ
リは、（Ａ−１）第１のビット線ＢＬ1と、（Ｂ−１）
第１の選択用トランジスタＴＲ1と、（Ｃ−１）それぞ
れがＭ個（但し、Ｍ≧２であり、実施の形態６において
は、Ｍ＝４）のメモリセルＭＣ1NMから構成された、Ｎ
個（但し、Ｎ≧２であり、実施の形態６においては、Ｎ
＝２）の第１のサブメモリユニットＳＭＵ1Nと、（Ｄ−
１）Ｍ×Ｎ本のプレート線、から成る第１のメモリユニ
ットＭＵ1と、（Ａ−２）第２のビット線ＢＬ2と、（Ｂ
−２）第２の選択用トランジスタＴＲ2と、（Ｃ−２）
それぞれがＭ個のメモリセルＭＣ2NMから構成された、
Ｎ個の第２のサブメモリユニットＳＭＵ2Nと、（Ｄ−
２）前記第１のメモリユニットを構成するＭ×Ｎ本のプ
レート線と共通のＭ×Ｎ本のプレート線、から成る第２
のメモリユニットから構成されている。
【０１５８】そして、第ｎ層目（但し、ｎ＝１，２・・
・，Ｎ）の第１のサブメモリユニットＳＭＵ1nと、第ｎ
層目の第２のサブメモリユニットＳＭＵ2nとは、同じ絶
縁層１６，２６上に形成されており、第ｎ’層目（但
し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニット
ＳＭＵ1n'と第ｎ’層目の第２のサブメモリユニットＳ
ＭＵ2n'とは、絶縁層２６を介して、第（ｎ’−１）層
目の第１のサブメモリユニットＳＭＵ1(n'-1)と第
（ｎ’−１）層目の第２のサブメモリユニットＳＭＵ2
(n'-1)の上に積層されている。
【０１５９】また、各メモリセルＭＣ11m，ＭＣ21m及び
ＭＣ12m，ＭＣ22mは、第１の電極２１，３１と強誘電体
層２２，３２と第２の電極２３，３３とから成る。
【０１６０】第１のメモリユニットＭＵ1において、第
ｎ層目の第１のサブメモリユニットＳＭＵ1nを構成する
メモリセルＭＣ1nmの第１の電極は、第ｎ層目の第１の
サブメモリユニットＳＭＵ1nにおいて共通であり、該共
通の第１の電極は、第１の選択用トランジスタＴＲ1を
介して第１のビット線ＢＬ1に接続され、第ｍ番目（但
し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ1nmの第２
の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目のプレート
線に接続されている。具体的には、第１層目の第１のサ
ブメモリユニットＳＭＵ11を構成するメモリセルＭＣ
11mの第１の電極２１は、第１層目の第１のサブメモリ
ユニットＳＭＵ11において共通であり、該共通の第１の
電極（共通ノードＣＮ11）は、第１の選択用トランジス
タＴＲ1を介して第１のビット線ＢＬ1に接続され、第ｍ
番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣ
11mの第２の電極２３は共通の第［（ｎ−１）Ｍ＋ｍ］
番目のプレート線に接続されている。また、第２層目の
第１のサブメモリユニットＳＭＵ12を構成するメモリセ
ルＭＣ12mの第１の電極３１は、第２層目の第１のサブ
メモリユニットＳＭＵ12において共通であり、該共通の
第１の電極（共通ノードＣＮ12）は、第１の選択用トラ
ンジスタＴＲ1を介して第１のビット線ＢＬ1に接続さ
れ、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセ
ルＭＣ12mの第２の電極３３は共通の第［（ｎ−１）Ｍ
＋ｍ］番目のプレート線に接続されている。
【０１６１】一方、第２のメモリユニットＭＵ2におい
て、第ｎ層目の第２のサブメモリユニットＳＭＵ2nを構
成するメモリセルＭＣ2nmの第１の電極は、第ｎ層目の
第２のサブメモリユニットＳＭＵ2nにおいて共通であ
り、該共通の第１の電極は、第２の選択用トランジスタ
ＴＲ2を介して第２のビット線ＢＬ2に接続され、第ｍ番
目のメモリセルＭＣ2nmの第２の電極は共通の第［（ｎ
−１）Ｍ＋ｍ］番目のプレート線に接続されている。具
体的には、第１層目の第２のサブメモリユニットＳＭＵ
21を構成するメモリセルＭＣ21mの第１の電極２１は、
第１層目の第２のサブメモリユニットＳＭＵ21において
共通であり、該共通の第１の電極（共通ノードＣＮ21）
は、第２の選択用トランジスタＴＲ2を介して第２のビ
ット線ＢＬ2に接続され、第ｍ番目のメモリセルＭＣ21m
の第２の電極２３は共通の第［（ｎ−１）Ｍ＋ｍ］番目
のプレート線に接続されている。また、第２層目の第２
のサブメモリユニットＳＭＵ22を構成するメモリセルＭ
Ｃ22mの第１の電極３１は、第２層目の第２のサブメモ
リユニットＳＭＵ22において共通であり、該共通の第１
の電極（共通ノードＣＮ22）は、第２の選択用トランジ
スタＴＲ2を介して第２のビット線ＢＬ2に接続され、第
ｍ番目のメモリセルＭＣ21mの第２の電極３３は共通の
第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されて
いる。
【０１６２】そして、第ｎ層目の第１のサブメモリユニ
ットＳＭＵ1nを構成する各メモリセルＭＣ1nm、及び、
第ｎ層目の第２のサブメモリユニットＳＭＵ2nを構成す
る各メモリセルＭＣ2nmは、同じ製造時の熱履歴を有
し、第ｎ層目の第１のサブメモリユニットＳＭＵ1nを構
成する各メモリセルＭＣ1nm、及び、第ｎ層目の第２の
サブメモリユニットＳＭＵ2nを構成する各メモリセルＭ
Ｃ2nmは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモ
リユニットＳＭＵ1kを構成する各メモリセルＭＣ 1km、
及び、第ｋ層目の第２のサブメモリユニットＳＭＵ2kを
構成する各メモリセルＭＣ2kmと、異なる熱履歴を有す
る。
【０１６３】そして、第１のメモリユニットＭＵ1にお
ける第ｎ層目の第１のサブメモリユニットＳＭＵ1nを構
成する第ｍ番目のメモリセルＭＣ1nmと、第２のメモリ
ユニットＭＵ2における第ｎ層目の第２のサブメモリユ
ニットＳＭＵ2nを構成する第ｍ番目のメモリセルＭＣ
2nmとは、一対となって相補的なデータを記憶する。
【０１６４】実施の形態６における第１及び第２のメモ
リユニットＭＵ1，ＭＵ2の具体的な構造は、図１を参照
して説明した実施の形態１における第１及び第２のメモ
リユニットＭＵ1，ＭＵ2の構造と実質的に同様とするこ
とができるので、詳細な説明は省略する。
【０１６５】第１のメモリユニットＭＵ1を構成する第
１の選択用トランジスタＴＲ1、及び、第２のメモリユ
ニットＭＵ2を構成する第２の選択用トランジスタＴＲ2
は同じワード線ＷＬに接続されており、メモリセルＭＣ
1nm，ＭＣ2nmは同時に制御される。実際の不揮発性メモ
リにおいては、このＮ×Ｍビット（具体的には８ビッ
ト）を記憶するメモリユニットの集合がアクセス単位ユ
ニットとしてアレイ状に配設されている。尚、Ｍの値は
４に限定されない。Ｍの値は、Ｍ≧２を満足すればよ
く、実際的なＭの値として、例えば、２のべき数（２，
４，８，１６・・・）を挙げることができる。また、Ｎ
の値は、Ｎ≧２を満足すればよく、実際的なＮの値とし
て、例えば、２のべき数（２，４，８・・・）を挙げる
ことができる。
【０１６６】例えば、第１のサブメモリユニットＳＭＵ
11を構成するメモリセルＭＣ11p（ｐは１，２，３，４
のいずれか）、及び、第２のサブメモリユニットＳＭＵ
21を構成するメモリセルＭＣ21pに記憶された相補的な
データを読み出す場合、ワード線ＷＬを選択し、メモリ
セルＭＣ11p，ＭＣ21p以外のメモリセルに接続されたプ
レート線には、例えば（１／２）Ｖccの電圧を印加した
状態で、メモリセルＭＣ11p，ＭＣ21pが接続されたプレ
ート線を駆動する。ここで、Ｖccは、例えば、電源電圧
である。これによって、メモリセルＭＣ11p，ＭＣ21pに
記憶された相補的な１ビットのデータに相当する電位が
第１の選択用トランジスタＴＲ1及び第２の選択用トラ
ンジスタＴＲ2を介して第１のビット線ＢＬ1及び第２の
ビット線ＢＬ2にビット線電位として現れる。そして、
かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット
線電位）を差動センスアンプＳＡで検出する。
【０１６７】実施の形態６の不揮発性メモリにおいて
は、一対のメモリセルに相補的な１ビットのデータを記
憶するが、これらの一対のメモリセルは同じ製造時の熱
履歴グループに属することが保証されているので、ビッ
ト線に表れるビット線電位に変化が生じ難い。
【０１６８】尚、図１８の（Ｂ）に示すように、第１の
メモリユニットＭＵ1を構成する第１の選択用トランジ
スタＴＲ1をワード線ＷＬ1に接続し、第２のメモリユニ
ットＭＵ2を構成する第２の選択用トランジスタＴＲ2を
ワード線ＷＬ2に接続し、ワード線ＷＬ1とワード線ＷＬ
2を同時に駆動することによって、メモリセルＭＣ1n m，
ＭＣ2nmを同時に制御してもよい。
【０１６９】（実施の形態７）実施の形態７は、本発明
の第５の態様及び第７の態様に係る不揮発性メモリに関
する。ビット線の延びる方向と平行な仮想垂直面で実施
の形態７の不揮発性メモリの一部分を切断したときの模
式的な一部断面図は、図６に示したと同様である。ま
た、本発明の第７の態様に係る不揮発性メモリの概念的
な回路図を図２０の（Ａ）に示し、図２０の（Ａ）の概
念的な回路図のより具体的な回路図を図２１に示す。
尚、図６には、第１のサブメモリユニットを示すが、第
２のサブメモリユニットも同様の構造を有し、第２のサ
ブメモリユニットは、図６の紙面垂直方向に、第１のサ
ブメモリユニットと並んで形成されている。以下の説明
においては、場合によっては、第１のサブメモリユニッ
トについての説明のみを行う場合がある。
【０１７０】実施の形態７の不揮発性メモリは、（Ａ−
１）第１のビット線ＢＬ1と、（Ｂ−１）Ｎ個（但し、
Ｎ≧２であり、実施の形態７においては、Ｎ＝２）の第
１の選択用トランジスタＴＲ1Nと、（Ｃ−１）それぞれ
がＭ個（但し、Ｍ≧２であり、実施の形態７において
は，Ｍ＝４）のメモリセルＭＣ1NMから構成された、Ｎ
個の第１のサブメモリユニットＳＭＵ1Nと、（Ｄ−１）
Ｎ個の第１のサブメモリユニット間において、Ｎ個の第
１のサブメモリユニットのそれぞれを構成するメモリセ
ルで共通とされたＭ本のプレート線ＰＬM、から成る第
１のメモリユニットＭＵ1と、（Ａ−２）第２のビット
線ＢＬ2と、（Ｂ−２）Ｎ個の第２の選択用トランジス
タＴＲ2Nと、（Ｃ−２）それぞれがＭ個のメモリセルＭ
Ｃ2NMから構成された、Ｎ個の第２のサブメモリユニッ
トＳＭＵ2Nと、（Ｄ−２）Ｎ個の第２のサブメモリユニ
ット間において、Ｎ個の第２のサブメモリユニットのそ
れぞれを構成するメモリセルで共通とされ、且つ、前記
第１のメモリユニットを構成するＭ本のプレート線と共
通のＭ本のプレート線ＰＬM、から成る第２のメモリユ
ニットから構成されている。
【０１７１】そして、第ｎ層目（但し、ｎ＝１，２・・
・，Ｎ）の第１のサブメモリユニットＳＭＵ1nと、第ｎ
層目の第２のサブメモリユニットＳＭＵ2nとは、同じ絶
縁層１６，２６上に形成されており、第ｎ’層目（但
し、ｎ’＝２・・・，Ｎ）の第１のサブメモリユニット
ＳＭＵ1n'と第ｎ’層目の第２のサブメモリユニットＳ
ＭＵ2n'とは、絶縁層２６を介して、第（ｎ’−１）層
目の第１のサブメモリユニットＳＭＵ1(n'-1)と第
（ｎ’−１）層目の第２のサブメモリユニットＳＭＵ2
(n'-1)の上に積層されている。
【０１７２】また、各メモリセルＭＣ11m，ＭＣ21m及び
ＭＣ12m，ＭＣ22mは、第１の電極２１，３１と強誘電体
層２２，３２と第２の電極２３，３３とから成る。
【０１７３】更には、第１のメモリユニットＭＵ1にお
いて、第ｎ層目の第１のサブメモリユニットＳＭＵ1nを
構成するメモリセルＭＣ1nmの第１の電極は、第ｎ層目
の第１のサブメモリユニットＳＭＵ1nにおいて共通であ
り、該共通の第１の電極は、第ｎ番目の第１の選択用ト
ランジスタＴＲ1nを介して第１のビット線ＢＬ1に接続
され、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリ
セルＭＣ1nmの第２の電極は共通の第ｍ番目のプレート
線ＰＬMに接続されている。具体的には、第１層目の第
１のサブメモリユニットＳＭＵ11を構成するメモリセル
ＭＣ11mの第１の電極２１（共通ノードＣＮ11と呼ぶ場
合がある）は、第１層目の第１のサブメモリユニットＳ
ＭＵ11において共通であり、この共通の第１の電極２１
（共通ノードＣＮ11）は、第１番目の第１の選択用トラ
ンジスタＴＲ11を介して第１のビット線ＢＬ1に接続さ
れ、第ｍ番目のメモリセルＭＣ11mの第２の電極２３は
共通の第ｍ番目のプレート線ＰＬmに接続されている。
また、第２層目の第１のサブメモリユニットＳＭＵ12を
構成するメモリセルＭＣ12mの第１の電極３１（共通ノ
ードＣＮ12と呼ぶ場合がある）は、第２層目の第１のサ
ブメモリユニットＳＭＵ12において共通であり、この共
通の第１の電極３１（共通ノードＣＮ12）は、第２番目
の第１の選択用トランジスタＴＲ12を介して第１のビッ
ト線ＢＬ1に接続され、第ｍ番目のメモリセルＭＣ12mの
第２の電極３３は共通の第ｍ番目のプレート線ＰＬmに
接続されている。尚、このプレート線ＰＬmは、第２の
メモリユニットＭＵ2を構成する各メモリセルの第２の
電極２３，３３にも接続されている。実施の形態７にお
いては、より具体的には、各プレート線は、第２の電極
２３，３３から延在している。プレート線ＰＬmは図示
しない領域で相互に接続されている。
【０１７４】また、第２のメモリユニットＭＵ2におい
て、第ｎ層目の第２のサブメモリユニットＳＭＵ2nを構
成するメモリセルＭＣ2nmの第１の電極は、第ｎ層目の
第２のサブメモリユニットＳＭＵ2nにおいて共通であ
り、該共通の第１の電極は、第ｎ番目の第２の選択用ト
ランジスタＴＲ2nを介して第２のビット線ＢＬ2に接続
され、第ｍ番目のメモリセルＭＣ2nmの第２の電極は共
通の第ｍ番目のプレート線ＰＬmに接続されている。具
体的には、第１層目の第２のサブメモリユニットＳＭＵ
21を構成するメモリセルＭＣ21mの第１の電極２１（共
通ノードＣＮ21と呼ぶ場合がある）は、第１層目の第２
のサブメモリユニットＳＭＵ21において共通であり、こ
の共通の第１の電極２１（共通ノードＣＮ21）は、第１
番目の第２の選択用トランジスタＴＲ21を介して第２の
ビット線ＢＬ2に接続され、第ｍ番目のメモリセルＭＣ
21mの第２の電極２３は共通の第ｍ番目のプレート線Ｐ
Ｌmに接続されている。また、第２層目の第２のサブメ
モリユニットＳＭＵ22を構成するメモリセルＭＣ22mの
第１の電極３１（共通ノードＣＮ22と呼ぶ場合がある）
は、第２層目の第２のサブメモリユニットＳＭＵ22にお
いて共通であり、この共通の第１の電極３１（共通ノー
ドＣＮ22）は、第２番目の第２の選択用トランジスタＴ
Ｒ22を介して第２のビット線ＢＬ2に接続され、第ｍ番
目のメモリセルＭＣ22mの第２の電極３３は共通の第ｍ
番目のプレート線に接続されている。
【０１７５】そして、第ｎ層目の第１のサブメモリユニ
ットＳＭＵ1nを構成する各メモリセルＭＣ1nm、及び、
第ｎ層目の第２のサブメモリユニットＳＭＵ2nを構成す
る各メモリセルＭＣ2nmは、同じ製造時の熱履歴を有
し、第ｎ層目の第１のサブメモリユニットＳＭＵ1nを構
成する各メモリセルＭＣ1nm、及び、第ｎ層目の第２の
サブメモリユニットＳＭＵ2nを構成する各メモリセルＭ
Ｕ2nmは、第ｋ層目（但し、ｋ≠ｎ）の第１のサブメモ
リユニットＳＭＵ1kを構成する各メモリセルＭＣ 1km、
及び、第ｋ層目の第２のサブメモリユニットＳＭＵ2kを
構成する各メモリセルＭＣ2kmと、異なる熱履歴を有す
る。
【０１７６】そして、第１のメモリユニットＭＵ1にお
ける第ｎ層目の第１のサブメモリユニットＳＭＵ1nを構
成する第ｍ番目のメモリセルＭＣ1nmと、第２のメモリ
ユニットＭＵ2における第ｎ層目の第２のサブメモリユ
ニットＳＭＵ2nを構成する第ｍ番目のメモリセルＭＣ
2nmとは、一対となって相補的なデータを記憶する。
【０１７７】実施の形態７における第１及び第２のメモ
リユニットＭＵ1，ＭＵ2の具体的な構造は、図６を参照
して説明した実施の形態３における第１及び第２のメモ
リユニットＭＵ1，ＭＵ2の構造と、実質的に同様とする
ことができるので、詳細な説明は省略する。
【０１７８】第１のメモリユニットＭＵ1を構成する第
１番目の第１の選択用トランジスタＴＲ11、及び、第２
のメモリユニットＭＵ2を構成する第１番目の第２の選
択用トランジスタＴＲ21は同じワード線ＷＬ1に接続さ
れており、メモリセルＭＣ11m，ＭＣ21mは同時に制御さ
れる。また、第１のメモリユニットＭＵ1を構成する第
２番目の第１の選択用トランジスタＴＲ12、及び、第２
のメモリユニットＭＵ2を構成する第２番目の第２の選
択用トランジスタＴＲ22は同じワード線ＷＬ2に接続さ
れており、メモリセルＭＣ12m，ＭＣ22mは同時に制御さ
れる。実際の不揮発性メモリにおいては、このＮ×Ｍビ
ット（具体的には８ビット）を記憶するメモリユニット
の集合がアクセス単位ユニットとしてアレイ状に配設さ
れている。尚、Ｍの値は４に限定されない。Ｍの値は、
Ｍ≧２を満足すればよく、実際的なＭの値として、例え
ば、２のべき数（２，４，８，１６・・・）を挙げるこ
とができる。また、Ｎの値は、Ｎ≧２を満足すればよ
く、実際的なＮの値として、例えば、２のべき数（２，
４，８・・・）を挙げることができる。
【０１７９】例えば、第１のサブメモリユニットＳＭＵ
11を構成するメモリセルＭＣ11p（ｐは１，２，３，４
のいずれか）、及び、第２のサブメモリユニットＳＭＵ
21を構成するメモリセルＭＣ21pに記憶された相補的な
データを読み出す場合、ワード線ＷＬ1を選択し、メモ
リセルＭＣ11p，ＭＣ21p以外のメモリセルに接続された
プレート線ＰＬj（ｊ≠ｐ）には、例えば（１／２）Ｖ
ccの電圧を印加した状態で、メモリセルＭＣ11p，ＭＣ
21pが接続されたプレート線ＰＬpを駆動する。ここで、
Ｖccは、例えば、電源電圧である。これによって、メモ
リセルＭＣ11p，ＭＣ21pに記憶された相補的な１ビット
のデータに相当する電位が第１番目の第１の選択用トラ
ンジスタＴＲ11及び第１番目の第２の選択用トランジス
タＴＲ 21を介して第１のビット線ＢＬ1及び第２のビッ
ト線ＢＬ2にビット線電位として現れる。そして、かか
る対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電
位）を差動センスアンプＳＡで検出する。
【０１８０】尚、図２０の（Ｂ）に示すように、第１番
目の第１の選択用トランジスタＴＲ 11をワード線ＷＬ11
に接続し、第２番目の第１の選択用トランジスタＴＲ12
をワード線ＷＬ12に接続し、第１番目の第２の選択用ト
ランジスタＴＲ21をワード線ＷＬ21に接続し、第２番目
の第２の選択用トランジスタＴＲ22をワード線ＷＬ22に
接続し、ワード線ＷＬ11とワード線ＷＬ21を同時に駆動
し、ワード線ＷＬ12とワード線ＷＬ22を同時に駆動する
ことによって、メモリセルＭＣ1nm，ＭＣ2nmを同時に制
御してもよい。
【０１８１】（実施の形態８）実施の形態８は、実施の
形態７の変形である。ビット線の延びる方向と平行な仮
想垂直面で実施の形態８の不揮発性メモリの一部分を切
断したときの模式的な一部断面図は、図１１に示したと
同様である。更には、実施の形態８の不揮発性メモリの
概念的な回路図を図２２の（Ａ）に示す。尚、図１１に
は、第１のサブメモリユニットを示すが、第２のサブメ
モリユニットも同様の構造を有し、第２のサブメモリユ
ニットは、図１１の紙面垂直方向に、第１のサブメモリ
ユニットと並んで形成されている。以下の説明において
は、場合によっては、第１のサブメモリユニットについ
ての説明のみを行う場合がある。
【０１８２】実施の形態８においては、Ｎ本の第１のビ
ット線ＢＬ1N、及び、Ｎ本の第２のビット線ＢＬ2Nを備
えている。そして、第１のメモリユニットＭＵ1におい
て、第ｎ層目の第１のサブメモリユニットＳＭＵ1nにお
ける共通の第１の電極は、第ｎ番目の第１の選択用トラ
ンジスタＴＲ1nを介して第ｎ番目の第１のビット線ＢＬ
1nに接続されており、第２のメモリユニットＭＵ2にお
いて、第ｎ層目の第２のサブメモリユニットＳＭＵ2nに
おける共通の第１の電極は、第ｎ番目の第２の選択用ト
ランジスタＴＲ2nを介して第ｎ番目の第２のビット線Ｂ
Ｌ2nに接続されている。
【０１８３】実施の形態８における第１及び第２のメモ
リユニットＭＵ1，ＭＵ2の具体的な構造は、図１１を参
照して説明した実施の形態４における第１及び第２のメ
モリユニットＭＵ1，ＭＵ2の構造と、実質的に同様とす
ることができるので、詳細な説明は省略する。
【０１８４】第１のメモリユニットＭＵ1を構成する第
１番目の第１の選択用トランジスタＴＲ11、及び、第２
のメモリユニットＭＵ2を構成する第１番目の第２の選
択用トランジスタＴＲ21は同じワード線ＷＬ1に接続さ
れており、メモリセルＭＣ11m，ＭＣ21mは同時に制御さ
れる。また、第１のメモリユニットＭＵ1を構成する第
２番目の第１の選択用トランジスタＴＲ12、及び、第２
のメモリユニットＭＵ2を構成する第２番目の第２の選
択用トランジスタＴＲ22は同じワード線ＷＬ2に接続さ
れており、メモリセルＭＣ12m，ＭＣ22mは同時に制御さ
れる。実際の不揮発性メモリにおいては、このＮ×Ｍビ
ット（具体的には８ビット）を記憶するメモリユニット
の集合がアクセス単位ユニットとしてアレイ状に配設さ
れている。尚、Ｍの値は４に限定されない。Ｍの値は、
Ｍ≧２を満足すればよく、実際的なＭの値として、例え
ば、２のべき数（２，４，８，１６・・・）を挙げるこ
とができる。また、Ｎの値は、Ｎ≧２を満足すればよ
く、実際的なＮの値として、例えば、２のべき数（２，
４，８・・・）を挙げることができる。
【０１８５】例えば、第１のサブメモリユニットＳＭＵ
11を構成するメモリセルＭＣ11p（ｐは１，２，３，４
のいずれか）、及び、第２のサブメモリユニットＳＭＵ
21を構成するメモリセルＭＣ21pに記憶された相補的な
データを読み出す場合、ワード線ＷＬ1を選択し、メモ
リセルＭＣ11p，ＭＣ21p以外のメモリセルに接続された
プレート線ＰＬj（ｊ≠ｐ）には、例えば（１／２）Ｖ
ccの電圧を印加した状態で、メモリセルＭＣ11p，ＭＣ
21pが接続されたプレート線ＰＬpを駆動する。ここで、
Ｖccは、例えば、電源電圧である。これによって、メモ
リセルＭＣ11p，ＭＣ21pに記憶された相補的な１ビット
のデータに相当する電位が第１番目の第１の選択用トラ
ンジスタＴＲ11及び第１番目の第２の選択用トランジス
タＴＲ 21を介して第１番目の第１のビット線ＢＬ11及び
第１番目の第２のビット線ＢＬ 21にビット線電位として
現れる。そして、かかる対となったビット線ＢＬ11，Ｂ
Ｌ21の電圧（ビット線電位）を差動センスアンプＳＡで
検出する。
【０１８６】尚、図２２の（Ｂ）に示すように、第１番
目の第１の選択用トランジスタＴＲ 11をワード線ＷＬ11
に接続し、第２番目の第１の選択用トランジスタＴＲ12
をワード線ＷＬ12に接続し、第１番目の第２の選択用ト
ランジスタＴＲ21をワード線ＷＬ21に接続し、第２番目
の第２の選択用トランジスタＴＲ22をワード線ＷＬ22に
接続し、ワード線ＷＬ11とワード線ＷＬ21を同時に駆動
し、ワード線ＷＬ12とワード線ＷＬ22を同時に駆動する
ことによって、メモリセルＭＣ1nm，ＭＣ2nmを同時に制
御してもよい。
【０１８７】以上、本発明を、実施の形態に基づき説明
したが、本発明はこれらに限定されるものではない。実
施の形態にて説明した不揮発性メモリの構造、使用した
材料、各種の形成条件、回路構成、駆動方法等は例示で
あり、適宜変更することができる。
【０１８８】一般に、単位ユニットの駆動用の信号線の
合計本数をＡ本、その内のワード線本数をＢ本、プレー
ト線の本数をＣ本とすると、Ａ＝Ｂ＋Ｃである。ここ
で、合計本数Ａを一定とした場合、単位ユニットの総ア
ドレス数（＝Ｂ×Ｃ）が最大となるには、Ｂ＝Ｃを満足
すればよい。従って、最も効率良く周辺回路を配置する
ためには、単位ユニットにおけるワード線本数Ｂとプレ
ート線の本数Ｃとを等しくすればよい。また、ロー・ア
ドレスのアクセス単位ユニットにおけるワード線本数
は、例えば、メモリセルの積層段数（Ｎ）に一致し、プ
レート線本数はメモリユニットを構成するメモリセルの
数（Ｍ）に一致するが、これらのワード線本数、プレー
ト線本数が多いほど、実質的な不揮発性メモリの集積度
は向上する。そして、ワード線本数とプレート線本数の
積がアクセス可能なアドレス回数である。ここで、一括
して、且つ、連続したアクセスを前提とすると、その積
から「１」を減じた値がディスターブ回数である。従っ
て、ワード線本数とプレート線本数の積の値は、メモリ
セルのディスターブ耐性、プロセス要因等から決定され
る。ここで、ディスターブとは、非選択のメモリセルを
構成する強誘電体層に対して、分極が反転する方向に、
即ち、保存されていたデータが劣化若しくは破壊される
方向に、電界が加わる現象を指す。
【０１８９】実施の形態３あるいは実施の形態７の不揮
発性メモリを、図２３に示す構造のように変形すること
もできる。尚、回路図を図２４に示す。尚、第１のメモ
リユニットＭＵ1と第２のメモリユニットＭＵ2は同じ構
造を有する。以下、第１のメモリユニットＭＵ1につい
て、説明する。また、回路図２４は、実施の形態７の不
揮発性メモリの変形に関するものであり、選択用トラン
ジスタＴＲ1nと選択用トランジスタＴＲ2nとを異なるワ
ード線に接続すれば、実施の形態３の不揮発性メモリの
変形に関するものとなる。
【０１９０】この不揮発性メモリにおける第１のメモリ
ユニットＭＵ1は、差動センスアンプＳＡに接続されて
いるビット線ＢＬ1と、ＭＯＳ型ＦＥＴから構成された
Ｎ個（但し、Ｎ≧２であり、この例においてはＮ＝４）
の第１の選択用トランジスタＴＲ11，ＴＲ12，ＴＲ13，
ＴＲ14と、Ｎ個のサブメモリユニットＳＭＵ11，ＳＭＵ
12，ＳＭＵ13，ＳＭＵ14と、プレート線から構成されて
いる。第１層目のサブメモリユニットＳＭＵ11は、Ｍ個
（但し、Ｍ≧２であり、この例においてはＭ＝８）のメ
モリセルＭＣ11m（ｍ＝１，２，・・・，８）から構成
されている。また、第２層目のサブメモリユニットＳＭ
Ｕ12も、Ｍ個（Ｍ＝８）のメモリセルＭＣ12m（ｍ＝
１，２・・・，８）から構成されている。更には、第３
層目のサブメモリユニットＳＭＵ13も、Ｍ個（Ｍ＝８）
のメモリセルＭＣ13m（ｍ＝１，２・・・，８）から構
成され、第４層目のサブメモリユニットＳＭＵ14も、Ｍ
個（Ｍ＝８）のメモリセルＭＣ14m（ｍ＝１，２・・
・，８）から構成されている。プレート線の数は、Ｍ本
（この例においては８本）であり、ＰＬm（ｍ＝１，２
・・・，８）で表している。第１の選択用トランジスタ
ＴＲ1nのゲート電極に接続されたワード線ＷＬ1nは、ワ
ード線デコーダ／ドライバＷＤに接続されている。一
方、各プレート線ＰＬmは、プレート線デコーダ／ドラ
イバＰＤに接続されている。
【０１９１】また、第１層目のサブメモリユニットＳＭ
Ｕ11を構成する各メモリセルＭＣ11 mは、第１の電極２
１Ａと強誘電体層２２Ａと第２の電極２３とから成り、
第２層目のサブメモリユニットＳＭＵ12を構成する各メ
モリセルＭＣ12mは、第１の電極２１Ｂと強誘電体層２
２Ｂと第２の電極２３とから成り、第３層目のサブメモ
リユニットＳＭＵ13を構成する各メモリセルＭＣ
13mは、第１の電極３１Ａと強誘電体層３２Ａと第２の
電極３３とから成り、第４層目のサブメモリユニットＳ
ＭＵ14を構成する各メモリセルＭＣ14mは、第１の電極
３１Ｂと強誘電体層３２Ｂと第２の電極３３とから成
る。そして、各サブメモリユニットＳＭＵ11，ＳＭ
Ｕ12，ＳＭＵ13，ＳＭＵ14において、メモリセルの第１
の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂは共通である。
この共通の第１の電極２１Ａ，２１Ｂ，３１Ａ，３１Ｂ
を、便宜上、共通ノードＣＮ11，ＣＮ12，ＣＮ13，ＣＮ
14と呼ぶ。
【０１９２】ここで、第１層目のサブメモリユニットＳ
ＭＵ11における共通の第１の電極２１Ａ（第１の共通ノ
ードＣＮ11）は、第１番目の第１の選択用トランジスタ
ＴＲ 11を介してビット線ＢＬ1に接続されている。ま
た、第２層目のサブメモリユニットＳＭＵ12における共
通の第１の電極２１Ｂ（第２の共通ノードＣＮ12）は、
第２番目の第１の選択用トランジスタＴＲ12を介してビ
ット線ＢＬ1に接続されている。更には、第３層目のサ
ブメモリユニットＳＭＵ13における共通の第１の電極３
１Ａ（第３の共通ノードＣＮ13）は、第３番目の第１の
選択用トランジスタＴＲ13を介してビット線ＢＬ1に接
続されている。また、第４層目のサブメモリユニットＳ
ＭＵ14における共通の第１の電極３１Ｂ（第４の共通ノ
ードＣＮ14）は、第４番目の第１の選択用トランジスタ
ＴＲ14を介してビット線ＢＬ1に接続されている。
【０１９３】また、第１層目のサブメモリユニットＳＭ
Ｕ11を構成するメモリセルＭＣ11mと、第２層目のサブ
メモリユニットＳＭＵ12を構成するメモリセルＭＣ12m
は、第２の電極２３を共有しており、この共有された第
ｍ番目の第２の電極２３はプレート線ＰＬmに接続され
ている。更には、第３層目のサブメモリユニットＳＭＵ
13を構成するメモリセルＭＣ13mと、第４層目のサブメ
モリユニットＳＭＵ14を構成するメモリセルＭＣ
14mは、第２の電極３３を共有しており、この共有され
た第ｍ番目の第２の電極３３はプレート線ＰＬmに接続
されている。具体的には、この共有された第ｍ番目の第
２の電極２３の延在部からプレート線ＰＬmが構成さ
れ、この共有された第ｍ番目の第２の電極３３の延在部
からプレート線ＰＬmが構成されており、各プレート線
ＰＬmは図示しない領域で接続されている。
【０１９４】この不揮発性メモリにおいては、サブメモ
リユニットＳＭＵ11，ＳＭＵ12とサブメモリユニットＳ
ＭＵ13，ＳＭＵ14は、絶縁層２６を介して積層されてい
る。サブメモリユニットＳＭＵ14は絶縁膜３６Ａで被覆
されている。また、第１層目のサブメモリユニットＳＭ
Ｕ11は、半導体基板１０の上方に絶縁層１６を介して形
成されている。半導体基板１０には素子分離領域１１が
形成されている。また、選択用トランジスタＴＲ11，Ｔ
Ｒ12，ＴＲ13，ＴＲ14は、ゲート絶縁膜１２、ゲート電
極１３、ソース／ドレイン領域１４Ａ，１４Ｂから構成
されている。そして、第１番目の第１の選択用トランジ
スタＴＲ11、第２番目の第１の選択用トランジスタＴＲ
12、第３番目の第１の選択用トランジスタＴＲ13、第４
番目の第１の選択用トランジスタＴＲ14の他方のソース
／ドレイン領域１４Ｂはコンタクトホール１５を介して
ビット線ＢＬ1に接続されている。また、第１番目の第
１の選択用トランジスタＴＲ11の一方のソース／ドレイ
ン領域１４Ａは、絶縁層１６に形成された開口部中に設
けられた接続孔１８を介して第１の共通ノードＣＮ 11に
接続されている。更には、第２番目の第１の選択用トラ
ンジスタＴＲ12の一方のソース／ドレイン領域１４Ａ
は、接続孔１８を介して第２の共通ノードＣＮ 12に接続
されている。また、第３番目の第１の選択用トランジス
タＴＲ13の一方のソース／ドレイン領域１４Ａは、接続
孔１８、パッド部２５、絶縁層２６に形成された開口部
中に設けられた接続孔２８を介して第３の共通ノードＣ
Ｎ13に接続されている。更には、第４番目の第１の選択
用トランジスタＴＲ14の一方のソース／ドレイン領域１
４Ａは、接続孔１８、パッド部２５、接続孔２８を介し
て第４の共通ノードＣＮ14に接続されている。このよう
な構造は、他の実施の形態における不揮発性メモリにも
適用することができる。
【０１９５】また、例えば、図２５に示すように、実施
の形態３あるいは実施の形態７の不揮発性メモリの変形
例として、第１の電極２１’，３１’を上部電極とし、
第２の電極２３’，３３’を下部電極とすることもでき
る。このような構造は、他の実施の形態における不揮発
性メモリにも適用することができる。尚、図２５中、参
照番号２６Ｂ，２６Ｃは、それぞれ、絶縁層の下層及び
上層を示し、参照番号３６Ｂ，３６Ｃは、それぞれ、絶
縁膜の下層及び上層を示す。
【０１９６】模式的な一部断面図を図１１に示し、回路
図を図１２〜図１４に示した実施の形態４にて説明した
不揮発性メモリにあっては、第１のメモリユニットにお
ける第１層目の第１のサブメモリユニットＳＭＵ11を構
成する第ｍ番目のメモリセルＭＣ11mと、第１のメモリ
ユニットにおける第２層目の第１のサブメモリユニット
ＳＭＵ12を構成する第ｍ番目のメモリセルＭＣ12mと
が、一対となって、プレート線ＰＬmを共有し、それぞ
れに１ビットのデータを記憶する構成とすることもでき
る。そして、この場合、図１２に回路図を示すように、
ＭＯＳキャパシタから成る第１及び第２のリファレンス
キャパシタＲＣ1，ＲＣ2から構成した場合、例えば、第
１のサブメモリユニットＳＭＵ11を構成するメモリセル
ＭＣ11pに記憶されたデータを読み出す場合、ワード線
ＷＬ11を選択し、プレート線ＰＬj（ｊ≠ｐ）には、例
えば（１／２）Ｖccの電圧を印加した状態で、プレート
線ＰＬpを駆動する。これによって、メモリセルＭＣ11p
に記憶された１ビットのデータに相当する電位が第１番
目の第１の選択用トランジスタＴＲ11を介して第１番目
の第１のビット線ＢＬ11にビット線電位として現れる。
一方、スイッチング回路ＳＷ12をオン状態とする。これ
によって、第２番目の第１のビット線ＢＬ12には、参照
電位ＶREF-2がビット線電位として現れる。そして、か
かる対となったビット線ＢＬ11，ＢＬ12の電圧（ビット
線電位）を差動センスアンプＳＡで検出する。
【０１９７】一方、図１４に回路図を示すように、強誘
電体キャパシタから成る第１及び第２のリファレンスキ
ャパシタＲＣA1，ＲＣA2，ＲＣB1，ＲＣB2から構成した
場合、メモリセルからデータを読み出すとき、予めスイ
ッチング回路ＳＷA12，ＳＷA 22，ＳＷB12，ＳＷB22をオ
ン状態として、リファレンスキャパシタＲＣA1，Ｒ
Ｃ A2，ＲＣB1，ＲＣB2を構成する第１の電極をリファレ
ンス・プレート線ドライバＲＰＤに接続し、リファレン
ス・プレート線ＰＬREF-A1，ＰＬREF-A2，ＰＬREF- B1，
ＰＬREF-B2にリファレンス・プレート線ドライバＲＰＤ
から所定の電位を加える。その結果、リファレンスキャ
パシタＲＣA1，ＲＣA2，ＲＣB1，ＲＣB2を構成する強誘
電体層に電荷が蓄積される。そして、例えば、第１のサ
ブメモリユニットＳＭＵ11を構成するメモリセルＭＣ
11pに記憶されたデータを読み出す場合、ワード線ＷＬ
11を選択し、プレート線ＰＬj（ｊ≠ｐ）には、例えば
（１／２）Ｖccの電圧を印加した状態で、プレート線Ｐ
Ｌpを駆動する。これによって、メモリセルＭＣ11pに記
憶された１ビットのデータに相当する電位が第１番目の
第１の選択用トランジスタＴＲ11を介して第１番目の第
１のビット線ＢＬ11にビット線電位として現れる。一
方、リファレンスキャパシタＲＣA2の強誘電体層に第２
の電極から適切な電界を印加した状態で、スイッチング
回路ＳＷA21をオン状態とする。これによって、第２番
目の第１のビット線ＢＬ12には、参照電位Ｖ REF-2がビ
ット線電位として現れる。そして、かかる対となったビ
ット線ＢＬ11，ＢＬ12の電圧（ビット線電位）を差動セ
ンスアンプＳＡで検出する。
【０１９８】また、例えば、第２のサブメモリユニット
ＳＭＵ22を構成するメモリセルＭＣ 22pに記憶されたデ
ータを読み出す場合、ワード線ＷＬ22を選択し、プレー
ト線ＰＬj（ｊ≠ｐ）には、例えば（１／２）Ｖccの電
圧を印加した状態で、プレート線ＰＬpを駆動する。こ
れによって、メモリセルＭＣ22pに記憶された１ビット
のデータに相当する電位が第２番目の第２の選択用トラ
ンジスタＴＲ22を介して第２番目の第２のビット線ＢＬ
22にビット線電位として現れる。一方、リファレンスキ
ャパシタＲＣA2の強誘電体層に第２の電極から適切な電
界を印加した状態で、スイッチング回路ＳＷA21をオン
状態とする。これによって、第２番目の第１のビット線
ＢＬ12には、参照電位ＶREF-2がビット線電位として現
れる。そして、かかる対となったビット線ＢＬ12，ＢＬ
22の電圧（ビット線電位）を差動センスアンプＳＡで検
出する。
【０１９９】
【発明の効果】本発明の第１の態様〜第４の態様に係る
強誘電体型不揮発性半導体メモリにおいては、異なる熱
履歴グループに属するメモリセルに接続されたビット線
には異なる電位の参照電位が与えられ、あるいは又、第
ｎ層目の第１及び第２のサブメモリユニットを構成する
メモリセルには、第ｋ層目（ｋ≠ｎ）の第１及び第２の
サブメモリユニットを構成するメモリセルとは異なる参
照電位が与えられるので、製造時の熱履歴が異なるメモ
リセル群が混在していても、最適な参照電位をビット線
に与えることが可能となり、ビット線に表れるビット線
電位に差異が生じ難い。また、本発明の第５の態様〜第
７の態様に係る強誘電体型不揮発性半導体メモリにおい
ては、一対のメモリセルに相補的な１ビットのデータを
記憶するが、これらの一対のメモリセルは同じ製造時の
熱履歴グループに属することが保証されているので、ビ
ット線に表れるビット線電位に変化が生じ難い。以上の
結果として、メモリセルの微細化、メモリセルの積層化
を確実に達成でき、動作マージンが多く、高い信頼性を
有する、高集積化された強誘電体型不揮発性半導体メモ
リを提供することができる。
【０２００】また、本発明の第４の態様に係る強誘電体
型不揮発性半導体メモリにおいては、１つの書込用トラ
ンジスタと１つの検出用トランジスタと１つの読出用ト
ランジスタとＮ個の選択用トランジスタに対して、Ｍ×
Ｎ個のメモリセルが設けられているが故に、１ビット当
たりのセル面積を一層減少させることができる。しか
も、各メモリセルに記憶されたデータに基づき共通の第
１の電極に生じた電位により検出用トランジスタの動作
が制御されるが、第１の電極はＭ個のメモリセルに共通
であるが故に、第１の電極に一種の追加の負荷容量が付
加された状態となっている。その結果、データの読み出
し時、プレート線に電圧を印加した際、第１の電極の電
位上昇を抑制することができ、第１の電極と第２の電極
との間に十分な電位差が生じる結果、強誘電体層に確実
に分極反転が発生する。
【図面の簡単な説明】
【図１】発明の実施の形態１の強誘電体型不揮発性半導
体メモリをビット線の延びる方向と平行な仮想垂直面で
切断したときの１つのメモリユニットの模式的な一部断
面図である。
【図２】本発明の第２の態様、及び、発明の実施の形態
１に係る強誘電体型不揮発性半導体メモリの概念的な回
路図である。
【図３】図２に示す概念的な回路図のより具体的な回路
図である。
【図４】本発明の第２の態様、及び、発明の実施の形態
２に係る強誘電体型不揮発性半導体メモリの概念的な回
路図である。
【図５】本発明の第２の態様、及び、発明の実施の形態
２に係る強誘電体型不揮発性半導体メモリの変形例の概
念的な回路図である。
【図６】発明の実施の形態３の強誘電体型不揮発性半導
体メモリをビット線の延びる方向と平行な仮想垂直面で
切断したときの１つのメモリユニットの模式的な一部断
面図である。
【図７】本発明の第３の態様、及び、発明の実施の形態
３に係る強誘電体型不揮発性半導体メモリの概念的な回
路図である。
【図８】図７に示す概念的な回路図のより具体的な回路
図である。
【図９】本発明の第３の態様、及び、発明の実施の形態
３に係る強誘電体型不揮発性半導体メモリの変形例の概
念的な回路図である。
【図１０】本発明の第３の態様、及び、発明の実施の形
態３に係る強誘電体型不揮発性半導体メモリの別の変形
例の概念的な回路図である。
【図１１】発明の実施の形態４の強誘電体型不揮発性半
導体メモリをビット線の延びる方向と平行な仮想垂直面
で切断したときの１つのメモリユニットの模式的な一部
断面図である。
【図１２】本発明の第３の態様の変形例、及び、発明の
実施の形態４に係る強誘電体型不揮発性半導体メモリの
概念的な回路図である。
【図１３】図１２に示す概念的な回路図のより具体的な
回路図である。
【図１４】本発明の第３の態様の変形例、及び、発明の
実施の形態４に係る強誘電体型不揮発性半導体メモリの
変形例の概念的な回路図である。
【図１５】発明の実施の形態５のゲインセル型の強誘電
体型不揮発性半導体メモリの回路図である。
【図１６】発明の実施の形態５のゲインセル型の強誘電
体型不揮発性半導体メモリにおけるレイアウト図であ
る。
【図１７】発明の実施の形態５のゲインセル型の強誘電
体型不揮発性半導体メモリにおいて、検出用トランジス
タの一端が接続された配線の所定の電位を０ボルトとし
た場合の、ビット線間に配設された一種のスイッチ回路
を示す回路図である。
【図１８】発明の実施の形態６の強誘電体型不揮発性半
導体メモリの回路図である。
【図１９】図１８に示す概念的な回路図のより具体的な
回路図である。
【図２０】発明の実施の形態７の強誘電体型不揮発性半
導体メモリの回路図である。
【図２１】図２０に示す概念的な回路図のより具体的な
回路図である。
【図２２】発明の実施の形態８の強誘電体型不揮発性半
導体メモリの回路図である。
【図２３】発明の実施の形態３あるいは発明の実施の形
態７の強誘電体型不揮発性半導体メモリの変形例をビッ
ト線の延びる方向と平行な仮想垂直面で切断したときの
１つのメモリユニットの模式的な一部断面図である。
【図２４】図２３に示した発明の実施の形態７の強誘電
体型不揮発性半導体メモリの変形例の回路図である。
【図２５】発明の実施の形態３あるいは発明の実施の形
態７の強誘電体型不揮発性半導体メモリの別の変形例を
ビット線の延びる方向と平行な仮想垂直面で切断したと
きの１つのメモリユニットの模式的な一部断面図であ
る。
【図２６】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
【図２７】米国特許第４８７３６６４号に開示された強
誘電体型不揮発性半導体メモリの回路図である。
【図２８】特開平９−１２１０３２号公報に開示された
強誘電体型不揮発性半導体メモリの回路図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領
域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、
１４Ａ，１４Ｂ・・・ソース／ドレイン領域、１５・・
・コンタクトホール、１６，２６・・・絶縁層、１７，
２７・・・開口部、１８，１８1，１８2，１８Ａ，１８
Ｂ，１８Ｃ，２８・・・接続孔、２１，２１Ａ，２１Ｂ
・・・第１の電極、２２，２２Ａ，２２Ｂ，３２，３２
Ａ，３２Ｂ・・・強誘電体層、２３，３３・・・第２の
電極、２５・・・パッド部、ＭＵ・・・メモリユニッ
ト、ＳＭＵ・・・サブメモリユニット、ＭＣ・・・メモ
リセル、ＴＲ・・・選択用トランジスタ、ＴＲW・・・
書込用トランジスタ、ＴＲR・・・読出用トランジス
タ、ＴＲS・・・検出用トランジスタ、ＷＬ・・・ワー
ド線、ＢＬ・・・ビット線、ＰＬ・・・プレート線、Ｗ
Ｄ・・・ワード線デコーダ／ドライバ、ＳＡ・・・差動
センスアンプ、ＰＤ・・・プレート線デコーダ／ドライ
バ、ＲＰＤ・・・リファレンス・プレート線ドライバ、
ＣＮ・・・共通ノード、ＳＷ・・・スイッチング回路

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】複数のビット線と、複数のメモリセルを具
    備した強誘電体型不揮発性半導体メモリであって、 各メモリセルは、第１の電極と、少なくとも該第１の電
    極上に形成された強誘電体層と、該強誘電体層上に形成
    された第２の電極とから成り、 複数のメモリセルは、製造時の熱履歴の異なる２つ以上
    の熱履歴グループのいずれかに属し、 一対のビット線に接続された一対のメモリセルのそれぞ
    れに１ビットのデータが記憶され、 一対のビット線は、差動センスアンプに接続され、 一対のメモリセルにおいて、一方のメモリセルに記憶さ
    れたデータを読み出す場合、他方のメモリセルが接続さ
    れたビット線に参照電位が与えられ、他方のメモリセル
    に記憶されたデータを読み出す場合、一方のメモリセル
    が接続されたビット線に参照電位が与えられ、且つ、同
    じ熱履歴グループに属するメモリセルに接続されたビッ
    ト線には同じ電位の参照電位が与えられ、異なる熱履歴
    グループに属するメモリセルに接続されたビット線には
    異なる電位の参照電位が与えられることを特徴とする強
    誘電体型不揮発性半導体メモリ。
  2. 【請求項２】メモリセルが絶縁層を介して積層された構
    造を有し、 或る絶縁層上に形成されたメモリセルは、他の絶縁層上
    に形成されたメモリセルと異なる熱履歴グループに属
    し、 同一の絶縁層上に形成されたメモリセルは、同じ熱履歴
    グループに属することを特徴とする請求項１に記載の強
    誘電体型不揮発性半導体メモリ。
  3. 【請求項３】熱履歴グループの数だけリファレンスキャ
    パシタを更に備え、各リファレンスキャパシタの出力電
    位は異なることを特徴とする請求項１又は請求項２に記
    載の強誘電体型不揮発性半導体メモリ。
  4. 【請求項４】（Ａ−１）第１のビット線と、 （Ｂ−１）第１の選択用トランジスタと、 （Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、Ｎ個（但し、Ｎ≧２）の第１のサブ
    メモリユニットと、 （Ｄ−１）Ｍ×Ｎ本のプレート線、 から成る第１のメモリユニットと、 （Ａ−２）第２のビット線と、 （Ｂ−２）第２の選択用トランジスタと、 （Ｃ−２）それぞれがＭ個のメモリセルから構成され
    た、Ｎ個の第２のサブメモリユニットと、 （Ｄ−２）前記第１のメモリユニットを構成するＭ×Ｎ
    本のプレート線と共通のＭ×Ｎ本のプレート線、 から成る第２のメモリユニットから構成され、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブ
    メモリユニットと、第ｎ層目の第２のサブメモリユニッ
    トとは、同じ絶縁層上に形成されており、 第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブ
    メモリユニットと第ｎ’層目の第２のサブメモリユニッ
    トとは、絶縁層を介して、第（ｎ’−１）層目の第１の
    サブメモリユニットと第（ｎ’−１）層目の第２のサブ
    メモリユニットの上に積層されており、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 第１のメモリユニットにおいて、第ｎ層目の第１のサブ
    メモリユニットを構成するメモリセルの第１の電極は、
    第ｎ層目の第１のサブメモリユニットにおいて共通であ
    り、該共通の第１の電極は、第１の選択用トランジスタ
    を介して第１のビット線に接続され、第ｍ番目（但し、
    ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通
    の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続され
    ており、 第２のメモリユニットにおいて、第ｎ層目の第２のサブ
    メモリユニットを構成するメモリセルの第１の電極は、
    第ｎ層目の第２のサブメモリユニットにおいて共通であ
    り、該共通の第１の電極は、第２の選択用トランジスタ
    を介して第２のビット線に接続され、第ｍ番目のメモリ
    セルの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目
    のプレート線に接続されており、 第ｎ層目の第１のサブメモリユニットを構成する各メモ
    リセル、及び、第ｎ層目の第２のサブメモリユニットを
    構成する各メモリセルは、同じ製造時の熱履歴を有し、 第ｎ層目の第１のサブメモリユニットを構成する各メモ
    リセル、及び、第ｎ層目の第２のサブメモリユニットを
    構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の
    第１のサブメモリユニットを構成する各メモリセル、及
    び、第ｋ層目の第２のサブメモリユニットを構成する各
    メモリセルと、異なる熱履歴を有し、 第１のメモリユニットにおける第ｎ層目の第１のサブメ
    モリユニットを構成する第ｍ番目のメモリセルと、第２
    のメモリユニットにおける第ｎ層目の第２のサブメモリ
    ユニットを構成する第ｍ番目のメモリセルとは、一対と
    なって、それぞれに１ビットのデータを記憶し、 第１のメモリユニットにおける第ｎ層目の第１のサブメ
    モリユニットを構成するメモリセルに記憶されたデータ
    を読み出す場合、第２のビット線に第ｎ番目の電位を有
    する参照電位が与えられ、 第２のメモリユニットにおける第ｎ層目の第２のサブメ
    モリユニットを構成するメモリセルに記憶されたデータ
    を読み出す場合、第１のビット線に第ｎ番目の電位を有
    する参照電位が与えられ、 第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と
    異なることを特徴とする強誘電体型不揮発性半導体メモ
    リ。
  5. 【請求項５】（Ａ−１）第１のビット線と、 （Ｂ−１）Ｎ個（但し、Ｎ≧２）の第１の選択用トラン
    ジスタと、 （Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、Ｎ個の第１のサブメモリユニット
    と、 （Ｄ−１）Ｎ個の第１のサブメモリユニット間におい
    て、Ｎ個の第１のサブメモリユニットのそれぞれを構成
    するメモリセルで共通とされたＭ本のプレート線、から
    成る第１のメモリユニットと、 （Ａ−２）第２のビット線と、 （Ｂ−２）Ｎ個の第２の選択用トランジスタと、 （Ｃ−２）それぞれがＭ個のメモリセルから構成され
    た、Ｎ個の第２のサブメモリユニットと、 （Ｄ−２）Ｎ個の第２のサブメモリユニット間におい
    て、Ｎ個の第２のサブメモリユニットのそれぞれを構成
    するメモリセルで共通とされ、且つ、前記第１のメモリ
    ユニットを構成するＭ本のプレート線と共通のＭ本のプ
    レート線、 から成る第２のメモリユニットから構成され、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブ
    メモリユニットと、第ｎ層目の第２のサブメモリユニッ
    トとは、同じ絶縁層上に形成されており、 第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブ
    メモリユニットと第ｎ’層目の第２のサブメモリユニッ
    トとは、絶縁層を介して、第（ｎ’−１）層目の第１の
    サブメモリユニットと第（ｎ’−１）層目の第２のサブ
    メモリユニットの上に積層されており、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 第１のメモリユニットにおいて、第ｎ層目の第１のサブ
    メモリユニットを構成するメモリセルの第１の電極は、
    第ｎ層目の第１のサブメモリユニットにおいて共通であ
    り、該共通の第１の電極は、第ｎ番目の第１の選択用ト
    ランジスタを介して第１のビット線に接続され、第ｍ番
    目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の
    電極は共通の第ｍ番目のプレート線に接続されており、 第２のメモリユニットにおいて、第ｎ層目の第２のサブ
    メモリユニットを構成するメモリセルの第１の電極は、
    第ｎ層目の第２のサブメモリユニットにおいて共通であ
    り、該共通の第１の電極は、第ｎ番目の第２の選択用ト
    ランジスタを介して第２のビット線に接続され、第ｍ番
    目のメモリセルの第２の電極は共通の第ｍ番目のプレー
    ト線に接続されており、 第ｎ層目の第１のサブメモリユニットを構成する各メモ
    リセル、及び、第ｎ層目の第２のサブメモリユニットを
    構成する各メモリセルは、同じ製造時の熱履歴を有し、 第ｎ層目の第１のサブメモリユニットを構成する各メモ
    リセル、及び、第ｎ層目の第２のサブメモリユニットを
    構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の
    第１のサブメモリユニットを構成する各メモリセル、及
    び、第ｋ層目の第２のサブメモリユニットを構成する各
    メモリセルと、異なる熱履歴を有し、 第１のメモリユニットにおける第ｎ層目の第１のサブメ
    モリユニットを構成する第ｍ番目のメモリセルと、第２
    のメモリユニットにおける第ｎ層目の第２のサブメモリ
    ユニットを構成する第ｍ番目のメモリセルとは、一対と
    なって、それぞれに１ビットのデータを記憶し、 第１のメモリユニットにおける第ｎ層目の第１のサブメ
    モリユニットを構成するメモリセルに記憶されたデータ
    を読み出す場合、第２のビット線に第ｎ番目の電位を有
    する参照電位が与えられ、 第２のメモリユニットにおける第ｎ層目の第２のサブメ
    モリユニットを構成するメモリセルに記憶されたデータ
    を読み出す場合、第１のビット線に第ｎ番目の電位を有
    する参照電位が与えられ、 第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と
    異なることを特徴とする強誘電体型不揮発性半導体メモ
    リ。
  6. 【請求項６】Ｎ本の第１のビット線、及び、Ｎ本の第２
    のビット線を備え、 第１のメモリユニットにおいて、第ｎ層目の第１のサブ
    メモリユニットにおける共通の第１の電極は、第ｎ番目
    の第１の選択用トランジスタを介して第ｎ番目の第１の
    ビット線に接続されており、 第２のメモリユニットにおいて、第ｎ層目の第２のサブ
    メモリユニットにおける共通の第１の電極は、第ｎ番目
    の第２の選択用トランジスタを介して第ｎ番目の第２の
    ビット線に接続されており、 第１のメモリユニットにおける第ｎ層目の第１のサブメ
    モリユニットを構成するメモリセルに記憶されたデータ
    を読み出す場合、第ｎ番目の第２のビット線に第ｎ番目
    の電位を有する参照電位が与えられ、 第２のメモリユニットにおける第ｎ層目の第２のサブメ
    モリユニットを構成するメモリセルに記憶されたデータ
    を読み出す場合、第ｎ番目の第１のビット線に第ｎ番目
    の電位を有する参照電位が与えられることを特徴とする
    請求項５に強誘電体型不揮発性半導体メモリ。
  7. 【請求項７】（Ａ−１）第１のビット線と、 （Ｂ−１）Ｎ個（但し、Ｎ≧２）の第１の選択用トラン
    ジスタと、 （Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、Ｎ個の第１のサブメモリユニット
    と、 （Ｄ−１）Ｎ個の第１のサブメモリユニット間におい
    て、Ｎ個の第１のサブメモリユニットのそれぞれを構成
    するメモリセルで共通とされたＭ本のプレート線と、 （Ｅ−１）第１の書込用トランジスタと、 （Ｆ−１）第１の検出用トランジスタと、 （Ｇ−１）第１の読出用トランジスタ、から成る第１の
    メモリユニットと、 （Ａ−２）第２のビット線と、 （Ｂ−２）Ｎ個の第２の選択用トランジスタと、 （Ｃ−２）それぞれがＭ個のメモリセルから構成され
    た、Ｎ個の第２のサブメモリユニットと、 （Ｄ−２）Ｎ個の第２のサブメモリユニット間におい
    て、Ｎ個の第２のサブメモリユニットのそれぞれを構成
    するメモリセルで共通とされ、且つ、前記第１のメモリ
    ユニットを構成するＭ本のプレート線と共通のＭ本のプ
    レート線と、 （Ｅ−２）第２の書込用トランジスタと、 （Ｆ−２）第２の検出用トランジスタと、 （Ｇ−２）第２の読出用トランジスタ、 から成る第２のメモリユニットから構成され、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブ
    メモリユニットと、第ｎ層目の第２のサブメモリユニッ
    トとは、同じ絶縁層上に形成されており、 第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブ
    メモリユニットと第ｎ’層目の第２のサブメモリユニッ
    トとは、絶縁層を介して、第（ｎ’−１）層目の第１の
    サブメモリユニットと第（ｎ’−１）層目の第２のサブ
    メモリユニットの上に積層されており、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 第１のメモリユニットにおいて、第ｎ層目の第１のサブ
    メモリユニットを構成するメモリセルの第１の電極は、
    第ｎ層目の第１のサブメモリユニットにおいて共通であ
    り、該共通の第１の電極は、第ｎ番目の第１の選択用ト
    ランジスタ及び第１の書込用トランジスタを介して第１
    のビット線に接続され、第ｍ番目（但し、ｍ＝１，２・
    ・・Ｍ）のメモリセルの第２の電極は共通の第ｍ番目の
    プレート線に接続されており、 第２のメモリユニットにおいて、第ｎ層目の第２のサブ
    メモリユニットを構成するメモリセルの第１の電極は、
    第ｎ層目の第２のサブメモリユニットにおいて共通であ
    り、該共通の第１の電極は、第ｎ番目の第２の選択用ト
    ランジスタ及び第２の書込用トランジスタを介して第２
    のビット線に接続され、第ｍ番目のメモリセルの第２の
    電極は共通の第ｍ番目のプレート線に接続されており、 第ｎ層目の第１のサブメモリユニットを構成する各メモ
    リセル、及び、第ｎ層目の第２のサブメモリユニットを
    構成する各メモリセルは、同じ製造時の熱履歴を有し、 第ｎ層目の第１のサブメモリユニットを構成する各メモ
    リセル、及び、第ｎ層目の第２のサブメモリユニットを
    構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の
    第１のサブメモリユニットを構成する各メモリセル、及
    び、第ｋ層目の第２のサブメモリユニットを構成する各
    メモリセルと、異なる熱履歴を有し、第１のメモリユニ
    ットにおける第ｎ層目の第１のサブメモリユニットを構
    成する第ｍ番目のメモリセルと、第２のメモリユニット
    における第ｎ層目の第２のサブメモリユニットを構成す
    る第ｍ番目のメモリセルとは、一対となって、それぞれ
    に１ビットのデータを記憶し、 第１の検出用トランジスタの一端は所定の電位を有する
    第１の配線に接続され、他端は第１の読出用トランジス
    タを介して第１のビット線に接続され、 第２の検出用トランジスタの一端は所定の電位を有する
    第２の配線に接続され、他端は第２の読出用トランジス
    タを介して第２のビット線に接続され、 第１のメモリユニットにおける第ｎ層目の第１のサブメ
    モリユニットを構成する各メモリセルに記憶されたデー
    タの読み出し時、第ｎ番目の第１の選択用トランジスタ
    及び第１の読出用トランジスタが導通状態とされ、各メ
    モリセルに記憶されたデータに基づき共通の第１の電極
    に生じた電位により、第１の検出用トランジスタの動作
    が制御され、且つ、第２のビット線に第ｎ番目の電位を
    有する参照電位が与えられ、 第２のメモリユニットにおける第ｎ層目の第２のサブメ
    モリユニットを構成する各メモリセルに記憶されたデー
    タの読み出し時、第ｎ番目の第２の選択用トランジスタ
    及び第２の読出用トランジスタが導通状態とされ、各メ
    モリセルに記憶されたデータに基づき共通の第１の電極
    に生じた電位により、第２の検出用トランジスタの動作
    が制御され、且つ、第１のビット線に第ｎ番目の電位を
    有する参照電位が与えられ、 第ｎ番目の電位は、第ｋ番目（但し、ｋ≠ｎ）の電位と
    異なることを特徴とする強誘電体型不揮発性半導体メモ
    リ。
  8. 【請求項８】Ｎ個のリファレンスキャパシタを更に備
    え、 第ｎ番目のリファレンスキャパシタによって第ｎ番目の
    電位を有する参照電位が与えられることを特徴とする請
    求項４乃至請求項７のいずれか１項に記載の強誘電体型
    不揮発性半導体メモリ。
  9. 【請求項９】第ｎ番目のリファレンスキャパシタは、第
    ｎ層目の第１のサブメモリユニットを構成する各メモリ
    セル及び第ｎ層目の第２のサブメモリユニットを構成す
    る各メモリセルと、同じ製造時の熱履歴を有することを
    特徴とする請求項８に記載の強誘電体型不揮発性半導体
    メモリ。
  10. 【請求項１０】第ｎ層目の第１のサブメモリユニット
    と、第ｎ層目の第２のサブメモリユニットと、第ｎ番目
    のリファレンスキャパシタとは、同じ絶縁層上に形成さ
    れていることを特徴とする請求項９に記載の強誘電体型
    不揮発性半導体メモリ。
  11. 【請求項１１】第１の電極と、少なくとも該第１の電極
    上に形成された強誘電体層と、該強誘電体層上に形成さ
    れた第２の電極とから成るメモリセルを、複数、有する
    強誘電体型不揮発性半導体メモリであって、 複数のメモリセルは、製造時の熱履歴の異なる２つ以上
    の熱履歴グループのいずれかに属し、 一対のメモリセルに相補的な１ビットのデータが記憶さ
    れ、 該一対のメモリセルは同じ熱履歴グループに属すること
    を特徴とする強誘電体型不揮発性半導体メモリ。
  12. 【請求項１２】メモリセルが絶縁層を介して積層された
    構造を有し、 或る絶縁層上に形成されたメモリセルは、他の絶縁層上
    に形成されたメモリセルと異なる熱履歴グループに属
    し、 同一の絶縁層上に形成されたメモリセルは、同じ熱履歴
    グループに属することを特徴とする請求項１１に記載の
    強誘電体型不揮発性半導体メモリ。
  13. 【請求項１３】（Ａ−１）第１のビット線と、 （Ｂ−１）第１の選択用トランジスタと、 （Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、Ｎ個（但し、Ｎ≧２）の第１のサブ
    メモリユニットと、 （Ｄ−１）Ｍ×Ｎ本のプレート線、から成る第１のメモ
    リユニットと、 （Ａ−２）第２のビット線と、 （Ｂ−２）第２の選択用トランジスタと、 （Ｃ−２）それぞれがＭ個のメモリセルから構成され
    た、Ｎ個の第２のサブメモリユニットと、 （Ｄ−２）前記第１のメモリユニットを構成するＭ×Ｎ
    本のプレート線と共通のＭ×Ｎ本のプレート線、 から成る第２のメモリユニットから構成され、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブ
    メモリユニットと、第ｎ層目の第２のサブメモリユニッ
    トとは、同じ絶縁層上に形成されており、 第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブ
    メモリユニットと第ｎ’層目の第２のサブメモリユニッ
    トとは、絶縁層を介して、第（ｎ’−１）層目の第１の
    サブメモリユニットと第（ｎ’−１）層目の第２のサブ
    メモリユニットの上に積層されており、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 第１のメモリユニットにおいて、第ｎ層目の第１のサブ
    メモリユニットを構成するメモリセルの第１の電極は、
    第ｎ層目の第１のサブメモリユニットにおいて共通であ
    り、該共通の第１の電極は、第１の選択用トランジスタ
    を介して第１のビット線に接続され、第ｍ番目（但し、
    ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は共通
    の第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続され
    ており、 第２のメモリユニットにおいて、第ｎ層目の第２のサブ
    メモリユニットを構成するメモリセルの第１の電極は、
    第ｎ層目の第２のサブメモリユニットにおいて共通であ
    り、該共通の第１の電極は、第２の選択用トランジスタ
    を介して第２のビット線に接続され、第ｍ番目のメモリ
    セルの第２の電極は共通の第［（ｎ−１）Ｍ＋ｍ］番目
    のプレート線に接続されており、 第ｎ層目の第１のサブメモリユニットを構成する各メモ
    リセル、及び、第ｎ層目の第２のサブメモリユニットを
    構成する各メモリセルは、同じ製造時の熱履歴を有し、 第ｎ層目の第１のサブメモリユニットを構成する各メモ
    リセル、及び、第ｎ層目の第２のサブメモリユニットを
    構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の
    第１のサブメモリユニットを構成する各メモリセル、及
    び、第ｋ層目の第２のサブメモリユニットを構成する各
    メモリセルと、異なる熱履歴を有し、 第１のメモリユニットにおける第ｎ層目の第１のサブメ
    モリユニットを構成する第ｍ番目のメモリセルと、第２
    のメモリユニットにおける第ｎ層目の第２のサブメモリ
    ユニットを構成する第ｍ番目のメモリセルとは、一対と
    なって相補的なデータを記憶することを特徴とする強誘
    電体型不揮発性半導体メモリ。
  14. 【請求項１４】（Ａ−１）第１のビット線と、 （Ｂ−１）Ｎ個（但し、Ｎ≧２）の第１の選択用トラン
    ジスタと、 （Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）のメモリセ
    ルから構成された、Ｎ個の第１のサブメモリユニット
    と、 （Ｄ−１）Ｎ個の第１のサブメモリユニット間におい
    て、Ｎ個の第１のサブメモリユニットのそれぞれを構成
    するメモリセルで共通とされたＭ本のプレート線、から
    成る第１のメモリユニットと、 （Ａ−２）第２のビット線と、 （Ｂ−２）Ｎ個の第２の選択用トランジスタと、 （Ｃ−２）それぞれがＭ個のメモリセルから構成され
    た、Ｎ個の第２のサブメモリユニットと、 （Ｄ−２）Ｎ個の第２のサブメモリユニット間におい
    て、Ｎ個の第２のサブメモリユニットのそれぞれを構成
    するメモリセルで共通とされ、且つ、前記第１のメモリ
    ユニットを構成するＭ本のプレート線と共通のＭ本のプ
    レート線、から成る第２のメモリユニットから構成さ
    れ、 第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）の第１のサブ
    メモリユニットと、第ｎ層目の第２のサブメモリユニッ
    トとは、同じ絶縁層上に形成されており、 第ｎ’層目（但し、ｎ’＝２・・・，Ｎ）の第１のサブ
    メモリユニットと第ｎ’層目の第２のサブメモリユニッ
    トとは、絶縁層を介して、第（ｎ’−１）層目の第１の
    サブメモリユニットと第（ｎ’−１）層目の第２のサブ
    メモリユニットの上に積層されており、 各メモリセルは、第１の電極と強誘電体層と第２の電極
    とから成り、 第１のメモリユニットにおいて、第ｎ層目の第１のサブ
    メモリユニットを構成するメモリセルの第１の電極は、
    第ｎ層目の第１のサブメモリユニットにおいて共通であ
    り、該共通の第１の電極は、第ｎ番目の第１の選択用ト
    ランジスタを介して第１のビット線に接続され、第ｍ番
    目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の
    電極は共通の第ｍ番目のプレート線に接続されており、 第２のメモリユニットにおいて、第ｎ層目の第２のサブ
    メモリユニットを構成するメモリセルの第１の電極は、
    第ｎ層目の第２のサブメモリユニットにおいて共通であ
    り、該共通の第１の電極は、第ｎ番目の第２の選択用ト
    ランジスタを介して第２のビット線に接続され、第ｍ番
    目のメモリセルの第２の電極は共通の第ｍ番目のプレー
    ト線に接続されており、 第ｎ層目の第１のサブメモリユニットを構成する各メモ
    リセル、及び、第ｎ層目の第２のサブメモリユニットを
    構成する各メモリセルは、同じ製造時の熱履歴を有し、 第ｎ層目の第１のサブメモリユニットを構成する各メモ
    リセル、及び、第ｎ層目の第２のサブメモリユニットを
    構成する各メモリセルは、第ｋ層目（但し、ｋ≠ｎ）の
    第１のサブメモリユニットを構成する各メモリセル、及
    び、第ｋ層目の第２のサブメモリユニットを構成する各
    メモリセルと、異なる熱履歴を有し、 第１のメモリユニットにおける第ｎ層目の第１のサブメ
    モリユニットを構成する第ｍ番目のメモリセルと、第２
    のメモリユニットにおける第ｎ層目の第２のサブメモリ
    ユニットを構成する第ｍ番目のメモリセルとは、一対と
    なって相補的なデータを記憶することを特徴とする強誘
    電体型不揮発性半導体メモリ。
  15. 【請求項１５】Ｎ本の第１のビット線、及び、Ｎ本の第
    ２のビット線を備え、 第１のメモリユニットにおいて、第ｎ層目の第１のサブ
    メモリユニットにおける共通の第１の電極は、第ｎ番目
    の第１の選択用トランジスタを介して第ｎ番目の第１の
    ビット線に接続されており、 第２のメモリユニットにおいて、第ｎ層目の第２のサブ
    メモリユニットにおける共通の第１の電極は、第ｎ番目
    の第２の選択用トランジスタを介して第ｎ番目の第２の
    ビット線に接続されていることを特徴とする請求項１４
    に強誘電体型不揮発性半導体メモリ。
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