WO2022084786A1 - 半導体装置、及び電子機器 - Google Patents

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WO2022084786A1
WO2022084786A1 PCT/IB2021/059226 IB2021059226W WO2022084786A1 WO 2022084786 A1 WO2022084786 A1 WO 2022084786A1 IB 2021059226 W IB2021059226 W IB 2021059226W WO 2022084786 A1 WO2022084786 A1 WO 2022084786A1
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wiring
transistor
semiconductor device
voltage
memory cell
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PCT/IB2021/059226
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山崎舜平
池田隆之
國武寛司
大貫達也
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株式会社半導体エネルギー研究所
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    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Definitions

  • One aspect of the present invention relates to a semiconductor device, a method for driving a semiconductor device, or the like. Alternatively, one aspect of the present invention relates to an electronic device having the above semiconductor device.
  • one aspect of the present invention is not limited to the above technical fields.
  • the technical fields of one aspect of the present invention disclosed in the present specification and the like include semiconductor devices, image pickup devices, display devices, light emitting devices, power storage devices, storage devices, display systems, electronic devices, lighting devices, input devices, and input / output devices.
  • Devices, their driving methods, or their manufacturing methods can be mentioned as an example.
  • the semiconductor device refers to all devices that utilize semiconductor characteristics, and the storage device is a semiconductor device.
  • a CPU is an aggregate of semiconductor elements formed by processing a semiconductor wafer, having a chipped semiconductor integrated circuit (at least a transistor and a memory), and forming an electrode as a connection terminal.
  • IC chips Semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards, for example, printed wiring boards, and are used as one of various electronic device components.
  • transistors are widely applied to electronic devices such as integrated circuits (ICs) and image display devices (also referred to simply as display devices).
  • ICs integrated circuits
  • image display devices also referred to simply as display devices.
  • Silicon-based semiconductor materials, oxide semiconductors, and the like are known as semiconductor thin films applicable to transistors.
  • Non-Patent Document 1 research and development of memory cells using a ferroelectric substance (ferroelectric) are being actively carried out. Also, for the next generation of ferroelectric memory, research on ferroelectric HfO 2 -based materials (Non-Patent Document 2), research on the ferroelectricity of hafnium oxide thin films (Non-Patent Document 3), and HfO. 2 Research on hafnium oxide, such as the ferroelectricity of thin films (Non-Patent Document 4), is also being actively conducted.
  • ferroelectric layer In a memory cell using a ferroelectric substance, the electrical characteristics of the ferroelectric substance are important. Therefore, it is required to form a layer having a ferroelectric substance having excellent electrical characteristics (ferroelectric layer).
  • a memory cell using a ferroelectric substance data is read out by utilizing the presence or absence of polarization inversion of the ferroelectric substance.
  • the data held in the memory cell is inverted as the data is read. That is, a memory cell using a ferroelectric substance is destructively read.
  • a memory cell using a ferroelectric substance which is a destructive read, it is necessary to write back the data every time the data is read. Since it is necessary to apply a high voltage to the ferroelectric substance in the operation of writing back the data, there is a risk of increasing power consumption and the like.
  • One aspect of the present invention is to provide a novel semiconductor device and a driving method thereof.
  • One aspect of the present invention is to provide a semiconductor device capable of reading data without destroying the data, and a method for driving the semiconductor device.
  • one aspect of the present invention is to provide a semiconductor device having low power consumption and a method for driving the same.
  • one aspect of the present invention is to provide a highly reliable semiconductor device and a driving method thereof.
  • the problem of one aspect of the present invention is not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • Other issues are issues not mentioned in this item, which are described below. Issues not mentioned in this item can be derived from the description of the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and / or other problems.
  • One aspect of the present invention includes a first transistor, a second transistor, a first capacitance, a second capacitance, and a wiring, and the first transistor has a first capacitance and electricity.
  • the second transistor is electrically connected to the second capacitance, and the wiring is located below the first transistor and the second transistor, the first transistor, or the second transistor.
  • Electrically connected to the transistor, the first capacitance and the second capacitance each have a strong dielectric layer, and the first capacitance and the second capacitance are arranged in the same plane. It is a semiconductor device.
  • One aspect of the present invention includes a first transistor, a second transistor, a first capacitance, a second capacitance, and a wiring, and the first transistor has a first capacitance and electricity.
  • the second transistor is electrically connected to the second capacitance, and the wiring is located below the first transistor and the second transistor, the first transistor, or the second transistor.
  • a semiconductor device electrically connected to a transistor, the first capacitance and the second capacitance each having a strong dielectric layer, and the first capacitance and the second capacitance having regions overlapping each other. Is.
  • the first transistor and the second transistor are preferably semiconductor devices having an oxide semiconductor in each channel.
  • the ferroelectric layer is preferably a semiconductor device having one or more selected from hafnium, zirconium, or Group 13-15 elements.
  • one aspect of the present invention is an electronic device having the above-mentioned conductor device and a CPU.
  • One aspect of the present invention can provide a novel semiconductor device and a driving method thereof.
  • One aspect of the present invention can provide a semiconductor device capable of reading data without destroying the data, and a method for driving the same.
  • one aspect of the present invention can provide a semiconductor device having low power consumption and a method for driving the same.
  • one aspect of the present invention can provide a highly reliable semiconductor device and a method for driving the same.
  • the effect of one aspect of the present invention is not limited to the effects listed above.
  • the effects listed above do not preclude the existence of other effects.
  • the other effects are the effects not mentioned in this item, which are described below. Effects not mentioned in this item can be derived from the description in the specification, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention has at least one of the above-listed effects and / or other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • 1A and 1B are diagrams showing a configuration example of a semiconductor device.
  • 2A and 2B are diagrams showing a configuration example of a semiconductor device.
  • 3A and 3B are diagrams showing a configuration example of a semiconductor device.
  • 4A, 4B, and 4C are diagrams showing a configuration example of a semiconductor device.
  • 5A and 5B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 6 is a diagram showing a configuration example of a semiconductor device.
  • 7A and 7B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 8 is a diagram showing a timing chart of the semiconductor device.
  • FIG. 9 is a diagram showing a timing chart of the semiconductor device.
  • FIG. 10 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 10 is a diagram showing a configuration example of a semiconductor device.
  • FIG. 11 is a diagram showing a timing chart of the semiconductor device.
  • FIG. 12 is a diagram showing a timing chart of the semiconductor device.
  • FIG. 13 is a diagram showing a configuration example of a semiconductor device.
  • 14A and 14B are diagrams showing a configuration example of a semiconductor device.
  • 15A and 15B are diagrams showing a configuration example of a semiconductor device.
  • FIG. 16A is a diagram for explaining the classification of the crystal structure
  • FIG. 16B is a diagram for explaining the XRD spectrum of the crystalline IGZO
  • FIG. 16C is a diagram for explaining the microelectron diffraction pattern of the crystalline IGZO.
  • FIG. 17A is a perspective view showing an example of a semiconductor wafer.
  • FIG. 17A is a perspective view showing an example of a semiconductor wafer.
  • 17B is a perspective view showing an example of the chip.
  • 17C and 17D are perspective views showing an example of an electronic component.
  • 18A to 18J are diagrams illustrating an example of an electronic device.
  • 19A to 19E are diagrams illustrating an example of an electronic device.
  • 20A to 20C are diagrams illustrating an example of an electronic device.
  • the ordinal numbers "1st”, “2nd”, and “3rd” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. Further, for example, the component referred to in “first” in one of the embodiments of the present specification or the like is referred to as another embodiment or the component referred to in “second” in the scope of claims. It is possible. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the scope of claims.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used for the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide can be referred to as a metal oxide semiconductor. can. Further, in the case of describing as an OS FET or an OS transistor, it can be paraphrased as a transistor having a metal oxide or an oxide semiconductor.
  • Embodiment 1 In this embodiment, a configuration example of a semiconductor device will be described. By adopting the configuration of one aspect of the present invention, it is possible to obtain a semiconductor device having a ferroelectric layer having excellent electrical characteristics. In addition, the degree of freedom in designing the semiconductor device can be increased. Further, by stacking and providing each element of the memory cell, the degree of integration of the semiconductor device can be increased.
  • FIG. 1A is an example of a top view of a semiconductor device according to an aspect of the present invention
  • FIG. 1B is an example of a schematic cross-sectional view of the alternate long and short dash line X1-X2 of FIG. 1A.
  • the semiconductor device of one aspect of the present invention shown in FIGS. 1A and 1B has, for example, a transistor 500A, a transistor 500B, a capacity 600A, a capacity 600B, and a wiring 401.
  • the transistor 500A is electrically connected to one electrode having a capacity of 600A.
  • the transistor 500B is electrically connected to one electrode having a capacitance of 600B.
  • the wiring 401 is located below the transistor 500A and the transistor 500B, and is electrically connected to the transistor 500A and the transistor 500B.
  • the capacity 600A and the capacity 600B are capacities having a ferroelectric layer, respectively.
  • the wiring 410 shown in FIG. 1A is a wiring connected to the other electrode having a capacity of 600A and the other electrode having a capacity of 600B.
  • the wiring 410 is also referred to as a plate wire.
  • 503A and 503B shown in FIGS. 1A and 1B are wirings that function as back gate electrodes of the transistor 500A or the transistor 500B.
  • 560A and 560B shown in FIGS. 1A and 1B are wirings that function as a gate electrode of the transistor 500A or the transistor 500B.
  • Transistor A and capacity 600A, and transistor B and capacity 600B each constitute one memory cell.
  • Each memory cell can increase the memory density by sharing the wiring 401 that functions as a bit line.
  • the wiring 401 can be provided, for example, above a transistor (Si transistor) having silicon in the channel forming region.
  • the wiring 401 is electrically connected to the transistor in the lower layer. Further, the wiring 401 is electrically connected to the transistors 500A and 500B via the conductor 402.
  • the memory density can be increased by sharing the electrodes for electrically connecting the wiring 401 and the transistors 500A and 500B with the conductor 402.
  • a signal for driving a memory cell having a transistor 500A and a capacity of 600A (or a transistor 500B and a capacity of 600B) is given to the wiring 401 that functions as a bit line.
  • the wiring connecting the bit wire and the bit wire drive circuit can be shortened by providing the wiring 401 under the wiring 401.
  • the area where the capacities 600A and 600B are provided can be increased.
  • the ferroelectric layer can be provided on the surface having improved flatness.
  • Transistors 500A and 500B are transistors (OS transistors) having a metal oxide in the channel forming region.
  • the transistors 500A and 500B have a characteristic that the off-current is small and the field effect mobility does not change easily even at a high temperature.
  • Transistors 500A and 500B can be provided above the wiring 401.
  • the capacities 600A and 600B are provided above the transistors 500A and 500B.
  • the transistors 500A and 500B can be stacked and arranged on the insulating layer.
  • the oxide 530 of the transistors 500A and 500B which functions as a semiconductor, preferably has a bandgap of 2 eV or more, preferably 2.5 eV or more. As described above, by using a metal oxide having a large bandgap, the off-current of the transistor can be reduced.
  • an In-M-Zn oxide having indium, element M and zinc (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium). , Zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, etc. (one or more) and the like may be used. Further, as the oxide 530, an In-Ga oxide, an In-Zn oxide, or an indium oxide may be used.
  • the OS transistor By configuring the OS transistor to be applied to the transistors 500A and 500B, it is possible to provide a semiconductor device with little variation in transistor characteristics. Further, it is possible to provide a semiconductor device having good reliability. Further, it is possible to provide a semiconductor device having good electrical characteristics.
  • the capacitance 600A and the capacitance 600B include a ferroelectric layer 630 between the electrodes 610A and 620A (or the electrodes 610B and 620B).
  • the capacitance 600A and the capacitance 600B having the ferroelectric layer 630 are also referred to as a ferroelectric capacitor.
  • the capacity 600A and the capacity 600B are arranged in a layer different from the wiring 401 functioning as a bit line, and the capacity 600A and the capacity 600B are arranged on the same plane. be able to.
  • the area of the surface to be formed on which the ferroelectric layer is provided can be increased. Therefore, it is possible to form a layer having a ferroelectric substance having excellent electrical characteristics (ferroelectric layer).
  • it can be a memory cell having a capacity of 600A and a capacity of 600B in which the polarization (Pr) of the ferroelectric layer is enhanced.
  • FIGS. 1A and 1B show a configuration in which the capacities 600A and 600B are provided on the same insulating layer, but different configurations may be used.
  • the ferroelectric layer 630A having the capacity 600A and the ferroelectric layer 630B having the capacity 600B in different layers as shown in FIG. 2A the area where the capacities 600A and 600B are provided is further increased. be able to.
  • FIG. 2A illustrates a configuration in which the ferroelectric layers are arranged in two different layers, but one aspect of the present invention is not limited to this, and as shown in FIG. 2B, different layers such as 3 to 10 layers are used.
  • the ferroelectric layer can be arranged and a capacitance (capacity 600N in FIG. 2B) can be provided to further increase the area of the capacitance.
  • the capacity 600A and the capacity 600B are arranged in a layer different from the wiring 401 functioning as a bit line, and the capacity 600A and the capacity 600B are arranged. It can be configured to be arranged in an area that overlaps with each other. With this configuration, the area of the surface to be formed on which the ferroelectric layer is provided can be further increased. Therefore, it is possible to form a layer having a ferroelectric substance having excellent electrical characteristics (ferroelectric layer). For example, it can be a memory cell having a capacity of 600A and a capacity of 600B in which the polarization (Pr) of the ferroelectric layer is enhanced. The memory cell may be referred to as a universal memory.
  • the transistor in one aspect of the present invention as an OS transistor and combining it with a capacitance having a ferroelectric layer, it is possible to stack elements such as a transistor and a capacitance constituting a memory cell. By stacking the transistor and the capacitance, the area of the surface to be formed on which the ferroelectric layer is provided can be increased as described in FIGS. 1A, 1B, 2A, and 2B. Therefore, it is possible to form a layer having a ferroelectric substance having excellent electrical characteristics (ferroelectric layer).
  • hafnium oxide, zirconium oxide, and cerium oxide examples include hafnium oxide, zirconium oxide, and cerium oxide.
  • hafnium oxide and element J1 the element J1 here is zirconium (Zr), silicon (Si), aluminum (Al), gadolinium (Gd), yttrium (Y), A material to which lanthanum (La), strontium (Sr), etc.) is added
  • element J2 element J2 here is hafnium (Hf), silicon (Si), aluminum (Al), gadolinium (Gd)
  • hafnium oxide zirconium (HfZrO X hafnium oxide zirconium (HfZrO X : X is a real number larger than 0) in which zirconium is added to hafnium oxide is preferable.
  • barium titanate BST
  • strontium titanate PZT
  • strontium bismuthate tantanate SBT
  • bismuth ferrite BFO
  • Barium titanate for example, a laminated structure composed of a plurality of materials selected from the materials listed above or a plurality of materials selected from the materials listed above may be used. can.
  • the crystal structure (characteristics) of hafnium oxide, zirconium oxide, HfZrOX , and materials obtained by adding the element J1 to hafnium oxide may change not only depending on the film forming conditions but also depending on various processes.
  • a material exhibiting ferroelectricity is referred to as a ferroelectric substance, but also a material capable of having ferroelectricity or a material having a ferroelectricity.
  • aluminum nitride scandium Al 1-a Sc a N b (a is a real number larger than 0 and smaller than 0.5, and b is a value of 1 or its vicinity).
  • Al-Ga-Sc nitride Al-Ga-Sc nitride
  • Ga-Sc nitride examples of the material having a ferroelectricity include a metal nitride having an element M1, an element M2, and nitrogen.
  • the element M1 is one or a plurality selected from aluminum (Al), gallium (Ga), indium (In) and the like.
  • the element M2 is boron (B), scandium (Sc), yttrium (Y), lanthanum (La), cerium (Ce), neodymium (Nd), europium (Eu), titanium (Ti), zirconium (Zr). , Hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta), chromium (Cr) and the like.
  • the ratio of the number of atoms of the element M1 to the number of atoms of the element M2 can be appropriately set. Further, the metal oxide having the element M1 and nitrogen may have ferroelectricity even if the element M2 is not contained.
  • Examples of the material having a ferroelectricity include a material in which the element M3 is added to the metal nitride.
  • the element M3 is one or a plurality selected from magnesium (Mg), calcium (Ca), strontium (Sr), zinc (Zn), cadmium (Cd) and the like.
  • Mg magnesium
  • Ca calcium
  • Zn zinc
  • Cd cadmium
  • the ratio of the number of atoms of the element M1, the number of atoms of the element M2, and the number of atoms of the element M3 can be appropriately set.
  • the metal nitride contains at least a group 13 element and nitrogen which is a group 15 element, the metal nitride is used as a group 13-15 strong dielectric and a group 13. It may be called a strong dielectric of a nitride.
  • HfZrOX is preferable as a material used for the ferroelectric layer because it can have ferroelectricity even when processed into a thin film of several nm.
  • the film thickness of the ferroelectric layer can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, still more preferably 10 nm or less (typically 2 nm or more and 9 nm or less).
  • HfZrOX When used as a material capable of having ferroelectricity, it is preferable to form a film by using an atomic layer deposition (ALD) method, particularly a thermal ALD method. Further, when a material capable of having ferroelectricity is formed by using the thermal ALD method, it is preferable to use a material containing no hydrocarbon (also referred to as Hydro Carbon, HC) as a precursor. When one or both of hydrogen and carbon are contained in the material which may have a ferroelectricity, the crystallization of the material which may have a ferroelectricity may be inhibited.
  • ALD atomic layer deposition
  • HC Hydro Carbon
  • a precursor containing no hydrocarbon examples include chlorine-based materials.
  • HfZrO x hafnium oxide and zirconium oxide
  • HfCl 4 and / or ZrCl 4 may be used as the precursor.
  • high-purity intrinsicity is achieved by thoroughly eliminating at least one of impurities, here hydrogen, hydrocarbon, and carbon in the film. It is possible to form a film having a strong ferroelectricity. It should be noted that the film having high-purity intrinsic ferroelectricity and the high-purity intrinsic oxide semiconductor shown in the embodiment described later have very high consistency in the manufacturing process. Therefore, it is possible to provide a method for manufacturing a semiconductor device having high productivity.
  • HfZrOX is used as a material capable of having ferroelectricity
  • the oxidizing agent of the thermal ALD method is not limited to this.
  • the oxidizing agent in the thermal ALD method may contain one or more selected from O 2 , O 3 , N 2 O, NO 2 , H 2 O, and H 2 O 2 .
  • the crystal structure of the material that can have ferroelectricity is not particularly limited.
  • the crystal structure of the material that may have strong dielectric property may be one or more selected from cubic, tetragonal, orthorhombic, and monoclinic.
  • a material capable of having ferroelectricity it is preferable to have an orthorhombic crystal structure because ferroelectricity is exhibited.
  • a composite structure having an amorphous structure and a crystal structure may be used as a material capable of having ferroelectricity.
  • the flatness of the upper surface of the film (for example, a conductor) that is the base of the ferroelectric layer is good.
  • the roughness of the upper surface of the underlying conductor is an arithmetic mean roughness (Ra) or a root mean square roughness (RMS: Root Mean Square) of 2 nm or less, preferably 1 nm or less, more preferably 0.8 nm.
  • RMS Root Mean Square
  • it may be more preferably 0.5 nm or less, still more preferably 0.4 nm or less.
  • a layer for enhancing crystallinity may be formed on the upper part and / or the lower part of the ferroelectric layer.
  • the layer for enhancing crystallinity for example, it is preferable to use a layer containing at least one element of the ferroelectric layer. It is preferable that the composition of the layer that enhances crystallinity and the composition of the ferroelectric layer are different.
  • hafnium oxide, a metal oxide such as zirconium oxide, or hafnium or zirconium as the layer for enhancing crystallinity.
  • the composition of the layer that enhances crystallinity does not have to have the element of the ferroelectric layer.
  • the element that can be used include silicon, yttrium, aluminum, and scandium.
  • a semiconductor device having a memory cell can be called a storage device.
  • the memory cell has a function of holding data.
  • the memory cell has a capacitor (capacity).
  • the capacitor has a structure having a ferroelectric layer between the first electrode and the second electrode.
  • a capacitor provided with a ferroelectric layer may be referred to as a ferroelectric capacitor (ferroelectric capacitance).
  • a ferroelectric capacitor In a ferroelectric capacitor, when a voltage (electric field or electric field) is applied between the electrodes, the polarization direction and the amount of polarization of the ferroelectric layer change according to the application direction and amount of the voltage. A signal (data) is stored (written) in a memory cell provided with a ferroelectric capacitor by utilizing a change in the polarization state of the ferroelectric layer. In a ferroelectric capacitor, polarization remains in the ferroelectric layer even if the voltage between the electrodes is zero (residual polarization). In order to rewrite the polarization, a voltage for reversing the polarization (polarization inversion) (polarization inversion voltage) is applied.
  • polarization inversion polarization inversion voltage
  • a method for driving a semiconductor device capable of reading data from the memory cell without performing destructive reading is used.
  • the read operation is performed so that the voltage on the counter electrode side of the ferroelectric capacitor is gradually increased so that the polarization of the ferroelectric capacitor is not destroyed.
  • the operation of reading data from the memory cell is performed by applying a voltage to the ferroelectric capacitor so as not to invert the polarization of the ferroelectric layer.
  • the subsequent operation of reading data from the memory cell is a driving method in which the voltage is set to a voltage higher than the voltage applied in the previous read operation as a voltage that does not cause the ferroelectric layer to be polarized and inverted in the ferroelectric capacitor. ..
  • the semiconductor device of one aspect of the present invention in order to apply a voltage not exceeding the polarization inversion voltage to the ferroelectric capacitor in the data readout operation, the polarization direction of the residual polarization of the ferroelectric layer is maintained before and after the data readout. Can be done. Therefore, the semiconductor device of one aspect of the present invention can retain data for a long period of time. As a result, the frequency of refreshing (rewriting data to the memory cell) can be reduced, so that the power consumption of the semiconductor device according to one aspect of the present invention can be reduced. Further, the ferroelectric capacitor provided with the ferroelectric layer between the electrodes can hold data for a long time without adopting a structure for increasing the capacitance, for example, a trench structure. This makes it possible to obtain a semiconductor device having a structure that is easy to make.
  • FIG. 3A is a circuit diagram of a memory cell MC having a ferroelectric capacitor.
  • the memory cell MC is also referred to as a cell.
  • the memory cell MC has a transistor M1 and a ferroelectric capacitor C1.
  • the ferroelectric capacitor C1 is schematically shown as a capacitor having a ferroelectric layer FE between the electrode UE and the electrode LE.
  • the read operation of the memory cell MC is performed by wiring WL (also referred to as a word line) in a state where the wiring BL (also referred to as a bit line) connected to the transistor M1 is electrically suspended at a predetermined potential.
  • the transistor M1 is brought into a conductive state (on), and the voltage of the wiring PL (also referred to as a plate wire) on the electrode UE side is changed.
  • the potential of the wiring BL changes due to the capacitive coupling of the ferroelectric capacitor. Since the change in the potential of the wiring BL changes depending on the polarization state of the ferroelectric layer in the ferroelectric capacitor, the potential corresponding to the written data can be read out to the wiring BL.
  • FIG. 3B is a graph showing the magnitude (polarization amount) of polarization according to the electric field to the ferroelectric layer FE.
  • the change in the polarization of the ferroelectric layer FE with respect to the electric field is shown by a straight line for easy understanding, but the measured data is represented by a curve.
  • the horizontal axis shows the electric field E applied to the ferroelectric layer.
  • the vertical axis shows the polarization P of the ferroelectric layer.
  • the difference between positive and negative polarization when the electric field is 0 is shown as 2PR .
  • the polarization of the ferroelectric layer increases.
  • E H the electric field applied to the ferroelectric layer and then the electric field applied to the ferroelectric layer is lowered, the positive charge is biased to one electrode side of the capacitance, and the negative charge is biased to the other electrode side of the capacitance. Since it is biased, positive polarization remains when the electric field becomes zero.
  • the electric field applied to the ferroelectric layer FE is lowered, the polarization of the ferroelectric layer becomes smaller.
  • the voltage for applying the electric field E H and the electric field EL to the ferroelectric layer FE can be said to be a polarization inversion voltage.
  • a voltage not exceeding the polarization inversion voltage is applied to the ferroelectric capacitor C1 so that the polarization direction of the residual polarization of the ferroelectric layer FE is maintained.
  • the electric field is gradually increased so that the polarization direction of the residual polarization of the ferroelectric layer FE is maintained.
  • electric fields E 1 to E 4 that do not exceed the electric field E H exemplified in FIG. 3B are sequentially applied for each read operation.
  • the voltage for applying the electric fields E 1 to E 4 applied to the ferroelectric layer FE can be said to be a voltage that does not reverse the polarization.
  • so-called destructive reading can be performed.
  • the data refreshing operation which is the operation of rewriting the data.
  • the degree of change in polarization with respect to the change in electric field TVS is determined. It is preferable that the inclination is positive. In addition, it is preferable that the change in polarization is not large with respect to the change in electric field. With this configuration, the degree of change in the residual polarization for each readout operation is achieved in the case of an operation in which the polarization direction of the residual polarization of the ferroelectric layer FE is not completely reversed but is partially reversed. Can be made smaller.
  • the graph of the electric field and the polarization in the actual ferroelectric layer changes in a curve as shown in FIG. 4B.
  • the slope such as TVS described above can be expressed as the slope of the tangent line. It is also effective in the case of the shape of the graph shown in FIG. 4C.
  • the degree of change (slope) of the polarization with respect to the change of the electric field is as shown in the shape of the graph showing the magnitude of the polarization according to the electric field shown in FIG. 5A. It is not preferable when the slope is positive and the change in polarization is large with respect to the change in the electric field, and the slope becomes steep. In this case, the degree of change in polarization with respect to the change in electric field becomes large, and it becomes difficult to operate so as to partially reverse the polarization direction of the residual polarization of the ferroelectric layer FE. As shown in FIG. 5B, the same can be said for the shape of the graph as in FIG. 5A.
  • FIG. 6 is a block diagram showing a configuration example of a semiconductor device 10 which is a semiconductor device of one aspect of the present invention.
  • the semiconductor device 10 can be, for example, a storage device.
  • the semiconductor device 10 is provided with a memory cell array MCA in which m rows and n columns (m and n are integers of 1 or more) are arranged in a matrix. Further, the semiconductor device 10 includes a word line drive circuit WD, a plate line drive circuit PD, a potential generation circuit SD, and a bit line drive circuit BD.
  • the word line drive circuit WD is electrically connected to the memory cell MC via the wiring WL, and is also electrically connected to the memory cell MC via the wiring RWL.
  • the plate wire drive circuit PD is electrically connected to the memory cell MC via the wiring PL.
  • the bit line drive circuit BD is electrically connected to the memory cell MC via the wiring BL.
  • the memory cells MC in the same row can be electrically connected to the word line drive circuit WD via the same wiring WL, and can be electrically connected to the plate wire drive circuit PD via the same wiring PL. can do. Further, the memory cells MC in the same row can be electrically connected to the bit line drive circuit BD via the same wiring BL.
  • the memory cell MC in the first row and the first column is described as the memory cell MC [1,1]
  • the memory cell MC in the mth row and the nth column is referred to as the memory cell MC [m, n].
  • the wiring WL and the wiring PL electrically connected to the memory cell MC in the first row are described as the wiring WL [1] and the wiring PL [1], respectively, and are referred to as the memory cell MC in the mth row.
  • the electrically connected wiring WL and wiring PL are described as wiring WL [m] and wiring PL [m], respectively.
  • wiring BL electrically connected to the memory cell MC in the first row is described as wiring BL [1]
  • wiring BL electrically connected to the memory cell MC in the nth row is designated as wiring BL [1]. It is described as wiring BL [n].
  • the same description may be made for other elements.
  • the word line drive circuit WD has a function of controlling the potential of the wiring WL. Specifically, the word line drive circuit WD has a function of selecting a memory cell MC to write data by controlling the potential of the wiring WL.
  • the plate wire drive circuit PD has a function of controlling the potential of the wiring PL.
  • the bit line drive circuit BD has a function of generating data to be written in the memory cell MC and supplying the data to the memory cell MC in a predetermined column. Further, the bit line drive circuit BD has a function of reading and outputting the data written in the memory cell MC.
  • the bit line drive circuit BD has a sense amplifier circuit SA [1] to a sense amplifier circuit SA [n].
  • the sense amplifier circuit SA is electrically connected to the wiring BL, the wiring REF, the wiring EL, and the wiring PRE. Further, the sense amplifier circuit SA [1] to the sense amplifier circuit SA [n] are electrically connected to the wiring OUT [1] to the wiring OUT [n].
  • the sense amplifier circuit SA has a function of amplifying the difference between the potential of the wiring BL and the potential of the wiring REF. For example, when the potential of the wiring BL is higher than the potential of the wiring REF, the sense amplifier circuit SA can output a high potential. On the other hand, when the potential of the wiring BL is lower than the potential of the wiring REF, the sense amplifier circuit SA can output a low potential. As a result, the bit line drive circuit BD can write binary data, specifically binary digital data, to the memory cell MC, and can read the binary data written to the memory cell MC. For example, when the potential of the wiring BL is higher than the potential of the wiring REF, it can be assumed that "0" is written to the memory cell MC or "0" is read. On the other hand, when the potential of the wiring BL is lower than the potential of the wiring REF, it can be assumed that "1" is written to the memory cell MC or "1" is read.
  • An enable signal that controls whether or not to activate the sense amplifier circuit SA can be supplied to the wiring EL.
  • the enable signal can be, for example, a binary digital signal.
  • the sense amplifier circuit SA can be activated, and the difference between the potential of the wiring BL and the potential of the wiring REF is amplified.
  • the sense amplifier circuit SA can be in the deactivated state, and the above amplification is not performed.
  • the wiring PRE can be supplied with a precharge signal that controls whether or not to precharge the potentials of the wiring BL and the wiring REF.
  • the precharge signal can be, for example, a binary digital signal.
  • the potential of the wiring PRE is high, the wiring BL can be precharged to a high potential.
  • the potential of the wiring REF is the potential of the wiring BL when the data having a value of "0" is read from the memory cell MC, and the data having a value of "1" is read from the memory cell MC. It can be a potential between the potential of the wiring BL in the case.
  • the potentials supplied to the wiring EL [1] to the wiring EL [n] may be common to each other.
  • the wiring EL [1] to the wiring EL [n] can be configured to be electrically connected to each other.
  • the potentials supplied to the wiring PRE [1] to the wiring PRE [n] may be common to each other.
  • the wiring PRE [1] to the wiring PRE [n] can be configured to be electrically connected to each other.
  • the data output from the sense amplifier circuit SA is output from the wiring OUT.
  • the data of the sense amplifier circuit SA [1] can be output from the wiring OUT [1].
  • the data of the sense amplifier circuit SA [n] can be output from the wiring OUT [n].
  • FIG. 7A shows a circuit diagram of a memory cell applicable to the memory cell MC1 of FIG.
  • the memory cell MC1 has a transistor M1 and a ferroelectric capacitor C1.
  • each element of the transistor M1 and the ferroelectric capacitor C1 is connected to the wiring BL, the wiring PL, and / or the wiring WL as shown in FIG. 7A.
  • the wiring for electrically connecting the transistor M1 and the ferroelectric capacitor C1 is shown as a node N1.
  • FIG. 7B is a diagram illustrating the electrical connection between each configuration of the transistor M1 and the ferroelectric capacitor C1 included in the memory cell MC1 and the sense amplifier circuit SA.
  • Wiring BL, wiring REF, and wiring OUT are connected to the sense amplifier circuit SA as shown in FIG. 7B.
  • the sense amplifier circuit SA amplifies the difference between the potential of the wiring BL and the potential of the wiring REF.
  • Loads CBL and CREF which are parasitic capacitances, are assigned to the wiring BL and the wiring REF, respectively. Loads CBL and CREF are provided as equivalent loads.
  • the configuration shown in FIG. 7B is the same as the description of FIG. 7A.
  • Data is written to the memory cell MC1 by applying a voltage to the ferroelectric capacitor C1.
  • the ferroelectric substance in the ferroelectric capacitor C1 is polarized to the state "1". do.
  • the ferroelectric substance in the ferroelectric capacitor C1 is polarized to the state “0”.
  • the voltage applied to the node N1 and the wiring PL may be 0V for the L level, 2.5V or 3.3V for the H level, or the like.
  • FIGS. 8 and 9 show timing charts when the read operation of one aspect of the present invention is applied to the memory cells MC1 shown in FIGS. 7A and 7B.
  • FIG. 8 shows the case where the ferroelectric substance in the ferroelectric capacitor C1 is polarized to the state “0”
  • FIG. 9 shows the case where the ferroelectric substance in the ferroelectric capacitor C1 is polarized to the state “1”.
  • It is a timing chart of the data reading operation.
  • the transistor M1 is turned on by setting the wiring WL to the H level at time T0.
  • the voltage of the wiring BL is boosted by the capacitive coupling via the ferroelectric capacitor C1.
  • the precharge voltage of the wiring REF is set to the voltage Va'corresponding to the voltage Va'.
  • the voltage of the wiring BL after boosting is smaller than the voltage of the wiring REF.
  • the voltage of the wiring BL after boosting is larger than the voltage of the wiring REF.
  • the voltage for reading data does not exceed the polarization inverting voltage in the configuration of one aspect of the present invention. Therefore, the polarization direction of the ferroelectric layer is maintained before and after the readout operation. Therefore, it is possible to eliminate the need to apply a high voltage for writing back data.
  • the wiring PL and wiring EL are set to L level.
  • the sense amplifier circuit SA becomes inactive.
  • the transistor M1 is turned off and the read operation is completed.
  • the second read operation is performed after the time T5.
  • the wiring WL At time T5, set the wiring WL to H level and turn on the transistor M1.
  • the voltage of the wiring BL is boosted by the capacitive coupling via the ferroelectric capacitor C1.
  • the precharge voltage of the wiring REF is set to the voltage Vb'corresponding to the voltage Vb.
  • the ferroelectric capacitor C1 since the ferroelectric capacitor C1 is polarized to the state “0”, the voltage of the wiring BL after boosting is smaller than the voltage of the wiring REF.
  • the ferroelectric capacitor C1 since the ferroelectric capacitor C1 is polarized to the state “1”, the voltage of the wiring BL after boosting is larger than the voltage of the wiring REF.
  • the sense amplifier circuit SA By setting the wiring EL to H level at time T7, the sense amplifier circuit SA is activated. When the wiring EL becomes H level, the sense amplifier circuit SA amplifies the potential difference between the wiring REF and the wiring BL. A signal corresponding to this potential difference is output to the wiring OUT.
  • the wiring PL and wiring EL are set to L level, and the sense amplifier circuit SA becomes inactive.
  • the transistor M1 is turned off and the read operation is completed.
  • the wiring WL At time T10, set the wiring WL to H level and turn on the transistor M1.
  • the wiring PL By setting the wiring PL to the voltage Vc (> voltage Vb) at the time T11, the voltage of the wiring BL is boosted by the capacitive coupling via the ferroelectric capacitor C1.
  • the precharge voltage of the wiring REF is set to the voltage Vc'corresponding to the voltage Vc.
  • the ferroelectric capacitor C1 since the ferroelectric capacitor C1 is polarized to the state “0”, the voltage of the wiring BL after boosting is smaller than the voltage of the wiring REF.
  • the ferroelectric capacitor C1 since the ferroelectric capacitor C1 is polarized to the state “1”, the voltage of the wiring BL after boosting is larger than the voltage of the wiring REF.
  • the sense amplifier circuit SA By setting the wiring EL to H level at time T12, the sense amplifier circuit SA is activated. When the wiring EL becomes H level, the sense amplifier circuit SA amplifies the potential difference between the wiring REF and the wiring BL. A signal corresponding to this potential difference is output to the wiring OUT.
  • the wiring PL and wiring EL are set to L level, and the sense amplifier circuit SA becomes inactive.
  • the transistor M1 is turned off and the read operation is completed.
  • the drive voltage of the wiring PL and the precharge voltage of the wiring REF are gradually increased, so that the write-back operation to the ferroelectric capacitor C1 is not performed a plurality of times. Read operation can be realized.
  • the voltage of the wiring PL is increased by a certain voltage or more (for example, 3.3 V), it is preferable to perform a data refresh operation.
  • a high voltage is applied to the ferroelectric capacitor C1 to perform a data refresh operation.
  • the OS transistor has excellent withstand voltage, it is possible to miniaturize each element of the memory cell by using it in combination with a ferroelectric capacitor having a high drive voltage. Further, since the OS transistor has a feature that the off current is extremely small, it is possible to hold the voltage of the node N1 for a long time. Here, there is a concern that the voltage of the node N1 may be stepped down by a leak via the ferroelectric capacitor C1, but if the electric field applied to the ferroelectric capacitor C1 is small, the leak current can be suppressed. can.
  • the charge held in the node N1 can be distributed to the wiring BL, and the change in potential can be amplified by the sense amplifier to read the data.
  • the wiring PL may be set to 3.0 V or more and the electric charge may be replenished to the node N1 via the ferroelectric capacitor C1.
  • FIG. 10 shows a configuration example different from the configuration of FIG. 7B.
  • FIG. 10 is a diagram illustrating an electrical connection between the memory cell MC1 and the memory cell MC1B in which the inverted data of the data written in the memory cell MC1 is stored, and the sense amplifier circuit SA.
  • FIG. 10 illustrates a transistor M1B, a ferroelectric capacitor C1B, and a node N1B as a configuration of the memory cell MC1B which is paired with the configuration of the memory cell MC1.
  • a method of reading data from a memory cell that stores paired data is referred to as a twin cell type. Further, FIG.
  • the sense amplifier circuit SA amplifies the difference between the potential of the wiring BL and the potential of the wiring BLB.
  • Loads CBL and CBLB which are parasitic capacitances, are applied to the wiring BL and the wiring BLB, respectively. Loads CBL and CBLB are provided as equivalent loads.
  • FIG. 11 and 12 show timing charts when the read operation of one aspect of the present invention is applied to the memory cells MC1 and MC1B shown in FIG. 10.
  • FIG. 11 shows the case where the ferroelectric substance in the ferroelectric capacitor C1 is polarized to the state “0”
  • FIG. 12 shows the case where the ferroelectric substance in the ferroelectric capacitor C1 is polarized to the state “1”.
  • It is a timing chart of the data reading operation.
  • the ferroelectric substance in the ferroelectric capacitor C1B is polarized in a state different from that of the ferroelectric capacitor C1.
  • the circuit configuration shown in FIG. 10 is a twin cell type, there is no wiring REF shown in FIG. 7B. Therefore, it is not necessary to change the precharge voltage of the wiring REF according to the voltage of the wiring PL.
  • the precharge of the wiring BL and the wiring BLB may be set to, for example, an L level potential. Since the circuit configuration of FIG. 10 is a twin cell type, inverted data is written in the memory cell MC1 and the memory cell MC1B.
  • the transistor M1 and the transistor M1B are turned on by setting the wiring WL to the H level at time T0.
  • the wiring PL By setting the wiring PL to the voltage Va at time T1, the voltages of the wiring BL and the wiring BLB are boosted by the capacitive coupling via the ferroelectric capacitor C1 and the ferroelectric capacitor C1B.
  • the voltage of the wiring BL after boosting is the wiring. It is smaller than the voltage of BLB.
  • the ferroelectric capacitor C1 since the ferroelectric capacitor C1 is polarized to the state “1” (the ferroelectric capacitor C1B is polarized to the state “0”), the voltage of the wiring BL after boosting is the wiring BLB. Greater than the voltage of.
  • the wiring EL is an enable signal of the sense amplifier circuit SA, and the sense amplifier circuit SA is activated by reaching the H level.
  • the wiring EL becomes the H level, the potential difference between the wiring BLB and the wiring BL is amplified. A signal corresponding to this potential difference is output to the wiring OUT.
  • the voltage for reading data does not exceed the polarization inverting voltage in the configuration of one aspect of the present invention. Therefore, the polarization direction of the ferroelectric layer is maintained before and after the readout operation. Therefore, it is possible to eliminate the need to apply a high voltage for writing back data.
  • the wiring PL and wiring EL become L level, and the sense amplifier circuit SA becomes inactive.
  • the transistor M1 and the transistor M1B are turned off, and the read operation is completed.
  • the second read operation is performed after the time T5.
  • Transistor M1 and transistor M1B are turned on by setting the wiring WL to H level at time T5.
  • the wiring PL By setting the wiring PL to the voltage Vb (> voltage Va) at time T6, the voltages of the wiring BL and the wiring BLB are boosted by the capacitive coupling via the ferroelectric capacitor C1 and the ferroelectric capacitor C1B.
  • the voltage of the wiring BL after boosting is the wiring. It is smaller than the voltage of BLB.
  • FIG. 12 since the ferroelectric capacitor C1 is polarized to the state “1” (the ferroelectric capacitor C1B is polarized to the state “0”), the voltage of the wiring BL after boosting is the wiring. It is larger than the voltage of BLB.
  • the sense amplifier circuit SA By setting the wiring EL to H level at time T7, the sense amplifier circuit SA is activated. When the wiring EL becomes the H level, the sense amplifier circuit SA amplifies the potential difference between the wiring BLB and the wiring BL. A signal corresponding to this potential difference is output to the wiring OUT.
  • the wiring PL and wiring EL are set to L level, and the sense amplifier circuit SA becomes inactive.
  • the transistor M1 and the transistor M1B are turned off, and the read operation is completed.
  • Transistor M1 and transistor M1B are turned on by setting the wiring WL to H level at time T11.
  • the wiring PL By setting the wiring PL to the voltage Vc (> voltage Vb) at the time T12, the voltages of the wiring BL and the wiring BLB are boosted by the capacitive coupling via the ferroelectric capacitor C1 and the ferroelectric capacitor C1B.
  • the voltage of the wiring BL after boosting is the wiring. It is smaller than the voltage of BLB.
  • FIG. 12 since the ferroelectric capacitor C1 is polarized to the state “1” (the ferroelectric capacitor C1B is polarized to the state “0”), the voltage of the wiring BL after boosting is the wiring. It is larger than the voltage of BLB.
  • the sense amplifier circuit SA By setting the wiring EL to H level at time T12, the sense amplifier circuit SA is activated. When the wiring EL becomes the H level, the sense amplifier circuit SA amplifies the potential difference between the wiring BLB and the wiring BL. A signal corresponding to this potential difference is output to the wiring OUT.
  • the wiring PL and wiring EL are set to L level, and the sense amplifier circuit SA becomes inactive.
  • the transistor M1 and the transistor M1B are turned off, and the read operation is completed.
  • the voltage of the wiring PL is increased by a certain voltage or more (for example, 3.3 V), it is preferable to perform a data refresh operation.
  • a high voltage is applied to the ferroelectric capacitor C1 and the ferroelectric capacitor C1B to perform a data refresh operation.
  • transistor M1 in FIGS. 7A and 7B Similar to the transistor M1 in FIGS. 7A and 7B, it is effective to use a transistor (OS transistor) having an oxide semiconductor in the channel forming region in the transistors M1 and M1B in FIG. 10.
  • OS transistor MOSFET
  • FIG. 13 shows a circuit diagram of a memory cell different from the memory cell MC1 described above.
  • the memory cell MC2 of FIG. 13 has a transistor M1, a transistor M2, a transistor M3, and a ferroelectric capacitor C1.
  • each element of the transistors M1 to M3 and the strong dielectric capacitor C1 has wiring WBL (also referred to as a write bit line), wiring RBL (also referred to as a read bit line), wiring PL, and wiring SL (also referred to as a source line). ), Wiring WWL (also referred to as write word line), and / or wiring RWL (also referred to as read word line) are connected as shown in FIG.
  • the wiring for electrically connecting the transistor M1, the transistor M2, and the ferroelectric capacitor C1 is illustrated as a node SN.
  • the potential of the node SN changes due to the capacitive coupling of the ferroelectric capacitor C1 by changing the voltage of the wiring PL.
  • this difference can be amplified and read by the transistor M2.
  • a high voltage for example, 3.3V
  • the wiring RBL has a low voltage (for example, 1.2V or less). Data can be read out with.
  • the read circuit connected to the wiring RBL has a function of adjusting the read voltage range according to the number of reads.
  • the transistors M1 and M3 in FIG. 13 it is effective to use a transistor (OS transistor) having an oxide semiconductor in the channel forming region. Since the OS transistor has a feature that the off current is extremely small, it is possible to hold the voltage of the node SN for a long time. Here, there is a concern that the voltage of the node SN may be stepped down due to leakage through the ferroelectric capacitor C1, but if the electric field applied to the ferroelectric capacitor C1 is small, the leakage current can be suppressed.
  • OS transistor transistor having an oxide semiconductor in the channel forming region. Since the OS transistor has a feature that the off current is extremely small, it is possible to hold the voltage of the node SN for a long time.
  • the voltage of the node SN may be stepped down due to leakage through the ferroelectric capacitor C1, but if the electric field applied to the ferroelectric capacitor C1 is small, the leakage current can be suppressed.
  • the wiring PL may be set to 3.0 V or more to replenish the electric charge in the node SN via the ferroelectric capacitor C1.
  • FIG. 14A is a circuit diagram showing a modified example of the memory cell MC1 described above.
  • the memory cell MC1_A shown in FIG. 14A illustrates a configuration in which the transistor M1 in the memory cell MC1 of FIG. 7A has a back gate electrode to which a back gate voltage VBG is applied. With the configuration of FIG. 14A, the amount of current flowing through each transistor can be increased.
  • FIG. 14B is a circuit diagram showing a modified example of the memory cell MC2 described above.
  • the memory cell MC2_A shown in FIG. 14B illustrates a configuration in which the transistors M1 to M3 in the memory cell MC2 of FIG. 13 have a back gate electrode to which a back gate voltage VBG is applied.
  • VBG back gate voltage
  • FIG. 15A is a circuit diagram showing a modified example of the memory cell MC2 described above.
  • the memory cell MC2_B shown in FIG. 15A illustrates a configuration in which the wiring WBL and the wiring RBL in the memory cell MC2 of FIG. 13 are shared as a wiring BL. With the configuration of FIG. 15A, the number of wires connected to the memory cells can be reduced.
  • FIG. 15B is a circuit diagram showing a modified example of the memory cell MC2 described above.
  • the memory cell MC2_C shown in FIG. 15B illustrates a circuit diagram in which the transistor M3 in the memory cell MC2 of FIG. 13 is omitted and the wiring RWL is connected to the back gate of the transistor M2.
  • the selection signal given to the wiring RWL controls whether or not a current flows between the wiring RWL and the wiring SL by controlling the threshold voltage of the transistor M2. With the configuration shown in FIG. 15B, the number of transistors in the memory cell can be reduced.
  • the polarization direction of the residual polarization of the ferroelectric layer FE is not completely reversed, but is partially reversed. It works like this. Since the balance of the polarization direction of the residual polarization of the ferroelectric layer FE is lost through the readout operation, in this operation, the voltage on the opposite electrode side of the ferroelectric capacitor is stepped so that the polarization of the ferroelectric capacitor is not destroyed. The read operation is performed so as to increase the size. With this configuration, data can be read out even if the residual polarization of the ferroelectric layer FE becomes small due to repeated reading operations.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition to them, it is preferable that aluminum, gallium, yttrium, tin and the like are contained. It may also contain one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, cobalt and the like. ..
  • FIG. 16A is a diagram illustrating the classification of the crystal structure of an oxide semiconductor, typically IGZO (a metal oxide containing In, Ga, and Zn).
  • IGZO a metal oxide containing In, Ga, and Zn
  • oxide semiconductors are roughly classified into “Amorphous”, “Crystalline”, and “Crystal”.
  • Amorphous includes “completable amorphous”.
  • Crystalline includes CAAC (c-axis-aligned crystalline), nc (nanocrystalline), and CAC (Cloud-Aligned Complex).
  • single crystal, poly crystal, and single crystal amorphous are excluded from the classification of "Crystalline”.
  • “Crystal” includes single crystal and poly crystal.
  • the structure in the thick frame shown in FIG. 16A is an intermediate state between "Amorphous” and “Crystal", and belongs to a new boundary region (New crystal line phase). .. That is, the structure can be rephrased as a structure completely different from the energetically unstable "Amorphous” and "Crystal".
  • the crystal structure of the film or substrate can be evaluated using an X-ray diffraction (XRD: X-Ray Diffraction) spectrum.
  • XRD X-ray diffraction
  • FIG. 16B the XRD spectrum obtained by GIXD (Grazing-Incidence XRD) measurement of the CAAC-IGZO film classified as "Crystalline" is shown in FIG. 16B (the vertical axis is the intensity (Intensity) as an arbitrary unit (a.u.)). (Represented by).
  • the GIXD method is also referred to as a thin film method or a Seemann-Bohlin method.
  • the XRD spectrum obtained by the GIXD measurement shown in FIG. 16B is simply referred to as an XRD spectrum.
  • a peak showing clear crystallinity is detected in the XRD spectrum of the CAAC-IGZO film.
  • the crystal structure of the film or the substrate can be evaluated by a diffraction pattern (also referred to as a microelectron diffraction pattern) observed by a micro electron diffraction method (NBED: Nano Beam Electron Diffraction).
  • the diffraction pattern of the CAAC-IGZO film is shown in FIG. 16C.
  • FIG. 16C is a diffraction pattern observed by the NBED in which the electron beam is incident parallel to the substrate.
  • electron diffraction is performed with the probe diameter set to 1 nm.
  • oxide semiconductors may be classified differently from FIG. 16A.
  • oxide semiconductors are divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor include the above-mentioned CAAC-OS and nc-OS.
  • the non-single crystal oxide semiconductor includes a polycrystal oxide semiconductor, a pseudo-amorphous oxide semiconductor (a-like OS: atomous-like oxide semiconductor), an amorphous oxide semiconductor, and the like.
  • CAAC-OS CAAC-OS
  • nc-OS nc-OS
  • a-like OS the details of the above-mentioned CAAC-OS, nc-OS, and a-like OS will be described.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement. When the atomic arrangement is regarded as a lattice arrangement, the crystal region is also a region in which the lattice arrangement is aligned. Further, the CAAC-OS has a region in which a plurality of crystal regions are connected in the ab plane direction, and the region may have distortion.
  • the strain refers to a region in which a plurality of crystal regions are connected in which the orientation of the lattice arrangement changes between a region in which the lattice arrangement is aligned and a region in which another grid arrangement is aligned. That is, CAAC-OS is an oxide semiconductor that is c-axis oriented and not clearly oriented in the ab plane direction.
  • Each of the plurality of crystal regions is composed of one or a plurality of minute crystals (crystals having a maximum diameter of less than 10 nm).
  • the maximum diameter of the crystal region is less than 10 nm.
  • the size of the crystal region may be about several tens of nm.
  • CAAC-OS has indium (In) and oxygen. It tends to have a layered crystal structure (also referred to as a layered structure) in which a layer (hereinafter, In layer) and a layer having elements M, zinc (Zn), and oxygen (hereinafter, (M, Zn) layer) are laminated. There is. Indium and element M can be replaced with each other. Therefore, the (M, Zn) layer may contain indium. In addition, the In layer may contain the element M. The In layer may contain Zn.
  • the layered structure is observed as a grid image, for example, in a high resolution TEM image.
  • the position of the peak indicating the c-axis orientation may vary depending on the type and composition of the metal elements constituting CAAC-OS.
  • a plurality of bright spots are observed in the electron diffraction pattern of the CAAC-OS film. Note that a certain spot and another spot are observed at point-symmetrical positions with the spot of the incident electron beam transmitted through the sample (also referred to as a direct spot) as the center of symmetry.
  • the lattice arrangement in the crystal region is based on a hexagonal lattice, but the unit lattice is not limited to a regular hexagon and may be a non-regular hexagon. Further, in the above strain, it may have a lattice arrangement such as a pentagon or a heptagon.
  • a clear grain boundary cannot be confirmed even in the vicinity of strain. That is, it can be seen that the formation of grain boundaries is suppressed by the distortion of the lattice arrangement. This is because CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction, the bond distance between atoms changes due to the replacement of metal atoms, and the like. It is thought that this is the reason.
  • CAAC-OS for which no clear crystal grain boundary is confirmed, is one of the crystalline oxides having a crystal structure suitable for the semiconductor layer of the transistor.
  • a configuration having Zn is preferable.
  • In-Zn oxide and In-Ga-Zn oxide are more suitable than In oxide because they can suppress the generation of grain boundaries.
  • CAAC-OS is an oxide semiconductor with high crystallinity and no clear grain boundaries can be confirmed. Therefore, it can be said that CAAC-OS is unlikely to cause a decrease in electron mobility due to grain boundaries. Further, since the crystallinity of the oxide semiconductor may be deteriorated due to the mixing of impurities and the generation of defects, CAAC-OS can be said to be an oxide semiconductor having few impurities and defects (oxygen deficiency, etc.). Therefore, the oxide semiconductor having CAAC-OS has stable physical properties. Therefore, the oxide semiconductor having CAAC-OS is resistant to heat and has high reliability. CAAC-OS is also stable against high temperatures (so-called thermal budgets) in the manufacturing process. Therefore, if CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be expanded.
  • nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film.
  • the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method. For example, when structural analysis is performed on an nc-OS film using an XRD device, a peak indicating crystallinity is not detected in the Out-of-plane XRD measurement using a ⁇ / 2 ⁇ scan. Further, when electron beam diffraction (also referred to as limited field electron diffraction) using an electron beam having a probe diameter larger than that of nanocrystals (for example, 50 nm or more) is performed on the nc-OS film, a diffraction pattern such as a halo pattern is performed. Is observed.
  • electron beam diffraction also referred to as limited field electron diffraction
  • nanocrystals for example, 50 nm or more
  • electron diffraction also referred to as nanobeam electron diffraction
  • an electron beam having a probe diameter for example, 1 nm or more and 30 nm or less
  • An electron diffraction pattern in which a plurality of spots are observed in a ring-shaped region centered on a direct spot may be acquired.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • a-like OS has a higher hydrogen concentration in the membrane than nc-OS and CAAC-OS.
  • CAC-OS relates to the material composition.
  • CAC-OS is, for example, a composition of a material in which the elements constituting the metal oxide are unevenly distributed in a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or in the vicinity thereof.
  • the metal oxide one or more metal elements are unevenly distributed, and the region having the metal element has a size of 0.5 nm or more and 10 nm or less, preferably 1 nm or more and 3 nm or less, or a size close thereto.
  • the mixed state is also called a mosaic shape or a patch shape.
  • the CAC-OS has a structure in which the material is separated into a first region and a second region to form a mosaic, and the first region is distributed in the film (hereinafter, also referred to as a cloud shape). It is said.). That is, the CAC-OS is a composite metal oxide having a structure in which the first region and the second region are mixed.
  • the atomic number ratios of In, Ga, and Zn to the metal elements constituting CAC-OS in the In-Ga-Zn oxide are expressed as [In], [Ga], and [Zn], respectively.
  • the first region is a region where [In] is larger than [In] in the composition of the CAC-OS film.
  • the second region is a region in which [Ga] is larger than [Ga] in the composition of the CAC-OS film.
  • the first region is a region in which [In] is larger than [In] in the second region and [Ga] is smaller than [Ga] in the second region.
  • the second region is a region in which [Ga] is larger than [Ga] in the first region and [In] is smaller than [In] in the first region.
  • the first region is a region in which indium oxide, indium zinc oxide, or the like is the main component.
  • the second region is a region containing gallium oxide, gallium zinc oxide, or the like as a main component. That is, the first region can be rephrased as a region containing In as a main component. Further, the second region can be rephrased as a region containing Ga as a main component.
  • a region containing In as a main component (No. 1) by EDX mapping acquired by using energy dispersive X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy). It can be confirmed that the region (1 region) and the region containing Ga as a main component (second region) are unevenly distributed and have a mixed structure.
  • the conductivity caused by the first region and the insulating property caused by the second region act in a complementary manner to switch the switching function (On / Off function).
  • the CAC-OS has a conductive function in a part of the material and an insulating function in a part of the material, and has a function as a semiconductor in the whole material. By separating the conductive function and the insulating function, both functions can be maximized. Therefore, by using CAC-OS for the transistor, high on -current (Ion), high field effect mobility ( ⁇ ), and good switching operation can be realized.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one aspect of the present invention has two or more of amorphous oxide semiconductor, polycrystalline oxide semiconductor, a-like OS, CAC-OS, nc-OS, and CAAC-OS. You may.
  • the oxide semiconductor as a transistor, a transistor with high field effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the carrier concentration of the oxide semiconductor is 1 ⁇ 10 17 cm -3 or less, preferably 1 ⁇ 10 15 cm -3 or less, more preferably 1 ⁇ 10 13 cm -3 or less, and more preferably 1 ⁇ 10 11 cm ⁇ . It is 3 or less, more preferably less than 1 ⁇ 10 10 cm -3 , and more preferably 1 ⁇ 10 -9 cm -3 or more.
  • the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • a low impurity concentration and a low defect level density is referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • An oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • the charge captured at the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel forming region is formed in an oxide semiconductor having a high trap level density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentrations of silicon and carbon in the oxide semiconductor and the concentrations of silicon and carbon near the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or an alkaline earth metal tends to have a normally-on characteristic. Therefore, the concentration of the alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor obtained by SIMS is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, and more preferably 1 ⁇ 10 18 atoms / cm 3 or less. , More preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in an oxide semiconductor reacts with oxygen bonded to a metal atom to become water, which may form an oxygen deficiency.
  • oxygen deficiency When hydrogen enters the oxygen deficiency, electrons that are carriers may be generated.
  • a part of hydrogen may be combined with oxygen that is bonded to a metal atom to generate an electron as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have a normally-on characteristic. Therefore, it is preferable that hydrogen in the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the semiconductor wafer 4800 shown in FIG. 17A has a wafer 4801 and a plurality of circuit units 4802 provided on the upper surface of the wafer 4801.
  • the portion without the circuit portion 4802 is the spacing 4803, which is a dicing region.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by the previous process. Further, after that, the opposite surface on which the plurality of circuit portions 4802 of the wafer 4801 are formed may be ground to reduce the thickness of the wafer 4801. By this step, the warp of the wafer 4801 and the like can be reduced, and the size of the wafer can be reduced.
  • a dicing process is performed. Dicing is performed along the scrib line SCL1 and the scrib line SCL2 (which may be referred to as a dicing line or a cutting line) indicated by a alternate long and short dash line.
  • the spacing 4803 is provided so that the plurality of scribe lines SCL1 are parallel to each other and the plurality of scribe lines SCL2 are parallel to each other in order to facilitate the dicing process. It is preferable to provide it so that it is vertical.
  • the chip 4800a as shown in FIG. 17B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a has a wafer 4801a, a circuit unit 4802, and a spacing 4803a.
  • the spacing 4803a is preferably made as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit portions 4802 may be substantially the same as the cutting margin of the scribe line SCL1 or the cutting margin of the scribe line SCL2.
  • the shape of the element substrate of one aspect of the present invention is not limited to the shape of the semiconductor wafer 4800 shown in FIG. 17A.
  • the shape of the element substrate can be appropriately changed depending on the process of manufacturing the device and the device for manufacturing the device.
  • FIG. 17C shows a perspective view of a board (mounting board 4704) on which the electronic component 4700 and the electronic component 4700 are mounted.
  • the electronic component 4700 shown in FIG. 17C has a chip 4800a in the mold 4711.
  • As the chip 4800a a storage device or the like according to one aspect of the present invention can be used.
  • the electronic component 4700 has a land 4712 on the outside of the mold 4711.
  • the land 4712 is electrically connected to the electrode pad 4713, and the electrode pad 4713 is electrically connected to the chip 4800a by the wire 4714.
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702. A plurality of such electronic components are combined and electrically connected to each other on the printed circuit board 4702 to complete the mounting board 4704.
  • FIG. 17D shows a perspective view of the electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • the electronic component 4730 is provided with an interposer 4731 on a package substrate 4732 (printed circuit board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the semiconductor device 4710 can be, for example, a chip 4800a, the semiconductor device described in the above embodiment, a wideband memory (HBM: High Bandwidth Memory), or the like. Further, as the semiconductor device 4735, an integrated circuit (semiconductor device) such as a CPU, GPU, FPGA, and storage device can be used.
  • a semiconductor device such as a CPU, GPU, FPGA, and storage device.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 4731 has a function of electrically connecting the integrated circuit provided on the interposer 4731 to the electrode provided on the package substrate 4732.
  • the interposer may be referred to as a "rewiring board” or an "intermediate board”.
  • a through electrode may be provided on the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • a TSV Through Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with a resin interposer.
  • the interposer on which the HBM is mounted is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as an interposer for mounting HBM.
  • the reliability is unlikely to decrease due to the difference in the expansion coefficient between the integrated circuit and the interposer. Further, since the surface of the silicon interposer is high, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is unlikely to occur. In particular, in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on an interposer, it is preferable to use a silicon interposer.
  • a heat sink may be provided on top of the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 are the same.
  • the heights of the semiconductor device 4710 and the semiconductor device 4735 are the same.
  • an electrode 4733 may be provided on the bottom of the package substrate 4732.
  • FIG. 17D shows an example in which the electrode 4733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed of a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on another board by using various mounting methods, not limited to BGA and PGA.
  • BGA Base-Chip
  • PGA Stepgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN QuadFN
  • the semiconductor device is, for example, a storage of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital still camera, a video camera, a recording / playback device, a navigation system, a game machine, etc.). Applicable to devices. It can also be used for image sensors, IoT (Internet of Things), healthcare-related devices, and the like.
  • the computer includes a tablet-type computer, a notebook-type computer, a desktop-type computer, and a large-scale computer such as a server system.
  • FIGS. 18A to 18J and FIGS. 19A to 19E illustrate how the electronic component 4700 or the electronic component 4730 having the semiconductor device is included in each electronic device.
  • the information terminal 5500 shown in FIG. 18A is a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5500 has a housing 5510 and a display unit 5511, and as an input interface, a touch panel is provided in the display unit 5511 and a button is provided in the housing 5510.
  • the information terminal 5500 can hold a temporary file (for example, a cache when using a web browser) generated when the application is executed.
  • a temporary file for example, a cache when using a web browser
  • FIG. 18B shows an information terminal 5900, which is an example of a wearable terminal.
  • the information terminal 5900 has a housing 5901, a display unit 5902, an operation switch 5903, an operation switch 5904, a band 5905, and the like.
  • the wearable terminal can hold a temporary file generated when the application is executed by applying the semiconductor device according to one aspect of the present invention.
  • FIG. 18C shows a desktop type information terminal 5300.
  • the desktop type information terminal 5300 has a main body 5301 of the information terminal, a display unit 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can hold a temporary file generated when the application is executed by applying the semiconductor device according to one aspect of the present invention.
  • smartphones, wearable terminals, and desktop information terminals are taken as examples as electronic devices and are shown in FIGS. 18A to 18C, respectively, but information terminals other than smartphones, wearable terminals, and desktop information terminals can be applied. can. Examples of information terminals other than smartphones, wearable terminals, and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, workstations, and the like.
  • PDAs Personal Digital Assistants
  • FIG. 18D shows an electric freezer / refrigerator 5800 as an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the electric freezer / refrigerator 5800 is an electric freezer / refrigerator compatible with IoT (Internet of Things).
  • the semiconductor device can be applied to the electric refrigerator / freezer 5800.
  • the electric refrigerator-freezer 5800 can send and receive information such as foodstuffs stored in the electric refrigerator-freezer 5800 and the expiration date of the foodstuffs to an information terminal or the like via the Internet or the like.
  • the electric refrigerator / freezer 5800 can hold a temporary file generated when transmitting the information in the semiconductor device.
  • an electric refrigerator / freezer has been described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electric oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner. Examples include appliances, washing machines, dryers, audiovisual equipment, and the like.
  • FIG. 18E illustrates a portable game machine 5200, which is an example of a game machine.
  • the portable game machine 5200 has a housing 5201, a display unit 5202, a button 5203, and the like.
  • FIG. 18F shows a stationary game machine 7500, which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • the controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit for displaying a game image, a touch panel as an input interface other than buttons, a stick, a rotary knob, a slide knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 18F, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a controller having a shape imitating a gun can be used by using a trigger as a button.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be provided with a camera, a depth sensor, a microphone and the like instead of using a controller, and may be operated by a game player's gesture and / or voice.
  • the video of the game machine described above can be output by a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • a display device such as a television device, a personal computer display, a game display, or a head-mounted display.
  • the low power consumption portable game machine 5200 or the low power consumption stationary game machine 7500 can be realized. .. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • FIG. 18E shows a portable game machine.
  • FIG. 18F shows a stationary game machine for home use.
  • the electronic device of one aspect of the present invention is not limited to this. Examples of the electronic device of one aspect of the present invention include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like.
  • the semiconductor device described in the above embodiment can be applied to an automobile which is a mobile body and around the driver's seat of the automobile.
  • FIG. 18G shows an automobile 5700, which is an example of a moving body.
  • a speedometer or tachometer Around the driver's seat of the automobile 5700, a speedometer or tachometer, and an instrument panel that provides various information by displaying mileage, fuel gauge, gear status, air conditioner settings, etc. are provided. .. Further, a display device showing such information may be provided around the driver's seat.
  • the semiconductor device described in the above embodiment can temporarily hold information. Therefore, the semiconductor device can be used for holding necessary temporary information in an automatic driving system of an automobile 5700, a system for performing road guidance, danger prediction, and the like.
  • the display device may be configured to display temporary information such as road guidance and danger prediction. Further, the image of the driving recorder installed in the automobile 5700 may be retained.
  • the automobile is described as an example of the moving body, but the moving body is not limited to the automobile.
  • moving objects include trains, monorails, ships, flying objects (helicopters, unmanned aerial vehicles (drones), airplanes, rockets) and the like.
  • FIG. 18H illustrates a digital camera 6240, which is an example of an image pickup device.
  • the digital camera 6240 has a housing 6241, a display unit 6242, an operation switch 6243, a shutter button 6244, and the like, and a removable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 is configured so that the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured so that a strobe device, a viewfinder, or the like can be separately attached.
  • a low power consumption digital camera 6240 can be realized. Further, since the heat generation from the circuit can be reduced due to the low power consumption, the influence of the heat generation on the circuit itself, the peripheral circuit, and the module can be reduced.
  • Video camera The semiconductor device described in the above embodiment can be applied to a video camera.
  • FIG. 18I illustrates a video camera 6300, which is an example of an image pickup device.
  • the video camera 6300 has a first housing 6301, a second housing 6302, a display unit 6303, an operation switch 6304, a lens 6305, a connection unit 6306, and the like.
  • the operation switch 6304 and the lens 6305 are provided in the first housing 6301, and the display unit 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by the connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 is determined by the connecting portion 6306. It can be changed.
  • the image on the display unit 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 on the connection unit 6306.
  • the video camera 6300 can hold a temporary file generated during encoding.
  • ICD implantable cardioverter-defibrillator
  • FIG. 18J is a schematic cross-sectional view showing an example of an ICD.
  • the ICD body 5400 has at least a battery 5401, an electronic component 4700, a regulator, a control circuit, an antenna 5404, a wire 5402 to the right atrium, and a wire 5403 to the right ventricle.
  • the ICD body 5400 is surgically placed in the body, and two wires are passed through the subclavian vein 5405 and the superior vena cava 5406 of the human body, and one wire tip is placed in the right ventricle and the other wire tip is placed in the right atrium. To be done.
  • the ICD main body 5400 has a function as a pacemaker and performs pacing to the heart when the heart rate deviates from the specified range. If the heart rate does not improve due to pacing and rapid ventricular tachycardia, ventricular fibrillation, or the like remains, treatment with electric shock is performed.
  • the ICD body 5400 needs to constantly monitor the heart rate in order to properly perform pacing and electric shock. Therefore, the ICD main body 5400 has a sensor for detecting the heart rate. Further, the ICD main body 5400 can store the heart rate data acquired by the sensor or the like, the number of times of treatment by pacing, the time, etc. in the electronic component 4700.
  • the ICD main body 5400 has a plurality of batteries, so that the safety can be enhanced. Specifically, even if a part of the battery of the ICD main body 5400 becomes unusable, the remaining battery can function, so that it also functions as an auxiliary power source.
  • the antenna 5404 that can receive power it may have an antenna that can transmit physiological signals.
  • physiological signals such as pulse, respiratory rate, heart rate, and body temperature can be confirmed by an external monitoring device.
  • a system for monitoring various cardiac activities may be configured.
  • the semiconductor device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) and an expansion device for an information terminal.
  • FIG. 19A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable chip capable of storing information.
  • the expansion device 6100 can store information by the chip by connecting to a PC by, for example, USB (Universal Serial Bus) or the like.
  • USB Universal Serial Bus
  • FIG. 19A illustrates a portable expansion device 6100, but the expansion device according to one aspect of the present invention is not limited to this, and is relatively equipped with, for example, a cooling fan or the like. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • the substrate 6104 is housed in the housing 6101.
  • the substrate 6104 is provided with a circuit for driving the semiconductor device or the like described in the above embodiment.
  • an electronic component 4700 and a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • SD card The semiconductor device described in the above embodiment can be applied to an information terminal or an SD card that can be attached to an electronic device such as a digital camera.
  • FIG. 19B is a schematic diagram of the appearance of the SD card
  • FIG. 19C is a schematic diagram of the internal structure of the SD card.
  • the SD card 5110 has a housing 5111, a connector 5112, and a substrate 5113.
  • the connector 5112 functions as an interface for connecting to an external device.
  • the substrate 5113 is housed in the housing 5111.
  • the substrate 5113 is provided with a semiconductor device and a circuit for driving the semiconductor device.
  • an electronic component 4700 and a controller chip 5115 are attached to the substrate 5113.
  • the circuit configurations of the electronic component 4700 and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the write circuit, low driver, read circuit, etc. provided in the electronic component may be configured to be incorporated in the controller chip 5115 instead of the electronic component 4700.
  • the capacity of the SD card 5110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 5113. As a result, wireless communication can be performed between the external device and the SD card 5110, and the data of the electronic component 4700 can be read and written.
  • SSD Solid State Drive
  • electronic device such as an information terminal.
  • FIG. 19D is a schematic diagram of the appearance of the SSD
  • FIG. 19E is a schematic diagram of the internal structure of the SSD.
  • the SSD 5150 has a housing 5151, a connector 5152, and a substrate 5153.
  • the connector 5152 functions as an interface for connecting to an external device.
  • the board 5153 is housed in the housing 5151.
  • the substrate 5153 is provided with a semiconductor device and a circuit for driving the semiconductor device.
  • an electronic component 4700, a memory chip 5155, and a controller chip 5156 are attached to the substrate 5153.
  • a work memory is built in the memory chip 5155.
  • a DRAM chip may be used for the memory chip 5155.
  • a processor, an ECC circuit, and the like are incorporated in the controller chip 5156.
  • the circuit configurations of the electronic component 4700, the memory chip 5155, and the controller chip 5115 are not limited to the above description, and the circuit configurations may be appropriately changed depending on the situation.
  • the controller chip 5156 may also be provided with a memory that functions as a work memory.
  • the computer 5600 shown in FIG. 20A is an example of a large-scale computer.
  • a plurality of rack-mounted computers 5620 are stored in the rack 5610.
  • the computer 5620 may have, for example, the configuration of the perspective view shown in FIG. 20B.
  • the computer 5620 has a motherboard 5630, which has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted in the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • the PC card 5621 shown in FIG. 20C is an example of a processing board provided with a CPU, GPU, semiconductor device, and the like.
  • the PC card 5621 has a board 5622. Further, the board 5622 has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 20C illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628. Regarding these semiconductor devices, the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5627 described below are shown. The description of the semiconductor device 5628 may be taken into consideration.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe and the like.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be, for example, an interface for supplying power, inputting a signal, or the like to the PC card 5621. Further, for example, it can be an interface for outputting a signal calculated by the PC card 5621.
  • Examples of the standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), and the like.
  • HDMI registered trademark
  • the connection terminal 5625 HDMI (registered trademark) and the like can be mentioned as the respective standards.
  • the semiconductor device 5626 has a terminal (not shown) for inputting / outputting signals, and the semiconductor device 5626 and the board 5622 can be inserted by inserting the terminal into a socket (not shown) included in the board 5622. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5627 include FPGA (Field Programmable Gate Array), GPU, CPU and the like.
  • an electronic component 4730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering to the wiring provided with the terminals 5622. be able to.
  • Examples of the semiconductor device 5628 include a semiconductor device and the like.
  • an electronic component 4700 can be used as the semiconductor device 5628.
  • the computer 5600 can also function as a parallel computer. By using the computer 5600 as a parallel computer, for example, large-scale calculations necessary for learning artificial intelligence and inference can be performed.
  • the power consumption of the electronic devices can be reduced.
  • each embodiment can be appropriately combined with the configurations shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined.
  • the content described in one embodiment is another content (may be a part of the content) described in the embodiment, and / or one or more. It is possible to apply, combine, or replace the contents described in another embodiment (some contents may be used).
  • figure (which may be a part) described in one embodiment is another part of the figure, another figure (which may be a part) described in the embodiment, and / or one or more.
  • figures (which may be a part) described in another embodiment of the above more figures can be formed.
  • the components are classified by function and shown as blocks independent of each other.
  • it is difficult to separate the components for each function and there may be a case where a plurality of functions are involved in one circuit or a case where one function is involved in a plurality of circuits. Therefore, the blocks in the block diagram are not limited to the components described in the specification, and can be appropriately paraphrased according to the situation.
  • the size, the thickness of the layer, or the area is shown in an arbitrary size for convenience of explanation. Therefore, it is not necessarily limited to that scale. It should be noted that the drawings are schematically shown for the sake of clarity, and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in the signal, voltage, or current due to noise, or variations in the signal, voltage, or current due to timing deviation.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” also includes the case where a plurality of “electrodes” or “wiring” are integrally formed.
  • voltage and potential can be paraphrased as appropriate.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground voltage (ground voltage)
  • the voltage can be paraphrased as a potential.
  • the ground potential does not always mean 0V.
  • the potential is relative, and the potential given to the wiring or the like may be changed depending on the reference potential.
  • a switch is a switch that is in a conducting state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • the channel length means, for example, in the top view of a transistor, a region or a channel where a semiconductor (or a part where a current flows in the semiconductor when the transistor is on) and a gate overlap is formed.
  • the distance between the source and the drain in the area means, for example, in the top view of a transistor, a region or a channel where a semiconductor (or a part where a current flows in the semiconductor when the transistor is on) and a gate overlap is formed. The distance between the source and the drain in the area.
  • the channel width is a source in, for example, a region where a semiconductor (or a portion where a current flows in a semiconductor when a transistor is on) and a gate electrode overlap, or a region where a channel is formed.
  • a and B are connected includes those in which A and B are directly connected and those in which they are electrically connected.
  • the fact that A and B are electrically connected means that an electric signal can be exchanged between A and B when an object having some kind of electrical action exists between A and B. It means what is said.
  • BL Wiring
  • FE Ferroelectric layer
  • LE Electrode
  • MC Memory cell
  • M1 Transistor
  • PL Wiring
  • UE Electrode
  • WL Wiring

Landscapes

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Abstract

新規な構成を有する、強誘電体キャパシタを有するメモリセルを備えた半導体装置において、第１のトランジスタ（500A）と、第２のトランジスタ（500B）と、第１の容量（600A）と、第２の容量（600B）と、配線（401）と、を有する。第１のトランジスタは、第１の容量と電気的に接続される。第２のトランジスタは、第２の容量と電気的に接続される。配線は、第１のトランジスタ、及び第２のトランジスタの下方に位置し、第１のトランジスタ、または第２のトランジスタと電気的に接続される。第１の容量、及び第２の容量は、それぞれ強誘電体層（630）を有する。第１の容量と、第２の容量とは、同一平面上に配置される。第１の容量と、第２の容量とは、互いに重なる領域を有していてもよい。第１のトランジスタ、及び第２のトランジスタは、それぞれチャネルに酸化物半導体を有することが好ましい。強誘電体層は、ハフニウム、ジルコニウム、またはＩＩＩ－Ｖ族の元素の中から選ばれる一または複数を有することが好ましい。

Description

半導体装置、及び電子機器
　本発明の一態様は、半導体装置、または半導体装置の駆動方法等に関する。または、本発明の一態様は上記半導体装置を有する電子機器に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。なお半導体装置とは、半導体特性を利用する装置全般を指すものであり、記憶装置は半導体装置である。
　近年、半導体装置の開発が進められ、ＬＳＩ、ＣＰＵ、メモリ等が主に半導体装置に用いられている。ＣＰＵは、半導体ウェハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
　ＬＳＩ、ＣＰＵ、メモリ等の半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料、及び酸化物半導体等が知られている。
　また、非特許文献１に示すように、強誘電体（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）を用いたメモリセルの研究開発が活発に行われている。また、次世代の強誘電性メモリのために、強誘電性のＨｆＯ２ベースの材料の研究（非特許文献２）、ハフニウム酸化物薄膜の強誘電性に関する研究（非特許文献３）、及びＨｆＯ２薄膜の強誘電性（非特許文献４）等、酸化ハフニウムに関する研究も活発に行われている。
Ｔ．Ｓ．Ｂｏｅｓｃｋｅ，ｅｔ　ａｌ，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃｉｔｙ　ｉｎ　ｈａｆｎｉｕｍ　ｏｘｉｄｅ　ｔｈｉｎ　ｆｉｌｍｓ"，ＡＰＬ９９，２０１１ Ｚｈｅｎ　Ｆａｎ，ｅｔ　ａｌ，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＨｆＯ２−ｂａｓｅｄ　ｍａｔｅｒｉａｌｓ　ｆｏｒ　ｎｅｘｔ−ｇｅｎｅｒａｔｉｏｎ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ｍｅｍｏｒｉｅｓ"，ＪＯＵＲＮＡＬ　ＯＦ　ＡＤＶＡＮＣＥＤ　ＤＩＥＬＥＣＴＲＩＣＳ，Ｖｏｌ．６，Ｎｏ．２，２０１６ Ｊｕｎ　Ｏｋｕｎｏ，ｅｔ　ａｌ，"ＳｏＣ　ｃｏｍｐａｔｉｂｌｅ　１Ｔ１Ｃ　ＦｅＲＡＭ　ｍｅｍｏｒｙ　ａｒｒａｙ　ｂａｓｅｄ　ｏｎ　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｈｆ０．５Ｚｒ０．５Ｏ２"，ＶＬＳＩ　２０２０ 鳥海　明、「ＨｆＯ２薄膜の強誘電性」、応用物理学会、第８８巻、第９号、２０１９
　強誘電体を用いたメモリセルでは、強誘電体の電気特性が重要となる。そのため、電気特性に優れた強誘電体を有する層（強誘電体層）を形成することが求められる。
　または、強誘電体を用いたメモリセルでは、強誘電体の分極反転の有無を利用してデータの読み出し動作を行う。この場合、データの読み出し動作に伴って、メモリセルに保持していたデータが反転してしまう。つまり、強誘電体を用いたメモリセルは、破壊読出しとなる。破壊読出しである強誘電体を用いたメモリセルでは、データを読み出すごとにデータを書き戻す動作が必要になる。データを書き戻す際の動作は、強誘電体に高電圧を印加する必要があるため、消費電力の増加等を招く虞がある。
　本発明の一態様は、新規な半導体装置、及びその駆動方法を提供することを課題の一とする。本発明の一態様は、データを破壊することなくデータを読み出すことができる半導体装置、及びその駆動方法を提供することを課題の一とする。又は、本発明の一態様は、低消費電力の半導体装置、及びその駆動方法を提供することを課題の一とする。又は、本発明の一態様は、信頼性が高い半導体装置、及びその駆動方法を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
　本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１の容量と、第２の容量と、配線と、を有し、第１のトランジスタは、第１の容量と電気的に接続され、第２のトランジスタは、第２の容量と電気的に接続され、配線は、第１のトランジスタ、及び第２のトランジスタの下方に位置し、第１のトランジスタ、または第２のトランジスタと電気的に接続され、第１の容量、及び第２の容量は、それぞれ強誘電体層を有し、第１の容量と、第２の容量とは、同一平面上に配置される、半導体装置である。
　本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１の容量と、第２の容量と、配線と、を有し、第１のトランジスタは、第１の容量と電気的に接続され、第２のトランジスタは、第２の容量と電気的に接続され、配線は、第１のトランジスタ、及び第２のトランジスタの下方に位置し、第１のトランジスタ、または第２のトランジスタと電気的に接続され、第１の容量、及び第２の容量は、それぞれ強誘電体層を有し、第１の容量と、第２の容量とは、互いに重なる領域を有する、半導体装置である。
　本発明の一態様において、第１のトランジスタ、及び第２のトランジスタは、それぞれチャネルに酸化物半導体を有する、半導体装置が好ましい。
　本発明の一態様において、強誘電体層は、ハフニウム、ジルコニウム、または第１３族−第１５族の元素の中から選ばれる一または複数を有する、半導体装置が好ましい。
　また本発明の一態様は、上記導体装置と、ＣＰＵと、を有する、電子機器である。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
　本発明の一態様は、新規な半導体装置、及びその駆動方法を提供することができる。本発明の一態様は、データを破壊することなくデータを読み出すことができる半導体装置、及びその駆動方法を提供することができる。又は、本発明の一態様は、低消費電力の半導体装置、及びその駆動方法を提供することができる。又は、本発明の一態様は、信頼性が高い半導体装置、及びその駆動方法を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａ、図１Ｂは、半導体装置の構成例を示す図である。
図２Ａ、図２Ｂは、半導体装置の構成例を示す図である。
図３Ａ、図３Ｂは、半導体装置の構成例を示す図である。
図４Ａ、図４Ｂ、図４Ｃは、半導体装置の構成例を示す図である。
図５Ａ、図５Ｂは、半導体装置の構成例を示す図である。
図６は、半導体装置の構成例を示す図である。
図７Ａ、図７Ｂは、半導体装置の構成例を示す図である。
図８は、半導体装置のタイミングチャートを示す図である。
図９は、半導体装置のタイミングチャートを示す図である。
図１０は、半導体装置の構成例を示す図である。
図１１は、半導体装置のタイミングチャートを示す図である。
図１２は、半導体装置のタイミングチャートを示す図である。
図１３は、半導体装置の構成例を示す図である。
図１４Ａ、図１４Ｂは、半導体装置の構成例を示す図である。
図１５Ａ、図１５Ｂは、半導体装置の構成例を示す図である。
図１６Ａは結晶構造の分類を説明する図であり、図１６Ｂは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図であり、図１６Ｃは結晶性ＩＧＺＯの極微電子線回折パターンを説明する図である。
図１７Ａは半導体ウェハの一例を示す斜視図である。図１７Ｂはチップの一例を示す斜視図である。図１７Ｃ、及び図１７Ｄは電子部品の一例を示す斜視図である。
図１８Ａ乃至図１８Ｊは、電子機器の一例を説明する図である。
図１９Ａ乃至図１９Ｅは、電子機器の一例を説明する図である。
図２０Ａ乃至図２０Ｃは、電子機器の一例を説明する図である。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体という場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ということができる。また、ＯＳ　ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
　本実施の形態では、半導体装置の構成例について説明する。本発明の一態様の構成とすることで、電気特性に優れた強誘電体層を有する半導体装置とすることができる。また、半導体装置の設計自由度を高めることができる。また、メモリセルが有する各素子を積層して設けることで、半導体装置の集積度を高めることができる。
　図１Ａは、本発明の一態様の半導体装置の上面図の一例、図１Ｂは図１Ａの一点鎖線Ｘ１−Ｘ２の断面模式図の一例である。図１Ａおよび図１Ｂに示す本発明の一態様の半導体装置は、一例として、トランジスタ５００Ａと、トランジスタ５００Ｂと、容量６００Ａと、容量６００Ｂと、配線４０１と、を有する。
　トランジスタ５００Ａは、容量６００Ａの一方の電極と電気的に接続される。トランジスタ５００Ｂは、容量６００Ｂの一方の電極と電気的に接続される。配線４０１は、トランジスタ５００Ａ及びトランジスタ５００Ｂの下方に位置し、トランジスタ５００Ａ、およびトランジスタ５００Ｂと電気的に接続される。容量６００Ａ及び容量６００Ｂは、それぞれ強誘電体層を有する容量である。なお図１Ａに図示する配線４１０は、容量６００Ａの他方の電極および容量６００Ｂの他方の電極に接続される配線である。配線４１０は、プレート線ともいう。また図１Ａおよび図１Ｂに図示する５０３Ａ、５０３Ｂは、トランジスタ５００Ａまたはトランジスタ５００Ｂのバックゲート電極として機能する配線である。また図１Ａおよび図１Ｂに図示する５６０Ａ、５６０Ｂは、トランジスタ５００Ａまたはトランジスタ５００Ｂのゲート電極として機能する配線である。
　トランジスタＡおよび容量６００Ａ、トランジスタＢおよび容量６００Ｂ、でそれぞれひとつのメモリセルを構成する。それぞれのメモリセルは、ビット線として機能する配線４０１を共有することで、メモリ密度を高めることができる。
　配線４０１は、例えば、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）上方に設けることができる。配線４０１は、下層のトランジスタと電気的に接続される。また配線４０１は、トランジスタ５００Ａ、５００Ｂと導電体４０２を介して電気的に接続される。配線４０１と、トランジスタ５００Ａ、５００Ｂとの電気的な接続を図るための電極を導電体４０２で共有することで、メモリ密度を高めることができる。
　ビット線として機能する配線４０１には、トランジスタ５００Ａおよび容量６００Ａ（あるいはトランジスタ５００Ｂおよび容量６００Ｂ）を有するメモリセルを駆動するための信号が与えられる。Ｓｉトランジスタでビット線駆動回路等を構成する場合、配線４０１の下層に設けることでビット線とビット線駆動回路とを接続する配線を短くすることができる。
　また配線４０１をトランジスタ５００Ａ、５００Ｂの下層に設けることで、容量６００Ａ、６００Ｂを設ける面積を大きくすることができる。容量６００Ａ、６００Ｂを設ける面積が大きくなることで、強誘電体層を平坦性が高められた表面に設けることができる。
　トランジスタ５００Ａ、５００Ｂは、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００Ａ、５００Ｂは、オフ電流が小さく、また、高温でも電界効果移動度が変化しにくい特性を有する。トランジスタ５００Ａ、５００Ｂを、半導体装置に適用することにより、高温でも動作能力が低下しにくい半導体装置を実現できる。
　トランジスタ５００Ａ、５００Ｂは、配線４０１の上方に設けることができる。容量６００Ａ、６００Ｂは、トランジスタ５００Ａ、５００Ｂの上方に設けられている。トランジスタ５００Ａ、５００ＢをＯＳトランジスタとすることで、絶縁層上にトランジスタを積層して配置することができる。
　トランジスタ５００Ａ、５００Ｂが有する、半導体として機能する酸化物５３０は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０として、例えば、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、インジウム酸化物を用いてもよい。
　ＯＳトランジスタをトランジスタ５００Ａ、５００Ｂに適用する構成とすることで、トランジスタ特性のばらつきが少ない半導体装置を提供することができる。また、信頼性が良好な半導体装置を提供することができる。また、良好な電気特性を有する半導体装置を提供することができる。
　容量６００Ａおよび容量６００Ｂは、電極６１０Ａ、６２０Ａ（あるいは電極６１０Ｂ、６２０Ｂ）間に強誘電体層６３０を備える。強誘電体層６３０を有する容量６００Ａおよび容量６００Ｂは、強誘電体キャパシタともいう。
　本発明の一態様の構成では、容量６００Ａおよび容量６００Ｂを、ビット線として機能する配線４０１とは異なる層に配置し、容量６００Ａと、容量６００Ｂとが、同一平面上に配置される構成とすることができる。当該構成とすることで、強誘電体層を設ける被形成面の面積を大きくすることができる。そのため、電気特性に優れた強誘電体を有する層（強誘電体層）を形成することができる。例えば強誘電体層の分極（Ｐｒ）が高められた容量６００Ａおよび容量６００Ｂを有するメモリセルとすることができる。
　なお図１Ａ、図１Ｂでは、容量６００Ａ、６００Ｂを同じ絶縁層上に設ける構成について示しているが別の構成でもよい。例えば容量６００Ａが有する強誘電体層６３０Ａと、容量６００Ｂが有する強誘電体層６３０Ｂと、を図２Ａに図示するように異なる層に配置することで、容量６００Ａ、６００Ｂを設ける面積をさらに大きくすることができる。また図２Ａでは強誘電体層を異なる２層に配置する構成を図示しているが本発明の一態様はこれに限らず、図２Ｂに図示するように、３層乃至１０層といった異なる層に強誘電体層を配置し、容量（図２Ｂにおける容量６００Ｎ）を設け、容量の面積をさらに大きくすることができる。
　図２Ａ、図２Ｂに図示するように、本発明の一態様の構成では、容量６００Ａおよび容量６００Ｂを、ビット線として機能する配線４０１とは異なる層に配置し、容量６００Ａと容量６００Ｂとが、互いに重なる領域に配置される構成とすることができる。当該構成とすることで、強誘電体層を設ける被形成面の面積をさらに大きくすることができる。そのため、電気特性に優れた強誘電体を有する層（強誘電体層）を形成することができる。例えば強誘電体層の分極（Ｐｒ）が高められた容量６００Ａおよび容量６００Ｂを有するメモリセルとすることができる。なお、当該メモリセルをユニバーサルメモリと呼称してもよい。
　本発明の一態様におけるトランジスタをＯＳトランジスタとし、強誘電体層を有する容量と組み合わせる構成とすることで、メモリセルを構成するトランジスタおよび容量といった各素子を積層する構成とすることができる。トランジスタおよび容量を積層する構成とすることで、図１Ａ、図１Ｂおよび図２Ａ、図２Ｂで説明したように、強誘電体層を設ける被形成面の面積を大きくすることができる。そのため、電気特性に優れた強誘電体を有する層（強誘電体層）を形成することができる。
　強誘電体層６３０に用いることのできる強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、酸化セリウムなどが挙げられる。また強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、などが挙げられる。例えば酸化ハフニウムにジルコニウムを添加した酸化ハフニウムジルコニウム（ＨｆＺｒＯＸ：Ｘは０よりも大きい実数とする）が好ましい。
　また、強誘電性を有しうる材料として、チタン酸鉛、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料、又は、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ、および酸化ハフニウムに元素Ｊ１を添加した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料のみを強誘電体と呼ぶだけでなく、強誘電性を有しうる材料または強誘電性を有せしめる材料と呼んでいる。
　また、強誘電性を有しうる材料としては、窒化アルミニウムスカンジウム（Ａｌ１−ａＳｃａＮｂ（ａは０より大きく、０．５より小さい実数であり、ｂは１またはその近傍の値である。））、Ａｌ−Ｇａ−Ｓｃ窒化物、Ｇａ−Ｓｃ窒化物などが挙げられる。また、強誘電性を有しうる材料としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などから選ばれた一つまたは複数である。また、元素Ｍ２は、ホウ素（Ｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ユーロピウム（Ｅｕ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）などから選ばれた一つまたは複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属酸化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電性を有しうる材料としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。なお、元素Ｍ３は、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）などから選ばれた一つまたは複数である。ここで、元素Ｍ１の原子数、元素Ｍ２の原子数、および元素Ｍ３の原子数の比は適宜設定することができる。なお、上記の金属窒化物は、少なくとも、第１３族元素と、第１５族元素である窒素とを含むため、当該金属窒化物を、第１３族−第１５族の強誘電体、第１３族窒化物の強誘電体などと呼ぶ場合がある。
　中でも強誘電体層に用いる材料として、ＨｆＺｒＯＸは、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。ここで、強誘電体層の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下（代表的には２ｎｍ以上９ｎｍ以下）にすることができる。薄膜化することができる強誘電体層とすることで、微細化されたトランジスタと組み合わされた半導体装置とすることができる。
　また、強誘電性を有しうる材料としてＨｆＺｒＯＸを用いる場合、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、特に熱ＡＬＤ法を用いて成膜することが好ましい。また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、プリカーサとして炭化水素（Ｈｙｄｒｏ　Ｃａｒｂｏｎ、ＨＣともいう）を含まない材料を用いると好適である。強誘電性を有しうる材料中に、水素、及び炭素のいずれか一方または双方が含まれる場合、強誘電性を有しうる材料の結晶化を阻害する場合がある。このため、上記のように、炭化水素を含まないプリカーサを用いることで、強誘電性を有しうる材料中の、水素、及び炭素のいずれか一方または双方の濃度を低減することが好ましい。例えば、炭化水素を含まないプリカーサとしては、塩素系材料が挙げられる。なお、強誘電性を有しうる材料として、酸化ハフニウムおよび酸化ジルコニウムを有する材料（ＨｆＺｒＯｘ）を用いる場合、プリカーサとしては、ＨｆＣｌ４、及び／またはＺｒＣｌ４を用いればよい。
　なお、強誘電性を有しうる材料を用いた膜を成膜する場合、膜中の不純物、ここでは水素、炭化水素、及び炭素の少なくとも一以上を徹底的に排除することで、高純度真性な強誘電性を有する膜を形成することができる。なお、高純度真性な強誘電性を有する膜と、後述する実施の形態に示す高純度真性な酸化物半導体とは、製造プロセスの整合性が非常に高い。よって、生産性が高い半導体装置の作製方法を提供することができる。
　また、強誘電性を有しうる材料としてＨｆＺｒＯＸを用いる場合、熱ＡＬＤ法を用いて酸化ハフニウムと酸化ジルコニウムとを１：１の組成になるように交互に成膜すると好ましい。
　また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、酸化剤はＨ２ＯまたはＯ３を用いることができる。ただし、熱ＡＬＤ法の酸化剤としては、これに限定されない。例えば、熱ＡＬＤ法の酸化剤としては、Ｏ２、Ｏ３、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、及びＨ２Ｏ２の中から選ばれるいずれか一または複数を含んでもよい。
　また、強誘電性を有しうる材料の結晶構造は、特に限定されない。例えば、強誘電性を有しうる材料の結晶構造としては、立方晶系、正方晶系、直方晶系、及び単斜晶系の中から選ばれるいずれか一または複数とすればよい。特に強誘電性を有しうる材料としては、直方晶系の結晶構造を有すると、強誘電性が発現するため好ましい。または、強誘電性を有しうる材料として、アモルファス構造と、結晶構造とを有する複合構造としてもよい。
　また、強誘電体層の下地となる膜（例えば、導電体など）は、上面の平坦性が良好であることが好ましい。例えば、下地となる導電体の上面の粗さを、算術平均粗さ（Ｒａ）または二乗平均平方粗さ（ＲＭＳ：Ｒｏｏｔ　Ｍｅａｎ　Ｓｑｕａｒｅ）で、２ｎｍ以下、好ましくは１ｎｍ以下、より好ましくは０．８ｎｍ以下、さらに好ましくは０．５ｎｍ以下、さらに好ましくは０．４ｎｍ以下にすればよい。このように、導電体の上面の平坦性を良好にすることで、強誘電体層の結晶性が向上し、強誘電性を高めることができる。
　また、例えば、強誘電体層が層状の結晶を含む場合、当該強誘電体層の上部及び／または下部に結晶性を高める層を形成してもよい。結晶性を高める層として、例えば、強誘電体層が有する元素の少なくとも一を含む層を用いることが好ましい。なお、結晶性を高める層の組成と、強誘電体層の組成と、が異なることが好ましい。例えば、強誘電体層にＨｆＺｒＯｘを用いる場合、結晶性を高める層として、具体的には、酸化ハフニウム、または酸化ジルコニウムなどの金属酸化物、あるいはハフニウム、またはジルコニウムを用いると好ましい。
　なお、結晶性を高める層の組成としては、強誘電体層が有する元素を有さなくてもよい。この場合、用いることができる元素としては、シリコン、イットリウム、アルミニウム、スカンジウムなどが挙げられる。結晶性を高める層を設けることで、強誘電体層の結晶性を向上させ、強誘電性を高めることができる。なお、強誘電体層の結晶性が向上することで、強誘電性を高めることができることから、結晶性を高める層は、強誘電体層の残留分極を大きくする層と言い換えることができる。
　酸化物半導体を有するトランジスタおよび強誘電体層を有する容量を用いた半導体装置として、本実施の形態で説明した本構造を適用することにより、微細化又は高集積化を図ることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、実施の形態１で説明したメモリセルを有する半導体装置の駆動方法について説明する。
　本発明の一態様は、メモリセルを有する半導体装置に関する。メモリセルを有する半導体装置は記憶装置ということができる。メモリセルは、データを保持する機能を有する。具体的には、メモリセルはキャパシタ（容量）を有する。キャパシタは、第１電極と第２電極との間に強誘電体層を有する構成とする。強誘電体層を備えたキャパシタは、強誘電体キャパシタ（強誘電体容量）という場合がある。
　強誘電体キャパシタは、電極間に電圧（電界あるいは電場）が印加されると、その電圧の印加方向および印加量に応じて強誘電体層の分極方向および分極量が変化する。強誘電体層の分極状態の変化を利用して、強誘電体キャパシタを備えたメモリセルでは、信号（データ）が記憶される（書きこまれる）。強誘電体キャパシタでは、電極間の電圧をゼロにしても強誘電体層内に分極が残る（残留分極）。分極を書き換えるためには、分極を反転（分極反転）するための電圧（分極反転電圧）を印加する。
　メモリセルからデータを読み出す際、分極反転電圧を超える電圧を強誘電体キャパシタに印加すると、強誘電体層の分極状態（残留分極の分極方向）が変わるため、再度分極状態を戻すための動作が必要になる。つまり分極反転電圧を超える電圧を強誘電体キャパシタに印加して強誘電体キャパシタからデータを読み出す場合、データのリフレッシュが必要となる。換言すれば、分極反転電圧を超える電圧を強誘電体キャパシタに印加してデータを読み出す場合、メモリセルからのデータ読み出しの動作は、破壊読み出しとなる。
　本発明の一態様では、強誘電体キャパシタを有するメモリセルにおいて、破壊読み出しとすることなく、メモリセルからデータを読み出すことができる半導体装置の駆動方法とするものである。
　具体的には、強誘電体キャパシタを有するメモリセルの読み出し動作時に、強誘電体キャパシタの対極側の電圧を強誘電体キャパシタの分極が破壊されないように段階的に大きくするよう読出し動作を行う。メモリセルからのデータの読み出し動作は、強誘電体キャパシタに対し、強誘電体層を分極反転させない電圧を印加することで行う。次いで行われるメモリセルからのデータの読み出し動作は、強誘電体キャパシタに強誘電体層を分極反転させない電圧として、先の読み出し動作で印加した電圧よりも高い電圧とする駆動方法とするものである。
　本発明の一態様では、データの読み出し動作において、分極反転電圧を超えない電圧を強誘電体キャパシタに印加するため、データの読み出しの前後で強誘電体層の残留分極の分極方向を維持することができる。よって、本発明の一態様の半導体装置は、データを長期間保持することができる。これにより、リフレッシュ（メモリセルへのデータの再書き込み）の頻度を低減することができるため、本発明の一態様の半導体装置の消費電力を低減することができる。また、電極間に強誘電体層が設けられた強誘電体キャパシタは、容量を大きくするための構造、例えばトレンチ構造を取ることなく、データを長時間保持することができる。これにより、作りやすい構造の半導体装置とすることができる。
　図３Ａは、強誘電体キャパシタを有するメモリセルＭＣの回路図である。なおメモリセルＭＣは、セルともいう。メモリセルＭＣは、トランジスタＭ１、強誘電体キャパシタＣ１を有する構成となる。
　強誘電体キャパシタＣ１は、電極ＵＥと電極ＬＥとの間に強誘電体層ＦＥを備えたキャパシタとして模式的に図示している。メモリセルＭＣの読み出し動作は、一例としては、トランジスタＭ１に接続された配線ＢＬ（ビット線ともいう）を所定の電位として電気的に浮遊状態とした状態で、配線ＷＬ（ワード線ともいう）の制御によってトランジスタＭ１を導通状態（オン）とし、電極ＵＥ側の配線ＰＬ（プレート線ともいう）の電圧を変化させる。すると、強誘電体キャパシタの容量結合により、配線ＢＬの電位が変化する。この配線ＢＬの電位の変化は、強誘電体キャパシタにおける強誘電体層の分極状態によって変わるため、書きこんだデータに応じた電位を配線ＢＬに読み出すことができる。
　図３Ｂは、強誘電体層ＦＥへの電界に応じた分極の大きさ（分極量）を示すグラフである。なお図３Ｂでは、理解を容易にするため、強誘電体層ＦＥの電界に対する分極の変化を直線で示しているが、実測データとしては曲線で表されるデータである。図３Ｂにおいて、横軸は強誘電体層に印加する電界Ｅを示している。また、縦軸は強誘電体層の分極Ｐを示している。また電界０のときの正負の分極の差を２ＰＲとして図示している。
　強誘電体層ＦＥに印加する電界を高くしていくと、強誘電体層の分極は大きくなる。強誘電体層に電界ＥＨを印加した後に、強誘電体層に印加する電界を低くしていくと、正電荷が容量の一方の電極側に偏り、負電荷が容量の他方の電極側に偏るため、電界が０になった際に正の分極が残る。強誘電体層ＦＥに印加する電界を低くしていくと、強誘電体層の分極は小さくなる。強誘電体層に電界ＥＬを印加した後に、強誘電体層に印加する電界を高くしていくと、正電荷が容量Ｃ１の他方の電極側に偏り、負電荷が容量の一方の電極側に偏るため、電界が０になった際に負の分極が残る。強誘電体層ＦＥに電界ＥＨ及び電界ＥＬを与えるための電圧は、分極反転電圧ということができる。分極反転電圧を強誘電体キャパシタＣ１に印加することで、メモリセルＭＣにデータを書き込むことができる。
　メモリセルＭＣからデータを読み出す際、分極反転電圧を超える電圧を容量Ｃ１に印加すると、強誘電体層ＦＥの分極状態（残留分極の分極方向）が変わるため、再度分極状態を戻すための動作が必要になる。つまり分極反転電圧を超える電圧を容量Ｃ１に印加してメモリセルＭＣからデータを読み出す場合、データのリフレッシュが必要となる。
　本発明の一態様では、メモリセルＭＣからデータを読み出す際、強誘電体キャパシタＣ１に分極反転電圧を超えない電圧を印加し、強誘電体層ＦＥの残留分極の分極方向が維持されるよう動作させる。具体的には、メモリセルＭＣからデータを読み出す際、強誘電体層ＦＥの残留分極の分極方向が維持されるよう段階的に電界を大きくする。具体的には、図３Ｂに例示する電界ＥＨを超えない電界Ｅ１乃至Ｅ４を読み出し動作毎に順に印加していく。強誘電体層ＦＥに与える電界Ｅ１乃至Ｅ４を与えるための電圧は、分極反転させない電圧ということができる。本発明の一態様では、メモリセルＭＣからデータを読み出す際、所謂、破壊読出しとすることなく行うことができる。
　なお強誘電体キャパシタからの繰り返しの読み出し動作によって、強誘電体層ＦＥの残留分極の分極方向が反転する場合、データを再度書き込む動作であるデータのリフレッシュを行う構成が好ましい。
　また上述した本発明の一態様の読み出し動作においては、図３Ｂで示した強誘電体層ＦＥへの電界に応じた分極の大きさ（分極量）を示すグラフにおいて、異なる電界を印加した際に、それぞれの分極の大きさが異なることが好ましい。加えて、本発明の一態様の読み出し動作においては、図３Ｂで示した強誘電体層ＦＥへの電界に応じた分極の大きさ（分極量）を示すグラフにおいて、異なる電界を印加した際に、それぞれの分極の変化量がデータを読み出せる大きさであることが好ましい。例えば図４Ａに図示するように、強誘電体層ＦＥへの電界に応じた分極の大きさ（分極量）を示すグラフの形状において、電界の変化に対する分極の変化度合いＴＶＳ（傾き）は、正の傾きとなることが好ましい。加えて、電界の変化に対して分極の変化が大きくないことが好ましい。当該構成とすることで、強誘電体層ＦＥの残留分極の分極方向を完全に反転させるのではなく、部分的に反転するよう動作させる動作の場合に、読み出し動作毎の残留分極の変化の度合いを小さくすることができる。
　なお実際の強誘電体層における電界と分極のグラフは、図４Ｂに図示するように曲線的に変化する。この場合、上述したＴＶＳといった傾きは、接線の傾きとして表すことができる。なお図４Ｃに図示するグラフの形状の場合にも有効である。
　一方で上述した本発明の一態様の読み出し動作においては、図５Ａに図示する電界に応じた分極の大きさを示すグラフの形状のように、電界の変化に対する分極の変化度合い（傾き）が、正の傾きであって、且つ電界の変化に対して分極の変化が大きく、傾きが急峻となる場合は好ましくない。この場合、電界の変化に対する分極の変化度合いが大きくなり、強誘電体層ＦＥの残留分極の分極方向を部分的に反転するよう動作が難しくなるためである。図５Ｂに図示するようにグラフの形状においても図５Ａと同様のことがいえる。
＜半導体装置の構成例＞
　図６は、本発明の一態様の半導体装置である半導体装置１０の構成例を示すブロック図である。半導体装置１０は、例えば記憶装置とすることができる。
　半導体装置１０には、ｍ行ｎ列（ｍ，ｎは１以上の整数）のメモリセルＭＣがマトリクス状に配列されたメモリセルアレイＭＣＡが設けられる。また、半導体装置１０は、ワード線駆動回路ＷＤと、プレート線駆動回路ＰＤと、電位生成回路ＳＤと、ビット線駆動回路ＢＤと、を有する。
　ワード線駆動回路ＷＤは、配線ＷＬを介してメモリセルＭＣと電気的に接続され、また配線ＲＷＬを介してメモリセルＭＣと電気的に接続される。プレート線駆動回路ＰＤは、配線ＰＬを介してメモリセルＭＣと電気的に接続される。ビット線駆動回路ＢＤは、配線ＢＬを介してメモリセルＭＣと電気的に接続される。
　ここで、同一行のメモリセルＭＣは、同一の配線ＷＬを介してワード線駆動回路ＷＤと電気的に接続することができ、同一の配線ＰＬを介してプレート線駆動回路ＰＤと電気的に接続することができる。また、同一列のメモリセルＭＣは、同一の配線ＢＬを介してビット線駆動回路ＢＤと電気的に接続することができる。
　本明細書等において、例えば１行１列目のメモリセルＭＣをメモリセルＭＣ［１，１］と記載して示し、ｍ行ｎ列目のメモリセルＭＣをメモリセルＭＣ［ｍ，ｎ］と記載して示す。また、例えば１行目のメモリセルＭＣと電気的に接続される配線ＷＬ及び配線ＰＬを、それぞれ配線ＷＬ［１］及び配線ＰＬ［１］と記載して示し、ｍ行目のメモリセルＭＣと電気的に接続される配線ＷＬ及び配線ＰＬを、それぞれ配線ＷＬ［ｍ］及び配線ＰＬ［ｍ］と記載して示す。さらに、例えば１列目のメモリセルＭＣと電気的に接続される配線ＢＬを、配線ＢＬ［１］と記載して示し、ｎ列目のメモリセルＭＣと電気的に接続される配線ＢＬを、配線ＢＬ［ｎ］と記載して示す。なお、他の要素でも同様の記載をする場合がある。
　ワード線駆動回路ＷＤは、配線ＷＬの電位を制御する機能を有する。具体的には、ワード線駆動回路ＷＤは、配線ＷＬの電位を制御することにより、データを書き込むメモリセルＭＣを選択する機能を有する。
　プレート線駆動回路ＰＤは、配線ＰＬの電位を制御する機能を有する。
　ビット線駆動回路ＢＤは、メモリセルＭＣに書き込むデータを生成し、所定の列のメモリセルＭＣに供給する機能を有する。また、ビット線駆動回路ＢＤは、メモリセルＭＣに書き込まれたデータを読み出して出力する機能を有する。
　ビット線駆動回路ＢＤの詳細を説明する。ビット線駆動回路ＢＤは、センスアンプ回路ＳＡ［１］乃至センスアンプ回路ＳＡ［ｎ］を有する。センスアンプ回路ＳＡは、配線ＢＬ、配線ＲＥＦ、配線ＥＬ、及び配線ＰＲＥと電気的に接続される。また、センスアンプ回路ＳＡ［１］乃至センスアンプ回路ＳＡ［ｎ］は、配線ＯＵＴ［１］乃至配線ＯＵＴ［ｎ］と電気的に接続される。
　センスアンプ回路ＳＡは、配線ＢＬの電位と、配線ＲＥＦの電位と、の差を増幅する機能を有する。例えば、配線ＢＬの電位が、配線ＲＥＦの電位より高い場合は、センスアンプ回路ＳＡは高電位を出力することができる。一方、配線ＢＬの電位が、配線ＲＥＦの電位より低い場合は、センスアンプ回路ＳＡは低電位を出力することができる。これにより、ビット線駆動回路ＢＤは、２値データ、具体的には２値のデジタルデータをメモリセルＭＣに書き込むことができ、またメモリセルＭＣに書き込まれた２値データを読み出すことができる。例えば、配線ＢＬの電位が配線ＲＥＦの電位より高い場合は、メモリセルＭＣに“０”が書き込まれる、又は“０”が読み出されているとすることができる。一方、配線ＢＬの電位が配線ＲＥＦの電位より低い場合は、メモリセルＭＣに“１”が書き込まれる、又は“１”が読み出されているとすることができる。
　配線ＥＬには、センスアンプ回路ＳＡを活性化するか否かを制御する、イネーブル信号を供給することができる。イネーブル信号は、例えば２値のデジタル信号とすることができる。例えば、配線ＥＬの電位が高電位である場合は、センスアンプ回路ＳＡを活性化状態とすることができ、配線ＢＬの電位と、配線ＲＥＦの電位と、の差が増幅される。一方、配線ＥＬの電位が低電位である場合は、センスアンプ回路ＳＡを非活性化状態とすることができ、上記増幅は行われない。
　配線ＰＲＥには、配線ＢＬ、及び配線ＲＥＦの電位をプリチャージするか否かを制御する、プリチャージ信号を供給することができる。プリチャージ信号は、例えば２値のデジタル信号とすることができる。例えば、配線ＰＲＥの電位が高電位である場合は、配線ＢＬを高電位にプリチャージすることができる。また、配線ＲＥＦの電位を、メモリセルＭＣから値が“０”のデータが読み出されている場合の配線ＢＬの電位と、メモリセルＭＣから値が“１”のデータが読み出されている場合の配線ＢＬの電位と、の間の電位とすることができる。
　なお、配線ＥＬ［１］乃至配線ＥＬ［ｎ］に供給する電位を、互いに共通としてもよい。この場合、配線ＥＬ［１］乃至配線ＥＬ［ｎ］を、互いに電気的に接続する構成とすることができる。また、配線ＰＲＥ［１］乃至配線ＰＲＥ［ｎ］に供給する電位を、互いに共通としてもよい。この場合、配線ＰＲＥ［１］乃至配線ＰＲＥ［ｎ］を、互いに電気的に接続する構成とすることができる。
　センスアンプ回路ＳＡから出力されるデータは、配線ＯＵＴから出力される。センスアンプ回路ＳＡ［１］のデータは、配線ＯＵＴ［１］から出力することができる。また、センスアンプ回路ＳＡ［ｎ］のデータは、配線ＯＵＴ［ｎ］から出力することができる。
＜メモリセルの構成例１＞
　図７Ａに図６のメモリセルＭＣ１に適用可能なメモリセルの回路図を示す。メモリセルＭＣ１は、トランジスタＭ１および強誘電体キャパシタＣ１を有する。メモリセルＭＣ１は、トランジスタＭ１および強誘電体キャパシタＣ１の各素子が、配線ＢＬ、配線ＰＬ、および／または配線ＷＬと図７Ａに図示するように接続している。図７Ａでは、トランジスタＭ１と強誘電体キャパシタＣ１とを電気的に接続する配線をノードＮ１として図示している。
　図７Ｂは、メモリセルＭＣ１が有する、トランジスタＭ１および強誘電体キャパシタＣ１等の各構成と、センスアンプ回路ＳＡと、の電気的な接続を説明する図である。センスアンプ回路ＳＡには、配線ＢＬと、配線ＲＥＦと、配線ＯＵＴと、が図７Ｂに図示するように接続される。センスアンプ回路ＳＡは、配線ＢＬの電位と配線ＲＥＦの電位の差を増幅する。配線ＢＬおよび配線ＲＥＦには、それぞれ寄生容量である負荷ＣＢＬ及びＣＲＥＦが付与されている。負荷ＣＢＬ及びＣＲＥＦは、同等の負荷として設けられる。図７Ｂに示すその構成は、図７Ａの説明と同様である。
　メモリセルＭＣ１へのデータの書き込みは、強誘電体キャパシタＣ１に電圧を印加して行われる。ノードＮ１にＨレベル、配線ＰＬにＬレベルの電位を与えるよう、配線ＷＬおよび配線ＢＬに供給する信号を制御することで、強誘電体キャパシタＣ１内の強誘電体は、状態”１”に分極する。ノードＮ１にＬレベル、配線ＰＬにＨレベルの電位を与えることで、強誘電体キャパシタＣ１内の強誘電体は、状態”０”に分極する。ノードＮ１および配線ＰＬに与える電圧は、Ｌレベルを０Ｖ、Ｈレベルを２．５Ｖまたは３．３Ｖなどとすることができる。
　図７Ａおよび図７Ｂに示すメモリセルＭＣ１に本発明の一態様の読み出し動作を適用する場合のタイミングチャートを図８および図９に示す。図８は強誘電体キャパシタＣ１内の強誘電体が状態”０”に分極している場合、図９は強誘電体キャパシタＣ１内の強誘電体が状態”１”に分極している場合における、データの読み出し動作のタイミングチャートである。
　図８および図９において、時刻Ｔ０に配線ＷＬをＨレベルとすることで、トランジスタＭ１がオンする。時刻Ｔ１に配線ＰＬを電圧Ｖａとすることで、強誘電体キャパシタＣ１を介した容量結合により配線ＢＬの電圧は昇圧される。この時に、配線ＲＥＦのプリチャージ電圧は、電圧Ｖａに対応した電圧Ｖａ’としておく。ここで、図８では、強誘電体キャパシタＣ１は状態”０”に分極しているため、昇圧後の配線ＢＬの電圧は配線ＲＥＦの電圧よりも小さい。一方、図９では、強誘電体キャパシタＣ１は状態”１”に分極しているため、昇圧後の配線ＢＬの電圧は配線ＲＥＦの電圧よりも大きい。
　時刻Ｔ２にて配線ＥＬをＨレベルとする。配線ＥＬにはセンスアンプ回路ＳＡのイネーブル信号が与えられ、当該イネーブル信号をＨレベルとすることでセンスアンプ回路ＳＡが活性化する。配線ＥＬをＨレベルとすることで、センスアンプ回路ＳＡは配線ＲＥＦと配線ＢＬの電位差を増幅する。この電位差に応じた信号が配線ＯＵＴに出力される。
　破壊読み出しで強誘電体キャパシタＣ１からデータを読み出す場合と比べ、本発明の一態様の構成ではデータを読み出すための電圧が分極反転電圧を超えない。そのため、強誘電体層の分極方向が読み出し動作の前後で維持される。そのため、データの書き戻しのための高電圧の印加を不要とすることが出来る。
　時刻Ｔ３にて配線ＰＬ及び配線ＥＬをＬレベルとする。センスアンプ回路ＳＡは非活性となる。時刻Ｔ４に配線ＷＬをＬレベルとすることで、トランジスタＭ１はオフとなり、読み出し動作が終了する。
　続いて、時刻Ｔ５以降で２回目の読み出し動作を行う。
　時刻Ｔ５にて配線ＷＬをＨレベルとし、トランジスタＭ１をオンにする。時刻Ｔ６に配線ＰＬを電圧Ｖｂ（＞電圧Ｖａ）とすることで、強誘電体キャパシタＣ１を介した容量結合により配線ＢＬの電圧が昇圧される。この時に、配線ＲＥＦのプリチャージ電圧は、電圧Ｖｂに対応した電圧Ｖｂ’としておく。ここで、図９では、強誘電体キャパシタＣ１は状態”０”に分極しているため、昇圧後の配線ＢＬの電圧は配線ＲＥＦの電圧よりも小さい。一方、図９では、強誘電体キャパシタＣ１は状態”１”に分極しているため、昇圧後の配線ＢＬの電圧は配線ＲＥＦの電圧よりも大きい。
　時刻Ｔ７にて配線ＥＬをＨレベルとすることで、センスアンプ回路ＳＡが活性化する。配線ＥＬがＨレベルとなることで、センスアンプ回路ＳＡは配線ＲＥＦと配線ＢＬの電位差を増幅する。この電位差に応じた信号が配線ＯＵＴに出力される。
　時刻Ｔ８にて配線ＰＬ及び配線ＥＬをＬレベルとし、センスアンプ回路ＳＡは非活性となる。時刻Ｔ９にて配線ＷＬをＬレベルとすることで、トランジスタＭ１はオフとなり、読み出し動作が終了する。
　続いて、時刻Ｔ１０以降で３回目の読み出し動作を行う。
　時刻Ｔ１０にて配線ＷＬをＨレベルとし、トランジスタＭ１をオンにする。時刻Ｔ１１に配線ＰＬを電圧Ｖｃ（＞電圧Ｖｂ）とすることで、強誘電体キャパシタＣ１を介した容量結合により配線ＢＬの電圧が昇圧される。この時に、配線ＲＥＦのプリチャージ電圧は、電圧Ｖｃに対応した電圧Ｖｃ’としておく。ここで、図９では、強誘電体キャパシタＣ１は状態”０”に分極しているため、昇圧後の配線ＢＬの電圧は配線ＲＥＦの電圧よりも小さい。一方、図９では、強誘電体キャパシタＣ１は状態”１”に分極しているため、昇圧後の配線ＢＬの電圧は配線ＲＥＦの電圧よりも大きい。
　時刻Ｔ１２にて配線ＥＬをＨレベルとすることで、センスアンプ回路ＳＡが活性化する。配線ＥＬがＨレベルとなることで、センスアンプ回路ＳＡは配線ＲＥＦと配線ＢＬの電位差を増幅する。この電位差に応じた信号が配線ＯＵＴに出力される。
　時刻Ｔ１３にて配線ＰＬ及び配線ＥＬをＬレベルとし、センスアンプ回路ＳＡは非活性となる。時刻Ｔ１４にて配線ＷＬをＬレベルとすることで、トランジスタＭ１はオフとなり、読み出し動作が終了する。
　以上のように、読み出し動作を行うたびに、配線ＰＬの駆動電圧と配線ＲＥＦのプリチャージ電圧を段階的に大きくすることで、強誘電体キャパシタＣ１への書き戻し動作を行うことなく、複数回の読み出し動作が実現できる。
　なお、配線ＰＬの電圧を一定電圧以上（例えば３．３Ｖ）大きくする場合、データのリフレッシュ動作を行う構成が好ましい。この場合、強誘電体キャパシタＣ１に高電圧を印加して、データのリフレッシュ動作を行う。
　なお図７Ａおよび図７ＢのトランジスタＭ１として、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を用いることが有効である。ＯＳトランジスタは耐圧に優れるため、駆動電圧の高い強誘電体キャパシタと組み合わせて用いることでメモリセルが有する各素子の微細化を図ることができる。また、ＯＳトランジスタはオフ電流が極めて小さいといった特徴を有するため、ノードＮ１の電圧を長時間保持することが可能である。なお、ここでノードＮ１の電圧は、強誘電体キャパシタＣ１を介したリークによって降圧することも懸念されるが、強誘電体キャパシタＣ１に印加される電界が小さい場合、リーク電流を抑制することができる。
　図３のトランジスタＭ１にＯＳトランジスタを用いた場合、ノードＮ１に保持される電荷を利用したデータを読み出す動作とすることも可能である。具体的には、ノードＮ１に保持される電荷を配線ＢＬに分配し、電位の変化をセンスアンプで増幅することでデータを読み出す構成とすることができる。またノードＮ１に保持される電荷が消失した場合は、配線ＰＬを３．０Ｖ以上にして強誘電体キャパシタＣ１を介してノードＮ１に電荷を補充する構成とすればよい。
＜メモリセルの構成例２＞
　図１０に図７Ｂの構成とは異なる構成例について示す。図１０は、メモリセルＭＣ１、およびメモリセルＭＣ１に書き込まれるデータの反転データが記憶されるメモリセルＭＣ１Ｂと、センスアンプ回路ＳＡと、の電気的な接続を説明する図である。図１０では、メモリセルＭＣ１が有する構成と対になるメモリセルＭＣ１Ｂが有する構成として、トランジスタＭ１Ｂ、強誘電体キャパシタＣ１ＢおよびノードＮ１Ｂを図示している。以下、対となるデータを記憶したメモリセルからデータを読み出す方式をツインセルタイプという。また図８では、メモリセルＭＣ１Ｂが接続される配線ＢＬＢを図示している。センスアンプ回路ＳＡは、配線ＢＬの電位と配線ＢＬＢの電位の差を増幅する。配線ＢＬおよび配線ＢＬＢには、それぞれ寄生容量である負荷ＣＢＬ及びＣＢＬＢが付与されている。負荷ＣＢＬ及びＣＢＬＢは、同等の負荷として設けられる。
　図１０に示すメモリセルＭＣ１、ＭＣ１Ｂに本発明の一態様の読み出し動作を適用する場合のタイミングチャートを図１１および図１２に示す。図１１は強誘電体キャパシタＣ１内の強誘電体が状態”０”に分極している場合、図１２は強誘電体キャパシタＣ１内の強誘電体が状態”１”に分極している場合における、データの読み出し動作のタイミングチャートである。なお強誘電体キャパシタＣ１Ｂ内の強誘電体は、それぞれ、強誘電体キャパシタＣ１とは異なる状態に分極している。
　図１０の回路構成では、ツインセルタイプとしているため、図７Ｂに示す配線ＲＥＦがない。そのため配線ＲＥＦのプリチャージ電圧を配線ＰＬの電圧に合わせて変更する必要が無い。データの読み出し動作時において、配線ＢＬおよび配線ＢＬＢのプリチャージは、例えばＬレベルの電位に設定すればよい。図１０の回路構成は、ツインセルタイプであるため、メモリセルＭＣ１とメモリセルＭＣ１Ｂには、反転のデータを書き込む。
　図１１および図１２において、時刻Ｔ０に配線ＷＬをＨレベルとすることで、トランジスタＭ１およびトランジスタＭ１Ｂがオンする。時刻Ｔ１に配線ＰＬを電圧Ｖａとすることで、強誘電体キャパシタＣ１および強誘電体キャパシタＣ１Ｂを介した容量結合により配線ＢＬおよび配線ＢＬＢの電圧が昇圧される。ここで、図１１では、強誘電体キャパシタＣ１は状態”０”に分極している（強誘電体キャパシタＣ１Ｂは状態”１”に分極している）ため、昇圧後の配線ＢＬの電圧は配線ＢＬＢの電圧よりも小さい。一方、図１２では、強誘電体キャパシタＣ１は状態”１”に分極している（強誘電体キャパシタＣ１Ｂは状態”０”に分極している）ため、昇圧後の配線ＢＬの電圧は配線ＢＬＢの電圧よりも大きい。
　時刻Ｔ２にて配線ＥＬをＨレベルとする。配線ＥＬとは、センスアンプ回路ＳＡのイネーブル信号とし、Ｈレベルになることで、センスアンプ回路ＳＡが活性化する。配線ＥＬがＨレベルとなることで、配線ＢＬＢと配線ＢＬの電位差が増幅される。この電位差に応じた信号が配線ＯＵＴに出力される。
　破壊読み出しで強誘電体キャパシタＣ１からデータを読み出す場合と比べ、本発明の一態様の構成ではデータを読み出すための電圧が分極反転電圧を超えない。そのため、強誘電体層の分極方向が読み出し動作の前後で維持される。そのため、データの書き戻しのための高電圧の印加を不要とすることが出来る。
　時刻Ｔ３にて配線ＰＬ及び配線ＥＬがＬレベルとなり、センスアンプ回路ＳＡは非活性となる。時刻Ｔ４にて配線ＷＬをＬレベルとすることで、トランジスタＭ１およびトランジスタＭ１Ｂはオフとなり、読み出し動作が終了する。
　続いて、時刻Ｔ５以降で２回目の読み出し動作を行う。
　時刻Ｔ５に配線ＷＬをＨレベルとすることで、トランジスタＭ１およびトランジスタＭ１Ｂがオンする。時刻Ｔ６に配線ＰＬを電圧Ｖｂ（＞電圧Ｖａ）とすることで、強誘電体キャパシタＣ１および強誘電体キャパシタＣ１Ｂを介した容量結合により配線ＢＬと配線ＢＬＢの電圧は昇圧される。ここで、図１１では、強誘電体キャパシタＣ１は状態”０”に分極している（強誘電体キャパシタＣ１Ｂは状態”１”に分極している）ため、昇圧後の配線ＢＬの電圧は配線ＢＬＢの電圧よりも小さい。一方、図１２では、強誘電体キャパシタＣ１は状態”１”に分極している場合（強誘電体キャパシタＣ１Ｂは状態”０”に分極している）ため、昇圧後の配線ＢＬの電圧は配線ＢＬＢの電圧よりも大きい。
　時刻Ｔ７にて配線ＥＬをＨレベルとすることで、センスアンプ回路ＳＡが活性化する。配線ＥＬがＨレベルとなることで、センスアンプ回路ＳＡは配線ＢＬＢと配線ＢＬの電位差を増幅する。この電位差に応じた信号が配線ＯＵＴに出力される。
　時刻Ｔ８にて配線ＰＬ及び配線ＥＬをＬレベルとし、センスアンプ回路ＳＡは非活性となる。時刻Ｔ９にて配線ＷＬをＬレベルとすることで、トランジスタＭ１およびトランジスタＭ１Ｂはオフとなり、読み出し動作が終了する。
　続いて、時刻Ｔ１０以降で３回目の読み出し動作を行う。
　時刻Ｔ１１に配線ＷＬをＨレベルとすることで、トランジスタＭ１およびトランジスタＭ１Ｂがオンする。時刻Ｔ１２に配線ＰＬを電圧Ｖｃ（＞電圧Ｖｂ）とすることで、強誘電体キャパシタＣ１および強誘電体キャパシタＣ１Ｂを介した容量結合により配線ＢＬと配線ＢＬＢの電圧は昇圧される。ここで、図１１では、強誘電体キャパシタＣ１は状態”０”に分極している（強誘電体キャパシタＣ１Ｂは状態”１”に分極している）ため、昇圧後の配線ＢＬの電圧は配線ＢＬＢの電圧よりも小さい。一方、図１２では、強誘電体キャパシタＣ１は状態”１”に分極している場合（強誘電体キャパシタＣ１Ｂは状態”０”に分極している）ため、昇圧後の配線ＢＬの電圧は配線ＢＬＢの電圧よりも大きい。
　時刻Ｔ１２にて配線ＥＬをＨレベルとすることで、センスアンプ回路ＳＡが活性化する。配線ＥＬがＨレベルとなることで、センスアンプ回路ＳＡは配線ＢＬＢと配線ＢＬの電位差を増幅する。この電位差に応じた信号が配線ＯＵＴに出力される。
　時刻Ｔ１３にて配線ＰＬ及び配線ＥＬをＬレベルとし、センスアンプ回路ＳＡは非活性となる。時刻Ｔ１４にて配線ＷＬをＬレベルとすることで、トランジスタＭ１およびトランジスタＭ１Ｂはオフとなり、読み出し動作が終了する。
　以上のように、読み出し動作を行うたびに、配線ＰＬの駆動電圧を段階的に大きくすることで、強誘電体キャパシタＣ１への書き戻し動作を行うことなく、複数回の読み出し動作が実現できる。
　なお、配線ＰＬの電圧を一定電圧以上（例えば３．３Ｖ）大きくする場合、データのリフレッシュ動作を行う構成が好ましい。この場合、強誘電体キャパシタＣ１および強誘電体キャパシタＣ１Ｂに高電圧を印加して、データのリフレッシュ動作を行う。
　なお図７Ａおよび図７ＢのトランジスタＭ１と同様に、図１０のトランジスタＭ１およびＭ１Ｂにおいても、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を用いることが有効である。
＜メモリセルの構成例３＞
　図１３に上述したメモリセルＭＣ１とは異なるメモリセルの回路図を示す。図１３のメモリセルＭＣ２は、トランジスタＭ１、トランジスタＭ２、トランジスタＭ３、強誘電体キャパシタＣ１を有する。メモリセルＭＣ２は、トランジスタＭ１乃至Ｍ３および強誘電体キャパシタＣ１の各素子が、配線ＷＢＬ（書き込みビット線ともいう）、配線ＲＢＬ（読み出しビット線ともいう）、配線ＰＬ、配線ＳＬ（ソース線ともいう）、配線ＷＷＬ（書き込みワード線ともいう）、および／または配線ＲＷＬ（読み出しワード線ともいう）と図１３に図示するように接続している。図１３では、トランジスタＭ１、トランジスタＭ２、および強誘電体キャパシタＣ１を電気的に接続する配線をノードＳＮとして図示している。
　図１３のメモリセルＭＣ２は、配線ＰＬの電圧を変化させることで、強誘電体キャパシタＣ１の容量結合によりノードＳＮの電位が変化する。この時、強誘電体キャパシタＣ１が有する強誘電体層の分極の違いに応じて、ノードＳＮの電位に差が生じるため、この差をトランジスタＭ２で増幅して読み出すことができる。
　ビット線として機能する配線を配線ＷＢＬと配線ＲＢＬとに分離した構成とすることで、配線ＷＢＬには高電圧（例えば３．３Ｖ）を印加でき、配線ＲＢＬは低電圧（例えば１．２Ｖ以下）にてデータを読み出すことができる。
　図１３の構成においても、読み出し動作を複数回行う場合、配線ＰＬの電圧を段階的に大きくすることが有効である。配線ＰＬの電圧を段階的に大きくする場合、読み出し動作を行うたびに、ノードＳＮの電圧は大きくなる。従って、配線ＲＢＬに接続される読み出し回路は、読み出しの回数に応じて、読み出し電圧のレンジを調整する機能を有する。
　このような駆動を行うことで、通常の読み出し動作時には、低電圧で動作可能な配線ＲＢＬのみを活性化させ、高電圧が必要な配線ＷＢＬは非活性にできるため、消費電力を削減できる。
　なお図１３のトランジスタＭ１およびＭ３として、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を用いることが有効である。ＯＳトランジスタはオフ電流が極めて小さいといった特徴を有するため、ノードＳＮの電圧を長時間保持することが可能である。ここでノードＳＮの電圧は、強誘電体キャパシタＣ１を介したリークによって降圧することも懸念されるが、強誘電体キャパシタＣ１に印加される電界が小さい場合、リーク電流を抑制することができる。
　図３のトランジスタＭ１およびＭ３にＯＳトランジスタを用いた場合、ノードＳＮに保持される電荷を利用したデータを読み出す動作とすることも可能である。具体的には、ノードＳＮに保持される電荷に応じた電位に応じて、トランジスタＭ２を流れる電流量が決まることを利用してデータを読み出す構成とすることができる。またノードＳＮに保持される電荷が消失した場合は、配線ＰＬを３．０Ｖ以上にして強誘電体キャパシタＣ１を介してノードＳＮに電荷を補充する構成とすればよい。
＜メモリセルの変形例＞
　図１４Ａは、上記説明したメモリセルＭＣ１の変形例を示す回路図である。図１４Ａに示すメモリセルＭＣ１＿Ａは、図７ＡのメモリセルＭＣ１におけるトランジスタＭ１に、バックゲート電圧ＶＢＧが印加されるバックゲート電極を有する構成を図示している。図１４Ａの構成とすることで、各トランジスタを流れる電流量を増やすことができる。
　図１４Ｂは、上記説明したメモリセルＭＣ２の変形例を示す回路図である。図１４Ｂに示すメモリセルＭＣ２＿Ａは、図１３のメモリセルＭＣ２におけるトランジスタＭ１乃至Ｍ３に、バックゲート電圧ＶＢＧが印加されるバックゲート電極を有する構成を図示している。図１４Ｂの構成とすることで、各トランジスタを流れる電流量を増やすことができる。なお各トランジスタのバックゲートに与えるバックゲート電圧は同じ電圧でもよいし、異なる電圧としてもよい。
　図１５Ａは、上記説明したメモリセルＭＣ２の変形例を示す回路図である。図１５Ａに示すメモリセルＭＣ２＿Ｂは、図１３のメモリセルＭＣ２における配線ＷＢＬと配線ＲＢＬとを共通化した配線ＢＬとする構成を図示している。図１５Ａの構成とすることで、メモリセルに接続される配線数を削減することができる。
　図１５Ｂは、上記説明したメモリセルＭＣ２の変形例を示す回路図である。図１５Ｂに示すメモリセルＭＣ２＿Ｃは、図１３のメモリセルＭＣ２におけるトランジスタＭ３を省略し、トランジスタＭ２のバックゲートに配線ＲＷＬを接続した回路図を図示している。配線ＲＷＬに与える選択信号は、トランジスタＭ２のしきい値電圧を制御することで配線ＲＷＬと配線ＳＬとの間で電流を流すか否かを制御する。図１５Ｂの構成とすることで、メモリセルが有するトランジスタ数を削減することができる。
　以上説明したように、本発明の一態様では、データを読み出すための電界を印加する動作において、強誘電体層ＦＥの残留分極の分極方向を完全に反転させるのではなく、部分的に反転するよう動作させる。読出し動作を経ることに強誘電体層ＦＥの残留分極の分極方向のバランスが崩れるため、当該動作においては、強誘電体キャパシタの対極側の電圧を強誘電体キャパシタの分極が破壊されないように段階的に大きくするよう読み出し動作を行う。当該構成とすることで、繰り返しの読み出し動作によって、強誘電体層ＦＥの残留分極が小さくなっても、データを読み出すことができる。
　本実施の形態は、本明細書等で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物（以下、酸化物半導体ともいう。）について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、スズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、コバルトなどから選ばれた一種、または複数種が含まれていてもよい。
＜結晶構造の分類＞
　まず、酸化物半導体における、結晶構造の分類について、図１６Ａを用いて説明を行う。図１６Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
　図１６Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、ｐｏｌｙ　ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ　ｃｒｙｓｔａｌ、及びｐｏｌｙ　ｃｒｙｓｔａｌが含まれる。
　なお、図１６Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ　ｃｒｙｓｔａｌｌｉｎｅ　ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」、及び「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
　なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ−ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ−Ｉｎｃｉｄｅｎｃｅ　ＸＲＤ）測定で得られるＸＲＤスペクトルを図１６Ｂに示す（縦軸は強度（Ｉｎｔｅｎｓｉｔｙ）を任意単位（ａ．ｕ．）で表している）。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ−Ｂｏｈｌｉｎ法ともいう。以降、図１６Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図１６Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図１６Ｂに示すＣＡＡＣ−ＩＧＺＯ膜の厚さは、５００ｎｍである。
　図１６Ｂに示すように、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ−ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図１６Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
　また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ　Ｂｅａｍ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ−ＩＧＺＯ膜の回折パターンを、図１６Ｃに示す。図１６Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図１６Ｃに示すＣＡＡＣ−ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
　図１６Ｃに示すように、ＣＡＡＣ−ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
＜＜酸化物半導体の構造＞＞
　なお、酸化物半導体は、結晶構造に着目した場合、図１６Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ−ＯＳ、及びｎｃ−ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
　ここで、上述のＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、及びａ−ｌｉｋｅ　ＯＳの詳細について、説明を行う。
［ＣＡＡＣ−ＯＳ］
　ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ−ＯＳは、ａ−ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ−ＯＳは、ｃ軸配向し、ａ−ｂ面方向には明らかな配向をしていない酸化物半導体である。
　なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
　また、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ−ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
　ＣＡＡＣ−ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ−ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
　また、例えば、ＣＡＡＣ−ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
　上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないこと、金属原子が置換することで原子間の結合距離が変化すること、などによって、歪みを許容することができるためと考えられる。
　なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ−ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ−ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｇａ−Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
　ＣＡＡＣ−ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入、及び欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物、欠陥（酸素欠損など）などの少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
［ｎｃ−ＯＳ］
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳ、及び非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ−ｏｆ−ｐｌａｎｅ　ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
［ａ−ｌｉｋｅ　ＯＳ］
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。また、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、膜中の水素濃度が高い。
＜＜酸化物半導体の構成＞＞
　次に、上述のＣＡＣ−ＯＳの詳細について、説明を行う。なお、ＣＡＣ−ＯＳは材料構成に関する。
［ＣＡＣ−ＯＳ］
　ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
　さらに、ＣＡＣ−ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ−ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
　ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ−ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ−ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
　具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
　なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
　ＣＡＣ−ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳに付与することができる。つまり、ＣＡＣ−ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ−ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ＣＡＣ−ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のキャリア濃度は１×１０１７ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、さらに好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体を呼称する場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコン、炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコン、炭素の濃度と、酸化物半導体との界面近傍のシリコン、炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記実施の形態に示す半導体装置等が形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、半導体装置等が形成された半導体ウェハの一例を、図１７Ａを用いて説明する。
　図１７Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１の薄膜化してもよい。この工程により、ウェハ４８０１の反り等を低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインという場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
　ダイシング工程を行うことにより、図１７Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図１７Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　図１７Ｃに電子部品４７００及び電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図１７Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。チップ４８００ａとして、本発明の一態様に係る記憶装置等を用いることができる。
　図１７Ｃは、電子部品４７００の内部を示すために、一部を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続される。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図１７Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、及び複数の半導体装置４７１０が設けられている。
　半導体装置４７１０としては、例えば、チップ４８００ａ、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）等とすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置等の集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミックス基板、プラスチック基板、又はガラスエポキシ基板等を用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザ等を用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」という場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰ又はＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図１７Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、又はＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）等の実装方法を用いることができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、本発明の一態様に係る半導体装置の応用例について説明する。
　本発明の一態様に係る半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機等）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）、ヘルスケア関連機器等に用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、及びデスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
　本発明の一態様に係る半導体装置を有する電子機器の一例について説明する。なお、図１８Ａ乃至図１８Ｊ、図１９Ａ乃至図１９Ｅには、当該半導体装置を有する電子部品４７００又は電子部品４７３０が各電子機器に含まれている様子を図示している。
［携帯電話］
　図１８Ａに示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイル（例えば、ウェブブラウザの使用時のキャッシュ等）を保持することができる。
［ウェアラブル端末］
　また、図１８Ｂには、ウェアラブル端末の一例である情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作スイッチ５９０３、操作スイッチ５９０４、バンド５９０５等を有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
［情報端末］
　また、図１８Ｃには、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、表示部５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様に係る半導体装置を適用することで、アプリケーションの実行時に生成される一時的なファイルを保持することができる。
　なお、上述では、電子機器としてスマートフォン、ウェアラブル端末、デスクトップ用情報端末を例として、それぞれ図１８Ａ乃至図１８Ｃに図示したが、スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末、デスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーション等が挙げられる。
［電化製品］
　また、図１８Ｄには、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。例えば、電気冷凍冷蔵庫５８００は、ＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　Ｔｈｉｎｇｓ）に対応した電気冷凍冷蔵庫である。
　電気冷凍冷蔵庫５８００に本発明の一態様に係る半導体装置を適用することができる。電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限等の情報を、インターネット等を通じて、情報端末等に送受信することができる。電気冷凍冷蔵庫５８００は、当該情報を送信する際に生成される一時的なファイルを、当該半導体装置に保持することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器等が挙げられる。
［ゲーム機］
　また、図１８Ｅには、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図１８Ｆには、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線又は有線によってコントローラ７５２２を接続することができる。また、図１８Ｆには示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネル、スティック、回転式つまみ、又はスライド式つまみ等を備えることができる。また、コントローラ７５２２は、図１８Ｆに示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）等のシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲーム等では、楽器、音楽機器等を模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォン等を備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイ等の表示装置によって、出力することができる。
　携帯ゲーム機５２００又は据え置き型ゲーム機７５００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００又は低消費電力の据え置き型ゲーム機７５００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００又は据え置き型ゲーム機７５００に上記実施の形態で説明した半導体装置を適用することによって、ゲームの実行中に発生する演算に必要な一時ファイル等の保持を行うことができる。
　ゲーム機の一例として図１８Ｅに携帯ゲーム機を示す。また、図１８Ｆに家庭用の据え置き型ゲーム機を示す。なお、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、娯楽施設（ゲームセンター、遊園地等）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシン等が挙げられる。
［移動体］
　上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図１８Ｇには移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーター又はタコメーター、及び走行距離、燃料計、ギア状態、エアコンの設定等を表示することで、様々な情報を提供するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラー等で遮られた視界、運転席の死角等を補うことができ、安全性を高めることができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。
　上記実施の形態で説明した半導体装置は、情報を一時的に保持することができる。よって、当該半導体装置を、自動車５７００の自動運転システム、又は道路案内、危険予測等を行うシステム等における、必要な一時的な情報の保持に用いることができる。当該表示装置は、道路案内、危険予測等の一時的な情報を表示する構成としてもよい。また、自動車５７００に備え付けられたドライビングレコーダの映像を保持する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）等も挙げることができる。
［カメラ］
　上記実施の形態で説明した半導体装置は、カメラに適用することができる。
　図１８Ｈには、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作スイッチ６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置、又はビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
［ビデオカメラ］
　上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
　図１８Ｉには、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１の筐体６３０１、第２の筐体６３０２、表示部６３０３、操作スイッチ６３０４、レンズ６３０５、接続部６３０６等を有する。操作スイッチ６３０４及びレンズ６３０５は第１の筐体６３０１に設けられており、表示部６３０３は第２の筐体６３０２に設けられている。そして、第１の筐体６３０１と第２の筐体６３０２とは、接続部６３０６により接続されており、第１の筐体６３０１と第２の筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１の筐体６３０１と第２の筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。上述した半導体装置を利用することによって、ビデオカメラ６３００は、エンコードの際に発生する一時的なファイルの保持を行うことができる。
［ＩＣＤ］
　上記実施の形態で説明した半導体装置は、植え込み型除細動器（ＩＣＤ）に適用することができる。
　図１８Ｊは、ＩＣＤの一例を示す断面模式図である。ＩＣＤ本体５４００は、バッテリー５４０１と、電子部品４７００と、レギュレータと、制御回路と、アンテナ５４０４と、右心房へのワイヤ５４０２、右心室へのワイヤ５４０３とを少なくとも有している。
　ＩＣＤ本体５４００は手術により体内に設置され、二本のワイヤは、人体の鎖骨下静脈５４０５及び上大静脈５４０６を通過させて一方のワイヤ先端が右心室、もう一方のワイヤ先端が右心房に設置されるようにする。
　ＩＣＤ本体５４００は、ペースメーカとしての機能を有し、心拍数が規定の範囲から外れた場合に心臓に対してペーシングを行う。また、ペーシングによって心拍数が改善せず、速い心室頻拍、又は心室細動等が発生したままである場合は、電気ショックによる治療が行われる。
　ＩＣＤ本体５４００は、ペーシング及び電気ショックを適切に行うため、心拍数を常に監視する必要がある。そのため、ＩＣＤ本体５４００は、心拍数を検知するためのセンサを有する。また、ＩＣＤ本体５４００は、当該センサ等によって取得した心拍数のデータ、ペーシングによる治療を行った回数、時間等を電子部品４７００に記憶することができる。
　また、アンテナ５４０４で電力が受信でき、その電力はバッテリー５４０１に充電される。また、ＩＣＤ本体５４００は複数のバッテリーを有することにより、安全性を高くすることができる。具体的には、ＩＣＤ本体５４００の一部のバッテリーが使えなくなったとしても残りのバッテリーを機能させることができるため、補助電源としても機能する。
　また、電力を受信できるアンテナ５４０４とは別に、生理信号を送信できるアンテナを有していてもよく、例えば、脈拍、呼吸数、心拍数、体温等の生理信号を外部のモニタ装置で確認できるような心臓活動を監視するシステムを構成してもよい。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）等の計算機、情報端末用の拡張デバイスに適用することができる。
　図１９Ａは、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）等でＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図１９Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファン等を搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置等を駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
［ＳＤカード］
　上記実施の形態で説明した半導体装置は、情報端末、又はデジタルカメラ等の電子機器に取り付けが可能なＳＤカードに適用することができる。
　図１９ＢはＳＤカードの外観の模式図であり、図１９Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、半導体装置及び半導体装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路等は、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
　基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。
［ＳＳＤ］
　上記実施の形態で説明した半導体装置は、情報端末等電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）に適用することができる。
　図１９ＤはＳＳＤの外観の模式図であり、図１９Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、半導体装置及び半導体装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路等が組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
［計算機］
　図２０Ａに示す計算機５６００は、大型の計算機の例である。計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。
　計算機５６２０は、例えば、図２０Ｂに示す斜視図の構成とすることができる。図２０Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続される。
　図２０Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、半導体装置等を備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２０Ｃには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参酌すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿すことができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅ等が挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力等を行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力等を行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）等が挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）等が挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、ＧＰＵ、ＣＰＵ等が挙げられる。半導体装置５６２７として、例えば、電子部品４７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、半導体装置等が挙げられる。半導体装置５６２８として、例えば、電子部品４７００を用いることができる。
　計算機５６００は並列計算機としても機能できる。計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。
　上記の各種電子機器等に、本発明の一態様の半導体装置を用いることにより、電子機器の消費電力を低減することができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせることができる。
（本明細書等の記載に関する付記）
　以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、あるいは複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、あるいはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
ＢＬ：配線、ＦＥ：強誘電体層、ＬＥ：電極、ＭＣ：メモリセル、Ｍ１：トランジスタ、ＰＬ：配線、ＵＥ：電極、ＷＬ：配線

Claims (5)

  1. 　第１のトランジスタと、
    　第２のトランジスタと、
    　第１の容量と、
    　第２の容量と、
    　配線と、を有し、
    　前記第１のトランジスタは、前記第１の容量と電気的に接続され、
    　前記第２のトランジスタは、前記第２の容量と電気的に接続され、
    　前記配線は、前記第１のトランジスタ、及び前記第２のトランジスタの下方に位置し、前記第１のトランジスタ、または前記第２のトランジスタと電気的に接続され、
    　前記第１の容量、及び前記第２の容量は、それぞれ強誘電体層を有し、
    　前記第１の容量と、前記第２の容量とは、同一平面上に配置される、
    　半導体装置。
  2. 　第１のトランジスタと、
    　第２のトランジスタと、
    　第１の容量と、
    　第２の容量と、
    　配線と、を有し、
    　前記第１のトランジスタは、前記第１の容量と電気的に接続され、
    　前記第２のトランジスタは、前記第２の容量と電気的に接続され、
    　前記配線は、前記第１のトランジスタ、及び前記第２のトランジスタの下方に位置し、前記第１のトランジスタ、または前記第２のトランジスタと電気的に接続され、
    　前記第１の容量、及び前記第２の容量は、それぞれ強誘電体層を有し、
    　前記第１の容量と、前記第２の容量とは、互いに重なる領域を有する、
    　半導体装置。
  3. 　請求項１または請求項２において、
    　前記第１のトランジスタ、及び前記第２のトランジスタは、それぞれチャネルに酸化物半導体を有する、半導体装置。
  4. 　請求項１または請求項２において、
    　前記強誘電体層は、ハフニウム、ジルコニウム、または第１３族−第１５族の元素の中から選ばれる一または複数を有する、半導体装置。
  5. 　請求項１乃至請求項４のいずれか一に記載の半導体装置と、
    　ＣＰＵと、を有する、電子機器。
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Citations (3)

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Publication number Priority date Publication date Assignee Title
JP2001196552A (ja) * 1999-12-08 2001-07-19 Tobu Denshi Kk 半導体装置およびその製造方法
JP2003060171A (ja) * 2001-08-16 2003-02-28 Sony Corp 強誘電体型不揮発性半導体メモリ
JP2017011299A (ja) * 2011-01-14 2017-01-12 株式会社半導体エネルギー研究所 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196552A (ja) * 1999-12-08 2001-07-19 Tobu Denshi Kk 半導体装置およびその製造方法
JP2003060171A (ja) * 2001-08-16 2003-02-28 Sony Corp 強誘電体型不揮発性半導体メモリ
JP2017011299A (ja) * 2011-01-14 2017-01-12 株式会社半導体エネルギー研究所 半導体記憶装置

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