WO2022064302A1 - 記憶装置 - Google Patents

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WO2022064302A1
WO2022064302A1 PCT/IB2021/058146 IB2021058146W WO2022064302A1 WO 2022064302 A1 WO2022064302 A1 WO 2022064302A1 IB 2021058146 W IB2021058146 W IB 2021058146W WO 2022064302 A1 WO2022064302 A1 WO 2022064302A1
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WO
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memory
wiring
transistor
storage device
potential
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PCT/IB2021/058146
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松嵜隆徳
大貫達也
青木健
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株式会社半導体エネルギー研究所
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Definitions

  • the present invention relates to a semiconductor device.
  • the semiconductor device is a device utilizing semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having the same circuit, or the like. It also refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element transistor, diode, photodiode, etc.
  • the semiconductor device may have a semiconductor device as a part thereof.
  • one aspect of the present invention is not limited to the above technical fields.
  • One aspect of the invention disclosed in the present specification and the like relates to a product, a method, or a manufacturing method. Also, one aspect of the invention relates to a process, machine, manufacture, or composition (composition of matter).
  • a display device As an example of the technical field according to one aspect of the present invention, a display device, a light emitting device, a power storage device, an image pickup device, a storage device, a signal processing device, a processor, an electronic device, a system, a driving method thereof, and a manufacturing method thereof. , Or their inspection methods and the like.
  • Examples of the method for increasing the storage capacity of the storage device include a method of adopting a structure (three-dimensional structure) in which a plurality of memory cell arrays are stacked, and a method of increasing the value of the memory cells.
  • NAND flash memory has become widespread as a storage device having a large storage capacity.
  • Patent Document 1 a technique for increasing the degree of integration of NAND flash memory by arranging memory cells three-dimensionally has become widespread.
  • Non-Patent Document 1 research and development of a memory array using a ferroelectric substance (ferroelectric) are being actively carried out.
  • the number of memory cells storage elements
  • the number of defective memory cells may also increase relatively.
  • the range of the holding potential showing the information becomes narrow, so that the data at the time of writing and the data at the time of reading are different due to the influence of the variation in the electrical characteristics of the element. There is.
  • ECC Error Check and Correct, error detection and correction
  • One aspect of the present invention is to provide a novel storage device.
  • One aspect of the present invention is to provide a highly reliable storage device.
  • One aspect of the present invention is to provide a storage device with low power consumption.
  • One aspect of the present invention is to provide a storage device having a large storage capacity.
  • One aspect of the present invention is to provide a novel semiconductor device.
  • One aspect of the present invention is to provide a highly reliable semiconductor device.
  • One aspect of the present invention is to provide a semiconductor device having low power consumption.
  • One aspect of the present invention is to provide a semiconductor device having a large storage capacity.
  • the problems of one aspect of the present invention are not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues. Issues not mentioned in this item can be derived from the description of the description, drawings, etc. by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one aspect of the present invention solves at least one of the above-listed problems and other problems. It should be noted that one aspect of the present invention does not need to solve all of the above-listed problems and other problems.
  • One aspect of the present invention is a storage device having a memory control unit having an input / output unit, a control unit, and a first management unit, and a memory unit having a plurality of memory blocks, wherein the first management unit is a storage device. It has a plurality of first storage elements, and the control unit uses a first management table stored in the plurality of first storage elements to input an address via the input / output unit to a memory block corresponding to the address.
  • Each of the plurality of first storage elements is a storage device containing a strong dielectric.
  • the memory control unit may have a second management unit.
  • the second management unit has a plurality of second storage elements.
  • the control unit may have a function of selecting a memory block in which data can be written from a plurality of memory blocks by using the second management table stored in the plurality of second storage elements.
  • Each of the plurality of second storage elements may contain a ferroelectric substance.
  • the memory control unit may have a third management unit.
  • the third management unit has a plurality of third storage elements.
  • the control unit may have a function of determining the necessity of error correction at the time of reading data by using the third management table stored in the plurality of third storage elements.
  • Each of the plurality of third storage elements may contain a ferroelectric substance.
  • Each of the plurality of memory blocks has a plurality of storage elements.
  • the storage element may be a NAND type storage element.
  • the ferroelectric material preferably contains one or both of hafnium and zirconium.
  • the hydrogen concentration in the ferroelectric substance is preferably 5 ⁇ 10 20 atoms / cm 3 or less.
  • the carbon concentration in the ferroelectric substance is preferably 5 ⁇ 10 19 atoms / cm 3 or less.
  • a novel storage device can be provided.
  • One of the problems is to provide a highly reliable storage device according to one aspect of the present invention.
  • it is possible to provide a storage device with low power consumption.
  • a storage device having a large storage capacity can be provided.
  • One of the problems is to provide a novel semiconductor device according to one aspect of the present invention.
  • a highly reliable semiconductor device can be provided.
  • it is possible to provide a semiconductor device with low power consumption.
  • a semiconductor device having a large storage capacity can be provided.
  • FIG. 1 is a block diagram showing a configuration example of a storage device.
  • FIG. 2 is a diagram showing an example of a circuit configuration of a memory string.
  • FIG. 3 is a diagram illustrating a logical address conversion table.
  • FIG. 4 is a diagram illustrating a free block management table.
  • FIG. 5 is a diagram illustrating an ECC management table.
  • FIG. 6A is a diagram illustrating an example of a circuit configuration of a memory cell.
  • FIG. 6B is a graph showing an example of hysteresis characteristics.
  • FIG. 6C is a timing chart showing an example of a memory cell driving method.
  • 7A to 7E are diagrams illustrating an example of a circuit configuration of a memory cell.
  • FIG. 1 is a block diagram showing a configuration example of a storage device.
  • FIG. 2 is a diagram showing an example of a circuit configuration of a memory string.
  • FIG. 3 is a diagram illustrating a logical address conversion table.
  • FIG. 8 is a flowchart illustrating an operation example of the storage device.
  • FIG. 9 is a flowchart illustrating an operation example of the storage device.
  • FIG. 10 is a flowchart illustrating an operation example of the storage device.
  • 11A and 11B are flowcharts illustrating an operation example of the storage device.
  • FIG. 12 is a flowchart illustrating an operation example of the storage device.
  • 13A to 13E are diagrams illustrating an example of a storage device.
  • FIG. 14 is a block diagram showing a configuration example of an information processing system.
  • 15A to 15G are diagrams for explaining an example of an electronic device.
  • X and Y are connected, the case where X and Y are electrically connected and the case where X and Y are functionally connected. It is assumed that the case where X and Y are directly connected is disclosed in the present specification and the like. Therefore, it is not limited to the predetermined connection relationship, for example, the connection relationship shown in the figure or text, and the connection relationship other than the connection relationship shown in the figure or text is also disclosed in the figure or text. It is assumed that X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element for example, a switch, a transistor, a capacitive element, an inductor, a resistance element, a diode, a display
  • One or more devices, light emitting devices, loads, etc. can be connected between X and Y.
  • the switch is controlled in an on state and an off state. That is, the switch is in a conducting state (on state) or a non-conducting state (off state), and has a function of controlling whether or not a current flows.
  • a circuit that enables functional connection between X and Y for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.), signal conversion) Circuits (digital-analog conversion circuit, analog-to-digital conversion circuit, gamma correction circuit, etc.), potential level conversion circuit (power supply circuit (boost circuit, step-down circuit, etc.), level shifter circuit that changes the potential level of the signal, etc.), voltage source, current source , Switching circuit, amplifier circuit (circuit that can increase signal amplitude or current amount, operational amplifier, differential amplifier circuit, source follower circuit, buffer circuit, etc.), signal generation circuit, storage circuit, control circuit, etc.), X and Y It is possible to connect one or more to and from. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally connected. do.
  • X and Y are electrically connected, it means that X and Y are electrically connected (that is, another element between X and Y). Or when they are connected with another circuit in between) and when X and Y are directly connected (that is, they are connected without sandwiching another element or another circuit between X and Y). If there is) and.
  • X and Y, the source (or the first terminal, etc.) and the drain (or the second terminal, etc.) of the transistor are electrically connected to each other, and the X, the source (or the second terminal, etc.) of the transistor are connected to each other. (1 terminal, etc.), the drain of the transistor (or the 2nd terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X
  • the drain of the transistor (or the second terminal, etc.) is electrically connected to Y
  • the X, the source of the transistor (such as the second terminal).
  • first terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • X is electrically connected to Y via the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor, and X, the source (or first terminal, etc.) of the transistor.
  • the terminals, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order.
  • the source (or first terminal, etc.) and drain (or second terminal, etc.) of the transistor can be separated. Separately, the technical scope can be determined. It should be noted that these expression methods are examples, and are not limited to these expression methods.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • the circuit diagram shows that the independent components are electrically connected to each other, the case where one component has the functions of a plurality of components together.
  • one conductive film has both the function of the wiring and the function of the component of the function of the electrode. Therefore, the electrical connection in the present specification also includes the case where one conductive film has the functions of a plurality of components in combination.
  • the “resistance element” can be, for example, a circuit element having a resistance value higher than 0 ⁇ , wiring, or the like. Therefore, in the present specification and the like, the “resistance element” includes wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, a coil, and the like. Therefore, the term “resistance element” can be paraphrased into terms such as “resistance”, “load”, and “region having resistance value”, and conversely, the terms “resistance”, “load”, and “region having resistance value” are used. , Can be paraphrased into terms such as “resistance element”.
  • the resistance value can be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and further preferably 10 m ⁇ or more and 1 ⁇ or less. Further, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the “capacitance element” means, for example, a circuit element having a capacitance value higher than 0F, a wiring region having a capacitance value higher than 0F, a parasitic capacitance, and a transistor. It can be the gate capacitance of. Therefore, in the present specification and the like, the “capacitive element” is not only a circuit element containing a pair of electrodes and a dielectric contained between the electrodes, but also a parasitic element generated between the wirings. It shall include the capacitance, the gate capacitance generated between the gate and one of the source or drain of the transistor, and the like.
  • capacitor element means “capacitive element”, “parasitic capacitance”, and “capacity”. It can be paraphrased into terms such as “gate capacitance”.
  • the term “pair of electrodes” of “capacity” can be paraphrased as "a pair of conductors", “a pair of conductive regions", “a pair of regions” and the like.
  • the value of the capacitance can be, for example, 0.05 fF or more and 10 pF or less. Further, for example, it may be 1 pF or more and 10 ⁇ F or less.
  • the transistor has at least three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals that function as sources or drains are the input and output terminals of the transistor.
  • One of the two input / output terminals becomes a source and the other becomes a drain depending on the high and low potentials given to the conductive type (n-channel type and p-channel type) of the transistor and the three terminals of the transistor. Therefore, in the present specification and the like, the terms source and drain can be paraphrased.
  • the transistor may have a back gate in addition to the above-mentioned three terminals.
  • one of the gate and the back gate of the transistor may be referred to as a first gate, and the other may be referred to as a second gate.
  • the terms "gate” and “backgate” may be interchangeable.
  • the respective gates may be referred to as a first gate, a second gate, a third gate, and the like in the present specification and the like.
  • the "node” can be paraphrased as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, or the like, depending on a circuit configuration, a device structure, or the like.
  • terminals, wiring, etc. can be paraphrased as "nodes”.
  • ground potential ground potential
  • the potentials are relative, and when the reference potential changes, the potential given to the wiring, the potential applied to the circuit, the potential output from the circuit, and the like also change.
  • high level potential also referred to as” high level potential ",” H potential “, or” H
  • low level potential low level potential
  • L low level potential
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description “electrical conduction of a positively charged body is occurring” means “electrical conduction of a negatively charged body in the opposite direction”. Is happening. " Therefore, in the present specification and the like, the term “current” refers to a charge transfer phenomenon (electrical conduction) associated with carrier transfer, unless otherwise specified.
  • the carrier here include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which the current flows (for example, semiconductor, metal, electrolytic solution, vacuum, etc.).
  • the "current direction” in the wiring or the like is the direction in which the positive carrier moves, and is described as a positive current amount.
  • the direction in which the negative carrier moves is opposite to the direction of the current, and is expressed by the amount of negative current. Therefore, in the present specification and the like, if there is no disclaimer regarding the positive or negative current (or the direction of the current), the description such as “current flows from element A to element B” means “current flows from element B to element A” or the like. Can be rephrased as. Further, the description such as “a current is input to the element A” can be rephrased as "a current is output from the element A” or the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of the components. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, the component referred to in the "first” in one of the embodiments such as the present specification is the component referred to in the "second” in another embodiment or the scope of claims. It is possible. Further, for example, the component referred to in “first” in one of the embodiments of the present specification and the like may be omitted in other embodiments, claims, and the like.
  • the terms “upper” and “lower” do not limit the positional relationship of the components to be directly above or directly below and to be in direct contact with each other.
  • the electrode B does not have to be formed in direct contact with the insulating layer A, and another configuration is formed between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • electrode B overlapping the insulating layer A is not limited to the state where "the electrode B is formed on the insulating layer A", but “the electrode B is formed under the insulating layer A”. It does not exclude the state of "being” or the state of "the electrode B is formed on the right side (or the left side) of the insulating layer A”.
  • the terms “adjacent” and “proximity” do not limit the fact that the components are in direct contact with each other.
  • electrode B adjacent to the insulating layer A it is not necessary that the insulating layer A and the electrode B are formed in direct contact with each other, and another component is formed between the insulating layer A and the electrode B. Do not exclude those that include.
  • membrane and layer can be interchanged with each other depending on the situation.
  • the terms “insulating layer” and “insulating film” may be changed to the term "insulator”.
  • Electrode may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wiring” are integrally formed.
  • a “terminal” may be used as part of a “wiring” or “electrode” and vice versa.
  • the term “terminal” includes a case where a plurality of "electrodes", “wiring”, “terminals” and the like are integrally formed.
  • the "electrode” can be part of the “wiring” or “terminal”, and for example, the “terminal” can be part of the “wiring” or “electrode”.
  • terms such as “electrode”, “wiring”, and “terminal” may be replaced with terms such as "area” in some cases.
  • terms such as “wiring”, “signal line”, and “power line” can be interchanged with each other in some cases or depending on the situation.
  • the reverse is also true, and it may be possible to change terms such as “signal line” and “power line” to the term “wiring”.
  • a term such as “power line” may be changed to a term such as "signal line”.
  • a term such as “signal line” may be changed to a term such as “power line”.
  • the term “potential” applied to the wiring may be changed to a term such as “signal” in some cases or depending on the situation.
  • the reverse is also true, and terms such as “signal” may be changed to the term “potential”.
  • the semiconductor impurities refer to, for example, other than the main components constituting the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may result in, for example, an increase in the defect level density of the semiconductor, a decrease in carrier mobility, a decrease in crystallinity, and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 element, group 2 element, group 13 element, group 14 element, group 15 element, and other than the main component.
  • transitional metals and the like and in particular, hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, Group 1 elements excluding oxygen and hydrogen, Group 2 elements, Group 13 elements, Group 15 elements, and the like. There is.
  • the switch means a switch that is in a conductive state (on state) or a non-conducting state (off state) and has a function of controlling whether or not a current flows.
  • the switch means a switch having a function of selecting and switching a path through which a current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a specific switch as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors, MOS transistors, etc.), diodes (for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.), or logic circuits that combine these.
  • transistors for example, bipolar transistors, MOS transistors, etc.
  • diodes for example, PN diodes, PIN diodes, shotkey diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , Diode-connected transistors, etc.
  • the "conduction state" of the transistor means a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited.
  • non-conducting state means a state in which the source electrode and the drain electrode of the transistor can be
  • a mechanical switch there is a switch using MEMS (Micro Electro Mechanical Systems) technology.
  • the switch has an electrode that can be moved mechanically, and by moving the electrode, conduction and non-conduction are controlled and operated.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° or more and 10 ° or less. Therefore, the case of ⁇ 5 ° or more and 5 ° or less is also included.
  • substantially parallel or approximately parallel means a state in which two straight lines are arranged at an angle of -30 ° or more and 30 ° or less.
  • vertical means a state in which two straight lines are arranged at an angle of 80 ° or more and 100 ° or less. Therefore, the case of 85 ° or more and 95 ° or less is also included.
  • substantially vertical or “approximately vertical” means a state in which two straight lines are arranged at an angle of 60 ° or more and 120 ° or less.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as Oxide Semiconductor or simply OS) and the like. For example, when a metal oxide is used for the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel forming region of a transistor having at least one of an amplification action, a rectifying action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor. be able to. Further, when the term "OS transistor" is used, it can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • a metal oxide having nitrogen may also be collectively referred to as a metal oxide. Further, the metal oxide having nitrogen may be referred to as a metal oxynitride.
  • the configuration shown in each embodiment can be appropriately combined with the configuration shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, the configuration examples can be appropriately combined with each other.
  • the content described in one embodiment (may be a part of the content) is different from the content described in the embodiment (may be a part of the content) and one or more different implementations. It is possible to apply, combine, or replace at least one content with the content described in the form of (may be a part of the content).
  • the content described in the embodiment is the content described by using various figures or the content described by using the text described in the specification in each embodiment (or example). be.
  • figure (which may be a part) described in one embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more different figures.
  • the figure (which may be a part) described in the embodiment is different from another part of the figure, another figure (which may be a part) described in the embodiment, and one or more different figures.
  • more figures can be formed.
  • the size, layer thickness, or area may be exaggerated for clarity. Therefore, it is not necessarily limited to its size and aspect ratio.
  • the drawings schematically show ideal examples, and are not limited to the shapes or values shown in the drawings. For example, it is possible to include variations in the signal, voltage, or current due to noise, or variations in the signal, voltage, or current due to timing deviation.
  • the code is used for identification such as "_1", “[n]", “[m, n]”. May be added and described.
  • one of the two wiring GLs may be described as wiring GL [1], and the other may be described as wiring GL [2].
  • FIG. 1 is a block diagram showing a configuration example of a storage device.
  • the components are classified by function and shown as blocks that are independent of each other.
  • the storage device 100 has a function of writing data or reading data in response to an access request of a host device 200 such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or a DSP (Digital Signal Processor).
  • a host device 200 such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or a DSP (Digital Signal Processor).
  • the storage device 100 has a memory control unit 110 and a memory unit 120.
  • the memory control unit 110 includes an input / output unit 111, a control unit 112, an address management unit 113, a free block management unit 114, an ECC management unit 115 (ECC: Error Check and Select), an ECC processing unit 116, and a firmware storage unit 117. And has a working memory 118.
  • ECC Error Check and Select
  • the memory unit 120 is an area accessible by the host device 200 via the memory control unit 110. Data is written to the memory unit 120 in response to a write request from the host device 200. Further, the data stored in the memory unit 120 is read by the read request of the host device 200.
  • the memory unit 120 has a plurality of memory cells 130.
  • the plurality of memory cells 130 operate in units of basic units called “blocks" or “memory blocks".
  • the storage capacity of one memory block can be tens to thousands of bits.
  • FIG. 1 shows an example in which the memory unit 120 has k memory blocks 121 (k is an integer of 1 or more).
  • the memory unit 120 [1], the memory unit 120 [2], and the memory unit 120 [k] are shown, and the description of the memory unit 120 [3] to the memory unit 120 [k-1] is omitted. is doing.
  • the host device 200 accesses the memory unit 120 in block units via the memory control unit 110. Further, in the present embodiment or the like, the memory block 121 in which data is not stored may be referred to as a “free block”.
  • the memory unit 120 may be a NOR type or a NAND type.
  • DRAM or SRAM may be used as the memory cell 130, or FG type (FG: Floating Gate) or MONOS type (MONOS: Metal Oxide Nitride Oxide Semiconductor) non-volatile storage. Elements may be used.
  • a plurality of memory cells 130 may be connected in series.
  • One group of storage elements connected in series is also referred to as a "memory string".
  • One memory block 121 may have one memory string, or one memory block may have a plurality of memory strings.
  • the memory string 139 shown in FIG. 2 has a configuration in which m (m is an integer of 2 or more) transistors Tr are connected in series.
  • the source of the transistor Tr [1] is electrically connected to the wiring PL, and the drain is electrically connected to the source of the transistor Tr [2]. Further, the drain of the transistor Tr [2] is electrically connected to the source of the transistor Tr [3]. Further, the source of the transistor Tr [m] is electrically connected to the drain of the transistor Tr [m-1], and the drain of the transistor Tr [m] is electrically connected to the wiring BL.
  • Each of the gates of the transistor Tr [1] to the transistor Tr [m] is electrically connected to the wiring CG [1] to the wiring CG [m].
  • the transistor Tr functions as a storage element.
  • the transistor Tr may be an FG type storage element or a MONOS type storage element. Therefore, the transistor Tr functions as a memory cell 130.
  • the input / output unit 111 functions as a data input / output unit, and has a function of inputting / outputting data between the storage device 100 and the host device 200.
  • the control unit 112 has a function of controlling the operation of the entire storage device 100 in response to a request from the host device 200.
  • the address management unit 113 includes a plurality of memory cells 151 (storage elements), and the logical address conversion table 133 is stored in the plurality of memory cells 151.
  • FIG. 3 shows an example of the logical address conversion table 133.
  • the logical address conversion table 133 has a block AB [1] to a block AB [k].
  • Information relating the logical address 140 designated by the host device 200 to the physical address of the memory unit 120 is stored in each of the blocks AB [1] to AB [k].
  • the logical address 140 includes index information 141 and in-block offset information 142.
  • the index information 141 is stored on the MSB (most significant bit, most significant bit) side of the logical address 140
  • the in-block offset information 142 is stored on the LSB (least significant bit, least significant bit) side of the logical address 140. There is.
  • FIG. 3 is an operation of reading information associated with the index information 141 from any one of the blocks AB [1] to the block AB [k], and inputting the information and the offset information 142 in the block to the control unit 112. Is shown. Then, the control unit 112 calculates the physical address 143 using the input information.
  • the free block management unit 114 includes a plurality of memory cells 151, and the free block management table 134 is stored in the plurality of memory cells 151.
  • FIG. 4 shows an example of the free block management table 134.
  • the free block management table 134 has a block FB [1] to a block FB [k].
  • Information on the usage status of the memory blocks 121 [1] to the memory blocks 121 [k] and the presence / absence of defective memory cells is stored in the blocks FB [1] to FB [k], respectively.
  • the block FB [1] to the block FB [k] stores 3 bits of information indicating the state of the memory blocks 121 [1] to the memory blocks 121 [k].
  • the first bit of the block FB [i] is set to "0" and the data exists (i). If it is in use), set the first bit of the block FB [i] to "1".
  • the second bit of the block FB [i] is set to "0", and if it is found that the bad memory cell is included, the block FB is set. Set the second bit of [i] to "1".
  • the third bit of the block FB [i] is set to "0", and if the use is prohibited, the third bit of the block FB [i] is set to "1".
  • the amount of information that can be stored in one block FB may be 3 bits or more, or 2 bits or less.
  • control unit 112 determines the usage status of the memory blocks 121 [1] to the memory blocks 121 [k]. to decide.
  • the memory cell 130 when an FG type or MONOS type storage element is used for the memory cell 130, if data is repeatedly written to the same memory cell 130, the memory cell 130 is likely to deteriorate and become a defective memory cell. Therefore, it is preferable to reduce the variation in the number of times of data writing for each memory cell 130 and to equalize the frequency of use of the memory cell 130. It is preferable that the data writing is performed preferentially to the memory cell 130 having a small number of writings. By leveling the frequency of use of the memory cells 130, it is possible to suppress an increase in defective memory cells and improve the reliability of the storage device 100.
  • the ECC management unit 115 includes a plurality of memory cells 151, and the ECC management table 135 is stored in the plurality of memory cells 151.
  • FIG. 5 shows an example of the ECC management table 135.
  • the ECC management table 135 has a block ECCB [1] to a block ECCB [k].
  • the block ECCB [1] to the block ECCB [k] store information regarding error correction of the memory blocks 121 [1] to the memory blocks 121 [k], respectively.
  • block ECCB [1] to block ECCB [k] stores 1-bit information indicating the necessity of error correction of memory blocks 121 [1] to memory blocks 121 [k]. For example, if error detection and correction are not required for the memory block 121 [i], "0" is stored in the block ECCB [i], and if error detection and correction are required, the block ECCB [i] stores the error. "1" is stored. Information of 2 bits or more may be stored in the block ECCB.
  • control unit 112 By knowing the information stored in the blocks ECCB [1] to the block ECCB [k] of the ECC management table 135, the control unit 112 needs to correct the error of the memory blocks 121 [1] to the memory blocks 121 [k]. To judge.
  • one memory block 121 is assigned to one block ECCB, but a plurality of memory blocks 121 may be assigned to one block ECCB.
  • the ECC processing unit 116 has a function for detecting and correcting an error in the memory unit 120.
  • the ECC processing unit 116 has an error correction function using a BCH code, a Reed-Solomon code, a CRC code (CRC: Cyclic Redundancy Check), or the like.
  • the firmware storage unit 117 includes a plurality of storage elements and has a function of storing firmware.
  • the firmware is a program executed by the control unit 112 to control the storage device 100.
  • the control unit 112 controls the operation of the entire storage device 100 according to the firmware.
  • the work memory 118 has a function in which the control unit 112 temporarily stores data necessary for executing the firmware.
  • SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • the error occurrence rate may increase due to a long holding time due to the influence of variations in the electrical characteristics of the element and the like. Therefore, error correction is very effective in improving the holding characteristics and reliability of the storage device 100.
  • FIG. 6A shows a circuit configuration example of the memory cell 151 included in each of the address management unit 113, the free block management unit 114, and the ECC management unit 115.
  • the memory cell 151 shown in FIG. 6A is a 1Tr1C type storage circuit having one transistor M and one capacitive element Cfe, and functions as a FeRAM (Ferroelectric Random Access Memory).
  • semiconductor layer on which the channel of the transistor M is formed can be used as the semiconductor layer on which the channel of the transistor M is formed.
  • a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material for example, silicon, germanium, or the like can be used.
  • compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used.
  • the off-current of the transistor using the oxide semiconductor in the semiconductor layer on which the channel is formed (also referred to as “OS transistor”) is remarkably small.
  • OS transistor the off-current of the transistor using the oxide semiconductor in the semiconductor layer on which the channel is formed
  • the OS transistor has a characteristic of having a high withstand voltage. Therefore, by using the transistor M as an OS transistor, a high voltage can be applied to the transistor M even if the transistor M is miniaturized. By miniaturizing the transistor M, the occupied area of the memory cell 151 can be reduced. For example, the occupied area per memory cell 151 shown in FIG. 6A can be 1/3 to 1/6 of the occupied area per SRAM cell. Therefore, the memory cells 151 can be arranged at a high density. Thereby, the storage device according to one aspect of the present invention can be a storage device having a large storage capacity.
  • the oxide semiconductor used for the OS transistor may be CAAC-OS (c-axis aligned crystalline oxide semiconductor), nc-OS, or a-like OS.
  • CAAC-OS is an oxide semiconductor having a plurality of crystal regions, the plurality of crystal regions having the c-axis oriented in a specific direction.
  • the specific direction is the thickness direction of the CAAC-OS film, the normal direction of the surface to be formed of the CAAC-OS film, or the normal direction of the surface of the CAAC-OS film.
  • the crystal region is a region having periodicity in the atomic arrangement.
  • the nc-OS has periodicity in the atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • nc-OS has tiny crystals. Since the size of the minute crystal is, for example, 1 nm or more and 10 nm or less, particularly 1 nm or more and 3 nm or less, the minute crystal is also referred to as a nanocrystal.
  • nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, no orientation is observed in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS and the amorphous oxide semiconductor depending on the analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and CAAC-OS.
  • the transistor M may or may not have a back gate in addition to the gate. Further, in FIG. 6A, the transistor M is an n-channel type transistor, but the transistor M may be a p-channel type transistor.
  • One of the source and drain of the transistor M is electrically connected to the wiring BL.
  • the other of the source or drain of the transistor M is electrically connected to one electrode of the capacitive element Cfe.
  • the gate of the transistor M is electrically connected to the wiring WL.
  • the other electrode of the capacitive element Cfe is electrically connected to the wiring PL.
  • the wiring WL has a function as a word line, and the on / off of the transistor M can be controlled by controlling the potential of the wiring WL.
  • the transistor M can be turned on by setting the potential of the wiring WL to a high potential, and the transistor M can be turned off by setting the potential of the wiring WL to a low potential.
  • the wiring BL has a function as a bit line, and when the transistor M is in the ON state, a potential corresponding to the potential of the wiring BL is supplied to one electrode of the capacitive element Cfe.
  • the wiring PL has a function as a plate wire, and the potential of the wiring PL can be set to the potential of the other electrode of the capacitive element Cfe.
  • the capacitive element Cfe has a material between the two electrodes that can have ferroelectricity as a dielectric layer.
  • a dielectric layer using a material capable of having ferroelectricity may be referred to as a "ferroelectric layer”.
  • Materials that can have strong dielectric properties include hafnium oxide, zirconium oxide, HfZrOX ( X is a real number larger than 0), hafnium oxide and element J1 (here, element J1 is zirconium (Zr), silicon. (Si), aluminum (Al), gadrinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.) added to zirconium oxide with element J2 (element J2 here is hafnium) (Hf), silicon (Si), aluminum (Al), gadrinium (Gd), yttrium (Y), lanthanum (La), strontium (Sr), etc.) are added to the material.
  • PbTIO X barium titanate strontium (BST), barium titanate, lead zirconate titanate (PZT), strontium bismuthate tantanate (SBT), bismuth ferrite (BFO).
  • BST barium titanate strontium
  • PZT barium titanate
  • SBT strontium bismuthate tantanate
  • BFO bismuth ferrite
  • Barium titanate, and the like, and piezoelectric ceramics having a perovskite structure may be used.
  • the material capable of having ferroelectricity for example, a mixture or a compound containing a plurality of materials selected from the materials listed above can be used.
  • the dielectric layer may have a laminated structure composed of a plurality of materials selected from the materials listed above.
  • the film thickness of the dielectric layer can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, still more preferably 10 nm or less (typically 2 nm or more and 9 nm or less).
  • HfZrOX When used as a material capable of having ferroelectricity, it is preferable to form a film by using an atomic layer deposition (ALD) method, particularly a thermal ALD method. Further, when a material capable of having ferroelectricity is formed by using the thermal ALD method, it is preferable to use a material containing no hydrocarbon (also referred to as Hydro Carbon, HC) as a precursor. When one or both of hydrogen and carbon are contained in the material which may have a ferroelectricity, the crystallization of the material which may have a ferroelectricity may be inhibited.
  • ALD atomic layer deposition
  • HC Hydro Carbon
  • a precursor containing no hydrocarbon a chlorine-based material can be mentioned.
  • HfZrO x hafnium oxide and zirconium oxide
  • HfCl 4 and / or ZrCl 4 may be used as the precursor.
  • high-purity intrinsicity is achieved by thoroughly eliminating at least one of impurities, here hydrogen, hydrocarbon, and carbon in the film. It is possible to form a film having a strong ferroelectricity. It should be noted that the film having high purity and intrinsic ferroelectricity and the oxide semiconductor have very high consistency in the manufacturing process. Therefore, it is possible to provide a method for manufacturing a storage device with high productivity.
  • the hydrogen concentration of the material capable of having strong dielectric property obtained by secondary ion mass spectrometry is preferably 5 ⁇ 10 20 atoms / cm 3 or less, preferably 1 ⁇ 10 20 atoms / cm. 3 or less is more preferable.
  • the carbon concentration of the material having a ferroelectricity obtained by SIMS is preferably 5 ⁇ 10 19 atoms / cm 3 or less, and more preferably 1 ⁇ 10 19 atoms / cm 3 or less.
  • HfZrOX is used as a material capable of having ferroelectricity
  • the oxidizing agent of the thermal ALD method is not limited to this.
  • the oxidizing agent in the thermal ALD method may contain one or more selected from O 2 , O 3 , N 2 O, NO 2 , H 2 O, and H 2 O 2 .
  • the crystal structure of the material capable of having ferroelectricity is not particularly limited.
  • the crystal structure of the material that may have strong dielectric property may be one or more selected from cubic, tetragonal, orthorhombic, and monoclinic.
  • a material capable of having ferroelectricity it is preferable to have an orthorhombic crystal structure because ferroelectricity is exhibited.
  • a composite structure having an amorphous structure and a crystal structure may be used as a material capable of having ferroelectricity.
  • the ferroelectric layer which is a dielectric layer made of a material capable of having a ferroelectricity, has a hysteresis characteristic.
  • FIG. 6B is a graph showing an example of the hysteresis characteristic.
  • the horizontal axis represents the voltage applied to the ferroelectric layer.
  • the voltage can be, for example, the difference between the potential of one electrode of the capacitive element Cfe and the potential of the other electrode of the capacitive element Cfe.
  • the vertical axis indicates the polarization of the ferroelectric layer, and when the value is positive, the positive charge is biased to one electrode side of the capacitive element Cfe, and the negative charge is biased to the other electrode side of the capacitive element Cfe. Indicates that it is biased. On the other hand, when the polarization has a negative value, it indicates that the positive charge is biased toward the other electrode side of the capacitive element Cfe and the negative charge is biased toward one electrode side of the capacitive element Cfe.
  • the voltage shown on the horizontal axis of the graph of FIG. 6B may be the difference between the potential of the other electrode of the capacitive element Cfe and the potential of one electrode of the capacitive element Cfe.
  • the polarization shown on the vertical axis of the graph of FIG. 6B is set to a positive value when the positive charge is biased to the other electrode side of the capacitive element Cfe and the negative charge is biased to the one electrode side of the capacitive element Cfe.
  • a negative value may be set when the positive charge is biased to one electrode side of the capacitive element Cfe and the negative charge is biased to the other electrode side of the capacitive element Cfe.
  • the hysteresis characteristic of the ferroelectric layer can be represented by the curve 51 and the curve 52.
  • VSP and ⁇ VSP can be said to be saturated polarization voltages.
  • VSP may be referred to as a first saturated polarization voltage
  • ⁇ VSP may be referred to as a second saturation polarization voltage.
  • the absolute value of the first saturated polarization voltage and the absolute value of the second saturated polarization voltage are equal to each other, but they may be different.
  • the voltage applied to the ferroelectric layer when the polarization of the ferroelectric layer changes according to the curve 51 and the polarization of the ferroelectric layer is 0 is defined as Vc.
  • the voltage applied to the ferroelectric layer is defined as ⁇ Vc.
  • Vc and -Vc can be said to be withstand voltage. It can be said that the value of Vc and the value of -Vc are values between -VSP and VSP.
  • Vc may be referred to as a first coercive voltage
  • ⁇ Vc may be referred to as a second coercive voltage.
  • the absolute value of the first coercive voltage and the absolute value of the second coercive voltage are assumed to be equal, but may be different.
  • the maximum value of polarization when no voltage is applied to the ferroelectric layer is called “residual polarization Pr”, and the minimum value is called “residual polarization-Pr”. Further, the difference between the residual polarization Pr and the residual polarization-Pr is called “residual polarization 2Pr”.
  • the voltage applied to the ferroelectric layer of the capacitive element Cfe can be expressed by the difference between the potential of one electrode of the capacitive element Cfe and the potential of the other electrode of the capacitive element Cfe. .. Further, as described above, the other electrode of the capacitive element Cfe is electrically connected to the wiring PL. Therefore, by controlling the potential of the wiring PL, it is possible to control the voltage applied to the ferroelectric layer of the capacitive element Cfe.
  • the configuration of the memory cell 151 may be used for the memory cell 130.
  • the voltage applied to the ferroelectric layer of the capacitive element Cfe is the difference between the potential of one electrode of the capacitive element Cfe and the potential of the other electrode (wiring PL) of the capacitive element Cfe. It shall be shown.
  • the transistor M is an n-channel type transistor.
  • FIG. 6C is a timing chart showing an example of a driving method for the memory cell 151 shown in FIG. 6A.
  • FIG. 6C shows an example of writing and reading binary digital data to the memory cell 151.
  • data “1” is written to the memory cell 151 at time T01 to time T02, read and rewritten at time T03 to time T05, read out at time T11 to time T13, and the memory cell.
  • An example is shown in which data "0" is written to 151, read and rewritten at time T14 to T16, read from time T17 to time T19, and data "1" is written to memory cell 151. ing.
  • Vref is supplied as a reference potential to the sense amplifier electrically connected to the wiring BL.
  • Vref is supplied as a reference potential to the sense amplifier electrically connected to the wiring BL.
  • the potential of the wiring BL is higher than Vref, it is assumed that the data “1” is read by the bit line driver circuit.
  • the potential of the wiring BL is lower than Vref, it is assumed that the data "0" is read by the bit line driver circuit.
  • the potential of the wiring WL is set to a high potential.
  • the transistor M is turned on.
  • the potential of the wiring BL is Vw.
  • the potential of one electrode of the capacitive element Cfe is Vw.
  • the potential of the wiring PL is set to GND. From the above, the voltage applied to the ferroelectric layer of the capacitive element Cfe is "Vw-GND". As a result, the data "1" can be written to the memory cell 151. Therefore, it can be said that the time T01 to the time T02 is a period during which the writing operation is performed.
  • Vw is preferably VSP or higher, and is preferably equal to, for example, VSP.
  • the GND can be set to, for example, a ground potential, but it does not necessarily have to be a ground potential as long as the memory cell 151 can be driven so as to satisfy the gist of one aspect of the present invention.
  • GND can be a potential other than ground.
  • the potential of the wiring BL and the potential of the wiring PL are defined as GND.
  • the voltage applied to the ferroelectric layer of the capacitive element Cfe becomes 0V. Since the voltage "Vw-GND" applied to the ferroelectric layer of the capacitive element Cfe at time T01 to time T02 can be equal to or higher than VSS, the voltage "Vw-GND” applied to the ferroelectric layer of the capacitive element Cfe at time T02 to time T03 The amount of polarization varies according to the curve 52 shown in FIG. 6B. From the above, at time T02 to time T03, polarization inversion does not occur in the ferroelectric layer of the capacitive element Cfe.
  • the potential of the wiring WL is set to a low potential.
  • the transistor M is turned off.
  • the writing operation is completed, and the data "1" is held in the memory cell 151.
  • the potentials of the wiring BL and the wiring PL the polarization inversion does not occur in the ferroelectric layer of the capacitive element Cfe, that is, the voltage applied to the ferroelectric layer of the capacitive element Cfe is the second coercive voltage-. Any potential can be used as long as it is Vc or higher.
  • the potential of the wiring WL is set to a high potential.
  • the transistor M is turned on.
  • the potential of the wiring PL is Vw.
  • the voltage applied to the ferroelectric layer of the capacitive element Cfe becomes “GND-Vw”.
  • the voltage applied to the ferroelectric layer of the capacitive element Cfe at time T01 to time T02 is “Vw-GND”. Therefore, polarization inversion occurs in the ferroelectric layer of the capacitive element Cfe.
  • a current flows through the wiring BL, and the potential of the wiring BL becomes higher than Vref.
  • the bit line driver circuit can read the data “1” held in the memory cell 151. Therefore, it can be said that the time T03 to the time T04 is a period during which the read operation is performed.
  • Vref is higher than GND and lower than Vw, it may be higher than Vw, for example.
  • the time T04 to the time T05 is a period during which the rewrite operation is performed.
  • the potential of the wiring BL and the potential of the wiring PL are defined as GND.
  • the potential of the wiring WL is set to a low potential. As a result, the rewrite operation is completed, and the data "1" is held in the memory cell 151.
  • the potential of the wiring WL is set to a high potential, and the potential of the wiring PL is set to Vw. Since the data "1" is held in the memory cell 151, the potential of the wiring BL becomes higher than Vref, and the data "1" held in the memory cell 151 is read out. Therefore, it can be said that the time T11 to the time T12 is a period during which the read operation is performed.
  • the potential of the wiring BL is set to GND. Since the transistor M is in the ON state, the potential of one electrode of the capacitive element Cfe is GND. Further, the potential of the wiring PL is Vw. From the above, the voltage applied to the ferroelectric layer of the capacitive element Cfe is "GND-Vw". As a result, the data "0" can be written to the memory cell 151. Therefore, it can be said that the time T12 to the time T13 is a period during which the writing operation is performed.
  • the potential of the wiring BL and the potential of the wiring PL are defined as GND.
  • the voltage applied to the ferroelectric layer of the capacitive element Cfe becomes 0V. Since the voltage "GND-Vw" applied to the ferroelectric layer of the capacitive element Cfe at time T12 to time T13 can be -VSP or less, the ferroelectric layer of the capacitive element Cfe can be set at time T13 to time T14.
  • the amount of polarization varies according to the curve 51 shown in FIG. 6B. From the above, at time T13 to time T14, polarization inversion does not occur in the ferroelectric layer of the capacitive element Cfe.
  • the potential of the wiring WL is set to a low potential.
  • the transistor M is turned off.
  • the writing operation is completed, and the data "0" is held in the memory cell 151.
  • the potentials of the wiring BL and the wiring PL polarization inversion does not occur in the ferroelectric layer of the capacitive element Cfe, that is, the voltage applied to the ferroelectric layer of the capacitive element Cfe is Vc, which is the first coercive voltage. Any potential can be used as long as it is as follows.
  • the potential of the wiring WL is set to a high potential.
  • the transistor M is turned on.
  • the potential of the wiring PL is Vw.
  • the voltage applied to the ferroelectric layer of the capacitive element Cfe becomes “GND-Vw”.
  • the voltage applied to the ferroelectric layer of the capacitive element Cfe at time T12 to time T13 is “GND-Vw”. Therefore, polarization inversion does not occur in the ferroelectric layer of the capacitive element Cfe.
  • the amount of current flowing through the wiring BL is smaller than the case where the polarization inversion occurs in the ferroelectric layer of the capacitive element Cfe.
  • the increase width of the potential of the wiring BL becomes smaller than that when the polarization inversion occurs in the ferroelectric layer of the capacitive element Cfe, and specifically, the potential of the wiring BL becomes Vref or less. Therefore, the bit line driver circuit can read the data “0” held in the memory cell 151. Therefore, it can be said that the time T14 to the time T15 is a period during which the read operation is performed.
  • the potential of the wiring BL is GND, and the potential of the wiring PL is Vw.
  • the data "0" is rewritten to the memory cell 151. Therefore, it can be said that the time T15 to the time T16 is a period during which the rewrite operation is performed.
  • the potential of the wiring BL and the potential of the wiring PL are defined as GND.
  • the potential of the wiring WL is set to a low potential. As a result, the rewrite operation is completed, and the data "0" is held in the memory cell 151.
  • the potential of the wiring WL is set to a high potential, and the potential of the wiring PL is set to Vw. Since the data "0" is held in the memory cell 151, the potential of the wiring BL becomes lower than Vref, and the data "0" held in the memory cell 151 is read out. Therefore, it can be said that the time T17 to the time T18 is a period during which the read operation is performed.
  • the potential of the wiring BL is Vw. Since the transistor M is in the ON state, the potential of one electrode of the capacitive element Cfe is Vw. Further, the potential of the wiring PL is set to GND. From the above, the voltage applied to the ferroelectric layer of the capacitive element Cfe is "Vw-GND". As a result, the data "1" can be written to the memory cell 151. Therefore, it can be said that the time T18 to the time T19 is a period during which the writing operation is performed.
  • the potential of the wiring BL and the potential of the wiring PL are set to GND.
  • the potential of the wiring WL is set to a low potential. As a result, the writing operation is completed, and the data "1" is held in the memory cell 151.
  • the memory cell 151 using the ferroelectric layer for the capacitive element Cfe functions as a non-volatile storage element capable of holding the written information even when the power supply is stopped. Further, by using the memory cell 151 for the storage device 100, the information of the logical address conversion table 133, the free block management table 134, and the ECC management table 135 can be held even if the power supply to the storage device 100 is stopped.
  • each storage area in which the logical address conversion table 133, the free block management table 134, and the ECC management table 135 are stored is configured by the DRAM, a periodic refresh operation is required, so that the power consumption increases.
  • the power consumption of the storage device 100 can be reduced.
  • the memory cell 151 may be a 2Tr2C type storage circuit having two transistors (transistor M1, transistor M2) and two capacitive elements (capacitive element Cfe1 and capacitive element Cfe2) shown in FIG. 7A.
  • transistor M1, transistor M2 the memory cell 151 shown in FIG. 7A
  • one of the source and the drain of the transistor M1 is electrically connected to the wiring BL1.
  • the other of the source or drain of the transistor M1 is electrically connected to one electrode of the capacitive element Cfe1.
  • One of the source and drain of the transistor M2 is electrically connected to the wiring BL2.
  • the other of the source or drain of the transistor M2 is electrically connected to one electrode of the capacitive element Cfe2.
  • the gate of the transistor M1 and the gate of the transistor M2 are electrically connected to the wiring WL.
  • the other electrode of the capacitive element Cfe1 and the other electrode of the capacitive element Cfe2 are electrically connected to the wiring PL.
  • Wiring BL1 and wiring BL2 function as bit wires.
  • the memory cell 151 shown in FIG. 7A functions as a FeRAM.
  • a FeFET Feroelectric-gate Field-Effective Transistor
  • the ferroelectric gate transistor Mfe is a field-effect transistor that uses a ferroelectric substance for the gate insulating film.
  • One of the source or drain of the ferroelectric gate transistor Mfe is electrically connected to the wiring BL1, the other is electrically connected to the wiring PL, and the gate is electrically connected to the wiring WL.
  • the transistor M and the FTJ element 152 may be used as the memory cell 151.
  • one of the source or drain of the transistor M is electrically connected to one electrode of the FTJ element 152
  • the other of the source or drain is electrically connected to the wiring PL
  • the gate is electrically connected to the wiring WL. Be connected.
  • the other electrode of the FTJ element 152 is electrically connected to the wiring BL.
  • the memory cell 151 may be a 2Tr1C type storage circuit having two transistors (transistor M1 and transistor M2) and one capacitive element (capacitive element Cfe) shown in FIG. 7D.
  • transistor M1 and transistor M2 transistors
  • capacitor Cfe capacitive element
  • FIG. 7D one of the source and drain of the transistor M1 is electrically connected to the wiring WBL.
  • the other of the source or drain of the transistor M1 is electrically connected to one electrode of the capacitive element Cfe.
  • the gate of the transistor M1 is electrically connected to the wiring WWL.
  • the transistor M1 shown in FIG. 7D is a transistor having a back gate.
  • the back gate of the transistor M1 is electrically connected to the wiring BGL.
  • One of the source and drain of the transistor M2 is electrically connected to the wiring RBL.
  • the other of the source or drain of the transistor M2 is electrically connected to the wiring PL.
  • the gate of the transistor M2 is electrically connected to one electrode of the capacitive element Cfe.
  • the other electrode of the capacitive element Cfe is electrically connected to the wiring RWL.
  • the wiring WBL and wiring RBL function as bit wires.
  • the wiring WWL and the wiring RWL function as a word line.
  • the capacitive element Cfe of the memory cell 151 shown in FIG. 7D may be replaced with the FTJ element 152.
  • one electrode of the FTJ element 152 is electrically connected to the other of the source or drain of the transistor M1 and the gate of the transistor M2.
  • the other electrode of the FTJ element 152 is electrically connected to the wiring RWL.
  • a storage element or a storage circuit including a ferroelectric layer is referred to as a "ferroelectric memory” or a "FE memory”. Therefore, the memory cell 151 is a ferroelectric memory and also an FE memory.
  • the FE memory can be expected to realize the number of rewrites of 1 ⁇ 10 10 or more, preferably 1 ⁇ 10 12 or more, more preferably 1 ⁇ 10 15 or more. Further, the FE memory can be expected to realize an operating frequency of 10 MHz or more, preferably 1 GHz or more.
  • the FE memory there is a correlation between the residual polarization 2Pr and the data retention capacity, and when the residual polarization 2Pr becomes small, the data retention capacity decreases.
  • the period until the residual polarization 2Pr decreases by 5% is referred to as a “memory retention period”.
  • the FE memory can be expected to realize a memory retention period of 10 days or more, preferably 1 year or more, more preferably 10 years or more at an environmental temperature of 150 ° C. or 200 ° C.
  • the FE memory can also be applied to a cache memory and / or a register such as a CPU and a GPU.
  • a Nonf-CPU Normally off CPU
  • a Nonf-GPU Normally off CPU
  • the storage device 100 has a function of determining the necessity of error correction by the ECC processing unit 116 by using the address management unit 113, the free block management unit 114, and the ECC management unit 115. Have. As a result, reliability can be improved, execution processing speed can be increased, and power consumption can be reduced.
  • FIG. 8 is a flowchart illustrating an initialization operation performed when power supply to the storage device 100 is started.
  • step S11 the logical address conversion table 133 is initialized. Specifically, the control unit 112 accesses the address management unit 113 and deletes the data of the blocks AB [1] to the block AB [k] of the logical address conversion table 133.
  • step S12 the free block management unit 114 is initialized. Specifically, the control unit 112 accesses the free block management unit 114 and writes "0" to the block FB [1] to the block FB [k] of the free block management table 134.
  • step S13 the ECC management table 135 is initialized. Specifically, the control unit 112 accesses the ECC management unit 115 and writes “0” to the block ECCB [1] to the block ECCB [K] of the ECC management table 135.
  • the initialization operation of the storage device 100 is not limited to the flowchart of FIG.
  • the initialization order of the logical address conversion table 133, the free block management table 134, and the ECC management table 135 is not limited, and the order may be changed or may be performed at the same time.
  • FIG. 9 is a flowchart showing an operation example of the storage device 100 for the write access of the host device 200.
  • the control unit 112 When there is a request for writing data from the host device 200 to the storage device 100, the control unit 112 performs the processes of steps S21 to S26.
  • the write data transmitted from the host device 200 is referred to as "data WDA-1".
  • step S21 it is searched whether there is a memory block 121 in which data is not stored (Yes) or not (No). Specifically, the control unit 112 accesses the free block management unit 114 and searches for the memory block 121 (also referred to as “free block”) in which the data stored in the free block management table 134 is not stored. ..
  • the memory block 121 in which data is not stored is referred to as “memory block 121 [x]”.
  • step S51 (combiner C, see FIG. 11B) is performed. Step S51 will be described later.
  • Step S22 If there is a memory block 121 [x], the data WDA-1 is written to the memory block 121 [x].
  • the data written in the memory block 121 [x] is referred to as "data WDA-2”.
  • the data WDA-1 transmitted from the host device 200 is also temporarily written to the work memory 118.
  • step S23 a process of reading the data WDA-2 written in step S22 is performed.
  • step S24 it is determined whether or not the data WDA-2 read in step S23 and the data WDA-1 temporarily stored in the work memory 118 match (Yes) or not (No).
  • step S25 is performed. If the data WDA-1 and the data WDA-2 match, step S25 is performed. If the data WDA-1 and the data WDA-2 do not match in step S24, step S27 is performed.
  • the fact that the data WDA-1 and the data WDA-2 do not match means that a defective memory cell exists in the memory block 121 [x].
  • step S25 the control unit 112 accesses the address management unit 113 and the free block management unit 114, and writes predetermined information in the logical address conversion table 133 and the free block management table 134.
  • the index information 141 of the logical address 140 sent from the host device 200 together with the data WDA-1 is written in the block AB [x] corresponding to the memory block 121 [x].
  • the free block management table 134 the data of "1" is written in the 1st bit of the block FB [x] corresponding to the memory block 121 [x].
  • step S26 a process is performed in which a signal notifying that the writing of the data WDA-1 is completed is transmitted to the host device 200 via the input / output unit 111.
  • step S27 If the data WDA-1 and the data WDA-2 do not match, step S27 is performed. That is, step S27 is performed when a defective memory cell exists in the memory block 121 [x]. In step S27, "1" is written in the second bit of the block FB [x] of the free block management table 134 corresponding to the memory block 121 [x].
  • the search efficiency of empty blocks can be improved, the operating speed of the storage device 100 can be improved, and the power consumption can be reduced.
  • step S28 As in step S21, it is searched whether there is a memory block 121 in which data is not stored (Yes) or not (No). However, in step S28, an empty block for which the existence of a defective memory cell has not been confirmed is searched. That is, the control unit 112 accesses the free block management table 134 and searches for a memory block in which both the first bit and the second bit of the block FB are "0".
  • step S31 (combiner A, see FIG. 10).
  • FIG. 10 shows a flowchart of steps S31 to S37.
  • the flowchart shown in FIG. 10 is an operation performed when a defective memory cell exists in all the empty blocks of the memory unit 120.
  • a memory block 121 capable of error correction is searched for from the memory blocks 121 including bad memory cells, and data is stored in the memory block 121.
  • step S31 it is searched whether there is a free memory block 121 including a bad memory cell (Yes) or not (No). Specifically, the control unit 112 accesses the free block management unit 114 and searches the free block management table 134 for a free memory block 121 including a defective memory cell. That is, the free block management table 134 is accessed, and a memory block in which the first bit of the block FB is "0" and the second bit is "1" is searched.
  • step S32 If there is a corresponding memory block, the process proceeds to step S32. If not, the process proceeds to step S51 (combiner C, see FIG. 11B).
  • the found memory block 121 is referred to as a memory block 121 [y].
  • step S32 the data WDA-1 is written to the memory block 121 [y].
  • data WDA-2 the data written in the memory block 121 [y] is referred to as "data WDA-2".
  • the data WDA-1 transmitted from the host device 200 is also temporarily written to the work memory 118.
  • step S33 a process of reading the data WDA-2 written in step S32 is performed.
  • step S34 the ECC processing unit 116 corrects the data WDA-2 read in step S33.
  • the data corrected by the ECC processing unit 116 is referred to as data WDA-3.
  • step S35 the control unit 112 determines whether or not the data WDA-3 corrected in step S34 and the data WDA-1 temporarily stored by the work memory 118 match (Yes) or not (No). do.
  • step S35 If the data WDA-1 and the data WDA-3 match in step S35, the process proceeds to step S41 (combiner B, see FIG. 11A). If the data WDA-1 and the data WDA-3 do not match, step S36 is performed.
  • step S36 If the data WDA-1 and the data WDA-2 do not match, step S36 is performed. That is, step S36 is performed when the error correction using the ECC processing unit 116 cannot be performed.
  • step S36 "1" is written in the third bit of the block FB [x] of the free block management table 134 corresponding to the memory block 121 [x]. As described above, the block FB in which "1" is stored in the 3rd bit is excluded from the search target of the empty block.
  • step S37 As in step S31, it is searched whether there is a free memory block 121 including a bad memory cell (Yes) or not (No). If there is another empty block, the process returns to step S32. If there are no other empty blocks, step S51 (combiner C, see FIG. 11B) is performed.
  • FIG. 11A shows a flowchart of steps S41 to S43.
  • FIG. 11A is a flowchart illustrating an operation performed after error detection and correction are performed by the ECC processing unit 116.
  • step S41 the control unit 112 accesses the ECC management unit 115 of the memory unit 120 and writes predetermined information to the ECC management table 135. Specifically, in the ECC management table 135, the data of "1" is written in the block ECCB [y] corresponding to the memory block 121 [y].
  • step S42 the control unit 112 accesses the address management unit 113 and the free block management unit 114, and writes predetermined information in the logical address conversion table 133 and the free block management table 134. Specifically, in the logical address conversion table 133, the index information 141 of the logical address 140 sent from the host device 200 together with the data WDA-1 is written in the block AB [y] corresponding to the memory block 121 [y]. In addition, in the free block management table 134, the data of "1" is written in the first bit of the block FB [y] corresponding to the memory block 121 [y].
  • steps S41 and S42 is not limited to the flowchart of FIG. 11A.
  • the process of step S41 may be performed after the process of step S42 is performed first.
  • Step S41 and step S42 may be performed at the same time.
  • step S43 a signal notifying that the writing of the data WDA-1 is completed is transmitted to the host device 200 via the input / output unit 111.
  • FIG. 11B shows a flowchart including step S51.
  • Step S51 is an operation to be performed when a free block is not found.
  • step S51 a signal notifying that there is no area for writing the data WDA-1 is transmitted to the host device 200 via the input / output unit 111.
  • FIG. 12 shows a flowchart showing an operation example of the storage device 100 with respect to the read access of the host device 200.
  • the control unit 112 When there is a request for reading data from the host device 200 to the storage device 100, the control unit 112 performs the processes of steps S61 to S65.
  • the data read from the storage device 100 is referred to as "data RDA-1".
  • step S61 the control unit 112 calculates the physical address of the memory block 121 that stores the data RDA-1 requested to be read from the host device 200 by using the logical address conversion table 133 of the address management unit 113. ..
  • the memory block 121 in which the data RDA-1 is stored is referred to as the memory block 121 [z].
  • step S62 the control unit 112 accesses the memory unit 120 and reads out the data RDA-1 stored in the memory block 121 [z] at the physical address calculated in step S61.
  • step S63 the control unit 112 reads out the information (also referred to as “ECC information”) of the memory block 121 [z] stored in the ECC management table 135 included in the ECC management unit 115.
  • ECC information also referred to as “ECC information”
  • the ECC information is "0”, error correction is not necessary, and when it is "1", it indicates that error correction is necessary.
  • step S64 the ECC information read in step S63 is determined. If the value of the ECC information is "0”, the process proceeds to step S65. If the ECC information is "1”, the process proceeds to step S66.
  • step S66 the control unit 112 accesses the ECC processing unit 116, and the ECC processing unit 116 corrects the error for the data RDA-1 read in step S61.
  • the data corrected by the ECC processing unit 116 is referred to as data RDA-2. After that, the process proceeds to step S65.
  • step S65 a process of transmitting the read data to the host device 200 via the input / output unit 111 is performed. Specifically, when the process directly proceeds from step S64 to step S65, the storage device 100 transmits the data RDA-1 to the host device 200. Further, when the process proceeds to step S65 via step S66, the storage device 100 transmits the data RDA-2 to the host device 200.
  • a highly reliable storage device can be realized.
  • a storage device having a high operating speed can be realized.
  • a storage device with reduced power consumption can be realized.
  • Embodiment 2 In this embodiment, an application example of the semiconductor device using the storage device shown in the previous embodiment will be described.
  • the storage device shown in the above embodiment can be applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • 13A to 13E schematically show some configuration examples of the removable storage device.
  • the storage device shown in the above embodiment is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 13A is a schematic diagram of the USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the board 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the storage device shown in the previous embodiment can be incorporated in the memory chip 1105 or the like.
  • FIG. 13B is a schematic diagram of the appearance of the SD card
  • FIG. 13C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a substrate 1113.
  • the board 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113.
  • the data of the memory chip 1114 can be read and written by wireless communication between the host device and the SD card 1110.
  • the storage device shown in the previous embodiment can be incorporated in the memory chip 1114 or the like.
  • FIG. 13D is a schematic diagram of the appearance of the SSD
  • FIG. 13E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 has a housing 1151, a connector 1152 and a substrate 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the storage device shown in the previous embodiment can be incorporated in the memory chip 1154 or the like.
  • FIG. 14 is a block diagram showing a configuration example of an information processing system.
  • the information processing system 1200 has a storage device 1201 and a host device 1202. As the storage device 1201, the storage device 100 shown in the above embodiment can be applied.
  • the host device 1202 corresponds to the host device 200 shown in the above embodiment.
  • the storage device 1201 is used, for example, as a storage device for the host device 1202, and has a function of storing various data such as programs, video data, and acoustic data.
  • the host device 1202 includes a logic unit 1210, a display device 1221, and an input device 1222.
  • the logic unit 1210 has a function of controlling the entire host device 1202.
  • the logic unit 1210 includes a processor 1211, a memory unit 1212, an interface 1213, and a bus 1214.
  • the processor 1211, the memory unit 1212, and the interface 1213 are connected to each other by the bus 1214.
  • the processor 1211 functions as an arithmetic unit and a control unit, and has a function of controlling the overall operation of various devices in the host device 1202 according to a program such as firmware.
  • a CPU, a microprocessor (MPU), or the like can be used for the processor 1211.
  • the memory unit 1212 has a function of storing a program executed by the processor 1211, data processed by the processor 1211, and the like.
  • the logic unit 1210 communicates with the display device 1221, the input device 1222, and the storage device 1201 via the interface 1213.
  • the input signal from the input device 1222 is transmitted to the logic unit 1210 via the interface 1213 and the bus 1214.
  • the display device 1221 is provided as an output device and constitutes a display unit of the information processing system 1200. Further, the host device 1202 may include other output devices such as a speaker and a printer in addition to the display device 1221. Alternatively, the host device 1202 may not have the display device 1221.
  • the input device 1222 is a device for inputting data to the logic unit 1210.
  • the user can operate the information processing system 1200 by operating the input device 1222.
  • Various human interfaces can be used for the input device 1222, and a plurality of input devices 1222 can be provided in the information processing system 1200.
  • the input device 1222 includes a touch sensor, a keyboard, a mouse, operation buttons, a microphone (voice input device), a camera (imaging system), and the like.
  • a device for detecting voice, line of sight, gesture, etc. may be incorporated in the host device 1202 to operate the information processing system 1200.
  • the touch sensor may be incorporated in the display device 1221.
  • the information processing system 1200 may have a mode in which the storage device 1201 and the host device 1202 are housed in one housing, or a mode in which the storage device 1201 and the host device 1202 are configured by a plurality of devices connected by wire or wirelessly. ..
  • a notebook PC personal computer
  • a tablet-type information terminal an electronic book terminal
  • a smartphone a mobile phone
  • an audio terminal a recording / playback device
  • the latter form includes a set of desktop PC, keyboard, mouse and monitor.
  • an AV (acoustic video) system including a recording / playback device, an audio device (speaker, amplifier, etc.), and a television device, a surveillance system including a surveillance camera, a display device, and a storage device for recording.
  • AV acoustic video
  • an information processing system with improved operating speed can be realized.
  • (Embodiment 4) 15A to 15G show an example of an electronic device equipped with a storage device according to an aspect of the present invention.
  • the storage device can be mounted on various electronic devices.
  • electronic devices include information terminals, computers, smartphones, electronic book terminals, television devices, digital signage (electronic signage), large game machines such as pachinko machines, digital cameras, digital video cameras, and digital devices.
  • electronic devices include photo frames, mobile phones, portable game machines, recording / playback devices, navigation systems, sound playback devices, and the like.
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the electronic device of one aspect of the present invention may have an antenna.
  • the display unit can display images, information, and the like.
  • the antenna may be used for non-contact power transmission.
  • the electronic device of one aspect of the present invention includes sensors (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, It may have the ability to measure voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared rays).
  • the electronic device of one aspect of the present invention can have various functions. For example, a function to display various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a calendar, a function to display a date or time, a function to execute various software (programs), wireless communication. It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • a storage device for holding a program of a microcontroller can be formed by using the storage device according to one aspect of the present invention. Therefore, according to one aspect of the present invention, it is possible to realize an information terminal having improved operating speed and reduced power consumption.
  • FIG. 15A illustrates a mobile phone (smartphone) which is a kind of information terminal.
  • the information terminal 5100 has a housing 5101 and a display unit 5102, and a touch panel is provided in the display unit 5102 and a button is provided in the housing 5101 as an input interface.
  • the storage device according to one aspect of the present invention may be used for the storage of the mobile phone.
  • FIG. 15B illustrates a notebook information terminal 5200.
  • the notebook type information terminal 5200 includes a main body 5201 of the information terminal, a display unit 5202, and a keyboard 5203. Further, the storage device according to one aspect of the present invention may be used for the storage of the notebook type information terminal.
  • a smartphone and a notebook-type information terminal are taken as examples as electronic devices, and although they are shown in FIGS. 15A and 15B, respectively, information terminals other than the smartphone and the notebook-type information terminal can be applied.
  • information terminals other than smartphones and notebook-type information terminals include PDAs (Personal Digital Assistants), desktop-type information terminals, workstations, and the like.
  • FIG. 15C shows a portable game machine 5300, which is an example of a game machine.
  • the portable game machine 5300 has a housing 5301, a housing 5302, a housing 5303, a display unit 5304, a connection unit 5305, an operation key 5306, and the like.
  • the housing 5302 and the housing 5303 can be removed from the housing 5301.
  • the connection unit 5305 provided in the housing 5301 to another housing (not shown)
  • the video output to the display unit 5304 can be output to another video device (not shown). can.
  • the housing 5302 and the housing 5303 can each function as an operation unit. This allows multiple players to play the game at the same time.
  • a storage device or the like according to one aspect of the present invention can be incorporated into a chip or the like provided on the substrate of the housing 5301, the housing 5302, and the housing 5303.
  • FIG. 15D shows a stationary game machine 5400, which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • a storage device may be used for a game machine such as a portable game machine 5300 or a stationary game machine 5400.
  • 15C and 15D show a portable game machine and a stationary game machine as an example of the game machine, but the game machine to which the microcontroller of one aspect of the present invention is applied is not limited to this.
  • Examples of the game machine to which the microcontroller of one aspect of the present invention is applied include an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), a pitching machine for batting practice installed in a sports facility, and the like. Can be mentioned.
  • the storage device of one aspect of the present invention can be applied to a large computer.
  • FIG. 15E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • FIG. 15F is a diagram showing a rack-mounted computer 5502 included in the supercomputer 5500.
  • the supercomputer 5500 has a rack 5501 and a plurality of rack-mounted computers 5502.
  • the plurality of computers 5502 are stored in the rack 5501.
  • the computer 5502 is provided with a plurality of substrates 5504, and the microcontroller according to one aspect of the present invention can be mounted on the substrate.
  • the storage device according to one aspect of the present invention may be used for the storage of the large computer.
  • 15E and 15F show a supercomputer as an example of a large computer, but the large computer according to one aspect of the present invention is not limited thereto.
  • Examples of the large-scale computer according to one aspect of the present invention include a computer (server) for providing a service, a large-scale general-purpose computer (mainframe), and the like.
  • FIG. 15G shows an electric freezer / refrigerator 5800, which is an example of an electric appliance.
  • the electric freezer / refrigerator 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • the storage device and the like according to one aspect of the present invention can also be applied to the electric freezer / refrigerator 5800.
  • Other appliances include, for example, vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, IH cookers, water servers, heating and cooling appliances including air conditioners, washing machines, dryers, audiovisual equipment and the like. ..
  • the storage device By using the storage device according to one aspect of the present invention, it is possible to realize an electronic device having an improved operating speed. In addition, it is possible to realize an electronic device with reduced power consumption.
  • 100 Storage device, 110: Memory control unit, 111: Input / output unit, 112: Control unit, 113: Address management unit, 114: Free block management unit, 115: ECC management unit, 116: ECC processing unit, 117: Farm Wear storage unit, 118: work memory, 120: memory unit, 121: memory block, 130: memory cell, 133: logical address conversion table, 134: free block management table, 135: ECC management table, 139: memory string, 140 : Logical address, 141: Index information, 142: In-block offset information, 143: Physical address, 151: Memory cell, 152: FTJ element, 200: Host device

Abstract

信頼性の高い記憶装置を提供する。 入出力部、制御部、および第１管理部を有するメモリ制御部と、複数のメモリブロックと、を有する記憶装置であって、第１管理部は、複数の第１記憶素子を有し、制御部は、複数の第１記憶素子に記憶された第１管理テーブルを用いて、入出力部を介して入力されたアドレスを、該アドレスに対応するメモリブロックのアドレスに変換する機能を有し、第１記憶素子は強誘電体を含む。制御部は、不良メモリセルを使用しない機能を備えてもよく、読み出したデータのエラー訂正を行う機能を備えてもよい。

Description

記憶装置
本発明は、半導体装置に関する。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、もしくは同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等も半導体装置の一例である。よって、半導体装置は、その一部に半導体装置を有している場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
よって、本発明の一態様に係る技術分野の一例として、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、またはそれらの検査方法などを挙げることができる。
近年、電子機器の取り扱うデータ量が増加しているため、記憶装置の記憶容量の増加が求められている。記憶装置の記憶容量の増加する方法としては、例えば、メモリセルアレイを複数積層させた構造（３次元構造）を採用する、また、メモリセルを多値化にする、などの方法が挙げられる。
また、記憶容量の大きい記憶装置として、ＮＡＮＤ型フラッシュメモリが普及している。近年では、メモリセルを３次元的に配置することで、ＮＡＮＤ型フラッシュメモリの集積度を高める技術が普及している（特許文献１）。
また、非特許文献１に示すように、強誘電体（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）を用いたメモリアレイの研究開発が活発に行われている。
特開２００７−２６６１４３号公報
Ｔ．Ｓ．Ｂｏｅｓｃｋｅ，ｅｔ　ａｌ，"Ｆｅｒｒｏｅｌｅｃｔｒｉｃｉｔｙ　ｉｎ　ｈａｆｎｉｕｍ　ｏｘｉｄｅ　ｔｈｉｎ　ｆｉｌｍｓ"，ＡＰＬ９９，２０１１
記憶装置の記憶容量を増加させることを目的としてメモリセル（記憶素子）の数を増やした場合、相対的に不良メモリセルの数も増えることがある。また、同様の目的で、メモリセルを多値化した場合、情報を示す保持電位の範囲が狭くなるので、素子の電気特性のばらつきの影響によって、書き込み時のデータと読み出し時のデータが異なる場合がある。
不良メモリセルが増えた場合に備え、該不良メモリセルを管理し、かつ、ＥＣＣ処理（ＥＣＣ：Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ、エラー検出および訂正）が行われるシステム構成が求められている。
本発明の一態様は、新規な記憶装置を提供することを課題の一つとする。本発明の一態様は、信頼性の高い記憶装置を提供することを課題の一とする。本発明の一態様は、消費電力が少ない記憶装置を提供することを課題の一とする。本発明の一態様は、記憶容量の大きい記憶装置を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。本発明の一態様は、消費電力が少ない半導体装置を提供することを課題の一とする。本発明の一態様は、記憶容量の大きい半導体装置を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、および他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、および他の課題の全てを解決する必要はない。
本発明の一態様は、入出力部、制御部、および第１管理部を有するメモリ制御部と、複数のメモリブロックを有するメモリ部と、を有する記憶装置であって、第１管理部は、複数の第１記憶素子を有し、制御部は、複数の第１記憶素子に記憶された第１管理テーブルを用いて、入出力部を介して入力されたアドレスを該アドレスに対応するメモリブロックのアドレスに変換する機能を有し、複数の第１記憶素子のそれぞれは強誘電体を含む記憶装置である。
メモリ制御部は第２管理部を有してもよい。第２管理部は、複数の第２記憶素子を有する。制御部は、複数の第２記憶素子に記憶された第２管理テーブルを用いて、複数のメモリブロックの中からデータ書き込み可能なメモリブロックを選定する機能を有してもよい。複数の第２記憶素子のそれぞれは強誘電体を含んでもよい。
メモリ制御部は第３管理部を有してもよい。第３管理部は、複数の第３記憶素子を有する。制御部は、複数の第３記憶素子に記憶された第３管理テーブルを用いて、データ読み出し時にエラー訂正の要否を判断する機能を有してもよい。複数の第３記憶素子のそれぞれは強誘電体を含んでもよい。
複数のメモリブロックは、それぞれ複数の記憶素子を有する。該記憶素子はＮＡＮＤ型の記憶素子であってもよい。強誘電体は、ハフニウムまたはジルコニウムの一方または双方を含むことが好ましい。強誘電体中の水素濃度は５×１０２０ａｔｏｍｓ／ｃｍ３以下が好ましい。強誘電体中の炭素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましい。
本発明の一態様によって、新規な記憶装置を提供できる。本発明の一態様によって、信頼性の高い記憶装置を提供することを課題の一とする。本発明の一態様によって、消費電力が少ない記憶装置を提供できる。本発明の一態様によって、記憶容量の大きい記憶装置を提供できる。本発明の一態様によって、新規な半導体装置を提供することを課題の一つとする。本発明の一態様によって、信頼性の高い半導体装置を提供できる。本発明の一態様によって、消費電力が少ない半導体装置を提供できる。本発明の一態様によって、記憶容量の大きい半導体装置を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。また、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１は、記憶装置の構成例を示すブロック図である。
図２は、メモリストリングの回路構成例を示す図である。
図３は、論理アドレス変換テーブルを説明する図である。
図４は、フリーブロック管理テーブルを説明する図である。
図５は、ＥＣＣ管理テーブルを説明する図である。
図６Ａは、メモリセルの回路構成例を説明する図である。図６Ｂは、ヒステリシス特性の一例を示すグラフである。図６Ｃは、メモリセルの駆動方法例を示すタイミングチャートである。
図７Ａ乃至図７Ｅは、メモリセルの回路構成例を説明する図である。
図８は、記憶装置の動作例を説明するフローチャートである。
図９は、記憶装置の動作例を説明するフローチャートである。
図１０は、記憶装置の動作例を説明するフローチャートである。
図１１Ａおよび図１１Ｂは、記憶装置の動作例を説明するフローチャートである。
図１２は、記憶装置の動作例を説明するフローチャートである。
図１３Ａ乃至図１３Ｅは、記憶装置の一例を説明する図である。
図１４は、情報処理システムの構成例を示すブロック図である。
図１５Ａ乃至図１５Ｇは、電子機器の一例を説明するための図である。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン状態とオフ状態が制御される。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、および電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、配線などとすることができる。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイルなどを含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」などの用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」などの用語に言い換えることができる。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、更に好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、１対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に生じる寄生容量、トランジスタのソースまたはドレインの一方とゲートとの間に生じるゲート容量などを含むものとする。また、「容量素子」「寄生容量」「ゲート容量」などという用語は、「容量」などの用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」などの用語に言い換えることができる。また、「容量」の「１対の電極」という用語は、「一対の導電体」「一対の導電領域」「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、少なくとも、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）およびトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。
なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲートまたはバックゲートの一方を第１ゲートと呼称し、他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
また、本明細書等において、「ノード」は、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等を「ノード」と言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。なお、グラウンド電位は必ずしも０Ｖを意味するとは限らない。また、電位は相対的なものであり、基準となる電位が変わることによって、配線に与えられる電位、回路などに印加される電位、回路などから出力される電位なども変化する。
また、本明細書等において、「高レベル電位（「ハイレベル電位」、「Ｈ電位」、または「Ｈ」ともいう）」「低レベル電位（「ローレベル電位」、「Ｌ電位」、または「Ｌ」ともいう）」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（または電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書などの実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲などにおいて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲などにおいて省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「重なる」などの用語は、構成要素の積層順などの状態を限定するものではない。例えば、「絶縁層Ａに重なる電極Ｂ」の表現であれば、「絶縁層Ａの上に電極Ｂが形成されている」状態に限らず、「絶縁層Ａの下に電極Ｂが形成されている」状態または「絶縁層Ａの右側（もしくは左側）に電極Ｂが形成されている」状態などを除外しない。
また、本明細書等において、「隣接」や「近接」の用語は、構成要素が直接接していることを限定するものではない。例えば、「絶縁層Ａに隣接する電極Ｂ」の表現であれば、絶縁層Ａと電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂの間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。または、場合によっては、または、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」または「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。または、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
また、本明細書等において「電極」「配線」「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」「配線」「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は「配線」または「端子」の一部とすることができ、また、例えば、「端子」は「配線」または「電極」の一部とすることができる。また、「電極」「配線」「端子」などの用語は、場合によって、「領域」などの用語に置き換える場合がある。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、または、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」または「概略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」または「概略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
本明細書などにおいて、計数値および計量値に関して、または、計数値もしくは計量値に換算可能な物、方法、および事象などに関して、「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、または置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態（または実施例）において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態については、図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、図面を理解しやすくするため、斜視図または上面図などにおいて、一部の構成要素の記載を省略している場合がある。
また、本明細書の図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもその大きさや縦横比などに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２つある配線ＧＬの一方を配線ＧＬ［１］と記載し、他方を配線ＧＬ［２］と記載する場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様に係る記憶装置１００の構成例および動作例などについて説明する。
＜記憶装置の構成例＞
図１は、記憶装置の構成例を示すブロック図である。なお、ブロック図では、構成要素を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
記憶装置１００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）などのホスト装置２００のアクセス要求に応じて、データの書き込みまたはデータの読み出しを行う機能を有する。
記憶装置１００は、メモリ制御部１１０およびメモリ部１２０を有する。メモリ制御部１１０は、入出力部１１１、制御部１１２、アドレス管理部１１３、フリーブロック管理部１１４、ＥＣＣ管理部１１５（ＥＣＣ：Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａｎｄ　Ｃｏｒｒｅｃｔ）、ＥＣＣ処理部１１６、ファームウエア記憶部１１７、およびワークメモリ１１８を有する。
メモリ部１２０は、ホスト装置２００がメモリ制御部１１０を介してアクセス可能な領域である。メモリ部１２０には、ホスト装置２００の書き込み要求によってデータが書き込まれる。また、メモリ部１２０が記憶しているデータは、ホスト装置２００の読み出し要求によって読み出される。
メモリ部１２０は、複数のメモリセル１３０を有する。複数のメモリセル１３０は、「ブロック」または「メモリブロック」と呼ばれる基本単位ごとに動作する。１つのメモリブロックの記憶容量は、数十ビット乃至数千ビットとすることができる。図１では、メモリ部１２０がｋ個（ｋは１以上の整数）のメモリブロック１２１を有する例を示している。なお、図１では、メモリ部１２０［１］、メモリ部１２０［２］、およびメモリ部１２０［ｋ］を図示し、メモリ部１２０［３］乃至メモリ部１２０［ｋ−１］の記載を省略している。
ホスト装置２００は、メモリ制御部１１０を介して、ブロック単位でメモリ部１２０にアクセスする。また、本実施の形態などでは、データが格納されていないメモリブロック１２１を、「空きブロック」と呼ぶ場合がある。
メモリ部１２０は、ＮＯＲ型であって構成してもよいし、ＮＡＮＤ型で構成してもよい。メモリ部１２０をＮＯＲ型で構成する場合は、メモリセル１３０としてＤＲＡＭまたはＳＲＡＭを用いてもよいし、ＦＧ型（ＦＧ：Ｆｌｏａｔｉｎｇ　Ｇａｔｅ）またはＭＯＮＯＳ型（ＭＯＮＯＳ：Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の不揮発性記憶素子を用いてもよい。
メモリ部１２０をＮＡＮＤ型で構成する場合は、複数のメモリセル１３０を直列に接続すればよい。直列に接続された１つの記憶素子グループを「メモリストリング」ともいう。１つのメモリブロック１２１が１つのメモリストリングを有してもよいし、１つのメモリブロックが複数のメモリストリングを有してもよい。
メモリストリングの回路構成例を図２に示す。図２に示すメモリストリング１３９は、ｍ個（ｍは２以上の整数）のトランジスタＴｒが直列に接続する構成を有する。トランジスタＴｒ［１］のソースは配線ＰＬと電気的に接続され、ドレインはトランジスタＴｒ［２］のソースと電気的に接続される。また、トランジスタＴｒ［２］のドレインはトランジスタＴｒ［３］のソースと電気的に接続される。また、トランジスタＴｒ［ｍ］のソースはトランジスタＴｒ［ｍ−１］のドレインと電気的に接続され、トランジスタＴｒ［ｍ］のドレインは配線ＢＬと電気的に接続される。トランジスタＴｒ［１］乃至トランジスタＴｒ［ｍ］のゲートは、それぞれが配線ＣＧ［１］乃至配線ＣＧ［ｍ］と電気的に接続される。トランジスタＴｒは記憶素子として機能する。トランジスタＴｒはＦＧ型の記憶素子であってもよいし、ＭＯＮＯＳ型の記憶素子であってもよい。よって、トランジスタＴｒはメモリセル１３０として機能する。
入出力部１１１は、データの入出力部として機能し、記憶装置１００とホスト装置２００間でデータの入出力を行なう機能を有する。制御部１１２は、ホスト装置２００の要求に応じて記憶装置１００全体の動作を制御する機能を有する。
アドレス管理部１１３は複数のメモリセル１５１（記憶素子）を備え、該複数のメモリセル１５１に論理アドレス変換テーブル１３３が記憶されている。図３に論理アドレス変換テーブル１３３の一例を示す。論理アドレス変換テーブル１３３は、ブロックＡＢ［１］乃至ブロックＡＢ［ｋ］を有する。ブロックＡＢ［１］乃至ブロックＡＢ［ｋ］のそれぞれには、ホスト装置２００から指定された論理アドレス１４０を、メモリ部１２０の物理アドレスに関連付ける情報が格納される。
論理アドレス１４０は、インデックス情報１４１およびブロック内オフセット情報１４２を含む。インデックス情報１４１は、論理アドレス１４０のＭＳＢ（Ｍｏｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ、最上位ビット）側に格納され、ブロック内オフセット情報１４２は、論理アドレス１４０のＬＳＢ（Ｌｅａｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ、最下位ビット）側に格納されている。
図３は、ブロックＡＢ［１］乃至ブロックＡＢ［ｋ］のいずれかからインデックス情報１４１と関連付けされている情報を読み出し、該情報と、ブロック内オフセット情報１４２と、を制御部１１２に入力する動作を示している。そして、制御部１１２は、入力された情報を用いて物理アドレス１４３を算出する。
フリーブロック管理部１１４は複数のメモリセル１５１を備え、該複数のメモリセル１５１にフリーブロック管理テーブル１３４が記憶されている。図４にフリーブロック管理テーブル１３４の一例を示す。フリーブロック管理テーブル１３４は、ブロックＦＢ［１］乃至ブロックＦＢ［ｋ］を有する。ブロックＦＢ［１］乃至ブロックＦＢ［ｋ］には、それぞれ、メモリブロック１２１［１］乃至メモリブロック１２１［ｋ］の使用状況と不良メモリセル有無の情報が格納される。
例えば、ブロックＦＢ［１］乃至ブロックＦＢ［ｋ］に、メモリブロック１２１［１］乃至メモリブロック１２１［ｋ］の状態を示す３ｂｉｔの情報を格納する。
例えば、メモリブロック１２１［ｉ］（ｉは１以上ｋ以下の整数）にデータが無い（未使用状態である）場合はブロックＦＢ［ｉ］の１ｂｉｔ目を“０”にし、データが存在する（使用状態である）場合はブロックＦＢ［ｉ］の１ｂｉｔ目を“１”にする。
また、メモリブロック１２１［ｉ］に不良メモリセルが含まれていない場合は、ブロックＦＢ［ｉ］の２ｂｉｔ目を“０”にし、不良メモリセルが含まれていることが判明した場合はブロックＦＢ［ｉ］の２ｂｉｔ目を“１”にする。
また、メモリブロック１２１［ｉ］が使用可能な場合は、ブロックＦＢ［ｉ］の３ｂｉｔ目を“０”にし、使用禁止にする場合はブロックＦＢ［ｉ］の３ｂｉｔ目を“１”にする。
後述する空きブロックの検索時は、ブロックＦＢ［ｉ］の３ｂｉｔ目が“０”であるメモリブロックのみを検索対象にする。検索対象メモリブロックから使用禁止メモリブロックを除外することで、検索効率が向上し、検索時間の短縮および消費電力の低減が実現できる。
なお、１つのブロックＦＢに格納可能な情報量は３ｂｉｔ以上であってもよいし、２ｂｉｔ以下であってもよい。
制御部１１２は、フリーブロック管理テーブル１３４のブロックＦＢ［１］乃至ブロックＦＢ［ｋ］に格納されている情報を知ることによって、メモリブロック１２１［１］乃至メモリブロック１２１［ｋ］の使用状況を判断する。
また、特に、メモリセル１３０にＦＧ型またはＭＯＮＯＳ型の記憶素子を用いる場合は、同じメモリセル１３０に繰り返しデータ書き込みを行なうと、そのメモリセル１３０が劣化して不良メモリセルになりやすい。よって、メモリセル１３０毎のデータ書き込み回数のばらつきを低減し、メモリセル１３０の使用頻度の平準化を行なうことが好ましい。データ書き込みは、書き込み回数の少ないメモリセル１３０に優先して行うことが好ましい。メモリセル１３０の使用頻度の平準化を行なうことで、不良メモリセルの増加を抑え、記憶装置１００の信頼性を高めることができる。
ＥＣＣ管理部１１５は、複数のメモリセル１５１を備え、該複数のメモリセル１５１にＥＣＣ管理テーブル１３５が記憶されている。図５にＥＣＣ管理テーブル１３５の一例を示す。ＥＣＣ管理テーブル１３５は、ブロックＥＣＣＢ［１］乃至ブロックＥＣＣＢ［ｋ］を有する。ブロックＥＣＣＢ［１］乃至ブロックＥＣＣＢ［ｋ］には、それぞれメモリブロック１２１［１］乃至メモリブロック１２１［ｋ］のエラー訂正に関する情報が格納される。
例えば、ブロックＥＣＣＢ［１］乃至ブロックＥＣＣＢ［ｋ］に、メモリブロック１２１［１］乃至メモリブロック１２１［ｋ］のエラー訂正要否を示す１ｂｉｔの情報を格納する。例えば、メモリブロック１２１［ｉ］に対してエラー検出および訂正が不要である場合はブロックＥＣＣＢ［ｉ］に“０”が格納され、エラー検出および訂正が必要である場合はブロックＥＣＣＢ［ｉ］に“１”を格納される。なお、ブロックＥＣＣＢに２ｂｉｔ以上の情報を格納してもよい。
制御部１１２は、ＥＣＣ管理テーブル１３５のブロックＥＣＣＢ［１］乃至ブロックＥＣＣＢ［ｋ］に格納されている情報を知ることによって、メモリブロック１２１［１］乃至メモリブロック１２１［ｋ］のエラー訂正要否を判断する。
なお、本実施の形態では、１つのブロックＥＣＣＢに１つのメモリブロック１２１を割り当てているが、１つのブロックＥＣＣＢに複数のメモリブロック１２１を割り当てもよい。
ＥＣＣ処理部１１６は、メモリ部１２０のエラー検出および訂正を行うための機能を有する。例えば、ＥＣＣ処理部１１６は、ＢＣＨ符号、Ｒｅｅｄ−Ｓｏｌｏｍｏｎ符号、ＣＲＣ符号（ＣＲＣ：Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）などを使ったエラー訂正機能を有する。
ファームウエア記憶部１１７は、複数の記憶素子を備え、ファームウエアを記憶する機能を有する。ファームウエアは、制御部１１２が記憶装置１００を制御するために実行するプログラムである。制御部１１２は、ファームウエアに従って記憶装置１００全体の動作を制御する。
ワークメモリ１１８は、制御部１１２がファームウエアの実行時に必要なデータを一時的に保存する機能を有する。ワークメモリ１１８には、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等を用いることが出来る。
メモリセル１３０は、素子の電気特性のばらつきなどの影響で、保持時間が長期化することによって、エラー発生率が高くなる可能性がある。そのため、エラー訂正は、記憶装置１００の保持特性および信頼性の向上に非常に有効である。
アドレス管理部１１３、フリーブロック管理部１１４、およびＥＣＣ管理部１１５のそれぞれが備えるメモリセル１５１の回路構成例を図６Ａに示す。図６Ａに示すメモリセル１５１は、１つのトランジスタＭと１つの容量素子Ｃｆｅを有する１Ｔｒ１Ｃ型の記憶回路であり、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）として機能する。
トランジスタＭのチャネルが形成される半導体層として、様々な半導体材料を用いることができる。例えば、トランジスタＭのチャネルが形成される半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。また、半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。
なお、酸化物半導体はバンドギャップが２ｅＶ以上であるため、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）は、オフ電流が著しく少ない。トランジスタＭにＯＳトランジスタを用いると、メモリセル１５１に書き込まれたデータを長期間保持することができる。メモリセル１５１を構成するトランジスタにＯＳトランジスタを用いた場合、メモリセル１５１を「ＯＳメモリ」と呼ぶことができる。
トランジスタＭとして、ＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、高耐圧であるという特性を有する。よって、トランジスタＭをＯＳトランジスタとすることにより、トランジスタＭを微細化しても、トランジスタＭに高電圧を印加することができる。トランジスタＭを微細化することにより、メモリセル１５１の占有面積を小さくすることができる。例えば、図６Ａに示すメモリセル１５１の１個あたりの占有面積は、ＳＲＡＭセルの１個あたりの占有面積の１／３乃至１／６とすることができる。よって、メモリセル１５１を高密度に配置することができる。これにより、本発明の一態様に係る記憶装置を、記憶容量が大きな記憶装置とすることができる。
ＯＳトランジスタに用いる酸化物半導体は、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でもよいし、ｎｃ−ＯＳでもよいし、ａ−ｌｉｋｅ　ＯＳでもよい。
ＣＡＡＣ−ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ−ＯＳ膜の厚さ方向、ＣＡＡＣ−ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ−ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ−ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
なお、トランジスタＭは、ゲートの他、バックゲートを有してもよいし、有していなくてもよい。また、図６Ａでは、トランジスタＭをｎチャネル型トランジスタとしているが、トランジスタＭはｐチャネル型トランジスタでもよい。
トランジスタＭのソースまたはドレインの一方は、配線ＢＬと電気的に接続される。トランジスタＭのソースまたはドレインの他方は、容量素子Ｃｆｅの一方の電極と電気的に接続される。トランジスタＭのゲートは、配線ＷＬと電気的に接続される。容量素子Ｃｆｅの他方の電極は、配線ＰＬと電気的に接続される。
配線ＷＬは、ワード線としての機能を有し、配線ＷＬの電位を制御することにより、トランジスタＭのオンオフを制御することができる。例えば、配線ＷＬの電位を高電位とすることにより、トランジスタＭをオン状態とし、配線ＷＬの電位を低電位とすることにより、トランジスタＭをオフ状態とすることができる。
配線ＢＬは、ビット線としての機能を有し、トランジスタＭがオン状態である場合において、配線ＢＬの電位に対応する電位が容量素子Ｃｆｅの一方の電極に供給される。
配線ＰＬは、プレート線としての機能を有し、配線ＰＬの電位を、容量素子Ｃｆｅの他方の電極の電位とすることができる。
容量素子Ｃｆｅは、２つの電極の間に、誘電体層として強誘電性を有しうる材料を有する。本明細書等では、強誘電性を有しうる材料を用いた誘電体層を「強誘電体層」と呼ぶ場合がある。
強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム（Ｈｆ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、などが挙げられる。また、強誘電性を有しうる材料として、ＰｂＴｉＯＸ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料を含む混合物または化合物を用いることができる。または、誘電体層を、上記に列挙した材料から選ばれた複数の材料からなる積層構造にしてもよい。
特に、強誘電性を有しうる材料として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料を用いることが好ましい。酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。ここで、誘電体層の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは、１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）にすることができる。誘電体層を薄くすることで、容量素子Ｃｆｅを、微細化されたトランジスタに組み合わせて記憶装置を形成できる。
また、強誘電性を有しうる材料としてＨｆＺｒＯＸ用いる場合、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、特に熱ＡＬＤ法を用いて成膜することが好ましい。また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、プリカーサとして炭化水素（Ｈｙｄｒｏ　Ｃａｒｂｏｎ、ＨＣともいう）を含まない材料を用いると好適である。強誘電性を有しうる材料中に、水素、及び炭素のいずれか一方または双方が含まれる場合、強誘電性を有しうる材料の結晶化を阻害する場合がある。このため、上記のように、炭化水素を含まないプリカーサを用いることで、強誘電性を有しうる材料中の、水素、及び炭素のいずれか一方または双方の濃度を低減することが好ましい。例えば、炭化水素を含まないプリカーサとしては、塩素系材料があげられる。なお、強誘電性を有しうる材料として、酸化ハフニウムおよび酸化ジルコニウムを有する材料（ＨｆＺｒＯｘ）を用いる場合、プリカーサとしては、ＨｆＣｌ４、及び／またはＺｒＣｌ４を用いればよい。
なお、強誘電性を有しうる材料を用いた膜を成膜する場合、膜中の不純物、ここでは水素、炭化水素、及び炭素の少なくとも一以上を徹底的に排除することで、高純度真性な強誘電性を有する膜を形成することができる。なお、高純度真性な強誘電性を有する膜と、酸化物半導体とは、製造プロセスの整合性が非常に高い。よって、生産性が高い記憶装置の作製方法を提供することができる。
二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる、強誘電性を有しうる材料の水素濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０２０ａｔｏｍｓ／ｃｍ３以下がより好ましい。また、ＳＩＭＳにより得られる、強誘電性を有しうる材料の炭素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましい。
また、強誘電性を有しうる材料としてＨｆＺｒＯＸ用いる場合、熱ＡＬＤ法を用いて酸化ハフニウムと酸化ジルコニウムとを１：１の組成になるように交互に成膜すると好ましい。
また、熱ＡＬＤ法を用いて、強誘電性を有しうる材料を成膜する場合、酸化剤はＨ２ＯまたはＯ３を用いることができる。ただし、熱ＡＬＤ法の酸化剤としては、これに限定されない。例えば、熱ＡＬＤ法の酸化剤としては、Ｏ２、Ｏ３、Ｎ２Ｏ、ＮＯ２、Ｈ２Ｏ、及びＨ２Ｏ２の中から選ばれるいずれか一または複数を含んでもよい。
また、強誘電性を有しうる材料の結晶構造は、特に限定されない。例えば、強誘電性を有しうる材料の結晶構造としては、立方晶系、正方晶系、直方晶系、及び単斜晶系の中から選ばれるいずれか一または複数とすればよい。特に強誘電性を有しうる材料としては、直方晶系の結晶構造を有すると、強誘電性が発現するため好ましい。または、強誘電性を有しうる材料として、アモルファス構造と、結晶構造とを有する複合構造としてもよい。
強誘電性を有しうる材料を用いた誘電体層である強誘電体層は、ヒステリシス特性を有する。図６Ｂは、当該ヒステリシス特性の一例を示すグラフである。図６Ｂにおいて、横軸は強誘電体層に印加する電圧を示す。当該電圧は、例えば容量素子Ｃｆｅの一方の電極の電位と、容量素子Ｃｆｅの他方の電極の電位と、の差とすることができる。
また、図６Ｂにおいて、縦軸は強誘電体層の分極を示し、正の値の場合は正電荷が容量素子Ｃｆｅの一方の電極側に偏り、負電荷が容量素子Ｃｆｅの他方の電極側に偏っていることを示す。一方、分極が負の値の場合は、正電荷が容量素子Ｃｆｅの他方の電極側に偏り、負電荷が容量素子Ｃｆｅの一方の電極側に偏っていることを示す。
なお、図６Ｂのグラフの横軸に示す電圧を、容量素子Ｃｆｅの他方の電極の電位と、容量素子Ｃｆｅの一方の電極の電位と、の差としてもよい。また、図６Ｂのグラフの縦軸に示す分極を、正電荷が容量素子Ｃｆｅの他方の電極側に偏り、負電荷が容量素子Ｃｆｅの一方の電極側に偏っている場合に正の値とし、正電荷が容量素子Ｃｆｅの一方の電極側に偏り、負電荷が容量素子Ｃｆｅの他方の電極側に偏っている場合に負の値としてもよい。
図６Ｂに示すように、強誘電体層のヒステリシス特性は、曲線５１と、曲線５２と、により表すことができる。曲線５１と曲線５２の交点における電圧を、ＶＳＰ、および−ＶＳＰとする。ＶＳＰと−ＶＳＰは、極性が異なるということができる。
強誘電体層に−ＶＳＰ以下の電圧を印加した後に、強誘電体層に印加する電圧を高くしていくと、強誘電体層の分極量は、曲線５１に従って増加する。一方、強誘電体層にＶＳＰ以上の電圧を印加した後に、強誘電体層に印加する電圧を低くしていくと、強誘電体層の分極量は、曲線５２に従って減少する。よって、ＶＳＰ、および−ＶＳＰは、飽和分極電圧ということができる。なお、例えばＶＳＰを第１の飽和分極電圧と呼び、−ＶＳＰを第２の飽和分極電圧と呼ぶ場合がある。また、図６Ｂでは、第１の飽和分極電圧の絶対値と、第２の飽和分極電圧の絶対値と、が等しいとしているが、異なってもよい。
ここで、強誘電体層の分極が曲線５１に従って変化する際の、強誘電体層の分極が０である場合における、強誘電体層に印加される電圧をＶｃとする。また、強誘電体層の分極が曲線５２に従って変化する際の、強誘電体層の分極が０である場合における、強誘電体層に印加される電圧を−Ｖｃとする。Ｖｃ、および−Ｖｃは、抗電圧ということができる。Ｖｃの値、および−Ｖｃの値は、−ＶＳＰとＶＳＰの間の値であるということができる。なお、例えばＶｃを第１の抗電圧と呼び、−Ｖｃを第２の抗電圧と呼ぶ場合がある。また、図６Ｂでは、第１の抗電圧の絶対値と、第２の抗電圧の絶対値と、が等しいとしているが、異なってもよい。
また、強誘電体層に電圧が印加されていない時の、分極の最大値を「残留分極Ｐｒ」と呼び、最小値を「残留分極−Ｐｒ」と呼ぶ。また、残留分極Ｐｒと残留分極−Ｐｒの差を「残留分極２Ｐｒ」と呼ぶ。
前述のように、容量素子Ｃｆｅが有する強誘電体層に印加される電圧は、容量素子Ｃｆｅの一方の電極の電位と、容量素子Ｃｆｅの他方の電極の電位と、の差により表すことができる。また、前述のように、容量素子Ｃｆｅの他方の電極は、配線ＰＬと電気的に接続される。よって、配線ＰＬの電位を制御することにより、容量素子Ｃｆｅが有する強誘電体層に印加される電圧を制御することができる。
なお、メモリセル１５１の構成をメモリセル１３０に用いてもよい。
＜メモリセルの駆動方法例＞
以下では、図６Ａに示すメモリセル１５１の駆動方法の一例を説明する。以下の説明において、容量素子Ｃｆｅの強誘電体層に印加される電圧とは、容量素子Ｃｆｅの一方の電極の電位と、容量素子Ｃｆｅの他方の電極（配線ＰＬ）の電位と、の差を示すものとする。また、トランジスタＭは、ｎチャネル型トランジスタとする。
図６Ｃは、図６Ａに示すメモリセル１５１の駆動方法例を示すタイミングチャートである。図６Ｃでは、メモリセル１５１に２値のデジタルデータを書き込み、読み出す例を示している。具体的には、図６Ｃでは、時刻Ｔ０１乃至時刻Ｔ０２においてメモリセル１５１にデータ“１”を書き込み、時刻Ｔ０３乃至時刻Ｔ０５において読み出しおよび再書き込みを行い、時刻Ｔ１１乃至時刻Ｔ１３において読み出し、およびメモリセル１５１へのデータ“０”の書き込みを行い、時刻Ｔ１４乃至時刻Ｔ１６において読み出しおよび再書き込みを行い、時刻Ｔ１７乃至時刻Ｔ１９において読み出し、およびメモリセル１５１へのデータ“１”の書き込みを行う例を示している。
配線ＢＬと電気的に接続されるセンスアンプには、基準電位としてＶｒｅｆが供給されるものとする。図６Ｃ等に示す読み出し動作において、配線ＢＬの電位がＶｒｅｆより高い場合は、ビット線ドライバ回路によりデータ“１”が読み出されるものとする。一方、配線ＢＬの電位がＶｒｅｆより低い場合は、ビット線ドライバ回路によりデータ“０”が読み出されるものとする。
時刻Ｔ０１乃至時刻Ｔ０２において、配線ＷＬの電位を高電位とする。これにより、トランジスタＭがオン状態となる。また、配線ＢＬの電位をＶｗとする。トランジスタＭはオン状態であるため、容量素子Ｃｆｅの一方の電極の電位はＶｗとなる。さらに、配線ＰＬの電位をＧＮＤとする。以上より、容量素子Ｃｆｅの強誘電体層に印加される電圧は、“Ｖｗ−ＧＮＤ”となる。これにより、メモリセル１５１にデータ“１”を書き込むことができる。よって、時刻Ｔ０１乃至時刻Ｔ０２は、書き込み動作を行う期間であるということができる。
ここで、Ｖｗは、ＶＳＰ以上とすることが好ましく、例えばＶＳＰと等しくすることが好ましい。また、ＧＮＤは、例えば接地電位とすることができるが、メモリセル１５１を本発明の一態様の趣旨を充足するように駆動させることができるのであれば、必ずしも接地電位としなくてもよい。例えば、第１の飽和分極電圧の絶対値と、第２の飽和分極電圧の絶対値と、が異なり、第１の抗電圧の絶対値と、第２の抗電圧の絶対値と、が異なる場合は、ＧＮＤは接地以外の電位とすることができる。
時刻Ｔ０２乃至時刻Ｔ０３において、配線ＢＬの電位、および配線ＰＬの電位をＧＮＤとする。これにより、容量素子Ｃｆｅの強誘電体層に印加される電圧は、０Ｖとなる。時刻Ｔ０１乃至時刻Ｔ０２において容量素子Ｃｆｅの強誘電体層に印加される電圧“Ｖｗ−ＧＮＤ”はＶＳＰ以上とすることができることから、時刻Ｔ０２乃至時刻Ｔ０３において、容量素子Ｃｆｅの強誘電体層の分極量は図６Ｂに示す曲線５２に従って変化する。以上より、時刻Ｔ０２乃至時刻Ｔ０３では、容量素子Ｃｆｅの強誘電体層において分極反転は発生しない。
配線ＢＬの電位、および配線ＰＬの電位をＧＮＤとした後、配線ＷＬの電位を低電位とする。これにより、トランジスタＭがオフ状態となる。以上により、書き込み動作が完了し、メモリセル１５１へデータ“１”が保持される。なお、配線ＢＬ、および配線ＰＬの電位は、容量素子Ｃｆｅの強誘電体層において分極反転が発生しない、つまり容量素子Ｃｆｅの強誘電体層に印加される電圧が第２の抗電圧である−Ｖｃ以上となるのであれば任意の電位とすることができる。
時刻Ｔ０３乃至時刻Ｔ０４において、配線ＷＬの電位を高電位とする。これにより、トランジスタＭがオン状態となる。また、配線ＰＬの電位をＶｗとする。配線ＰＬの電位をＶｗとすることにより、容量素子Ｃｆｅの強誘電体層に印加される電圧が、“ＧＮＤ−Ｖｗ”となる。前述のように、時刻Ｔ０１乃至時刻Ｔ０２において容量素子Ｃｆｅの強誘電体層に印加される電圧は“Ｖｗ−ＧＮＤ”である。よって、容量素子Ｃｆｅの強誘電体層において分極反転が発生する。分極反転の際に、配線ＢＬに電流が流れ、配線ＢＬの電位はＶｒｅｆより高くなる。よって、ビット線ドライバ回路が、メモリセル１５１に保持されたデータ“１”を読み出すことができる。したがって、時刻Ｔ０３乃至時刻Ｔ０４は、読み出し動作を行う期間であるということができる。なお、ＶｒｅｆはＧＮＤより高く、Ｖｗより低いものとしているが、例えばＶｗより高くてもよい。
上記読み出しは、破壊読み出しであるため、メモリセル１５１に保持されたデータ“１”は失われる。そこで、時刻Ｔ０４乃至時刻Ｔ０５において、配線ＢＬの電位をＶｗとし、配線ＰＬの電位をＧＮＤとする。これにより、メモリセル１５１にデータ“１”を再書き込みする。よって、時刻Ｔ０４乃至時刻Ｔ０５は、再書き込み動作を行う期間であるということができる。
時刻Ｔ０５乃至時刻Ｔ１１において、配線ＢＬの電位、および配線ＰＬの電位をＧＮＤとする。その後、配線ＷＬの電位を低電位とする。以上により、再書き込み動作が完了し、メモリセル１５１にデータ“１”が保持される。
時刻Ｔ１１乃至時刻Ｔ１２において、配線ＷＬの電位を高電位とし、配線ＰＬの電位をＶｗとする。メモリセル１５１にはデータ“１”が保持されているため、配線ＢＬの電位がＶｒｅｆより高くなり、メモリセル１５１に保持されているデータ“１”が読み出される。よって、時刻Ｔ１１乃至時刻Ｔ１２は、読み出し動作を行う期間であるということができる。
時刻Ｔ１２乃至時刻Ｔ１３において、配線ＢＬの電位をＧＮＤとする。トランジスタＭはオン状態であるため、容量素子Ｃｆｅの一方の電極の電位はＧＮＤとなる。また、配線ＰＬの電位をＶｗとする。以上より、容量素子Ｃｆｅの強誘電体層に印加される電圧は、“ＧＮＤ−Ｖｗ”となる。これにより、メモリセル１５１にデータ“０”を書き込むことができる。よって、時刻Ｔ１２乃至時刻Ｔ１３は、書き込み動作を行う期間であるということができる。
時刻Ｔ１３乃至時刻Ｔ１４において、配線ＢＬの電位、および配線ＰＬの電位をＧＮＤとする。これにより、容量素子Ｃｆｅの強誘電体層に印加される電圧は、０Ｖとなる。時刻Ｔ１２乃至時刻Ｔ１３において容量素子Ｃｆｅの強誘電体層に印加される電圧“ＧＮＤ−Ｖｗ”は−ＶＳＰ以下とすることができることから、時刻Ｔ１３乃至時刻Ｔ１４において、容量素子Ｃｆｅの強誘電体層の分極量は図６Ｂに示す曲線５１に従って変化する。以上より、時刻Ｔ１３乃至時刻Ｔ１４では、容量素子Ｃｆｅの強誘電体層において分極反転は発生しない。
配線ＢＬの電位、および配線ＰＬの電位をＧＮＤとした後、配線ＷＬの電位を低電位とする。これにより、トランジスタＭがオフ状態となる。以上により、書き込み動作が完了し、メモリセル１５１へデータ“０”が保持される。なお、配線ＢＬ、および配線ＰＬの電位は、容量素子Ｃｆｅの強誘電体層において分極反転が発生しない、つまり容量素子Ｃｆｅの強誘電体層に印加される電圧が第１の抗電圧であるＶｃ以下となるのであれば任意の電位とすることができる。
時刻Ｔ１４乃至時刻Ｔ１５において、配線ＷＬの電位を高電位とする。これにより、トランジスタＭがオン状態となる。また、配線ＰＬの電位をＶｗとする。配線ＰＬの電位をＶｗとすることにより、容量素子Ｃｆｅの強誘電体層に印加される電圧が、“ＧＮＤ−Ｖｗ”となる。前述のように、時刻Ｔ１２乃至時刻Ｔ１３において容量素子Ｃｆｅの強誘電体層に印加される電圧は“ＧＮＤ−Ｖｗ”である。よって、容量素子Ｃｆｅの強誘電体層において分極反転が発生しない。よって、配線ＢＬに流れる電流量は、容量素子Ｃｆｅの強誘電体層において分極反転が発生する場合より小さい。これにより、配線ＢＬの電位の上昇幅は、容量素子Ｃｆｅの強誘電体層において分極反転が発生する場合より小さくなり、具体的には配線ＢＬの電位はＶｒｅｆ以下となる。よって、ビット線ドライバ回路が、メモリセル１５１に保持されたデータ“０”を読み出すことができる。したがって、時刻Ｔ１４乃至時刻Ｔ１５は、読み出し動作を行う期間であるということができる。
時刻Ｔ１５乃至時刻Ｔ１６において、配線ＢＬの電位をＧＮＤとし、配線ＰＬの電位をＶｗとする。これにより、メモリセル１５１にデータ“０”を再書き込みする。よって、時刻Ｔ１５乃至時刻Ｔ１６は、再書き込み動作を行う期間であるということができる。
時刻Ｔ１６乃至時刻Ｔ１７において、配線ＢＬの電位、および配線ＰＬの電位をＧＮＤとする。その後、配線ＷＬの電位を低電位とする。以上により、再書き込み動作が完了し、メモリセル１５１にデータ“０”が保持される。
時刻Ｔ１７乃至時刻Ｔ１８において、配線ＷＬの電位を高電位とし、配線ＰＬの電位をＶｗとする。メモリセル１５１にはデータ“０”が保持されているため、配線ＢＬの電位がＶｒｅｆより低くなり、メモリセル１５１に保持されているデータ“０”が読み出される。よって、時刻Ｔ１７乃至時刻Ｔ１８は、読み出し動作を行う期間であるということができる。
時刻Ｔ１８乃至時刻Ｔ１９において、配線ＢＬの電位をＶｗとする。トランジスタＭはオン状態であるため、容量素子Ｃｆｅの一方の電極の電位はＶｗとなる。また、配線ＰＬの電位をＧＮＤとする。以上より、容量素子Ｃｆｅの強誘電体層に印加される電圧は、“Ｖｗ−ＧＮＤ”となる。これにより、メモリセル１５１にデータ“１”を書き込むことができる。よって、時刻Ｔ１８乃至時刻Ｔ１９は、書き込み動作を行う期間であるということができる。
時刻Ｔ１９以降において、配線ＢＬの電位、および配線ＰＬの電位をＧＮＤとする。その後、配線ＷＬの電位を低電位とする。以上により、書き込み動作が完了し、メモリセル１５１にデータ“１”が保持される。
容量素子Ｃｆｅに強誘電体層を用いたメモリセル１５１は、電力供給が停止しても書き込まれた情報を保持可能な不揮発性の記憶素子として機能する。また、記憶装置１００にメモリセル１５１を用いることで、記憶装置１００への電力供給が停止しても、論理アドレス変換テーブル１３３、フリーブロック管理テーブル１３４、およびＥＣＣ管理テーブル１３５の情報を保持できる。
また、論理アドレス変換テーブル１３３、フリーブロック管理テーブル１３４、およびＥＣＣ管理テーブル１３５が記憶されるそれぞれの記憶領域をＤＲＡＭで構成すると、定期的なリフレッシュ動作が必要になるため消費電力が増加する。該記憶領域を、容量素子Ｃｆｅに強誘電体層を用いたメモリセル１５１で構成することによって、記憶装置１００の消費電力を低減できる。
メモリセル１５１は、図７Ａに示す２つのトランジスタ（トランジスタＭ１、トランジスタＭ２）と、２つの容量素子（容量素子Ｃｆｅ１、容量素子Ｃｆｅ２）を有する２Ｔｒ２Ｃ型の記憶回路でもよい。図７Ａに示すメモリセル１５１において、トランジスタＭ１のソースまたはドレインの一方は、配線ＢＬ１と電気的に接続される。トランジスタＭ１のソースまたはドレインの他方は、容量素子Ｃｆｅ１の一方の電極と電気的に接続される。トランジスタＭ２のソースまたはドレインの一方は、配線ＢＬ２と電気的に接続される。トランジスタＭ２のソースまたはドレインの他方は、容量素子Ｃｆｅ２の一方の電極と電気的に接続される。トランジスタＭ１のゲートおよびトランジスタＭ２のゲートは、配線ＷＬと電気的に接続される。容量素子Ｃｆｅ１の他方の電極および容量素子Ｃｆｅ２の他方の電極は、配線ＰＬと電気的に接続される。配線ＢＬ１および配線ＢＬ２は、ビット線として機能する。図７Ａに示すメモリセル１５１は、ＦｅＲＡＭとして機能する。
また、図７Ｂに示すように、メモリセル１５１として、ＦｅＦＥＴ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−ｇａｔｅ　Ｆｉｅｌｄ−Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を用いてもよい。強誘電体ゲートトランジスタＭｆｅは、ゲート絶縁膜に強誘電体を用いた電界効果型のトランジスタである。強誘電体ゲートトランジスタＭｆｅのソースまたはドレインの一方は配線ＢＬ１と電気的に接続され、他方は配線ＰＬと電気的に接続され、ゲートは配線ＷＬと電気的に接続される。
また、図７Ｃに示すように、メモリセル１５１として、トランジスタＭとＦＴＪ素子１５２（ＦＴＪ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ、または、Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｔｒａｎｓｐｏｒｔａｔｉｏｎ　Ｊｕｎｃｔｉｏｎ）を用いてもよい。図７Ｃにおいて、トランジスタＭのソースまたはドレインの一方はＦＴＪ素子１５２の一方の電極と電気的に接続され、ソースまたはドレインの他方は配線ＰＬと電気的に接続され、ゲートは配線ＷＬと電気的に接続される。ＦＴＪ素子１５２の他方の電極は配線ＢＬと電気的に接続される。
また、メモリセル１５１は、図７Ｄに示す２つのトランジスタ（トランジスタＭ１、トランジスタＭ２）と、１つの容量素子（容量素子Ｃｆｅ）を有する２Ｔｒ１Ｃ型の記憶回路でもよい。図７Ｄに示すメモリセル１５１において、トランジスタＭ１のソースまたはドレインの一方は、配線ＷＢＬと電気的に接続される。トランジスタＭ１のソースまたはドレインの他方は、容量素子Ｃｆｅの一方の電極と電気的に接続される。トランジスタＭ１のゲートは配線ＷＷＬと電気的に接続される。図７Ｄに示すトランジスタＭ１はバックゲートを有するトランジスタである。トランジスタＭ１のバックゲートは、配線ＢＧＬと電気的に接続される。
トランジスタＭ２のソースまたはドレインの一方は、配線ＲＢＬと電気的に接続される。トランジスタＭ２のソースまたはドレインの他方は、配線ＰＬと電気的に接続される。トランジスタＭ２のゲートは、容量素子Ｃｆｅの一方の電極と電気的に接続される。容量素子Ｃｆｅの他方の電極は、配線ＲＷＬと電気的に接続される。配線ＷＢＬおよび配線ＲＢＬはビット線として機能する。配線ＷＷＬおよび配線ＲＷＬはワード線として機能する。
また、図７Ｅに示すメモリセル１５１のように、図７Ｄに示したメモリセル１５１の容量素子Ｃｆｅを、ＦＴＪ素子１５２に置き換えてもよい。図７Ｅに示すメモリセル１５１において、ＦＴＪ素子１５２の一方の電極は、トランジスタＭ１のソースまたはドレインの他方、およびトランジスタＭ２のゲートと電気的に接続される。ＦＴＪ素子１５２の他方の電極は、配線ＲＷＬと電気的に接続される。
本明細書等では、強誘電体層を含む記憶素子または記憶回路を「強誘電体メモリ」または「ＦＥメモリ」と呼ぶ。よって、メモリセル１５１は強誘電体メモリであり、ＦＥメモリでもある。ＦＥメモリは、１×１０１０以上、好ましくは１×１０１２以上、より好ましくは１×１０１５以上の書き換え回数の実現が期待できる。また、ＦＥメモリは、１０ＭＨｚ以上、好ましくは１ＧＨｚ以上の動作周波数の実現が期待できる。
また、ＦＥメモリにおいて、残留分極２Ｐｒとデータ保持能力には相関があり、残留分極２Ｐｒが小さくなると、データの保持能力が低下する。本明細書等では、残留分極２Ｐｒが５％低下する（データの保持能力が５％低下する）までの期間を「メモリ保持期間」と呼ぶ。ＦＥメモリは、１５０℃または２００℃の環境温度下において、１０日以上、好ましくは１年以上、より好ましくは１０年以上のメモリ保持期間の実現が期待できる。
また、ＦＥメモリは、ＣＰＵ、ＧＰＵなどの、キャッシュメモリおよび／またはレジスタなどにも適用可能である。ＣＰＵのキャッシュメモリおよび／またはレジスタなどにＦＥメモリを組み合わせることで、Ｎｏｆｆ−ＣＰＵ（Ｎｏｍａｌｙ　ｏｆｆ　ＣＰＵ）を実現できる。ＧＰＵのキャッシュメモリおよび／またはレジスタなどにＦＥメモリを組み合わせることで、Ｎｏｆｆ−ＧＰＵ（Ｎｏｍａｌｙ　ｏｆｆ　ＣＰＵ）を実現できる。
本発明の一態様に係る記憶装置１００は、アドレス管理部１１３と、フリーブロック管理部１１４と、ＥＣＣ管理部１１５と、を用いて、ＥＣＣ処理部１１６によるエラー訂正の要否を決定する機能を有する。これにより、信頼性の向上、実行処理速度の高速化、および消費電力の低減が実現できる。
＜記憶装置の動作例＞
図８乃至図１２にそれぞれ示すフローチャートを参照して、記憶装置１００の動作例について説明する。
＜＜初期化＞＞
図８は、記憶装置１００に電力供給が開始された際に行う初期化動作を説明するフローチャートである。
［ステップＳ１１］
ステップＳ１１において、論理アドレス変換テーブル１３３を初期化する。具体的には、制御部１１２がアドレス管理部１１３にアクセスして、論理アドレス変換テーブル１３３のブロックＡＢ［１］乃至ブロックＡＢ［ｋ］のデータを削除する。
［ステップＳ１２］
ステップＳ１２において、フリーブロック管理部１１４を初期化する。具体的には、制御部１１２がフリーブロック管理部１１４にアクセスして、フリーブロック管理テーブル１３４のブロックＦＢ［１］乃至ブロックＦＢ［ｋ］に“０”を書き込む。
［ステップＳ１３］
ステップＳ１３において、ＥＣＣ管理テーブル１３５を初期化する。具体的には、制御部１１２がＥＣＣ管理部１１５にアクセスして、ＥＣＣ管理テーブル１３５のブロックＥＣＣＢ［１］乃至ブロックＥＣＣＢ［Ｋ］に“０”を書き込む。
なお、記憶装置１００の初期化動作は、図８のフローチャートに限定されない。例えば、論理アドレス変換テーブル１３３、フリーブロック管理テーブル１３４、およびＥＣＣ管理テーブル１３５の初期化順序に限定はなく、順序を変更してもよいし、同時に行ってもよい。
＜＜書き込み動作＞＞
図９は、ホスト装置２００の書き込みアクセスに対する記憶装置１００の動作例を示すフローチャートである。ホスト装置２００から記憶装置１００へのデータの書き込み要求があった場合、制御部１１２はステップＳ２１乃至ステップＳ２６の処理を行う。ここでは、ホスト装置２００から送信された書き込みデータを「データＷＤＡ−１」と呼ぶ。
［ステップＳ２１］
ステップＳ２１において、データが格納されていないメモリブロック１２１が有るか（Ｙｅｓ）無いか（Ｎｏ）を検索する。具体的には、制御部１１２がフリーブロック管理部１１４にアクセスして、フリーブロック管理テーブル１３４に記憶されているデータの格納されていないメモリブロック１２１（「空きブロック」ともいう。）を検索する。ここでは、データの格納されていないメモリブロック１２１を「メモリブロック１２１［ｘ］」とする。
空きブロックが見つからなかった場合は、ステップＳ５１（結合子Ｃ、図１１Ｂ参照）を行なう。ステップＳ５１については、追って説明する。
［ステップＳ２２］
メモリブロック１２１［ｘ］がある場合、データＷＤＡ−１をメモリブロック１２１［ｘ］に書き込む。ここでは、メモリブロック１２１［ｘ］に書き込まれたデータを、「データＷＤＡ−２」と呼ぶ。
ホスト装置２００から送信されたデータＷＤＡ−１は、一時的にワークメモリ１１８にも書き込む。
［ステップＳ２３］
ステップＳ２３において、ステップＳ２２で書き込んだデータＷＤＡ−２を読み出す処理を行う。
［ステップＳ２４］
ステップＳ２４において、ステップＳ２３で読み出したデータＷＤＡ−２と、ワークメモリ１１８に一時保存されたデータＷＤＡ−１が一致しているか（Ｙｅｓ）否か（Ｎｏ）を判定する。
データＷＤＡ−１とデータＷＤＡ−２が一致していた場合は、ステップＳ２５が行われる。ステップＳ２４において、データＷＤＡ−１とデータＷＤＡ−２が一致しなかった場合は、ステップＳ２７が行われる。データＷＤＡ−１とデータＷＤＡ−２が一致しないということは、メモリブロック１２１［ｘ］内に不良メモリセルが存在することを意味する。
［ステップＳ２５］
ステップＳ２５において、制御部１１２は、アドレス管理部１１３とフリーブロック管理部１１４にアクセスして、論理アドレス変換テーブル１３３とフリーブロック管理テーブル１３４に所定の情報を書き込む。具体的には、論理アドレス変換テーブル１３３において、メモリブロック１２１［ｘ］に対応するブロックＡＢ［ｘ］に、ホスト装置２００からデータＷＤＡ−１と共に送られてきた論理アドレス１４０のインデックス情報１４１を書き込み、かつ、フリーブロック管理テーブル１３４において、メモリブロック１２１［ｘ］に対応するブロックＦＢ［ｘ］の１ｂｉｔ目に“１”のデータを書き込む。
［ステップＳ２６］
ステップＳ２６において、データＷＤＡ−１の書き込みが完了したことを知らせる信号を、入出力部１１１を介して、ホスト装置２００に送信する処理が行われる。
［ステップＳ２７］
データＷＤＡ−１とデータＷＤＡ−２が一致しなかった場合、ステップＳ２７が行われる。すなわち、メモリブロック１２１［ｘ］内に不良メモリセルが存在した場合に、ステップＳ２７が行われる。ステップＳ２７において、メモリブロック１２１［ｘ］に対応する、フリーブロック管理テーブル１３４のブロックＦＢ［ｘ］の２ｂｉｔ目に“１”を書き込む。
フリーブロック管理テーブル１３４のブロックＦＢに、不良メモリセルが存在する事を示す情報を格納することで、空きブロックの検索効率を高め、記憶装置１００の動作速度が向上し、消費電力が低減できる。
［ステップＳ２８］
ステップＳ２８において、ステップＳ２１と同様にデータが格納されていないメモリブロック１２１が有るか（Ｙｅｓ）無いか（Ｎｏ）を検索する。ただし、ステップＳ２８では不良メモリセルの存在が確認されていない空きブロックを検索する。すなわち、制御部１１２がフリーブロック管理テーブル１３４にアクセスして、ブロックＦＢの１ｂｉｔ目と２ｂｉｔ目がどちらも“０”であるメモリブロックを探す。
空きブロックが存在した場合はステップＳ２２に戻り、空きブロックが無い場合は、ステップＳ３１（結合子Ａ、図１０参照）に移行する。
図１０に、ステップＳ３１乃至ステップＳ３７のフローチャートを示す。図１０に示すフローチャートは、メモリ部１２０の空きブロックの全てに不良メモリセルが存在した場合に行なう動作である。不良メモリセルを含むメモリブロック１２１の中から、エラー訂正が可能なメモリブロック１２１を探し出し、そのメモリブロック１２１にデータを保存する。
［ステップＳ３１］
ステップＳ３１において、不良メモリセルを含む空きメモリブロック１２１が有るか（Ｙｅｓ）無いか（Ｎｏ）を検索する。具体的には、制御部１１２がフリーブロック管理部１１４にアクセスして、フリーブロック管理テーブル１３４から、不良メモリセルを含む空きメモリブロック１２１を検索する。すなわち、フリーブロック管理テーブル１３４にアクセスし、ブロックＦＢの１ｂｉｔ目が“０”で、２ｂｉｔ目が“１”であるメモリブロックを探す。
該当するメモリブロックがある場合はステップＳ３２に移行する。無い場合はステップＳ５１（結合子Ｃ、図１１Ｂ参照）に移行する。ここで、見つかったメモリブロック１２１をメモリブロック１２１［ｙ］とする。
［ステップＳ３２］
ステップＳ３２において、データＷＤＡ−１をメモリブロック１２１［ｙ］に書き込む。ここでは、メモリブロック１２１［ｙ］に書き込まれたデータを、「データＷＤＡ−２」と呼ぶ。
ホスト装置２００から送信されたデータＷＤＡ−１は、一時的にワークメモリ１１８にも書き込む。
［ステップＳ３３］
ステップＳ３３において、ステップＳ３２で書き込んだデータＷＤＡ−２を読み出す処理を行う。
［ステップＳ３４］
ステップＳ３４において、ステップＳ３３で読み出したデータＷＤＡ−２に対して、ＥＣＣ処理部１１６でエラー訂正を行う。ここで、ＥＣＣ処理部１１６によって訂正されたデータを、データＷＤＡ−３とする。
［ステップＳ３５］
ステップＳ３５において、制御部１１２は、ステップＳ３４で訂正したデータＷＤＡ−３と、ワークメモリ１１８によって一時的に保存されたデータＷＤＡ−１が一致している（Ｙｅｓ）か否（Ｎｏ）かを判定する。
ステップＳ３５で、データＷＤＡ−１とデータＷＤＡ−３が一致していた場合は、ステップＳ４１（結合子Ｂ、図１１Ａ参照）に移行する。データＷＤＡ−１とデータＷＤＡ−３が一致しなかった場合は、ステップＳ３６を行なう。
［ステップＳ３６］
データＷＤＡ−１とデータＷＤＡ−２が一致しなかった場合、ステップＳ３６が行われる。すなわち、ＥＣＣ処理部１１６を用いたエラー訂正ができなかった場合に、ステップＳ３６が行われる。ステップＳ３６において、メモリブロック１２１［ｘ］に対応する、フリーブロック管理テーブル１３４のブロックＦＢ［ｘ］の３ｂｉｔ目に“１”を書き込む。前述した通り、３ｂｉｔ目に“１”が格納されたブロックＦＢは、空きブロックの検索対象から除外される。
［ステップＳ３７］
ステップＳ３７において、ステップＳ３１と同様に不良メモリセルを含む空きメモリブロック１２１が有るか（Ｙｅｓ）無いか（Ｎｏ）を検索する。他に空きブロックが存在した場合は、ステップＳ３２に戻る。他に空きブロックが無い場合は、ステップＳ５１（結合子Ｃ、図１１Ｂ参照）を行なう。
図１１Ａに、ステップＳ４１乃至ステップＳ４３のフローチャートを示す。図１１Ａは、ＥＣＣ処理部１１６によってエラー検出と訂正を行った後に行う動作を説明するフローチャートである。
［ステップＳ４１］
ステップＳ４１において、制御部１１２はメモリ部１２０のＥＣＣ管理部１１５にアクセスし、ＥＣＣ管理テーブル１３５に、所定の情報を書き込む。具体的には、ＥＣＣ管理テーブル１３５において、メモリブロック１２１［ｙ］に対応するブロックＥＣＣＢ［ｙ］に、“１”のデータを書き込む。
［ステップＳ４２］
ステップＳ４２において、制御部１１２は、アドレス管理部１１３とフリーブロック管理部１１４にアクセスして、論理アドレス変換テーブル１３３とフリーブロック管理テーブル１３４に所定の情報を書き込む。具体的には、論理アドレス変換テーブル１３３において、メモリブロック１２１［ｙ］に対応するブロックＡＢ［ｙ］に、ホスト装置２００からデータＷＤＡ−１と共に送られてきた論理アドレス１４０のインデックス情報１４１を書き込み、かつ、フリーブロック管理テーブル１３４において、メモリブロック１２１［ｙ］に対応するブロックＦＢ［ｙ］の１ビット目に“１”のデータを書き込む。
なお、ステップＳ４１とステップＳ４２の処理順は、図１１Ａのフローチャートに限定されない。例えば、ステップＳ４２の処理を先に行った後に、ステップＳ４１の処理を行ってもよい。ステップＳ４１とステップＳ４２を同時に行ってもよい。
［ステップＳ４３］
ステップＳ４３において、データＷＤＡ−１の書き込みが完了したことを知らせる信号を、入出力部１１１を介して、ホスト装置２００に送信する。
図１１Ｂに、ステップＳ５１を含むフローチャートを示す。ステップＳ５１は、空きブロックが見つからなかった場合に行う動作である。
［ステップＳ５１］
ステップＳ５１において、データＷＤＡ−１を書き込む領域が無いことを知らせる信号を、入出力部１１１を介して、ホスト装置２００に送信する。
＜＜読み出し動作＞＞
図１２に、ホスト装置２００の読み出しアクセスに対する記憶装置１００の動作例を示すフローチャートを示す。ホスト装置２００から記憶装置１００へのデータの読み出し要求があった場合、制御部１１２はステップＳ６１乃至ステップＳ６５の処理を行う。ここでは、記憶装置１００から読み出すデータを「データＲＤＡ−１」と呼ぶ。
［ステップＳ６１］
ステップＳ６１において、制御部１１２はアドレス管理部１１３が有する論理アドレス変換テーブル１３３を用いて、ホスト装置２００から読み出し要求のあったデータＲＤＡ−１を格納しているメモリブロック１２１の物理アドレスを算出する。ここでは、データＲＤＡ−１を格納しているメモリブロック１２１をメモリブロック１２１［ｚ］とする。
［ステップＳ６２］
ステップＳ６２において、制御部１１２はメモリ部１２０にアクセスし、ステップＳ６１で算出した物理アドレスにあるメモリブロック１２１［ｚ］に格納されたデータＲＤＡ−１を読み出す。
［ステップＳ６３］
ステップＳ６３において、制御部１１２は、ＥＣＣ管理部１１５が有するＥＣＣ管理テーブル１３５に格納されているメモリブロック１２１［ｚ］の情報（「ＥＣＣ情報」ともいう。）を読み出す。ＥＣＣ情報が“０”の場合はエラー訂正が不要であり、“１”の場合はエラー訂正が必要であることを示す。
［ステップＳ６４］
ステップＳ６４において、ステップＳ６３で読み出したＥＣＣ情報の判定を行う。ＥＣＣ情報の値が“０”であった場合は、ステップＳ６５に移行する。また、ＥＣＣ情報が“１”であった場合は、ステップＳ６６に移行する。
［ステップＳ６６］
ステップＳ６６では、制御部１１２がＥＣＣ処理部１１６にアクセスし、ＥＣＣ処理部１１６によって、ステップＳ６１で読み出したデータＲＤＡ−１に対してエラー訂正を行う。ここで、ＥＣＣ処理部１１６によって訂正されたデータを、データＲＤＡ−２とする。その後、ステップＳ６５に移行する。
［ステップＳ６５］
ステップＳ６５では、読み出したデータを、入出力部１１１を介して、ホスト装置２００に送信する処理が行われる。具体的には、ステップＳ６４からステップＳ６５に直接処理が進んだ場合、記憶装置１００は、データＲＤＡ−１をホスト装置２００に送信する。また、ステップＳ６６を経由して、ステップＳ６５に処理が進んだ場合、記憶装置１００は、データＲＤＡ−２をホスト装置２００に送信する。
本発明の一態様によれば、信頼性の高い記憶装置を実現できる。また、動作速度の速い記憶装置を実現できる。また、消費電力が低減された記憶装置が実現できる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、先の実施の形態に示す記憶装置を用いた半導体装置の応用例について説明する。先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用することができる。図１３Ａ乃至図１３Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す記憶装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図１３ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置を組み込むことができる。
図１３ＢはＳＤカードの外観の模式図であり、図１３Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置を組み込むことができる。
図１３ＤはＳＳＤの外観の模式図であり、図１３Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置を組み込むことができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、ホスト装置２００と記憶装置１００とを組み合わせた情報処理システムについて説明する。
＜情報処理システムの構成例＞
図１４は、情報処理システムの構成例を示すブロック図である。情報処理システム１２００は、記憶装置１２０１およびホスト装置１２０２を有する。記憶装置１２０１は、上記実施の形態に示した記憶装置１００を適用することができる。ホスト装置１２０２は、上記実施の形態に示したホスト装置２００に相当する。
記憶装置１２０１は、例えば、ホスト装置１２０２のストレージ装置として用いられており、プログラム、映像データ、音響データ等の各種のデータを記憶する機能を備える。
ホスト装置１２０２は、ロジック部１２１０、表示装置１２２１、および入力装置１２２２を備える。
ロジック部１２１０は、ホスト装置１２０２全体を制御する機能を有する。ロジック部１２１０は、プロセッサ１２１１、メモリ部１２１２、インターフェース１２１３、およびバス１２１４を有する。バス１２１４により、プロセッサ１２１１、メモリ部１２１２およびインターフェース１２１３が相互に接続されている。プロセッサ１２１１は、演算装置および制御装置として機能し、ファームウエア等のプログラムに従って、ホスト装置１２０２内の各種装置の動作全般を制御する機能を備える。プロセッサ１２１１には、ＣＰＵやマイクロプロセッサ（ＭＰＵ）等を用いることができる。メモリ部１２１２は、プロセッサ１２１１が実行するプログラムや、プロセッサ１２１１で処理したデータ等を記憶する機能を備える。
ロジック部１２１０は、インターフェース１２１３を介して、表示装置１２２１、入力装置１２２２、および記憶装置１２０１との通信を行う。例えば、入力装置１２２２からの入力信号は、インターフェース１２１３およびバス１２１４を経てロジック部１２１０に伝送される。
表示装置１２２１は出力装置として設けられており、情報処理システム１２００の表示部を構成する。また、ホスト装置１２０２は、表示装置１２２１の他に、スピーカ、プリンタ等の他の出力装置を備えていてもよい。または、ホスト装置１２０２は、表示装置１２２１を有さなくてもよい。
入力装置１２２２は、ロジック部１２１０にデータを入力するための装置である。使用者は入力装置１２２２を操作することにより、情報処理システム１２００を操作することができる。入力装置１２２２には、様々なヒューマンインターフェースを用いることができ、複数の入力装置１２２２を情報処理システム１２００に設けることができる。
入力装置１２２２としては、タッチセンサ、キーボード、マウス、操作ボタン、マイクロフォン（音声入力装置）、カメラ（撮像システム）等がある。その他、音声、視線、ジェスチャ等を検出する装置をホスト装置１２０２に組み込んで、これらにより情報処理システム１２００を操作するようにしてもよい。例えば、入力装置１２２２としてタッチセンサを設ける場合、このタッチセンサを表示装置１２２１に組み込んでもよい。
情報処理システム１２００は、記憶装置１２０１およびホスト装置１２０２が１つの筐体に収められている態様であってもよいし、有線または無線で接続されている複数の装置で構成されている態様でもよい。例えば、前者の態様として、ノート型ＰＣ（パーソナルコンピュータ）、タブレット型情報端末、電子書籍端末、スマートフォン、携帯電話、オーディオ端末、録画再生装置等がある。後者の形態として、デスクトップ型ＰＣ、キーボード、マウスおよびモニタのセットがある。また、録画再生装置、音響機器（スピーカ、アンプ等）、およびテレビジョン装置を備えるＡＶ（音響映像）システムや、監視カメラ、表示装置、および録画用記憶装置を備える監視システム等がある。
本発明の一態様に係る記憶装置または半導体装置を用いることで、動作速度が向上された情報処理システムを実現できる。また、消費電力が低減された情報処理システムを実現できる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
図１５Ａ乃至図１５Ｇに、本発明の一態様に係る記憶装置を搭載した電子機器の一例を示す。
＜電子機器・システム＞
本発明の一態様に係る記憶装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、テレビジョン装置、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、録画再生装置、ナビゲーションシステム、音響再生装置、などが挙げられる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナおよび二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
［情報端末］
本発明の一態様に係る記憶装置を用いて、マイクロコントローラのプログラム保持用記憶装置を形成することができる。よって、本発明の一態様によれば、動作速度が向上され、消費電力が低減された情報端末が実現できる。
図１５Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。また、携帯電話のストレージに、本発明の一態様に係る記憶装置を用いてもよい。
図１５Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。また、ノート型情報端末のストレージに、本発明の一態様に係る記憶装置を用いてもよい。
なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図１５Ａ、図１５Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
図１５Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに本発明の一態様に係る記憶装置などを組み込むことができる。
また、図１５Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様に係る記憶装置などを用いてもよい。
図１５Ｃ、図１５Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のマイクロコントローラを適用するゲーム機はこれに限定されない。本発明の一態様のマイクロコントローラを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
本発明の一態様の記憶装置などは、大型コンピュータに適用することができる。
図１５Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図１５Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に本発明の一態様に係るマイクロコントローラを搭載することができる。また、大型コンピュータのストレージに、本発明の一態様に係る記憶装置などを用いてもよい。
図１５Ｅ、図１５Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様に係る大型コンピュータはこれに限定されない。本発明の一態様に係る大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［電化製品］
図１５Ｇは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
本発明の一態様に係る記憶装置などは、電気冷凍冷蔵庫５８００に適用することもできる。その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
本発明の一態様に係る記憶装置を用いることで、動作速度が向上された電子機器を実現できる。また、消費電力が低減された電子機器を実現できる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
１００：記憶装置、１１０：メモリ制御部、１１１：入出力部、１１２：制御部、１１３：アドレス管理部、１１４：フリーブロック管理部、１１５：ＥＣＣ管理部、１１６：ＥＣＣ処理部、１１７：ファームウエア記憶部、１１８：ワークメモリ、１２０：メモリ部、１２１：メモリブロック、１３０：メモリセル、１３３：論理アドレス変換テーブル、１３４：フリーブロック管理テーブル、１３５：ＥＣＣ管理テーブル、１３９：メモリストリング、１４０：論理アドレス、１４１：インデックス情報、１４２：ブロック内オフセット情報、１４３：物理アドレス、１５１：メモリセル、１５２：ＦＴＪ素子、２００：ホスト装置

Claims (7)

  1. 　入出力部、制御部、および第１管理部を有するメモリ制御部と、
    　複数のメモリブロックを有するメモリ部と、
    　を有する記憶装置であって、
    　前記第１管理部は、複数の第１記憶素子を有し、
    　前記制御部は、
    　前記複数の第１記憶素子に記憶された第１管理テーブルを用いて、
    　前記入出力部を介して入力されたアドレスを
    　前記アドレスに対応する前記メモリブロックのアドレスに変換する機能を有し、
    　前記複数の第１記憶素子のそれぞれは強誘電体を含む記憶装置。
  2. 　請求項１において、
    　前記メモリ制御部は第２管理部を有し、
    　前記第２管理部は、複数の第２記憶素子を有し、
    　前記制御部は、
    　前記複数の第２記憶素子に記憶された第２管理テーブルを用いて、
    　前記複数のメモリブロックの中からデータ書き込み可能なメモリブロックを選定する機能を有し、
    　前記複数の第２記憶素子のそれぞれは強誘電体を含む記憶装置。
  3. 　請求項１または請求項２において、
    　前記メモリ制御部は第３管理部を有し、
    　前記第３管理部は、複数の第３記憶素子を有し、
    　前記制御部は、
    　前記複数の第３記憶素子に記憶された第３管理テーブルを用いて、
    　データ読み出し時にエラー訂正の要否を判断する機能を有し、
    　前記複数の第３記憶素子のそれぞれは強誘電体を含む記憶装置。
  4. 　請求項１乃至請求項３のいずれか一項において、
    　前記複数のメモリブロックは、それぞれ複数の記憶素子を有し、
    　前記複数の記憶素子のそれぞれはＮＡＮＤ型である記憶装置。
  5. 　請求項１乃至請求項４のいずれか一項において、
    　前記強誘電体は、ハフニウムまたはジルコニウムの一方または双方を含む記憶装置。
  6. 　請求項１乃至請求項５のいずれか一項において、
    　前記強誘電体中の水素濃度が５×１０２０ａｔｏｍｓ／ｃｍ３以下である記憶装置。
  7. 　請求項１乃至請求項６のいずれか一項において、
    　前記強誘電体中の炭素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下である記憶装置。
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