JP2016177862A - 半導体装置の駆動方法 - Google Patents
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Abstract
Description
る。また、当該半導体装置の駆動方法に関するものである。
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
cess Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースとドレイン間のリーク電流(オフ電流)等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ
の保持期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が
必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなる
と記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別
の記憶装置が必要となる。
Memory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、DRAMと変わるところはない。
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く(半永久的)、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している(例えば、特許文献1参照)。
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易では
ないという問題もある。
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
ば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トラ
ンジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間
にわたって情報を保持することが可能である。
トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不
揮発性のメモリセルを有する半導体装置を提供する。該メモリセルへの情報の書き込み及
び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用トラン
ジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用
トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後、書き
込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させるこ
とで行う。また、読み出し用トランジスタとして、pチャネル型トランジスタを用いて、
読み出し電位を正の電位とする。
出しワード線と、メモリセルと、を有し、メモリセルは、第1のゲート電極、第1のソー
ス電極、第1のドレイン電極、および第1のチャネル形成領域を含むpチャネル型の第1
のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、および
第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、第1のチャ
ネル形成領域は、第2のチャネル形成領域とは、異なる半導体材料を含んで構成され、第
1のゲート電極と、第2のドレイン電極と、容量素子の一方の電極と、は、電気的に接続
されて電荷が保持されるノードを構成し、ビット線と、第1のソース電極と、第2のソー
ス電極と、は電気的に接続され、ソース線と、第1のドレイン電極と、は電気的に接続さ
れ、書き込みワード線と、第2のゲート電極と、は電気的に接続され、書き込みおよび読
み出しワード線と、容量素子の他方の電極と、は電気的に接続された半導体装置である。
び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、電位切り替え回路
と、を有し、メモリセルの一は、第1のゲート電極、第1のソース電極、第1のドレイン
電極、および第1のチャネル形成領域を含むpチャネル型の第1のトランジスタと、第2
のゲート電極、第2のソース電極、第2のドレイン電極、および第2のチャネル形成領域
を含む第2のトランジスタと、容量素子と、を有し、第1のチャネル形成領域は、第2の
チャネル形成領域とは、異なる半導体材料を含んで構成され、第1のゲート電極と、第2
のドレイン電極と、容量素子の一方の電極と、は、電気的に接続されて電荷が保持される
ノードを構成し、ビット線と、第1のソース電極と、第2のソース電極と、は電気的に接
続され、電位切り替え回路の端子の一と、ソース線と、第1のドレイン電極と、は電気的
に接続され、書き込みワード線と、第2のゲート電極と、は電気的に接続され、書き込み
および読み出しワード線と、容量素子の他方の電極と、は電気的に接続され、ソース線は
、複数列のメモリセルと電気的に接続され、電位切り替え回路は、書き込み期間において
、ソース線に接地電位を選択的に与える機能を備えた半導体装置である。
成されるのが好ましい。
とも一部と重畳して設けられるのが好ましい。
れていてもよい。
タを用いてもよい。
数の書き込みおよび読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、
を有する半導体装置の駆動方法であって、メモリセルの一は、第1のゲート電極、第1の
ソース電極、第1のドレイン電極、および第1のチャネル形成領域を含むpチャネル型の
第1のトランジスタと、第2のゲート電極、第2のソース電極、第2のドレイン電極、お
よび第2のチャネル形成領域を含む第2のトランジスタと、容量素子と、を有し、第1の
ゲート電極と、第2のドレイン電極と、容量素子の一方の電極と、は、電気的に接続され
て電荷が保持されるノードを構成し、ビット線と、第1のソース電極と、第2のソース電
極と、は電気的に接続され、ソース線と、第1のドレイン電極と、は電気的に接続され、
書き込みワード線の一と、第2のゲート電極と、は電気的に接続され、書き込みおよび読
み出しワード線の一と、容量素子の他方の電極と、は電気的に接続され、書き込み期間に
おいて、ソース線に接地電位を供給し、読み出し期間において、非選択となるメモリセル
の一と接続された書き込みおよび読み出しワード線の一に、電源電位を供給する半導体装
置の駆動方法である。
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合なども含む。
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合(ただし、
電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持する
ことが可能である。
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための
動作が不要であるというメリットもある。
が可能なトランジスタを用い、書き込み用トランジスタの酸化物半導体を用いたトランジ
スタと組み合わせることにより、半導体装置の動作(例えば、情報の読み出し動作)の高
速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジス
タにより、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現する
ことが可能である。
作が可能なトランジスタ)と、酸化物半導体を用いたトランジスタ(より広義には、十分
にオフ電流が小さいトランジスタ)とを一体に備えることで、これまでにない特徴を有す
る半導体装置を実現することができる。
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
同を避けるために付すものであり、数的に限定するものではないことを付記する。
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびそ
の動作について、図1および図2を参照して説明する。なお、回路図においては、酸化物
半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合があ
る。
はじめに、最も基本的な回路構成およびその動作について、図1を参照して説明する。図
1(A−1)に示す半導体装置において、ビット線BLとトランジスタ160のソース電
極(またはドレイン電極)と、トランジスタ162のソース電極(またはドレイン電極)
と、は、電気的に接続され、ソース線SLとトランジスタ160のドレイン電極(または
ソース電極)とは、電気的に接続されている。また、書き込みワード線OSGと、トラン
ジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160
のゲート電極と、トランジスタ162のドレイン電極(またはソース電極)は、容量素子
164の電極の一方と電気的に接続され、書き込みおよび読み出しワード線Cと、容量素
子164の電極の他方は電気的に接続されている。なお、トランジスタ160のソース電
極(またはドレイン電極)と、トランジスタ162のソース電極(またはドレイン電極)
と、を電気的に接続させずに、それぞれが別の配線と電気的に接続する構成としてもよい
。
れる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ162をオフ状態とすることで、トランジスタ160の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素
子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持
が容易になり、また、保持された情報の読み出しが容易になる。
度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、
スイッチング速度の高いトランジスタを適用するのが好適である。ただし、トランジスタ
160としては、pチャネル型のトランジスタを用いるものとする。
。
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン
状態とする。これにより、ビット線BLの電位が、トランジスタ162のドレイン電極(
またはソース電極)と、トランジスタ160のゲート電極と、容量素子164の一方の電
極が電気的に接続されたノード(ノードFGとも表記する)に与えられる。すなわち、ノ
ードFGには、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位を与
える電荷(以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHという
)のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える
電荷を適用して、記憶容量を向上させても良い。その後、書き込みワード線OSGの電位
を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態と
することにより、ノードFGに与えられた電荷が保持される(保持)。
電荷は長時間にわたって保持される。
状態で、書き込みおよび読み出しワード線Cに適切な電位(読み出し電位)を与えると、
ノードFGに保持された電荷量に応じて、ビット線BLは異なる電位をとる。すなわち、
トランジスタ160のコンダクタンスは、トランジスタ160のゲート電極(ノードFG
ともいえる)に保持される電荷によって制御される。
にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲ
ート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなる。例え
ば、書き込みにおいてQLが与えられた場合には、書き込みおよび読み出しワード線Cの
電位がV0(Vth_HとVth_Lの中間の電位)となれば、トランジスタ160は「
オン状態」となる。QHが与えられた場合には、書き込みおよび読み出しワード線Cの電
位がV0となっても、トランジスタ160は「オフ状態」のままである。このため、ビッ
ト線BLの電位を判別することで、保持されている情報を読み出すことができる。
保持と同様に行われる。つまり、書き込みワード線OSGの電位を、トランジスタ162
がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、ビッ
ト線BLの電位(新たな情報に係る電位)が、ノードFGに与えられる。その後、書き込
みワード線OSGを、トランジスタ162がオフ状態となる電位にして、トランジスタ1
62をオフ状態とすることにより、ノードFGは、新たな情報に係る電荷が与えられた状
態となる。
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
場合の書き込み、保持、読み出しの方法について具体的に説明する。以下では、ノードF
Gに電位VDDを与えた場合に保持されるデータをデータ”1”、ノードFGに接地電位
GNDを与えた場合に保持されるデータをデータ”0”とする。なお、ノードFGに与え
る電位の関係はこれに限られるものではない。
CをGNDとし、書き込みワード線OSGをVDDとして、トランジスタ162をオン状
態とする。そして、ノードFGにデータ”0”を書き込む場合には、ビット線BLにはG
NDを与える。また、ノードFGにデータ”1”を書き込む場合には、ビット線BLの電
位をVDDとする。なお、ノードFGにデータ”1”を書き込む場合には、トランジスタ
162のしきい値電圧(Vth_OS)分電圧降下しないように、書き込みワード線OS
Gの電位をVDD+Vth_OSとしてもよい。
オフ状態にする。また、pチャネル型トランジスタであるトランジスタ160を介して、
ビット線BLとソース線SLに電流が生じて電力が消費されることを抑制するために、ビ
ット線BLとソース線SLは同電位とする。なお、ビット線BLとソース線SLとが同電
位であれば、書き込みおよび読み出しワード線Cは、VDDでもGNDでも構わない。
上記においては、ビット線BLとソース線SLの電位差を十分に低減して、ビット線BL
とソース線SLに生じる電流を抑制することを目的としているため、ソース線SLの電位
をGNDなどに固定した場合と比較して消費電力を十分に(例えば、百分の一以下に)低
減できる電位など、「略同電位」とした電位が含まれるのである。また、例えば、配線抵
抗などに起因する電位ずれ程度の差は十分に許容される。
しワード線CをGNDとし、ソース線SLをVDDもしくはVDDよりいくらか低い電位
(以下VRと表記する)とする。ここで、ノードFGにデータ”1”が書き込まれている
場合は、pチャネル型トランジスタであるトランジスタ160はオフ状態となり、ビット
線BLの電位は、読み出し開始時の電位が維持されるか、または上昇する。なお、ビット
線BLの電位の維持または上昇は、ビット線BLに接続される読み出し回路に依存する。
また、ノードFGにデータ”0”が書き込まれている場合は、トランジスタ160がオン
状態となり、ビット線BLの電位はソース線SLの電位と同電位のVDDもしくはVRと
なる。したがって、ビット線BLの電位を判別することで、ノードFGに保持されたデー
タ”1”またはデータ”0”を読み出すことができる。
ている)場合、読み出しの際にソース線SLの電位をVDDとすると、トランジスタ16
0のゲートとソース間の電圧(以下、Vgspと表記する)は、Vgsp=VDD−VD
D=0Vとなり、Vgspがトランジスタ160のしきい値電圧(以下、Vth_pと表
記する)よりも大きくなるため、pチャネル型トランジスタであるトランジスタ160は
オフ状態となる。ここで、ノードFGに書き込まれた電位がVDDに満たなかった等で、
ノードFGに保持された電位がVDDよりも小さい場合であっても、ノードFGの電位が
VDD−|Vth_p|以上であれば、Vgsp=(VDD−|Vth_p|)−VDD
=−|Vth_p|=Vth_pとなりトランジスタ160がオフ状態となるため、正常
にデータ”1”が読み出せる。しかしながら、ノードFGの電位がVDD−|Vth_p
|より小さい場合には、VgspがVth_pより小さくなるため、トランジスタ160
はオン状態となり、データ”1”ではなくデータ”0”が読み出され、誤読み出しとなる
。つまり、データ”1”を書き込んだ場合、読み出しが可能である電位の下限値は、ソー
ス線SLの電位VDDより|Vth_p|分低い、VDD−|Vth_p|となる。
”の読み出しが可能である電位の下限値は、ソース線SLの電位VRよりも|Vth_p
|分低い、VR−|Vth_p|となる。ここで、VRはVDDよりも低い電位であるの
で、VR−|Vth_p|はVDD−|Vth_p|より小さくなる。すなわち、ソース
線SLの電位をVRとした方が、読み出しが可能である電位の下限値は低くなる。よって
、ソース線SLの電位はVDDとするよりもVRとした方がデータ”1”の読み出しが可
能である電位の幅を広くすることができるため好ましい。なお上限値については、ソース
線SLの電位をVRとした場合、ノードFGにVDDが書き込まれている場合のVgsp
はVDD−VR>Vth_p(∵VDD>VR)となりトランジスタ160を問題無くオ
フ状態とすることができる。
0のゲート電極と、容量素子164の一方の電極が電気的に接続されたノード(ノードF
G)は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフ
ローティングゲートと同等の作用を奏する。トランジスタ162がオフの場合、当該ノー
ドFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸
化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成される
トランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノー
ドFGに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用
いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不揮発性の記
憶装置を実現することが可能である。
アンペア)は1×10−21A)以下であり、容量素子164の容量値が10fF程度で
ある場合には、少なくとも104秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
タにおいて指摘されているゲート絶縁層(トンネル絶縁膜)の劣化という問題が存在しな
い。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート
絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限
が存在しないことを意味するものである。また、従来のフローティングゲート型トランジ
スタにおいて書き込みや消去の際に必要であった高電圧も不要である。
が抵抗および容量を含むものとして、図1(A−2)のように考えることが可能である。
つまり、図1(A−2)では、トランジスタ160および容量素子164が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞ
れ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成
する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ
160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量(ゲート電極と、
ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形
成領域との間に形成される容量)の容量値に相当する。
効抵抗とも呼ぶ)をROSとすると、トランジスタ162のゲートリーク電流が十分に小
さい条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、
電荷の保持期間(情報の保持期間ということもできる)は、主としてトランジスタ162
のオフ電流によって決定されることになる。
も、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外の
リーク電流(例えば、ソース電極とゲート電極の間において生じるリーク電流等)が大き
いためである。このことから、本実施の形態において開示する半導体装置は、R1≧RO
S、およびR2≧ROSの関係を満たすものであることが望ましいといえる。
とで、書き込みおよび読み出しワード線CによってノードFGの電位を制御する際に、書
き込みおよび読み出しワード線Cの電位を効率よくノードFGに与えることができるよう
になり、書き込みおよび読み出しワード線Cに与える電位間(例えば、読み出しの電位と
、非読み出しの電位)の電位差を低く抑えることができるためである。
ある。なお、R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の
絶縁層によって制御される。C1およびC2についても同様である。よって、ゲート絶縁
層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
ティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の
形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴
を有している。
隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をあ
る程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つであ
る。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメ
モリの根本的な原理に起因するものである。
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
シュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される
電圧(メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差)の最
大値は、2段階(1ビット)の情報を書き込む場合、一つのメモリセルにおいて、5V以
下、好ましくは3V以下とすることができる。
成する絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164を構成する絶縁
層の面積S1と、トランジスタ160においてゲート容量を構成する絶縁層の面積S2と
が、2・S2≧S1(望ましくはS2≧S1)を満たしつつ、C1≧C2を実現すること
が容易である。すなわち、容量素子164を構成する絶縁層の面積を小さくしつつ、C1
≧C2を実現することが容易である。具体的には、例えば、容量素子164を構成する絶
縁層においては、酸化ハフニウムなどのhigh−k材料でなる膜、または酸化ハフニウ
ムなどのhigh−k材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεr
1を10以上、好ましくは15以上とし、ゲート容量を構成する絶縁層においては、酸化
シリコンを採用して、εr2=3〜4とすることができる。
集積化が可能である。
図2は、図1(A−1)に示すメモリセルを2行×2列のマトリクス状に配置したメモリ
セルアレイの回路図である。図2におけるメモリセル170の構成は、図1(A−1)と
同様である。ただし、図2(A)においては、ソース線SLが2列のメモリセルにおいて
共通化された構造を有している。また、図2(B)においては、ソース線SLが2行のメ
モリセルにおいて共通化された構造を有している。
化された構造にすることで、メモリセル170に接続する信号線の本数を共通化しない場
合の4本から、3.5本(3本+1/2本)へと削減することができる。
のではなく、3列(または3行)以上の複数列(または複数行)のメモリセルにおいて共
通した構造としてもよい。共通化させるソース線SLの列数(または行数)は、共通化に
よる寄生抵抗および寄生容量を考慮し、好適な値を適宜選択すれば良い。また、共通化さ
せる列数(または行数)が多い程、メモリセル170に接続される信号線本数を削減する
ことができるため好ましい。
、ソース線切り替え回路194は、ソース線SLの他に、ソース線切り替え信号線SLC
と接続されている。
び読み出しは、図1の場合と同様であり、前述の記載を参酌することができる。なお、例
えば、ノードFGに電源電位VDDまたは接地電位GNDのいずれかを与える場合であっ
て、ノードFGに電源電位VDDを与えた場合に保持されるデータをデータ”1”、ノー
ドFGに接地電位GNDを与えた場合に保持されるデータをデータ”0”とする場合にお
いて、具体的な書き込みの動作は次の通りである。まず、メモリセル170に接続される
書き込みおよび読み出しワード線Cの電位をGNDとし、書き込みワード線OSGをVD
Dとしてメモリセル170を選択する。これにより、ビット線BLの電位が、選択された
メモリセル170のノードFGに供給される。
される場合)には、トランジスタ160のゲート電極にオン状態となる電位が与えられる
こととなる。その場合において、ビット線BLとソース線SLに電流が生じてノードFG
に書き込む電位が上昇することを抑制するために、ソース線SLの電位を接地電位GND
とする必要がある。
号経路を切り換えることで、ソース線SLに接地電位GNDを供給する。
にある。これにより、ノードFGにトランジスタ160がオン状態となる電位が与えられ
る場合でも、ビット線BLとソース線SLに電流が生じることを抑制できる。
出し時に、所望のメモリセル170の情報のみを読み出せることが必要になる。このよう
に、所定のメモリセル170の情報を読み出し、それ以外のメモリセル170の情報を読
み出さないためには、読み出さないメモリセル170を非選択状態とする必要がある。
のいずれかを与える場合であって、ノードFGに電源電位VDDを与えた場合に保持され
るデータをデータ”1”、ノードFGに接地電位GNDを与えた場合に保持されるデータ
をデータ”0”とする場合においては、ソース線SLをGNDとし、書き込みおよび読み
出しワード線CをVDDとし、書き込みワード線OSGをGNDとすることでメモリセル
170を非選択状態とすることができる。
164との容量結合によってVDD分上昇する。データ”1”であるVDDがノードFG
に書き込まれている場合は、VDD分上昇してVDD+VDD=2VDDになり、Vgs
pが、Vth_pよりも大きくなるため、pチャネル型トランジスタであるトランジスタ
160はオフ状態となる。一方、データ”0”であるGNDがノードFGに書き込まれて
いる場合は、VDD分上昇してGND+VDD=VDDとなり、VgspがVth_pよ
りも大きくなるため、pチャネル型トランジスタであるトランジスタ160はオフ状態と
なる。すなわち、書き込みおよび読み出しワード線CをVDDとすることで、ノードFG
に保持されたデータによらずに、トランジスタ160をオフ状態、すなわち、メモリセル
170を非選択状態とすることができる。
と、nチャネル型トランジスタのゲート電極の電位が該トランジスタのしきい値より高く
なってしまった場合、書き込み及び読み出しワード線Cを0Vとしても全てのメモリセル
をオフ状態にできるとは限らない。したがって、メモリセルを非選択状態とするために非
選択行の書き込み及び読み出しワード線Cに負電位を供給する必要がある。しかしながら
、本実施の形態に示す半導体装置では、読み出し用のトランジスタにpチャネル型トラン
ジスタを用いているため、非選択行の書き込み及び読み出しワード線Cを高電位とするこ
とでメモリセルをオフ状態とすることが可能である。したがって、メモリセルにおいて負
電位を生成する電源を設ける必要がなくなるため、消費電力を削減し、且つ半導体装置を
小型化することができる。
は複数行)で共通化することで、メモリセルアレイの面積の縮小を図ることができるため
、ダイサイズの縮小を実現することができる。また、ダイサイズの縮小により、半導体装
置作製のコストを低減することができる、または、歩留まりを向上させることができる。
次に、図1に示す回路を応用したより具体的な回路構成および動作について、図3および
図4を参照して説明する。なお、以下の説明においては、書き込み用トランジスタ(トラ
ンジスタ162)にnチャネル型トランジスタを用い、読み出し用トランジスタ(トラン
ジスタ160)にpチャネル型トランジスタを用いる場合を例に説明する。なお、図3の
回路図において、斜線を有する配線は、バス信号線である。
3中のメモリセル170の構成は、図1(A−1)と同様である。
の書き込み及び読み出しワード線Cと、n本(nは2以上の整数)のビット線BLと、ソ
ース線SLと、メモリセル170が縦m個(行)×横n個(列)のマトリクス状に配置さ
れたメモリセルアレイと、昇圧回路180と、アドレスデコーダを含む第1の駆動回路1
82と、ロードライバを含む第2の駆動回路192と、ページバッファを含む第3の駆動
回路190と、コントローラを含む第4の駆動回路184と、入出力制御回路を含む第5
の駆動回路186と、ソース線切り替え回路194と、を有する。なお、駆動回路の数は
、図3に限られるものではなく、各機能を有する駆動回路を組み合わせて用いてもよく、
または、各駆動回路に含まれる機能を分割して用いてもよい。
レスデコーダは、アドレス選択信号線Aをデコードし、デコードしたアドレス選択信号を
、行選択信号線RADRと、ページバッファアドレス選択信号線PBADRに出力する回
路である。アドレス選択信号線Aは、メモリセル170の行方向のアドレス選択信号と、
ページバッファのアドレス選択信号が入力される端子であり、メモリセル170の行数、
列数、またはページバッファの構成によって、1本〜複数本となる。行選択信号線RAD
Rは、メモリセルの行方向のアドレスを指定する信号線である。ページバッファアドレス
選択信号線PBADRは、ページバッファのアドレスを指定する信号線である。
に含まれるアドレスデコーダから出力される行選択信号線RADRからの信号をもとに、
メモリセル170の行方向の選択信号、書き込みワード線OSGへの信号、書き込みおよ
び読み出しワード線Cへの信号を出力する。
80に入力される一定電位(例えば、電源電位VDD)を昇圧して、第2の駆動回路19
2に該一定電位よりも高い電位(VH)を出力する。メモリセル170のノードFGに書
き込む電位を、書き込み用トランジスタであるトランジスタ162のしきい値電圧(Vt
h_OS)分降下させないようにするためには、書き込みワード線OSGの電位をビット
線BLの電位+Vth_OSよりも高くする必要がある。したがって、例えば、ノードF
Gに電源電位VDDを書き込む場合には、VHをVDD+Vth_OS以上とする。ただ
し、ノードFGに書き込まれる電位がVth_OS分降下しても問題がない場合には、昇
圧回路180を設けなくともよい。
ンスアンプの機能を有している。データラッチとしての機能は、内部データ入出力信号線
INTDIO、若しくはビット線BLから出力されるデータを一時的に保存し、その保存
したデータを内部データ入出力信号線INTDIO、若しくはビット線BLに出力する。
センスアンプとしての機能は、読み出し時にメモリセルからデータが出力されるビット線
BLをセンシングする。
イトイネーブルバー信号線WEB、またはリードイネーブルバー信号線REBからの信号
から、第1の駆動回路182、第2の駆動回路192、第3の駆動回路190、第5の駆
動回路186、ソース線切り替え回路194、昇圧回路180を制御する信号を生成する
回路である。
クティブ時のみ、入力信号の入力受け付け、及び出力信号の出力を行う。また、ライトイ
ネーブルバー信号線WEBは、第3の駆動回路190内のページバッファのラッチデータ
の、メモリセルアレイへの書き込みを行うことを許可する信号を出力する信号線である。
また、リードイネーブルバー信号線REBは、メモリセルアレイのデータの読み出しを許
可する信号を出力する信号線である。また、第4の駆動回路184は、昇圧回路制御信号
線BCCによって、昇圧回路180と接続されている。昇圧回路制御信号線BCCは、第
4の駆動回路184内のコントローラから出力させる昇圧回路の制御信号を伝達する配線
であり、回路構成によって、0本〜複数本となる。また、第4の駆動回路184は、ペー
ジバッファ制御信号線PBCによって第3の駆動回路190と接続されている。ページバ
ッファ制御信号線PBCは、第4の駆動回路184内のコントローラから出力されるペー
ジバッファの制御信号を伝達する配線であり、回路構成によって、0本〜複数本となる。
また、第4の駆動回路184は、ロードライバ制御信号線RDRVCによって、第2の駆
動回路192と接続されている。また、第4の駆動回路184は、ソース線切り替え信号
線SLCによって、ソース線切り替え回路194と接続されている。
切り替え信号を基にソース線SLの電位を切り替える回路である。ソース線切り替え回路
194は、ソース線SLの電位を切り替える機能を有していれば良く、マルチプレクサ、
インバータ等を用いても良い。ソース線切り替え信号線SLCは、第4の駆動回路184
内のコントローラから出力されるソース線SLの電位を切り替える信号を伝達する配線で
ある。回路構成よって、信号線本数は1本〜複数本となる。
線DIOからの入力信号を内部データ入出力信号線INTDIOに出力するか、内部デー
タ入出力信号線INTDIOからの入力信号をデータ入出力信号線DIOに出力するため
の回路である。データ入出力信号線DIO端子は、外部からのデータが入力されるか、外
部へメモリデータが出力される端子である。回路構成によって、信号線本数は1本〜複数
本となる。内部データ入出力信号線INTDIOは、入出力制御回路の出力信号をページ
バッファに入力するか、ページバッファの出力信号を入出力制御回路に入力する信号線で
ある。回路構成によって、信号線本数は1本〜複数本となる。また、データ入出力信号線
DIOは、データ入力用信号線とデータ出力用信号線に分けても良い。
図1および図2の場合と同様である。図4に、図3に係る半導体装置の書き込み及び読み
出し動作に係るタイミングチャートの例を示す。具体的には、ページバッファのラッチデ
ータをメモリセルアレイへの書き込む動作と、メモリセルアレイに書き込まれたデータを
読み出して、ページバッファにデータラッチさせる動作の一例を説明する。タイミングチ
ャート中のCEB、WEB等の名称は、タイミングチャートに示す電位が与えられる配線
を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、1、
m、n等を付すことで区別している。なお、開示する発明は以下に示す配列に限らない。
また、本実施の形態に示す回路構成は、CEB、WEB、REBは、Low(ロー)電位
が入力されるとアクティブになるが、High(ハイ)電位が入力されてアクティブにな
るような回路を用いても良い。
メモリセルにデータ”0”、m行1列目のメモリセルにデータ”0”、m行n列目のメモ
リセルにデータ”1”をそれぞれ書き込み、その後書き込まれた全データを読み出す場合
の各配線間の電位の関係を示すものである。
レス選択信号線Aから書き込みを行うメモリセル170のアドレスを指定する。そして、
ライトイネーブルバー信号線WEBをLow電位にすることで書き込みを行う。ページバ
ッファは、書き込みデータであるラッチデータをビット線BLに出力する。ロードライバ
は、選択行の書き込みワード線OSGと、非選択行の書き込みおよび読み出しワード線C
にHigh電位を出力し、非選択行の書き込みワード線と、選択行の書き込みおよび読み
出しワード線CにLow電位を出力する。
がページバッファより出力される。データ”1”を書き込む場合のビット線BLはHig
h電位、データ”0”を書き込む場合のビット線BLはLow電位となる。なお、ビット
線BLの信号入力期間は、選択行の書き込みワード線OSGと、選択行の書き込みおよび
読み出しワード線Cの信号入力期間より長くなるようにする。ビット線BLの信号入力期
間が短いと、メモリセルへのデータの誤書き込みが生じることがあるためである。
ビット線BLとソース線SLに電流が生じることを抑制するために、ソース線SLの電位
を接地電位GNDとする。当該駆動は、ソース線切り替え信号線SLCの信号によってソ
ース線切り替え回路194の信号経路を切り換えることで行われる。
レス選択信号線Aから読み出しを行うメモリセル170のアドレスを指定する。そして、
リードイネーブルバー信号線REBをLow電位にすることで読み出しを行う。ページバ
ッファは、メモリセルからビット線BLに読み出されたデータをラッチする。ロードライ
バは、選択行の書き込みおよび読み出しワード線CにLow電位を出力し、非選択行の書
き込みおよび読み出しワード線CにHigh電位を出力する。書き込みワード線OSGは
、選択、非選択に係わらずLow電位となる。ソース線切り替え回路194は、ソース線
SLにHigh電位を出力する。
0に書き込まれているデータに応じた電位が出力される。メモリセルに、データ”1”が
書き込まれていればビット線BLはLow電位に、データ”0”が書き込まれていればビ
ット線BLはHigh電位となる。
h電位にして、図3に示す回路全体を非アクティブとする。この場合、書き込みも読み出
しも行われないため、WEB、REB等の制御信号は、High電位でもLow電位でも
構わない。
区間である。
ることで、メモリセルアレイの面積の縮小を図ることができるため、ダイサイズの縮小を
実現することができる。また、ダイサイズの縮小により、半導体装置作製のコストを低減
することができ、または、歩留まりを向上させることができる。
状態とする必要がある。本実施の形態で示す半導体装置は、読み出しトランジスタにpチ
ャネル型トランジスタを用いるため、非選択行の書き込み及び読み出しワード線CをHi
gh電位(例えば、電源電位)とすることでメモリセルをオフ状態とすることが可能であ
る。したがって、メモリセルにおいて負電位を生成する電源を設ける必要がなくなるため
、消費電力を削減し、且つ半導体装置を小型化することができる。
成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能で
ある。
宜組み合わせて用いることができる。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて図5乃至図10を参照して説明する。
図5は、半導体装置の構成の一例である。図5(A)には、半導体装置の断面を、図5(
B)には、半導体装置の平面を、それぞれ示す。図5(A)は、図5(B)のA1−A2
およびB1−B2における断面に相当する。図5(A)および図5(B)に示す半導体装
置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体
材料を用いたトランジスタ162を有する。第1の半導体材料と第2の半導体材料とは異
なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体
材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半
導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリ
コン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい
。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジス
タは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性
により長時間の電荷保持を可能とする。図5に示す半導体装置は、メモリセルとして用い
ることができる。
電流を十分に低減することが可能な半導体材料をトランジスタ162に用いる点にあるか
ら、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成を
ここで示すものに限定する必要はない。
ネル形成領域134と、チャネル形成領域134を挟むように設けられた不純物領域13
2(ソース領域およびドレイン領域とも記す)と、チャネル形成領域134上に設けられ
たゲート絶縁層122aと、ゲート絶縁層122a上にチャネル形成領域134と重畳す
るように設けられたゲート電極128aと、を有する。なお、図において、明示的にはソ
ース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトラ
ンジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために
、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。
つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
8bが接続されている。ここで、導電層128bは、トランジスタ160のソース電極や
ドレイン電極としても機能する。また、不純物領域132と不純物領域126との間には
、不純物領域130が設けられている。また、トランジスタ160を覆うように絶縁層1
36、絶縁層138、および絶縁層140が設けられている。なお、高集積化を実現する
ためには、図5に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成
とすることが望ましい。一方で、トランジスタ160の特性を重視する場合には、ゲート
電極128aの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純
物領域132を設けても良い。
144と、酸化物半導体層144と電気的に接続されているソース電極(またはドレイン
電極)142a、およびドレイン電極(またはソース電極)142bと、酸化物半導体層
144、ソース電極142aおよびドレイン電極142bを覆うゲート絶縁層146と、
ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極1
48aと、を有する。
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3
以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017a
toms/cm3以下とする。なお、上述の酸化物半導体層144中の水素濃度は、二次
イオン質量分析法(SIMS:Secondary Ion Mass Spectro
scopy)で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ま
しくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満と
なる。例えば、室温(25℃)でのオフ電流(ここでは、単位チャネル幅(1μm)あた
りの値)は100zA(1zA(ゼプトアンペア)は1×10−21A)以下、望ましく
は10zA以下となる。このように、i型化(真性化)または実質的にi型化された酸化
物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることが
できる。
るために、島状に加工された酸化物半導体層144を用いているが、島状に加工されてい
ない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエ
ッチングによる酸化物半導体層144の汚染を防止できる。
電層148b、とで構成される。すなわち、ドレイン電極142bは、容量素子164の
一方の電極として機能し、導電層148bは、容量素子164の他方の電極として機能す
ることになる。このような構成とすることにより、十分な容量を確保することができる。
また、酸化物半導体層144とゲート絶縁層146とを積層させる場合には、ドレイン電
極142bと、導電層148bとの絶縁性を十分に確保することができる。さらに、容量
が不要の場合は、容量素子164を設けない構成とすることもできる。
少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用する
ことにより、高集積化を図ることができる。例えば、最小加工寸法をFとして、メモリセ
ルの占める面積を15F2〜25F2とすることが可能である。
して、ゲート絶縁層146および絶縁層150に形成された開口には、配線154が設け
られている。配線154は、メモリセルの一と他のメモリセルとを接続する配線であり、
図2の回路図におけるビット線BLに相当する。配線154は、ソース電極142aと、
導電層128bとを介して、不純物領域126に接続されている。これにより、トランジ
スタ160におけるソース領域またはドレイン領域と、トランジスタ162におけるソー
ス電極142aと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減す
ることができるため、半導体装置の集積度を向上させることができる。
続する位置と、ソース電極142aと配線154との接続する位置を、重畳して設けるこ
とができる。このような平面レイアウトを採用することにより、コンタクト領域に起因す
る素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることが
できる。
次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図6を
参照して説明する。
00としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いる
ことができる。また、半導体基板として、太陽電池級シリコン(SOG−Si:Sola
r Grade Silicon)基板などを用いても良い。また、多結晶半導体基板を
用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶
シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
ス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板
、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウ
ムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
半導体基板500に対して、塩酸過酸化水素水混合溶液(HPM)、硫酸過酸化水素水混
合溶液(SPM)、アンモニア過酸化水素水混合溶液(APM)、希フッ酸(DHF)等
を用いて洗浄を行うのが好ましい。
いる(図6(B)参照)。なお、ここでは、ボンド基板として単結晶のものを用いるが、
ボンド基板の結晶性を単結晶に限る必要はない。
板、単結晶シリコンゲルマニウム基板など、第14族元素でなる単結晶半導体基板を用い
ることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いるこ
ともできる。市販のシリコン基板としては、直径5インチ(125mm)、直径6インチ
(150mm)、直径8インチ(200mm)、直径12インチ(300mm)、直径1
6インチ(400mm)サイズの円形のものが代表的である。なお、単結晶半導体基板5
10の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結
晶半導体基板510は、CZ(チョクラルスキー)法やFZ(フローティングゾーン)法
を用いて作製することができる。
汚染物除去の観点から、酸化膜512の形成前に、塩酸過酸化水素水混合溶液(HPM)
、硫酸過酸化水素水混合溶液(SPM)、アンモニア過酸化水素水混合溶液(APM)、
希フッ酸(DHF)、FPM(フッ酸、過酸化水素水、純水の混合液)等を用いて単結晶
半導体基板510の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐
出して洗浄してもよい。
させて形成することができる。上記酸化膜512の作製方法としては、熱酸化法、CVD
法、スパッタリング法などがある。また、CVD法を用いて酸化膜512を形成する場合
、良好な貼り合わせを実現するためには、テトラエトキシシラン(略称;TEOS:化学
式Si(OC2H5)4)等の有機シランを用いて酸化シリコン膜を形成することが好ま
しい。
(ここでは、SiOx膜)を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加
して行うことが好ましい。
理を行うことにより、塩素酸化された酸化膜512を形成することができる。この場合、
酸化膜512は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不
純物である重金属(例えば、Fe、Cr、Ni、Mo等)を捕集して金属の塩化物を形成
し、これを外方に除去して単結晶半導体基板510の汚染を低減させることができる。
はフッ素原子を含有させてもよい。単結晶半導体基板510表面をフッ素酸化する方法と
しては、HF溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、NF3を
酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
晶半導体基板510の所定の深さに結晶構造が損傷した脆化領域514を形成する(図6
(D)参照)。
荷、イオンの入射角などによって調節することができる。また、脆化領域514は、イオ
ンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さ
で、単結晶半導体基板510から分離される単結晶半導体層の厚さを調節することができ
る。例えば、単結晶半導体層の厚さが、10nm以上500nm以下、好ましくは50n
m以上200nm以下程度となるように平均侵入深さを調節すれば良い。
きる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成さ
れた全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プ
ラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、
イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種
を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオ
ンについては、H3 +の比率を高くすると良い。具体的には、H+、H2 +、H3 +の総
量に対してH3 +の割合が50%以上(より好ましくは80%以上)となるようにする。
H3 +の割合を高めることで、イオン照射の効率を向上させることができる。
また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例え
ば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる
工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体
層の表面荒れを抑えることが可能である。
に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜512を介してイオンの照
射を行うことによって、これら重金属による単結晶半導体基板510の汚染を防ぐことが
できる。
て密着させる。これにより、半導体基板500と、単結晶半導体基板510とが貼り合わ
される(図6(E)参照)。なお、単結晶半導体基板510と貼り合わせる半導体基板5
00の表面に酸化膜または窒化膜を成膜してもよい。
001N/cm2以上100N/cm2以下、例えば、1N/cm2以上20N/cm2
以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると
、密着させた部分において半導体基板500と酸化膜512の接合が生じ、当該部分を始
点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素
結合が作用しており、常温で行うことができる。
に係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導
体基板510と半導体基板500との界面での接合強度を向上させることができる。
合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いて
も良いし、異なるドライ処理どうしを組み合わせて用いても良い。
処理の温度は、脆化領域514における分離が生じない温度(例えば、室温以上400℃
未満)とする。また、この温度範囲で加熱しながら、半導体基板500と酸化膜512と
を接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、RTA(瞬間
熱アニール、Rapid Thermal Anneal)装置、マイクロ波加熱装置な
どを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の
一態様がこれに限定して解釈されるものではない。
半導体基板500上に、酸化膜512を介して単結晶半導体層516を形成する(図6(
F)参照)。
際の温度が低いほど、単結晶半導体層516の表面荒れを抑制できるためである。具体的
には、例えば、上記分離の際の熱処理温度は、300℃以上600℃以下とすればよく、
400℃以上500℃以下とすると、より効果的である。
0℃以上の温度で熱処理を行い、単結晶半導体層516中に残存する水素の濃度を低減さ
せてもよい。
を向上させ、かつ欠陥を低減させた単結晶半導体層518を形成する(図6(G)参照)
。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
ーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単
結晶半導体層516の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層
516表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、
単結晶半導体層516表面の平坦性を向上させてからレーザー光の照射処理を行ってもよ
い。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいず
れを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した
後、単結晶半導体層516の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体
層516の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方
を用いればよい。
できる(図6(G)参照)。
次に、上記のSOI基板を用いた半導体装置の作製方法について、図7乃至図10を参照
して説明する。
はじめに下部のトランジスタ160の作製方法について、図7および図8を参照して説明
する。なお、図7および図8は、図6に示す方法で作成したSOI基板の一部であって、
図5(A)に示す下部のトランジスタに相当する断面工程図である。
参照)。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために
、n型の導電性を付与する不純物元素や、p型の導電性を付与する不純物元素を半導体層
に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物元素として
は、例えば、リンや砒素などを用いることができる。また、p型の導電性を付与する不純
物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
122は、後にゲート絶縁層となるものである。絶縁層122は、例えば、半導体層12
0表面の熱処理(熱酸化処理や熱窒化処理など)によって形成することができる。熱処理
に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、He
、Ar、Kr、Xeなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうち
いずれかの混合ガスを用いて行うことができる。もちろん、CVD法やスパッタリング法
等を用いて絶縁層を形成しても良い。当該絶縁層122は、酸化シリコン、酸化窒化シリ
コン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリ
ウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加された
ハフニウムシリケート(HfSixOyNz(x>0、y>0、z>0))、窒素が添加
されたハフニウムアルミネート(HfAlxOyNz(x>0、y>0、z>0))等を
含む単層構造または積層構造とすることが望ましい。また、絶縁層122の厚さは、例え
ば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができ
る。本実施の形態では、プラズマCVD法を用いて、酸化シリコンを含む絶縁層を単層で
形成することとする。
層120に添加して、不純物領域126を形成する(図7(C)参照)。なお、ここでは
、不純物元素を添加した後、マスク124は除去する。
域の一部を除去することにより、ゲート絶縁層122aを形成する(図7(D)参照)。
絶縁層122の除去方法として、ウェットエッチングまたはドライエッチングなどのエッ
チング処理を用いることができる。
形成するための導電層を形成し、当該導電層を加工して、ゲート電極128aおよび導電
層128bを形成する(図7(E)参照)。
、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シ
リコンなどの半導体材料を含む導電層を形成しても良い。形成方法も特に限定されず、蒸
着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることが
できる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことが
できる。
純物元素を半導体層に添加して、チャネル形成領域134、不純物領域132、および不
純物領域130を形成する(図8(A)参照)。ここでは、p型トランジスタを形成する
ために、硼素(B)やアルミニウム(Al)などの不純物元素を添加する。ここで、添加
される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後に
は、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域126、不
純物領域132、不純物領域130の順に高くなる。
層136、絶縁層138および絶縁層140を形成する(図8(B)参照)。
酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形
成することができる。特に、絶縁層136、絶縁層138、絶縁層140に誘電率の低い
(low−k)材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低
減することが可能になるため好ましい。なお、絶縁層136、絶縁層138、絶縁層14
0には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、
密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに
低減することが可能である。また、絶縁層136や絶縁層138、絶縁層140は、ポリ
イミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態で
は、絶縁層136として酸化窒化シリコン、絶縁層138として窒化酸化シリコン、絶縁
層140として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層1
36、絶縁層138および絶縁層140の積層構造としているが、開示する発明の一態様
はこれに限定されない。1層または2層としても良いし、4層以上の積層構造としても良
い。
理を行うことにより、絶縁層138および絶縁層140を平坦化する(図8(C)参照)
。ここでは、絶縁層138が一部露出されるまで、CMP処理を行う。絶縁層138に窒
化酸化シリコンを用い、絶縁層140に酸化シリコンを用いた場合、絶縁層138はエッ
チングストッパとして機能する。
、ゲート電極128aおよび導電層128bの上面を露出させる(図8(D)参照)。こ
こでは、ゲート電極128aおよび導電層128bが一部露出されるまで、エッチング処
理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェ
ットエッチングを用いてもよい。ゲート電極128aおよび導電層128bの一部を露出
させる工程において、後に形成されるトランジスタ162の特性を向上させるために、絶
縁層136、絶縁層138、絶縁層140の表面は可能な限り平坦にしておくことが好ま
しい。
)。
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
次に、上部のトランジスタ162の作製方法について、図9および図10を参照して説明
する。
0などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層
144を形成する(図9(A)参照)。なお、酸化物半導体層を形成する前に、絶縁層1
36、絶縁層138、絶縁層140の上に、下地として機能する絶縁層を設けても良い。
当該絶縁層は、スパッタリング法をはじめとするPVD法やプラズマCVD法などのCV
D法などを用いて形成することができる。
むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加
えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn
)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有するこ
とが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好まし
い。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。
−Zn−O系の材料や、三元系金属酸化物であるIn−Ga−Zn−O系の材料、In−
Sn−Zn−O系の材料、In−Al−Zn−O系の材料、Sn−Ga−Zn−O系の材
料、Al−Ga−Zn−O系の材料、Sn−Al−Zn−O系の材料や、二元系金属酸化
物であるIn−Zn−O系の材料、Sn−Zn−O系の材料、Al−Zn−O系の材料、
Zn−Mg−O系の材料、Sn−Mg−O系の材料、In−Mg−O系の材料、In−G
a−O系の材料や、一元系金属酸化物であるIn−O系の材料、Sn−O系の材料、Zn
−O系の材料などを用いることができる。また、上記の材料にSiO2を含ませてもよい
。ここで、例えば、In−Ga−Zn−O系の材料とは、インジウム(In)、ガリウム
(Ga)、亜鉛(Zn)を有する酸化物膜、という意味であり、その組成比は特に問わな
い。また、InとGaとZn以外の元素を含んでいてもよい。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1
:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1
/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の
原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、
(a―A)2+(b―B)2+(c―C)2≦r2
を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である
。
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ま
しくは0.1nm以下の表面上に形成するとよい。
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は
測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force
Microscope)にて評価可能である。
用いた薄膜とすることができる。ここで、Mは、Ga、Al、MnおよびCoから選ばれ
た一または複数の金属元素を示す。例えば、Mとして、Ga、GaおよびAl、Gaおよ
びMn、またはGaおよびCoなどを用いることができる。
導体層を厚くしすぎると(例えば、膜厚を50nm以上)、トランジスタがノーマリーオ
ンとなってしまう恐れがあるためである。
製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O3
:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に
換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=1
5:1〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2〜3:4)と
する。例えば、In−Zn系酸化物半導体の形成に用いるターゲットは、原子数比がIn
:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
成比は、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または
20:45:35などとする。
スパッタリング法により形成する。
Ga2O3:ZnO=1:1:1[mol数比]の酸化物ターゲットを用いることができ
る。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、In2O
3:Ga2O3:ZnO=1:1:2[mol数比]の組成比の酸化物ターゲットを用い
ることもできる。
%以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物
半導体層を緻密な膜とすることができるためである。
スと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基
、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に
除去された高純度ガスを用いた雰囲気とすることが望ましい。
00℃以下、好ましくは300℃を超えて500℃以下、より好ましくは350℃以上4
50℃以下となるように加熱する。
分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を
成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、
イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが
望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素
化物などの不純物(より好ましくは炭素原子を含む化合物も)などが除去されているため
、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物など
の不純物の濃度を低減することができる。
む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板
を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温とな
るため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込ま
れにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を
行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純
物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減するこ
とができる。
直流(DC)電源を0.5kW、基板温度を400℃、成膜雰囲気を酸素(酸素流量比率
100%)雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質
(パーティクル、ごみともいう)が軽減でき、膜厚分布も均一となるため好ましい。
プラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉
状物質(パーティクル、ごみともいう)を除去することが好ましい。逆スパッタとは、基
板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である
。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォト
リソグラフィなどの方法を用いて形成することができる。または、インクジェット法など
の方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライ
エッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いても
よい。
理を行うことによって、酸化物半導体層144中に含まれる水素原子を含む物質をさらに
除去することができる。熱処理の温度は、不活性ガス雰囲気下、250℃以上700℃以
下、好ましくは450℃以上600℃以下、または基板の歪み点未満とする。不活性ガス
雰囲気としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分とする
雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱
処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(9
9.9999%)以上、好ましくは7N(99.99999%)以上(すなわち、不純物
濃度が1ppm以下、好ましくは0.1ppm以下)とする。
450℃、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触
れさせず、水や水素の混入が生じないようにする。
水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導
体層を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも可
能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても
よい。
で形成される配線を含む)を形成するための導電層を形成し、当該導電層を加工して、ソ
ース電極142a、ドレイン電極142bを形成する(図9(B)参照)。
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マ
グネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこ
れらを複数組み合わせた材料を用いてもよい。
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極142aおよびドレイン電極142bへの加工が容易であるというメリット
がある。
ては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ化合物(In2O3−SnO2、ITOと略記する場合がある)、酸
化インジウム酸化亜鉛化合物(In2O3−ZnO)、または、これらの金属酸化物材料
にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、
30°以上60°以下であることが好ましい。ソース電極142a、ドレイン電極142
bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート
絶縁層146の被覆性を向上し、段切れを防止することができる。
42bの下端部の間隔によって決定される。なお、チャネル長(L)が25nm未満のト
ランジスタを形成する場合に用いるマスク形成の露光を行う際には、数nm〜数10nm
と波長の短い超紫外線(Extreme Ultraviolet)を用いるのが望まし
い。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるト
ランジスタのチャネル長(L)を、10nm以上1000nm(1μm)以下とすること
も可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導
体装置の消費電力を低減することも可能である。
ン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができ
る。酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化イン
ジウムを含まないものであることが好ましい。そのような酸化物導電層として、酸化亜鉛
、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用するこ
とができる。
化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域お
よびドレイン領域となる酸化物導電層、ソース電極142a、ドレイン電極142bを形
成することができる。
の積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層14
4と酸化物導電膜を形成してもよい。ソース電極142a、ドレイン電極142bを形成
した後、ソース電極142a、ドレイン電極142bをマスクとして、さらに島状の酸化
物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成する
こともできる。
にエッチングされないように、エッチング条件(エッチング剤の種類、濃度、エッチング
時間等)を適宜調整する。
ース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作を可能
にすることができる。また、酸化物半導体層144、酸化物導電層、金属材料からなるド
レイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができ
る。
の周波数特性を向上させるために有効である。金属電極(モリブデン、タングステン等)
と酸化物半導体層との接触に比べ、金属電極(モリブデン、タングステン等)と酸化物導
電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電
極及びドレイン電極との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺
回路(駆動回路)の周波数特性を向上させることができる。
の一部と接するように、ゲート絶縁層146を形成する(図9(C)参照)。
また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリ
ウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウ
ムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリ
ケート(HfSixOyNz(x>0、y>0、z>0))、窒素が添加されたハフニウ
ムアルミネート(HfAlxOyNz(x>0、y>0、z>0))、などを含むように
形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、上記の材料
を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装
置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。
例えば、酸化シリコンを用いる場合には、1nm以上100nm以下、好ましくは10n
m以上50nm以下とすることができる。
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOyNz(x>0、
y>0、z>0))、窒素が添加されたハフニウムアルミネート(HfAlxOyNz(
x>0、y>0、z>0))、などの高誘電率(high−k)材料を用いると良い。h
igh−k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲート
リークを抑制するために膜厚を大きくすることが可能になる。なお、high−k材料を
含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウムなどのいずれかを含む膜との積層構造としてもよい。
46)は、第13族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には
第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が
良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の
状態を良好に保つことができる。
意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニ
ウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化
アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原
子%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)
がアルミニウムの含有量(原子%)以上のものを示す。
ート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界
面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層と
を接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップ
を低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用い
る場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料
を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させ
にくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の
侵入防止という点においても好ましい。
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2Ox
(X=3+α、0<α<1)とすることができる。また、酸化物半導体層144に接する
絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープ
を行うことにより、酸化アルミニウムの組成をAl2OX(X=3+α、0<α<1)と
することができる。または、酸化物半導体層144に接する絶縁層として酸化ガリウムア
ルミニウム(酸化アルミニウムガリウム)を用いた場合、酸素雰囲気下での熱処理や、酸
素ドープを行うことにより、酸化ガリウムアルミニウム(酸化アルミニウムガリウム)の
組成をGaXAl2−XO3+α(0<X<2、0<α<1)とすることができる。
層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接するこ
とにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、また
は酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減することができる。
えて、酸化物半導体層144の下地膜として形成する絶縁層に適用しても良く、ゲート絶
縁層146および下地膜の双方に適用しても良い。
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層146が酸素を含む場合、脱水化または脱水素化
処理後の酸化物半導体層144に酸素を供給し、該酸化物半導体層144の酸素欠損を補
填して、i型(真性半導体)またはi型に限りなく近い酸化物半導体層を形成することも
できる。
第2の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第2の
熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし、第
1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさ
せても良い。
成し、当該導電層を加工して、ゲート電極148aおよび導電層148bを形成する(図
9(D)参照)。
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分と
する合金材料を用いて形成することができる。なお、ゲート電極148aおよび導電層1
48bは、単層構造としても良いし、積層構造としても良い。
50を形成する(図10(A)参照)。絶縁層150は、PVD法やCVD法などを用い
て形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハ
フニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成す
ることができる。なお、絶縁層150には、誘電率の低い材料や、誘電率の低い構造(多
孔性の構造など)を用いることが望ましい。絶縁層150の誘電率を低くすることにより
、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためであ
る。なお、本実施の形態では、絶縁層150の単層構造としているが、開示する発明の一
態様はこれに限定されず、2層以上の積層構造としても良い。
成する。その後、絶縁層150上にソース電極142aと接する配線154を形成する(
図10(B)参照)。なお、当該開口の形成は、マスクなどを用いた選択的なエッチング
により行われる。
ニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロ
ム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元
素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、
ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料
を用いてもよい。
く(5nm程度)形成し、PVD法によりチタン膜を形成した後に、開口に埋め込むよう
にアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成
されるチタン膜は、被形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここ
ではソース電極142a)との接触抵抗を低減させる機能を有する。また、アルミニウム
膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を
形成した後に、メッキ法により銅膜を形成してもよい。
い。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大
を抑制することができる。
と、ソース電極142aと配線154との接続部とを重畳させる場合について説明する。
この場合、不純物領域126上に形成された絶縁層136、絶縁層138および絶縁層1
40に開口(下部のコンタクトと呼ぶ)を形成し、下部のコンタクトにソース電極142
aを形成した後、ゲート絶縁層146および絶縁層150において、下部のコンタクトと
重畳する領域に開口(上部のコンタクトと呼ぶ)を形成し、配線154を形成することに
なる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチング
により下部のコンタクトに形成されたソース電極142aが断線してしまうおそれがある
。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成す
ることにより、素子面積が増大するという問題がおこる。
断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタ
クトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因す
る素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることが
できる。
容量素子164が完成する(図10(C)参照)。
れているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×
1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下
である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度(1×1014/cm3程度)と比較して、十分に小さい値(例えば、1
×1012/cm3未満、より好ましくは、1.45×1010/cm3未満)をとる。
そして、オフ電流も十分に小さくなる。例えば、トランジスタ162の室温(25℃)で
のオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は100zA(1zA(
ゼプトアンペア)は1×10−21A)以下、望ましくは10zA以下となる。
スタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを
用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られ
る。
集積度が十分に高められた半導体装置を実現することができる。
宜組み合わせて用いることができる。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図11を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯
電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含
む)、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョ
ン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体
装置を適用する場合について説明する。
表示部703、キーボード704などによって構成されている。筐体701と筐体702
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。
部インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端
末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
3の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部7
25および表示部727が設けられている。筐体721と筐体723は、軸部737によ
り接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体7
21は、電源731、操作キー733、スピーカー735などを備えている。筐体721
、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
いる。さらに、筐体740と筐体741は、スライドし、図11(D)のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作
キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子74
8などを備えている。また、筐体740は、携帯電話機の充電を行う太陽電池セル749
、外部メモリスロット750などを備えている。また、アンテナは、筐体741に内蔵さ
れている。筐体740と筐体741の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
作スイッチ764、表示部765、バッテリー766などによって構成されている。本体
761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるス
イッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操
作機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
載されている。このため、消費電力を低減した電子機器が実現される。
本実施の形態では、上記実施の形態1乃至3で述べた半導体材料として酸化物半導体を用
いたトランジスタについて、詳しく説明する。具体的には、酸化物半導体として、c軸配
向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を
有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており
、ab面においてはa軸またはb軸の向きが異なる(c軸を中心に回転した)結晶(CA
AC:C Axis Aligned Crystalともいう。)を含む酸化物につい
て説明する。
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつc軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
ACは結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
を構成する個々の結晶部分のc軸は一定の方向(例えば、CAACを支持する基板面、C
AACの表面などに垂直な方向)に揃っていてもよい。または、CAACを構成する個々
の結晶部分のab面の法線は一定の方向(例えば、CAACを支持する基板面、CAAC
の表面などに垂直な方向)を向いていてもよい。
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子(または窒素原子)の層状配列が認められる
結晶を挙げることもできる。
なお、特に断りがない限り、図12乃至図14は上方向をc軸方向とし、c軸方向と直交
する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の
上半分、下半分をいう。
配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図12(A)の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図12(A)の上半分および下半分にはそれぞれ
3個ずつ4配位のOがある。図12(A)に示す小グループは電荷が0である。
配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、
いずれもab面に存在する。図12(B)の上半分および下半分にはそれぞれ1個ずつ4
配位のOがある。また、Inも5配位をとるため、図12(B)に示す構造をとりうる。
図12(B)に示す小グループは電荷が0である。
造を示す。図12(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位
のOがある。または、図12(C)の上半分に3個の4配位のOがあり、下半分に1個の
4配位のOがあってもよい。図12(C)に示す小グループは電荷が0である。
造を示す。図12(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位
のOがある。図12(D)に示す小グループは電荷が+1となる。
4配位のOがあり、下半分には1個の4配位のOがある。図12(E)に示す小グループ
は電荷が−1となる。
大グループ(ユニットセルともいう。)と呼ぶ。
6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の
3個のOは、上方向にそれぞれ3個の近接Inを有する。5配位のGaの上半分の1個の
Oは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを
有する。4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3
個のOは、上方向にそれぞれ3個の近接Znを有する。このように、金属原子の上方向の
4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の
下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配
位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4に
なる。したがって金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にあ
る4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合す
ることができる。例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを
介して結合する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn
)または4配位の金属原子(Zn)のいずれかと結合することになる。
また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して
中グループを構成する。
す。図13(B)に、3つの中グループで構成される大グループを示す。なお、図13(
C)は、図13(B)の層構造をc軸方向から観察した場合の原子配列を示す。
、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠
の3として示している。同様に、図13(A)において、Inの上半分および下半分には
それぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図13
(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあ
るZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn
とを示している。
ら順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上
半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZ
nと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分
および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2
個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4
配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
67、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4
配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従っ
て、Snを含む小グループは電荷が+1となる。そのため、Snを含む層構造を形成する
ためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図1
2(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む
小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消され
るため、層構造の合計の電荷を0とすることができる。
−O系の結晶(In2SnZn3O8)を得ることができる。なお、得られるIn−Sn
−Zn−O系の層構造は、In2SnZn2O7(ZnO)m(mは0または自然数。)
とする組成式で表すことができる。
元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−
Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−A
l−Zn系酸化物や、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−C
e−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm
−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−
Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Z
n系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn
系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al
−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、I
n−Ga系酸化物などを用いた場合も同様である。
ル図を示す。
ら順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分
にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個
ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介
して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。
この中グループが複数結合して大グループを構成する。
、図14(B)の層構造をc軸方向から観察した場合の原子配列を示している。
ぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは
、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に0となる。
中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大
グループも取りうる。
本実施の形態では、上記実施の形態1乃至4で述べた酸化物半導体をチャネル形成領域に
用いたトランジスタの移動度について言及する。
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
テンシャル障壁(粒界等)が存在すると仮定すると、
絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levins
onモデルでは、
陥密度、εは半導体の誘電率、nは単位面積当たりのチャネル形成領域に含まれるキャリ
ア数、Coxは単位面積当たりの容量、Vgはゲート電圧、tはチャネル形成領域の厚さ
である。なお、厚さ30nm以下の半導体層であれば、チャネル形成領域の厚さは半導体
層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Idは、
である。また、Vdはドレイン電圧である。
上式の両辺をVgで割り、更に両辺の対数を取ると、
Vg)、横軸を1/Vgとして実測値をプロットして得られるグラフの直線の傾きから欠
陥密度Nが求められる。すなわち、トランジスタのId―Vg特性から、欠陥密度を評価
できる。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比
率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm2程度
である。
が導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は40cm2/V
s程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μ0は120cm2/Vsとなると予想できる。
乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からx
だけ離れた場所における移動度μ1は、
の測定結果より求めることができ、上記の測定結果からは、B=4.75×107cm/
s、l=10nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧
が高くなる)と数6の第2項が増加するため、移動度μ1は低下することがわかる。
の移動度μ2を計算した結果を図15に示す。なお、計算にはシノプシス社製デバイスシ
ミュレーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバ
ンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子
ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜
を測定して得られたものである。
ト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁層の厚さは100n
m、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン
電圧Vdは0.1Vである。
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(At
omic Layer Flatness)が望ましい。
性を計算した結果を図16乃至図18に示す。なお、計算に用いたトランジスタの断面構
造を図19に示す。図19に示すトランジスタは酸化物半導体層にn+の導電型を呈する
半導体領域103aおよび半導体領域103cを有する。半導体領域103aおよび半導
体領域103cの抵抗率は2×10−3Ωcmとする。
れるように形成された酸化アルミニウムよりなる埋め込み絶縁物102の上に形成される
。トランジスタは半導体領域103a、半導体領域103cと、それらに挟まれ、チャネ
ル形成領域となる真性の半導体領域103bと、ゲート電極105を有する。ゲート電極
105の幅を33nmとする。
ート電極105の両側面には側壁絶縁物106aおよび側壁絶縁物106b、ゲート電極
105の上部には、ゲート電極105と他の配線との短絡を防止するための絶縁物107
を有する。側壁絶縁物の幅は5nmとする。また、半導体領域103aおよび半導体領域
103cに接して、ソース電極108aおよびドレイン電極108bを有する。なお、こ
のトランジスタにおけるチャネル幅を40nmとする。
め込み絶縁物102の上に形成され、半導体領域103a、半導体領域103cと、それ
らに挟まれた真性の半導体領域103bと、幅33nmのゲート電極105とゲート絶縁
層104と側壁絶縁物106aおよび側壁絶縁物106bと絶縁物107とソース電極1
08aおよびドレイン電極108bを有する点で図19(A)に示すトランジスタと同じ
である。
縁物106aおよび側壁絶縁物106bの下の半導体領域の導電型である。図19(A)
に示すトランジスタでは、側壁絶縁物106aおよび側壁絶縁物106bの下の半導体領
域はn+の導電型を呈する半導体領域103aおよび半導体領域103cであるが、図1
9(B)に示すトランジスタでは、真性の半導体領域103bである。すなわち、図19
(B)に示す半導体層において、半導体領域103a(半導体領域103c)とゲート電
極105がLoffだけ重ならない領域ができている。この領域をオフセット領域といい
、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁
絶縁物106a(側壁絶縁物106b)の幅と同じである。
スシミュレーションソフト、Sentaurus Deviceを使用した。図16は、
図19(A)に示される構造のトランジスタのドレイン電流(Id、実線)および移動度
(μ、点線)のゲート電極電圧(Vg、ゲート電極とソースの電位差)依存性を示す。ド
レイン電流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μ
はドレイン電圧を+0.1Vとして計算したものである。
mとしたものであり、図16(C)は5nmとしたものである。ゲート絶縁層が薄くなる
ほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。ゲ
ート電圧1V前後で、ドレイン電流はメモリセルで用いられるトランジスタ等で必要とさ
れる10μAを超えることが示された。
mとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存
性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を
+0.1Vとして計算したものである。図17(A)はゲート絶縁層の厚さを15nmと
したものであり、図17(B)は10nmとしたものであり、図17(C)は5nmとし
たものである。
を15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧
依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電
圧を+0.1Vとして計算したものである。図18(A)はゲート絶縁層の厚さを15n
mとしたものであり、図18(B)は10nmとしたものであり、図18(C)は5nm
としたものである。
ク値やオン電流には目立った変化が無い。
cm2/Vs程度、図18では40cm2/Vs程度と、オフセット長Loffが増加す
るほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長L
offの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである
。また、いずれもゲート電圧1V前後で、ドレイン電流はメモリセルで用いられるトラン
ジスタ等で必要とされる10μAを超えることが示された。
上記実施の形態1乃至5で示した、In、Sn、Znを主成分とする酸化物半導体をチャ
ネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜
すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得るこ
とができる。なお、主成分とは組成比で5atomic%以上含まれる元素をいう。
で、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタ
のしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート
絶縁層を用いたトランジスタの特性である。なお、Vdは10Vとした。
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は18.8cm2/Vsecが得られている。一方、基板を意図的に加熱してIn、S
n、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが
可能となる。図20(B)は基板を200℃に加熱してIn、Sn、Znを主成分とする
酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2
cm2/Vsecが得られている。
理をすることによって、さらに高めることができる。図20(C)は、In、Sn、Zn
を主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm2/V
secが得られている。
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には10
0cm2/Vsecを超える電界効果移動度を実現することも可能になると推定される。
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半
導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてし
まう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場
合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラン
ジスタがノーマリ・オフとなる方向に動き、このような傾向は図20(A)と図20(B
)の対比からも確認することができる。
可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn
=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
アス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃
、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V
未満を得ることができる。
0℃の加熱処理を行った試料2のトランジスタに対してBT試験を行った。
行った。なお、Vdはドレイン電圧(ドレインとソースの電位差)を示す。次に、基板温
度を150℃とし、Vdを0.1Vとした。次に、ゲート絶縁層608に印加される電界
強度が2MV/cmとなるようにVgに20Vを印加し、そのまま1時間保持した。次に
、Vgを0Vとした。次に、基板温度25℃とし、Vdを10Vとし、トランジスタのV
g−Id測定を行った。これをプラスBT試験と呼ぶ。
の測定を行った。次に、基板温度を150℃とし、Vdを0.1Vとした。次に、ゲート
絶縁層608に印加される電界強度が−2MV/cmとなるようにVgに−20Vを印加
し、そのまま1時間保持した。次に、Vgを0Vとした。次に、基板温度25℃とし、V
dを10Vとし、トランジスタのVg−Id測定を行った。これをマイナスBT試験と呼
ぶ。
)に示す。また、試料2のプラスBT試験の結果を図22(A)に、マイナスBT試験の
結果を図22(B)に示す。
1.80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナス
BT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信
頼性が高いことがわかる。
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、
定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素
は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm3以上2×10
20/cm3以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませるこ
とができる。
、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1
:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線
回折により明確な回折ピークを観測することができる。
AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で
測定した。
料Bの作製方法を説明する。
。
DC)として成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1:1のI
n−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした
。このようにして作製した試料を試料Aとした。
熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
が観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38de
gに結晶由来のピークが観測された。
こと及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化される
ことによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の
単位は、チャネル幅1μmあたりの電流値を示す。
す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/
T)を横軸としている。
1aA/μm(1×10−18A/μm)以下、基板温度が85℃(358.15K)の
場合には、100zA/μm(1×10−19A/μm)以下、基板温度が室温(27℃
、300.15K)の場合には、1zA/μm(1×10−21A/μm)以下にするこ
とができる。好ましくは、基板温度が125℃において0.1aA/μm(1×10−1
9A/μm)以下に、85℃において10zA/μm(1×10−20A/μm)以下に
、室温において0.1zA/μm(1×10−22A/μm)以下にすることができる。
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
において、基板温度と電気的特性の関係について評価した。
が0μm、dWが0μmである。なお、Vdは10Vとした。なお、基板温度は−40℃
、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジスタ
において、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対
する一対の電極のはみ出しをdWと呼ぶ。
4(A)に基板温度としきい値電圧の関係を、図24(B)に基板温度と電界効果移動度
の関係を示す。
の範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
なお、その範囲は−40℃〜150℃で36cm2/Vs〜32cm2/Vsであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
ランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30c
m2/Vsec以上、好ましくは40cm2/Vsec以上、より好ましくは60cm2
/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、
L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vの
とき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる
温度範囲においても、十分な電気的特性を確保することができる。このような特性であれ
ば、Si半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載
しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することがで
きる。
ついて、図27などを用いて説明する。
面図および断面図である。図27(A)にトランジスタの上面図を示す。また、図27(
B)に図27(A)の一点鎖線A−Bに対応する断面A−Bを示す。
絶縁膜1102と、下地絶縁膜1102の周辺に設けられた保護絶縁膜1104と、下地
絶縁膜1102および保護絶縁膜1104上に設けられた高抵抗領域1106aおよび低
抵抗領域1106bを有する酸化物半導体膜1106と、酸化物半導体膜1106上に設
けられたゲート絶縁層1108と、ゲート絶縁層1108を介して酸化物半導体膜110
6と重畳して設けられたゲート電極1110と、ゲート電極1110の側面と接して設け
られた側壁絶縁膜1112と、少なくとも低抵抗領域1106bと接して設けられた一対
の電極1114と、少なくとも酸化物半導体膜1106、ゲート電極1110および一対
の電極1114を覆って設けられた層間絶縁膜1116と、層間絶縁膜1116に設けら
れた開口部を介して少なくとも一対の電極1114の一方と接続して設けられた配線11
18と、を有する。
を有していても構わない。該保護膜を設けることで、層間絶縁膜1116の表面伝導に起
因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減する
ことができる。
ジスタの他の一例について示す。
28(A)はトランジスタの上面図である。また、図28(B)は図28(A)の一点鎖
線A−Bに対応する断面図である。
膜602と、下地絶縁膜602上に設けられた酸化物半導体膜606と、酸化物半導体膜
606と接する一対の電極614と、酸化物半導体膜606および一対の電極614上に
設けられたゲート絶縁層608と、ゲート絶縁層608を介して酸化物半導体膜606と
重畳して設けられたゲート電極610と、ゲート絶縁層608およびゲート電極610を
覆って設けられた層間絶縁膜616と、層間絶縁膜616に設けられた開口部を介して一
対の電極614と接続する配線618と、層間絶縁膜616および配線618を覆って設
けられた保護膜620と、を有する。
半導体膜606としてはIn−Sn−Zn−O膜を、一対の電極614としてはタングス
テン膜を、ゲート絶縁層608としては酸化シリコン膜を、ゲート電極610としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜616としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線618としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜620としてはポリイミド膜を、それ
ぞれ用いた。
614との重畳する幅をLovと呼ぶ。同様に、酸化物半導体膜606に対する一対の電
極614のはみ出しをdWと呼ぶ。
122 絶縁層
122a ゲート絶縁層
124 マスク
126 不純物領域
128a ゲート電極
128b 導電層
130 不純物領域
132 不純物領域
134 チャネル形成領域
136 絶縁層
138 絶縁層
140 絶縁層
142a ソース電極
142b ドレイン電極
144 酸化物半導体層
146 ゲート絶縁層
148a ゲート電極
148b 導電層
150 絶縁層
154 配線
156 絶縁層
160 トランジスタ
162 トランジスタ
164 容量素子
170 メモリセル
180 昇圧回路
182 駆動回路
184 駆動回路
186 駆動回路
190 駆動回路
192 駆動回路
194 ソース線切り替え回路
500 半導体基板
510 単結晶半導体基板
512 酸化膜
514 脆化領域
516 単結晶半導体層
518 単結晶半導体層
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
Claims (1)
- 第1の配線と、
第2の配線と、
複数の第3の配線と、
複数の第4の配線と、
複数のメモリセルを含むメモリセルアレイと、
を有する半導体装置の駆動方法であって、
前記メモリセルの一は、
第1のゲート電極、第1のソース電極、第1のドレイン電極、および第1のチャネル形成領域を含むpチャネル型の第1のトランジスタと、
第2のゲート電極、第2のソース電極、第2のドレイン電極、および第2のチャネル形成領域を含む第2のトランジスタと、
容量素子と、を有し、
前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の一方の電極と、は、電気的に接続されて電荷が保持されるノードを構成し、
前記第1の配線と、前記第1のソース電極と、前記第2のソース電極と、は電気的に接続され、
前記第2の配線と、前記第1のドレイン電極と、は電気的に接続され、
前記複数の第3の配線の一と、前記第2のゲート電極と、は電気的に接続され、
前記複数の第4の配線の一と、前記容量素子の他方の電極と、は電気的に接続され、
書き込み期間において、前記第2の配線に接地電位を供給し、
読み出し期間において、非選択となる前記メモリセルの一と接続された前記複数の第4の配線の一に、電源電位を供給する半導体装置の駆動方法。
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