JP5750005B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲートとチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。
また、信号線の電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。
本発明の一態様は、ｍ（ｍは２以上の自然数）本の書き込みワード線と、ｍ本の読み出しワード線と、ｎ（ｎは２以上の自然数）本のビット線と、ｎ本のソース線と、ｎ本の信号線と、ｍ行×ｎ列のマトリクス状に配置されたメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成され、第ｋ（ｋは、２以上（ｍ−１）以下を満たす自然数）行のメモリセルの第２のソース電極と、第（ｋ＋１）行のメモリセルの第１のドレイン電極とは、電気的に接続され、第ｋ行のメモリセルの第１のゲート電極と、第ｋ行のメモリセルの第２のドレイン電極と、第ｋ行のメモリセルの容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、第１の駆動回路は、ビット線を介して、第１のドレイン電極と電気的に接続され、信号線を介して、第２のソース電極と電気的に接続され、第２の駆動回路は、読み出しワード線を介して容量素子の電極の他方と電気的に接続され、書き込みワード線を介して、第２のゲート電極と電気的に接続され、第２の駆動回路は、書き込みワード線に入力される信号よりも信号線に入力される信号を遅らせる機能を有する半導体装置である。
また、上述の構成において、前記第ｋ行のメモリセルの書き込み動作において、選択されていない第１乃至第（ｋ−１）行のメモリセル及び、選択された第ｋ行のメモリセルの書き込みワード線に第１の高電位が供給され、選択されていない第（ｋ＋１）乃至第ｍ行のメモリセルの書き込みワード線に第１の低電位が供給され、選択されていない第１乃至第（ｋ−１）行のメモリセル及び、選択された第ｋ行のメモリセルの読み出しワード線に第２の低電位が供給され、選択されていない第（ｋ＋１）乃至第ｍ行のメモリセルの読み出しワード線に第２の高電位が供給され、選択されていない第（ｋ＋１）乃至第ｍ行のメモリセルの第１のトランジスタが導通し、選択された第ｋ行のメモリセルの第１のトランジスタのソース線が固定電位となることを特徴とする半導体装置である。
また、上記の構成において、第２の駆動回路に電源電位より高い電位を出力する電位変換回路を有する構成としてもよい。
また、上記の構成において、第２のトランジスタの第２のチャネル形成領域は、酸化物半導体を含んで構成される。
また、上記の構成において、第２の駆動回路は、書き込みワード線及び読み出しワード線と電気的に接続されたレベルシフト回路を有する。
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
半導体装置の回路図 半導体装置の回路図 タイミングチャート図 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 半導体装置の回路図 タイミングチャート図 半導体装置の回路図 半導体装置の動作を示す図 半導体装置の断面図および平面図 半導体装置の作製工程に係る断面図 半導体装置の断面図 半導体装置の断面図 半導体装置の断面図 半導体装置の断面図 半導体装置の回路図 半導体装置の断面図および平面図 半導体装置の回路図 半導体装置を用いた電子機器を説明するための図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性評価用回路図 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図 メモリウィンドウ幅の調査結果を示す図 酸化物半導体を用いたトランジスタの断面図 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。 計算に用いたトランジスタの断面構造を説明する図である。 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体のＸＲＤスペクトル 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの特性を示す図 酸化物半導体を用いたトランジスタの断面図および平面図 酸化物半導体を用いたトランジスタの断面図および平面図
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図１乃至図３を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈基本回路〉
はじめに、基本的な回路構成およびその動作について、図１を参照して説明する。図１（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１はＲＯＳ以上、およびＲ２はＲＯＳ以上を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６０におけるソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１はＲＯＳ以上、およびＲ２はＲＯＳ以上の関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１はＣ２以上の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２はＳ１以上（望ましくはＳ２はＳ１以上）を満たしつつ、Ｃ１はＣ２以上と実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１はＣ２以上とすることが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２は、３から４とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５０Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
〈応用例１〉
次に、図１に示す回路を応用したより具体的な回路構成および動作について、図２および図３を参照して説明する。
図２（Ａ）は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図２（Ａ）中のメモリセル１７０の構成は、図１（Ａ−１）と同様である。すなわち、図２（Ｂ）に示すように、図１（Ａ−１）における第１の配線が図２（Ｂ）におけるビット線ＢＬに相当し、図１（Ａ−１）における第２の配線が図２（Ｂ）におけるソース線ＳＬに相当し、図１（Ａ−１）における第３の配線が図２（Ｂ）における信号線Ｓに相当し、図１（Ａ−１）における第４の配線が図２（Ｂ）における書き込みワード線ＷＷＬに相当し、図１（Ａ−１）における第５の配線が図２（Ｂ）における読み出しワード線ＲＷＬに相当する。ただし、図２（Ａ）では、第１行目のメモリセル１７０のみがビット線ＢＬと直接接続し、第ｍ行目のメモリセル１７０のみがソース線ＳＬと直接接続する。他の行のメモリセル１７０は、同じ列の他のメモリセル１７０を介してビット線ＢＬおよびソース線ＳＬと電気的に接続される。
図２に示す半導体装置は、ｍ本（ｍは２以上の自然数）の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の自然数）のソース線ＳＬと、ｎ本のビット線ＢＬと、ｎ本の信号線Ｓと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ｎ本のビット線ＢＬおよびｎ本の信号線Ｓに接続する第１の駆動回路１９０と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路１９２と、を有する。第１の駆動回路１９０と第２の駆動回路１９２とは、配線ＷＲＩＴＥおよび配線ＲＥＡＤによって接続されている。
その他、第２の駆動回路１９２には、アドレス選択信号線Ａが接続されている。アドレス選択信号線Ａは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。
図２（Ａ）に示す第１の駆動回路１９０および第２の駆動回路１９２について、図５を参照して説明する。
第１の駆動回路１９０は、読み出し回路２１１と、制御回路２１２と、遅延回路２１３と、バッファ回路２１４とにより構成されている。入力端子ＩＮは、制御回路２１２、遅延回路２１３、及びバッファ回路２１４を介して信号線Ｓに接続されている。また、ビット線ＢＬに接続される読み出し回路２１１は、出力端子ＯＵＴと接続されている。
第２の駆動回路１９２は、デコーダ回路２２１と、制御回路２２２と、制御回路２２３と、バッファ回路２２４と、バッファ回路２２５とにより構成されている。アドレス選択信号線Ａはデコーダ回路２２１と接続されている。デコーダ回路出力信号線Ｂは、制御回路２２２及び制御回路２２３にそれぞれ接続されている。また、制御回路２２２は、バッファ回路２２４を介して書き込みワード線ＷＷＬに接続されている。また、制御回路２２３は、バッファ回路２２５を介して読み出しワード線ＲＷＬに接続されている。
データの書き込み、保持、および読み出しは、基本的に図１の場合と同様である。つまり、具体的な書き込みの動作は以下のようになる。なお、ここでは一例として、ノードＦＧに電位Ｖ１（電源電位ＶＤＤより低い電位）または基準電位ＧＮＤのいずれかを与える場合について説明するが、ノードＦＧに与える電位の関係はこれに限られない。また、ノードＦＧに電位Ｖ１を与えた場合に保持されるデータをデータ”１”、ノードＦＧに基準電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする。
まず、メモリセル１７０に接続される読み出しワード線ＲＷＬの電位をＧＮＤとし、書き込みワード線ＷＷＬの電位をＶ２（Ｖ１より高い電位、例えばＶＤＤ）としてメモリセル１７０を選択する。
メモリセル１７０にデータ”０”を書き込む場合には、信号線ＳにはＧＮＤを与え、メモリセル１７０にデータ”１”を書き込む場合には、信号線ＳにはＶ１を与える。ここでは書き込みワード線ＷＷＬの電位をＶ２としているため、ノードＦＧにＶ１を与えることが可能である。
データの保持は、読み出しワード線ＲＷＬの電位および書き込みワード線ＷＷＬの電位を、ＧＮＤとすることにより行われる。
読み出しワード線ＲＷＬの電位をＧＮＤに固定すると、ノードＦＧの電位は書き込み時の電位に固定される。つまり、ノードＦＧにデータ”１”であるＶ１が与えられている場合、ノードＦＧの電位はＶ１となり、ノードＦＧにデータ”０”であるＧＮＤが与えられていれば、ノードＦＧの電位はＧＮＤとなる。
書き込みワード線ＷＷＬにはＧＮＤが与えられているため、データ”１”とデータ”０”のいずれが書き込まれた場合でも、トランジスタ１６２はオフ状態となる。トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
データの読み出しは、読み出し対象のメモリセル１７０に接続される読み出しワード線ＲＷＬの電位および書き込みワード線ＷＷＬの電位をＧＮＤとし、また、読み出し対象ではないメモリセル１７０に接続される読み出しワード線ＲＷＬの電位をＶ２とし、かつ、書き込みワード線ＷＷＬの電位をＧＮＤとすることにより行われる。
読み出し対象のメモリセル１７０に接続される読み出しワード線ＲＷＬの電位をＧＮＤとすると、読み出し対象のメモリセル１７０のノードＦＧにデータ”１”であるＶ１が与えられている場合、トランジスタ１６０はオン状態となる。一方で、ノードＦＧにデータ”０”であるＧＮＤが与えられていれば、トランジスタ１６０はオフ状態となる。
また、読み出し対象ではないメモリセル１７０に接続される読み出しワード線ＲＷＬの電位をＶ２とし、かつ、書き込みワード線ＷＷＬの電位をＧＮＤとすると、読み出し対象ではないメモリセル１７０にデータ”１”が書き込まれている場合、および、データ”０”が書き込まれている場合のいずれにおいても、トランジスタ１６０はオン状態となる。
つまり、上述の読み出し動作により、読み出し対象のメモリセル１７０にデータ”１”が書き込まれている場合には、トランジスタ１６０がオン状態となり、ビット線ＢＬの電位が低下する。また、データ”０”が書き込まれている場合には、トランジスタ１６０がオフ状態となり、読み出し開始時のビット線ＢＬの電位が維持されるか、または上昇する。
なお、上述の構成を採用する場合には、データの保持動作およびデータの読み出し動作における読み出しワード線ＲＷＬの電位および書き込みワード線ＷＷＬの電位はＧＮＤである。つまり、対象列における全てのメモリセル１７０にデータ”１”が書き込まれている場合には、トランジスタ１６０がオン状態となり、保持、読み出しの如何に関わらず、ソース線ＳＬとビット線ＢＬが導通してしまう。このため、消費電力の増大が問題になることがある。このような状況に起因する消費電力を十分に抑制するためには、メモリセル１７０と、ソース線ＳＬまたはビット線ＢＬとの間に選択トランジスタを設けると良い。または、読み出し動作以外において、ソース線ＳＬとビット線ＢＬの電位を等しくすればよい。
図３には、図２（Ａ）に係る半導体装置のより詳細な動作に係るタイミングチャートの例を示す。タイミングチャート中のＲＥＡＤ、Ａ等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿２等を付すことで区別している。なお、ここでは説明を簡単にするため、メモリセル１７０が２（行）×２（列）に配列された半導体装置を例に説明するが、開示する発明はこれに限られない。
図３に示されるタイミングチャートは、全てのメモリセルにデータ”１”を書き込み（書き込み１）、その後、書き込まれた全データを読み出し（読み出し１）、次に、第１行第１列のメモリセルおよび第２行第２列のメモリセルにデータ”１”を書き込むと共に、第１行第２列のメモリセルおよび第２行第１列のメモリセルにデータ”０”を書き込み（書き込み２）、その後、書き込まれた全データを読み出す（読み出し２）場合の各配線の電位の関係を示すものである。
書き込み１においては、ＷＲＩＴＥを高電位、ＲＥＡＤを低電位としてメモリセルへの書き込みが行える状態にする。第２の駆動回路１９２は、Ａ＿１、Ａ＿２の電位に応じた行選択信号をＲＷＬおよびＷＷＬに出力する。ここでは、Ａ＿１が高電位の場合には第１行目が選択され、Ａ＿２が高電位の場合には第２行目が選択されることとする。また、選択された行のＷＷＬは、高電位となる。１行目が選択された場合は、ＲＷＬ＿１が低電位となり、ＲＷＬ＿２が高電位となる。２行目が選択された場合は、ＲＷＬ＿１、ＲＷＬ＿２が共に低電位となる。
１行目が選択された場合は、ＲＷＬ＿２が高電位となる。ＲＷＬ＿２が高電位となることで、２行目のメモリセルにおけるトランジスタ１６０が導通する。２行目のメモリセルにおけるトランジスタ１６０が導通することで、１行目のメモリセルにおけるトランジスタ１６０のソース線ＳＬが固定電位となる。その結果、ＷＷＬの立ち下がりに影響を受けて、１行目のフローティングゲートＦＧ＿１の電位が下がる。しかし、１行目のメモリセルにおけるトランジスタ１６０のソース線ＳＬが固定電位となることにより、フローティングゲートＦＧ＿１の電位の低下を抑えることができる。
書き込み１においては、全てのメモリセルにデータ”１”を書き込むため、行選択のタイミングに合わせて、Ｓ＿１およびＳ＿２を高電位とする。なお、Ｓ＿１およびＳ＿２の信号入力期間は、ＷＷＬの信号入力期間より長くなるようにする。または、Ｓ＿１およびＳ＿２の信号入力を、ＷＷＬの信号入力より遅らせる。Ｓ＿１およびＳ＿２の信号入力期間が短い、またはＳ＿１およびＳ＿２の信号入力が、ＷＷＬの信号入力より早い場合には、メモリセルへの書き込みが不十分となる可能性があるためである。当該動作を実現するためには、例えば、Ｓ＿１やＳ＿２に遅延回路２１３を接続して、Ｓ＿１やＳ＿２の信号入力を、ＷＷＬの信号入力より遅らせればよい。なお、ＢＬ＿１およびＢＬ＿２の電位は、書き込み時には大きな問題とならない（高電位であっても良いし低電位であっても良い）。
読み出し１においては、ＷＲＩＴＥを低電位、ＲＥＡＤを高電位としてメモリセルからの読み出しが行える状態にする。第２の駆動回路１９２は、Ａ＿１、Ａ＿２に応じた行選択信号をＲＷＬおよびＷＷＬに出力する。ここでは、Ａ＿１が高電位の場合には第１行目が選択され、Ａ＿２が高電位の場合には第２行目が選択される。また、選択された行のＲＷＬは低電位となり、選択されていない行のＲＷＬは高電位となり、ＷＷＬは、選択、非選択に関わらず低電位となる。
上述の動作により、ＢＬ＿１およびＢＬ＿２には、選択された行のメモリセルに保持されているデータに応じた電位が与えられる。なお、Ｓ＿１およびＳ＿２の電位は、読み出し時には問題とならない。
書き込み２における各配線の電位の関係は、書き込み１の場合と同様である。ただし、第１行第１列のメモリセルおよび第２行第２列のメモリセルにデータ”１”を書き込むと共に、第１行第２列のメモリセルおよび第２行第１列のメモリセルにデータ”０”を書き込むために、行選択のタイミングに合わせて、Ｓ＿１およびＳ＿２を低電位または高電位とする。
読み出し２における各配線の電位の関係は、読み出し１の場合と同様である。ＢＬ＿１およびＢＬ＿２には、選択された行のメモリセルに保持されているデータに応じた電位が与えられることがわかる。
上述の構成を採用した場合、書き込み時において、書き込むメモリセルのトランジスタ１６０のソース線ＳＬを固定電位にすることができる。従って、フローティングゲートの電位の低下を抑えることができるため、安定した電位の書き込みが可能となる。
なお、上述の書き込み動作において、書き込みワード線ＷＷＬに入力される信号よりも信号線Ｓに入力される信号を遅らせるためには、例えば、図４に示す遅延回路を第１の駆動回路１９０内に設け、信号線Ｓと接続するとよい。遅延回路と信号線Ｓとを接続することで、書き込みワード線ＷＷＬの電位の変化より、信号線Ｓの電位の変化を遅らせることができ、メモリセル１７０への書き込みミスを抑制することができる。
次に、図５に示す第１の駆動回路１９０に設けられる遅延回路２１３について、図４を参照して説明する。
遅延回路２１３として、図４（Ａ）に示すような直列に接続した偶数個のインバータを回路を用いることができる。また、図４（Ｂ）に示すように、直列に接続した偶数個のインバータに容量素子を付加した構成や、図４（Ｃ）に示すように、直列に接続した偶数個のインバータに抵抗を付加した構成としてもよい。さらに、図４（Ｄ）に示すように、直列に接続した偶数個のインバータ回路に、抵抗および容量素子を付加した構成としてもよい。
または、上述の書き込み動作において、書き込みワード線ＷＷＬに入力される信号よりも信号線Ｓに入力される信号を遅らせるために、第１の駆動回路１９０および第２の駆動回路１９２に設けられるバッファ回路において、第１の駆動回路１９０が有するバッファ回路２１４のトランジスタのサイズ（例えば、チャネル長）を、第２の駆動回路１９２が有するバッファ回路２２４、バッファ回路２２５のトランジスタのサイズより大きくしても良い。または、第１の駆動回路１９０が有するバッファ回路２１４のトランジスタのサイズ（例えば、チャネル幅）を、第２の駆動回路１９２が有するバッファ回路２２４、バッファ回路２２５のトランジスタのサイズ（例えば、チャネル幅）より小さくしても良い。この場合にも、書き込みワード線ＷＷＬの電位の変化より、信号線Ｓの電位の変化を遅らせることができ、メモリセル１７０への書き込みミスを抑制することができる。
次に、図５に示す第２の駆動回路１９２を構成する制御回路２２３について、図１５を参照して説明する。
制御回路２２３は、複数のＡＮＤ回路６１０と、複数のＯＲ回路６２０と、複数のＮＯＴ回路６３０とを有する。配線ＷＲＩＴＥ、配線ＲＥＡＤ、デコーダ回路出力信号線Ｂがそれぞれ制御回路２２３に接続され、読み出しワード線ＲＷＬは、制御回路２２３によってそれぞれ制御されている。なお本実施の形態では、制御回路２２３を図１５に示す構成としているが、開示する発明はこれに限定されない。
次に、図５に示す第２の駆動回路１９２に設けられる読み出し回路２１１について、図６を参照して説明する。
図６（Ａ）に、読み出し回路を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
メモリセル１７０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル１７０のトランジスタ１６０がオン状態の場合には低抵抗状態となり、選択したメモリセル１７０のトランジスタ１６０がオフ状態の場合には高抵抗状態となる。
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”０”）を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”１”）を出力する。
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線が接続される構成としても良い。
図６（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）と入力端子Ｖｉｎ（−）と出力端子Ｖｏｕｔを有し、入力端子Ｖｉｎ（＋）と入力端子Ｖｉｎ（−）の差を増幅する。入力端子Ｖｉｎ（＋）＞入力端子Ｖｉｎ（−）であれば出力端子Ｖｏｕｔは、概ねＨｉｇｈ出力、入力端子Ｖｉｎ（＋）＜入力端子Ｖｉｎ（−）であれば出力端子Ｖｏｕｔは、概ねＬｏｗ出力となる。
図６（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプ回路を示す。ラッチ型センスアンプ回路は、入出力端子Ｖ１および入出力端子Ｖ２と、制御用信号Ｓｐ、制御用信号Ｓｎの入力端子を有する。まず、制御用信号ＳｐをＨｉｇｈ、制御用信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位を入出力端子Ｖ１と入出力端子Ｖ２に与える。その後、制御用信号ＳｐをＬｏｗ、制御用信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較される電位Ｖ１ｉｎと電位Ｖ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、入出力端子Ｖ１の出力はＨｉｇｈ、入出力端子Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、入出力端子Ｖ１の出力はＬｏｗ、入出力端子Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。
〈応用例２〉
次に、図２に示す回路構成とは異なる回路構成について、図７を参照して説明する。
図７（Ａ）は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図７（Ａ）中のメモリセル１７０の構成は、図１（Ａ−１）と同様であるため、詳細な説明は省略する。図７（Ｂ）に示すように、図１（Ａ−１）における第１の配線が図７（Ｂ）におけるビット線ＢＬに相当し、図１（Ａ−１）における第２の配線が図７（Ｂ）におけるソース線ＳＬに相当し、図１（Ａ−１）における第３の配線が図７（Ｂ）における信号線Ｓに相当し、図１（Ａ−１）における第４の配線が図７（Ｂ）における書き込みワード線ＷＷＬに相当し、図１（Ａ−１）における第５の配線が図７（Ｂ）における読み出しワード線ＲＷＬに相当する。ただし、図７（Ａ）では、複数のトランジスタ１６２が列方向に直列に接続され、複数のトランジスタ１６０が列方向に直列に接続されることにより、複数のメモリセル１７０が直列に接続された構成を有する。また、第１行目のメモリセル１７０のみが他のメモリセル１７０を介することなくビット線ＢＬと接続され、第ｍ行目のメモリセル１７０のみが他のメモリセル１７０を介することなくソース線ＳＬと接続される。つまり、他の行のメモリセル１７０は、同じ列の他のメモリセル１７０を介してビット線ＢＬおよびソース線ＳＬと電気的に接続される。
図７に示す半導体装置は、ｍ本（ｍは２以上の自然数）の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ソース線ＳＬと、ｎ本のビット線ＢＬと、ｎ本（ｎは２以上の自然数）の信号線Ｓと、選択線Ｇ＿１および選択線Ｇ＿２と、選択線Ｇ＿１に沿ってビット線ＢＬと第１行目のメモリセル１７０との間に配置され、選択線Ｇ＿１とゲート端子において電気的に接続されたｎ個の選択トランジスタ１８０と、選択線Ｇ＿２に沿って第ｍ行目のメモリセル１７０とソース線ＳＬとの間に配置され、選択線Ｇ＿２とゲート端子において電気的に接続されたｎ個の選択トランジスタ１８２と、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、電位変換回路２００と、ｎ本のビット線ＢＬおよびｎ本の信号線Ｓに接続する第１の駆動回路１９０と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路１９２と、を有する。
ここで、電位変換回路２００は、配線ＶＨＬによって第２の駆動回路１９２と接続され、第２の駆動回路１９２に電源電位ＶＤＤより高い電位（高電位：ＶＨ）を出力する。なお、本実施の形態では、配線ＷＲＩＴＥおよび配線ＲＥＡＤをそれぞれ電位変換回路２００に接続することで、第１の駆動回路１９０の出力に合わせて電位を変換する構成としているが、開示する発明はこれに限定されない。例えば図１０に示すように、配線ＷＲＩＴＥを、第１の駆動回路１９０、および第２の駆動回路１９２に接続し、同様に配線ＲＥＡＤを、第１の駆動回路１９０、および第２の駆動回路１９２に接続する構成としても良い。
第１の駆動回路１９０と第２の駆動回路１９２とは、配線ＷＲＩＴＥおよび配線ＲＥＡＤによって接続されている。第２の駆動回路１９２には、アドレス選択信号線Ａが接続されている。アドレス選択信号線Ａは、メモリセル１７０の行方向のアドレスを選択する信号を伝達する配線である。
図７（Ａ）に示す信号線Ｓは、第１行目のメモリセル１７０のトランジスタ１６２のソース電極（またはドレイン電極）と電気的に接続され、ビット線ＢＬは、選択トランジスタ１８０を介して、第１行目のメモリセル１７０のトランジスタ１６０のドレイン電極（またはソース電極）と電気的に接続される。ソース線ＳＬは、選択トランジスタ１８２を介して、第ｍ行目のメモリセル１７０のトランジスタ１６０のソース電極（またはドレイン電極）と電気的に接続される。なお、第１行目のメモリセル１７０のみがビット線ＢＬと直接接続し、第ｍ行目のメモリセル１７０のみがソース線ＳＬと直接接続する。
他の行のメモリセル１７０は、例えば第ｋ行目（ｋは２以上（ｍ−１）以下の自然数）のメモリセル１７０のトランジスタ１６０のドレイン電極（またはソース電極）は、第（ｋ−１）行目のメモリセル１７０のトランジスタ１６０のソース電極（またはドレイン電極）と電気的に接続され、第ｋ行目（ｋは２以上（ｍ−１）以下の自然数）のメモリセル１７０のトランジスタ１６２のソース電極（またはドレイン電極）は、第（ｋ−１）行目のメモリセル１７０のトランジスタ１６０のゲート電極と、第（ｋ−１）行目のメモリセル１７０のトランジスタ１６２のドレイン電極（またはソース電極）と、第（ｋ−１）行目のメモリセル１７０の容量素子１６４の電極の一方と電気的に接続される。
第ｋ行目の書き込みワード線ＷＷＬ＿ｋは、第ｋ行目のメモリセル１７０のトランジスタ１６２のゲート電極と電気的に接続され、第ｋ行目の読み出しワード線ＲＷＬ＿ｋは、第ｋ行目のメモリセル１７０の容量素子１６４の電極の他方と電気的に接続される。
つまり、第ｋ行目のメモリセル１７０のトランジスタ１６０において、ドレイン電極は、隣接するメモリセル１７０のトランジスタ１６０のソース電極と接続され、またはソース電極は、隣接するメモリセル１７０のトランジスタ１６０のドレイン電極と接続される。また第ｋ行目のメモリセル１７０のトランジスタ１６２において、ソース電極は、隣接するメモリセル１７０のトランジスタ１６２のドレイン電極と接続され、またはドレイン電極は、隣接するメモリセル１７０のトランジスタ１６２のソース電極と接続される。すなわち、複数のメモリセル１７０は、列方向に直列に接続されることになる。
また、第ｋ行目のメモリセル１７０の、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）と、容量素子１６４の電極の一方とは電気的に接続されて、第ｋ行目のメモリセルのノードＦＧ＿ｋを構成する。つまり、図７に示す半導体装置の第（ｋ−１）行目のメモリセル１７０のノードＦＧ＿（ｋ−１）には、図１（Ａ−１）に示す構成に加えて、第ｋ行目のメモリセル１７０のトランジスタ１６２のソース電極が電気的に接続されることになる。
ここで、第ｋ行目のメモリセル、第（ｋ−１）行目のメモリセルのいずれにおいても、酸化物半導体を用いたトランジスタ１６２はオフ電流が極めて小さいため、図７に示す半導体装置においても、図１（Ａ−１）に示す半導体装置と同様にトランジスタ１６２をオフ状態にすることで、ノードＦＧの電位を極めて長時間にわたって保持することが可能である。
このように、メモリセル１７０のトランジスタ１６２を、直列に接続する場合には、隣接するメモリセルにおいてトランジスタ１６２のソース電極またはドレイン電極を共通化することができるため、メモリセル１７０のトランジスタ１６２を並列に接続する場合と比較して、メモリセル１７０の占有面積を低減することが容易である。例えば、最小加工寸法をＦとして、メモリセル１７０の占有面積を４Ｆ２〜１２Ｆ２とすることが可能である。以上より、それぞれの素子性能は維持したまま、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
また、メモリセル１７０が直列に接続されているため、あるメモリセル１７０のノードＦＧは、トランジスタ１６２を介して、隣接するメモリセル１７０のノードＦＧと接続されている。従って、ビット線ＢＬから最も遠い行のメモリセル１７０にデータ”０”を書き込むことで、ビット線ＢＬと最も遠い行のメモリセル１７０の間のメモリセルにもデータ”０”を書き込むこともできる。従って、データの書き込み効率を向上させ、より消費電力を低減させることができる。また高効率化に伴って、半導体装置の高速動作が実現される。
なお、選択線Ｇ＿１、選択線Ｇ＿２、選択トランジスタ１８０、および選択トランジスタ１８２は必ずしも設けなくとも良く、選択線Ｇ＿１および選択トランジスタ１８０、または、選択線Ｇ＿２および選択トランジスタ１８２の一組を省略することが可能である。例えば、図８に示すように、上記選択線Ｇ＿２に相当する選択線Ｇ＿２と、選択トランジスタ１８２だけを有する構成とすることもできる。
図７（Ａ）に示す第１の駆動回路１９０および第２の駆動回路１９２について、図９を参照して説明する。第１の駆動回路１９０と第２の駆動回路１９２とは、配線ＷＲＩＴＥおよび配線ＲＥＡＤによって接続されている。また、配線ＷＲＩＴＥおよび配線ＲＥＡＤはそれぞれ電位変換回路２００に接続されている。
第１の駆動回路１９０は、読み出し回路２１１と、制御回路２１２と、遅延回路２１３と、バッファ回路２１４とにより構成されている。入力端子ＩＮは、制御回路２１２、遅延回路２１３、及びバッファ回路２１４を介して信号線Ｓに接続されている。また、ビット線ＢＬに接続される読み出し回路２１１は、出力端子ＯＵＴと接続される。
第２の駆動回路１９２は、デコーダ回路２２１と、制御回路２２２と、制御回路２２３と、バッファ回路２２４と、バッファ回路２２５と、レベルシフト回路２２６とにより構成されている。アドレス選択信号線Ａは、デコーダ回路２２１と接続されている。また、デコーダ回路出力信号線Ｂは、制御回路２２２及び制御回路２２３にそれぞれ接続されている。制御回路２２２はレベルシフト回路２２６及びバッファ回路２２４を介して書き込みワード線ＷＷＬに接続されている。また、制御回路２２３は、レベルシフト回路２２６及びバッファ回路２２５を介して読み出しワード線ＲＷＬに接続されている。なお、読み出し回路２１１は、図６を参照すればよく、遅延回路２１３は、図４を参照すればよく、制御回路２２３は、図１５を参照すればよい。ここで、書き込みワード線ＷＷＬには、ＧＮＤまたはＶＨが出力される。また読み出しワード線ＲＷＬには、ＧＮＤまたはＶＨが出力される。更に、書き込みワード線ＷＷＬと読み出しワード線ＲＷＬには、共にＧＮＤが出力されても、共にＶＨが出力されても、それぞれ異なる電圧ＧＮＤ（またはＶＨ）が出力されてもよい。
電位変換回路２００の一例として、図１１に４段の昇圧を行う昇圧回路の一例を示す。図１１において、第１のトランジスタ１３００の入力端子（ここでは、ソース端子またはドレイン端子であって、ゲート端子と接続されている端子をいう）には電源電位ＶＤＤが供給される。第１のトランジスタ１３００の出力端子（ここでは、ソース端子またはドレイン端子であって、ゲート端子と接続されていない端子をいう）には第２のトランジスタ１３１０の入力端子及び第１の容量素子１３５０の一方の端子が接続されている。同様に、第２のトランジスタ１３１０の出力端子には第３のトランジスタ１３２０の入力端子及び第２の容量素子１３６０の一方の端子が接続されている。以下、同様であるため詳細な説明は省略するが、第ｎのトランジスタの出力端子には第ｎの容量素子の一方の端子が接続されているということもできる（ｎ：自然数）。図１１においては、最終段のトランジスタの出力端子には、電源ＶＤＤと接続したトランジスタ１３９０が接続されているが、この構成に限られない。例えば、接地電位ＧＮＤと接続した容量をさらに付加した構成としても良い。なお、図１１においては、第５のトランジスタ１３４０の出力が、昇圧回路の出力ＶＨとなる。
さらに、第２の容量素子１３６０の他方の端子及び第４の容量素子１３８０の他方の端子には、クロック信号ＣＰ＿ＣＬＫが入力される。また、第１の容量素子１３５０の他方の端子及び第３の容量素子１３７０の他方の端子には、クロック信号ＣＰ＿ＣＬＫを反転させたクロック信号が入力される。すなわち、第２ｋの容量素子の他方の端子にはクロック信号ＣＰ＿ＣＬＫが入力され、第２ｋ−１の容量素子の他方の端子にはその反転クロック信号が入力されるといえる（ｋ：自然数）。もちろん、クロック信号ＣＰ＿ＣＬＫと反転クロック信号とは、入れ替えて用いることができる。
クロック信号ＣＰ＿ＣＬＫがＬｏｗである場合、つまり反転クロック信号がＨｉｇｈである場合には、第２の容量素子１３６０および第４の容量素子１３８０が充電され、反転クロック信号と容量結合するノードＮ１およびノードＮ３の電位は、所定の電圧（クロック信号ＣＰ＿ＣＬＫのＨｉｇｈとＬｏｗの電位差に相当する電圧）分だけ引き上げられる。一方で、クロック信号ＣＰ＿ＣＬＫと容量結合するノードＮ２およびノードＮ４の電位は、所定の電圧分だけ引き下げられる。
これにより、第２のトランジスタ１３１０、第４のトランジスタ１３３０、を通じて電荷が移動し、ノードＮ２およびノードＮ４の電位が所定の値まで引き上げられる。
次にクロック信号ＣＰ＿ＣＬＫがＨｉｇｈになり、反転クロック信号がＬｏｗになると、ノードＮ２及びノードＮ４の電位がさらに引き上げられる。一方で、ノードＮ１、ノードＮ３の電位は、所定の電圧分だけ引き下げられる。
これにより、第１のトランジスタ１３００、第３のトランジスタ１３２０、第５のトランジスタ１３４０を通じて電荷が移動し、その結果、ノードＮ１、ノードＮ３及びノードＮ５の電位が所定の電位まで引き上げられることになる。このように、それぞれのノードにおける電位がＶＮ５＝ＶＮ４（ＣＰ＿ＣＬＫ＝Ｈｉｇｈ）＞ＶＮ３（ＣＰ＿ＣＬＫ＝Ｌｏｗ）＞ＶＮ２（ＣＰ＿ＣＬＫ＝Ｈｉｇｈ）＞ＶＮ１（ＣＰ＿ＣＬＫ＝Ｌｏｗ）＞Ｖｄｄとなることにより、昇圧が行われる。なお、昇圧回路の構成は、４段の昇圧を行うものに限定されない。昇圧回路の段数は適宜変更することができる。
なお、昇圧回路に用いるトランジスタとして、オフ電流特性の良好な酸化物半導体を含むトランジスタを用いることにより、各ノードの電圧の保持時間を長くすることができる。
次に、第２の駆動回路１９２に設けられるレベルシフト回路２２６（レベルシフタ）について説明する。
図１２及び図１３に、昇圧用レベルシフト回路図の例を示す。図１２に示すレベルシフタの構成は、以下の通りである。第１のｐ型トランジスタ１２００のソース端子と第３のｐ型トランジスタ１２３０のソース端子は、共に電位ＶＨを供給する電源に電気的に接続している。第１のｐ型トランジスタ１２００のドレイン端子は、第２のｐ型トランジスタ１２１０のソース端子と電気的に接続され、第３のｐ型トランジスタ１２３０のドレイン端子は、第４のｐ型トランジスタ１２４０のソース端子と電気的に接続されている。第２のｐ型トランジスタ１２１０のドレイン端子は、第１のｎ型トランジスタ１２２０のドレイン端子及び第３のｐ型トランジスタ１２３０のゲート端子に電気的に接続され、第４のｐ型トランジスタ１２４０のドレイン端子は、第２のｎ型トランジスタ１２５０のドレイン端子及び第１のｐ型トランジスタ１２００のゲート端子と電気的に接続されている。また、第１のｎ型トランジスタ１２２０のソース端子と第２のｎ型トランジスタ１２５０のソース端子には、共にＧＮＤ（＝０［Ｖ］）が与えられている。
図１２において、入力信号（Ｉ）は、第２のｐ型トランジスタ１２１０のゲート端子と、第１のｎ型トランジスタ１２２０のゲート端子とに入力され、入力信号の反転信号（ＩＢ）は、第４のｐ型トランジスタ１２４０のゲート端子と、第２のｎ型トランジスタ１２５０のゲート端子とに入力される。出力信号（Ｏ）は、第４のｐ型トランジスタ１２４０のドレイン端子から取り出される。また、第２のｐ型トランジスタ１２１０のドレイン端子から出力信号の反転信号（ＯＢ）を取り出すこともできる。
図１２に示すレベルシフタの基本的な動作を説明する。入力信号（Ｉ）にＨｉｇｈが入力されると、第１のｎ型トランジスタ１２２０が導通状態となるため、第３のｐ型トランジスタ１２３０のゲート端子に電位ＧＮＤが入力され、第３のｐ型トランジスタ１２３０が導通状態となるとともに、出力信号の反転信号（ＯＢ）にはＬｏｗが出力され、このときの電位はＧＮＤとなる。一方、反転入力信号（ＩＢ）は、このときＬｏｗであるから、第４のｐ型トランジスタ１２４０は導通状態となり、第２のｎ型トランジスタ１２５０は非導通状態となる。ここで、第３のｐ型トランジスタ１２３０と第４のｐ型トランジスタ１２４０が共に導通状態となるため、出力信号（Ｏ）にはＨｉｇｈが出力され、このときの電位はＶＨとなる。
入力信号（Ｉ）の電位がＬｏｗのときは、図１２に示すレベルシフタが対称構造をとることから、上記と同様に理解でき、出力信号（Ｏ）からはＬｏｗが出力され、このときの電位は、ＧＮＤとなる。
このようにして、入力した信号に対して振幅を変換した出力信号（Ｏ）を得ることができる。
図１３は、図１２とは異なる昇圧用レベルシフト回路図の例を示す。図１３に示すレベルシフタの構成は、以下の通りである。第１のｐ型トランジスタ１２６０のソース端子と第２のｐ型トランジスタ１２８０のソース端子は、共に電位ＶＨを供給する電源に電気的に接続している。第１のｎ型トランジスタ１２７０のドレイン端子は、第１のｐ型トランジスタ１２６０のドレイン端子及び第２のｐ型トランジスタ１２８０のゲート端子に電気的に接続され、第２のｎ型トランジスタ１２９０のドレイン端子は、第２のｐ型トランジスタ１２８０のドレイン端子及び第１のｐ型トランジスタ１２６０のゲート端子と電気的に接続されている。また、第１のｎ型トランジスタ１２７０のソース端子と第２のｎ型トランジスタ１２９０のソース端子には、共にＧＮＤ（＝０［Ｖ］）が与えられている。
図１３において、入力信号（Ｉ）は、第１のｎ型トランジスタ１２７０のゲート端子に入力され、入力信号の反転信号（ＩＢ）は、第２のｎ型トランジスタ１２９０のゲート端子に入力される。出力信号（Ｏ）は、第２のｎ型トランジスタ１２９０のドレイン端子から取り出される。また、第１のｎ型トランジスタ１２７０のドレイン端子から出力信号の反転信号（ＯＢ）を取り出すこともできる。
図１３に示すレベルシフタの基本的な動作を説明する。入力信号（Ｉ）にＨｉｇｈが入力されると、第１のｎ型トランジスタ１２７０は導通状態となるため、第２のｐ型トランジスタ１２８０のゲート端子に電位ＧＮＤが入力され、第２のｐ型トランジスタが導通状態となるとともに、出力信号の反転信号（ＯＢ）にはＬｏｗが出力され、このときの電位はＧＮＤとなる。一方、反転入力信号（ＩＢ）は、このときＬｏｗであるから、第２のｎ型トランジスタ１２９０は非導通状態となる。ここで、第２のｐ型トランジスタ１２８０が導通状態となるため、出力信号（Ｏ）にはＨｉｇｈが出力され、このときの電位はＶＨとなる。
入力信号（Ｉ）の電位がＬｏｗのときは、図１３に示すレベルシフタが対称構造をとることから、上記と同様に理解でき、出力信号（Ｏ）からはＬｏｗが出力され、このときの電位は、ＧＮＤとなる。
このようにして、入力した信号に対して振幅を変換した出力信号（Ｏ）を得ることができる。
図１１に示す電位変換回路２００で高電位へ変換された電位は、第２の駆動回路１９２に含まれる図１２及び図１３に示す昇圧用レベルシフタを用いて、書き込みワード線ＷＷＬから各メモリセル１７０へと出力され、読み出しワード線ＲＷＬから各メモリセル１７０へと出力される。さらに、電位変換回路２００で高電位へ変換された電位を、第１の駆動回路１９０に含まれる昇圧用レベルシフタを用いて、信号線Ｓから各メモリセル１７０へと出力する構成としてもよい。
データの書き込み、保持、および読み出しは、基本的に図１の場合と同様であるため詳細な説明は省略する。ただし、当該構成においては、データの書き込みは行単位で、かつ、行ごとに順を追って行われる。
図１４には、図７（Ａ）に係る半導体装置のより詳細な動作に係るタイミングチャートの例を示す。タイミングチャート中のＲＥＡＤ、Ａ等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に＿１、＿２等を付すことで区別している。なお、ここでは説明を簡単にするため、メモリセル１７０が２（行）×２（列）に配列された半導体装置を例に説明するが、開示する発明はこれに限られない。
図１４に示されるタイミングチャートは、全てのメモリセルにデータ”１”を書き込み（書き込み１）、その後、書き込まれた全データを読み出し（読み出し１）、次に、第１行第１列のメモリセルおよび第２行第２列のメモリセルにデータ”１”を書き込むと共に、第１行第２列のメモリセルおよび第２行第１列のメモリセルにデータ”０”を書き込み（書き込み２）、その後、書き込まれた全データを読み出す（読み出し２）場合の各配線の電位の関係を示すものである。
書き込み１においては、ＷＲＩＴＥを高電位、ＲＥＡＤを低電位としてメモリセルへの書き込みが行える状態にする。第２の駆動回路１９２は、Ａ＿１、Ａ＿２の電位に応じた行選択信号をＲＷＬおよびＷＷＬに出力する。ここでは、Ａ＿１が高電位の場合には第１行目が選択され、Ａ＿２が高電位の場合には第２行目が選択されることとする。また、選択された行のＷＷＬは、高電位となる。選択された行のメモリセルから駆動回路１９０に接続されているメモリセルの中で、選択されていない行のメモリセルのＷＷＬは、高電位となる。選択された行のメモリセルから駆動回路１９０と反対側にあるメモリセルの中で、選択されていない行のメモリセルのＷＷＬは、低電位となる。また、選択された行のＲＷＬは、低電位となる。選択された行のメモリセルから駆動回路１９０に接続されているメモリセルの中で、選択されていない行のメモリセルのＲＷＬは、低電位となる。選択された行のメモリセルから駆動回路１９０と反対側にあるメモリセルの中で、選択されていない行のメモリセルのＲＷＬは、高電位となる。
メモリセルのトランジスタ１６２が直列に接続されているため、選択された行のメモリセルから駆動回路１９０と接続されていないメモリセルの中で、選択されていない行のメモリセルのＲＷＬが高電位になることで、選択された行のメモリセルから駆動回路１９０と反対側にあるメモリセルの中で、選択されていない行のメモリセルにおけるトランジスタ１６０が導通する。
つまり、１行目が選択された場合は、ＲＷＬ＿１が低電位となり、ＲＷＬ＿２が高電位となる。２行目が選択された場合は、ＲＷＬ＿１、ＲＷＬ＿２が共に低電位となり、１行目が選択された場合、ＲＷＬ＿２が高電位となることで、選択されていない行（この場合２行目）のメモリセルにおけるトランジスタ１６０が導通する。選択されていない行（この場合２行目）のメモリセルにおけるトランジスタ１６０が導通することで、選択された行（この場合１行目）のメモリセルにおけるトランジスタ１６０のソース線ＳＬが固定電位となる。その結果、ＷＷＬの立ち下がりに影響を受けて、選択された行（この場合１行目）のフローティングゲートＦＧ＿１の電位が下がる。しかし、選択された行（この場合１行目）のメモリセルにおけるトランジスタ１６０のソース線ＳＬが固定電位となることにより、フローティングゲートＦＧ＿１の電位の低下を抑えることができる。
書き込み１においては、全てのメモリセルにデータ”１”を書き込むため、行選択のタイミングに合わせて、Ｓ＿１およびＳ＿２を高電位とする。なお、Ｓ＿１およびＳ＿２の信号入力期間は、ＷＷＬの信号入力期間より長くなるようにする。または、Ｓ＿１およびＳ＿２の信号入力を、ＷＷＬの信号入力より遅らせる。Ｓ＿１およびＳ＿２の信号入力期間が短い、またはＳ＿１およびＳ＿２の信号入力が、ＷＷＬの信号入力より早い場合には、メモリセルへの書き込みが不十分となる可能性があるためである。なお、ＢＬ＿１およびＢＬ＿２の電位は、書き込み時には大きな問題とならない（高電位であっても良いし低電位であっても良い）。
読み出し１においては、ＷＲＩＴＥを低電位、ＲＥＡＤを高電位としてメモリセルからの読み出しが行える状態にする。第２の駆動回路１９２は、Ａ＿１、Ａ＿２に応じた行選択信号をＲＷＬおよびＷＷＬに出力する。ここでは、Ａ＿１が高電位の場合には第１行目が選択され、Ａ＿２が高電位の場合には第２行目が選択される。また、選択された行のＲＷＬは低電位となり、選択されていない行のＲＷＬは高電位となり、ＷＷＬは、選択、非選択に関わらず低電位となる。
上述の動作により、ＢＬ＿１およびＢＬ＿２には、選択された行のメモリセルに保持されているデータに応じた電位が与えられる。なお、Ｓ＿１およびＳ＿２の電位は、読み出し時には問題とならない。
書き込み２における各配線の電位の関係は、書き込み１の場合と同様である。ただし、第１行第１列のメモリセルおよび第２行第２列のメモリセルにデータ”１”を書き込むと共に、第１行第２列のメモリセルおよび第２行第１列のメモリセルにデータ”０”を書き込むために、行選択のタイミングに合わせて、Ｓ＿１およびＳ＿２を低電位または高電位とする。
読み出し２における各配線の電位の関係は、読み出し１の場合と同様である。ＢＬ＿１およびＢＬ＿２には、選択された行のメモリセルに保持されているデータに応じた電位が与えられることがわかる。
上述の構成を採用した場合、書き込み時において選択された行のメモリセルから駆動回路１９０と反対側にあるメモリセルの中で、選択されていない行のメモリセルにおけるトランジスタ１６０を導通させ、書き込むメモリセルのトランジスタ１６０のソース線ＳＬを固定電位にすることができる。従って、フローティングゲートの電位の低下を抑えることができるため、安定した電位の書き込みが可能となる。更に、書き込み時においてビット線ＢＬから遠く接続されたメモリセルのトランジスタ１６０を導通させることが可能になるため、メモリセル全体からなるブロックに対する一括書き込みや一括消去を行うことも容易になる。従って、半導体装置の高速動作がより安定して実現される。
図７（Ａ）に係る半導体装置の動作に係る例を、書き込み時の動作と読み出し時の動作に分けて、図１６を参照して説明する。図１６中のＬ、Ｈ等の名称は、読み出しワード線ＲＷＬ、の電位の状態を示しており、一例として、高電位が与えられた場合を、Ｈ（”ハイ”）、低電位が与えられた場合を、Ｌ（”ロウ”）としている。なお、ここではメモリセル１７０が４（行）×４（列）に配列された半導体装置を例に説明するが、開示する発明はこれに限られない。
図１６（Ａ）に示すように、書き込み時の動作において、４行目に書き込む場合、ＲＷＬ＿１、ＲＷＬ＿２、ＲＷＬ＿３、ＲＷＬ＿４は、Ｌ（低電位）とする。また、３行目を書き込む場合、ＲＷＬ＿１、ＲＷＬ＿２、ＲＷＬ＿３は、Ｌ（低電位）とし、ＲＷＬ＿４は、Ｈ（高電位）とする。２行目を書き込む場合、ＲＷＬ＿１、ＲＷＬ＿２は、Ｌ（低電位）とし、ＲＷＬ＿３、ＲＷＬ＿４は、Ｈ（高電位）とする。１行目を書き込む場合、ＲＷＬ＿１は、Ｌ（低電位）とし、ＲＷＬ＿２、ＲＷＬ＿３、ＲＷＬ＿４は、Ｈ（高電位）とする。
図１６（Ｂ）に示すように、読み出し時の動作において、４行目を読み出す場合、ＲＷＬ＿１、ＲＷＬ＿２、ＲＷＬ＿３は、Ｈ（高電位）とし、ＲＷＬ＿４は、Ｌ（低電位）とする。また、３行目を読み出す場合、ＲＷＬ＿１、ＲＷＬ＿２は、Ｈ（高電位）とし、ＲＷＬ＿３は、Ｌ（低電位）とし、ＲＷＬ＿４は、Ｈ（高電位）とする。２行目を読み出す場合、ＲＷＬ＿１は、Ｈ（高電位）とし、ＲＷＬ＿２は、Ｌ（低電位）とし、ＲＷＬ＿３、ＲＷＬ＿４は、Ｈ（高電位）とする。１行目を読み出す場合、ＲＷＬ＿１は、Ｌ（低電位）とし、ＲＷＬ＿２、ＲＷＬ＿３、ＲＷＬ＿４は、Ｈ（高電位）とする。
上述の構成における半導体装置においては、メモリセルの増大に伴って書き込み時における効果がより顕著になる。書き込み時において、選択された行のメモリセルと選択された行のメモリセルから駆動回路１９０に接続されているメモリセルの中で、選択されていない行のメモリセルのＲＷＬが、低電位となり、選択された行のメモリセルから駆動回路１９０と反対側にあるメモリセルの選択されていない行のメモリセルのＲＷＬは、高電位となる。メモリセルのトランジスタ１６０が直列に接続されているため、選択された行のメモリセルから駆動回路１９０と反対側にあるメモリセルの中で、選択されていない行のメモリセルのＲＷＬが高電位になることで、選択された行のメモリセルから駆動回路１９０と反対側にあるメモリセルの中で、選択されていない行のメモリセルにおけるトランジスタ１６０が導通する。選択された行のメモリセルから駆動回路１９０と接続されていないメモリセルの選択されていない行のメモリセルにおけるトランジスタ１６０が導通することで、選択された行のメモリセルにおけるトランジスタ１６０のソース線ＳＬが固定電位となる。その結果、ＷＷＬの立ち下がりに影響を受けて、選択された行のフローティングゲートＦＧ＿（選択された行）の電位が下がる。しかし、選択された行のメモリセルにおけるトランジスタ１６０のソース線ＳＬが固定電位となることにより、フローティングゲートＦＧ＿（選択された行）の電位の低下を抑えることができる。
当該半導体装置では、メモリセルが直列に接続されているため、フローティングゲートの数に依存せず、当該フローティングゲートの電位をより安定化させることができる。すなわち、不定電位を有するフローティングゲートの増大に伴って、半導体装置の動作が不安定になる、出力制御が非常に困難になるといった問題が全く生じないため半導体装置全体の信頼性を飛躍的に向上させることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１８乃至図２２を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図１７は、半導体装置の構成の一例である。図１７（Ａ）には、半導体装置の断面を、図１７（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１７（Ａ）は、図１７（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１７（Ａ）および図１７（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図１７に示す半導体装置は、メモリセルとして用いることができる。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１７におけるトランジスタ１６０は、半導体基板５００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１３４と重畳するように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
また、半導体基板５００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１３６、絶縁層１３８、および絶縁層１４０が設けられている。なお、高集積化を実現するためには、図１７に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３２を設けても良い。
図１７におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
なお、図１７のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
図１７における容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と重畳するように設けられている。このような、平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられている。そして、ゲート絶縁層１４６および絶縁層１５０に形成された開口には、配線１５４が設けられている。配線１５４は、メモリセルの一と他のメモリセルとを接続する配線であり、図２の回路図におけるビット線ＢＬに相当する。配線１５４は、ソース電極１４２ａと、導電層１２８ｂとを介して、不純物領域１２６に接続されている。これにより、トランジスタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソース電極１４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極１４２ａの接続する位置と、ソース電極１４２ａと配線１５４との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図１８を参照して説明する。
まず、ベース基板として半導体基板５００を準備する（図１８（Ａ）参照）。半導体基板５００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
なお、半導体基板５００に代えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
半導体基板５００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図１８（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図１８（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図１８（Ｄ）参照）。
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３ ＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３ ＋の割合を高めることで、イオン照射の効率を向上させることができる。
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。
次に、半導体基板５００と、単結晶半導体基板５１０とを対向させ、酸化膜５１２を介して密着させる。これにより、半導体基板５００と、単結晶半導体基板５１０とが貼り合わされる（図１８（Ｅ）参照）。なお、単結晶半導体基板５１０と貼り合わせる半導体基板５００の表面に酸化膜または窒化膜を成膜してもよい。
貼り合わせの際には、半導体基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板５００と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
なお、単結晶半導体基板５１０と半導体基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０と半導体基板５００との界面での接合強度を向上させることができる。
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板５００と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、半導体基板５００上に、酸化膜５１２を介して単結晶半導体層５１６を形成する（図１８（Ｆ）参照）。
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図１８（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図１８（Ｇ）参照）。
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図１９乃至図２２を参照して説明する。
〈下部のトランジスタの作製方法〉
はじめに下部のトランジスタ１６０の作製方法について、図１９及び図２０を参照して説明する。なお、図１９及び図２０は、図１８に示す方法で作成したＳＯＩ基板の一部であって、図１７（Ａ）に示す下部のトランジスタの断面工程図である。
まず、単結晶半導体層５１８を島状に加工して、半導体層１２０を形成する（図１９（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、半導体層１２０を覆うように絶縁層１２２を形成する（図１９（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図１９（Ｃ）参照）。ここでは、なお、不純物元素を添加した後、マスク１２４は除去する。
次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図１９（Ｄ）参照）。絶縁層１２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。
次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電層１２８ｂを形成する（図１９（Ｅ）参照）。
ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。
次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不純物領域１３０を形成する（図２０（Ａ）参照）。ここで、ｎ型トランジスタを形成する場合は、例えば、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加する。ｐ型トランジスタを形成する場合は、例えば、硼素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などの不純物元素を添加する。なお、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。
次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１３６、絶縁層１３８および絶縁層１４０を形成する（図２０（Ｂ）参照）。
絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１３６、絶縁層１３８および絶縁層１４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。
次に、絶縁層１３８および絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３８および絶縁層１４０を平坦化する（図２０（Ｃ）参照）。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッチングストッパとして機能する。
次に、絶縁層１３８および絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図２０（Ｄ）参照）。ここでは、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、下部のトランジスタ１６０を形成することができる（図２０（Ｄ）参照）。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２の作製方法について、図２１および図２２を参照して説明する。
まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図２１（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、かつ、電界効果移動度が高い特徴を有している。また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体材料を用いたトランジスタは、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体材料を用いたトランジスタよりも電界効果移動度を三倍以上にすることができ、かつ、しきい値電圧を正にしやすい特徴を有している。これらの半導体材料は、本発明の一態様における半導体装置を構成するトランジスタに用いることのできる好適な材料の一つである。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯと呼ぶことができ、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用いることもできる。
酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜とすることができるためである。
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
例えば、酸化物半導体層は、次のように形成することができる。
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
ところで、上述の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図２１（Ｂ）参照）。
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
また、図２１（Ｂ）とは別の一例として、酸化物半導体層１４４とソース電極およびドレイン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができる。
例えば、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層、ソース電極１４２ａ、ドレイン電極１４２ｂを形成することができる。
また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。ソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、さらに島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することもできる。
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層して、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。
酸化物半導体層１４４、酸化物導電層、金属材料からなるドレイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができる。
ソース領域及びドレイン領域として酸化物導電層を用いた場合、金属電極（モリブデン、タングステン等）と酸化物半導体層との接触に比べ、金属電極（モリブデン、タングステン等）と酸化物導電層との接触において、接触抵抗を下げることができる。酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図２１（Ｃ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型化またはｉ型に限りなく近い酸化物半導体とすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層１４６および下地絶縁層の双方に適用しても良い。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
上述のように、第１の熱処理と第２の熱処理の両方を適用することで、酸化物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図２１（Ｄ）参照）。
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図２２（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁層１４６、絶縁層１５０に、ドレイン電極１４２ｂにまで達する開口を形成する。その後、絶縁層１５０上にドレイン電極１４２ｂと接する配線１５４を形成する（図２２（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成し、その後、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
ここで、導電層１２８ｂを用いずに、不純物領域１２６とドレイン電極１４２ｂとの接続と、ドレイン電極１４２ｂと配線１５４との接続とを重畳させる場合について説明する。この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８および絶縁層１４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにドレイン電極１４２ｂを形成した後、ゲート絶縁層１４６および絶縁層１５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたドレイン電極１４２ｂが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。
本実施の形態に示すように、導電層１２８ｂを用いることにより、ドレイン電極１４２ｂを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
次に、配線１５４を覆うように絶縁層１５６を形成する（図２２（Ｃ）参照）。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図２２（Ｃ）参照）。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、酸化物半導体が結晶性を有する場合として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図３５乃至図３７を用いて詳細に説明する。なお、特に断りがない限り、図３５乃至図３７は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
図３５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図３５（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図３５（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図３５（Ａ）に示す小グループは電荷が０である。
図３５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図３５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図３５（Ｂ）に示す構造をとりうる。図３５（Ｂ）に示す小グループは電荷が０である。
図３５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図３５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図３５（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図３５（Ｃ）に示す小グループは電荷が０である。
図３５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図３５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図３５（Ｄ）に示す小グループは電荷が＋１となる。
図３５（Ｅ）に、２個のＺｎを含む小グループを示す。図３５（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図３５（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図３５（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。したがって、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図３６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図３６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図３６（Ｃ）は、図３６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図３６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図３６（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図３６（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図３６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図３５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図３６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
例えば、図３７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図３７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図３７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図３７（Ｃ）は、図３７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図３７（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
（実施の形態４）
本実施の形態では、図２、図７、図８、図１０とは異なる構成の半導体装置について、図２３乃至図２５を参照して説明する。
図２３は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図２３中のメモリセル１７０の構成は、図２（Ｂ）と同様であるため、詳細な説明は省略する。
図２３に示す半導体装置は、図２（Ａ）に示す半導体装置と概ね同様の構成を有する。図２（Ａ）に示す半導体装置と、図２３に示す半導体装置の相違は、例えば、ビット線ＢＬと信号線Ｓが電気的に接続される配線が設けられているか否かにある。つまり、図２３に示す半導体装置は、ビット線ＢＬと信号線Ｓが電気的に接続される構成を有する。当該構成のように、ビット線ＢＬと信号線Ｓとを電気的に接続することで、メモリセルに与えられるビット線の電位を、適切な値に保つ機能を有する。特に図７及び図８に開示する発明のように、多数のメモリセルが直列に接続される構成では、メモリセルにおける電圧降下によって情報の読み出しが困難になることがあるため当該配線を設ける事は有益である。
例えば、６４個のメモリセルを直列に接続した構成をユニットとして、各ユニットに適切な電位が与えられるように、各ユニットに対して各ビット線ＢＬ（または信号線Ｓ）に配線を接続する。これにより、多数のメモリセルを有する構成であっても、情報の読み出しを好適に行うことができる。なお、各ユニットが有するメモリセルの数は、６４個に限られない。３２個、１２８個など、読み出し動作に影響が出ない範囲で、適宜設定することが可能である。
図２４は、図２３に示す半導体装置の構成の一例である。図２４（Ａ）には、半導体装置の断面を、図２４（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２４（Ａ）は、図２４（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図２４に示す構成において特徴的な点は、ソース電極１４２ａまたはドレイン電極１４２ｂと電気的に接続される配線１５４ｂに加え、配線１５４ａを有する点である。当該配線１５４ａが、図２３におけるビット線ＢＬ（または信号線Ｓ）に相当する。なお、図２４（Ｂ）では明示していないが、配線１５４ａと配線１５４ｂは、互いに平行に、図２４（Ｂ）の縦方向に伸長する形態で存在している。
上記半導体装置の動作は、図２（Ａ）の場合と同様である。詳細については、先の実施の形態の、対応する記載を参酌すればよい。
なお、図２（Ａ）、図７（Ａ）、図８、図１０の構成を採用する場合であっても、信号線Ｓを上記配線の代わりに用いることで、同様の効果を得ることが可能である。この場合、例えば、図２５に示すように、ビット線ＢＬと信号線Ｓとを電気的に接続した上で、ビット線ＢＬおよび信号線Ｓと出力端子ＯＵＴとの接続を制御するスイッチ２３１と、ビット線ＢＬおよび信号線Ｓと入力端子ＩＮとの接続を制御するスイッチ２３２と、配線ＳＷと、を有する構成を採用することが可能である。この場合、配線ＳＷに供給される信号を用いて、読み出し時にはスイッチ２３１をイネーブルとし、書き込み時にはスイッチ２３２をイネーブルとしてやればよい。なお、配線ＳＷに供給される信号は、配線ＷＲＩＴＥおよび配線ＲＥＡＤからの信号を元に、信号生成回路２３３によって生成される。このような構成を採用する場合には、図２３に示すように配線を余分に設ける必要がないため、好適な読み出し動作を維持しつつ、半導体装置の集積度を一層高めることが可能である。
なお、図２５における、他の構成は図５と同様である。詳細については図５の説明を参酌することができる。
なお、本実施の形態に示す構成は、図２（Ａ）に示す半導体装置の変形例であるが、図７（Ａ）、図８、図１０に示す半導体装置の変形例としても良い。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
上記実施の形態１乃至３において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図３４を用いて説明する。
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
絶縁層４００上に絶縁層４３７を形成する。本実施の形態では、絶縁層４３７として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］））を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図３４（Ａ）参照）。
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］））を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図３４（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図３４（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶性酸化物半導体（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ； ＣＡＡＣとも呼ぶ）である。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、かつ、電界効果移動度が高い特徴を有している。また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体材料を用いたトランジスタは、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体材料を用いたトランジスタよりも電界効果移動度を三倍以上にすることができ、かつ、しきい値電圧を正にしやすい特徴を有している。これらの半導体材料は、本発明の一態様における半導体装置を構成するトランジスタに用いることのできる好適な材料の一つである。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細書に開示する半導体装置に適用できるトランジスタ（例えば、実施の形態１及び実施の形態２におけるトランジスタ１６２に、適宜用いることができる。
また、酸化物半導体層として酸化物半導体積層４５３を用いた本実施の形態に記載したトランジスタにおいては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図２６を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図２６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図２６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図２６（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図２６（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図２６（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図２６（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図２６（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結果について説明する。
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図２７に示す。図２７において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかった。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかった。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定器の検出限界以下の値）を求めた結果について説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図２８を参照して説明する。
図２８に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８００は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０８には、高純度化された酸化物半導体を用いたトランジスタを適用した。
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の一方は、電源（Ｖ２を与える電源）に接続されている。また、トランジスタ８０４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびドレイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子とは、接続されている。また、トランジスタ８０８のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジスタ８０６のゲート端子は、電源（Ｖ１を与える電源）に接続されている。また、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の他方とは、接続され、出力端子となっている。
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、トランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初期期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン端子の他方と接続されるノード（つまり、トランジスタ８０８のソース端子およびドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲート端子に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期期間が終了する。初期期間が終了した状態では、ノードＡとトランジスタ８０４のソース電極及びドレイン電極の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソース電極及びドレイン電極の他方との間に電位差が生じることになるため、トランジスタ８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、トランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フローティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動する。
上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細（タイミングチャート）を図２９に示す。
初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（ＶＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）として、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡの電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジスタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティング状態となり、初期期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とすることがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジスタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めておく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表すことができる。
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量と他の容量の和である。
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノードＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流（オフ電流）を測定することができる。
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トランジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間においては、電位Ｖ１を原則としてＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
図３０に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。図３０より、時間の経過にしたがって、電位が変化している様子が確認できる。
図３１には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。なお、図３１は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図３１から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について図３２に示す。図３２は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図３２から、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電流が十分に小さくなることが確認された。
開示する発明の一態様に係るメモリセルの書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図３３を参照して説明する。
調査に用いた半導体装置は、図１（Ａ−１）に示す回路構成の半導体装置である。ここで、トランジスタ１６２に相当するトランジスタには酸化物半導体を用いた。容量素子１６４に相当する容量素子としては、０．３３ｐＦの容量値のものを用いた。
メモリセルへの情報の保持および情報の書き込みは、図１（Ａ−１）における第３の配線に相当する配線に０Ｖ、または５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジスタ１６２に相当するトランジスタ（書き込み用トランジスタ）はオフ状態であるから、ノードＦＧに与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トランジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配線の電位がノードＦＧに与えられる。
図３３（Ａ）に、書き込みを１×１０９回行う前後での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当するトランジスタ（読み出し用トランジスタ）のドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）をそれぞれ示す。図３３において、Ｌ書込みとは、ノードＦＧに０Ｖが供給された状態を示し、Ｈ書込みとは、ノードＦＧに５Ｖが供給された状態を示す。なお、図３３（Ａ）において、横軸はＶｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。
図３３（Ａ）に示すように、１×１０９回もの書き込みを行う前後において、Ｈ書込みのＶｃｇ−Ｉｄ曲線、Ｌ書込みのＶｃｇ−Ｉｄ曲線には、ほとんど変化が見られない。また、Ｈ書込みのＶｃｇ−Ｉｄ曲線とＬ書込みのＶｃｇ−Ｉｄ曲線とのシフト量（ΔＶｃｇ）についても、１×１０９回の書き込みの前後でほとんど変化が見られない。
図３３（Ｂ）に、Ｈ書込みまたはＬ書込みにおいてトランジスタ１６０をオン状態にするために必要な第５の配線に相当する配線の電位と、書き換え回数の関係を示す。図３３（Ｂ）において、横軸は書き換え回数を示し、縦軸は第５の配線に相当する配線の電位、すなわちトランジスタ１６０の見かけのしきい値Ｖｔｈ（Ｖ）を示す。
なお、しきい値は、一般に接線法により算出することができる。具体的には、横軸をゲート電圧Ｖｇとし、縦軸をドレイン電流Ｉｄの平方根の値とした曲線に対し、その曲線の傾きが最大となる点における接線を求める。その接線と、横軸（ゲート電圧Ｖｇの値）との切片をしきい値とする。図３３（Ｂ）においても接線法により見かけのしきい値Ｖｔｈを算出した。
表１に、図３３（Ｂ）より算出されるメモリウィンドウ幅を示す。なお、メモリウィンドウ幅は、Ｈ書込みにおけるトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｈと、Ｌ書込みにおけるトランジスタ１６０の見かけのしきい値Ｖｔｈ＿Ｌとの差分を算出して求めた。
表１より、本実施例のメモリセルは、書き込みを１×１０９回行う前後において、メモリウィンドウ幅の変化量が２％以内、具体的には１．６８％であった。したがって、少なくとも１×１０９回の書き込み前後において、半導体装置が劣化しないことが示された。
図３３（Ｃ）に、書き換え回数と、メモリセルの相互コンダクタンス（ｇｍ）の関係を示す。図３３（Ｃ）において、横軸は書き換え回数を示し、縦軸は相互コンダクタンス（ｇｍ）値を示す。
メモリセルの相互コンダクタンス（ｇｍ）が低下すると、書き込み状態と消去状態の識別が困難となる等の影響が現れるが、図３３（Ｃ）に示すように、本実施例のメモリセルでは１０９回書き換えを行った後でもｇｍ値は殆ど変化が見られないことがわかる。よって、本実施例に係る半導体装置は、１０９回書き換え後でも劣化しない、極めて信頼性の高い半導体装置である。
以上示したように、開示する発明の一態様に係るメモリセルは、保持および書き込みを１０９回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示する発明の一態様によって、極めて信頼性の高いメモリセル、及びそれを搭載した極めて信頼性の高い半導体装置が実現されるといえる。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、
と表現できる。ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、
と表される。ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、
である。ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、
となる。数８の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数５および数６よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、
で表される。ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数９の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図３８に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図３８で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図３９乃至図４１に示す。なお、計算に用いたトランジスタの断面構造を図４２に示す。図４２に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１０３ａおよび半導体領域１０３ｃを有する。半導体領域１０３ａおよび半導体領域１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図４２（Ａ）に示すトランジスタは、下地絶縁層１０１と、下地絶縁層１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２の上に形成される。トランジスタは半導体領域１０３ａ、半導体領域１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１０３ｂと、ゲート１０５を有する。ゲート１０５の幅を３３ｎｍとする。
ゲート１０５と半導体領域１０３ｂの間には、ゲート絶縁膜１０４を有し、また、ゲート１０５の両側面には側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂ、ゲート１０５の上部には、ゲート１０５と他の配線との短絡を防止するための絶縁物１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３ａおよび半導体領域１０３ｃに接して、ソース１０８ａおよびドレイン１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図４２（Ｂ）に示すトランジスタは、下地絶縁層１０１と、酸化アルミニウムよりなる埋め込み絶縁物１０２の上に形成され、半導体領域１０３ａ、半導体領域１０３ｃと、それらに挟まれた真性の半導体領域１０３ｂと、幅３３ｎｍのゲート１０５とゲート絶縁膜１０４と側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂと絶縁物１０７とソース１０８ａおよびドレイン１０８ｂを有する点で図４２（Ａ）に示すトランジスタと同じである。
図４２（Ａ）に示すトランジスタと図４２（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂの下の半導体領域の導電型である。図４２（Ａ）に示すトランジスタでは、側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１０３ａおよび半導体領域１０３ｃであるが、図４２（Ｂ）に示すトランジスタでは、真性の半導体領域１０３ｂである。すなわち、半導体領域１０３ａ（半導体領域１０３ｃ）とゲート１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１０６ａ（側壁絶縁物１０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図３９は、図４２（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図３９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図３９（Ｂ）は１０ｎｍとしたものであり、図３９（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
図４０は、図４２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図４０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図４０（Ｂ）は１０ｎｍとしたものであり、図４０（Ｃ）は５ｎｍとしたものである。
また、図４１は、図４２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図４１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図４１（Ｂ）は１０ｎｍとしたものであり、図４１（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図３９では８０ｃｍ２／Ｖｓ程度であるが、図４０では６０ｃｍ２／Ｖｓ程度、図４１では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図４３乃至図４５は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図４３は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図４４は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図４５は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図４３と図４４の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは±１．０Ｖ未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図４６（Ａ）に、マイナスＢＴ試験の結果を図４６（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図４７（Ａ）に、マイナスＢＴ試験の結果を図４７（Ｂ）に示す。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図４８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
具体的には、図４９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
図５０に、Ｉｄｓ（実線）および電界効果移動度（点線）のＶｇｓ依存性を示す。また、図５１（Ａ）に基板温度としきい値電圧の関係を、図５１（Ｂ）に基板温度と電界効果移動度の関係を示す。
図５１（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図５１（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図５２などを用いて説明する。
図５２は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図５２（Ａ）にトランジスタの上面図を示す。また、図５２（Ｂ）に図５２（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
図５２（Ｂ）に示すトランジスタは、基板３００と、基板３００上に設けられた下地絶縁膜３０２と、下地絶縁膜３０２の周辺に設けられた保護絶縁膜３０４と、下地絶縁膜３０２および保護絶縁膜３０４上に設けられた高抵抗領域３０６ａおよび低抵抗領域３０６ｂを有する酸化物半導体膜３０６と、酸化物半導体膜３０６上に設けられたゲート絶縁膜３０８と、ゲート絶縁膜３０８を介して酸化物半導体膜３０６と重畳して設けられたゲート電極３１０と、ゲート電極３１０の側面と接して設けられた側壁絶縁膜３１２と、少なくとも低抵抗領域３０６ｂと接して設けられた一対の電極３１４と、少なくとも酸化物半導体膜３０６、ゲート電極３１０および一対の電極３１４を覆って設けられた層間絶縁膜３１６と、層間絶縁膜３１６に設けられた開口部を介して少なくとも一対の電極３１４の一方と接続して設けられた配線３１８と、を有する。
なお、図示しないが、層間絶縁膜３１６および配線３１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜３１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
図５３は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図５３（Ａ）はトランジスタの上面図である。また、図５３（Ｂ）は図５３（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
図５３（Ｂ）に示すトランジスタは、基板９００と、基板９００上に設けられた下地絶縁膜９０２と、下地絶縁膜９０２上に設けられた酸化物半導体膜９０６と、酸化物半導体膜９０６と接する一対の電極９１４と、酸化物半導体膜９０６および一対の電極９１４上に設けられたゲート絶縁膜９０８と、ゲート絶縁膜９０８を介して酸化物半導体膜９０６と重畳して設けられたゲート電極９１０と、ゲート絶縁膜９０８およびゲート電極９１０を覆って設けられた層間絶縁膜９１６と、層間絶縁膜９１６に設けられた開口部を介して一対の電極９１４と接続する配線９１８と、層間絶縁膜９１６および配線９１８を覆って設けられた保護膜９２０と、を有する。
基板９００としてはガラス基板を、下地絶縁膜９０２としては酸化シリコン膜を、酸化物半導体膜９０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極９１４としてはタングステン膜を、ゲート絶縁膜９０８としては酸化シリコン膜を、ゲート電極９１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜９１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線９１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜９２０としてはポリイミド膜を、それぞれ用いた。
なお、図５３（Ａ）に示す構造のトランジスタにおいて、ゲート電極９１０と一対の電極９１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜９０６に対する一対の電極９１４のはみ出しをｄＷと呼ぶ。
１０１ 下地絶縁層
１０２ 埋め込み絶縁物
１０３ａ 半導体領域
１０３ｂ 半導体領域
１０３ｃ 半導体領域
１０４ ゲート絶縁膜
１０５ ゲート
１０６ａ 側壁絶縁物
１０６ｂ 側壁絶縁物
１０７ 絶縁物
１０８ａ ソース
１０８ｂ ドレイン
１２０ 半導体層
１２２ 絶縁層
１２４ マスク
１２６ 不純物領域
１３０ 不純物領域
１３２ 不純物領域
１３４ チャネル形成領域
１３６ 絶縁層
１３８ 絶縁層
１４０ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１５０ 絶縁層
１５４ 配線
１５６ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ メモリセル
１８０ 選択トランジスタ
２００ 電位変換回路
１８２ 選択トランジスタ
１９０ 駆動回路
１９２ 駆動回路
２１１ 読み出し回路
２１２ 制御回路
２１３ 遅延回路
２１４ バッファ回路
２２１ デコーダ回路
２２２ 制御回路
２２３ 制御回路
２２４ バッファ回路
２２５ バッファ回路
２２６ レベルシフト回路
２３１ スイッチ
２３２ スイッチ
２３３ 信号生成回路
３００ 基板
３０２ 下地絶縁膜
３０４ 保護絶縁膜
３０６ 酸化物半導体膜
３０６ａ 高抵抗領域
３０６ｂ 低抵抗領域
３０８ ゲート絶縁膜
３１０ ゲート電極
３１２ 側壁絶縁膜
３１４ 電極
３１６ 層間絶縁膜
３１８ 配線
４５０ａ 酸化物半導体層
４５０ｂ 酸化物半導体層
４３７ 絶縁層
４００ 絶縁層
４５３ 酸化物半導体層
５００ 半導体基板
５１０ 単結晶半導体基板
５１２ 酸化膜
５１４ 脆化領域
５１６ 単結晶半導体層
５１８ 単結晶半導体層
６０８ ゲート絶縁膜
６１０ ＡＮＤ回路
６２０ ＯＲ回路
６３０ ＮＯＴ回路
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
９００ 基板
９０２ 下地絶縁膜
９０６ 酸化物半導体膜
９０８ ゲート絶縁膜
９１０ ゲート電極
９１４ 電極
９１６ 層間絶縁膜
９１８ 配線
９２０ 保護膜
１２００ ｐ型トランジスタ
１２１０ ｐ型トランジスタ
１２２０ ｎ型トランジスタ
１２２ａ ゲート絶縁層
１２３０ ｐ型トランジスタ
１２４０ ｐ型トランジスタ
１２５０ ｎ型トランジスタ
１２６０ ｐ型トランジスタ
１２７０ ｎ型トランジスタ
１２８０ ｐ型トランジスタ
１２８ａ ゲート電極
１２８ｂ 導電層
１２９０ ｎ型トランジスタ
１３００ トランジスタ
１３１０ トランジスタ
１３２０ トランジスタ
１３３０ トランジスタ
１３４０ トランジスタ
１３５０ 容量素子
１３６０ 容量素子
１３７０ 容量素子
１３８０ 容量素子
１３９０ トランジスタ
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４８ａ ゲート電極
１４８ｂ 導電層
１５４ａ 配線
１５４ｂ 配線

Claims (2)

  1. ｍ（ｍは２以上の自然数）本の書き込みワード線と、
    ｍ本の読み出しワード線と、
    ｎ（ｎは２以上の自然数）本のビット線と、
    ソース線と、
    ｎ本の信号線と、
    ｍ行×ｎ列のマトリクス状に配置されたメモリセルでなるメモリセルアレイと、
    第１の駆動回路と、
    第２の駆動回路と、を有し、
    前記メモリセルの一は、
    第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
    第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
    容量素子と、を有し、
    前記第２のチャネル形成領域は、酸化物半導体を含んで構成され、
    第ｋ（ｋは、１以上（ｍ−１）以下を満たす自然数）行の前記メモリセルの前記第１のソース電極と、第（ｋ＋１）行の前記メモリセルの前記第１のドレイン電極とは、電気的に接続され、
    第ｋ行の前記メモリセルの前記第２のドレイン電極と、第（ｋ＋１）行の前記メモリセルの前記第２のソース電極とは、電気的に接続され、
    第ｍ行の前記メモリセルの前記第１のソース電極は、前記ソース線と電気的に接続され、
    第ｋ行の前記メモリセルの前記第１のゲート電極と、第ｋ行の前記メモリセルの前記第２のドレイン電極と、第ｋ行の前記メモリセルの前記容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成し、
    前記第１の駆動回路は、前記ビット線を介して第１行の前記メモリセルの前記第１のドレイン電極と電気的に接続され、
    前記第１の駆動回路は、前記信号線を介して第１行の前記メモリセルの前記第２のソース電極と電気的に接続され、
    前記第２の駆動回路は、前記読み出しワード線を介して前記容量素子の電極の他方と電気的に接続され、
    前記第２の駆動回路は、前記書き込みワード線を介して前記第２のゲート電極と電気的に接続され、
    前記第１の駆動回路は、前記書き込みワード線に入力される信号よりも前記信号線に入力される信号を遅らせる機能を有し、
    第ｋ行の前記メモリセルの書き込み動作において、
    第１乃至第ｋ行の前記メモリセルの前記書き込みワード線に第１の電位が供給され、
    第（ｋ＋１）乃至第ｍ行の前記メモリセルの前記書き込みワード線に第２の電位が供給され、
    前記第１の電位は、前記第２の電位よりも高い電位であり、
    第１乃至第ｋ行の前記メモリセルの前記読み出しワード線に第３の電位が供給され、
    第（ｋ＋１）乃至第ｍ行の前記メモリセルの前記読み出しワード線に第４の電位が供給され、
    前記第３の電位は、前記第４の電位よりも低い電位であり、
    第（ｋ＋１）乃至第ｍ行の前記メモリセルの前記第１のトランジスタが導通することを特徴とする半導体装置。
  2. 請求項１において、
    前記第１のチャネル形成領域は、シリコンを含んで構成されることを特徴とする半導体装置。
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