JP5800631B2 - 半導体装置 - Google Patents
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Description
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびその動作について、図1および図2を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
はじめに、最も基本的な回路構成およびその動作について、図1を参照して説明する。図1(A−1)に示す半導体装置において、第1の配線(1st Line)とトランジスタ160のソース電極(またはドレイン電極)とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160のドレイン電極(またはソース電極)とは、電気的に接続されている。また、第3の配線(3rd Line)とトランジスタ162のソース電極(またはドレイン電極)とは、電気的に接続され、第4の配線(4th Line)と、トランジスタ162のゲート電極とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジスタ162のドレイン電極(またはソース電極)は、容量素子164の電極の一方と電気的に接続され、第5の配線(5th Line)と、容量素子164の電極の他方は電気的に接続されている。
次に、より具体化された回路構成およびその動作について、図2を参照して説明する。図2には、行方向に2個配置されたメモリセルの構成を図示する。図2において、メモリセル170の構成は、図1(A−1)と同様である。すなわち、図1(A−1)における第1の配線が図2におけるソース線SLに相当し、図1(A−1)における第4の配線が図2における書き込みワード線OSGに相当し、図1(A−1)における第5の配線が図2における書き込みおよび読み出しワード線Cに相当する。一方で、図1(A−1)における第2の配線と第3の配線とが共通化され、図2ではビット線BLとなっている。また、図2において、ソース線SLは複数列(図2では2列)のメモリセルにおいて、共通化された構造を有している。なお、ソース線SLを共通化する列数は、2列に限られるものではなく、3列以上のメモリセルにおいてソース線SLを共通化してもよい。また、ソース線SLを複数行のメモリセルにおいて共通化してもよく、複数列および複数行のメモリセルにおいて共通化してもよい。
次に、上述の基本回路をマトリクス状に配列した半導体装置の一例について図3および図4を参照して説明する。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図5乃至図10を参照して説明する。
図5は、半導体装置の構成の一例である。図5(A)には、半導体装置の断面を、図5(B)には、半導体装置の平面を、それぞれ示す。図5(A)は、図5(B)のA1−A2およびB1−B2における断面に相当する。図5(A)および図5(B)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有する。第1の半導体材料と第2の半導体材料とは異なる材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図5に示す半導体装置は、メモリセルとして用いることができる。
次に、上記半導体装置の作製に用いられるSOI基板の作製方法の一例について、図6を参照して説明する。
次に、上記のSOI基板を用いた半導体装置の作製方法について、図7乃至図10を参照して説明する。
はじめに下部のトランジスタ160の作製方法について、図7および図8を参照して説明する。なお、図7および図8は、図6に示す方法で作成したSOI基板の一部であって、図5(A)に示す下部のトランジスタに相当する断面工程図である。
次に、上部のトランジスタ162の作製方法について、図9および図10を参照して説明する。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図11を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含む)、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用する場合について説明する。
本実施の形態では、上記実施の形態1乃至3で述べた半導体材料として酸化物半導体を用いたトランジスタについて、詳しく説明する。具体的には、酸化物半導体として、c軸配向し、かつab面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、c軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ab面においてはa軸またはb軸の向きが異なる(c軸を中心に回転した)結晶(CAAC:C Axis Aligned Crystalともいう。)を含む酸化物について説明する。
本実施の形態では、上記実施の形態1乃至4で述べた酸化物半導体をチャネル形成領域に用いたトランジスタの移動度について言及する。
上記実施の形態1乃至5で示した、In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic%以上含まれる元素をいう。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
162 トランジスタ
164 容量素子
170 メモリセル
190 第1の駆動回路
192 第2の駆動回路
194 ソース線切り替え回路
Claims (2)
- 書き込みワード線と、書き込みおよび読み出しワード線と、ビット線と、ソース線と、電位切り替え回路と、複数のメモリセルを含むメモリセルアレイと、を有し、
前記メモリセルの一は、
第1のゲート電極、第1のソース電極、第1のドレイン電極、および第1のチャネル形成領域を含むnチャネル型の第1のトランジスタと、
第2のゲート電極、第2のソース電極、第2のドレイン電極、および第2のチャネル形成領域を含む第2のトランジスタと、
容量素子と、を有し、
前記第1のチャネル形成領域と、前記第2のチャネル形成領域とは、異なる半導体材料を含んで構成され、
前記第2のトランジスタの前記第2のチャネル形成領域は、酸化物半導体を含んで構成され、
前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の一方の電極と、は、電気的に接続されて電荷が保持されるノードを構成し、
前記ビット線と、前記第1のドレイン電極と、前記第2のソース電極と、は電気的に接続され、
前記電位切り替え回路の端子の一と、前記ソース線と、前記第1のソース電極と、は電気的に接続され、
前記書き込みおよび読み出しワード線と、前記容量素子の他方の電極とは、電気的に接続され、
前記書き込みワード線と、前記第2のゲート電極と、は電気的に接続され、
前記電位切り替え回路は、書き込み期間において、前記ソース線に電源電位を選択的に与える機能を備えた半導体装置。 - 書き込みワード線と、書き込みおよび読み出しワード線と、ビット線と、ソース線と、電位切り替え回路と、複数のメモリセルを含むメモリセルアレイと、を有し、
前記メモリセルの一は、
第1のゲート電極、第1のソース電極、第1のドレイン電極、および第1のチャネル形成領域を含むnチャネル型の第1のトランジスタと、
第2のゲート電極、第2のソース電極、第2のドレイン電極、および第2のチャネル形成領域を含む第2のトランジスタと、
容量素子と、を有し、
前記第1のチャネル形成領域と、前記第2のチャネル形成領域とは、異なる半導体材料を含んで構成され、
前記第2のトランジスタの前記第2のチャネル形成領域は、酸化物半導体を含んで構成され、
前記第1のゲート電極と、前記第2のドレイン電極と、前記容量素子の一方の電極と、は、電気的に接続されて電荷が保持されるノードを構成し、
前記ビット線と、前記第1のドレイン電極と、前記第2のソース電極と、は電気的に接続され、
前記電位切り替え回路の端子の一と、前記ソース線と、前記第1のソース電極と、は電気的に接続され、
前記書き込みおよび読み出しワード線と、前記容量素子の他方の電極とは、電気的に接続され、
前記書き込みワード線と、前記第2のゲート電極と、は電気的に接続され、
前記ソース線は、複数列の前記メモリセルと電気的に接続され、
前記電位切り替え回路は、書き込み期間において、前記ソース線に電源電位を選択的に与える機能を備えた半導体装置。
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