JP5719251B2 - 半導体装置 - Google Patents
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Description
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び動作について、図面を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成及びその作製方法について、図を参照して説明する。
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
(a―A)2+(b―B)2+(c―C)2≦r2
を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
線形領域におけるドレイン電流Idは、以下の式で表される。
上式の両辺をVgで割り、更に両辺の対数を取ると、以下の式となる。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
本実施の形態では、In−Sn−Zn−O膜を酸化物半導体層に用いたトランジスタの一例について、図26などを用いて説明する。
本実施の形態では、上記とは異なるIn−Sn−Zn−O膜を酸化物半導体層に用いたトランジスタの他の一例について示す。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図10を用いて説明する。本実施の形態では、コンピュータ、携帯電話機、携帯情報端末(携帯型ゲーム機、音響再生装置なども含む)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置などの電子機器に、上述の半導体装置を適用する場合について説明する。
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極
116 チャネル形成領域
120 不純物領域
122 金属層
120a 不純物領域
120b 不純物領域
124 金属化合物領域
124a 金属化合物領域
124b 金属化合物領域
126 電極
126a 電極
126b 電極
128 絶縁層
142a ソース電極
142b ドレイン電極
144 酸化物半導体層
146 ゲート絶縁層
148 ゲート電極
150 絶縁層
152 電極
154 絶縁層
156 電極
158 配線
160 第1のトランジスタ
161 第1のトランジスタ
162 第2のトランジスタ
164 容量素子
190 メモリセル
191 メモリセル
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ
748 外部接続電極
749 太陽電池
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモートコントローラ
951 下地絶縁層
952 絶縁物
953a 半導体領域
953b 半導体領域
953c 半導体領域
954 ゲート絶縁層
955 ゲート
956a サイドウォール絶縁層
956b サイドウォール絶縁層
957 絶縁物
958a ソース
958b ドレイン
960 基板
961 下地絶縁層
962 保護絶縁膜
963 酸化物半導体層
963a 高抵抗領域
963b 低抵抗領域
964 ゲート絶縁層
965 ゲート電極
966 サイドウォール絶縁層
967 電極
968 層間絶縁層
969 配線
970 基板
971 下地絶縁層
973 酸化物半導体層
974 ゲート絶縁層
975 ゲート電極
976 電極
977 層間絶縁層
978 配線
979 保護膜
Claims (2)
- 第1のビット線と、
第1のワード線と、
第2のワード線と、
第3のワード線と、
第1のメモリセルと、
第2のメモリセルと、を有し、
前記第1のメモリセルは、前記第1のビット線と、前記第1のワード線との交差部にあり、
前記第2のメモリセルは、前記第1のビット線と、前記第2のワード線との交差部にあり、
前記第1のメモリセル及び前記第2のメモリセルはそれぞれ、
第1のトランジスタと、
第2のトランジスタと、
容量素子と、を有し、
前記第1のトランジスタは、シリコン半導体層を有し、
前記第2のトランジスタは、酸化物半導体層を有し、
前記第1のメモリセルにおいて、
前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのゲートは、前記容量素子の第1の電極と電気的に接続され、
前記第2のメモリセルにおいて、
前記第1のトランジスタのゲートは、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのゲートは、前記容量素子の第1の電極と電気的に接続され、
前記第1のビット線は、前記第1のメモリセルの前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のビット線は、前記第1のメモリセルの前記第2のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第1のビット線は、前記第2のメモリセルの前記第1のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のビット線は、前記第2のメモリセルの前記第2のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第1のワード線は、前記第1のメモリセルの前記第2のトランジスタのゲートと電気的に接続され、
前記第2のワード線は、前記第1のメモリセルの前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第2のワード線は、前記第1のメモリセルの前記容量素子の第2の電極と電気的に接続され、
前記第2のワード線は、前記第2のメモリセルの前記第2のトランジスタのゲートと電気的に接続され、
前記第3のワード線は、前記第2のメモリセルの前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第3のワード線は、前記第2のメモリセルの前記容量素子の第2の電極と電気的に接続され、
前記酸化物半導体層は、In、Ga及びZn、またはIn、Sn及びZnを含み、
前記酸化物半導体層の水素濃度は、5×10 19 atoms/cm 3 以下であり、
前記酸化物半導体層は、C軸配向した結晶領域を有し、
前記酸化物半導体層は、第1の結晶部分と、第2の結晶部分とを有し、
前記第1の結晶部分と、前記第2の結晶部分との境界が明確でなく、
前記第2のトランジスタの単位チャネル幅あたりのオフ電流は、25℃において100zA以下であることを特徴とする半導体装置。 - 請求項1において、
前記第2のトランジスタは、前記第1のトランジスタと導電型が異なることを特徴とする半導体装置。
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