JP5719251B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5719251B2
JP5719251B2 JP2011169935A JP2011169935A JP5719251B2 JP 5719251 B2 JP5719251 B2 JP 5719251B2 JP 2011169935 A JP2011169935 A JP 2011169935A JP 2011169935 A JP2011169935 A JP 2011169935A JP 5719251 B2 JP5719251 B2 JP 5719251B2
Authority
JP
Japan
Prior art keywords
transistor
oxide
insulating layer
oxide semiconductor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011169935A
Other languages
English (en)
Other versions
JP2012256814A5 (ja
JP2012256814A (ja
Inventor
大介 松林
大介 松林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2011169935A priority Critical patent/JP5719251B2/ja
Publication of JP2012256814A publication Critical patent/JP2012256814A/ja
Publication of JP2012256814A5 publication Critical patent/JP2012256814A5/ja
Application granted granted Critical
Publication of JP5719251B2 publication Critical patent/JP5719251B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)

Description

開示する発明は、半導体素子を利用した半導体装置に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより優れている。しかし、フリップフロップなどの回路を用いているため、単位面積あたりの記憶容量が小さくなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと同様である。
不揮発性記憶装置の代表例としては、フラッシュメモリが知られている。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数以上の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的に劣化の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題を鑑み、本発明の一態様は、電力が供給されない状況でも記憶内容の保持が可能で、配線数を削減することによって高集積化が図られた半導体装置を提供することを目的とする。
開示する発明の一態様では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間に渡って情報を保持することができる。
本明細書で開示する本発明の一態様は、ｎ（ｎは自然数）本のビット線と、ビット線に電気的に接続された第１乃至第ｍ（ｍは自然数）のメモリセルと、ｍ＋１本のワード線と、を有し、メモリセルは、第１のゲート電極、第１のソース電極、及び第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、及び第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のトランジスタは半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、ビット線は、第１乃至第ｍのメモリセルの第１のドレイン電極及び第２のドレイン電極と電気的に接続され、第１のワード線は、第１のメモリセルの第２のゲート電極と電気的に接続され、第ｋ（ｋは２以上ｍ＋１以下の自然数）のワード線は、第ｋのメモリセルの第２のゲート電極と電気的に接続され、かつ第ｋ−１のメモリセルの第１のソース電極及び容量素子の電極の一方と電気的に接続され、第ｍのメモリセルの第１のゲート電極と、第ｍのメモリセルの第２のソース電極と、第ｍのメモリセルの容量素子の電極の他方と、が電気的に接続されていることを特徴とする半導体装置である。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、チャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極を有する。
第２のトランジスタは、酸化物半導体層と電気的に接続される第２のソース電極及び第２のドレイン電極と、酸化物半導体層と重畳して設けられた第２のゲート電極と、酸化物半導体層と、第２のゲート電極との間に設けられた第２のゲート絶縁層を有する。
第１のトランジスタは第２のトランジスタと異なる導電型で形成される。酸化物半導体層を用いて形成される第２のトランジスタがｎチャネル型の場合、第１のトランジスタはｐチャネル型で形成する。
半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板とすることが好ましい。また、半導体材料を含む基板の半導体材料はシリコンであることが好ましい。また、酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎ、またはＩｎ、Ｓｎ及びＺｎを含む酸化物半導体材料で形成することが好ましい。
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、シリコンなどの酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
また、本発明の一態様の半導体装置では、配線数を削減することにより回路面積を縮小することができ、単位面積あたりの記憶容量を増加することができる。
半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 タイミングチャート図。 半導体装置の断面図及び平面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置を用いた電子機器を説明するための図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 トランジスタの特性を説明する図。 試料１のトランジスタのＢＴ試験後のＶｇ―Ｉｄ特性を示す図。 試料２のトランジスタのＢＴ試験後のＶｇ―Ｉｄ特性を示す図。 ＸＲＤスペクトルを説明する図。 トランジスタのオフ電流を説明する図。 Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を説明する図。 基板温度としきい値電圧の関係、及び基板温度と電界効果移動度の関係を説明する図。 トランジスタの構造を説明する図。 トランジスタの構造を説明する図。
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、「配線」は「電極」の一部として用いられることがある。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「電気的に接続」の文言には、「何らかの電気的作用を有するもの」を介して接続されている意味も含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及び動作について、図面を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
図１は、本発明の一態様における半導体装置の回路構成の一例である。第１のトランジスタ１６０、第２のトランジスタ１６２、容量素子１６４を含む構成がメモリセル１９０であり、図１では、メモリセル１９０が１列あたりｍ個含まれる構成がｎ列ある例を示している。なお、ｍ及びｎは自然数である。
ここで、第１のトランジスタ１６０は特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
また、第２のトランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、第２のトランジスタ１６２をオフ状態とすることで、第１のトランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、第１のトランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
第１のトランジスタ１６０は、第２のトランジスタ１６２と異なる導電型で形成される。酸化物半導体を用いて形成される第２のトランジスタがｎチャネル型の場合、第１のトランジスタはｐチャネル型で形成する。
メモリセル１９０においては、第１のトランジスタ１６０のゲート電極と、第２のトランジスタ１６２のソース電極と容量素子１６４の電極の一方が電気的に接続されている。
ビット線（ＢＬ＿１乃至ＢＬ＿ｎ）に直交するワード線（ＷＬ＿１乃至ＷＬ＿ｍ＋１）はｍ＋１本形成されている。
ビット線には、第１乃至第ｍのメモリセルの第１のトランジスタ１６０のドレイン電極、及び第２のトランジスタ１６２のドレイン電極が電気的に接続される。
第１のワード線（ＷＬ＿１）は、第１のメモリセルの第２のトランジスタ１６２のゲート電極と電気的に接続されている。また、第ｋ（ｋは２以上ｍ＋１以下の自然数）のワード線は、第ｋのメモリセルの第２のトランジスタのゲート電極と電気的に接続されるとともに、第ｋ−１のメモリセルの第１のトランジスタのソース電極及び容量素子の電極の他方と電気的に接続されている。ここで、第ｋのワード線（ＷＬ＿２乃至ＷＬ＿ｍ＋１）は、ソース線の役割を兼ねた構成となっている。
次に、メモリセル１９０の基本的な回路構成及びその動作について、図２を参照して説明する。なお、ここでは、第１のトランジスタ１６０をｐチャネル型、第２のトランジスタ１６２をｎチャネル型とする。
図２（Ａ）に示す半導体装置において、第１の配線（Ｌ１）と第１のトランジスタ１６０のドレイン電極（またはソース電極）及び、第２の配線（Ｌ２）と第１のトランジスタ１６０のソース電極（またはドレイン電極）は、電気的に接続されている。また、第３の配線（Ｌ３）と第２のトランジスタ１６２のドレイン電極（またはソース電極）は、電気的に接続され、第４の配線（Ｌ４）と第２のトランジスタ１６２のゲート電極は、電気的に接続されている。そして、第１のトランジスタ１６０のゲート電極、及び第２のトランジスタ１６２のソース電極（またはドレイン電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（Ｌ５）と容量素子１６４の電極の他方は電気的に接続されている。
図２（Ａ）に示す半導体装置では、第１のトランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込み及び保持について説明する。まず、第４の配線の電位を、第２のトランジスタ１６２がオン状態となる電位にして、第２のトランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、第１のトランジスタ１６０のゲート電極、及び容量素子１６４に与えられる。すなわち、第１のトランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、第２のトランジスタ１６２がオフ状態となる電位にして、第２のトランジスタ１６２をオフ状態とすることにより、第１のトランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
酸化物半導体を用いて形成された第２のトランジスタ１６２のオフ電流は極めて小さいから、第１のトランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、第１のトランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。第１のトランジスタ１６０がｐチャネル型である場合、第１のトランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、第１のトランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、第１のトランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＬとＶｔｈ＿Ｈの中間の電位Ｖ０とすることにより、第１のトランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となっても、第１のトランジスタ１６０は「オフ状態」のままである。ＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となれば、第１のトランジスタ１６０は「オン状態」となる。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、図１のようにメモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらず第１のトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を与えればよい。または、ゲート電極の状態にかかわらず第１のトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線の電位を、第２のトランジスタ１６２がオン状態となる電位にして、第２のトランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、第１のトランジスタ１６０のゲート電極及び容量素子１６４に与えられる。その後、第４の配線の電位を、第２のトランジスタ１６２がオフ状態となる電位にして、第２のトランジスタ１６２をオフ状態とすることにより、第１のトランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、第２のトランジスタ１６２のソース電極（またはドレイン電極）は、第１のトランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、第２のトランジスタ１６２のドレイン電極（またはソース電極）と第１のトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。第２のトランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いた第２のトランジスタ１６２のオフ電流は、シリコン半導体で形成されるトランジスタの１０万分の１以下であるため、第２のトランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いた第２のトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、第２のトランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
図２（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗及び容量を含むものとして、図２（Ｂ）のように考えることが可能である。つまり、図２（Ａ）では、第１のトランジスタ１６０及び容量素子１６４が、それぞれ、抵抗及び容量を含んで構成されると考えていることになる。Ｒ１及びＣ１は、それぞれ、容量素子１６４の抵抗値及び容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層の抵抗値に相当する。また、Ｒ２及びＣ２は、それぞれ、第１のトランジスタ１６０の抵抗値及び容量値であり、抵抗値Ｒ２は第１のトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
第２のトランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、第２のトランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１及びＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主として第２のトランジスタ１６２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、第２のトランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。第２のトランジスタ１６２のオフ電流以外のリーク電流（例えば、第１のトランジスタ１６０におけるソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、及びＲ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）の関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位（例えば、読み出しの電位と、非読み出しの電位）間の電位差を低く抑えることができるためである。
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１及びＲ２は、第１のトランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御できる。Ｃ１及びＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、本質的に異なる特徴を有している。
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各電極に同時に印加される最大の電位と最小の電位の差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、第１のトランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、第１のトランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）、望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上）を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンなどを採用して、εｒ２＝３〜４とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一つに３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。
次に、メモリセルをアレイ状に配置した半導体装置の動作について説明する。
まず、メモリセルを構成するトランジスタをｎチャネル型で形成した場合の半導体装置の動作方法の一例について説明する。図３に示す半導体装置は、メモリセル１９１をアレイ上に配置したＮＯＲ型のもので、メモリセル１９１が１列あたりｍ個含まれる構成がｎ列ある例を示している。なお、ｍ及びｎは自然数である。なお、メモリセル１９１は、メモリセル１９０と同等の構成であるが、第１のトランジスタ１６１がｎチャネル型であることのみが異なる。
１列目の第１のメモリセル１９１を用いて説明すると、図２（Ａ）における第１の配線（Ｌ１）は第１のビット線（ＢＬ＿１）、第２の配線（Ｌ２）はソース線（ＳＬ＿１）、第３の配線（Ｌ３）は第２のビット線（ＢＬ＿ＯＳ＿１）、第４の配線（Ｌ４）は第２のワード線（ＷＬ＿ＯＳ＿１）、第５の配線（Ｌ５）は第１のワード線（ＷＬ＿１）にそれぞれ相当する。
なお、ここでは一例として、ノードＦＧに電位Ｖ２（電源電位ＶＤＤより低い電位）または基準電位ＧＮＤ（０Ｖ）のいずれかを与える場合について説明するが、ノードＦＧに与える電位の関係はこれに限られない。また、ノードＦＧに電位Ｖ２を与えた場合に保持されるデータをデータ”１”、ノードＦＧに基準電位ＧＮＤ（０Ｖ）を与えた場合に保持されるデータをデータ”０”とする。
まず、書き込み対象のメモリセル１９１に接続される第２のワード線（ＷＬ＿ＯＳ）の電位をＶ３（Ｖ２より高い電位、例えばＶＤＤ）としてメモリセル１９１を選択する。
メモリセル１９１にデータ”０”を書き込む場合には、第２のビット線ＢＬ＿ＯＳにＧＮＤを与え、メモリセル１９１にデータ”１”を書き込む場合には、第２のビット線ＢＬ＿ＯＳにＶ２を与える。ここでは第２のワード線（ＷＬ＿ＯＳ）の電位をＶ３としているため、ノードＦＧにＶ２を与えることが可能である。
データの保持は、保持対象のメモリセル１９１に接続される第２のワード線（ＷＬ＿ＯＳ）の電位をＧＮＤとすることにより行われる。第２のワード線（ＷＬ＿ＯＳ）の電位をＧＮＤに固定すると、ノードＦＧの電位は書き込み時の電位に固定される。つまり、ノードＦＧにデータ”１”であるＶ２が与えられている場合、ノードＦＧの電位はＶ２となり、ノードＦＧにデータ”０”であるＧＮＤ（０Ｖ）が与えられていれば、ノードＦＧの電位はＧＮＤ（０Ｖ）となる。
また、第２のワード線（ＷＬ＿ＯＳ）にはＧＮＤ（０Ｖ）が与えられているため、データ”１”とデータ”０”のいずれが書き込まれた場合でも、第２のトランジスタ１６２はオフ状態となる。第２のトランジスタ１６２のオフ電流は極めて小さいから、第１のトランジスタ１６１のゲート電極の電荷は長時間にわたって保持される。
データの読み出しは、読み出し対象のメモリセル１９１に接続される第１のワード線（ＷＬ）の電位をＧＮＤ（０Ｖ）とし、また、読み出し対象ではないメモリセル１９１に接続される第１のワード線（ＷＬ）の電位をＶ５（例えば、ＶＤＤ）とすることにより行われる。また、第１のビット線（ＢＬ）には必要な電位Ｖ６（例えば、ＶＤＤ以下の電位）を与えれば良い。
読み出し対象のメモリセル１９１に接続される第１のワード線（ＷＬ）の電位をＧＮＤ（０Ｖ）とすると、読み出し対象のメモリセル１９１のノードＦＧにデータ”１”であるＶ２が与えられている場合、第１のトランジスタ１６１はオン状態となる。一方で、ノードＦＧにデータ”０”であるＧＮＤ（０Ｖ）が与えられていれば、第１のトランジスタ１６１はオフ状態となる。
また、読み出し対象ではないメモリセル１９１に接続される第１のワード線（ＷＬ）の電位をＶ５とすると、読み出し対象ではないメモリセル１９１にデータ”１”が書き込まれている場合、または、データ”０”が書き込まれている場合のいずれにおいても、第１のトランジスタ１６１はオン状態となる。この様にして、保持されている情報を読み出すことができる。
ここで、上記動作に係わる図３の半導体装置における配線数は、ワード線（ＷＬ、ＷＬ＿ＯＳ）が２ｍ本、ビット線（ＢＬ、ＢＬ＿ＯＳ）が２ｎ本、ソース線（ＳＬ）がｎ本であり、１メモリセルあたり５本の配線を必要とする。従って、回路面積を縮小することができず、単位面積あたりの記憶容量を増加することが困難であった。
次に、本発明の一態様である図１の半導体装置の動作について図４のタイミングチャートを用いて説明する。なお、図１の半導体装置における配線数は、ワード線（ＷＬ）がｍ＋１本、ビット線（ＢＬ）がｎ本である。すなわち、書き込み用のワード線と読み出し用のワード線を共通化し、かつ書き込み用のビット線と読み出し用のビット線を共通化することにより配線数を削減したものである。また、実効的にワード線をソース線として用いることから、ソース線の削減もしている。
なお、ここでは一例として、ノードＦＧに電位Ｖ１（例えばＶＤＤ）または基準電位ＧＮＤ（０Ｖ）のいずれかを与える場合について説明するが、ノードＦＧに与える電位の関係はこれに限られない。また、ノードＦＧに電位Ｖ１を与えた場合に保持されるデータをデータ”１”、ノードＦＧに基準電位ＧＮＤ（０Ｖ）を与えた場合に保持されるデータをデータ”０”とする。
本実施の形態においては、説明を容易にするために１行１列目のメモリセルにデータ”１”、１行ｎ列目のメモリセルにデータ”０”を書込む場合を説明する。
まず、書込み行のワード線（ＷＬ＿１）の電位をＶ２、書込み行の一つ下の行のワード線（ＷＬ＿２）の電位をＧＮＤ（０Ｖ）、それ以外のワード線の電位をＶ１とする。このとき、第２のトランジスタ１６２のしきい電圧（Ｖｔｈ＿ＯＳ）が、Ｖ２＞Ｖｔｈ＿ＯＳ＞Ｖ１＞０Ｖの関係を満たしているとすると、１行目の第２のトランジスタ１６２はオンし、それ以外の行の第２のトランジスタ１６２はオフする。
ここで、１列目のビット線（ＢＬ＿１）の電位をＶ１とし、ｎ列目のビット線（ＢＬ＿ｎ）の電位をＧＮＤ（０Ｖ）とすることにより、１行１列目のノードＦＧの電位がＶ１、１行ｎ列目のノードＦＧの電位が０Ｖになる。
そして、ワード線（ＷＬ＿１）の電位をＧＮＤ（０Ｖ）とし、１行目の第２のトランジスタ１６２をオフすれば、ノードＦＧの電位はそれぞれ保持される。
また、ワード線（ＷＬ＿１）にはＧＮＤ（０Ｖ）が与えられているため、データ”１”とデータ”０”のいずれが書き込まれた場合でも、第２のトランジスタ１６２はオフ状態となる。第２のトランジスタ１６２のオフ電流は極めて小さいから、第１のトランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、図４のタイミングチャートを用いて、１行目のメモリセルにおけるデータを読出す場合を説明する。
まず、読出し行（１行目）の一つ下の行におけるワード線（ＷＬ２）の電位をＧＮＤ（０Ｖ）とし、それ以外の全てのワード線及びビット線の電位をＶ１とする。このとき、ワード線（ＷＬ２）は実効的にソース線の役割を果たす。その結果、読出し行以外の全ての第１のトランジスタ１６０はメモリセルのデータ状態に依らずオフする。ただし、読出し用トランジスタはノーマリーオフ（ゲート電圧が０Ｖ時にオフ状態）のｐチャネル型とする。
一方、読出し行における第１のトランジスタ１６０の動作状態は、メモリセルに保持されたデータに依存する。すなわち、第１のトランジスタ１６０は、データ”０”が保持された１行ｎ列目ではオンし、データ”１”が保持された１行１列目ではオフする。
その結果、電位０Ｖのワード線（ＷＬ＿２）とビット線（ＢＬ＿ｎ）は通電し、ビット線（ＢＬ＿ｎ）の電位は０Ｖに収束する。また、ビット線（ＢＬ＿１）では電位Ｖ１が保持される。この様にして、保持されている情報を読み出すことができる。
ここで、第１のトランジスタ１６０は、保持容量の電位と一体としたときのしきい電圧が、データ”０”のときＶｔｈ０、データ”１”のときＶｔｈ１とすると、０Ｖ＞Ｖｔｈ０＞（−Ｖ１）＞Ｖｔｈ１の関係があるとする。
以上により、図３の構成よりも信号線（配線数）を削減した構成においてもノードＦＧでのデータ保持及び読出しができる半導体装置の動作が示された。従って、本発明の半導体装置の構成を用いれば、回路面積を削減することができ、単位面積あたりの記憶容量を増加させることができる。
また、本発明の一態様の半導体装置の動作では、負電位を用いていないため、負電位を生成する電圧生成回路が不要となる。従って、回路全体の規模を小さくできる特徴も有している。
なお、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成及びその作製方法について、図を参照して説明する。
図５は、図１の回路図で示した半導体装置（メモリセル１９０）の構成の一例である。図５（Ａ）には半導体装置の断面、図５（Ｂ）には半導体装置の平面をそれぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＡ１−Ａ２、及びＢ１−Ｂ２における断面に相当する。なお、図５（Ｂ）は説明を容易にするために配線（電極）等を強調し、絶縁層等は省いて示してある。
図５（Ａ）、（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いた第１のトランジスタ１６０を有し、上部に第２の半導体材料を用いた第２のトランジスタ１６２を有するものである。
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。単結晶シリコンなどの酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、図１の回路構成から、第１のトランジスタ１６０はｐチャネル型、第２のトランジスタ１６２はｎチャネル型であるものとして説明するが、第１のトランジスタ１６０をｎチャネル型、第２のトランジスタ１６２をｐチャネル型としても動作させることができる。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料を第２のトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図５における第１のトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６、チャネル形成領域１１６を挟むように設けられた不純物領域１２０ａ及び不純物領域１２０ｂ、不純物領域１２０ａ及び不純物領域１２０ｂに接する金属化合物領域１２４ａ及び金属化合物領域１２４ｂ、チャネル形成領域１１６上に設けられたゲート絶縁層１０８、ゲート絶縁層１０８上に設けられたゲート電極１１０を含んで構成される。
なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。
なお、本明細書中において、不純物領域１２０ａ、不純物領域１２０ｂをまとめて、不純物領域１２０と記載する場合がある。また、本明細書中において、金属化合物領域１２４ａ、金属化合物領域１２４ｂをまとめて、金属化合物領域１２４と記載する場合がある。
また、基板１００上には、第１のトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、第１のトランジスタ１６０上に、ゲート電極１１０の上面を露出させるように絶縁層１２８が設けられている。なお、高集積化を実現するためには、図５に示すように第１のトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、第１のトランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
ここで、絶縁層１２８は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
図５における第２のトランジスタ１６２は、絶縁層１２８上に形成されたソース電極１４２ａ及びドレイン電極１４２ｂと、絶縁層１２８、ソース電極１４２ａ及びドレイン電極１４２ｂの一部と接する酸化物半導体層１４４と、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８と、を有する。なお、ゲート電極１４８は、図１に示す回路図における、ワード線ＷＬとして機能する。
なお、図５において第２のトランジスタ１６２は、トップゲートボトムコンタクト型（ＴＧＢＣ型）の構成を示しているが、図示された構成に限定するものではない。例えば、トップゲートトップコンタクト型（ＴＧＴＣ型）、ボトムゲートボトムコンタクト型（ＢＧＢＣ型）、ボトムゲートトップコンタクト型（ＢＧＴＣ型）などの構成であっても良い。
また、図示はしないがソース電極１４２ａと酸化物半導体層１４４、及びドレイン電極１４２ｂと酸化物半導体層１４４のそれぞれの間にｎ型の導電型を有するバッファ層を設けても良い。該バッファ層を形成することで、ソース電極１４２ａと酸化物半導体層１４４、ドレイン電極１４２ｂと酸化物半導体層１４４のそれぞれの間の接触抵抗を下げることができ、トランジスタのオン電流を増加させることができる。
ｎ型の導電型を有するバッファ層に用いることのできる代表的な材料としては、インジウム酸化物（Ｉｎ−Ｏ系）、インジウム錫酸化物（Ｉｎ−Ｓｎ−Ｏ系）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ−Ｏ系）、錫酸化物（Ｓｎ−Ｏ系）、亜鉛酸化物（Ｚｎ−Ｏ系）、錫亜鉛酸化物（Ｓｎ−Ｚｎ−Ｏ系）などの金属酸化物があり、それにアルミニウム（Ａｌ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）から選ばれた元素が一つ以上含まれていても良い。また、チタン酸化物（Ｔｉ−Ｏ）、チタンニオブ酸化物（Ｔｉ−Ｎｂ−Ｏ系）、モリブデン酸化物（Ｍｏ−Ｏ系）、タングステン酸化物（Ｗ−Ｏ系）、マグネシウム酸化物（Ｍｇ−Ｏ系）、カルシウム酸化物（Ｃａ−Ｏ系）、ガリウム酸化物（Ｇａ−Ｏ系）等を用いることができる。また、上記材料に窒素（Ｎ）が含まれていても良い。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタを得ることができる。
また、絶縁層１２８の表面であって酸化物半導体層１４４と接する領域は、その二乗平均平方根粗さ（ＲＭＳ）を１ｎｍ以下とすることが好ましい。このように、二乗平均平方根粗さ（ＲＭＳ）が１ｎｍ以下という極めて平坦な領域に第２のトランジスタ１６２のチャネル形成領域を設けることにより、第２のトランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有する第２のトランジスタ１６２を提供することが可能である。
図５における容量素子１６４は、ソース電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、ゲート絶縁層１４６上の絶縁層１５０及び電極１５２を含んで構成される。すなわち、ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１５２は、容量素子１６４の他方の電極として機能することになる。なお、容量素子１６４は、ゲート絶縁層１４６を含まない構成としてもよい。このような構成とすることにより、容量素子１６４の誘電体層は、酸化物半導体層１４４と絶縁層１５０で構成されることになるので、誘電体層の膜厚が低減され、容量素子１６４の静電容量を増加させることができる。
ここで、第ｋ−１行目（ｋは２以上ｍ以下の自然数）の容量素子１６４の一方の電極は、第ｋ−１行目の第２のトランジスタ１６２のソース電極１４２ａなので、容量素子１６４の平面レイアウトは、第２のトランジスタ１６２の平面レイアウトに容易に重ねることができ、メモリセル１９０の占有面積の低減を図ることができる。また、電極１５２を絶縁層１５０上に形成することで、隣り合うメモリセル１９０のゲート電極１４８を最小限の配線間隔で形成し、且つ隣り合うメモリセル１９０のゲート電極１４８の間に電極１５２を形成することができる。これにより、メモリセル１９０の占有面積の低減を図ることができる。なお、電極１５２は、図１に示す回路図における、ワード線ＷＬとして機能する。
第２のトランジスタ１６２の上には、絶縁層１５０が設けられており、絶縁層１５０及び容量素子１６４の電極１５２上には絶縁層１５４が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５４などに形成された開口には、電極１５６が設けられ、絶縁層１５４上には電極１５６と接続する配線１５８が形成される。ここで、配線１５８は、図１に示す回路における、ビット線ＢＬとして機能する。
以上のような構成とすることにより、第１のトランジスタ１６０、第２のトランジスタ１６２及び容量素子１６４からなる、メモリセル１９０の平面レイアウトの大きさを低減することができる。メモリセル１９０の平面レイアウトは、行方向の長さを、ビット線ＢＬとして機能する配線１５８の最小限の配線幅と配線間隔の長さ程度まで小さくすることができ、列方向の長さは、ゲート電極１４８の最小限の配線幅、配線間隔の長さ及びコンタクトホール形成領域１個分程度まで小さくすることができる。このような平面レイアウトを採用することにより、図１に示す回路の高集積化を図ることができ、例えば、最小加工寸法をＦとして、メモリセルの占有面積を６Ｆ２〜１８Ｆ２とすることが可能である。よって、半導体装置の単位面積あたりの記憶容量を増加させることができる。
なお、開示する発明に係る半導体装置の構成は、図５に示されるものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。なお、第２のトランジスタ１６２については、図５に例示した構造のＴＧＢＣ型の作製方法を説明するが、他の構造のトランジスタも同様の材料を用い、工程の順序を入れ替えることで作製することができる。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部の第１のトランジスタ１６０の作製方法について説明し、その後、上部の第２のトランジスタ１６２及び容量素子１６４の作製方法について説明する。
まず、半導体材料を含む基板１００を用意する。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
なお、トランジスタのしきい値電圧を制御するために、後に第１のトランジスタ１６０のチャネル形成領域１１６となる領域に、不純物元素を添加しても良い。ここでは、ｐチャネル型である第１のトランジスタ１６０のしきい値電圧が負となるような導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、リン、ヒ素、アンチモンなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図ることが望ましい。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図６（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図６（Ｂ）参照）。当該エッチングには、ドライエッチング法を用いるのが好適であるが、ウェットエッチング法を用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、基板１００を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
該絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウム、アルゴン、クリプトン、キセノンなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ガリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８を形成する（図６（Ｃ）参照）。
次に、半導体領域１０４にホウ素（Ｂ）やアルミニウム（Ａｌ）などを添加して、チャネル形成領域１１６及び不純物領域１２０（不純物領域１２０ａ、不純物領域１２０ｂ）を形成する（図６（Ｄ）参照）。なお、ここではｐ型トランジスタを形成するためにホウ素やアルミニウムを添加しているが、ｎ型トランジスタを形成する場合には、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された複数の不純物領域を形成しても良い。
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する。金属層１２２は、真空蒸着法やスパッタ法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０（不純物領域１２０ａ、不純物領域１２０ｂ）に接する金属化合物領域１２４（金属化合物領域１２４ａ、金属化合物領域１２４ｂ）が形成される（図７（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、第１のトランジスタ１６０の金属化合物領域１２４ａ、１２４ｂに接するように電極１２６ａ、１２６ｂを形成する。電極１２６ａ、１２６ｂは、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層を選択的にエッチングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、後述するソース電極１４２ａ、ドレイン電極１４２ｂなどと同様である。
以上により、半導体材料を含む基板１００を用いた第１のトランジスタ１６０が形成される（図７（Ｂ）参照）。このような第１のトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図７（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８を単層構造としているが、開示する発明の一態様はこれに限定されない。絶縁層１２８を２層以上の積層構造としても良い。
その後、第２のトランジスタ１６２及び容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０及び電極１２６の上面を露出させる（図７（Ｄ）参照）。ゲート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、第２のトランジスタ１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましく、例えば、絶縁層１２８の表面は、二乗平均平方根粗さ（ＲＭＳ）を１ｎｍ以下とすることが好ましい。
なお、上記の各工程の前後には、更に電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
次に、ゲート電極１１０、電極１２６、絶縁層１２８などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図８（Ａ）参照）。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａ、ドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極１４２ａ、及びドレイン電極１４２ｂがテーパー形状となるように行っても良い。テーパー角は、例えば、３０°以上６０°以下とすることができる。
上部の第２のトランジスタ１６２のチャネル長（Ｌ）は、ソース電極１４２ａ、及びドレイン電極１４２ｂの上端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎｍ（０．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。
なお、絶縁層１２８の上には、下地絶縁層として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
次に、ソース電極１４２ａの上面、ドレイン電極１４２ｂの上面、及び絶縁層１２８の上面、の一部に接するように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する（図８（Ｂ）参照）。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、かつ、電界効果移動度が高い特徴を有している。また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体材料を用いたトランジスタは、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体材料を用いたトランジスタよりも電界効果移動度を三倍以上にすることができ、かつ、しきい値電圧を正にしやすい特徴を有している。これらの半導体材料は、本発明の一態様における半導体装置を構成するトランジスタに用いることのできる好適な材料の一つである。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯと呼ぶことができ、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
ここで酸化物半導体が結晶性を有する場合として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図１１乃至図１３を用いて詳細に説明する。なお、特に断りがない限り、図１１乃至図１３は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１１において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１１（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１１（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１１（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１１（Ａ）に示す小グループは電荷が０である。
図１１（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１１（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１１（Ｂ）に示す構造をとりうる。図１１（Ｂ）に示す小グループは電荷が０である。
図１１（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１１（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１１（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１１（Ｃ）に示す小グループは電荷が０である。
図１１（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１１（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１１（Ｄ）に示す小グループは電荷が＋１となる。
図１１（Ｅ）に、２個のＺｎを含む小グループを示す。図１１（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１１（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１１（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。したがって金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１２（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１２（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１２（Ｃ）は、図１２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１２（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１２（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１２（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１２（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１１（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１２（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
例えば、図１３（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図１３（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図１３（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１３（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
本実施の形態では、非晶質構造の酸化物半導体層１４４をＩｎ−Ｇａ−Ｚｎ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、更に好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処理物の温度は、室温（１５℃以上３５℃以下）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。開示する発明に係る構成を採用することで、このような厚さの酸化物半導体層１４４を用いる場合であっても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。なお、図８（Ｂ）に示すように、酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を、平坦な形状とすることが好ましい。酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を平坦な形状とすることにより、酸化物半導体層１４４の断面形状が平坦でない場合と比較して、リーク電流を低減することができる。
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成面の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中のドナー準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えることが好ましい。酸素を含む雰囲気において第１の熱処理を行うことで、酸化物半導体層を過酸素化状態とし、酸素欠損に起因するエネルギーギャップ中のドナー準位を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
上記のように、熱処理によって不純物を低減し、過酸素化状態とすることでｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を得ることができ、極めて優れた特性のトランジスタを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理、脱水素化処理、及び酸素を含む雰囲気中での熱処理は、酸化物半導体層１４４の形成後や後に形成するゲート絶縁層１４６の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理、及び酸素を含む雰囲気中での熱処理は、一回に限らず複数回行っても良い。
酸化物半導体層１４４のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチング法を用いるのが好適であるが、ウェットエッチング法を用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
次に、酸化物半導体層１４４を覆うようにゲート絶縁層１４６を形成する。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ガリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、酸化ガリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０ｎｍ以下のゲート絶縁層を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
次に、ゲート絶縁層１４６上にゲート電極１４８を形成する（図８（Ｃ）参照）。
ゲート電極１４８は、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８となる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極１４２ａまたはドレイン電極１４２ｂなどの場合と同様であり、これらの記載を参酌できる。
以上により、高純度化された酸化物半導体層１４４を用いた第２のトランジスタ１６２が完成する。このようなトランジスタは、オフ電流が十分低減されているという特徴を有する。このため、当該トランジスタを書き込み用のトランジスタとして用いることで、長時間の電荷保持を行うことができる。
次に、ゲート絶縁層１４６及びゲート電極１４８上に、絶縁層１５０を形成する。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、または、ＧａｘＡｌ２−ｘＯ３＋ｙ（０≦ｘ≦２、０＜ｙ＜１、ｘは０以上２以下の値、ｙは０より大きく、１より小さい値）で表される酸化アルミニウム、酸化ガリウム、酸化ガリウムアルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔質の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
なお、容量素子１６４に、ゲート絶縁層１４６を含まない構成とする場合は、絶縁層１５０を成膜する前に、ソース電極１４２ａ上の、容量素子１６４を形成する領域のゲート絶縁層１４６を除去すればよい。
次に、ソース電極１４２ａと重畳するように、絶縁層１５０上に電極１５２を形成する（図８（Ｄ）参照）。電極１５２は、ゲート電極１４８と同様の方法及び材料で形成することができるので、詳細は、上記ゲート電極１４８の記載を参酌することができる。以上により、容量素子１６４が完成する。
次に、絶縁層１５０及び電極１５２上に、絶縁層１５４を形成する（図９（Ａ）参照）。絶縁層１５４は、絶縁層１５０と同様に、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
なお、絶縁層１５４には、誘電率の低い材料や、誘電率の低い構造（多孔質の構造など）を用いることが望ましい。絶縁層１５４の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
なお、上記絶縁層１５４は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５４を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５４上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５４の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５４に、ドレイン電極１４２ｂにまで達する開口を形成する（図９（Ｂ）参照）。そして、該開口に電極１５６を形成し、絶縁層１５４上に、電極１５６に接する配線１５８を形成する（図９（Ｃ）参照）。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
電極１５６は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
配線１５８は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層を選択的にエッチングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極１４２ａなどと同様である。
なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。
以上の工程より、図５に示すような構成の半導体装置を作製することができる。
本実施の形態において示す第２のトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、第２のトランジスタ１６２のオフ電流も十分に小さくなる。例えば、第２のトランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、第２のトランジスタ１６２のオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式により表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式で表される。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下の式となる。
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１４に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図１４で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１５乃至図１７に示す。なお、計算に用いたトランジスタの断面構造を図１８に示す。図１８に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域９５３ａおよび半導体領域９５３ｃを有する。半導体領域９５３ａおよび半導体領域９５３ｃの抵抗率は２×１０−３Ωｃｍとする。
図１８（Ａ）に示すトランジスタは、下地絶縁層９５１と、下地絶縁層９５１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物９５２の上に形成される。トランジスタは半導体領域９５３ａ、半導体領域９５３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域９５３ｂと、ゲート９５５を有する。ゲート９５５の幅を３３ｎｍとする。
ゲート９５５と半導体領域９５３ｂの間には、ゲート絶縁層９５４を有し、また、ゲート９５５の両側面にはサイドウォール絶縁層９５６ａおよびサイドウォール絶縁層９５６ｂ、ゲート９５５の上部には、ゲート９５５と他の配線との短絡を防止するための絶縁物９５７を有する。サイドウォール絶縁層の幅は５ｎｍとする。また、半導体領域９５３ａおよび半導体領域９５３ｃに接して、ソース９５８ａおよびドレイン９５８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図１８（Ｂ）に示すトランジスタは、下地絶縁層９５１と、酸化アルミニウムよりなる埋め込み絶縁物９５２の上に形成され、半導体領域９５３ａ、半導体領域９５３ｃと、それらに挟まれた真性の半導体領域９５３ｂと、幅３３ｎｍのゲート９５５とゲート絶縁層９５４とサイドウォール絶縁層９５６ａおよびサイドウォール絶縁層９５６ｂと絶縁物９５７とソース９５８ａおよびドレイン９５８ｂを有する点で図１８（Ａ）に示すトランジスタと同じである。
図１８（Ａ）に示すトランジスタと図１８（Ｂ）に示すトランジスタの相違点は、サイドウォール絶縁層９５６ａおよびサイドウォール絶縁層９５６ｂの下の半導体領域の導電型である。図１８（Ａ）に示すトランジスタでは、サイドウォール絶縁層９５６ａおよびサイドウォール絶縁層９５６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域９５３ａおよび半導体領域９５３ｃであるが、図１８（Ｂ）に示すトランジスタでは、真性の半導体領域９５３ｂである。すなわち、図１８（Ｂ）に示す半導体層において、半導体領域９５３ａ（半導体領域９５３ｃ）とゲート９５５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、サイドウォール絶縁層９５６ａ（サイドウォール絶縁層９５６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１５は、図１８（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図１５（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１５（Ｂ）は１０ｎｍとしたものであり、図１５（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
図１６は、図１８（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１６（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１６（Ｂ）は１０ｎｍとしたものであり、図１６（Ｃ）は５ｎｍとしたものである。
また、図１７は、図１８（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１７（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図１５では８０ｃｍ２／Ｖｓ程度であるが、図１６では６０ｃｍ２／Ｖｓ程度、図１７では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図１９（Ａ）及至図１９（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図１９（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図１９（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図１９（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体層中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図１９（Ａ）と図１９（Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体層を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
実際に、酸化物半導体層成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図２０（Ａ）に、マイナスＢＴ試験の結果を図２０（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２１（Ａ）に、マイナスＢＴ試験の結果を図２１（Ｂ）に示す。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用しても良い。
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体層を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体層は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図２２に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
図２３に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
具体的には、図２３に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体層成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体層に対する一対の電極のはみ出しをｄＷと呼ぶ。
図２４に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２５（Ａ）に基板温度としきい値電圧の関係を、図２５（Ｂ）に基板温度と電界効果移動度の関係を示す。
図２５（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図２５（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの一例について、図２６などを用いて説明する。
図２６は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図２６（Ａ）にトランジスタの上面図を示す。また、図２６（Ｂ）に図２６（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
図２６（Ｂ）に示すトランジスタは、基板９６０と、基板９６０上に設けられた下地絶縁層９６１と、下地絶縁層９６１の周辺に設けられた保護絶縁膜９６２と、下地絶縁層９６１および保護絶縁膜９６２上に設けられた高抵抗領域９６３ａおよび低抵抗領域９６３ｂを有する酸化物半導体層９６３と、酸化物半導体層９６３上に設けられたゲート絶縁層９６４と、ゲート絶縁層９６４を介して酸化物半導体層９６３と重畳して設けられたゲート電極９６５と、ゲート電極９６５の側面と接して設けられたサイドウォール絶縁層９６６と、少なくとも低抵抗領域９６３ｂと接して設けられた一対の電極９６７と、少なくとも酸化物半導体層９６３、ゲート電極９６５および一対の電極９６７を覆って設けられた層間絶縁層９６８と、層間絶縁層９６８に設けられた開口部を介して少なくとも一対の電極９６７の一方と接続して設けられた配線９６９と、を有する。
なお、図示しないが、層間絶縁層９６８および配線９６９を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁層９６８の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
以上、本実施の形態に示すトランジスタは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの他の一例について示す。
図２７は、本実施の形態で作製したトランジスタの構造を示す上面図および断面図である。図２７（Ａ）はトランジスタの上面図である。また、図２７（Ｂ）は図２７（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
図２７（Ｂ）に示すトランジスタは、基板９７０と、基板９７０上に設けられた下地絶縁層９７１と、下地絶縁層９７１上に設けられた酸化物半導体層９７３と、酸化物半導体層９７３と接する一対の電極９７６と、酸化物半導体層９７３および一対の電極９７６上に設けられたゲート絶縁層９７４と、ゲート絶縁層９７４を介して酸化物半導体層９７３と重畳して設けられたゲート電極９７５と、ゲート絶縁層９７４およびゲート電極９７５を覆って設けられた層間絶縁層９７７と、層間絶縁層９７７に設けられた開口部を介して一対の電極９７６と接続する配線９７８と、層間絶縁層９７７および配線９７８を覆って設けられた保護膜９７９と、を有する。
基板９７０としてはガラス基板を、下地絶縁層９７１としては酸化シリコン膜を、酸化物半導体層９７３としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極９７６としてはタングステン膜を、ゲート絶縁層９７４としては酸化シリコン膜を、ゲート電極９７５としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁層９７７としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線９７８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜９７９としてはポリイミド膜を、それぞれ用いた。
なお、図２７（Ａ）に示す構造のトランジスタにおいて、ゲート電極９７５と一対の電極９７６との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体層９７３に対する一対の電極９７６のはみ出しをｄＷと呼ぶ。
以上、本実施の形態に示すトランジスタは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置などの電子機器に、上述の半導体装置を適用する場合について説明する。
図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図１０（Ｃ）は、電子ペーパーを実装した電子書籍であり、電子書籍７２０は、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１及び筐体７２３には、それぞれ表示部７２５及び表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図１０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ７４７、外部接続電極７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図１０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図１０（Ｆ）は、テレビジョン装置であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモートコントローラ７８０により行うことができる。筐体７７１及びリモートコントローラ７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２０ａ 不純物領域
１２０ｂ 不純物領域
１２４ 金属化合物領域
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２６ 電極
１２６ａ 電極
１２６ｂ 電極
１２８ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１５０ 絶縁層
１５２ 電極
１５４ 絶縁層
１５６ 電極
１５８ 配線
１６０ 第１のトランジスタ
１６１ 第１のトランジスタ
１６２ 第２のトランジスタ
１６４ 容量素子
１９０ メモリセル
１９１ メモリセル
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ
７４８ 外部接続電極
７４９ 太陽電池
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモートコントローラ
９５１ 下地絶縁層
９５２ 絶縁物
９５３ａ 半導体領域
９５３ｂ 半導体領域
９５３ｃ 半導体領域
９５４ ゲート絶縁層
９５５ ゲート
９５６ａ サイドウォール絶縁層
９５６ｂ サイドウォール絶縁層
９５７ 絶縁物
９５８ａ ソース
９５８ｂ ドレイン
９６０ 基板
９６１ 下地絶縁層
９６２ 保護絶縁膜
９６３ 酸化物半導体層
９６３ａ 高抵抗領域
９６３ｂ 低抵抗領域
９６４ ゲート絶縁層
９６５ ゲート電極
９６６ サイドウォール絶縁層
９６７ 電極
９６８ 層間絶縁層
９６９ 配線
９７０ 基板
９７１ 下地絶縁層
９７３ 酸化物半導体層
９７４ ゲート絶縁層
９７５ ゲート電極
９７６ 電極
９７７ 層間絶縁層
９７８ 配線
９７９ 保護膜

Claims (2)

  1. 第１のビット線と、
    第１のワード線と、
    第２のワード線と、
    第３のワード線と、
    第１のメモリセルと、
    第２のメモリセルと、を有し、
    前記第１のメモリセルは、前記第１のビット線と、前記第１のワード線との交差部にあり、
    前記第２のメモリセルは、前記第１のビット線と、前記第２のワード線との交差部にあり、
    前記第１のメモリセル及び前記第２のメモリセルはそれぞれ、
    第１のトランジスタと、
    第２のトランジスタと、
    容量素子と、を有し、
    前記第１のトランジスタは、シリコン半導体層を有し、
    前記第２のトランジスタは、酸化物半導体層を有し、
    前記第１のメモリセルにおいて、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
    前記第２のメモリセルにおいて、
    前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記容量素子の第１の電極と電気的に接続され、
    前記第１のビット線は、前記第１のメモリセルの前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のビット線は、前記第１のメモリセルの前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１のビット線は、前記第２のメモリセルの前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のビット線は、前記第２のメモリセルの前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第１のワード線は、前記第１のメモリセルの前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のワード線は、前記第１のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のワード線は、前記第１のメモリセルの前記容量素子の第２の電極と電気的に接続され、
    前記第２のワード線は、前記第２のメモリセルの前記第２のトランジスタのゲートと電気的に接続され、
    前記第３のワード線は、前記第２のメモリセルの前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第３のワード線は、前記第２のメモリセルの前記容量素子の第２の電極と電気的に接続され、
    前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎ、またはＩｎ、Ｓｎ及びＺｎを含み、
    前記酸化物半導体層の水素濃度は、５×１０ １９ ａｔｏｍｓ／ｃｍ ３ 以下であり、
    前記酸化物半導体層は、Ｃ軸配向した結晶領域を有し、
    前記酸化物半導体層は、第１の結晶部分と、第２の結晶部分とを有し、
    前記第１の結晶部分と、前記第２の結晶部分との境界が明確でなく、
    前記第２のトランジスタの単位チャネル幅あたりのオフ電流は、２５℃において１００ｚＡ以下であることを特徴とする半導体装置。
  2. 請求項１において、
    前記第２のトランジスタは、前記第１のトランジスタと導電型が異なることを特徴とする半導体装置。
JP2011169935A 2010-08-04 2011-08-03 半導体装置 Active JP5719251B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011169935A JP5719251B2 (ja) 2010-08-04 2011-08-03 半導体装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2010175280 2010-08-04
JP2010175280 2010-08-04
JP2011108152 2011-05-13
JP2011108152 2011-05-13
JP2011169935A JP5719251B2 (ja) 2010-08-04 2011-08-03 半導体装置

Publications (3)

Publication Number Publication Date
JP2012256814A JP2012256814A (ja) 2012-12-27
JP2012256814A5 JP2012256814A5 (ja) 2014-07-10
JP5719251B2 true JP5719251B2 (ja) 2015-05-13

Family

ID=45555455

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011169935A Active JP5719251B2 (ja) 2010-08-04 2011-08-03 半導体装置

Country Status (4)

Country Link
US (1) US8675394B2 (ja)
JP (1) JP5719251B2 (ja)
KR (1) KR101842181B1 (ja)
TW (1) TWI525751B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
US9331206B2 (en) 2011-04-22 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
JP6110075B2 (ja) * 2011-05-13 2017-04-05 株式会社半導体エネルギー研究所 表示装置
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9048323B2 (en) * 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9318484B2 (en) * 2013-02-20 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102065763B1 (ko) * 2013-03-27 2020-01-14 삼성디스플레이 주식회사 승화형 열전사 방법을 이용하는 유기 전계 발광 표시 장치의 유기 발광 패턴 형성 방법 및 유기 발광 패턴 형성 장치
TWI664731B (zh) 2013-05-20 2019-07-01 半導體能源研究所股份有限公司 半導體裝置
KR102238689B1 (ko) * 2014-03-14 2021-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
KR102259172B1 (ko) 2014-05-30 2021-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제조 방법, 및 전자 장치
CN116209269B (zh) * 2022-09-16 2024-02-20 北京超弦存储器研究院 存储器及其制备方法、电子设备

Family Cites Families (110)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3706891A (en) * 1971-06-17 1972-12-19 Ibm A. c. stable storage cell
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
US4528480A (en) 1981-12-28 1985-07-09 Nippon Telegraph & Telephone AC Drive type electroluminescent display device
US5122986A (en) 1990-11-21 1992-06-16 Micron Technology, Inc. Two transistor dram cell
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2001093988A (ja) * 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6804142B2 (en) 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100689818B1 (ko) * 2004-11-05 2007-03-08 삼성전자주식회사 절연층상 단결정 반도체 박막 형성방법 및 그에 의해제조된 반도체소자
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
JP5016831B2 (ja) * 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US20080296567A1 (en) * 2007-06-04 2008-12-04 Irving Lyn M Method of making thin film transistors comprising zinc-oxide-based semiconductor materials
JP5242083B2 (ja) * 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
US7935964B2 (en) * 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8009459B2 (en) 2008-12-30 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for high speed dynamic memory
US8537600B2 (en) 2010-08-04 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Low off-state leakage current semiconductor memory device

Also Published As

Publication number Publication date
TW201220435A (en) 2012-05-16
US8675394B2 (en) 2014-03-18
TWI525751B (zh) 2016-03-11
KR101842181B1 (ko) 2018-03-26
JP2012256814A (ja) 2012-12-27
KR20120023523A (ko) 2012-03-13
US20120032161A1 (en) 2012-02-09

Similar Documents

Publication Publication Date Title
JP7395702B2 (ja) 半導体装置
JP5723713B2 (ja) 半導体装置
JP5719251B2 (ja) 半導体装置
JP6194148B2 (ja) 半導体装置及び半導体装置の作製方法
JP6178466B2 (ja) 半導体装置及び半導体装置の作製方法
JP5671418B2 (ja) 半導体装置の駆動方法
JP5753028B2 (ja) 半導体装置
JP5779451B2 (ja) 半導体装置
JP5800631B2 (ja) 半導体装置
JP5735872B2 (ja) 半導体装置
US8619470B2 (en) Semiconductor memory device with long data holding period
JP5781865B2 (ja) 半導体装置
US8563973B2 (en) Semiconductor device
JP2013008937A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140527

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141111

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150310

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150320

R150 Certificate of patent or registration of utility model

Ref document number: 5719251

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250