KR102238689B1 - 반도체 장치, 전자 부품, 및 전자 기기 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

다치화된 데이터의 기록 및 판독을 수행할 수 있는 반도체 장치를 제공한다.
OS 트랜지스터의 소스 또는 드레인과, OS 트랜지스터의 게이트를 접속하는 노드에, 복수의 전위의 분포를 유지한다. 상기 노드의 전위는, 용량 결합에 의하여 전위를 변동시킴으로써, 게이트가 접속된 OS 트랜지스터의 도통 상태를 제어하여, Si 트랜지스터의 게이트의 전위를 변화시키는 회로 구성으로 한다. Si 트랜지스터의 게이트의 전위는, 용량 결합에 의한 전위의 변동에 의하여 양으로 변동되고, 별도로 제공된 트랜지스터에 의하여 음으로 변동된다. Si 트랜지스터를 흐르는 전류값의 변화를 검출함으로써, 기록된 데이터를 판독하는 구성으로 한다.

Description

반도체 장치, 전자 부품, 및 전자 기기{SEMICONDUCTOR DEVICE, ELECTRONIC COMPONENT, AND ELECTRONIC DEVICE}
본 발명의 일 형태는, 반도체 장치, 전자 부품, 및 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는, 상기 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술 분야는, 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 더 구체적으로 본 명세서에서 개시하는 본 발명의 일 형태의 기술 분야로서는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는, 이들의 제조 방법을 일례로서 들 수 있다.
실리콘(Si)을 반도체층에 사용한 트랜지스터와 산화물 반도체(Oxide Semiconductor: OS)를 반도체층에 사용한 트랜지스터를 조합하여 데이터의 유지를 가능하게 한 반도체 장치가 주목을 받고 있다(특허문헌 1 참조).
근년에 들어, 처리되는 데이터 양의 증대에 따라, 큰 기억 용량을 갖는 반도체 장치가 요구되고 있다. 그 중에서, 상술한 특허문헌 1에 기재된 반도체 장치에서는, 반도체층에 산화물 반도체를 갖는 트랜지스터(OS 트랜지스터)를 사용하여 전하를 유지하고, 상기 데이터를 판독하는 구성에 대하여 개시되어 있다.
일본국 특개 2012-256400호 공보
하나의 메모리 셀에 기억할 수 있는 데이터 수를 증가시키는 것, 소위 다치(多値)화를 실현하기 위해서는, 전하를 유지함으로써 전환되는 전위의 분포를 증가시키는 것이 유효하다.
그러나 전위의 분포를 증가시키기 위하여 전위를 크게 하면, 전위를 판독하기 위한 트랜지스터에 있어서 고전압에 대한 내성(내압이라고도 함)이 문제가 된다.
전위를 판독하기 위한 트랜지스터로서는, 반도체층에 실리콘을 갖는 트랜지스터(Si 트랜지스터)가 사용된다. Si 트랜지스터의 내압을 고려하면, 전위의 분포를 증가시키기 위한 전위의 상한은 수 V정도가 한계이다.
그래서 본 발명의 일 형태는, 신규 구성의 반도체 장치 등을 제공하는 것을 과제의 하나로 한다.
또는, 본 발명의 일 형태는, 전위의 분포 수를 증가시켜 다치화할 수 있는, 신규 구성의 반도체 장치 등을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는, 전위의 분포 수를 증가시켜 다치화하여도, 데이터를 판독하기 위한 Si 트랜지스터의 내압을 필요로 하지 않은, 신규 구성의 반도체 장치 등을 제공하는 것을 과제의 하나로 한다.
또한, 본 발명의 일 형태의 과제는, 상기에 열거한 과제에 한정되지 않는다. 상기에 열거한 과제는, 다른 과제의 존재를 방해하는 것이 아니다. 또한, 다른 과제는, 이하에서 기재하는, 본 항목에서 언급하지 않는 과제이다. 본 항목에서 언급하지 않은 과제는, 당업자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이고, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는, 상기에 열거한 기재, 및/또는 다른 과제 중 적어도 하나의 과제를 해결하는 것이다.
본 발명의 일 형태는, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 용량 소자를 갖는 반도체 장치이며, 제 1 트랜지스터의 게이트는, 제 1 배선에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은, 제 2 배선에 전기적으로 접속되고, 제 2 트랜지스터의 게이트는, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은, 제 3 배선에 전기적으로 접속되고, 제 3 트랜지스터의 게이트는, 제 4 배선에 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽은, 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제 5 배선에 전기적으로 접속되고, 제 4 트랜지스터의 게이트는, 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 한쪽은, 제 6 배선에 전기적으로 접속되고, 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제 7 배선에 전기적으로 접속되고, 용량 소자 중 한쪽의 전극은, 제 2 트랜지스터의 게이트에 전기적으로 접속되고, 용량 소자의 다른 쪽의 전극은, 제 8 배선에 전기적으로 접속되고, 제 1 배선은, 제 1 신호를 공급할 수 있는 기능을 갖고, 제 2 배선은, 제 2 신호를 공급할 수 있는 기능을 갖고, 제 3 배선은, 제 1 전위를 공급할 수 있는 기능을 갖고, 제 4 배선은, 제 3 신호를 공급할 수 있는 기능을 갖고, 제 5 배선은, 제 2 전위를 공급할 수 있는 기능을 갖고, 제 6 배선은, 제 4 트랜지스터의 게이트의 전위에 따라 전류를 흘릴 수 있는 기능을 갖고, 제 7 배선은, 제 4 트랜지스터의 게이트의 전위에 따라 전류를 흘릴 수 있는 기능을 갖고, 제 8 배선은, 제 4 신호를 공급할 수 있는 기능을 갖고, 제 1 신호는, 제 1 트랜지스터를 도통 상태로 하여, 제 2 트랜지스터의 게이트에 제 2 신호의 전위를 공급할 수 있는 기능을 갖고, 제 1 신호는, 제 1 트랜지스터를 비도통 상태로 하여, 제 2 트랜지스터의 게이트에 제 2 신호의 전위를 유지할 수 있는 기능을 갖고, 제 4 신호는, 제 2 트랜지스터의 게이트의 전위를 하강시켜, 제 2 트랜지스터의 도통 상태를 변화시켜, 제 4 트랜지스터의 게이트에 제 1 전위를 공급할 수 있는 기능을 갖고, 제 3 신호는, 제 3 트랜지스터를 도통 상태로 하여, 제 4 트랜지스터의 게이트에 제 2 전위를 공급할 수 있는 기능을 가질 수 있는 기능을 갖고, 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터는, 반도체층이 산화물 반도체를 갖고, 제 4 트랜지스터는, 반도체층이 실리콘을 갖는 반도체 장치이다.
또한, 그 외의 본 발명의 일 형태에 대해서는, 이하에서 기재하는 실시형태에서의 설명, 및 도면에 기재되어 있다.
본 발명의 일 형태에 의하여, 신규 구성의 반도체 장치 등을 제공할 수 있다.
또는, 전위의 분포 수를 증가시켜 다치화할 수 있는, 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 전위의 분포 수를 증가시켜 다치화하여도, 데이터를 판독하기 위한 Si 트랜지스터의 내압을 필요로 하지 않은, 신규 구성의 반도체 장치 등을 제공할 수 있다.
또한, 본 발명의 일 형태의 효과는, 상기에 열거한 효과에 한정되지 않는다. 상기에 열거한 효과는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 다른 효과는, 이하에서 기재하는, 본 항목에서 언급하지 않는 효과이다. 본 항목에서 언급하지 않는 효과는, 당업자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있는 것이고, 이들 기재로부터 적절히 추출할 수 있다.
도 1은 본 발명의 일 형태를 설명한 회로도.
도 2는 본 발명의 일 형태를 설명하기 위한 VD-ID 특성도.
도 3은 본 발명의 일 형태를 설명하기 위한 VD-ID 특성도.
도 4는 본 발명의 일 형태를 설명한 타이밍 차트.
도 5는 본 발명의 일 형태를 설명한 타이밍 차트.
도 6은 본 발명의 일 형태를 설명한 타이밍 차트.
도 7은 본 발명의 일 형태를 설명한 타이밍 차트.
도 8은 본 발명의 일 형태를 설명한 회로도.
도 9는 본 발명의 일 형태를 설명한 회로도.
도 10은 본 발명의 일 형태를 설명하기 위한 회로 블록도.
도 11은 본 발명의 일 형태를 설명하기 위한 회로 블록도.
도 12는 본 발명의 일 형태를 설명하기 위한 회로 블록도.
도 13은 산화물 반도체의 단면에서의 고분해능 TEM 이미지 및 국소적인 푸리에 변환 이미지.
도 14는 산화물 반도체막의 나노빔 전자 회절 패턴을 나타낸 도면, 및 투과 전자 회절 측정 장치의 일례를 나타낸 도면.
도 15는 전자 조사에 의한 결정부의 변화를 나타낸 도면.
도 16은 투과 전자 회절 측정에 의한 구조 해석의 일례를 나타낸 도면, 및 평면에서의 고분해능 TEM 이미지.
도 17은 CAAC-OS의 성막 모델을 설명한 모식도, 펠릿 및 CAAC-OS의 단면도.
도 18은 nc-OS의 성막 모델을 설명한 모식도, 및 펠릿을 나타낸 도면.
도 19는 펠릿을 설명한 도면.
도 20은 피형성면에 있어서 펠릿에 가해지는 힘을 설명한 도면.
도 21은 피형성면에서의 펠릿의 동작을 설명한 도면.
도 22는 InGaZnO4의 결정을 설명한 도면.
도 23은 원자가 충돌하기 전의 InGaZnO4의 구조 등을 설명한 도면.
도 24는 원자가 충돌한 후의 InGaZnO4의 구조 등을 설명한 도면.
도 25는 원자가 충돌한 후의 원자의 궤적을 설명한 도면.
도 26은 CAAC-OS 및 타깃의 단면 HAADF-STEM 이미지.
도 27은 본 발명의 일 형태를 설명한 단면 모식도.
도 28은 본 발명의 일 형태를 설명한 단면도.
도 29는 본 발명의 일 형태를 설명한 단면도.
도 30은 본 발명의 일 형태를 설명한 단면도.
도 31은 본 발명의 일 형태를 설명한 단면도.
도 32는 본 발명의 일 형태를 설명한 단면도.
도 33은 반도체 장치의 제작 공정을 나타낸 흐름도 및 사시 모식도.
도 34는 반도체 장치를 사용한 전자 기기.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 다양한 형태로 실시할 수 있고, 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은, 아래의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은, 명료화를 위하여 과장되는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한, 도면은, 이상적인 예를 모식적으로 도시한 것이므로, 도면에 제시된 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈로 인한 신호, 전압, 또는 전류의 편차, 또는 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
또한, 본 명세서 등에서 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 포함하는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 갖고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다.
여기서, 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌므로, 어느 쪽이 소스 또는 드레인인지를 한정하는 것이 어렵다. 그래서, 소스로서 기능하는 부분과 드레인으로서 기능하는 부분을, 소스 또는 드레인이라고 부르지 않고, 소스 및 드레인 중 한쪽을 제 1 전극이라고 표기하고 소스 및 드레인 중 쪽을 제 2 전극이라고 표기하는 경우가 있다.
또한, 본 명세서에서 사용하는 "제 1", "제 2", "제 3" 등의 서수사는, 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것이 아님을 부기한다.
또한, 본 명세서에서 A와 B가 접속된다는 것은, A와 B가 직접 접속된 것 외에, 전기적으로 접속된 것을 포함하는 것으로 한다. 여기서, A와 B가 전기적으로 접속된다는 것은, A와 B 사이에서, 어떤 전기적 작용을 갖는 대상물이 존재할 때, A와 B의 전기 신호의 수수(授受)를 가능하게 하는 것을 말한다.
또한, 본 명세서에 있어서 "위에", "아래에" 등 배치를 나타내는 어구는 구성 요소들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용한다. 또한, 구성 요소들의 위치 관계는, 각 구성 요소를 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명한 어구에 한정되지 않고 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 도면에서의 블록 다이어그램의 각 회로 블록의 배치는 설명을 위하여 위치 관계를 특정한 것이고, 상이한 회로 블록에서 다른 기능을 실현하도록 도시되더라도, 실제의 회로 블록에서는 같은 회로 블록 내에서 다른 기능을 실현할 수 있도록 제공되어 있는 경우도 있다. 또한, 도면에서의 각 회로 블록의 기능은 설명을 위하여 특정한 것이고, 하나의 회로 블록으로서 도시되더라도 실제의 회로 블록에서는 하나의 회로 블록에서 실시하는 처리를, 복수의 회로 블록에서 수행하도록 제공되는 경우도 있다.
본 명세서에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하인 경우도 포함된다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하인 경우도 포함된다.
또한, 본 명세서에 있어서, 삼방정계 또는 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
(실시형태 1)
본 실시형태에서는, 개시되는 발명의 일 형태에 따른 반도체 장치가 갖는, 메모리 셀의 회로 구성 및 그 동작에 대하여 도 1을 참조하여 설명한다.
또한, 반도체 장치란, 반도체 소자를 갖는 장치를 말한다. 또한, 반도체 장치는 반도체 소자를 포함한 회로를 구동시키는 구동 회로 등을 포함한다. 또한, 반도체 장치는 메모리 셀 외에, 다른 기판 위에 배치된 구동 회로, 전원 회로 등을 포함하는 경우가 있다.
<메모리 셀의 회로 구성에 대하여>
도 1은, 메모리 셀 MC의 일례를 나타낸 회로도이다.
도 1에 도시된 메모리 셀 MC에서는, 트랜지스터(11), 트랜지스터(12), 트랜지스터(13), 트랜지스터(14), 용량 소자(21)를 나타낸다. 또한 메모리 셀 MC는, 도 1에서는 도시를 생략하였으나, 실제로는 매트릭스상으로 복수로 제공된다.
트랜지스터(11)의 게이트는, 배선 WWL에 접속된다. 또한, 트랜지스터(11)의 소스 및 드레인 중 한쪽은 배선 WBL에 접속된다. 또한, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽은, 트랜지스터(12)의 게이트에 접속된다. 또한, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽은, 용량 소자(21)의 한쪽의 전극에 접속된다.
트랜지스터(12)의 게이트는, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽에 접속된다. 또한, 트랜지스터(12)의 게이트는, 용량 소자(21)의 한쪽의 전극에 접속된다. 또한, 트랜지스터(12)의 소스 및 드레인 중 한쪽은, 배선 VL1에 접속된다. 또한, 트랜지스터(12)의 소스 및 드레인 중 다른 쪽은, 트랜지스터(14)의 게이트에 접속된다. 또한, 트랜지스터(12)의 소스 및 드레인 중 다른 쪽은, 트랜지스터(13)의 소스 및 드레인 중 한쪽에 접속된다.
트랜지스터(13)의 게이트는, 배선 REL에 접속된다. 또한, 트랜지스터(13)의소스 및 드레인 중 한쪽은, 트랜지스터(12)의 소스 및 드레인 중 다른 쪽에 접속된다. 또한, 트랜지스터(13)의 소스 및 드레인 중 한쪽은, 트랜지스터(14)의 게이트에 접속된다. 또한, 트랜지스터(13)의 소스 및 드레인 중 다른 쪽은, 배선 VL2에 접속된다.
용량 소자(21)의 한쪽의 전극은, 트랜지스터(11)의 소스 및 드레인 중 다른 쪽에 접속된다. 또한, 용량 소자(21)의 한쪽의 전극은, 트랜지스터(12)의 게이트에 접속된다. 또한, 용량 소자(21)의 다른 쪽의 전극은, 배선 RWL에 접속된다.
또한, 도 1에 있어서, 트랜지스터(11)와, 트랜지스터(12)와, 용량 소자(21) 사이의 노드를 노드 FN이라고도 한다. 또한, 도 1에 있어서, 트랜지스터(12)와, 트랜지스터(13)와, 용량 소자(21) 사이의 노드를 노드 DN이라고도 한다.
상술한 트랜지스터(11)~트랜지스터(13)는, 반도체층에 산화물 반도체를 갖는 트랜지스터(OS 트랜지스터)이다. OS 트랜지스터는, 반도체층에 실리콘을 갖는 트랜지스터(Si 트랜지스터)에 비하여 오프 전류가 매우 낮다. 또한, OS 트랜지스터는, Si 트랜지스터에 비하여 고전압에 대한 내성(내압)이 뛰어나다.
그러므로 도 1의 메모리 셀의 구성에서는, 트랜지스터(11)를 비도통 상태로 함으로써, 전기적으로 부유 상태가 되는 노드 FN에 전하를 계속 유지할 수 있다. 또한, 이 전하의 유지는, OS 트랜지스터의 내압이 뛰어난 것을 이용하여, 노드 FN에 공급하는 전위를 증가시키고, 유지할 수 있는 전위의 분포를 많게 할 수 있다. 그러므로, 하나의 메모리 셀에 기억할 수 있는 데이터 수를 증가시키는, 소위 다치화를 실현할 수 있다.
예를 들어, 2.5V의 전압으로 8값의 전위의 분포를 유지할 수 있는 경우, 전압을 10V로 함으로써 32값의 전위의 분포를 유지하는 것이 가능하게 된다. 도 1의 메모리 셀의 구성에서는, 게이트에 노드 FN이 접속된 트랜지스터(12)도 OS 트랜지스터로 구성한다. 그러므로 트랜지스터(12)를 OS 트랜지스터로 구성하는 경우, Si 트랜지스터로 구성하는 경우에 비하여, 내압이 뛰어난 트랜지스터로 할 수 있다.
메모리 셀을 소면적화하는 경우에 트랜지스터 크기를 작게 하면, Si 트랜지스터에서는 스케일링 법칙(scaling law)에 따라서 게이트 절연막을 박막화할 필요가 있다. 한편, 그 때문에 내압이 열화된다. 한편, OS 트랜지스터의 경우, 메모리 셀을 소면적화하기 위하여 트랜지스터 크기를 작게 하여도 게이트 절연막을 박막화할 필요가 없다. 그러므로, 소스와 드레인 사이의 내압, 및 게이트와 소스 또는 드레인 사이의 내압이 뛰어난 트랜지스터를 사용할 수 있다. 따라서 OS 트랜지스터 중에서도 트랜지스터(11) 및 트랜지스터(12)는, 내압이 뛰어난 트랜지스터인 것이 더 바람직하다.
또한, 트랜지스터(13)에 대하여 도 1의 구성은, OS 트랜지스터인 것으로 하였으나, Si 트랜지스터이어도 좋다. 또는, 스위칭 특성이 뛰어난 OS 트랜지스터로 하는 것이 바람직하다. 스위칭 특성이 뛰어난 트랜지스터(13)로서는, 게이트 절연막을 트랜지스터(11) 또는 트랜지스터(12)보다 박막화한 트랜지스터로 함으로써 실현할 수 있다.
또한 도면에 있어서 나타낸 회로도에서는, OS 트랜지스터인 것을 제시하기 위하여, 부호 OS를 함께 도시하였다. 또한, OS 트랜지스터는, 특별히 언급이 없는 한, n채널형의 트랜지스터로서 설명된다. 그러므로, 트랜지스터(11)~트랜지스터(13)에서는, 게이트에 공급하는 신호가 H 레벨인 경우 소스와 드레인 사이가 도통 상태가 되고, L 레벨의 신호일 때에 비도통 상태가 된다.
트랜지스터(14)의 게이트는, 트랜지스터(12)의 소스 및 드레인 중 다른 쪽에 접속된다. 또한, 트랜지스터(14)의 게이트는, 트랜지스터(13)의 소스 및 드레인 중 한쪽에 접속된다. 또한, 트랜지스터(14)의 소스 및 드레인 중 한쪽은, 배선 RBL에 접속된다. 또한, 트랜지스터(14)의 소스 및 드레인 중 다른 쪽은 배선 SL에 접속된다.
트랜지스터(14)에서는, p채널형의 트랜지스터로서 설명된다. 트랜지스터(14)는, 게이트의 전위인 노드 DN이 H 레벨이 됨에 따라 소스와 드레인 사이를 흐르는 전류 Id가 감소되고, L 레벨이 됨에 따라 전류 Id가 증가한다.
상술한 트랜지스터(14)는, Si 트랜지스터이다. Si 트랜지스터는, OS 트랜지스터에 비하여 전계 효과 이동도(단순히 이동도라고도 함)가 크다. 그러므로, 트랜지스터(14)에서는 소스와 드레인 사이를 흐르는 전류 Id를 크게 할 수 있다.
또한, 도면에 있어서 나타낸 회로도에서는, Si 트랜지스터인 것을 나타내기 위하여, 부호 Si를 함께 도시하였다.
배선 WWL은, 기록 워드 신호 WWS가 공급되는 기능을 갖는 배선이다. 기록 워드 신호 WWS는, 배선 WBL의 전위를 노드 FN에 공급하기 위하여, 트랜지스터(11)를 도통 상태로 하기 위한 신호이다. 또한, 기록 워드 신호 WWS는, 노드 FN에 공급된 전위에 따른 전하를 유지하기 위하여, 트랜지스터(11)를 비도통 상태로 하기 위한 신호이다.
배선 WBL은, 데이터 신호 Vdata가 공급되는 기능을 갖는 배선이다. 데이터 신호 Vdata는, 메모리 셀 MC에서 다치의 데이터를 기억하기 위한 신호이다. 다치의 데이터는, k 비트(k는 2 이상의 자연수)이면 2k값의 데이터이다. 구체적으로는, 8비트이면 256값의 데이터이고, 데이터 신호 Vdata는 256단계의 전위의 어느 하나를 갖는 신호이다.
배선 RWL은, 판독 워드 신호 RWS가 공급되는 기능을 갖는 배선이다. 판독 워드 신호 RWS는, 데이터의 판독 시에 있어서, 용량 소자(21)의 용량 결합을 사용하여 노드 FN의 전위를 단계적으로 전환하기 위한 전위를 공급하는 신호이다. 또한, 판독 워드 신호 RWS는, 데이터 기록 시에 있어서, 정전위를 공급하는 신호이다.
상술한 바와 같이 도 1의 메모리 셀의 구성에서는, 트랜지스터(11) 및 트랜지스터(12)를 내압이 뛰어난 트랜지스터로 한다. 그러므로, 배선 WWL, 배선 WBL, 및 배선 RWL의 전위 수를 증가시키고, 노드 FN이 가질 수 있는 전위의 범위를 넓혀 유지할 수 있는 전위의 분포를 증가시킬 수 있다. 또한, 배선 WWL, 배선 WBL, 배선 RWL, 및 노드 FN에 추가되는 전위를 Vos로서 설명한다.
배선 VL1은, 전위 V1이 공급되는 기능을 갖는 배선이다. 또한, 배선 VL2는, 전위 V2가 공급되는 기능을 갖는 배선이다. 전위 V1은, 전위 V2보다 큰 전위인 것이 바람직하다.
또한, 전위 V1 및 전위 V2는, 트랜지스터(14)의 게이트에 인가하는 전위이다. 트랜지스터(14)는, Si 트랜지스터이고, 상술한 OS 트랜지스터에 비하여 내압이 열화된다. 그러므로, 전위 V1 및 전위 V2에 의하여 트랜지스터(14)에 가해지는 전위는 배선 WWL, 배선 WBL, 및 배선 RWL의 전위보다 작게 하는 것이 바람직하다. 즉, 트랜지스터(14)에 가해지는 전위를 Vsi로서 설명하면, Vsi는, 상술한 Vos보다 작은 전위가 된다.
배선 REL은, 판독 펄스 신호 RPS가 공급되는 기능을 갖는 배선이다. 판독 펄스 신호 RPS는, 데이터의 판독 시에 있어서, 배선 VL2의 전위를 노드 DN에 정기적으로 공급하기 위하여, 트랜지스터(13)를 도통 상태 또는 비도통 상태로 하는 신호이다. 또한, 판독 펄스 신호 RPS는, 데이터 기록 시에 있어서, 트랜지스터(13)를 비도통 상태로 하기 위한 신호이다.
배선 RBL은, 전위 VD가 공급되는 기능을 갖는 배선이다. 또한 배선 SL은, 전위 VS가 공급되는 기능을 갖는 배선이다.
전위 VD는, 전위 VS보다 큰 전위인 것으로 하여 설명한다. 또한, 도 1에서는, 트랜지스터(14)를 p채널형의 트랜지스터로서 설명하고, 트랜지스터(14)는 노드 DN의 전위에 따라 전류 Id가 흐른다.
또한 본 명세서에 있어서, 기록 워드 신호 WWS를 H 레벨로 하고, 플로팅 노드 FN의 전위가, 비트선 BL의 전위가 되는 것을, 메모리 셀에 데이터를 기록한다라고 한다. 또한, 판독 펄스 신호 RPS와 판독 워드 신호 RWS를 제어함으로써 노드 DN의 전위를 변화시켜, 상기 노드 FN의 전위에 따라 전류 Id를 변화시키는 것을, 메모리 셀로부터 데이터를 판독한다라고 한다.
본 발명의 일 형태인 도 1의 구성에서는, 트랜지스터(11)의 소스 또는 드레인과, 트랜지스터(12)의 게이트를 접속하는 노드 FN에, 복수의 전위의 분포를 유지할 수 있다. 도 1의 구성은, 노드 FN의 Vos를, 데이터를 판독하기 위한 트랜지스터(14)에 직접 공급하지 않고 데이터를 판독할 수 있는 구성으로 할 수 있다. 데이터를 판독하기 위한 트랜지스터(14)에서는, Vos보다 작은 Vsi가 공급되고, OS 트랜지스터보다 이동도가 큰 Si 트랜지스터를 사용한 데이터의 판독을 수행할 수 있다.
<OS 트랜지스터에 대하여>
다음에, 도 1의 트랜지스터(11)~트랜지스터(13)에 사용할 수 있는 OS 트랜지스터에 대하여 자세하게 설명한다. OS 트랜지스터는, 내압이 뛰어나고, 극히 낮은 오프 전류를 얻을 수 있는 트랜지스터이다.
우선, OS 트랜지스터의 극히 낮은 오프 전류에 대하여 설명한다.
OS 트랜지스터는, 산화물 반도체 내의 불순물 농도를 저감시키고, 산화물 반도체를 진성 또는 실질적으로 진성으로 함으로써 오프 전류를 낮게 할 수 있다. 여기서, 실질적으로 진성이란, 산화물 반도체 내의 캐리어 밀도가 1×1017/cm3 미만인 것, 바람직하게는 1×1015/cm3 미만인 것, 더 바람직하게는 1×1013/cm3 미만인 것을 가리킨다. 산화물 반도체에 있어서 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하며 캐리어 밀도를 증대시킨다.
진성 또는 실질적으로 진성으로 한 산화물 반도체를 사용한 트랜지스터는 캐리어 밀도가 낮기 때문에 문턱 전압이 음이 되는 전기 특성이 되는 경우가 적다. 또한, 상기 산화물 반도체를 사용한 트랜지스터는, 산화물 반도체의 캐리어 트랩이 적기 때문에, 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 상기 산화물 반도체를 사용한 트랜지스터는 오프 전류를 매우 낮게 할 수 있다.
또한, 오프 전류를 낮게 한 OS 트랜지스터에서는 실온(25℃ 정도)에서 채널 폭 1μm당 정규화된 오프 전류가 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하로 할 수 있다.
또한, 오프 전류란, 트랜지스터가 비도통 상태일 때 소스와 드레인 사이에 흐르는 전류를 말한다. n채널형 트랜지스터의 문턱 전압이 예를 들어 0V~2V 정도이면 게이트와 소스 사이에 인가되는 전압이 음의 전압인 경우에 소스와 드레인 사이를 흐르는 전류를 오프 전류라고 할 수 있다.
위에서 설명한, 오프 전류가 극히 낮은 OS 트랜지스터를 적용하는 트랜지스터는, 도 1에 도시된 트랜지스터(11)이다. OS 트랜지스터를 적용한 트랜지스터(11)는, 비도통 상태로 하였을 때 트랜지스터를 흐르는 전류를 극히 소량으로 할 수 있으므로, 노드 FN의 전위의 변동량을 극히 소량으로 할 수 있다. 그리고 트랜지스터(11)를 비도통 상태로 계속 함으로써, 메모리 셀 MC는 데이터를 유지할 수 있다.
또한, 데이터를 유지하는 기간에 있어서, 트랜지스터(11)에는, 소정의 전압이 계속 공급되는 경우가 있다. 예를 들어, 트랜지스터(11)의 게이트에는, 트랜지스터가 완전히 오프 상태가 되는 전압이 계속 공급되는 경우가 있다. 또는, 트랜지스터의 백 게이트에는 트랜지스터의 문턱 전압이 시프트하여, 트랜지스터가 노멀리 오프 상태가 되는 전압이 계속 공급되는 경우가 있다. 이러한 경우에는, 정보를 유지하는 기간에 있어서, 메모리 셀 MC의 경우에는 전압이 공급되지만, 전류가 거의 흐르지 않으므로, 전력을 거의 소비하지 않는다. 따라서, 전력을 거의 소비하지 않으므로, 설사 소정의 전압이 메모리 셀 MC에 공급되더라도, 실질적으로는, 메모리 셀 MC는 비휘발성이라고 표현할 수 있다.
다음에, OS 트랜지스터의 뛰어난 내압에 대하여 설명한다.
OS 트랜지스터의 채널 형성 영역이 되는 반도체층에는 산화물 반도체를 사용한다. 산화물 반도체는, 실리콘보다 밴드 갭이 큰 반도체이다. 그러므로, OS 트랜지스터는, Si 트랜지스터보다 내압이 뛰어난 트랜지스터로 할 수 있다.
OS 트랜지스터의 채널 형성 영역이 되는 반도체층은, 일례로서 In-Ga-Zn계 산화물을 들 수 있다. In-Ga-Zn계 산화물은, 실리콘보다 1V~2V정도 밴드 갭이 크다. 그러므로 OS 트랜지스터에 고전압이 인가되더라도 애벌란시 항복(avalanche breakdown)이 일어나기 어려우며, 내압이 높다. 그러므로 OS 트랜지스터는 절연 파괴를 일으키기 어렵고, 고전압이 인가된 노드의 전하를 계속 유지할 수 있다.
또한, OS 트랜지스터는, 전자를 다수 캐리어로 하는 축적형 트랜지스터이다. 이 경우, 산화물 반도체층에 접촉하는 소스 전극 및 드레인 전극으로서 기능하는 도전층으로부터 채널 형성 영역으로 연장되는 전계를 단거리로 차폐할 수 있다. 그러므로 OS 트랜지스터는, 단채널 효과가 일어나기 어렵다.
OS 트랜지스터는, 단채널 효과를 억제할 수 있으므로, Si 트랜지스터에 있어서 단채널 효과를 억제하기 위하여 요구된 게이트 절연막을 얇게 형성할 필요가 없다. 그러므로, OS 트랜지스터는 게이트 절연막을 두껍게 형성할 수 있으며, 내압의 향상을 도모할 수 있다.
상술한, 게이트 절연막을 두껍게 할 수 있는 OS 트랜지스터를 적용하는 트랜지스터는, 도 1에 도시된 트랜지스터(12)이다. 게이트 절연막을 두껍게 할 수 있는 OS 트랜지스터를 적용한 트랜지스터(12)는, 내압이 뛰어난 트랜지스터로 할 수 있으므로, 절연 파괴를 없앨 수 있다. 메모리 셀 MC는, 노드 FN이 가질 수 있는 전위의 분포가 증가된 데이터를 유지할 수 있다.
또한 트랜지스터(12) 이외의 OS 트랜지스터인 트랜지스터(11) 또는 트랜지스터(13)는, 트랜지스터(12)와 같은 막 두께의 게이트 절연막으로 하면 좋다. 상기 구성으로 함으로써 같은 게이트 절연막의 막 두께를 갖는 OS 트랜지스터로, 메모리 셀 MC를 구성할 수 있다.
또한 트랜지스터(12) 이외의 OS 트랜지스터인 트랜지스터(11) 또는 트랜지스터(13)는, 게이트 절연막을 얇게 하여도 좋다. 예를 들어, 트랜지스터(12)의 게이트 절연막보다 트랜지스터(11) 또는 트랜지스터(13)의 게이트 절연막을 얇게 하여도 좋다. 상기 구성으로 함으로써 트랜지스터의 소스와 드레인을 흐르는 전류량을 증가시킬 수 있으므로, 스위칭 특성의 향상을 도모할 수 있다.
<OS 트랜지스터의 내압에 대하여>
여기서, OS 트랜지스터의 내압에 대하여, Si 트랜지스터의 내압과 비교하여, 설명한다.
도 2에서는, OS 트랜지스터의 드레인 내압에 대하여 설명하기 위하여, Si 트랜지스터와 OS 트랜지스터의 VD-ID 특성 도면을 도시하였다. 도 2에서는, Si 트랜지스터와 OS 트랜지스터에 대하여 같은 조건으로 내압을 비교하기 위하여, 둘 다 채널 길이를 0.9μm로 하고, 채널 폭을 10μm로 하고, 산화 실리콘을 사용한 게이트 절연막의 막 두께를 20nm로 한다. 또한, 게이트 전압은 2V로 한다.
도 2에 도시된 바와 같이 Si 트랜지스터에서는, 드레인 전압의 증가에 대하여 4V 정도로 애벌란시 항복이 일어나는 것에 대하여, OS 트랜지스터에서는 드레인 전압의 증가에 대하여 26V 정도까지 애벌란시 항복이 일어나지 않고 정전류가 흐를 수 있는 것을 알 수 있다.
도 3의 (A)에서는, 게이트 전압을 변화시켰을 때의, OS 트랜지스터의 VD-ID 특성 도면에 대하여 도시하였다. 또한 도 3의 (B)에서는, 게이트 전압을 변화시켰을 때의, Si 트랜지스터의 VD-ID 특성 도면을 도시하였다. 도 3의 (A)에서는, Si 트랜지스터와 OS 트랜지스터에 대하여 같은 조건으로 내압을 비교하기 위하여, 둘 다 채널 길이를 0.9μm로 하고, 채널 폭을 10μm로 하고, 산화 실리콘을 사용한 게이트 절연막의 막 두께를 20nm로 한다. 또한 게이트 전압은, 도 3의 (A)의 OS 트랜지스터에서는 0.1V, 2.06V, 4.02V, 5.98V, 7.94V로 변화시키고, 도 3의 (B)의 Si 트랜지스터에서는 0.1V, 1.28V, 2.46V, 3.64V, 4.82V로 변화시킨다.
도 3의 (A) 및 (B)에 도시된 바와 같이 Si 트랜지스터에서는, 드레인 전압의 증가에 대하여 4V~5V 정도로 애벌란시 항복이 일어나는 것에 대하여, OS 트랜지스터에서는 드레인 전압의 증가에 대하여 9V 정도로는 애벌란시 항복이 일어나지 않고 정전류가 흐를 수 있는 것을 알 수 있다.
도 2, 도 3의 (A), (B)로부터도 알 수 있듯이, OS 트랜지스터는 Si 트랜지스터에 비하여 내압이 높다. 그러므로 메모리 셀 MC는, 노드 FN이 가질 수 있는 전위의 분포가 증가된 데이터를 유지할 수 있다.
<메모리 셀의 동작에 대하여>
다음에 도 4~도 7에 있어서, 도 1에 도시된 메모리 셀 MC의 동작을 설명한다. 도 4에서는, 메모리 셀에 대한 데이터의 기록 동작, 도 5~도 7에서는 데이터의 판독 동작에 대하여 설명한다. 또한, 도 5~도 7에서의 데이터의 판독은 각각 다른 데이터의 판독에 대하여 설명한다.
또한 메모리 셀 MC에서 기록·판독을 수행하는 데이터는, 8비트의 데이터를 일례로 들어 설명한다. 그러므로, 메모리 셀 MC에 기록하는 전위의 분포 수가 256값의 경우에 대하여 설명한다. 데이터 신호의 전위의 분포는, d[0]~d[255]로 나타낼 수 있다. d[0]~d[255]는, d[0]로부터 순차적으로 d[255]까지 높은 전위의 분포를 갖는다.
또한 도 4~도 7에 도시된 타이밍 차트는, 도 1에 도시된 배선 WBL, 배선 WWL, 노드 FN, 배선 RWL, 노드 DN, 및 배선 REL의 각 신호, 및 트랜지스터(14)를 흐르는 전류 Id의 변화에 대하여 나타낸 것이다.
또한 배선 WBL에 공급되는 데이터 신호 Vdata, 배선 WWL에 공급되는 기록 워드 신호 WWS, 배선 RWL에 공급되는 판독 워드 신호, 노드 FN의 전위는, 상술한 바와 같이, 내압이 뛰어난 트랜지스터(11) 및 트랜지스터(12)에 공급하는 신호, 및 전위이다. 그러므로 각 배선 및 노드에 공급하는 전위는, Vos로서 나타낼 수 있다. Vos는, H 레벨의 전위 VD1과, L 레벨의 전위 VS1 사이에서 공급될 수 있는 전위이다.
또한, 노드 DN에 공급되는 배선 VL1 및 배선 VL2의 전위, 및 배선 REL에 공급되는 판독 펄스 신호 RPS의 전위는, Vos보다 작은 전위인 Vsi로서 나타낼 수 있다. Vsi는, H 레벨의 전위 V1과, L 레벨의 전위 V2 사이에서 공급할 수 있는 전위이다.
또한, 트랜지스터(14)를 흐르는 전류 Id는, 전류가 흐르지 않는 0의 상태로부터, 노드 DN의 변동에 따라 전류 Idata로 전류량이 포화하는 것으로서 나타낼 수 있다.
도 4에서는 데이터의 기록에 대하여 설명한다. 데이터의 기록의 동작은, 시각 t1~시각 t3의 동작에 의하여 설명할 수 있다.
도 4에 나타낸 시각 t1에는, 기록 워드 신호 WWS를 H 레벨로 하여, 데이터 신호 Vdata의 전위 d[0]~d[255] 중 어느 하나의 전위를 노드 FN에 공급한다. 이때 판독 워드 신호 RWS는 H 레벨로 고정한다. 또한 이때 판독 펄스 신호 RPS는 L 레벨로 고정한다.
시각 t1에는, 미리 노드 DN이 H 레벨이 되도록 해두는 것이 바람직하다. 노드 DN을 H 레벨로 해둠으로써, 트랜지스터(14)를 비도통 상태로 할 수 있고, 불필요한 전류 Id가 흐르는 것을 확실하게 방지할 수 있다.
또한, 시각 t1에는, 미리 노드 DN이 H 레벨이 되도록 하기 위하여 미리 트랜지스터(12)가 도통 상태가 되는 신호를 노드 FN에 공급하여, 노드 DN을 H 레벨로 하여도 좋다. 또는, 데이터 신호 Vdata의 전위 d[0]~d[255]를 트랜지스터(12)가 도통 상태가 되는 신호로서 노드 FN에 공급하여, 노드 DN을 H 레벨로 하여도 좋다.
다음에 도 4에 도시된 시각 t2에는, 기록 워드 신호 WWS를 L 레벨로 하여, 노드 FN에 공급한 데이터 신호 Vdata의 전위 d[0]~d[255] 중 어느 하나의 전위를 유지한다. 이때 판독 워드 신호 RWS는 H 레벨로 고정한다. 또한 이때 판독 펄스 신호 RPS는 L 레벨로 고정한다. 노드 DN의 전위, 전류 Id에 대해서는, 시각 t1과 같다.
또한 노드 FN은, 기록 워드 신호 WWS를 L 레벨로 함으로써 전기적으로 부유 상태가 된다.
다음에 도 4에 도시된 시각 t3에는, 데이터 신호 Vdata를 L 레벨로 하고, 데이터의 기록을 종료한다. 이때 기록 워드 신호 WWS는 L 레벨, 판독 워드 신호 RWS는 H 레벨로 고정한다. 또한 이때 판독 펄스 신호 RPS는 L 레벨로 고정한다. 노드 DN의 전위, 전류 Id에 대해서는, 시각 t1과 같다.
이상과 같이 하여, 전위 d[0]~d[255]를 노드 FN에 공급할 수 있다. 노드 FN에 공급하는 전위 d[0]~d[255]는, 상술한 바와 같이 Vos와 같은 넓은 전위의 분포를 갖지만, 트랜지스터(11) 및 트랜지스터(12)를 내압이 뛰어난 트랜지스터로 함으로써 상기 전위에 따른 전하의 유지를 실현할 수 있다.
다음에 도 5~도 7에서는, 노드 FN에 유지한 데이터의 판독에 대하여 설명한다. 도 5~도 7에서는, 노드 FN에 유지한 데이터로서 전위 d[0], 전위 d[127], 전위 d[255]의 각 전위를 유지하였을 때의 판독 동작에 대하여 설명한다.
도 5에서는 d[127]를 판독할 때의 동작에 대하여 설명한다. 또한 도 6에서는, d[255]를 판독할 때의 동작에 대하여 설명한다. 또한 도 7에서는, 중간의 데이터인 d[0]를 판독할 때의 동작에 대하여 설명한다.
우선, 도 5에서는 노드 FN에 기록한 d[127]를 판독하는 경우의 타이밍 차트이고, 시각 T000~시각 T128의 동작에 의하여 설명할 수 있다.
도 5에 도시된 시각 T000부터 시각 T001까지의 기간에는, 기록 워드 신호 WWS 및 데이터 신호 Vdata를 L 레벨로 하여, 노드 FN의 전위를 변동시킨다. 구체적으로는, 판독 워드 신호 RWS의 전위를 변동시켜, 용량 소자(21)에서의 용량 결합을 이용하여 노드 FN의 전위를 변동시킨다.
도 5에서의 판독의 동작에서는, 판독하는 데이터 신호 Vdata의 전위의 분포 수에 따라, 판독 워드 신호 RWS의 전위를 변동시킨다. 도 5의 예에서는 256값의 데이터를 판독하는 경우이고, 이 경우 판독 워드 신호 RWS의 전위를 256단계 변동시킨다. 한꺼번에 변동시키는 전위는, Vos를 256으로 분할하였을 때의 전압만큼 변동시키면 좋다.
노드 FN의 전위를 변동시키기 위한, 판독 워드 신호 RWS의 전위의 변동과 함께, 판독 펄스 신호 RPS를 일시적으로 H 레벨로 전환한다. 그러면 트랜지스터(13)가 도통 상태가 되어, 노드 DN의 전위가 변화된다. 이 노드 DN의 전위의 변화의 정도는, 트랜지스터(12)에 흐르는 전류량에 따라 변화된다.
도 5에 나타낸 시각 T000부터 시각 T001까지의 기간에는, 판독 워드 신호 RWS의 전위를 변동시킨 후의 노드 FN의 전위가 크므로, 트랜지스터(12)를 흐르는 전류는 크다. 이 경우, 노드 DN의 전위의 감소의 정도는 작고, 노드 DN의 전위는 H 레벨로부터 거의 변화되지 않는다. 그러므로 트랜지스터(14)는 도통 상태가 되지 않고, 전류 Id도 거의 흐르지 않는다.
시각 T001 이후, 시각 T127까지, 판독 워드 신호 RWS의 전위를 단계적으로 변동시킨다. 판독 워드 신호 RWS의 전위의 변동과 함께, 노드 FN의 전위가 감소해 간다. 또한 판독 워드 신호 RWS의 전위의 변동과 함께, 판독 펄스 신호 RPS를 H 레벨로 전환한다. 그러면 트랜지스터(13)를 일정량 전류가 흐름과 함께, 트랜지스터(12)를 흐르는 전류량이 감소해 가므로, 노드 DN의 전위가 감소되는 방향으로 변화된다.
도 5의 타이밍 차트에서는, 트랜지스터(12)를 흐르는 전류량이 감소해 가고, 시각 T127과 시각 T128의 기간에 전류가 흐르지 않는 비도통 상태가 된다. 그러므로 트랜지스터(13)를 도통 상태로 하면, 노드 DN의 전위가 L 레벨, 즉 배선 VL2의 전위 V2가 된다. 그 결과, 트랜지스터(14)를 흐르는 전류 Id가 포화하여, 전류 Idata가 된다.
이 전류 Id가 포화하여 전류 Idata가 되는 타이밍을 외부에서 검출함으로써, 메모리 셀 MC에 유지된 데이터를 판독할 수 있다. 즉, 노드 FN에 기록한 d[127]를 판독하는 경우에는, 트랜지스터(14)를 흐르는 전류 Id가 포화하여 얻어지는 전위를 외부에서 검출하고, 판독 워드 신호 RWS의 전위의 변동수가 128회라면, d[127]로서 데이터를 판독할 수 있다.
또한 데이터의 판독은, 트랜지스터(14)를 흐르는 전류 Id가 포화하여 얻어지는 전위를 외부에서 검출하였을 때의, 판독 워드 신호 RWS의 전위의 변동수에 한정되지 않고, 판독 펄스 신호 RPS의 펄스 수에 기초하여 데이터를 판독하여도 좋다.
또한 도 6에서는 노드 FN에 기록한 d[255]를 판독하는 경우의 타이밍 차트이고, 시각 T000~T256의 동작에 의하여 설명할 수 있다.
도 6의 타이밍 차트에서는, 도 5와 마찬가지로 판독 워드 신호 RWS의 전위를 변동시켜, 노드 FN의 전위를 서서히 감소시킨다. 그러면 트랜지스터(12)를 흐르는 전류량이 감소해 가고, 시각 T255와 시각 T256의 기간에 전류가 흐르지 않는 비도통 상태가 된다. 그러므로 트랜지스터(13)를 도통 상태로 하면 노드 DN의 전위가 L 레벨, 즉 배선 VL2의 전위 V2가 된다. 그 결과, 트랜지스터(14)를 흐르는 전류 Id가 포화하여, 전류 Idata가 된다.
또한 도 7에서는 노드 FN에 기록한 d[0]를 판독하는 경우의 타이밍 차트이고, 시각 T000~T001의 동작에 의하여 설명할 수 있다.
도 7의 타이밍 차트에서는, 도 5와 마찬가지로 판독 워드 신호 RWS의 전위를 변동시켜, 노드 FN의 전위를 서서히 감소시킨다. 그러면 트랜지스터(12)를 흐르는 전류량이 감소해 가고, 시각 T000과 시각 T001의 기간에 전류가 흐르지 않는 비도통 상태가 된다. 그러므로 트랜지스터(13)를 도통 상태로 하면, 노드 DN의 전위가 L 레벨, 즉 배선 VL2의 전위 V2가 된다. 그 결과, 트랜지스터(14)를 흐르는 전류 Id가 포화하여, 전류 Idata가 된다.
이 전류 Id가 포화하여 전류 Idata가 되는 타이밍을 외부에서 검출함으로써, 메모리 셀 MC에 유지된 데이터를 판독할 수 있다. 즉, 노드 FN에 기록한 d[255]를 판독하는 경우에는, 트랜지스터(14)를 흐르는 전류 Id가 포화하여 얻어지는 전위를 외부에서 검출하고, 판독 워드 신호 RWS의 전위의 변동수가 256회라면, d[255]로서 데이터를 판독할 수 있다. 또한, 노드 FN에 기록한 d[0]를 판독하는 경우에는, 트랜지스터(14)를 흐르는 전류 Id가 포화하여 얻어지는 전위를 외부에서 검출하고, 판독 워드 신호 RWS의 전위의 변동수가 한 번이라면, d[0]로서 데이터를 판독할 수 있다.
이상과 같이 하여, 전위 d[0]~d[255]를 노드 FN에 공급할 수 있다. 노드 FN에 공급하는 전위 d[0]~d[255]는, 상술한 바와 같이 Vos와 같은 넓은 전위의 분포를 갖지만, 트랜지스터(11) 및 트랜지스터(12)를 내압이 뛰어난 트랜지스터로 함으로써 전위에 따른 전하의 유지를 실현할 수 있다. 한편 트랜지스터(14)에 인가하는 전압은, Vos보다 작은 전압인 Vsi로서 판독할 수 있다.
<메모리 셀의 변형예에 대하여>
도 8에 도시된 메모리 셀 MC2의 회로 구성은, 도 1에 도시된 메모리 셀 MC의 회로 구성에 트랜지스터(15)를 추가한 구성에 상당한다. 여기서는 추가한 구성에 대하여 설명한다. 기타 구성에 대해서는 도 1에서 설명한 설명을 참조하면 좋다.
트랜지스터(15)의 게이트는, 배선 REL2에 접속된다. 또한, 트랜지스터(15)의 소스 및 드레인 중 한쪽은, 트랜지스터(14)의 소스 및 드레인 중 다른 쪽에 접속된다. 또한, 트랜지스터(15)의 소스 및 드레인 중 다른 쪽은, 배선 SL에 접속된다.
배선 REL2는, 판독 신호 RS가 공급되는 기능을 갖는 배선이다. 판독 신호 RS는, 데이터의 판독 시에 있어서 트랜지스터(15)의 소스와 드레인 사이를 도통 상태로 하기 위한 신호이다. 또한, 판독 신호 RS는, 데이터의 판독 시 이외에 있어서 트랜지스터(15)의 소스와 드레인 사이를 비도통 상태로 하기 위한 신호이다.
도 8에 도시된 메모리 셀 MC2의 회로 구성으로 함으로써, 판독 시 이외의 배선 VD, VS 사이에 흐르는 전류를 저감할 수 있다.
또한, 다른 구성으로서 도 9에 도시된 메모리 셀 MC3의 회로 구성은, 도 1에 도시된 메모리 셀 MC의 회로 구성에 있어서 트랜지스터(13) 및 배선 VL2를 생략하고, 배선 VL1에 새로운 기능을 추가한 배선 VL1a로 한 구성에 상당한다. 여기서는 새로 다른 기능으로 한 구성에 대하여 설명한다. 기타 구성에 대해서는 도 1에서 설명한 설명을 참조하면 좋다.
배선 VL1a는, 배선 VL1은, 전위 V1 및 전위 V2가 공급되는 기능을 갖는 배선이다. 전위 V1은, 전위 V2보다 큰 전위인 것이 바람직하다.
배선 VL1a는, 데이터의 판독 시에 있어서, 노드 DN에 미리 전위 V2를 공급하고, 그 후 전위 V1로 전환한다. 배선 VL1a의 전위를 전위 V1로 전환한 후, 노드 FN의 전위를 변동시켜, 트랜지스터(12)에 흐르는 전류량의 변화에 따라 노드 DN의 전위를 변동시킨다. 변동한 전위를 트랜지스터(14)를 흐르는 전류 Id로 변환하여 외부에서 데이터를 판독할 수 있다.
이상에서 설명한 본 발명의 일 형태인 도 1의 구성에서는, 도 4에서 설명한 바와 같이, 트랜지스터(11)의 소스 또는 드레인과, 트랜지스터(12)의 게이트를 접속하는 노드 FN에, 복수의 전위의 분포를 유지할 수 있다. 도 1의 구성은, 노드 FN의 Vos를, 데이터를 판독하기 위한 트랜지스터(14)에 직접 공급하지 않고 데이터를 판독할 수 있는 구성으로 할 수 있다. 데이터를 판독하기 위한 트랜지스터(14)에서는, 도 5~7에서 설명한 바와 같이, Vos보다 작은 Vsi가 공급되어, OS 트랜지스터보다 이동도가 큰 Si 트랜지스터를 사용한 데이터의 판독을 수행할 수 있다.
이상으로, 본 실시형태에 기재된 구성은, 다른 실시형태에 기재된 구성과 적절히 조합하여 사용될 수 있다.
(실시형태 2)
본 실시형태에서는, 도 1에서 설명한 메모리 셀을 갖는 RAM(Random Access Memory)의 일례에 대하여 설명한다. 또한 이하에서는, 도 10~도 12를 참조하여 설명한다. 또한 RAM은, 기억 장치라고 하는 경우도 있다. 기억 장치는 복수의 반도체 장치를 갖는다.
<RAM의 구성예>
도 10은, 도 1에서 설명한 메모리 셀 MC를 갖는 RAM의 구성예를 도시한 블록도이다.
도 10에 도시된 RAM(110)은, 도 1에서 설명한 메모리 셀 MC가 복수로 제공된 메모리 셀 어레이 MCA, 행 선택 드라이버(111), 및 열 선택 드라이버(112)를 갖는다. 또한 RAM(110)은, m행 n열(m, n은 2 이상의 자연수)의 매트릭스상으로 제공된 메모리 셀 MC를 갖는다.
또한 도 10에서는, 배선 WWL[0]~[m-1], 배선 RWL[0]~[m-1], 배선 REL[0]~[m-1], 배선 WBL[0]~[n-1], 배선 RBL[0]~[n-1], 및 배선 SL을 도시하였다.
도 10에 도시된 메모리 셀 어레이 MCA는, 도 1에서 설명한 메모리 셀 MC가, 매트릭스상으로 제공된다. 도 1에서 설명한 메모리 셀 MC에서는, 데이터를 판독하기 위한 Si 트랜지스터의 내압을 필요로 하지 않고, 전위의 분포 수를 증가시킬 수 있다. 그러므로, 메모리 셀 MC에 기억하는 데이터의 다치화를 수행할 수 있고, RAM(110)의 기억 용량을 향상시킬 수 있다.
행 선택 드라이버(111)는, 메모리 셀 MC에 접속된 배선 WWL[0]~[m-1]에 기록 워드 신호, 배선 RWL[0]~[m-1]에 판독 워드 신호, 배선 REL[0]~[m-1]에 판독 펄스 신호를 공급하는 기능을 갖는 회로이다. 행 선택 드라이버(111)는, 각 배선에 신호를 공급하는 회로이고, 단순히 회로라고 하는 경우가 있다.
열 선택 드라이버(112)는, 메모리 셀 MC에 접속된 배선 WBL에 데이터 신호, 배선 RBL에 전위 VD를 공급하는 기능을 갖는 회로이다. 열 선택 드라이버(112)는, 각 배선에 신호 또는 전위를 공급하는 회로이고, 단순히 회로라고 하는 경우가 있다.
또한 각 메모리 셀 MC는 배선 SL에 접속되며, 전위 VS가 공급된다.
<행 선택 드라이버의 구성예>
도 11은, 도 10에서 설명한 행 선택 드라이버(111)의 구성예를 도시한 블록도이다.
도 11에 도시된 행 선택 드라이버(111)는, 디코더(113) 및 판독 기록 제어 회로(114)를 갖는다. 판독 기록 제어 회로(114)는, 배선 WWL, 배선 RWL, 및 배선 REL의 행마다 제공된다. 또한 각 행의 판독 기록 제어 회로(114)는, 배선 WWL[0]~[m-1], 배선 RWL[0]~[m-1], 배선 REL[0]~[m-1]에 접속된다.
디코더(113)는, 배선 WWL, 배선 RWL, 및 배선 REL이 제공되는 행을 선택하기 위한 신호를 출력하는 기능을 구비한 회로이다. 구체적으로는, 어드레스 신호 Address가 입력되고, 상기 어드레스 신호 Address에 따라 어느 행의 판독 기록 제어 회로(114)를 선택하는 회로이다. 디코더(113)를 구비함으로써, 행 선택 드라이버(111)는, 임의의 행을 선택하여, 데이터의 기록 및 판독을 수행할 수 있다.
판독 기록 제어 회로(114)는, 디코더(113)에서 선택된 배선 WWL, 배선 RWL, 및 배선 REL을 갖는 행의, 기록 워드 신호, 또는 판독 워드 신호 및 판독 펄스 신호를 선택적으로 출력하는 기능을 구비한 회로이다.
판독 기록 제어 회로(114)는, 기록 제어 신호 Write_CONT 및 판독 제어 신호 Read_CONT가 입력되고, 상기 신호에 따라 배선 WWL, 배선 RWL, 및 배선 REL에 공급하는 신호를 선택적으로 출력할 수 있다. 판독 기록 제어 회로(114)를 구비함으로써, 기록 워드 신호, 또는 판독 워드 신호 및 판독 펄스 신호를 선택적으로 출력할 수 있다.
<열 선택 드라이버의 구성예>
도 12의 (A)는, 도 10에서 설명한 열 선택 드라이버(112)의 구성예를 도시한 블록도이다.
도 12의 (A)에 도시된 열 선택 드라이버(112)는, 디코더(121), 저항 소자(122), 및 콤퍼레이터(123)를 갖는다. 상술한 저항 소자(122) 및 콤퍼레이터(123)는, 열마다 제공된다. 또한 디코더(121)의 출력은, 배선 WBL[0]~[n-1]에 접속된다. 또한 각 열의 콤퍼레이터(123)는 배선 RBL[0]~[n-1]에 접속된다.
디코더(121)는, 배선이 제공되는 열을 선택하고, 입력되는 데이터를 나누어 출력하는 기능을 구비한 회로이다. 구체적으로는, 어드레스 신호 Address 및 데이터 신호 Vdata가 입력되고, 상기 어드레스 신호 Address에 따라 어느 열에 데이터 신호 Vdata를 출력하는 회로이다. 디코더(121)를 구비함으로써, 열 선택 드라이버(112)는, 임의의 열의 배선 WBL[0]~[n-1]에, 데이터 신호 Vdata를 출력할 수 있다.
또한 디코더(121)와 배선 WBL[0]~[n-1] 사이에 증폭기를 제공하여도 좋다. 증폭기를 구비함으로써, 열 선택 드라이버(112)는, 데이터 신호 Vdata를 안정적으로 출력할 수 있다.
또한 디코더(121)와 각 배선 WBL[0]~[n-1] 사이에, 데이터 신호 Vdata를 일시적으로 기억하는 래치 회로를 제공하여도 좋다. 래치 회로를 구비함으로써, 열 선택 드라이버(112)는, 임의의 타이밍으로 데이터 신호 data의 기록을 수행할 수 있다.
저항 소자(122)는, 배선 RBL[0]~[n-1]에 흐르는 전류를 전압으로 변환하기 위한 기능을 갖는 소자이다. 저항 소자(122)를 구비함으로써, 열 선택 드라이버(112)는 판독하는 메모리 셀 MC에 흐르는 전류를 전압으로 변환하여 콤퍼레이터(123)에 공급할 수 있다. 또한 저항 소자 이외에도, 바이어스 전압이 인가된 트랜지스터로 대체될 수도 있다.
콤퍼레이터(123)는, 배선 RBL[0]~[n-1]의 전위와, 참조 전압 Vref의 전위의 고저(高低)를 비교하고, 배선 Dout[0]~[n-1]에 신호 Vcomp를 출력하는 기능을 구비한 회로이다. 콤퍼레이터(123)를 구비함으로써 열 선택 드라이버(112)는, 메모리 셀 MC에 유지된 다치의 데이터 신호에 따른 전류량의 변화를 검출하고, 신호 Vcomp로서 출력할 수 있다. 신호 Vcomp는, 데이터의 판독을 시작한 시점으로부터 판독 펄스 신호의 펄스 수를 카운트하는 카운터에 입력된다.
도 12의 (B)에 카운터(125)에 입출력되는 신호 Vcomp를 포함하는 신호를 도시한 블록도를 도시하였다. 콤퍼레이터(123)에서 얻어지는 신호 Vcomp는, 데이터의 판독을 시작한 시점으로부터 판독 펄스 신호의 펄스 수를 카운트하는 카운터(125)에 공급된다.
카운터(125)는, 판독 펄스 신호의 펄스 출력 시작과 동시에 판독 펄스 신호의 펄스 수의 카운트를 시작하고, 신호 Vcomp의 입력에 의하여 카운트를 정지하는 것에 의하여 얻어지는 카운트 수가 다치의 데이터에 상당한다. 상기 구성으로 함으로써, 메모리 셀 MC에 기억된 다치의 데이터를 판독할 수 있다.
또한, 카운터(125)는, RAM(110) 내에 제공하여도 좋고, RAM(110)의 외부에 제공하여도 좋다. 또는 행 선택 드라이버(111) 또는 열 선택 드라이버(112)의 내부에 제공하는 구성으로 하여도 좋다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시될 수 있다.
(실시형태 3)
본 실시형태에서는 상술한 실시형태에서 설명한 오프 전류가 낮은 트랜지스터의 반도체층에 사용할 수 있는 산화물 반도체층에 대하여 설명한다.
트랜지스터의 반도체층 내의 채널 형성 영역에 사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In 및 Zn을 포함하는 것이 바람직하다. 또한, 이에 더하여 산소를 강하게 결합시키는 스태빌라이저(stabilizer)를 갖는 것이 바람직하다. 스태빌라이저로서는, 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf), 및 알루미늄(Al) 중 적어도 어느 하나를 가지면 좋다.
또한, 다른 스태빌라이저로서, 란타노이드인 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 루테튬(Lu) 중 어느 일종 또는 복수종을 가져도 좋다.
트랜지스터의 반도체층으로서 사용되는 산화물 반도체로서는, 예를 들어, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등이 있다.
예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.
반도체층을 구성하는 산화물 반도체막에 수소가 다량으로 포함되면, 산화물 반도체와 결합하는 것에 의하여, 수소의 일부가 도너가 되어, 캐리어인 전자를 발생시킨다. 이에 의하여, 트랜지스터의 문턱 전압이 마이너스 방향으로 시프트된다. 그러므로, 산화물 반도체막의 형성 후에, 탈수화 처리(탈수소화 처리)를 수행하고 산화물 반도체막으로부터 수소, 또는 수분을 제거하여 불순물이 가능한 한 포함되지 않도록 고순도화시키는 것이 바람직하다.
또한 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)에 의하여, 산화물 반도체막으로부터 산소가 감소되는 경우가 있다. 따라서, 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)에 의하여 증가한 산소 결손을 보전하기 위하여 산소를 산화물 반도체막에 더하는 처리를 수행하는 것이 바람직하다. 본 명세서 등에서, 산화물 반도체막에 산소를 공급하는 경우를 가산소화 처리라고 기재하는 경우가 있고, 또는 산화물 반도체막에 포함되는 산소를 화학량론적 조성보다 많게 하는 경우를 과산소화 처리라고 기재하는 경우가 있다.
이와 같이, 산화물 반도체막은 탈수화 처리(탈수소화 처리)에 의하여, 수소 또는 수분이 제거되고, 가산소화 처리에 의하여 산소 결손을 보전함으로써, i형(진성)화 또는 i형에 한없이 가깝고 실질적으로 i형(진성)인 산화물 반도체막으로 할 수 있다. 또한 실질적으로 진성이란, 산화물 반도체막 내에 도너에서 유래하는 캐리어가 매우 적고(0에 가깝고), 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 1×1013/cm3 이하인 것을 말한다.
또한, 이와 같이 i형 또는 실질적으로 i형인 산화물 반도체막을 구비하는 트랜지스터는 매우 뛰어난 오프 전류 특성을 실현할 수 있다. 예를 들어, 산화물 반도체막을 사용한 트랜지스터가 오프 상태일 때의 드레인 전류를 실온(25℃ 정도)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하로 할 수 있다. 또한 트랜지스터가 오프 상태란, n채널형인 트랜지스터의 경우, 게이트 전압이 문턱 전압보다 충분히 작은 상태를 말한다. 구체적으로는 게이트 전압이 문턱 전압보다 1V 이상, 2V 이상 또는 3V 이상 작으면 트랜지스터는 오프 상태가 된다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 크게 구별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은, c축 배향한 복수의 결정부를 갖는 산화물 반도체막의 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여, CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM 이미지에 의해서도 결정부들의 명확한 경계, 즉 결정 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막은 결정 입계에 기인한 전자 이동도 저하가 일어나기 어렵다고 할 수 있다.
시료면에 실질적으로 평행한 방향으로부터 CAAC-OS막의 단면의 고분해능 TEM 이미지를 관찰하면, 결정부에서, 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이고, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로부터, CAAC-OS막의 평면의 고분해능 TEM 이미지를 관찰하면, 결정부에서, 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열에 규칙성은 보이지 않는다.
도 13의 (A)는, CAAC-OS막의 단면의 고분해능 TEM 이미지이다. 또한, 도 13의 (B)는, 도 13의 (A)를 더 확대한 단면의 고분해능 TEM 이미지이고, 이해를 용이하게 하기 위하여 원자 배열을 강조 표시하였다.
도 13의 (C)는 도 13의 (A)의 A-O-A' 사이에 있어서, 동그라미로 둘러싼 영역(직경 약 4nm)의 국소적인 푸리에 변환 이미지이다. 도 13의 (C)로부터, 각 영역에 있어서 c축 배향성을 확인할 수 있다. 또한, A-O 사이와 O-A' 사이에서는, c축의 방향이 다르기 때문에, 다른 그레인인 것이 시사된다. 또한, A-O 사이에서는, c축의 각도가 14.3°, 16.6°, 26.4°와 같이 조금씩 연속적으로 변화하고 있음을 알 수 있다. 마찬가지로, O-A' 사이에서는, c축의 각도가 -18.3°, -17.6°, -15.9°로 조금씩 연속적으로 변화하고 있음을 알 수 있다.
또한, CAAC-OS막에 대하여 전자 회절을 수행하면 배향성을 나타내는 스폿(휘점)이 관측된다. 예를 들어, CAAC-OS막의 상면에 대하여, 예를 들어 1nm 이상 30nm 이하의 전자 빔을 사용하는 전자 회절(나노 빔 전자 회절이라고도 함)을 수행하면 스폿이 관측된다(도 14의 (A) 참조).
단면의 고분해능 TEM 이미지 및 평면의 고분해능 TEM 이미지로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
또한, CAAC-OS막에 포함되는 대부분의 결정부는 1변이 100nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 1변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기의 경우도 포함된다. 다만, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써, 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면의 고분해능 TEM 이미지에서, 2500nm2 이상, 5μm2 이상 또는 1000μm2 이상이 되는 결정 영역이 관찰되는 경우가 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향으로 향하는 것이 확인된다.
한편, CAAC-OS막에 대하여, c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이면, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행한 경우에도 명료한 피크가 나타나지 않는다.
따라서, CAAC-OS막에서는, 상이한 결정부들 사이에서 a축 및 b축의 배향은 불규칙적이지만, c축 배향성을 가지며 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하는 것을 알 수 있다. 따라서, 상술한 단면의 고분해능 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 성막하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어, CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우에, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 되지 않을 수도 있다.
또한, CAAC-OS막 내에서, c축 배향한 결정부의 분포가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향한 결정부의 비율이 높아지는 경우가 있다. 또한, 불순물이 첨가된 CAAC-OS막은, 불순물이 첨가된 영역이 변질되어, 부분적으로 c축 배향된 결정부의 비율이 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크에 더하여 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. CAAC-OS막은 2θ가 31° 근방에 피크를 나타내고 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등, 산화물 반도체막의 주성분 외의 원소이다. 특히 실리콘 등, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온 이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그러므로, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 다결정 산화물 반도체막에 대하여 설명한다.
다결정 산화물 반도체막은, 고분해능 TEM 이미지에 있어서 결정립을 확인할 수 있다. 다결정 산화물 반도체막에 포함되는 결정립은, 예를 들어 고분해능 TEM 이미지에서, 2nm 이상 300nm 이하, 3nm 이상 100nm 이하, 또는 5nm 이상 50nm 이하의 입경인 경우가 많다. 또한 다결정 산화물 반도체막은 고분해능 TEM 이미지에서, 결정 입계를 확인할 수 있는 경우가 있다.
다결정 산화물 반도체막은, 복수의 결정립을 갖고, 상기 복수의 결정립 사이에서 결정의 방위가 상이한 경우가 있다. 또한, 다결정 산화물 반도체막에 대하여 XRD 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 다결정 산화물 반도체막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크, 2θ가 36° 근방의 피크, 또는 그 이외의 피크가 나타나는 경우가 있다.
다결정 산화물 반도체막은 높은 결정성을 갖기 때문에, 높은 전자 이동도를 갖는 경우가 있다. 따라서, 다결정 산화물 반도체막을 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖는다. 다만, 다결정 산화물 반도체막은 결정 입계에 불순물이 편석(偏析)하는 경우가 있다. 또한, 다결정 산화물 반도체막의 결정 입계는 결함 준위가 된다. 다결정 산화물 반도체막은, 결정 입계가 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있기 때문에, 다결정 산화물 반도체막을 사용한 트랜지스터는, CAAC-OS막을 사용한 트랜지스터에 비하여, 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 되는 경우가 있다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정부를 확인할 수 있는 영역과 명확한 결정부가 확인되지 않는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 한다. 또한, nc-OS막은 예를 들어, 고분해능 TEM 이미지에서 결정 입계가 명확히 확인되지 않는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별이 되지 않는 경우가 있다. 예를 들어, nc-OS막에 대하여, 결정부보다 큰 직경의 X선을 이용하는 XRD 장치를 사용하여 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예를 들어, 50nm 이상)의 전자 빔을 이용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 수행하면, 헤일로(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자 빔을 이용하는 나노빔 전자 회절을 수행하면 스폿이 관측된다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 동그라미를 그리듯이(고리 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 수행하면, 고리 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다(도 14의 (B) 참조).
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, nc-OS막은 CAAC-OS막에 비하여 결함 준위 밀도가 높아진다.
따라서, nc-OS막은, CAAC-OS막에 비하여, 캐리어 밀도가 높아지는 경우가 있다. 캐리어 밀도가 높은 산화물 반도체막은 전자 이동도가 높게 되는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖는 경우가 있다. 또한, nc-OS막은, CAAC-OS막에 비하여, 결함 준위 밀도가 높기 때문에, 캐리어 트랩이 많아지는 경우가 있다. 따라서, nc-OS막을 사용한 트랜지스터는, CAAC-OS막을 사용한 트랜지스터에 비하여, 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 된다. 다만, nc-OS막은, 비교적 불순물이 많이 포함되어 있어도 형성할 수 있기 때문에, CAAC-OS막보다 형성이 용이하게 되어, 용도에 따라서는 적절하게 사용할 수 있는 경우가 있다. 그러므로 nc-OS막을 사용한 트랜지스터를 갖는 반도체 장치는 생산성 높게 제작할 수 있는 경우가 있다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은 막 내에서의 원자 배열이 불규칙하고 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례이다.
비정질 산화물 반도체막은 고분해능 TEM 이미지에서 결정부가 확인되지 않는다.
비정질 산화물 반도체막에 대하여, XRD 장치를 사용한 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 수행하면 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여 나노빔 전자 회절을 수행하면 스폿이 관측되지 않고 헤일로 패턴이 관측된다.
비정질 산화물 반도체막은 수소 등의 불순물을 높은 농도로 포함하는 산화물 반도체막이다. 또한, 비정질 산화물 반도체막은 결함 준위 밀도가 높은 산화물 반도체막이다.
불순물 농도 및 결함 준위 밀도가 높은 산화물 반도체막은, 캐리어 트랩이나 캐리어 발생원이 많은 산화물 반도체막이다.
따라서, 비정질 산화물 반도체막은, nc-OS막에 비하여, 캐리어 밀도가 더 높아지는 경우가 있다. 그러므로, 비정질 산화물 반도체막을 사용한 트랜지스터는, 노멀리 온의 전기 특성을 가지기 쉽다. 따라서, 노멀리 온의 전기 특성이 요구되는 트랜지스터에 적합하게 사용할 수 있는 경우가 있다. 비정질 산화물 반도체막은 결함 준위 밀도가 높기 때문에, 캐리어 트랩이 많아지는 경우가 있다. 따라서, 비정질 산화물 반도체막을 사용한 트랜지스터는, CAAC-OS막이나 nc-OS막을 사용한 트랜지스터에 비하여, 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 된다.
다음에, 단결정 산화물 반도체막에 대하여 설명한다.
단결정 산화물 반도체막은 불순물 농도 및 결함 준위 밀도가 낮은(산소 결손이 적은) 산화물 반도체막이다. 그러므로, 캐리어 밀도를 낮게 할 수 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는, 노멀리 온의 전기 특성이 되는 경우가 적다. 또한, 단결정 산화물 반도체막은 불순물 농도가 낮고, 결함 준위 밀도가 낮기 때문에, 캐리어 트랩이 적게 되는 경우가 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다.
또한, 산화물 반도체막은 결함이 적으면 밀도가 높아진다. 또한, 산화물 반도체막은 결정성이 높으면 밀도가 높아진다. 또한, 산화물 반도체막은 수소 등의 불순물 농도가 낮으면 밀도가 높아진다. 단결정 산화물 반도체막은 CAAC-OS막보다 밀도가 높다. 또한, CAAC-OS막은 미결정 산화물 반도체막보다 밀도가 높다. 또한, 다결정 산화물 반도체막은 미결정 산화물 반도체막보다 밀도가 높다. 또한, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 밀도가 높다.
또한, 산화물 반도체는 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 이와 같은 구조를 갖는 산화물 반도체막을 특히, amorphous-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.
amorphous-like OS막은 고분해능 TEM 이미지에서 공동(보이드라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서, 결정부가 명확히 확인되는 영역과 결정부가 확인되지 않는 영역을 갖는다. amorphous-like OS막은 TEM에 의한 관찰 정도의 미량의 전자 조사에 의하여, 결정화가 일어나, 결정부의 성장이 보이는 경우가 있다. 한편, 양질의 nc-OS막이라면, TEM에 의한 관찰 정도의 미량의 전자 조사에 의한 결정화는 거의 보이지 않는다.
또한, amorphous-like OS막 및 nc-OS막의 결정부의 크기의 계측은, 고분해능 TEM 이미지를 사용하여 수행할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 가지며, In-O층 사이에 Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층을 3층 갖고, 또한, Ga-Zn-O층을 6층 갖는, 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접한 층들의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석으로부터 그 값은 0.29nm로 산출된다. 그러므로, 고분해능 TEM 이미지에 있어서의 격자 줄무늬에 주목하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분에 있어서는, 각 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다고 간주하였다. 그 격자 줄무늬가 관찰되는 영역에 있어서의 최대 길이를, amorphous-like OS막 및 nc-OS막의 결정부의 크기로 한다. 또한, 결정부의 크기는 0.8nm 이상의 것을 선택적으로 평가한다.
도 15는, 고분해능 TEM 이미지에 의하여, amorphous-like OS막 및 nc-OS막의 결정부(20개소~40개소)의 평균 크기의 변화를 조사한 예이다. 도 15로부터, amorphous-like OS막은 전자의 누적 조사량에 따라 결정부가 커지는 것을 알 수 있다. 구체적으로는, TEM에 의한 관찰 초기에 있어서는 1.2nm 정도의 크기였던 결정부가, 누적 조사량이 4.2×108e-/nm2에 있어서는 2.6nm 정도의 크기까지 성장하고 있는 것을 알 수 있다. 한편, 양질의 nc-OS막은 전자 조사 개시 시부터 전자의 누적 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서, 전자의 누적 조사량에 의하지 않고 결정부의 크기에 변화가 보이지 않는 것을 알 수 있다.
또한, 도 15에 도시된 amorphous-like OS막 및 nc-OS막의 결정부의 크기의 변화를 선형 근사하여, 전자의 누적 조사량 0e-/nm2까지 외삽(extrapolation)하면, 결정부의 평균 크기가 양의 값을 취하는 것을 알 수 있다. 그러므로, amorphous-like OS막 및 nc-OS막의 결정부가, TEM에 의한 관찰 전부터 존재하고 있는 것을 알 수 있다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종 이상을 갖는 적층막이어도 좋다.
산화물 반도체막이 복수의 구조를 갖는 경우, 나노빔 전자 회절을 이용함으로써 구조 해석이 가능하게 되는 경우가 있다.
도 14의 (C)에는 전자총실(210)과, 전자총실(210) 아래의 광학계(212)와, 광학계(212) 아래의 시료실(214)과, 시료실(214) 아래의 광학계(216)와, 광학계(216) 아래의 관찰실(220)과, 관찰실(220)에 설치된 카메라(218)와, 관찰실(220) 아래의 필름실(222)을 갖는 투과 전자 회절 측정 장치를 도시하였다. 카메라(218)는 관찰실(220) 내부를 향하여 설치된다. 또한, 필름실(222)을 갖지 않아도 된다.
또한, 도 14의 (D)는 도 14의 (C)에 도시된 투과 전자 회절 측정 장치의 내부 구조를 도시한 것이다. 투과 전자 회절 측정 장치 내부에서는, 전자총실(210)에 설치된 전자총으로부터 방출된 전자가 광학계(212)를 통하여 시료실(214)에 배치된 물질(228)에 조사된다. 물질(228)을 통과한 전자는 광학계(216)를 통하여 관찰실(220) 내부에 설치된 형광판(229)에 입사된다. 형광판(229)에서는, 입사된 전자의 강도에 따른 패턴이 나타남으로써 투과 전자 회절 패턴을 측정할 수 있다.
카메라(218)는 형광판(229)을 향하여 설치되어 있고, 형광판(229)에 나타난 패턴을 촬영하는 것이 가능하다. 카메라(218)의 렌즈 중앙 및 형광판(229)의 중앙을 통하는 직선과 형광판(229)의 상면이 이루는 각도는, 예를 들어 15° 이상 80° 이하, 30° 이상 75° 이하, 또는 45° 이상 70° 이하로 한다. 상기 각도가 작을수록 카메라(218)에서 촬영되는 투과 전자 회절 패턴은 왜곡이 커진다. 다만, 이 각도를 미리 알고 있으면, 얻어진 투과 전자 회절 패턴의 왜곡을 보정하는 것도 가능하다. 또한 카메라(218)를 필름실(222)에 설치하여도 좋은 경우가 있다. 예를 들어 카메라(218)를 필름실(222)에, 전자(224)의 입사 방향과 대향하도록 설치하여도 좋다. 이 경우, 형광판(229)의 이면으로부터 왜곡이 적은 투과 전자 회절 패턴을 촬영할 수 있다.
시료실(214)에는, 시료인 물질(228)을 고정하기 위한 홀더가 설치되어 있다. 홀더는 물질(228)을 통과하는 전자를 투과시키는 구조를 하고 있다. 홀더는, 예를 들어 물질(228)을 X축, Y축, Z축 등으로 이동시키는 기능을 가져도 좋다. 홀더의 이동 기능은 예를 들어, 1nm 이상 10nm 이하, 5nm 이상 50nm 이하, 10nm 이상 100nm 이하, 50nm 이상 500nm 이하, 100nm 이상 1μm 이하 등의 범위에서 이동시키는 정밀도를 가지면 좋다. 이들 범위는, 물질(228)의 구조에 따라 최적의 범위를 설정하면 좋다.
다음에, 상술한 투과 전자 회절 측정 장치를 사용하여, 물질의 투과 전자 회절 패턴을 측정하는 방법에 대하여 설명한다.
예를 들어, 도 14의 (D)에 도시된 바와 같이 물질에 있어서의 나노빔인 전자(224)의 조사 위치를 변화시킴으로써(스캔시킴으로써), 물질의 구조가 변화되어 가는 모양을 확인할 수 있다. 이때, 물질(228)이 CAAC-OS막이면, 도 14의 (A)에 도시된 바와 같은 회절 패턴이 관측된다. 또는 물질(228)이 nc-OS막이면, 도 14의 (B)에 도시된 바와 같은 회절 패턴이 관측된다.
그런데 물질(228)이 CAAC-OS막이었다고 해도, 부분적으로 nc-OS막 등과 같은 회절 패턴이 관측되는 경우가 있다. 따라서, CAAC-OS막의 양부(良否)는 일정한 범위에서의 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율(CAAC화율이라고도 함)로 나타낼 수 있는 경우가 있다. 예를 들어, 양질의 CAAC-OS막이면, CAAC화율은 50% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상, 더 바람직하게는 95% 이상이 된다. 또한 CAAC-OS막과 다른 회절 패턴이 관측되는 영역의 비율을 비(非)CAAC화율이라고 표기한다.
일례로서, 성막 직후(as-sputtered라고 표기함), 또는 산소를 포함하는 분위기에서의 450℃ 가열 처리 후의 CAAC-OS막을 갖는 각 시료의 상면에 대하여, 스캔하면서 투과 전자 회절 패턴을 취득하였다. 여기서는, 5nm/초의 속도로 60초간 스캔하면서 회절 패턴을 관측하고, 관측된 회절 패턴을 0.5초마다 정지 화상으로 변환함으로써, CAAC화율을 도출하였다. 또한, 전자 빔으로서는, 프로브 직경이 1nm인 나노빔을 사용하였다. 또한, 같은 측정을 6개의 시료에 대하여 수행하였다. 그리고 CAAC화율의 산출에는 6개의 시료에서의 평균값을 사용하였다.
각 시료에서의 CAAC화율을 도 16의 (A)에 나타내었다. 성막 직후의 CAAC-OS막의 CAAC화율은 75.7%(비CAAC화율은 24.3%)이었다. 또한, 450℃ 가열 처리 후의 CAAC-OS막의 CAAC화율은 85.3%(비CAAC화율은 14.7%)이었다. 성막 직후와 비교하여, 450℃ 가열 처리 후의 CAAC화율이 높은 것을 알 수 있다. 즉, 높은 온도(예를 들어 400℃ 이상)에서의 가열 처리에 의하여, 비CAAC화율이 낮아지는(CAAC화율이 높아지는) 것을 알 수 있다. 또한, 500℃ 미만의 가열 처리에서도 높은 CAAC화율을 갖는 CAAC-OS막이 얻어지는 것을 알 수 있다.
여기서, CAAC-OS막과 다른 회절 패턴의 대부분은 nc-OS막과 같은 회절 패턴이었다. 또한, 측정 영역에서 비정질 산화물 반도체막은 확인되지 않았다. 따라서, 가열 처리에 의하여, nc-OS막과 같은 구조를 갖는 영역이, 인접한 영역의 구조의 영향을 받아 재배열되어, CAAC화하고 있는 것이 시사된다.
도 16의 (B) 및 도 16의 (C)는, 성막 직후 및 450℃ 가열 처리 후의 CAAC-OS막의 평면의 고분해능 TEM 이미지이다. 도 16의 (B)와 도 16의 (C)를 비교함으로써, 450℃ 가열 처리 후의 CAAC-OS막은, 막질이 더 균질인 것을 알 수 있다. 즉, 높은 온도에서의 가열 처리에 의하여, CAAC-OS막의 막질이 향상되는 것을 알 수 있다.
이러한 측정 방법을 이용하면, 복수의 구조를 갖는 산화물 반도체막의 구조 해석이 가능해지는 경우가 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에서 설명한 CAAC-OS 및 nc-OS의 성막모델에 대하여 설명한다.
도 17의 (A)는, 스퍼터링법에 의하여 CAAC-OS가 성막되는 모양을 도시한 성막실 내의 모식도이다.
타깃(130)은, 백킹 플레이트(backing plate) 위에 접착되어 있다. 타깃(130) 및 백킹 플레이트 아래에는 복수의 마그넷이 배치된다. 이 복수의 마그넷에 의하여, 타깃(130) 위에는 자기장이 발생된다. 마그넷의 자기장을 이용하여 성막 속도를 높이는 스퍼터링법은, 마그네트론 스퍼터링법이라고 불린다.
타깃(130)은, 다결정 구조를 갖고, 어느 결정립에는 벽개(劈開)면이 포함된다. 또한, 벽개면의 자세한 사항에 대해서는 후술한다.
기판(120)은 타깃(130)과 대향하도록 배치되어 있고, 그 거리 d(타깃-기판간 거리(T-S간 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내에는 대부분이 성막 가스(예를 들어, 산소, 아르곤 또는 산소를 50체적％ 이상의 비율로 포함하는 혼합 가스)로 채워지고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(130)에 일정 이상의 전압을 인가함으로써, 방전이 시작되고, 플라스마가 확인된다. 또한, 타깃(130) 위의 자기장에 의하여, 고밀도 플라스마 영역이 형성된다. 고밀도 플라스마 영역에서는, 성막 가스가 이온화됨으로써, 이온(101)이 발생된다. 이온(101)은 예를 들어, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
이온(101)은, 전계에 의하여 타깃(130) 측에 가속되고, 이윽고 타깃(130)과 충돌한다. 이때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터링 입자인 펠릿(100a) 및 펠릿(100b)이 박리되어, 튀어나가게 된다. 또한, 펠릿(100a) 및 펠릿(100b)은 이온(101)의 충돌의 충격에 의하여, 구조에 왜곡이 생기는 경우가 있다.
펠릿(100a)은 삼각형, 예를 들어 정삼각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자이다. 또한, 펠릿(100b)은 육각형, 예를 들어 정육각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자이다. 또한, 펠릿(100a) 및 펠릿(100b) 등의 평판 형상 또는 펠릿 형상의 스퍼터링 입자를 총칭하여 펠릿(100)이라고 부른다. 펠릿(100)의 평면의 형상은 삼각형, 육각형에 한정되지 않는, 예를 들어, 삼각형이 2개 이상 6개 이하 합쳐진 형상이 되는 경우가 있다. 예를 들어, 삼각형(정삼각형)이 2개 합쳐진 사각형(마름모꼴)이 되는 경우도 있다.
펠릿(100)은 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 후술하지만, 펠릿(100)의 두께는 균일하게 하는 것이 바람직하다. 또한, 스퍼터링 입자는 두께가 있는 주사위 형상보다 두께가 얇은 펠릿 형상인 것이 바람직하다.
펠릿(100)은 플라스마를 통과할 때 전하를 받음으로써, 측면이 음 또는 양으로 대전되는 경우가 있다. 펠릿(100)은 측면에 산소 원자를 갖고, 상기 산소 원자가 음으로 대전될 가능성이 있다. 예를 들어, 펠릿(100a)이, 측면에 음으로 대전한 산소 원자를 갖는 예를 도 19에 도시하였다. 이와 같이, 측면이 같은 극성의 전하를 띰으로써, 전하끼리의 반발이 일어나, 평판 형상의 형상을 유지하는 것이 가능하게 된다. 또한, CAAC-OS가 In-Ga-Zn 산화물인 경우, 인듐 원자와 결합한 산소 원자가 음으로 대전될 가능성이 있다. 또는, 인듐 원자, 갈륨 원자, 또는 아연 원자와 결합한 산소 원자가 음으로 대전할 가능성이 있다.
도 17의 (A)에 도시된 바와 같이, 예를 들어 펠릿(100)은 플라스마 내를 연과 같이 날아, 기판(120) 위까지 훨훨 날아오른다. 펠릿(100)은 전하를 띠기 때문에, 다른 펠릿(100)이 이미 퇴적된 영역에 가까워지면, 척력이 발생된다. 여기서, 기판(120)의 상면에서는, 기판(120)의 상면에 평행한 방향의 자기장이 발생한다. 또한, 기판(120) 및 타깃(130) 사이에는, 전위 차이가 부여되기 때문에, 기판(120)으로부터 타깃(130)을 향하여 전류가 흐른다. 따라서, 펠릿(100)은 기판(120)의 상면에서 자기장 및 전류의 작용에 의하여, 힘(로런츠력(Lorentz force))을 받는다(도 20 참조). 이것은, 플레밍의 왼손의 법칙에 의하여 이해할 수 있다. 또한, 펠릿(100)에 가해지는 힘을 크게 하기 위해서는, 기판(120)의 상면에서, 기판(120)의 상면에 평행한 방향의 자기장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더 바람직하게는 50G 이상이 되는 영역을 제공하면 좋다. 또는, 기판(120)의 상면에서, 기판(120)의 상면에 평행한 방향의 자기장이, 기판(120)의 상면에 수직인 방향의 자기장의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상, 더 바람직하게는 5배 이상이 되는 영역을 제공하면 좋다.
또한, 기판(120)은 가열되어 있고, 펠릿(100)과 기판(120) 사이에서 마찰 등의 저항이 작은 상태가 되어 있다. 이 결과, 도 21의 (A)에 도시된 바와 같이, 펠릿(100)은, 기판(120)의 상면을 활공(滑空)하듯이 이동한다. 펠릿(100)의 이동은, 평판면을 기판(120)을 향한 상태에서 일어난다. 그 후, 도 21의 (B)에 도시된 바와 같이, 이미 퇴적되어 있는 다른 펠릿(100)의 측면까지 도달하면, 측면끼리가 결합한다. 이때, 펠릿(100)의 측면에 있는 산소 원자가 탈리한다. 탈리한 산소 원자에 의하여, CAAC-OS 내의 산소 결손이 매립되는 경우가 있기 때문에, 결함 준위 밀도가 낮은 CAAC-OS가 된다.
또한, 펠릿(100)이 기판(120) 위에서 가열됨으로써, 원자가 재배열되어, 이온(101)의 충돌로 생긴 구조의 왜곡이 완화된다. 왜곡이 완화된 펠릿(100)은 거의 단결정이 된다. 펠릿(100)이 거의 단결정이 됨으로써, 펠릿(100)끼리가 결합한 후에 가열되었다고 해도, 펠릿(100) 자체의 신축은 거의 일어날 수 없다. 따라서, 펠릿(100) 사이의 틈이 넓어짐으로써 결정 입계 등의 결함을 형성하여, 크레바스(crevasse)화할 일이 없다. 또한 틈에는, 신축성이 있는 금속 원자 등이 전면에 깔려, 방향이 어긋난 펠릿(100)끼리의 측면을 고속 도로와 같이 연결하고 있는 것으로 생각된다.
이상과 같은 모델에 의하여, 펠릿(100)이 기판(120) 위에 퇴적된다고 생각된다. 따라서, 에피택셜 성장과는 달리, 피형성면이 결정 구조를 갖지 않는 경우에도, CAAC-OS의 성막이 가능한 것을 알 수 있다. 예를 들어, 기판(120)의 상면(피형성면)의 구조가 비정질 구조라도, CAAC-OS를 성막할 수 있다.
또한, CAAC-OS는 평탄면에 대해서뿐만 아니라, 피형성면인 기판(120)의 상면에 요철이 있는 경우에도, 그 형상을 따라 펠릿(100)이 배열되는 것을 알 수 있다. 예를 들어, 기판(120)의 상면이 원자 레벨로 평탄한 경우, 펠릿(100)은 ab면과 평행한 평면인 평판면을 아래를 향하여 병치하기 때문에, 두께가 균일하고 평탄하며 높은 결정성을 갖는 층이 형성된다. 그리고, 상기 층이 n단(n은 자연수) 겹쳐짐으로써, CAAC-OS를 얻을 수 있다(도 17의 (B) 참조).
한편, 기판(120)의 상면이 요철을 갖는 경우에도, CAAC-OS는, 펠릿(100)이 볼록면을 따라 병치된 층이 n단(n은 자연수) 겹쳐진 구조가 된다. 기판(120)이 요철을 갖기 때문에, CAAC-OS는 펠릿(100) 사이에 틈이 발생하기 쉬운 경우가 있다. 다만, 펠릿(100) 사이에서 분자간력이 작용하고, 요철이 있어도 펠릿 사이의 틈이 가능한 한 작아지도록 배열된다. 따라서, 요철이 있어도 높은 결정성을 갖는 CAAC-OS로 할 수 있다(도 17의 (C) 참조).
따라서, CAAC-OS는, 레이저 결정화가 불필요하며, 대면적의 유리 기판 등이어도 균일한 성막이 가능하다.
이러한 모델에 의하여 CAAC-OS가 성막되기 때문에, 스퍼터링 입자가 두께가 얇은 펠릿 형상인 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 있는 주사위 형상인 경우, 기판(120) 위를 향하는 면이 일정하게 되지 않고, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다.
이상에 나타낸 성막 모델에 의하여, 비정질 구조를 갖는 피형성면 위에서도, 높은 결정성을 갖는 CAAC-OS를 얻을 수 있다.
또한, CAAC-OS는, 펠릿(100) 외에 산화 아연 입자를 갖는 성막 모델에 의해서도 설명할 수 있다.
산화 아연 입자는, 펠릿(100)보다 질량이 작기 때문에, 먼저 기판(120)에 도달한다. 기판(120)의 상면에서, 산화 아연 입자는, 수평 방향으로 우선적으로 결정 성장함으로써 얇은 산화 아연층을 형성한다. 상기 산화 아연층은, c축 배향성을 갖는다. 또한, 상기 산화 아연층의 결정의 c축은 기판(120)의 법선 벡터에 평행한 방향을 향한다. 상기 산화 아연층은, CAAC-OS를 성장시키기 위한 시드층의 역할을 하기 때문에, CAAC-OS의 결정성을 높이는 기능을 갖는다. 또한, 상기 산화 아연층은 두께가 0.1nm 이상 5nm 이하, 대부분이 1nm 이상 3nm 이하가 된다. 상기 산화 아연층은 충분히 얇기 때문에, 결정 입계를 거의 확인할 수 없다.
따라서, 결정성이 높은 CAAC-OS를 성막하기 위해서는, 화학량론적 조성보다 높은 비율로 아연을 포함하는 타깃을 사용하는 것이 바람직하다.
마찬가지로, nc-OS는, 도 18에 도시된 성막 모델에 의하여 이해할 수 있다. 또한, 도 18과, 도 17의 (A)의 차이는, 기판(120)의 가열의 유무만이다.
따라서, 기판(120)은 가열되지 않고, 펠릿(100)과 기판(120) 사이에서 마찰 등의 저항이 큰 상태가 된다. 그 결과, 펠릿(100)은, 기판(120)의 상면을 활공하듯이 이동할 수 없기 때문에, 불규칙하게 내려 쌓여 감으로써 nc-OS를 얻을 수 있다.
<벽개면>
이하에서는, CAAC-OS의 성막 모델에 있어서 기재된 타깃의 벽개면에 대하여 설명한다.
우선, 타깃의 벽개면에 대하여 도 22를 사용하여 설명한다. 도 22에, InGaZnO4의 결정의 구조를 도시하였다. 또한, 도 22의 (A)는, c축을 위 방향으로 하고, b축으로 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 도시한 것이다. 또한, 도 22의 (B)는, c축으로 평행한 방향으로부터 InGaZnO4의 결정을 관찰한 경우의 구조를 도시한 것이다.
InGaZnO4의 결정의 각 결정면에 있어서의 벽개에 필요한 에너지를, 제 1 원리 계산에 의하여 산출한다. 또한, 계산에는, 유사 퍼텐셜(pseudopotential)과, 평면파 기저를 이용한 밀도 범함수 프로그램(CASTEP)을 이용한다. 또한, 유사 퍼텐셜에는 울트라소프트형 유사 퍼텐셜을 이용한다. 또한, 범함수에는 GGA PBE를 이용한다. 또한, 컷오프 에너지는 400eV로 한다.
초기 상태에 있어서의 구조의 에너지는, 셀 사이즈를 포함한 구조 최적화를 수행한 후에 도출한다. 또한, 각 면에서 벽개 후의 구조의 에너지는, 셀 사이즈를 고정한 상태에서, 원자 배치의 구조 최적화를 수행한 후에 도출한다.
도 22에 도시된 InGaZnO4의 결정의 구조를 바탕으로, 제 1 면, 제 2 면, 제 3 면, 제 4 면의 어느 것에서 벽개한 구조를 제작하고, 셀 사이즈를 고정한 구조 최적화 계산을 수행한다. 여기서, 제 1 면은 Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 22의 (A) 참조). 제 2 면은 Ga-Zn-O층과 Ga-Zn-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면이다(도 22의 (A) 참조). 제 3 면은 (110)면에 평행한 결정면이다(도 22의 (B) 참조). 제 4 면은 (100)면(또는 bc면)에 평행한 결정면이다(도 22의 (B) 참조).
이상과 같은 조건에서, 각 면에서 벽개 후의 구조의 에너지를 산출한다. 이어서, 벽개 후의 구조의 에너지와 초기 상태에 있어서의 구조의 에너지와의 차이를, 벽개면의 면적으로 나눔으로써, 각 면에 있어서의 벽개하기 용이함의 척도인 벽개 에너지를 산출한다. 또한, 구조의 에너지는, 구조에 포함되는 원자와 전자에 대하여, 전자의 운동 에너지와, 원자간, 원자-전자간, 및 전자간의 상호 작용을 고려한 에너지이다.
계산의 결과, 제 1 면의 벽개 에너지는 2.60J/m2, 제 2 면의 벽개 에너지는 0.68J/m2, 제 3 면의 벽개 에너지는 2.18J/m2, 제 4 면의 벽개 에너지는 2.12J/m2인 것을 알았다(아래 표 참조).
[표 1]
Figure 112016096520148-pct00001
이 계산에 의하여, 도 22에 도시된 InGaZnO4의 결정의 구조에 있어서, 제 2 면에 있어서의 벽개 에너지가 가장 낮아진다. 즉, Ga-Zn-O층과 Ga-Zn-O층 사이가 가장 벽개되기 쉬운 면(벽개면)인 것을 알 수 있다. 따라서, 본 명세서에 있어서, 벽개면이라고 기재하는 경우, 가장 벽개하기 쉬운 면인 제 2 면을 나타낸다.
Ga-Zn-O층과 Ga-Zn-O층 사이인 제 2 면에 벽개면을 갖기 때문에, 도 22의 (A)에 도시된 InGaZnO4의 결정은, 두 개의 제 2 면과 등가의 면으로 분리할 수 있다. 따라서, 타깃에 이온 등을 충돌시키는 경우, 벽개 에너지가 가장 낮은 면에서 벽개된 웨이퍼스상의 유닛(우리들은 이것을 펠릿이라고 부름)이 최소 단위가 되어 튀어나간다고 생각된다. 그 경우, InGaZnO4의 펠릿은 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층이 된다.
또한, 제 1 면(Ga-Zn-O층과 In-O층 사이의 결정면이며, (001)면(또는 ab면)에 평행한 결정면)보다, 제 3 면(110)면에 평행한 결정면), 제 4 면((100)면(또는 bc면)에 평행한 결정면)의 벽개 에너지가 낮기 때문에, 펠릿의 평면 형상은 삼각 형상 또는 육각 형상이 많은 것이 시사된다.
이어서, 고전 분자 동역학 계산에 의하여, 타깃으로서 호모로거스(homologous) 구조를 갖는 InGaZnO4의 결정을 가정하고, 상기 타깃을 아르곤(Ar) 또는 산소(O)에 의하여 스퍼터하였을 경우의 벽개면에 대하여 평가한다. 계산에 이용한 InGaZnO4의 결정(2688 원자)의 단면 구조를 도 23의 (A)에, 상면 구조를 도 23의 (B)에 도시하였다. 또한, 도 23의 (A)에 도시된 고정층은 위치가 변동되지 않도록 원자의 배치를 고정한 층이다. 또한, 도 23의 (A)에 도시된 온도 제어층은 항상 일정한 온도(300K)로 한 층이다.
고전 분자 동역학 계산에는, 후지쯔 주식회사 제조 Materials Explorer5.0을 사용한다. 또한, 초기 온도를 300K, 셀 사이즈를 일정하게, 시간 간격 폭을 0.01펨토초, 스텝 수를 1000만회로 한다. 계산에서는, 상기 조건하에서, 원자에 300eV의 에너지를 인가하여, InGaZnO4의 결정의 ab면에 수직인 방향으로부터 셀에 원자를 입사시킨다.
도 24의 (A)는 도 23에 도시된 InGaZnO4의 결정을 갖는 셀에 아르곤이 입사되고 나서 99.9피코초(psec) 후의 원자 배열을 도시한 것이다. 또한, 도 24의 (B)는 셀에 산소가 입사되고 나서 99.9피코초 후의 원자 배열을 도시한 것이다. 또한, 도 24에서는 도 23의 (A)에 도시된 고정층의 일부를 생략하여 도시하였다.
도 24의 (A)로부터, 아르곤이 셀에 입사되고 나서 99.9피코초까지, 도 22의 (A)에 도시된 제 2 면에 대응하는 벽개면으로부터 균열이 생긴다. 따라서, InGaZnO4의 결정에, 아르곤이 충돌한 경우, 최상면을 제 2 면(0번째)으로 하면, 제 2 면(2번째)에 큰 균열이 생기는 것을 알 수 있다.
한편, 도 24의 (B)로부터, 산소가 셀에 입사되고 나서 99.9피코초까지, 도 22의 (A)에 도시된 제 2 면에 대응하는 벽개면으로부터 균열이 생기는 것을 알 수 있다. 다만, 산소가 충돌한 경우에는, InGaZnO4의 결정의 제 2 면(1번째)에 있어서 큰 균열이 생기는 것을 알 수 있다.
따라서, 호모로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃의 상면으로부터 원자(이온)가 충돌하면, InGaZnO4의 결정은 제 2 면을 따라 벽개되고, 평판 형상의 입자(펠릿)가 박리되는 것을 알 수 있다. 또한, 이때, 펠릿의 크기는 아르곤을 충돌시킨 경우보다, 산소를 충돌시킨 경우가 작아지는 것을 알 수 있다.
또한, 상술한 계산으로부터, 박리된 펠릿은 손상 영역을 포함하는 것이 시사된다. 펠릿에 포함되는 손상 영역은, 손상에 의하여 생긴 결함에 산소를 반응시킴으로써 수복(修復)할 수 있는 경우가 있다.
따라서, 충돌시키는 원자의 차이에 따라, 펠릿의 크기가 상이한 것에 대하여 조사한다.
도 25의 (A)에, 도 23에 도시된 InGaZnO4의 결정을 갖는 셀에 아르곤이 입사된 후, 0피코초부터 0.3피코초까지에 있어서의 각 원자의 궤적을 도시하였다. 따라서, 도 25의 (A)는 도 23으로부터 도 24의 (A) 사이의 기간에 대응한다.
도 25의 (A)로부터, 아르곤이 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 상기 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 상기 아연이 제 6 층(Ga-Zn-O층)의 근방까지 도달되는 것을 알 수 있다. 또한, 갈륨과 충돌한 아르곤은, 밖으로 튕겨 날아간다. 따라서, InGaZnO4의 결정을 포함하는 타깃에 아르곤을 충돌시킨 경우, 도 23의 (A)에 있어서의 제 2 면(2번째)에 균열이 생긴다고 생각된다.
또한, 도 25의 (B)에, 도 23에 도시된 InGaZnO4의 결정을 갖는 셀에 산소가 입사된 후, 0피코초부터 0.3피코초까지의 각 원자의 궤적을 나타내었다. 따라서, 도 25의 (B)는 도 23으로부터 도 24의 (A)의 사이의 기간에 대응한다.
한편, 도 25의 (B)로부터, 산소가 제 1 층(Ga-Zn-O층)의 갈륨(Ga)과 충돌하면, 상기 갈륨이 제 3 층(Ga-Zn-O층)의 아연(Zn)과 충돌한 후, 상기 아연이 제 5 층(In-O층)까지 도달하지 않는 것을 알 수 있다. 또한, 갈륨과 충돌한 산소는, 밖으로 튕겨 날아간다. 따라서, InGaZnO4의 결정을 포함하는 타깃에 산소를 충돌시킨 경우, 도 23의 (A)에서의 제 2 면(1번째)에 균열이 생긴다고 생각된다.
본 계산으로부터도, InGaZnO4의 결정은, 원자(이온)가 충돌한 경우, 벽개면으로부터 박리되는 것이 시사된다.
또한, 균열의 깊이의 차이를 보존칙의 관점에서 검토한다. 에너지 보존칙 및 운동량 보존칙은, 식(1) 및 식(2)과 같이 표시할 수 있다. 여기서, E는 충돌 전의 아르곤 또는 산소가 갖는 에너지(300eV), mＡ는 아르곤 또는 산소의 질량, νＡ는 충돌 전의 아르곤 또는 산소의 속도, ν'A는 충돌 후의 아르곤 또는 산소의 속도, ｍGa는 갈륨의 질량, νGa는 충돌 전의 갈륨의 속도, ν'Ga는 충돌 후의 갈륨의 속도이다.
[수학식 1]
Figure 112016096520148-pct00002
[수학식 2]
Figure 112016096520148-pct00003
아르곤 또는 산소의 충돌이 탄성 충돌이라고 가정하면, vA, v'A, vGa 및 v'Ga의 관계는 식(3)과 같이 표시할 수 있다.
[수학식 3]
Figure 112016096520148-pct00004
식(1), 식(2), 및 식(3)으로부터, vGa를 0으로 하면, 아르곤 또는 산소가 충돌한 후의 갈륨의 속도 v'Ga는, 식(4)과 같이 표시할 수 있다.
[수학식 4]
Figure 112016096520148-pct00005
식(4)에 있어서, mA에 아르곤의 질량 또는 산소의 질량을 대입하고, 각 원자가 충돌한 후의 갈륨의 속도를 비교한다. 아르곤 및 산소가 충돌하기 전에 갖는 에너지가 동일한 경우, 아르곤이 충돌한 경우가 산소가 충돌한 경우보다 1.24배 갈륨의 속도가 빠른 것을 알 수 있다. 따라서, 갈륨이 갖는 에너지도 아르곤이 충돌한 경우가, 산소가 충돌한 경우보다 속도의 제곱만큼 높아진다.
아르곤을 충돌시킨 경우가, 산소를 충돌시킨 경우보다, 충돌 후의 갈륨의 속도(에너지)가 높아지는 것을 알 수 있다. 따라서, 아르곤을 충돌시킨 경우가, 산소를 충돌시킨 경우보다 깊은 위치에 균열이 생겼다고 생각된다.
이상의 계산에 의하여, 호모로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터하면, 벽개면으로부터 박리되고, 펠릿이 형성되는 것을 알 수 있다. 한편, 벽개면을 갖지 않은 타깃의 다른 구조의 영역을 스퍼터하여도 펠릿은 형성되지 않고, 펠릿보다 미세한 원자 레벨 크기의 스퍼터 입자가 형성된다. 상기 스퍼터 입자는 펠릿과 비교하여 작기 때문에, 스퍼터링 장치에 접속되어 있는 진공 펌프를 통하여 배기된다고 생각된다. 따라서, 호모로거스 구조를 갖는 InGaZnO4의 결정을 포함하는 타깃을 스퍼터한 경우, 다양한 크기, 형상의 입자가 기판까지 비상하여, 퇴적함으로써 성막되는 모델은 생각되기 어렵다. 스퍼터된 펠릿이 퇴적하여 CAAC-OS를 성막하는 도 17의 (A) 등에 기재된 모델이 도리에 맞는다.
이와 같이 하여 성막된 CAAC-OS의 밀도는, 단결정 OS와 동일 정도의 밀도를 갖는다. 예를 들어, InGaZnO4의 호모로거스 구조를 갖는 단결정 OS의 밀도는 6.36g/cm3인 것에 대하여, 동일 정도의 원자수비인 CAAC-OS의 밀도는 6.3g/cm3 정도가 된다.
도 26에, 스퍼터링법으로 성막한 CAAC-OS인 In-Ga-Zn 산화물(도 26의 (A) 참조), 및 그 타깃(도 26의 (B) 참조)의 단면에 있어서의 원자 배열을 도시하였다. 원자 배열의 관찰에는, 고각 산란 환상 암시야 주사 투과 전자 현미경법(HAADF-STEM: High-Angle Annular Dark Field Scanning Transmission Electron Microscopy)을 이용한다. 또한, HAADF-STEM에서는, 각 원자의 상(像) 강도는 원자 번호의 제곱에 비례한다. 따라서, 원자 번호가 가까운 Zn(원자 번호 30)과 Ga(원자 번호 31)는 거의 구별할 수 없다. HAADF-STEM에는, 히타치 주사 투과 전자 현미경 HD-2700을 사용한다.
도 26의 (A) 및 도 26의 (B)를 비교하면, CAAC-OS와 타깃은 모두 호모로거스 구조를 가지고 있고, 각각의 원자의 배치가 대응하는 것을 알 수 있다. 따라서, 도 17의 (A) 등의 성막 모델에 도시된 바와 같이, 타깃의 결정 구조가 전사(轉寫)됨으로써 CAAC-OS가 성막되는 것을 알 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 개시하는 발명의 일 형태에 따른 반도체 장치가 갖는 트랜지스터의 단면 구조에 대하여 도면을 참조하여 설명한다.
<단면 구조의 모식도에 대하여>
우선, 발명의 일 형태에 따른 반도체 장치의 단면 구조의 모식도에 대하여, 도 27의 (A) 및 (B)에서 설명한다.
본 발명의 일 형태에 있어서의 반도체 장치가 갖는 트랜지스터는, Si 트랜지스터 및 OS 트랜지스터로 구성된다. 반도체 장치의 단면 구조로서는, Si 트랜지스터를 갖는 층과, OS 트랜지스터를 갖는 층을 적층하여 제공하는 구성을 들 수 있다. 각각의 층에서는, 동일한 재료의 반도체층으로 구성되는 복수의 트랜지스터를 갖는다.
본 발명의 일 형태에 따른 반도체 장치는, 일례로서는 도 27의 (A)에 도시된 바와 같이 Si 트랜지스터를 갖는 층(31)(도면 중, Si-FET Layer라고 표기), 배선이 제공되는 층(32)(도면 중, Wire Layer라고 표기), OS 트랜지스터를 갖는 층(33)(도면 중, OS-FET Layer라고 표기)의 순서로 적층하여 제공할 수 있다.
도 27의 (A)에 도시된 단면 구조의 모식도에서 Si 트랜지스터를 갖는 층(31)은 단결정의 실리콘 기판에 형성되는 Si 트랜지스터를 갖는다. 또한 Si 트랜지스터는 비정질, 미결정, 다결정 또는 단결정인, 실리콘 또는 저마늄 등의 박막의 반도체를 반도체층에 사용하는 트랜지스터이어도 좋다.
도 27의 (A)에 도시된 단면 구조의 모식도에서 OS 트랜지스터를 갖는 층(33)은, 평탄화된 절연 표면 위에 형성되는 OS 트랜지스터를 갖는다.
도 27의 (A)에 도시된 단면 구조의 모식도에서 배선이 제공되는 층(32)은, Si 트랜지스터를 갖는 층(31), 및/또는 OS 트랜지스터를 갖는 층(33)이 갖는 트랜지스터끼리를 전기적으로 접속하기 위한 배선, 또는 트랜지스터에 전위를 공급하기 위한 배선을 갖는다. 배선이 제공되는 층(32)은 도 27의 (A)에서는 단층으로 도시하였지만, 복수 적층하여 제공하는 구성으로 하여도 좋다.
또한 도 27의 (A)에 도시된 단면 구조의 모식도에서 OS 트랜지스터를 갖는 층(33)은 도 27의 (A)에서는 단층으로 도시하였지만, 적층하여 제공되는 구성으로 하여도 좋다. 적층하는 경우에는, 도 27의 (B)에 도시된 단면 구조의 모식도로 나타낼 수 있다.
도 27의 (B)에서는, OS 트랜지스터를 갖는 층(33_1 및 33_2)으로 하는 2층 구조를 예시하고 있다. 도 27의 (B)에 도시된 단면 구조의 모식도에서 OS 트랜지스터를 갖는 층(33_1 및 33_2)은, 평탄화된 절연 표면 위에 형성되는 OS 트랜지스터를 갖는다. 도 27의 (B)에서는, 2층을 적층하는 예를 도시하였지만, 적층하는 수는 한정되지 않는다. 또한 OS 트랜지스터를 갖는 층(33_1 및 33_2) 사이에는, 배선이 제공되는 층(32)을 제공하는 구성으로 할 수 있다. 상기 구성으로 함으로써, OS 트랜지스터끼리를 전기적으로 접속할 수 있다.
상기 실시형태 1의 도 1에서 설명한 트랜지스터(11)~트랜지스터(13)는 OS 트랜지스터이고, 트랜지스터(14)는 Si 트랜지스터이다. 따라서, 도 1의 각 트랜지스터를 도 27의 (A) 및 (B)의 각 층에 적용하는 경우, Si 트랜지스터를 갖는 층(31)은, 트랜지스터(14)를 갖고, 또한 OS 트랜지스터를 갖는 층(33, 33_1, 및 33_2)은 트랜지스터(11)~트랜지스터(13)를 갖는 구성이 된다. 도 27의 (A), (B)에 도시된 바와 같이 OS 트랜지스터를 갖는 층을 Si 트랜지스터를 갖는 층과 적층시킴으로써, 메모리 셀의 회로 면적의 축소, 즉 반도체 장치의 칩 면적을 축소할 수 있다.
<Si 트랜지스터를 갖는 층, 배선이 제공되는 층의 단면 구조에 대하여>
이어서 도 28에서는, 도 27의 (A), (B)에서 설명한 Si 트랜지스터를 갖는 층(31), 배선이 제공되는 층(32)의 단면 구조의 일례에 대하여 도시하였다. 도 28에서는 Si 트랜지스터를 갖는 층(31)이 갖는 트랜지스터(41)의 단면 구조에 대하여 설명한다. 도 28의 트랜지스터(41)의 단면 구조는 예를 들어, 상기 실시형태 1의 도 1에 도시된 트랜지스터(14)에 적용할 수 있다.
또한 도 28에 있어서, 파선 A1-A2로 나타내는 영역에 있어서는, 트랜지스터(41)의 채널 길이 방향에 있어서의 구조를 나타내고, 파선 A3-A4로 나타내는 영역에 있어서는, 트랜지스터(41)의 채널 폭 방향에 있어서의 구조를 나타내었다.
도 28에서, 트랜지스터(41)가 형성되는 기판(400)은 예를 들어, 실리콘 기판, 저마늄 기판, 실리콘 저마늄 기판 등을 사용할 수 있다. 도 28에서는 단결정 실리콘 기판을 기판(400)으로서 사용하는 경우를 예시하였다.
또한 트랜지스터(41)는 소자 분리법에 의하여 전기적으로 분리되어 있다. 소자 분리법으로서는 트렌치 분리법(STI법: Shallow Trench Isolation) 등을 이용할 수 있다. 도 28에서는, 트렌치 분리법을 이용하여 트랜지스터(41)를 전기적으로 분리하는 경우를 예시하였다. 구체적으로 도 28에서는, 에칭 등에 의하여 기판(400)에 형성된 트렌치에, 산화 실리콘 등이 포함되는 절연물을 매립한 후, 상기 절연물을 에칭 등에 의하여 부분적으로 제거함으로써 형성되는 소자 분리 영역(401)에 의하여, 트랜지스터(41)를 소자 분리시키는 경우를 예시하고 있다.
또한, 트렌치 이외의 영역에 존재하는 기판(400)의 볼록부에는, 트랜지스터(41)의 불순물 영역(402) 및 불순물 영역(403)과, 불순물 영역(402) 및 불순물 영역(403) 사이에 개재(介在)된 채널 형성 영역(404)이 제공된다. 또한 트랜지스터(41)는 채널 형성 영역(404)을 덮는 절연막(405)과, 절연막(405)을 사이에 두고 채널 형성 영역(404)과 중첩되는 게이트 전극(406)을 갖는다.
트랜지스터(41)에서는, 채널 형성 영역(404)에 있어서의 볼록부의 측부 및 상부와, 게이트 전극(406)이 절연막(405)을 사이에 두고 중첩됨으로써, 채널 형성 영역(404)의 측부와 상부를 포함한 넓은 범위에 있어서 캐리어가 흐른다. 그러므로, 트랜지스터(41)의 기판 위에 있어서의 전유 면적을 작게 억제하면서, 트랜지스터(41)에 있어서의 캐리어의 이동량을 증가시킬 수 있다. 그 결과, 트랜지스터(41)는 온 전류가 커짐과 함께, 전계 효과 이동도를 높일 수 있다. 특히 채널 형성 영역(404)에 있어서의 볼록부의 채널 폭 방향의 길이(채널 폭)를 W, 채널 형성 영역(404)에 있어서의 볼록부의 막 두께를 T로 하면, 채널 폭 W에 대한 막 두께 T의 비에 상당하는 종횡비가 높은 경우, 캐리어가 흐르는 범위는 더 넓어지기 때문에, 트랜지스터(41)의 온 전류를 더 크게 할 수 있어, 전계 효과 이동도도 더 높일 수 있다.
또한, 벌크의 반도체 기판을 사용한 트랜지스터(41)의 경우, 종횡비는 0.5 이상인 것이 바람직하고, 1 이상인 것이 더 바람직하다.
트랜지스터(41) 위에는 절연막(411)이 제공되어 있다. 절연막(411)에는 개구부가 형성된다. 그리고, 상기 개구부에는, 불순물 영역(402), 불순물 영역(403)에 각각 전기적으로 접속되는 도전막(412), 도전막(413)과, 게이트 전극(406)에 전기적으로 접속되는 도전막(414)이 형성된다.
그리고, 도전막(412)은 절연막(411) 위에 형성된 도전막(416)에 전기적으로 접속되고, 도전막(413)은 절연막(411) 위에 형성된 도전막(417)에 전기적으로 접속되고, 도전막(414)은 절연막(411) 위에 형성된 도전막(418)에 전기적으로 접속된다.
또한 도 28에 있어서, 도 27의 (A), (B)에서 도시한 배선이 제공되는 층(32)은 도전막(416, 417, 418)에 상당한다. 또한 배선이 제공되는 층(32)은 절연막, 상기 절연막에 제공되는 개구부, 상기 개구부를 포함하는 영역에 제공되는 도전막을 순서대로 형성함으로써 적층할 수 있다.
<OS 트랜지스터를 갖는 층의 단면 구조에 대하여>
이어서 도 29의 (A), (B)에서는, 도 27의 (A), (B)에서 설명한 OS 트랜지스터를 갖는 층(33)의 단면 구조의 일례에 대하여 도시하였다. 도 29의 (A)에서는 OS 트랜지스터를 갖는 층(33)이 갖는 트랜지스터(42)의 단면 구조에 대하여 설명한다. 도 29의 트랜지스터(42)의 단면 구조는 예를 들어 상기 실시형태 1의 도 1에 도시된 트랜지스터(11)~트랜지스터(13)에 적용할 수 있다.
또한 도 29의 (A), (B)에 있어서, 도 28과 마찬가지로 파선 A1-A2로 나타내는 영역에서는, 트랜지스터(42)의 채널 길이 방향에서의 구조를 나타내고, 파선 A3-A4로 나타내는 영역에서는, 트랜지스터(42)의 채널 폭 방향에서의 구조를 나타내었다.
도 27의 (A), (B)에서 설명한 배선이 제공되는 층(32)의 상층에 제공되는, 절연막(420) 위에는, 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(421)이 제공되어 있다. 절연막(421)은 밀도가 높고 치밀할수록, 또한 댕글링 본드가 적고 화학적으로 안정적일수록 더 높은 블로킹 효과를 나타낸다. 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 나타내는 절연막(421)으로서, 예를 들어 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등을 사용할 수 있다. 수소, 물의 확산을 방지하는 블로킹 효과를 나타내는 절연막(421)으로서, 예를 들어 질화 실리콘, 질화 산화 실리콘 등을 사용할 수 있다.
절연막(421) 위에는 절연막(422)이 제공되어 있고, 절연막(422) 위에는 트랜지스터(42)가 제공되어 있다.
트랜지스터(42)는 절연막(422) 위에, 산화물 반도체를 포함하는 반도체막(430)과, 반도체막(430)에 전기적으로 접속된, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(432) 및 도전막(433)과, 반도체막(430)을 덮는 게이트 절연막(431)과, 게이트 절연막(431)을 사이에 두고 반도체막(430)과 중첩되는 게이트 전극(434)을 갖는다.
또한, 도 29의 (A)에 있어서, 트랜지스터(42)는 게이트 전극(434)을 반도체막(430)의 한쪽에 있어서 적어도 가지면 좋지만, 절연막(422)을 사이에 두고 반도체막(430)과 중첩되는 게이트 전극을 더 가져도 좋다.
트랜지스터(42)가 한 쌍의 게이트 전극을 갖는 경우, 한쪽 게이트 전극에는 도통 상태 또는 비도통 상태를 제어하기 위한 신호가 공급되고, 다른 쪽 게이트 전극은, 전위가 그 외로부터 공급되어 있는 상태이어도 좋다. 이 경우, 한 쌍의 게이트 전극에 동일한 높이의 전위가 공급되어도 좋고, 다른 쪽의 게이트 전극에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 다른 쪽의 게이트 전극에 공급되는 전위의 높이를 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
또한, 도 29의 (A)에서는, 트랜지스터(42)가 하나의 게이트 전극(434)에 대응한 하나의 채널 형성 영역을 갖는 싱글 게이트 구조인 경우를 예시하고 있다. 그러나 트랜지스터(42)는 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 하나의 활성층에 채널 형성 영역을 복수로 갖는 멀티 게이트 구조이어도 좋다.
또한, 도 29의 (A)에 도시된 바와 같이 트랜지스터(42)는 반도체막(430)이 절연막(422) 위에 있어서 순서대로 적층된 산화물 반도체막(430a)~산화물 반도체막(430c)을 갖는 경우를 예시하고 있다. 다만, 본 발명의 일 형태에서는, 트랜지스터(42)가 갖는 반도체막(430)이 단(單)막의 금속 산화물막으로 구성되어 있어도 좋다.
또한 산화물 반도체막(430b)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 산화물 반도체막(430b)을 성막하기 위하여 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은 1/3 이상 6 이하, 또한 1 이상 6 이하이며, z1/y1은 1/3 이상 6 이하, 또한 1 이상 6 이하인 것이 바람직하다. 또한 z1/y1을 1 이상 6 이하로 함으로써, 산화물 반도체막(430b)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표예로서는 In:M:Zn=1:1:1, In:M:Zn=3:1:2 등이 있다.
또한 산화물 반도체막(430a, 430c)이 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 산화물 반도체막(430a, 430c)을 성막하기 위하여 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면, x2/y2<x1/y1이고, z2/y2는 1/3 이상 6 이하, 또한 1 이상 6 이하인 것이 바람직하다. 또한 z2/y2를 1 이상 6 이하로 함으로써, 산화물 반도체막(430a, 430c)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6 등이 있다.
절연막(422)은, 가열함으로써 산소의 일부를 산화물 반도체막(430a)~산화물 반도체막(430c)에 공급하는 기능을 갖는 절연막인 것이 바람직하다. 또한, 절연막(422)은 결함이 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 얻어지는, 실리콘의 댕글링 본드에서 유래하는 g=2.001을 갖는 스핀 밀도가 1×1018spins/cm3 이하인 것이 바람직하다.
절연막(422)은, 가열함으로써 상기 산소의 일부를 산화물 반도체막(430a)~산화물 반도체막(430c)에 공급하는 기능을 갖기 때문에 산화물인 것이 바람직하고 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등을 사용할 수 있다. 절연막(422)은 플라스마 CVD(Chemical Vapor Deposition)법 또는 스퍼터링법 등에 의하여 형성할 수 있다.
또한, 본 명세서에서, 산화질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화물이란 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
또한, 도 29의 (A)에 도시된 트랜지스터(42)는 채널 영역이 형성되는 산화물 반도체막(430b)의 단부 중 도전막(432) 및 도전막(433)과는 중첩되지 않는 단부, 바꿔 말하면 도전막(432) 및 도전막(433)이 위치하는 영역과는 상이한 영역에 위치하는 단부와, 게이트 전극(434)이, 중첩되는 구성을 갖는다. 산화물 반도체막(430b)의 단부는 상기 단부를 형성하기 위한 에칭으로 플라스마에 노출될 때에, 에칭 가스로부터 생긴 염소 라디칼, 불소 라디칼 등이, 산화물 반도체를 구성하는 금속 원소와 결합되기 쉽다. 따라서, 산화물 반도체막의 단부에서는 상기 금속 원소와 결합된 산소가 이탈되기 쉬운 상태에 있기 때문에, 산소 결손이 형성되고 n형화되기 쉽다고 생각될 수 있다. 그러나 도 29의 (A)에 도시된 트랜지스터(42)에서는, 도전막(432) 및 도전막(433)과는 중첩되지 않는 산화물 반도체막(430b)의 단부와, 게이트 전극(434)이 중첩되기 때문에, 게이트 전극(434)의 전위를 제어함으로써, 상기 단부에 가해지는 전계를 제어할 수 있다. 따라서 산화물 반도체막(430b)의 단부를 통하여 도전막(432)과 도전막(433) 사이를 흐르는 전류를, 게이트 전극(434)에 공급되는 전위에 의하여 제어할 수 있다. 이러한 트랜지스터(42)의 구조를 Surrounded Channel(S-Channel) 구조라고 부른다.
구체적으로 S-Channel 구조의 경우, 트랜지스터(42)가 오프가 되는 전위를 게이트 전극(434)에 공급하였을 때는, 상기 단부를 통하여 도전막(432)과 도전막(433) 사이에 흐르는 오프 전류를 작게 억제할 수 있다. 그러므로, 트랜지스터(42)에서는 큰 온 전류를 얻기 위하여 채널 길이를 짧게 하고, 그 결과, 산화물 반도체막(430b)의 단부에 있어서의 도전막(432)과 도전막(433) 사이의 길이가 짧아지더라도, 트랜지스터(42)의 오프 전류를 작게 억제할 수 있다. 따라서 트랜지스터(42)는 채널 길이를 짧게 함으로써, 도통 상태일 때는 큰 온 전류를 얻을 수 있고, 비도통 상태일 때는 오프 전류를 작게 억제할 수 있다.
또한 구체적으로 S-Channel 구조의 경우, 트랜지스터(42)가 도통 상태가 되는 전위를 게이트 전극(434)에 공급하였을 때는, 상기 단부를 통하여 도전막(432)과 도전막(433) 사이에 흐르는 전류를 크게 할 수 있다. 상기 전류는 트랜지스터(42)의 전계 효과 이동도와 온 전류의 증대에 기여한다. 그리고 산화물 반도체막(430b)의 단부와 게이트 전극(434)이 중첩됨으로써, 산화물 반도체막(430b)에 있어서 캐리어가 흐르는 영역이, 게이트 절연막(431)에 가까운 산화물 반도체막(430b)의 계면 근방뿐만 아니라, 산화물 반도체막(430b)의 넓은 범위에 있어서 캐리어가 흐르기 때문에, 트랜지스터(42)에 있어서의 캐리어의 이동량이 증가한다. 그 결과, 트랜지스터(42)의 온 전류가 커짐과 함께, 전계 효과 이동도가 높아져, 대표적으로는 전계 효과 이동도가 10cm2/V·s 이상, 또한 20cm2/V·s 이상이 된다. 또한, 여기서의 전계 효과 이동도는 산화물 반도체막의 물성값으로서의 이동도의 근사값이 아니라, 트랜지스터의 포화 영역에서의 전류 구동력의 지표이며, 외견상의 전계 효과 이동도이다.
또한, 채널 길이란, 예를 들어, 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극)과의 사이의 거리를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취하는 것으로 한정되지는 않는다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는, 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
채널 폭이란, 예를 들어 상면도에 있어서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스와 드레인이 대향하는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일한 값을 취하는 것으로 한정되지는 않는다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은, 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 부름)과, 트랜지스터의 상면도에 있어서 나타나는 채널 폭(이하, 외견상의 채널 폭이라고 부름)이 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이, 트랜지스터의 상면도에 있어서 나타내어진 외견상의 채널 폭보다 커지고, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는, 반도체의 상면에 형성되는 채널 영역의 비율에 대하여, 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우에는, 상면도에 있어서 나타내어진 외견상의 채널 폭보다, 실제로 채널이 형성되는 실효적인 채널 폭이 커진다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 견적이 곤란해지는 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 견적하기 위해서는, 반도체의 형상이 기지(旣知)인 것이라는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 모를 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것이 어렵다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 대향하는 부분의 길이인 외견상의 채널 폭을, "서라운드 채널 폭(SCW: Surrounded Channel Width)"이라고 부르는 경우가 있다. 또한, 본 명세서에서는, 단순히 채널 폭이라고 기재한 경우에는, 서라운드 채널 폭 또는 외견상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, 서라운드 채널 폭 등은, 단면 TEM 이미지 등을 취득하고, 그 화상을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 구하는 경우, 서라운드 채널 폭을 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
또한, 도 29의 (A)의 설명에서는, 트랜지스터(42)가 갖는 반도체막(430)이, 순서대로 적층된 산화물 반도체막(430a)~산화물 반도체막(430c)을 갖는 구조로서 예시하고 있다. 반도체막(430)은 다른 구조로서 도 29의 (B)에 도시된 바와 같은 구조이어도 좋다. 도 29의 (B)에 도시된 바와 같이 반도체막(430)이 갖는 산화물 반도체막(430c)은, 도전막(432) 및 도전막(433)의 상층에서 게이트 절연막(431)과 중첩시켜 제공하는 구성으로 하여도 좋다.
<Si 트랜지스터를 갖는 층과 OS 트랜지스터를 갖는 층을 적층한 단면 구조에 대하여>
다음에 도 30~도 32에서는, 도 28에서 설명한 Si 트랜지스터를 갖는 층과, 배선이 제공된 층과, 도 29의 (A)에서 설명한 OS 트랜지스터를 갖는 층(33)을 적층하였을 때의 단면 구조의 일례에 대하여 도시하였다.
도 30은, 도 27의 (A)에 도시된 모식도의 단면 구조의 일례이다.
또한 도 30에 있어서, 도 28, 도 29의 (A)와 마찬가지로, 파선 A1-A2로 나타내는 영역에 있어서는, 트랜지스터(41, 42)의 채널 길이 방향에 있어서의 구조를 나타내고, 파선 A3-A4로 나타내는 영역에 있어서는, 트랜지스터(41, 42)의 채널 폭 방향에 있어서의 구조를 나타내었다.
또한 본 발명의 일 형태에서는, 도 30에 도시된 바와 같이, 트랜지스터(41)의 채널 길이 방향과 트랜지스터(42)의 채널 길이 방향이 반드시 일치하지 않아도 된다.
또한 도 30에 있어서는, 트랜지스터(41)와 트랜지스터(42)를 전기적으로 접속하기 위하여, 절연막(420)~절연막(422)에는 개구부가 제공되어 있다. 개구부에 제공되는 도전막(433)은 상기 개구부에 있어서 도전막(418)에 접속되어 있다.
도 30에 도시된 단면 구조에서는, 도 27의 (A)의 설명에서도 설명한 바와 같이, 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(42)를, 단결정의 실리콘 기판에 채널 형성 영역을 갖는 트랜지스터(41) 위에 형성한다. 도 30의 구성으로 함으로써, 트랜지스터(42)의 채널 형성 영역과, 트랜지스터(41)의 채널 형성 영역을 서로 중첩시켜 제공할 수 있다. 그러므로, 상기 구성으로 한 메모리 셀을 갖는 반도체 장치에서는, 레이아웃 면적의 축소를 도모할 수 있다.
또한 OS 트랜지스터를 갖는 층(33)에 제공되는 트랜지스터(42)가 복수 있는 경우, 각각을 동일한 층에 제공하여도 좋고, 상이한 층에 제공하여도 좋다.
예를 들어 OS 트랜지스터를 갖는 층(33)에 제공되는 트랜지스터(42)를 동일한 층에 제공하는 경우, 도 31에 도시된 구성으로 할 수 있다. 또한, OS 트랜지스터를 갖는 층(33)에 제공되는 트랜지스터(42)를 상이한 층에 제공하는 경우, OS 트랜지스터를 갖는 층(33_1)과 층(33_2)을 나누어, 배선이 제공되는 층(32)을 사이에 개재하여 적층하는, 도 32에 도시된 구성으로 할 수 있다.
도 31에 도시된 단면 구조로 함으로써, OS 트랜지스터 수가 증가하더라도 OS 트랜지스터를 갖는 층(33)을 1층 제공하면 좋기 때문에, 적층 수를 삭감할 수 있다. 예를 들어, 도 31에서는 트랜지스터(42A) 및 트랜지스터(42B)를 한꺼번에 제작할 수 있다. 그러므로, 반도체 장치를 제작하기 위한 공정 삭감을 도모할 수 있다.
또한 도 31에 있어서, 트랜지스터(41, 42A, 42B)의 채널 길이 방향에 있어서의 구조를 도시하였다. 채널 폭 구조에 대해서는 도 30에 도시된 구조와 마찬가지이며, 상술한 구조를 참조하면 좋다.
도 31의 단면 구조의 구성을 실시형태 1의 각 트랜지스터에 적용하면, 트랜지스터(42A) 및 트랜지스터(42B)를 트랜지스터(11) 및 트랜지스터(12)로서 제작할 수 있다. 또한, 트랜지스터(13)도 마찬가지로 제작할 수 있다. 그러므로 메모리 셀을 갖는 반도체 장치의 제조 비용의 저감을 도모할 수 있다.
또한, 도 32에 도시된 단면 구조로 함으로써, OS 트랜지스터 수가 증가하더라도, OS 트랜지스터를 갖는 층(33_1, 33_2)이 복수의 층에 제공되면 좋기 때문에, 트랜지스터 수가 증가하더라도 회로 면적의 증대를 억제할 수 있다. 그러므로 반도체 장치의 칩 면적을 축소할 수 있다.
또한 도 32에 있어서, 트랜지스터(41, 42C, 42D)의 채널 길이 방향에 있어서의 구조를 도시하였다. 채널 폭 구조에 대해서는 도 30에 도시된 구조와 마찬가지이며, 상술한 구조를 참조하면 좋다.
도 32에 도시된 단면 구조로 함으로써, 상이한 층에 있는 OS 트랜지스터를 갖는 층(33_1) 및 층(33_2)에서 막 두께, 막질 등을 상이하게 한 OS 트랜지스터로 할 수 있다. 그러므로, 상이한 특성을 갖는 트랜지스터의 구분 제작을 도모할 수 있다. 예를 들어 게이트 절연막을 박막화하여 스위칭 특성을 높인 트랜지스터와, 게이트 절연막을 후막화하여 내압성을 높인 트랜지스터를 적층하여 제공할 수 있다. 그러므로 반도체 장치의 고성능화를 도모할 수 있다.
도 32에 도시된 트랜지스터(42C, 42D)는, 상기 실시형태 1에서 설명한 메모리 셀이 갖는 트랜지스터 중에서, 예를 들어 트랜지스터(11) 또는 트랜지스터(12), 트랜지스터(13)에 나타낸 OS 트랜지스터에 상당하는 트랜지스터이다. 트랜지스터(12)는, 고전압이 게이트에 인가되므로, 내압이 요구되는 트랜지스터이고, 트랜지스터(11) 및 트랜지스터(13)는 펄스 신호가 인가되므로, 스위칭 특성이 요구되는 트랜지스터이다.
도 32에 도시된 단면 구조에서는, 트랜지스터(42C)의 게이트 절연막을 박막화하여 형성하고, 트랜지스터(42D)의 게이트 절연막을 후막화하여 형성할 수 있다. 그러므로, 도 32에 도시된 단면 구조에서는, 스위칭 특성을 향상시킨 트랜지스터(42C)와, 내압을 향상시킨 트랜지스터(42D)를 적층하여 제작할 수 있다.
도 32의 단면 구조의 구성을 실시형태 1의 각 트랜지스터에 적용하면, 트랜지스터(42C)를 트랜지스터(11) 및 트랜지스터(13)로서, 트랜지스터(42D)를 트랜지스터(12)로서 구분 제작할 수 있다. 그러므로, 메모리 셀을 갖는 반도체 장치의 고성능화를 도모할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은, 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
상기 실시형태에 기재된, 도전막이나 반도체막을 스퍼터링법에 의하여 형성할 수 있으나, 다른 방법, 예를 들어 열 CVD법에 의하여 형성하여도 좋다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 이용하여도 좋다.
열 CVD법은, 플라스마를 사용하지 않는 성막 방법이므로, 플라스마 대미지에 의하여 결함이 생성되는 일이 없다는 이점을 갖는다.
열 CVD법은, 체임버 내를 대기압 또는 감압하로 하고, 원료 가스와 산화제를 체임버 내에 동시에 공급하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 수행하여도 좋다.
또한, ALD법은, 체임버 내를 대기압 또는 감압하로 하여, 반응을 위한 원료 가스가 순차적으로 체임버에 도입되고, 그 가스 도입의 순서를 반복함으로써 성막을 수행하여도 좋다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순서대로 체임버에 공급하고, 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하고, 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입하여도 좋다. 또한, 불활성 가스를 도입하는 대신 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층을 성막하고, 나중에 도입되는 제 2 원료 가스와 반응하여, 제 2 단원자층이 제 1 단원자층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입 순서를 반복하는 횟수에 의하여 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하며, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은, 여기까지 기재한 실시형태에 개시된 도전막이나 반도체막을 형성할 수 있고, 예를 들어, InGaZnOX(X>0)막을 성막하는 경우에, 트라이메틸인듐, 트라이메틸갈륨, 및 다이에틸 아연을 사용한다. 또한, 트라이메틸인듐의 화학식은 (CH3)3In이다. 또한, 트라이메틸갈륨의 화학식은 (CH3)3Ga이다. 또한, 다이메틸아연의 화학식은 (CH3)2Zn이다. 또한, 이들 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 (C2H5)3Ga)을 사용할 수도 있고, 다이에틸아연 대신에 다이에틸 아연(화학식 (C2H5)2Zn)을 사용할 수 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 성막하는 경우에는 WF6가스와 B2H6가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 후에, WF6가스와 H2가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 산화물 반도체막, 예를 들어 InGaZnOX(X>0)막을 성막하는 경우에는 In(CH3)3가스와 O3가스를 순차적으로 반복하여 도입함으로써 InO2층을 형성한 후, Ga(CH3)3가스와 O3가스를 동시에 도입함으로써 GaO층을 형성한 후에, Zn(CH3)2와 O3가스를 동시에 도입함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또한, 이들 가스를 혼합함으로써 InGaO2층이나 InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
이상으로, 본 실시형태에 기재되는 구성은 다른 실시형태에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치를 전자 부품에 적용하는 예 및 그 전자 부품을 구비하는 전자 기기에 적용하는 예에 대하여, 도 33, 도 34를 사용하여 설명하기로 한다.
도 33의 (A)에서는 상술한 실시형태에서 설명한 반도체 장치를 전자 부품에 적용하는 예에 대하여 설명한다. 또한, 전자 부품은 반도체 패키지 또는 IC용 패키지라고도 한다. 이 전자 부품은 단자 추출 방향이나 단자의 형상에 따라, 복수의 규격이나 명칭이 존재한다. 그래서 본 실시형태에서는 그 일례에 대하여 설명하기로 한다.
상기 실시형태 5의 도 28~도 32에 도시된 바와 같은 트랜지스터로 구성되는 반도체 장치는, 조립 공정(후(後)공정)을 거쳐, 프린트 기판에 탈착 가능한 부품이 복수 합쳐짐으로써 완성된다.
후공정에 대해서는, 도 33의 (A)에 도시된 각 공정을 거쳐 완성시킬 수 있다. 구체적으로는 전(前)공정에서 얻어지는 소자 기판을 완성(스텝 S1)한 후, 기판의 이면을 연삭(硏削)한다(스텝 S2). 이 단계에서 기판을 박막화하여, 전공정에서의 기판의 휨 등을 저감시키며, 부품 자체의 소형화를 도모하기 위해서이다.
기판의 이면을 연삭하여 기판을 복수의 칩으로 분리하는 다이싱 공정을 수행한다. 그리고 분리된 칩을 각각 골라내고 리드 프레임 위에 탑재하여 접합하는, 다이 본딩 공정을 수행한다(스텝 S3). 이 다이 본딩 공정에서의 칩과 리드 프레임의 접착은 수지에 의한 접착이나 테이프에 의한 접착 등, 제품에 따라 적절히 적합한 방법을 선택한다. 또한, 다이 본딩 공정에서는, 인터포저 위에 탑재하여 접합하여도 좋다.
이어서, 리드 프레임의 리드와 칩 위의 전극을 금속 세선(와이어)으로 전기적으로 접속하는, 와이어 본딩을 수행한다(스텝 S4). 금속 세선에는 은선(silver wire)이나 금선(gold wire)을 사용할 수 있다. 또한, 와이어 본딩은, 볼 본딩(ball bonding)이나 웨지 본딩(wedge bonding)을 채용할 수 있다.
와이어 본딩이 수행된 칩은, 에폭시 수지 등으로 밀봉되는, 몰드 공정이 수행된다(스텝 S5). 몰드 공정을 수행함으로써 전자 부품의 내부가 수지로 충전되어, 기계적인 외력에 의한 내장되는 회로부나 와이어에 대한 대미지를 저감할 수 있고, 또한 수분이나 먼지에 의한 특성 열화를 저감할 수 있다.
다음에, 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(스텝 S6). 이 도금 처리에 의하여 리드가 녹나는 것을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 더 확실하게 수행할 수 있다.
이어서, 패키지 표면에 인자 처리(마킹)를 수행한다(스텝 S7). 그리고 최종적인 검사 공정(스텝 S8)을 거쳐서 전자 부품이 완성된다(스텝 S9).
이상에서 설명한 전자 부품은, 상술한 실시형태에서 설명한 반도체 장치를 포함하는 구성으로 할 수 있다. 그러므로, 다치의 데이터를 기억할 수 있는 반도체 장치를 갖는 전자 부품을 실현할 수 있다. 상기 전자 부품은 다치의 데이터를 기억할 수 있는 반도체 장치를 포함하기 때문에, 기억 용량이 향상된 전자 부품이다.
또한, 완성된 전자 부품의 사시 모식도를 도 33의 (B)에 도시하였다. 도 33의 (B)에서는, 전자 부품의 일례로서 QFP(Quad Flat Package)의 사시 모식도를 도시하였다. 도 33의 (B)에 도시된 전자 부품(700)은, 리드(701) 및 반도체 장치(703)를 제시한다. 도 33의 (B)에 도시된 전자 부품(700)은 예를 들어 프린트 기판(702)에 실장된다. 이런 전자 부품(700)이 복수 조합되어, 각각이 프린트 기판(702) 위에서 전기적으로 접속됨으로써 전자 부품이 실장된 기판(실장 기판(704))이 완성된다. 완성된 실장 기판(704)은 전자 기기 등의 내부에 제공된다.
다음으로, 컴퓨터, 휴대 정보 단말(휴대 전화, 휴대형 게임기, 음향 재생 장치 등도 포함함), 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 및 디지털 비디오 카메라 등의 전자 기기에, 상술한 전자 부품을 적용하는 경우에 대하여 설명한다.
도 34의 (A)는 휴대형 정보 단말이며, 하우징(901), 하우징(902), 제 1 표시부(903a), 제 2 표시부(903b) 등에 의하여 구성된다. 하우징(901)과 하우징(902) 중 적어도 일부에는, 앞의 실시형태에서 제시한 반도체 장치를 갖는 실장 기판이 제공되어 있다. 그러므로, 기억 용량이 향상된 휴대형 정보 단말이 실현된다.
또한, 제 1 표시부(903a)는 터치 입력 기능을 갖는 패널이며, 예를 들어 도 33의 (A)의 왼쪽 도면과 같이, 제 1 표시부(903a)에 표시되는 선택 버튼(904)으로 "터치 입력"을 할지 "키보드 입력"을 할지를 선택할 수 있다. 선택 버튼은 다양한 크기로 표시될 수 있기 때문에, 폭넓은 세대의 사람이 편리한 사용을 실감할 수 있다. 여기서, 예를 들어 "키보드 입력"을 선택한 경우, 도 33의 (A) 중 오른쪽 도면과 같이 제 1 표시부(903a)에는 키보드(905)가 표시된다. 이로써, 종래의 정보 단말과 마찬가지로, 키 입력에 의한 민첩한 문자 입력 등이 가능해진다.
또한, 도 33의 (A)에 도시된 휴대형 정보 단말은 도 33의 (A)의 오른쪽 도면과 같이, 제 1 표시부(903a) 및 제 2 표시부(903b) 중, 한쪽을 떼어낼 수 있다. 제 2 표시부(903b)도 터치 입력 기능을 갖는 패널로 하여, 운반 시에 더 경량화를 도모할 수 있고, 한 손으로 하우징(902)을 들고, 다른 한 손으로 조작할 수 있기 때문에 편리하다.
도 34의 (A)는, 다양한 정보(정지 화상, 동영상, 및 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시된 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면 또는 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다.
또한, 도 34의 (A)에 도시된 휴대형 정보 단말은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구매하거나 다운로드하는 구성으로 할 수도 있다.
또한, 도 34의 (A)에 도시된 하우징(902)에 안테나, 마이크 기능이나, 무선 기능을 가지게 하여, 휴대 전화로서 사용하여도 좋다.
도 34의 (B)는 전자 페이퍼를 실장한 전자 서적(910)이며, 하우징(911)과 하우징(912)의 2개의 하우징으로 구성되어 있다. 하우징(911) 및 하우징(912)에는 각각 표시부(913) 및 표시부(914)가 제공되어 있다. 하우징(911)과 하우징(912)은 축부(915)에 의하여 접속되어 있고, 상기 축부(915)를 축으로 하여 개폐 동작을 수행할 수 있다. 또한, 하우징(911)은 전원(916), 조작 키(917), 스피커(918) 등을 구비하고 있다. 하우징(911) 및 하우징(912) 중 적어도 하나에는, 앞의 실시형태에서 제시한 반도체 장치를 갖는 실장 기판이 제공되어 있다. 그러므로, 기억 용량이 향상된 전자 서적이 실현된다.
도 34의 (C)는, 텔레비전 장치이며, 하우징(921), 표시부(922), 스탠드(923) 등으로 구성되어 있다. 텔레비전 장치(920)의 조작은 하우징(921)이 구비하는 스위치나, 리모트 컨트롤러(924)에 의하여 수행할 수 있다. 하우징(921) 및 리모트 컨트롤러(924)에는, 앞의 실시형태에서 제시한 반도체 장치를 갖는 실장 기판이 탑재되어 있다. 그러므로, 기억 용량이 향상된 텔레비전 장치가 실현된다.
도 34의 (D)는 스마트 폰이고, 본체(930)에는 표시부(931)와, 스피커(932)와, 마이크로폰(933)과, 조작 버튼(934) 등이 제공되어 있다. 본체(930) 내에는, 앞의 실시형태에서 제시한 반도체 장치를 갖는 실장 기판이 제공되어 있다. 그러므로, 기억 용량이 향상된 스마트폰이 실현된다.
도 34의 (E)는 디지털 카메라이며, 본체(941), 표시부(942), 조작 스위치(943) 등에 의하여 구성되어 있다. 본체(941) 내에는, 앞의 실시형태에서 제시한 반도체 장치를 갖는 실장 기판이 제공된다. 그러므로, 기억 용량이 향상된 디지털 카메라가 실현된다.
상술한 바와 같이, 본 실시형태에 기재된 전자 기기에는, 앞의 실시형태에 따른 반도체 장치를 갖는 실장 기판이 탑재되어 있다. 그러므로, 기억 용량이 향상된 전자 기기가 실현된다.
11: 트랜지스터
12: 트랜지스터
13: 트랜지스터
14: 트랜지스터
15: 트랜지스터
21: 용량 소자
31: Si 트랜지스터를 갖는 층
32: 배선이 제공되는 층
33: OS 트랜지스터를 갖는 층
33_1: OS 트랜지스터를 갖는 층
33_2: OS 트랜지스터를 갖는 층
41: 트랜지스터
42: 트랜지스터
42A: 트랜지스터
42B: 트랜지스터
42C: 트랜지스터
42D: 트랜지스터
100: 펠릿
100a: 펠릿
100b: 펠릿
101: 이온
110: RAM
111: 행 선택 드라이버
112: 열 선택 드라이버
113: 디코더
114: 판독 기록 제어 회로
120: 기판
121: 디코더
122: 저항 소자
123: 콤퍼레이터
125: 카운터
130: 타깃
210: 전자총실
212: 광학계
214: 시료실
216: 광학계
218: 카메라
220: 관찰실
222: 필름실
224: 전자
228: 물질
229: 형광판
310e: 도전막
316b: 도전막
319: 도전막
400: 기판
401: 소자 분리 영역
402: 불순물 영역
403: 불순물 영역
404: 채널 형성 영역
405: 절연막
406: 게이트 전극
411: 절연막
412: 도전막
413: 도전막
414: 도전막
416: 도전막
417: 도전막
418: 도전막
420: 절연막
421: 절연막
422: 절연막
430: 반도체막
430a: 산화물 반도체막
430b: 산화물 반도체막
430c: 산화물 반도체막
431: 게이트 절연막
432: 도전막
433: 도전막
434: 게이트 전극
700: 전자 부품
701: 리드
702: 프린트 기판
703: 반도체 장치
704: 실장 기판
901: 하우징
902: 하우징
903a: 표시부
903b: 표시부
904: 선택 버튼
905: 키보드
910: 전자 서적
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 축부
916: 전원
917: 조작 키
918: 스피커
920: 텔레비전 장치
921: 하우징
922: 표시부
923: 스탠드
924: 리모트 컨트롤러
930: 본체
931: 표시부
932: 스피커
933: 마이크로폰
934: 조작 버튼
941: 본체
942: 표시부
943: 조작 스위치

Claims (9)

  1. 제 1 트랜지스터와, 제 2 트랜지스터와, 제 3 트랜지스터와, 제 4 트랜지스터와, 용량 소자를 갖는 반도체 장치로서,
    상기 제 1 트랜지스터의 게이트는, 제 1 배선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은, 제 2 배선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 게이트는, 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은, 제 3 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트는, 제 4 배선에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은, 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제 5 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트는, 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은, 제 6 배선에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제 7 배선에 전기적으로 접속되고,
    상기 용량 소자의 한쪽의 전극은, 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 용량 소자의 다른 쪽의 전극은, 제 8 배선에 전기적으로 접속되고,
    상기 제 1 배선은, 제 1 신호를 공급할 수 있는 기능을 갖고,
    상기 제 2 배선은, 제 2 신호를 공급할 수 있는 기능을 갖고,
    상기 제 3 배선은, 제 1 전위를 공급할 수 있는 기능을 갖고,
    상기 제 4 배선은, 제 3 신호를 공급할 수 있는 기능을 갖고,
    상기 제 5 배선은, 제 2 전위를 공급할 수 있는 기능을 갖고,
    상기 제 6 배선은, 상기 제 4 트랜지스터의 게이트의 전위에 따라 전류를 흘릴 수 있는 기능을 갖고,
    상기 제 7 배선은, 상기 제 4 트랜지스터의 게이트의 전위에 따라 전류를 흘릴 수 있는 기능을 갖고,
    상기 제 8 배선은, 제 4 신호를 공급할 수 있는 기능을 갖고,
    상기 제 1 신호는, 상기 제 1 트랜지스터를 도통 상태로 하여, 상기 제 2 트랜지스터의 게이트에 상기 제 2 신호의 전위를 공급할 수 있는 기능을 갖고,
    상기 제 1 신호는, 상기 제 1 트랜지스터를 비도통 상태로 하여, 상기 제 2 트랜지스터의 게이트에 상기 제 2 신호의 전위를 유지할 수 있는 기능을 갖고,
    상기 제 4 신호는, 상기 제 2 트랜지스터의 게이트의 전위를 서서히 하강시키면서, 상기 제 2 트랜지스터의 도통 상태를 변화시켜, 상기 제 4 트랜지스터의 게이트의 전위를 감소시키는 기능을 갖고,
    상기 제 3 신호는, 상기 제 3 트랜지스터를 도통 상태로 하여, 상기 제 4 트랜지스터의 게이트에 상기 제 2 전위를 공급할 수 있는 기능을 갖고,
    상기 제 1 트랜지스터와, 상기 제 2 트랜지스터와, 상기 제 3 트랜지스터는, 반도체층이 산화물 반도체를 갖고,
    상기 제 4 트랜지스터는, 반도체층이 실리콘을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터와, 상기 제 2 트랜지스터와, 상기 제 3 트랜지스터가 갖는 채널 영역과, 상기 제 4 트랜지스터가 갖는 채널 영역은, 서로 중첩되는 영역을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 4 트랜지스터는, p채널형 트랜지스터인 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
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