JP6533397B2 - 半導体装置 - Google Patents

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Description

本発明は、バックゲートを有する酸化物半導体トランジスタを有する半導体装置に関し、特にバックゲートに加える電圧を自動的に制御する機能を有する半導体装置に関する。またその半導体装置を備えた電子機器に関する。
メモリであるＳＲＡＭやＤＲＡＭは、既に様々な電子機器に使用されている。例えば、キャッシュメモリにもＳＲＡＭやＤＲＡＭが広く使われている。キャッシュメモリは、中央演算処理装置（ＣＰＵ）、ハードディスクドライブ（ＨＤＤ）、ソリッドステートドライブ（ＳＳＤ）などの機器に使用される。キャッシュメモリは、論理回路に対して迅速にデータの入出力を行うことを目的として設けられる。
不揮発性のメモリとしては、フラッシュメモリがあるが、フラッシュメモリは応答が遅い。新しいメモリとして酸化物半導体を用いたメモリが提案されている。
酸化物半導体を用いたトランジスタはオフ電流を非常に低くできる。たとえば、チャネル幅１μｍあたりのオフ電流として、８５℃で、１００ｙＡ（１ｙＡ（ヨクトアンペア）は１×１０−２４Ａ）以下という数値が得られている。このため、保持容量と酸化物半導体を用いたトランジスタとで、長時間データを保持可能なメモリ素子が構成できる（例えば、特許文献１参照）。
また、酸化物半導体を用いたトランジスタは、しきい値電圧を制御する技術が開発途上にある。しきい値電圧がマイナス方向にずれた場合、Ｖｇ＝０Ｖの条件にて、オフ電流が増加する。したがって、しきい値電圧がずれることにより、データ保持時間が短くなるという課題もある。したがって、この点からも、データ保持期間を長くするために、しきい値電圧制御技術の需要が考えられる。
特開２０１１−１８１１６７
酸化物半導体を用いたトランジスタは極めて小さいオフ電流を有するため、その特性を生かし、不揮発性のメモリを構成することが可能である。一方で、酸化物半導体を用いたトランジスタはしきい値電圧の制御が難しい。しきい値電圧制御の方法として、酸化物半導体のトランジスタにバックゲートを形成しその電圧を制御することによって、しきい値電圧を変えられることが知られている。しかし、バックゲート電圧を固定にした場合、トランジスタ特性のばらつきや、温度特性によって、トランジスタのしきい値電圧は変化してしまうといった課題がある。
本発明は酸化物半導体トランジスタのバックゲートに自動的に適切な電位を印加する機能を有する半導体装置を提供することを目的の一とする。酸化物半導体トランジスタのバックゲートに自動的に適切な電位を印加する機能を有する半導体装置を有する電子機器を提供することを目的の一とする。
本発明は半導体装置を使用する環境、たとえば温度などが変動しても酸化物半導体トランジスタのしきい値電圧が安定に得られる半導体装置を提供することを目的の一とする。製造工程において、トランジスタ特性のばらつきが生じても酸化物半導体トランジスタのしきい値電圧が安定に得られる半導体装置を提供することを目的の一とする。またその結果として、安定にオフ電流を制御できる半導体装置を提供することを目的の一とする。
本明細書で開示する発明の一態様は、上記課題の少なくとも一つを解決する。
本発明の一態様にかかる半導体装置は、可変バイアス回路と、バックゲートを有する第１のトランジスタと、電流源と、差動増幅器と、基準電圧源と、機能回路を有し、機能回路は、バックゲートを有する第２のトランジスタを有し、第１のトランジスタ及び第２のトランジスタは、酸化物半導体を有し、電流源は、第１のトランジスタのドレイン・ソース間に電流を流し、当該電流に応じたゲート・ソース間電圧を発生させ、差動増幅器は、第１のトランジスタのゲート・ソース間電圧と基準電圧源の電圧とを比較し、差分を増幅して出力し、可変バイアス回路は、差動増幅器の出力電圧または出力電流によって制御され、第１のトランジスタのバックゲートおよび、第２のトランジスタのバックゲートに電圧を供給することを特徴とする。
本発明の一態様にかかる半導体装置は、上記可変バイアス回路はＰＷＭ（ｐｕｌｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）波発生回路を有していても良い。
本発明の一態様にかかる半導体装置は、上記機能回路がメモリ回路であっても良い。
本発明の一態様にかかる半導体装置は、上記機能回路がレジスタ回路であっても良い。
本願の制御動作によって温度やトランジスタ特性のばらつきの影響によって、酸化物半導体トランジスタのしきい値電圧が変化することが少ない半導体装置を提供できる。温度やトランジスタ特性のばらつきの影響を受けることなく酸化物半導体トランジスタのオフ電流を安定に制御できる半導体装置を提供できる。
消費電力を抑えた記憶装置または半導体装置を提供できる。高速動作可能な記憶装置または半導体装置を提供できる。
本発明の半導体装置のブロック図。 酸化物半導体トランジスタのＩｄ−Ｖｇ特性を示す図。 本発明の半導体装置のブロック図。 ＰＷＭ波発生回路のブロック図。 ＰＷＭ波発生回路の動作を示す図。 本発明をメモリ回路に応用した図。 本発明をレジスタ回路に応用した図。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 電子部品の作製工程を示すフローチャート及び斜視模式図。 電子部品を用いた電子機器。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
図１に本発明の一態様に係る半導体装置のブロック図を示す。本発明の一態様に係る半導体装置は可変バイアス回路１０１、しきい値電圧モニター用トランジスタ１０２、電流源１０３、差動増幅器１０４、基準電圧源１０５、酸化物半導体を用いた機能回路１０６、酸化物半導体トランジスタ１０７からなる。ここで、機能回路１０６はバックゲートが制御された酸化物半導体トランジスタ１０７を含む回路で、一般にはメモリ、演算回路、増幅回路などであるがこれには限定されない。
以下に構成要素を順に説明する。可変バイアス回路１０１は入力される電圧によって制御され、バックゲートに印加する電圧（バックゲート制御電圧Ｖｂｇ）を発生する電圧制御型電圧源である。しきい値電圧モニター用トランジスタ１０２は機能回路で使用されるバックゲート付酸化物半導体トランジスタと同様な構造をもつ酸化物半導体トランジスタであり、構造だけでなくゲート長、ゲート幅も同様であることが望ましい。電流源１０３は定電流源であり、温度、電源電圧に対して変動が少ないことが望ましい。基準電圧源１０５は定電圧源であり、温度、電源電圧に対して変動が少ないことが望ましい。差動増幅器１０４は非反転入力電圧、反転入力電圧の差電圧を増幅して出力するものである。差動増幅器１０４を電流出力として、可変バイアス回路１０１を電流入力してもよい。
本発明の動作について以下に説明する。酸化物半導体トランジスタはｎ型を想定する。なお、ｐ型のトランジスタの場合は極性が逆になるので、以下のトランジスタの動作も逆になる。ｎ型トランジスタではバックゲートに印加する電圧がプラスである場合、トランジスタのしきい値電圧はマイナスに動き、印加する電圧がマイナスである場合、トランジスタのしきい値電圧はプラスに動く。酸化物半導体をメモリに使用する場合、しきい値電圧を十分にプラス方向にシフトさせることが望ましい。しきい値電圧がマイナスであるとＶｇ＝０Ｖにおいてもドレインに電流が流れ、メモリを構成した場合、データの保持が困難になるためである。図２は酸化物半導体トランジスタのＩｄ−Ｖｇ特性を示したものである。バックゲート制御電圧Ｖｂｇによって、しきい値電圧は変動する。
基準電圧源１０５の電圧をＶｒｅｆとしたとき、酸化物半導体トランジスタ１０２のゲート電圧ＶｇがＶｒｅｆより低い場合、差動増幅器１０４は出力電圧を高くするように動作する。この電圧を受けて、可変バイアス回路１０１はバックゲート制御電圧Ｖｂｇがマイナス方向になるように動作する。Ｖｂｇがマイナス方向に動作すると、酸化物半導体トランジスタ１０２のしきい値電圧は高い方向に動き、酸化物半導体トランジスタ１０２のＶｇは大きくなる。また、酸化物半導体トランジスタ１０２のゲート電圧ＶｇがＶｒｅｆより高い場合、差動増幅器１０４は出力電圧を低くするように動作する。この電圧を受けて、可変バイアス回路１０１はバックゲート制御電圧Ｖｂｇがプラス方向になるように動作する。Ｖｂｇがプラス方向に動作すると、酸化物半導体トランジスタ１０２のしきい値電圧は低い方向に動き、酸化物半導体トランジスタ１０２のＶｇは小さくなる。このようにこの回路は負帰還をかけるように動作する。
ここで最初に述べたように酸化物半導体トランジスタ１０２と１０７は同一構造であるとすると、その電気特性は類似のものとなる。酸化物半導体トランジスタ１０２の特性を制御することにより、同じバックゲート制御電圧Ｖｂｇを与えている酸化物半導体トランジスタ１０７の特性も制御される。このようにして、機能回路１０６に含まれる酸化物半導体トランジスタのしきい値電圧が制御可能となり、そのオフ電流も制御が可能となる。
（実施の形態２）
図３は可変バイアス回路１０１をさらに具体化したブロック図である。図３に示す可変バイアス回路はＰＷＭ波発生回路３０１、定電圧回路３０２、インバータ３０３、レベルシフタ３０４、３０５、スイッチトランジスタ３０６、３０７、抵抗３０８、容量３０９より構成されている。ＰＷＭ波発生回路３０１は入力される電圧によってデューティ比を制御可能な信号発生回路である。
ＰＷＭ波発生回路３０１は差動増幅器１０４の出力電圧によって制御され、差動増幅器１０４の出力電圧が高くなるとＰＷＭ波発生回路３０１の出力はハイの期間が短くなり、差動増幅器１０４の出力電圧が低くなるとＰＷＭ波発生回路３０１の出力はロウの期間が短くなる。ＰＷＭ波発生回路３０１の出力はレベルシフタ３０５を介してスイッチトランジスタ３０７のゲートに接続される、また、ＰＷＭ波発生回路３０１の出力はインバータ３０３、レベルシフタ３０４を介してスイッチトランジスタ３０６のゲートに接続される。スイッチトランジスタ３０６のドレインまたはソースの一方は定電圧回路３０２に接続される。スイッチトランジスタ３０６のドレインまたはソースの他方は抵抗３０８の一方の端子およびスイッチトランジスタ３０７のドレインまたはソースの一方に接続される。
スイッチトランジスタ３０７のドレインまたはソースの他方は低電位側電源ＶＳＳ１に接続される。抵抗３０８の他方の端子はトランジスタ１０２，１０７のバックゲート、容量３０９に接続される。接続点Ａは定電圧回路３０２、ＶＳＳ１に交互に接続されるが、抵抗３０８、容量３０９がロウパスフィルタを構成するので、ほぼ直流電圧がトランジスタ１０２、１０７のバックゲートに入力される。スイッチトランジスタ３０６、３０７の動作の割合に従って、バックゲート電圧には定電圧回路３０２の電圧とＶＳＳ１との間の電圧が印加される。
酸化物半導体トランジスタではしきい値電圧はマイナスの方向に動きやすい傾向がありその対策としてバックゲートにマイナス電圧を印加してしきい値電圧を制御する場合が多い。したがって、ＶＳＳ１をＧＮＤとした場合、定電圧回路３０２は負電圧を供給する場合が多い。バルクシリコントランジスタを用いて負電圧を作るのは絶縁分離上の問題から困難なことがあり得る。その場合、定電圧回路３０２、スイッチトランジスタ３０６、３０７は酸化物半導体トランジスタで構成することが望ましい。
図４はＰＷＭ波発生回路３０１のブロック図である。ＰＷＭ波発生回路３０１は三角波発生回路５０１、コンパレータ５０２、インバータバッファ５０３、５０４からなる。インバータバッファはなくてもよい。
図５はＰＷＭ波発生回路３０１およびスイッチトランジスタ３０６、３０７の動作を示したものである。三角波発生回路５０１よりコンパレータ５０２の非反転入力に三角波が入力される。また差動増幅器１０４の出力がコンパレータ５０２の反転入力に入力される。
差動増幅器１０４の出力電圧より三角波の電圧が大きい期間において、ＰＷＭ波発生回路３０１はハイを出力する。差動増幅器１０４の出力電圧より三角波の電圧が小さい期間において、ＰＷＭ波発生回路３０１はロウを出力する。ＰＷＭ波発生回路３０１の出力がハイの場合、スイッチトランジスタ３０７がオンしてＡ点はＶＳＳ１に接続される。ＰＷＭ波発生回路３０１の出力がロウの場合、スイッチトランジスタ３０６がオンしてＡ点は定電圧回路３０２の出力に接続される。Ａ点はこのように交互に２つの電位が発生し、抵抗３０８、容量３０９のロウパスフィルタを介してバックゲートに平滑された電圧が入力される。このようにして、バックゲートには常に酸化物半導体トランジスタ１０２のしきい値電圧を特定の電圧にするような電圧が印加され、温度に対して安定なしきい値電圧を得ることができる。
（実施の形態３）
図６に酸化物半導体トランジスタをメモリ回路に使用した例を示す。メモリセル２００は書き込みトランジスタ２０１、読み出しトランジスタ２０２、保持容量２０３から構成される。ここで書き込みトランジスタ２０１は酸化物半導体トランジスタであり、読み出しトランジスタ２０２はｐ型Ｓｉトランジスタとして説明をおこなう。読み出しトランジスタ２０２はｎ型Ｓｉトランジスタまたは酸化物半導体トランジスタを用いてもよい。なお、本実施の形態に示すメモリ回路が先の実施の形態に示す機能回路１０６に対応し、書き込みトランジスタ２０１が先の実施の形態に示す酸化物半導体トランジスタ１０７に対応する。
書き込みトランジスタ２０１のゲートはワード線２０４に接続され、書き込みトランジスタ２０１のソースまたはドレインの一方は読み出しトランジスタ２０２のゲートおよび保持容量２０３の一方の電極に接続される。保持容量２０３の他方の電極は容量ワード線２０５に接続される。読み出しトランジスタ２０２のソースはソース線２０６に接続される。読み出しトランジスタ２０２のドレインと書き込みトランジスタ２０１のソースまたはドレインの他方はビット線２０７に接続される。また書き込みトランジスタ２０１のバックゲートはバックゲートバイアス線２０８に接続される。またワード線２０４、容量ワード線２０５、ソース線２０６は駆動回路２０９によって制御され、ビット線２０７は駆動回路２１０によって制御される。
以下にこの実施の形態のメモリ回路の動作説明をおこなう。本実施の形態の書き込み動作は以下のように行われる。まず、メモリセル２００にハイを記憶する場合を説明する。ビット線２０７に駆動回路２１０よりハイ信号が与えられる。次にワード線２０４をハイとし、容量ワード線２０５をロウとする。ワード線２０４がハイとなると書き込みトランジスタ２０１がオンし、ビット線２０７のデータがノードＮに記憶される。このときソース線２０６はロウとしておき、読み出しトランジスタ２０２が動作しないように設定する。書き込みを行わない行のワード線２０４はロウ、容量ワード線２０５はハイとする。
次にメモリセル２００にロウを記憶する場合を説明する。ビット線２０７に駆動回路２１０よりロウ信号が与えられる。次にワード線２０４をハイとし、容量ワード線２０５をロウとする。ワード線２０４がハイとなると書き込みトランジスタ２０１がオンし、ビット線２０７のデータがノードＮに記憶される。このときソース線２０６はロウとしておき、読み出しトランジスタ２０２が動作しないように設定する。書き込みを行わない行のワード線２０４はロウ、容量ワード線２０５はハイとする。このようにしてノードＮに期待するデータが書き込まれる。
メモリセル２００よりデータを読み出す場合を説明する。まずビット線２０７を中間電位にプリチャージする。次に容量ワード線２０５をロウ、ソース線２０６をハイとする。ノードＮにハイが記憶されていれば読み出しトランジスタ２０２はオンしないため、ビット線２０７の電位はプリチャージされた電位から変化しない。ノードＮにロウが記憶されていれば読み出しトランジスタ２０２はオンし、ソース線２０６からビット線２０７に電流が流れ、ビット線２０７の電位はプリチャージ電位より上昇する。この上昇分を検知すればノードＮの電位がロウであるかどうかがわかる。このようにしてメモリセル２００に記憶されたデータを読み取ることが可能になる。
また、読み取りを行わない行の容量ワード線２０５をハイ、ソース線２０６をロウとすることで、読み取りを行わない行の読み出しトランジスタ２０２をオフにすることが可能になり、選択的な読み出しが可能となる。
このメモリ回路において、メモリ性の保証はノードＮにおいて電荷の保持がどれだけできるかに依存する。不揮発性メモリは１０年間のデータ保持が必要であり、保持特性は重要な要素である。
電荷が放電する可能性があるのは以下の４通りである。１番目として書き込みトランジスタ２０１のゲート絶縁膜を介して、ワード線２０４に電流が流れる。２番目として保持容量２０３を介して、容量ワード線２０５に電流が流れる。３番目として書き込みトランジスタ２０１のゲート絶縁膜を介してビット線２０７またはソース線２０６に電流が流れる。４番目として書き込みトランジスタ２０１のドレイン電流としてビット線２０７に電流が流れる。
このうち１番目乃至３番目は絶縁膜を厚くすることで対応が可能である。４番目は書き込みトランジスタ２０１を確実にオフする必要があり、Ｖｇ＝０Ｖにおいてドレイン・ソース電流を十分小さくする必要があり、書き込みトランジスタ２０１のしきい値電圧を制御する必要がある。本発明はこの対策として有効であり、可変バイアス回路１０１によって、書き込みトランジスタ２０１を十分にオフさせることが可能である電位を、バックゲートバイアス線２０８に与えることができる。
図７は不揮発性のレジスタ回路の実施例である。一般的にレジスタ回路は論理回路のなかで、一時的にデータを蓄えるのに使用されるが酸化物半導体トランジスタを用いることによって電源をオフしてもデータを保存することができる。図７において、不揮発性レジスタ回路はインバータ６０１、スイッチ６０２、ＮＡＮＤ６０３、クロックインバータ６０４、スイッチ６０５、インバータ６０６、クロックＮＡＮＤ６０７、マルチプレクサ６０８、インバータ６０９、酸化物半導体トランジスタ６１０、Ｐ型トランジスタ６１１、Ｎ型トランジスタ６１２、６１３、容量６１４、６１５によって構成されている。通常のレジスタ回路に比べて、マルチプレクサ６０８、インバータ６０９、酸化物半導体トランジスタ６１０、Ｐ型トランジスタ６１１、Ｎ型トランジスタ６１２、６１３、容量６１４、６１５が追加されている。
以下にその動作を説明する。書き込み信号Ｗ、読み出し信号Ｒｅがいずれもロウの時はマルチプレクサ６０８の出力はＮＡＮＤ６０３の出力をクロックインバータ６０４の入力とスイッチ６０５の入力に出力する。また、酸化物半導体トランジスタ６１０はオフとなる。このため不揮発性部分は動作に寄与しない。
書き込みの際には書き込み信号Ｗがハイとなり、マルチプレクサ６０８の出力を容量６１４に書き込む。書き込み信号Ｗをロウにしたのち電源をオフしても、容量６１４にはデータが保持される。
再度電源をオンし、読み出し信号Ｒｅをハイにすると容量６１４からデータが読み出され、レジスタ回路に入力される。この詳細を以下に説明する。容量６１４にハイが記憶されているとトランジスタ６１３はオンしそのドレインはロウとなる。トランジスタ６１１、６１２で構成されるインバータが動作し、インバータ６０９を介してマルチプレクサ６０８にハイ信号が入力される。読み出し信号Ｒｅがハイの時にはマルチプレクサ６０８はインバータ６０９の出力をクロックインバータ６０４、スイッチ６０５の入力にだすので、このようにしてレジスタ回路にハイ信号が戻される。
容量６１４にロウが記憶されている場合、トランジスタ６１３、６１２はオフとなる。電源投入時に一瞬トランジスタ６１１がオンして容量６１５の電位をハイに設定する。インバータ６０９を介してマルチプレクサ６０８にはロウが入力される。そしてマルチプレクサ６０８の出力はロウが出力され、レジスタ回路にはロウ信号が戻される。このようにして、不揮発性レジスタ回路は動作する。ここでインバータ、ＮＡＮＤなどを構成するＣＭＯＳ回路において、Ｐ型トランジスタをＳｉトランジスタで、Ｎ型トランジスタを酸化物半導体トランジスタで構成してもよい。酸化物半導体トランジスタは短チャネル効果が起こりにくいという特徴があり、ゲート長Ｌが微細化されたときに移動度の低下や、しきい値電圧の変動が起きにくいという特徴がある。したがって、ＣＭＯＳ回路のＮ型トランジスタ部分を酸化物半導体トランジスタとすることで、微細化した際において、ＳｉトランジスタのみでＣＭＯＳ回路を構成するより周波数特性などを向上させることができる。また、この場合、Ｐ型トランジスタとＮ型トランジスタを積層することが可能なので、面積の縮小にも貢献できる。さらにはＮ型トランジスタ用のドーピング工程なども不要となり工程削減をおこなうことができる。
上記実施例と同様に、データを長時間維持するためには酸化物半導体トランジスタ６１０はＶｇ＝０Ｖにおいて、十分オフになっている必要があり、そのしきい値電圧は高く設定する必要がある。図７においては可変バイアス回路１０１より配線６１６を介して酸化物半導体トランジスタ６１０のバックゲートに電圧を印加することにより、酸化物半導体トランジスタのしきい値電圧を安定に設定することが可能になり、温度などの環境が変化しても、オフ電流の増加を招かず、十分な保持時間を確保することが可能となる。
以上のように本発明では酸化物半導体トランジスタ１０２と１０７は同一構造であるとすると、その電気特性は類似のものとなる。酸化物半導体トランジスタ１０２の特性を制御することにより、同じバックゲート制御電圧Ｖｂｇを与えている酸化物半導体トランジスタ１０７の特性も制御される。このようにして、機能回路１０６に含まれる酸化物半導体トランジスタのしきい値電圧が制御可能となり、そのオフ電流も制御が可能となる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、上記実施の形態で説明した、オフ電流の低い、書き込みトランジスタ（以下、第１のトランジスタと呼ぶ場合がある。）の半導体層に用いることのできる酸化物半導体層について説明する。書き込み用の第１のトランジスタ以外のトランジスタ、例えば、読み出しトランジスタ（以下、第２のトランジスタと呼ぶ場合がある。）、図１、図３、図６及び図７に示す各種回路で用いられるトランジスタ等にも、以下で説明する酸化物半導体層をチャネル層として用いることは可能である。
第１のトランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
第１のトランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。
また、酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体という。）、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造の酸化物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体（以下、非晶質酸化物半導体という。）の一以上で構成されてもよい。また、酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜で構成されていてもよい。また、酸化物半導体膜は、非晶質酸化物半導体及び結晶粒を有する酸化物半導体で構成されていてもよい。以下に、代表例として、ＣＡＡＣ−ＯＳ及び微結晶酸化物半導体について説明する。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図８（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図８（ｂ）は、図８（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図８（ｃ）は、図８（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図８（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図９（Ａ）参照。）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図９（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図９（Ｃ）に、電子銃室７０と、電子銃室７０の下の光学系７２と、光学系７２の下の試料室７４と、試料室７４の下の光学系７６と、光学系７６の下の観察室８０と、観察室８０に設置されたカメラ７８と、観察室８０の下のフィルム室８２と、を有する透過電子回折測定装置を示す。カメラ７８は、観察室８０内部に向けて設置される。なお、フィルム室８２を有さなくても構わない。
また、図９（Ｄ）に、図９（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室７０に設置された電子銃から放出された電子が、光学系７２を介して試料室７４に配置された物質８８に照射される。物質８８を通過した電子は、光学系７６を介して観察室８０内部に設置された蛍光板９２に入射する。蛍光板９２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ７８は、蛍光板９２を向いて設置されており、蛍光板９２に現れたパターンを撮影することが可能である。カメラ７８のレンズの中央、および蛍光板９２の中央を通る直線と、蛍光板９２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ７８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ７８をフィルム室８２に設置しても構わない場合がある。例えば、カメラ７８をフィルム室８２に、電子８４の入射方向と対向するように設置してもよい。この場合、蛍光板９２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室７４には、試料である物質８８を固定するためのホルダが設置されている。ホルダは、物質８８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質８８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質８８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図９（Ｄ）に示すように物質におけるナノビームである電子８４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質８８がＣＡＡＣ−ＯＳ膜であれば、図９（Ａ）に示したような回折パターンが観測される。または、物質８８がｎｃ−ＯＳ膜であれば、図９（Ｂ）に示したような回折パターンが観測される。
ところで、物質８８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図１０（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図１０（Ｂ）および図１０（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図１０（Ｂ）と図１０（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置に用いられるトランジスタの断面構造の一例について、図面を参照して説明する。
図１１に、発明の一態様に係る回路部の断面構造の一部を、一例として示す。なお、図１１では、上記実施の形態３の図６で図示した書き込み用の第１のトランジスタ２０１、及び読み出し用の第２のトランジスタ２０２の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、第１のトランジスタ２０１、及び第２のトランジスタ２０２のチャネル長方向における構造を示しており、破線Ａ３−Ａ４で示す領域では、第１のトランジスタ２０１、及び第２のトランジスタ２０２のチャネル幅方向における構造を示している。ただし、本発明の一態様では、第１のトランジスタ２０１のチャネル長方向と第２のトランジスタ２０２のチャネル長方向とが、必ずしも一致していなくともよい。
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。
また、図１１では、酸化物半導体膜にチャネル形成領域を有する第１のトランジスタ２０１が、単結晶のシリコン基板にチャネル形成領域を有する第２のトランジスタ２０２上に形成されている場合を例示している。図１１の構成とすることで、第１のトランジスタ２０１、及び第２のトランジスタ２０２同士を互いに重ねて設けることができる。あるいは図１１の構成とすることで、第１のトランジスタ２０１のチャネル形成領域と、第２のトランジスタ２０２のチャネル形成領域と、を互いに重ねて設けることができる。そのため該構成として半導体装置では、レイアウト面積の縮小を図ることができる。
第２のトランジスタ２０２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、第２のトランジスタ２０２は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、第１のトランジスタ２０１は第２のトランジスタ２０２上に積層されていなくとも良く、第１のトランジスタ２０１と第２のトランジスタ２０２とは、同一の層に形成されていても良い。
シリコンの薄膜を用いて第２のトランジスタ２０２を形成する場合、当該薄膜には、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
第２のトランジスタ２０２が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１１では、単結晶シリコン基板を基板４００として用いる場合を例示している。
また、第２のトランジスタ２０２は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１１では、トレンチ分離法を用いて第２のトランジスタ２０２を電気的に分離する場合を例示している。具体的に、図１１では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、第２のトランジスタ２０２を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板４００の凸部には、第２のトランジスタ２０２の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、第２のトランジスタ２０２は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。
第２のトランジスタ２０２では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、第２のトランジスタ２０２の基板上における専有面積を小さく抑えつつ、第２のトランジスタ２０２におけるキャリアの移動量を増加させることができる。その結果、第２のトランジスタ２０２は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、第２のトランジスタ２０２のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いた第２のトランジスタ２０２の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
第２のトランジスタ２０２上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。
そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。
導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、第１のトランジスタ２０１が設けられている。
第１のトランジスタ２０１は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開口部において導電膜４１８に接続されている。
さらに、第１のトランジスタ２０１は、ゲート電極４３４とは反対側に、絶縁膜４２２を間に挟んで半導体膜４３０と重なるゲート電極４２４を、有している。ゲート電極４２４は、例えば、上記実施の形態に示すトランジスタ１０７のバックゲートとして機能する。
第１のトランジスタ２０１が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図１１では、第１のトランジスタ２０１が、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、第１のトランジスタ２０１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図１１に示すように、第１のトランジスタ２０１は、半導体膜４３０が、絶縁膜４２２上において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場合を例示している。ただし、本発明の一態様では、第１のトランジスタ２０１が有する半導体膜４３０が、単膜の金属酸化物膜で構成されていても良い。
絶縁膜４２２は、加熱により酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜４２２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
絶縁膜４２２は、加熱により上記酸素の一部を酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜４２２は、プラズマＣＶＤ法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図１１に示す第１のトランジスタ２０１は、チャネル領域が形成される酸化物半導体膜４３０ｂの端部のうち、導電膜４３２及び導電膜４３３とは重ならない端部、言い換えると、導電膜４３２及び導電膜４３３が位置する領域とは異なる領域に位置する端部と、ゲート電極４３４とが、重なる構成を有する。酸化物半導体膜４３０ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいと考えられる。しかし、図１１に示す第１のトランジスタ２０１では、導電膜４３２及び導電膜４３３とは重ならない酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なるため、ゲート電極４３４の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜４３０ｂの端部を介して導電膜４３２と導電膜４３３の間に流れる電流を、ゲート電極４３４に与える電位によって制御することができる。このような第１のトランジスタ２０１の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。
具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、第１のトランジスタ２０１がオフとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れるオフ電流を小さく抑えることができる。そのため、第１のトランジスタ２０１では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜４３０ｂの端部における導電膜４３２と導電膜４３３の間の長さが短くなっても、第１のトランジスタ２０１のオフ電流を小さく抑えることができる。よって、第１のトランジスタ２０１は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、第１のトランジスタ２０１がオンとなるような電位をゲート電極４３４に与えたときは、当該端部を介して導電膜４３２と導電膜４３３の間に流れる電流を大きくすることができる。当該電流は、第１のトランジスタ２０１の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜４３０ｂの端部と、ゲート電極４３４とが重なることで、酸化物半導体膜４３０ｂにおいてキャリアの流れる領域が、ゲート絶縁膜４３１に近い酸化物半導体膜４３０ｂの界面近傍のみでなく、酸化物半導体膜４３０ｂの広い範囲においてキャリアが流れるため、第１のトランジスタ２０１におけるキャリアの移動量が増加する。この結果、第１のトランジスタ２０１のオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
なお、図１１を用いて述べたが、本発明の実施の形態の一態様は、これに限定されない。例えば、図１２に示すように、酸化物半導体膜４３０ｃの一部が導電膜４３２及び導電膜４３３の上面に接して設けられる構造でもよい。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態６）
上記実施の形態で開示された、導電膜や半導体膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施の形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１３、図１４を用いて説明する。
図１３（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態５の図１１に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図１３（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、小型化、低コスト化が図られた電子部品を実現することができる。
また、完成した電子部品の斜視模式図を図１３（Ｂ）に示す。図１３（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１３（Ｂ）に示す電子部品７００は、リード７０１及び回路部７０３を示している。図１３（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
図１４（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため、消費電力が低く、高速動作可能な携帯型の情報端末が実現される。
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１４（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１４（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
また、図１４（Ａ）に示す携帯型の情報端末は、図１４（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
図１４（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図１４（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
更に、図１４（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図１４（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため、消費電力が低く、高速動作可能な電子書籍が実現される。
図１４（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する電子部品が搭載されている。そのため、消費電力が低く、高速動作可能なテレビジョン装置が実現される。
図１４（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため消費電力が低く、高速動作可能なスマートフォンが実現される。
図１４（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため、消費電力が低く、高速動作可能なデジタルカメラが実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する電子部品が搭載されている。このため、消費電力が低く、高速動作可能な電子機器が実現される。
１３ トランジスタ
１５ トランジスタ
７０ 電子銃室
７２ 光学系
７４ 試料室
７６ 光学系
７８ カメラ
８０ 観察室
８２ フィルム室
８４ 電子
８８ 物質
９２ 蛍光板
１０１ 可変バイアス回路
１０２ トランジスタ
１０３ 電流源
１０４ 差動増幅器
１０５ 基準電圧源
１０６ 機能回路
１０７ トランジスタ
２００ メモリセル
２０１ トランジスタ
２０２ トランジスタ
２０３ 保持容量
２０４ ワード線
２０５ 容量ワード線
２０６ ソース線
２０７ ビット線
２０８ バックゲートバイアス線
２０９ 駆動回路
２１０ 駆動回路
３０１ ＰＷＭ波発生回路
３０２ 定電圧回路
３０３ インバータ
３０４ レベルシフタ
３０５ レベルシフタ
３０６ スイッチトランジスタ
３０７ スイッチトランジスタ
３０８ 抵抗
３０９ 容量
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４２４ ゲート電極
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｂ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
５０１ 三角波発生回路
５０２ コンパレータ
５０３ インバータバッファ
５０４ インバータバッファ
６０１ インバータ
６０２ スイッチ
６０３ ＮＡＮＤ
６０４ クロックインバータ
６０５ スイッチ
６０６ インバータ
６０７ クロックＮＡＮＤ
６０８ マルチプレクサ
６０９ インバータ
６１０ 酸化物半導体トランジスタ
６１１ トランジスタ
６１２ トランジスタ
６１３ トランジスタ
６１４ 容量
６１５ 容量
６１６ 配線
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 回路部
７０４ 回路基板
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２０ テレビジョン装置
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

Claims (4)

  1. 可変バイアス回路と、第１のバックゲートを有する第１のトランジスタと、電流源と、差動増幅器と、基準電圧源と、機能回路と、を有し、
    前記機能回路は、第２のバックゲートを有する第２のトランジスタを複数有し、
    前記第１のバックゲートは、複数の前記第２のトランジスタが有する複数の前記第２のバックゲートに電気的に接続され、
    前記第１のトランジスタ及び複数の前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、
    前記電流源は、前記第１のトランジスタのソースとドレインとの間に電流を供給する機能を有し、
    前記第１のトランジスタは、前記電流に応じてゲートとソースとの間に第１の電圧を発生させる機能を有し、
    前記基準電圧源は、第２の電圧を生成する機能を有し、
    前記差動増幅器は、前記第１の電圧と前記第２の電圧との差分を増幅して出力電圧または出力電流を生成する機能を有し、
    前記可変バイアス回路は、前記出力電圧または前記出力電流に従って、前記第１のバックゲートの電圧及び複数の前記第２のバックゲートの電圧を制御する機能を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記可変バイアス回路は、ＰＷＭ波発生回路を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記機能回路は、メモリ回路であることを特徴とする半導体装置。
  4. 請求項１または請求項２において、
    前記機能回路は、レジスタ回路であることを特徴とする半導体装置。
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WO (1) WO2015136413A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6652342B2 (ja) 2014-08-08 2020-02-19 株式会社半導体エネルギー研究所 半導体装置
US10553690B2 (en) 2015-08-04 2020-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9646992B2 (en) * 2015-09-03 2017-05-09 Kabushiki Kaisha Toshiba Semiconductor memory
US10096631B2 (en) * 2015-11-30 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and semiconductor device including the signal processing circuit
US9953695B2 (en) * 2015-12-29 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and semiconductor wafer
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
EP3488527A1 (en) 2016-07-22 2019-05-29 CSEM Centre Suisse d'Electronique et de Microtechnique SA - Recherche et Développement Compensation device for compensating pvt variations of an analog and/or digital circuit
US10192871B2 (en) * 2016-09-23 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN110998863A (zh) 2017-07-31 2020-04-10 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
US10192590B1 (en) * 2017-10-19 2019-01-29 Globalfoundries Inc. Differential voltage generator
WO2019111113A1 (ja) * 2017-12-06 2019-06-13 株式会社半導体エネルギー研究所 半導体装置
WO2019111104A1 (ja) * 2017-12-06 2019-06-13 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び表示装置
TWI829663B (zh) * 2018-01-19 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置以及其工作方法
JP7221668B2 (ja) * 2018-12-04 2023-02-14 ルネサスエレクトロニクス株式会社 半導体装置
WO2020229914A1 (ja) 2019-05-10 2020-11-19 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
TWI708134B (zh) * 2019-09-18 2020-10-21 新唐科技股份有限公司 基體偏壓產生電路
WO2021084372A1 (ja) * 2019-11-01 2021-05-06 株式会社半導体エネルギー研究所 半導体装置
US11601097B2 (en) * 2020-09-17 2023-03-07 Benson Amps, Inc. Devices and methods for automatic thermal bias of transistors in musical devices
JP7764240B2 (ja) * 2021-12-24 2025-11-05 ラピスセミコンダクタ株式会社 半導体記憶装置、半導体記憶装置を作製する方法、半導体集積回路、半導体記憶集積回路
JP2025040991A (ja) * 2023-09-13 2025-03-26 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法

Family Cites Families (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5397934A (en) * 1993-04-05 1995-03-14 National Semiconductor Corporation Apparatus and method for adjusting the threshold voltage of MOS transistors
JP3635681B2 (ja) * 1994-07-15 2005-04-06 ソニー株式会社 バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP3928728B2 (ja) * 2003-09-19 2007-06-13 ソニー株式会社 デジタルアンプ
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US7453246B2 (en) * 2005-11-16 2008-11-18 Intersil Americas Inc. Adaptive PWM pulse positioning for fast transient response
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101633142B1 (ko) 2008-10-24 2016-06-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2010134516A1 (ja) * 2009-05-19 2010-11-25 ローム株式会社 電源装置及びこれを備えた電子機器
JP5529450B2 (ja) * 2009-07-15 2014-06-25 スパンション エルエルシー ボディバイアス制御回路及びボディバイアス制御方法
CN103794612B (zh) 2009-10-21 2018-09-07 株式会社半导体能源研究所 半导体装置
SG179111A1 (en) 2009-10-29 2012-05-30 Semiconductor Energy Lab Semiconductor device
WO2011052368A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, display device including the driver circuit, and electronic device including the display device
WO2011096264A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011155295A1 (en) 2010-06-10 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Dc/dc converter, power supply circuit, and semiconductor device
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
US8508256B2 (en) 2011-05-20 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
TWI580189B (zh) 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 位準位移電路及半導體積體電路
JP5946318B2 (ja) * 2012-05-02 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
US9160195B2 (en) * 2012-07-17 2015-10-13 Semiconductor Energy Laboratory Co., Ltd. Charging device
KR102282108B1 (ko) * 2013-06-13 2021-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

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