JP6652342B2 - 半導体装置 - Google Patents

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。

なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。

トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体を用いたトランジスタが特許文献１に開示されている。

また、酸化物半導体を、積層構造とすることで、キャリアの移動度を向上させる技術が特許文献２および特許文献３に開示されている。

ところで、酸化物半導体を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献４参照。）。

特開２００６−１６５５２８号公報 特開２０１１−１２４３６０号公報 特開２０１１−１３８９３４号公報 特開２０１２−２５７１８７号公報

本発明の一態様は、オフ電流の低いトランジスタを有する半導体装置を提供することを課題とする。または、本発明の一態様は、消費電力の小さい半導体装置を提供することを課題とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題とする。または、本発明の一態様は、書き込み速度の速い半導体装置を提供することを課題とする。または、本発明の一態様は、読み出し速度の速い半導体装置を提供することを課題とする。または、長期間に渡ってデータを保持することができる半導体装置を提供することを課題とする。または、本発明の一態様は、新規な半導体装置を提供することを課題とする。または、本発明の一態様は、目に優しい表示装置を提供することを課題とする。または、本発明の一態様は、透明な半導体を有する半導体装置を提供することを課題とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

（１）本発明の一態様は、第１の回路と、第２の回路と、第３の回路と、を有し、前記第１の回路は、演算処理機能を有し、第２の回路は、記憶回路を有し、記憶回路は、トランジスタを有し、トランジスタは、第１の導電体と、第２の導電体と、第１の絶縁体と、第２の絶縁体と、半導体と、を有し、第１の導電体は、第１の絶縁体を介して半導体と互いに重なる領域を有し、第２の導電体は、第２の絶縁体を介して半導体と互いに重なる領域を有し、第１の導電体は、トランジスタの導通または非導通を選択する機能を有し、第３の回路は、第２の導電体と電気的に接続し、第２の導電体の電位をトランジスタの動作と同期して可変する機能を有する半導体装置である。
（２）または、本発明の一態様は、第１の回路と、第２の回路と、第３の回路と、を有し、第１の回路は、演算処理機能を有し、第２の回路は、記憶回路を有し、記憶回路は、トランジスタを有し、トランジスタは、第１の導電体と、第２の導電体と、第１の絶縁体と、第２の絶縁体と、半導体と、を有し、第１の導電体は、第１の絶縁体を介して半導体と互いに重なる領域を有し、第２の導電体は、第２の絶縁体を介して半導体と互いに重なる領域を有し、第１の導電体は、トランジスタの導通または非導通を選択する機能を有し、第３の回路は、トランジスタが導通状態のときに、第２の導電体に正の電圧を印加し、第３の回路は、トランジスタが非導通状態のときに、第２の導電体に０または負の電圧を印加する機能を有する半導体装置である。
（３）または、本発明の一態様は、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、第１の回路は、演算処理機能を有し、第２の回路は、第１の記憶回路を有し、第４の回路は、第２の記憶回路を有し、第１の記憶回路は、第１のトランジスタを有し、第１のトランジスタは、第１の導電体と、第２の導電体と、第１の絶縁体と、第２の絶縁体と、第１の半導体と、を有し、第１の導電体は、第１の絶縁体を介して第１の半導体と互いに重なる領域を有し、第２の導電体は、前第２の絶縁体を介して第１の半導体と互いに重なる領域を有し、第１の導電体は、第１のトランジスタの導通または非導通を選択する機能を有し、第３の回路は、第２の導電体と電気的に接続し、第２の導電体の電位を第１のトランジスタの動作と同期して可変する機能を有し、第４の回路は、第２のトランジスタを有し、第２のトランジスタは、第３の導電体と、第４の導電体と、第３の絶縁体と、第４の絶縁体と、第２の半導体と、電子捕獲層と、を有し、第３の導電体は、第３の絶縁体を介して第２の半導体と互いに重なる領域を有し、第４の導電体は、第４の絶縁体および電子捕獲層を介して第２の半導体と互いに重なる領域を有し、第３の導電体は、第２のトランジスタの導通または非導通を選択する機能を有し、電子捕獲層と第４の絶縁体との界面は、負の固定電荷を有する半導体装置である。
（４）または、本発明の一態様は、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、第１の回路は、演算処理機能を有し、第２の回路は、第１の記憶回路を有し、第４の回路は、第２の記憶回路を有し、第１の記憶回路は、第１のトランジスタを有し、第１のトランジスタは、第１の導電体と、第２の導電体と、第１の絶縁体と、第２の絶縁体と、第１の半導体と、を有し、第１の導電体は、第１の絶縁体を介して第１の半導体と互いに重なる領域を有し、第２の導電体は、第２の絶縁体を介して第１の半導体と互いに重なる領域を有し、第１の導電体は、第１のトランジスタの導通または非導通を選択する機能を有し、第３の回路は、第１のトランジスタが導通状態のときに、第２の導電体に正の電圧を印加し、第３の回路は、第１のトランジスタが非導通状態のときに、第２の導電体に０または負の電圧を印加する機能を有し、第４の回路は、第２のトランジスタを有し、第２のトランジスタは、第３の導電体と、第４の導電体と、第３の絶縁体と、第４の絶縁体と、第２の半導体と、電子捕獲層と、を有し、第３の導電体は、第３の絶縁体を介して第２の半導体と互いに重なる領域を有し、第４の導電体は、第４の絶縁体および電子捕獲層を介して第２の半導体と互いに重なる領域を有し、第３の導電体は、第２のトランジスタの導通または非導通を選択する機能を有し、電子捕獲層と第４の絶縁体との界面は、負の固定電荷を有する半導体装置である。
（５）または、本発明の一態様は、電子捕獲層は、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートのいずれか一を含むことを特徴とする、（１）乃至（４）のいずれか一に記載の半導体装置である。
（６）または、本発明の一態様は、電子捕獲層は、結晶性を有することを特徴とする（１）乃至（５）のいずれか一に記載の半導体装置である。
（７）または、本発明の一態様は、電子捕獲層への電子の注入は、加熱させて行うことを特徴とする（１）乃至（６）のいずれか一に記載の半導体装置である。
（８）または、本発明の一態様は、電子捕獲層への電子の注入は、加熱と、第２の電極へ電位を印加させて行うことを特徴とする（１）乃至（７）のいずれか一に記載の半導体装置である。

オフ電流の低いトランジスタを有する半導体装置などを提供することができる。または、消費電力の小さい半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、書き込み速度の速い半導体装置を提供することができる。長期間に渡ってデータを保持することができる半導体装置を提供することができる。または、読み出し速度の速い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。または、目に優しい表示装置を提供することができる。または、透明な半導体を有する半導体装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

本発明に係る、半導体装置を説明するブロック図。 本発明に係る、半導体装置の回路図。 本発明に係る、信号のタイミングチャートと、半導体装置の回路図。 実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置のバンド図の例を示す図。 実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。 トランジスタを説明する上面図および断面図。 積層された半導体のバンドの模式図。 トランジスタを説明する上面図および断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する断面図。 本発明の一態様の半導体装置を用いた回路を説明する図及び半導体装置を説明する断面図。 実施の形態に係る、半導体装置の回路図。 実施の形態に係る、ＲＦタグの構成例。 実施の形態に係る、半導体装置のブロック図。 実施の形態に係る、記憶装置を説明する回路図。 実施の形態に係る、表示装置のブロック図及び回路図。 実施の形態に係る、電子機器の例を示す図。 実施の形態に係る、ＲＦタグの使用例。 実施例のＣ−Ｖ特性の図。 実施例のＣ−Ｖ特性の図。 実施例のＣ−Ｖ特性の図。 実施例の断面ＴＥＭ写真。 実施例のＩｄ−Ｖｇ特性の図。 実施例のＩｄ−Ｖｇ特性の図。 実施例のＳｈｉｆｔ及び、ΔＳｈｉｆｔの変動を表す図。 実施例のＳｈｉｆｔ及び、ΔＳｈｉｆｔの変動を表す図。 実施例のＩｄ−Ｖｇ特性及びΔＳｈｉｆｔの変動を表す図。 実施例の印加前後のＳｈｉｆｔの変動とΔＳｈｉｆｔの印加電圧依存性を表す図。 実施例のΔＳｈｉｆｔの正規確率分布を表す図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。

なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

また、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。

一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０^−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０^−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０^−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０^−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^−１９Ａ以下である、という場合がある。当該トランジスタのドレイン電流が１×１０^−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^−２２Ａ以下である、という場合がある。

本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。

本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

（実施の形態１）
本実施の形態では、中央演算処理回路と、データ用メモリ回路と、制御回路と、を有する、半導体装置について説明する。

図１（Ａ）に本発明に係る半導体装置３００のブロック図を示す。半導体装置３００は、中央演算処理回路３０１と、データ用メモリ回路３０２と、制御回路３０３と、を有する。データ用メモリ回路３０２は、書き込み動作及び保持動作と同期して、データ用メモリトランジスタのバックゲート電位を可変させる制御回路３０３と電気的に接続されている。

データ用メモリ回路３０２と電気的に接続された制御回路３０３の一例を図２に示す。また、制御回路３０３を動作させるための電気信号のタイミングチャートを図３（Ａ）に示す。タイミングチャートには、電気信号のＬｏｗまたはＨｉｇｈなどの動作のタイミングが見やすいように、一定の時間間隔で縦の点線を記して、それぞれのタイミングをＴ１からＴ９と記した。また、図２の中の回路の信号線に、Ａｄｄｒｅｓｓ、ＰＷ_ＷＬＣなどの信号名が記載されているが、図３（Ａ）タイミングチャートに記されている信号名と対応している。

図２のデータ用メモリ回路３０２から、一つのメモリセル３０５を抜き出したものを図３（Ｂ）にしめす。図３（Ｂ）のメモリセル３０５は、チャネル形成領域に酸化物半導体を用いたトランジスタ３５１と、例えば別の半導体をチャネル形成領域としたトランジスタ３５２と、容量素子３５３と、を有する。トランジスタ３５１は、バックゲート電極３５４を有する。図３（Ａ）と図３（Ｂ）を用いて、データ用メモリ回路３０２へのデータ書き込み動作と、データ保持の動作について説明する。

はじめに、ＷＷＬ_１をＬｏｗとして、トランジスタ３５１をオフ状態にする。Ｔ１とＴ２の間のタイミングでＷＬＣ_１をＨｉｇｈからＬｏｗに変化させることで、メモリセル３０５へデータを書き込むことができる状態にする。Ｔ２のタイミングでＷＢＬ_１をＬｏｗからＨｉｇｈにすることで、バックゲート電極３５４へ電位を印加させる。その結果、トランジスタ３５１がオン状態の時、トランジスタ３５１のしきい値電圧は、バックゲート電極３５４に電位を印加していない状態と比較して低い値をとることができる。次に、Ｔ２とＴ３の間のタイミングでＷＷＬ_１をＬｏｗからＨｉｇｈにすることで、トランジスタ３５１をオン状態にする。この時にデータを書き込めばよい。上述したように、トランジスタ３５１のしきい値電圧はマイナス方向にシフトしているので、トランジスタ３５１のオン電流はしきい値電圧がマイナス方向にシフトしていない状態と比較して大きくなる。そのため、容量素子３５３へ電荷を蓄積させるために要する時間を短くすることができる。つまり、高速にデータを書き込むことができる。次に、Ｔ３とＴ４の間のタイミングでＷＢＬ_１をｈｉｇｈからＬｏｗに戻すことで、トランジスタ３５１のバックゲート電極３５４への電位は印加していない状態に戻す。その結果、トランジスタ３５１のしきい値電圧もバックゲート電極３５４に電位を印加していない状態に戻すことができる。次に、Ｔ４のタイミングで、ＷＷＬ_１をＨｉｇｈからＬｏｗに戻す。また、Ｔ１とＴ２の間のタイミングで、ＷＬＣ_１をＬｏｗからＨｉｇｈに変化させる。ＷＷＬ_１をＨｉｇｈからＬｏｗ、例えば０Ｖまたは負の電圧に戻すことで、トランジスタ３５１がオフ状態になり、トランジスタ３５１のオフ電流が小さくなるので、容量素子３５３に注入された電荷を保持することができる。このように図３（Ａ）に示したタイミングチャートに従った、制御回路３０３の一連の動作によって、データ用メモリ回路へのデータを高速に書き込むことができる。また、そのデータを長期間に渡って保持することができる。

（実施の形態２）
本実施の形態では、データ用メモリ回路とプログラム用メモリ回路と、を有する、半導体装置について説明する。

図１（Ｂ）に本発明に係る半導体装置３１０のブロック図を示す。半導体装置３１０は、中央演算処理回路３０１と、データ用メモリ回路３０２と、制御回路３０３と、プログラム用メモリ回路３０４と、を有する。データ用メモリ回路３０２は、書き込み動作及び保持動作と同期して、データ用メモリトランジスタのバックゲート電位を可変させる制御回路３０３と電気的に接続されている。プログラム用メモリ回路３０４は、トランジスタを有しており、該トランジスタは、電子捕獲層を有する。データ用メモリ回路３０２は、制御回路３０３の近傍に設けられており、高速動作が求められるが、データ保持期間が短い。このため、データ用メモリ回路３０２は、実施の形態１で説明した構成、即ち書き込み動作と同期して、データ用メモリトランジスタのバックゲート電位を可変させる制御回路３０３と電気的に接続されていることが好ましい。一方、プログラム用メモリ回路３０４は、動作速度よりもメモリデータの保持期間が長いことが重要である。このため、実施の形態３で後述するような、電子捕獲層を有するトランジスタを用いてプログラム用メモリ回路３０４を構成することで、メモリデータの保持期間を長くすることが可能であり好ましい。

データ用メモリ回路３０２へのデータの書き込み動作と保持については、実施の形態１で説明した通りである。プログラム用メモリ回路３０４のトランジスタは、バックゲート電極に電圧を印加することで電子捕獲層に電子が注入される。電子の持つ電荷により、トランジスタのしきい値電圧はプラス方向にシフトするため、所定のＶｇｓにおけるトランジスタのドレイン電流は小さくなる。例えば、Ｖｇｓが０Ｖにおけるトランジスタのドレイン電流を小さくすることができれば、電源電位を印加しない状態でも、プログラムデータなどを長期間に渡って保持することができる。バックゲート電極への電圧の印加は、常時行われている必要は無く、例えば、半導体装置の動作試験時などに一回行えばよい。尚、バックゲート電極は、バックゲート電極への電圧の印加後にアース電位にしてもよい。たとえば、バックゲート電極を、アース電極と電気的に接続された配線または、電極などと、電気的に接続してもよい。バックゲート電極をアース電位にすることで、トランジスタ特性が安定し、半導体装置の動作が安定する場合がある。また、データ用メモリ回路３０２が電子捕獲層を有してもよい。電子捕獲層は、制御回路の動作には影響しない。このように、２つの異なる構成のメモリ回路を有することで、高速なデータ書き込みとプログラムデータの長期間に渡っての保持が可能な半導体装置を作製することができる。または消費電力の小さい半導体装置を作製することができる。

（実施の形態３）
本実施の形態では、半導体と電子捕獲層とゲート電極とを有する半導体装置の構成および動作原理、および、それを応用する回路について説明する。図４（Ａ）に示すトランジスタをデータ用メモリ回路３０２に用い、図４（Ｂ）、図４（Ｃ）または図５に示すトランジスタをプログラム用メモリ回路３０４に用いることで、データ用メモリ回路３０２において高速なデータ書き込みが可能であると共に、プログラム用メモリ回路３０４において、データの長期保持が可能である。図４（Ａ）は、半導体１０１と絶縁体１０２とゲート電極１０３と絶縁体１０４とゲート電極１０５とを有する半導体装置である。絶縁体１０２、１０４は、ゲート絶縁膜としての機能を有する。

図４（Ｂ）に示すトランジスタは、絶縁体１０２として、例えば、絶縁体１０２ａと電子捕獲層１０２ｂの積層体を有する。または、図４（Ｃ）に示すとトランジスタは、絶縁体１０２として、絶縁体１０２ａ、電子捕獲層１０２ｂと絶縁体１０２ｃの積層体を有する。または、さらに多層の絶縁体の積層体でもよい。また、図５に示されるように、絶縁体１０２ｅ中に、電気的に絶縁された導電体１０２ｄを有してもよい。絶縁体１０２ｅは複数の絶縁体より形成されてもよい。すなわち、図４（Ａ）に示すトランジスタの半導体１０１とゲート電極１０３の間の積層構造は、図４（Ｂ）、図４（Ｃ）、及び図５に示すトランジスタの半導体１０１とゲート電極１０３の間の積層構造と異なる。

図４（Ａ）に示す絶縁体１０２、図４（Ｂ）及び図４（Ｃ）に示す絶縁体１０２ａ、図４（Ｃ）に示す絶縁体１０２ｃ、図５に示す１０２ｅには、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁体を用いることができる。また、電子捕獲層１０２ｂには、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートなどを一種以上含む絶縁体を用いることができる。なお、絶縁体１０２ａ、１０２ｃ、１０２ｅの厚さは、１ｎｍ以上３０ｎｍ以下、電子捕獲層１０２ｂの厚さは、１ｎｍ以上１００ｎｍ以下である。

なお、図４（Ａ）に示すトランジスタと図４（Ｂ）、図４（Ｃ）、及び図５に示すトランジスタとは同時に作製することができる。このとき、各トランジスタにおいて、半導体１０１、ゲート電極１０３、絶縁体１０４、ゲート電極１０５をそれぞれ同じ工程において形成することができる。一方で、図４（Ａ）に示すトランジスタは、絶縁体１０２を形成する工程において、電子捕獲層１０２ｂをエッチングする工程を有すればいい。この結果、図４（Ａ）に示すような、電子捕獲層１０２ｂを有さないトランジスタを作製することができる。

例えば、図４（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図６（Ａ）に示す。図中、Ｅｃは伝導帯下端のエネルギー、Ｅｖは価電子帯上端のエネルギーを示す。図６（Ａ）では、ゲート電極１０３の電位はソース電極またはドレイン電極（いずれも図示せず）と同じである。

この例では、絶縁体１０２ａのエネルギーギャップは、電子捕獲層１０２ｂのエネルギーギャップよりも大きい。また、絶縁体１０２ａの電子親和力は、電子捕獲層１０２ｂの電子親和力よりも小さいものとするが、これに限られない。

絶縁体１０２ａと電子捕獲層１０２ｂとの界面、または／および、電子捕獲層１０２ｂの内部に電子捕獲準位１０６が存在する。ゲート電極１０３の電位を、ソース電極またはドレイン電極より高くすると、図６（Ｂ）に示すようになる。ここで、ゲート電極１０３の電位は、ソース電極またはドレイン電極より１Ｖ以上高くしてもよい。また、この処理の終了した後にゲート電極１０５に印加される最高電位よりも低くてもよい。代表的には、４Ｖ未満とするとよい。または５０Ｖ未満としてもよい。

なお、このとき、ゲート電極１０５の電位はソース電極またはドレイン電極と同じであるとよい。半導体１０１に存在する電子１０７は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体１０１からゲート電極１０３の方向に移動した電子１０７のいくらかは、電子捕獲準位１０６に捕獲される。

電子１０７が、絶縁体１０２ａの障壁を超えて、電子捕獲層１０２ｂに達するには、いくつかの過程が考えられる。第１は、トンネル効果によるものである。トンネル効果は、絶縁体１０２ａが薄いほど顕著となる。ただし、この場合、電子捕獲準位１０６に捕獲された電子が、トンネル効果により、再度、流失してしまうことがある。

なお、ゲート電極１０３に適切な大きさの電圧を印加することで、絶縁体１０２ａが比較的厚い場合でも、トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果）を発現させることもできる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果の場合には、ゲート電極１０３と半導体１０１の間の電場の自乗でトンネル電流が増加する。

第２は、電子１０７が、絶縁体１０２ａ中の欠陥準位等のエネルギーギャップ中の捕獲準位をホッピングしながら、電子捕獲層１０２ｂに到達するものである。これは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導といわれる伝導機構であり、絶対温度が高いほど、捕獲準位が浅いほど、電気伝導性が高まる。

第３は、熱的な励起によって、電子１０７が、絶縁体１０２ａの障壁を超えるものである。半導体１０１に存在する電子の分布はフェルミ・ディラック分布にしたがい、一般的には、エネルギーの高い電子の比率は、高温であるほど多くなる。例えば、フェルミ準位から３ｅＶだけ高いエネルギーを有する電子の３００Ｋ（２７℃）での密度を１としたとき、４５０Ｋ（１７７℃）では、６×１０^１６、６００Ｋ（３２７℃）では、１．５×１０^２５、７５０Ｋ（４７７℃）では、１．６×１０^３０となる。

電子１０７が、絶縁体１０２ａの障壁を超えてゲート電極１０３に向かって移動する過程は、上記の３つの過程とそれらの組み合わせで生じていると考えられる。特に、第２の過程および第３の過程は、温度が高いと指数関数的に電流が増大する。

また、第１の過程におけるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果も、絶縁体１０２ａの障壁層の薄い部分（エネルギーの大きな部分）の電子の濃度が高いほど起こりやすいので、温度が高いほど有利である。

なお、以上の過程で流れる電流は、特にゲート電極１０３の電位が低い（５Ｖ以下）場合には、きわめて微弱であることが多いが、長時間の処理により、必要とする量の電子を電子捕獲準位１０６に捕獲せしめることができる。この結果、絶縁体１０２は負に帯電する。

すなわち、より高い温度（半導体装置の使用温度または保管温度よりも高い温度、または、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極１０３の電位をソースやドレインの電位より高い状態を、１秒以上、代表的には１分以上、または、５ミリ秒間以上１０秒間未満、代表的には３秒間維持することで、半導体１０１からゲート電極１０３に向かって、必要とする電子が移動し、そのうちのいくらかは電子捕獲準位１０６に捕獲される。このように電子を捕獲する処理のための温度を、以下、処理温度という。

このとき、電子捕獲準位１０６に捕獲される電子の量はゲート電極１０３の電位により制御できる。電子捕獲準位１０６に相応の量の電子が捕獲されると、その電荷のために、ゲート電極１０３の電場が遮蔽され、半導体１０１に形成されるチャネルが消失する。

電子捕獲準位１０６により捕獲される電子の総量は、当初は、線形に増加するが、徐々に増加率が低下し、やがて、一定の値に収斂する。収斂する値は、ゲート電極１０３の電位に依存し、電位が高いほどより多くの電子が捕獲される傾向にあるが、電子捕獲準位１０６の総数を上回ることはない。

電子捕獲準位１０６に捕獲された電子は、絶縁体１０２から流失しないことが求められる。そのためには、第１には、絶縁体１０２ａおよび電子捕獲層１０２ｂの厚さが、トンネル効果が問題とならない程度の厚さであることが好ましい。例えば、絶縁体１０２ａおよび電子捕獲層１０２ｂそれぞれの物理的な厚さが１ｎｍより大きいことが好ましい。

代表的には、絶縁体１０２ａの厚さは、１０ｎｍ以上２０ｎｍ以下、電子捕獲層１０２ｂの、酸化シリコン換算の厚さは、１０ｎｍ以上２５ｎｍ以下とする。

また、半導体装置の使用温度または保管温度を十分に低くすることで、電子捕獲準位１０６に捕獲された電子が流出することを低減することができる。例えば、処理温度を３００℃とし、半導体装置を１２０℃で保管する場合、電子が、３ｅＶの障壁を乗り越える確率は、後者は前者の１０万分の１未満である。

また、半導体１０１で、ホールの有効質量が極めて大きい、または、実質的に局在化していることも有効である。この場合には、半導体１０１から絶縁体１０２ａおよび電子捕獲層１０２ｂへのホールの注入がなく、したがって、電子捕獲準位１０６に捕獲された電子がホールと結合して消滅することもない。

また、電子捕獲層１０２ｂが、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導を示す材料であってもよい。Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導は、上述のように、材料中の欠陥準位等を電子がホッピング伝導するものであり、欠陥準位の多い、または、欠陥準位の深い材料は十分に電気伝導性が低く、電子捕獲準位１０６に捕獲させた電子を長期間に渡って保持できる。

また、絶縁体１０２ａまたは／および電子捕獲層１０２ｂに捕獲された電子を放出させるような電圧がかからないように回路設計または／および材料選定をおこなってもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体のように、ホールの有効質量が極めて大きい、または、実質的に局在化しているような材料では、ゲート電極１０３の電位が、ソース電極またはドレイン電極の電位より高い場合にはチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示す。この場合には、ゲート電極１０３と半導体１０１の間の電場が極めて小さくなり、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果、または、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導による電子伝導は著しく低下する。

なお、図４（Ｃ）のように、絶縁体１０２を３層の絶縁体で形成し、絶縁体１０２ｃの電子親和力を、電子捕獲層１０２ｂの電子親和力よりも小さくし、絶縁体１０２ｃのエネルギーギャップを、電子捕獲層１０２ｂのエネルギーギャップよりも大きくすると、電子捕獲層１０２ｂの内部、または、他の絶縁体との界面にある電子捕獲準位に捕獲された電子を保持する上で効果的である。

この場合には、電子捕獲層１０２ｂが薄くても、絶縁体１０２ｃが物理的に十分に厚ければ、電子捕獲準位１０６に捕獲された電子を保持できる。絶縁体１０２ｃとしては、絶縁体１０２ａと同じまたは同様な材料を用いることができる。また、電子捕獲層１０２ｂと同じ構成元素であるが、電子捕獲準位が十分に少ないものも用いることができる。電子捕獲準位の数（密度）は、形成方法によって異なる。

なお、図５のように、絶縁体１０２ｅ中に電気的に絶縁された導電体１０２ｄを有する場合も、上記と同様な原理によって、導電体１０２ｄに電子が捕獲される。図６（Ｃ）では、ゲート電極１０３の電位はソース電極またはドレイン電極と同じである。

ゲート電極１０３の電位を、ソース電極またはドレイン電極より高くすると、図６（Ｄ）に示すようになる。半導体１０１に存在する電子１０７は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体１０１からゲート電極１０３の方向に移動した電子のいくらかは、導電体１０２ｄに捕獲される。すなわち、図５に示される半導体装置において、導電体１０２ｄは、図４（Ｂ）の半導体装置における電子捕獲準位１０６と同等の機能を有する。

なお、導電体１０２ｄの仕事関数が大きいと、絶縁体１０２ｅとの間のエネルギー障壁が高くなり、電子捕獲準位１０６に捕獲された電子が流出することを抑制できる。

上記において、絶縁体１０２ａ、電子捕獲層１０２ｂ、絶縁体１０２ｃは、それぞれ複数の絶縁体より構成されてもよい。また、同じ構成元素からなるが、形成方法の異なる複数の絶縁体から構成されてもよい。

例えば、絶縁体１０２ａと電子捕獲層１０２ｂとを同じ構成元素からなる絶縁体（例えば、酸化ハフニウム）で構成する場合、絶縁体１０２ａは、ＣＶＤ法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成し、電子捕獲層１０２ｂは、スパッタリング法で形成してもよい。

なお、ＣＶＤ法としても、様々な方法を用いることができる。熱ＣＶＤ法、光ＣＶＤ法、プラズマＣＶＤ法、ＭＯＣＶＤ法、ＬＰＣＶＤ法などの方法を用いることができる。よって、ある絶縁体と別の絶縁体とにおいて、異なるＣＶＤ法を用いて、絶縁体を形成してもよい。

一般にスパッタリング法で形成される絶縁体はＣＶＤ法またはＡＬＤ法で形成される絶縁体よりも欠陥を多く含み、電子を捕獲する性質が強い。同様な理由から、電子捕獲層１０２ｂと絶縁体１０２ｃを同じ構成元素からなる絶縁体で構成する場合、電子捕獲層１０２ｂは、スパッタリング法で形成し、絶縁体１０２ｃは、ＣＶＤ法またはＡＬＤ法で形成してもよい。

また、電子捕獲層１０２ｂを同じ構成元素からなる複数の絶縁体で構成する場合、そのうちの１つは、スパッタリング法で形成し、別の１つは、ＣＶＤ法またはＡＬＤ法で形成してもよい。

このように絶縁体１０２が電子を捕獲すると、図７（Ａ）に示すように半導体装置のしきい値電圧が高くなる。特に、半導体１０１が、エネルギーギャップが大きな材料（ワイドエネルギーギャップ半導体）であると、ゲート電極１０３およびゲート電極１０５の電位をソース電極またはドレイン電極の電位と同じとしたときのソースとドレインとの間の電流を大幅に低下させることができる。

例えば、エネルギーギャップ３．２ｅＶのＩｎ−Ｇａ−Ｚｎ酸化物半導体であれば、ゲート電圧が０Ｖの時のドレイン電流密度（チャネル幅１μｍあたりの電流値）は１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下、代表的には、１ｙＡ／μｍ（１×１０^−２４Ａ／μｍ）以下とできる。

図７（Ａ）は絶縁体１０２での電子の捕獲を行う前と、電子の捕獲を行った後での、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ／μｍ）のゲート電極１０５の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極とゲート電極１０３の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さな電流は、直接は測定できないが、その他の方法で測定した値、ＳＳ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ ｖａｌｕｅ）等をもとに推定できる。

最初、曲線１０８で示すように、半導体装置のしきい値電圧はＶｔｈ１であったが、電子の捕獲をおこなった後では、しきい値電圧が増加し（プラス方向に移動し）、Ｖｔｈ２となる。また、この結果、Ｖｇ＝０での電流密度は、１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、例えば、１ｚＡ／μｍから１ｙＡ／μｍとなる。

例えば、図７（Ｂ）のように、容量素子１１１に蓄積される電荷をトランジスタ１１０で制御する回路を考える。ここで、容量素子１１１の電極間のリーク電流は無視する。容量素子１１１の容量が１ｆＦであり、容量素子１１１のトランジスタ１１０側の電位が＋１Ｖ、Ｖｄの電位が０Ｖであるとする。

トランジスタ１１０のＩｄ−Ｖｄ特性が図７（Ａ）中の曲線１０８で示されるもので、チャネル幅が０．１μｍであると、ゲート電圧が０Ｖの時のドレイン電流密度は約１ｆＡであり、トランジスタ１１０のこのときの抵抗は約１×１０^１５Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１秒である。すなわち、約１秒で、容量素子１１１に蓄積されていた電荷の多くが失われてしまうことを意味する。

トランジスタ１１０のＩｄ−Ｖｄ特性が図７（Ａ）中の曲線１０９で示されるもので、チャネル幅が０．１μｍであると、ゲート電圧が０Ｖの時のドレイン電流密度は約１ｙＡであり、トランジスタ１１０のこのときの抵抗は約１×１０^２４Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１×１０^９秒（＝約３１年）である。すなわち、１０年経過後でも、容量素子１１１に蓄積されていた電荷の１／３は残っていることを意味する。

すなわち、トランジスタと容量素子という単純な回路で、かつ、それほど過大な電圧を印加しなくても、１０年間の電荷の保持が可能である。このことは各種記憶装置に用いることができる。

（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。なお、以下では、主として、しきい値電圧制御用のゲート電極が基板と半導体の間に存在するトランジスタについて説明するが、しきい値電圧制御用のゲート電極と基板との間に半導体が存在するトランジスタであってもよい。また、第１のゲート電極と第２のゲート電極とを有し、基板と半導体の間に第１のゲート電極を、第１のゲート電極と第２のゲート電極の間に半導体を有するトランジスタでもよい。

図８（Ａ）乃至図８（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図８（Ａ）は上面図であり、図８（Ａ）に示す一点鎖線Ａ−Ｂの断面が図８（Ｂ）、一点鎖線Ｃ−Ｄの断面が図８（Ｃ）に相当する。なお、図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。

図８（Ａ）乃至図８（Ｃ）に示すトランジスタ４５０は、基板４００に埋め込まれたゲート電極４０１と、基板４００およびゲート電極４０１上の絶縁体４０２ａと、絶縁体４０２ａ上の電子捕獲層４０２ｂと、電子捕獲層４０２ｂ上の絶縁体４０２ｃと、絶縁体４０２ｃ上の酸化物半導体４０４ａと、酸化物半導体４０４ａ上の酸化物半導体４０４ｂと、絶縁体４０２ａ上、電子捕獲層４０２ｂの側面、絶縁体４０２ｃの側面、酸化物半導体４０４ａの側面、酸化物半導体４０４ｂの側面および酸化物半導体４０４ｂの上面と接する領域を有するソース電極４０６ａおよびドレイン電極４０６ｂと、絶縁体４０２ａの上面、電子捕獲層４０２ｂの側面、絶縁体４０２ｃの側面、酸化物半導体４０４ａの側面、酸化物半導体４０４ｂの側面、酸化物半導体４０４ｂの上面、ソース電極４０６ａおよびドレイン電極４０６ｂと接する領域を有する酸化物半導体４０４ｃと、酸化物半導体４０４ｃ上のゲート絶縁体４０８と、ゲート絶縁体４０８上で接し、酸化物半導体４０４ｂの上面および側面に面するゲート電極４１０と、ソース電極４０６ａ上、ドレイン電極４０６ｂ上、およびゲート電極４１０上の酸化物絶縁体４１２と、を有する。

また、下地絶縁体４０２は、絶縁体４０２ａ、電子捕獲層４０２ｂおよび絶縁体４０２ｃを有する。また、酸化物半導体４０４ａ、酸化物半導体４０４ｂ、および酸化物半導体４０４ｃを総称して多層半導体４０４と呼称する。

電子捕獲層４０２ｂに用いる材料を比誘電率が大きいものにすると、電子捕獲層４０２ｂを厚くすることができる。たとえば、比誘電率が１６の酸化ハフニウムを用いることにより、比誘電率が３．９の酸化シリコンを用いる場合に比べて約４倍厚くすることが可能である。このため、捕獲された電子の流出を防止する上で好ましい。なお、絶縁体４０２ａ、絶縁体４０２ｃの厚さは、１ｎｍ以上３０ｎｍ以下、代表的には１０ｎｍ以上２０ｎｍ以下であり、電子捕獲層４０２ｂの厚さは、１ｎｍ以上１００ｎｍ以下、代表的には５ｎｍ以上２０ｎｍ以下である。

なお、チャネル長とは、上面図において、半導体とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図８（Ａ）では、チャネル長は、酸化物半導体４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体とゲート電極とが重なる領域における、ソースとドレインとが平行に向かい合っている長さをいう。すなわち、図８（Ａ）では、チャネル幅は、酸化物半導体４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとが平行に向かい合っている長さをいう。

下地絶縁体４０２の一部を電子捕獲層として機能させることで、実施の形態３で述べたように絶縁体４０２ｃと電子捕獲層４０２ｂの界面、または、電子捕獲層４０２ｂの内部に存在する電子捕獲準位に電子を捕獲することができる。すなわち、絶縁体４０２ｃと電子捕獲層４０２ｂの界面、または、電子捕獲層４０２ｂの内部において負の固定電荷を有する。このとき、電子捕獲準位に捕獲される電子の量はゲート電極４０１の電位により制御できる。

また、ゲート電極４１０は、酸化物半導体４０４ｂを電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、ｓ−ｃｈａｎｎｅｌ構造では、電流は酸化物半導体４０４ｂの全体（バルク）を流れる。酸化物半導体４０４ｂの内部を電流が流れることで、界面散乱の影響を受けにくいため、高いオン電流を得ることができる。なお、酸化物半導体４０４ｂを厚くすると、オン電流を向上させることができる。

また、トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退させながら電極や半導体等を加工すると電極や半導体等の端部が丸みを帯びる（曲面を有する）場合がある。このような構成になることで、酸化物半導体４０４ｂ上に形成されるゲート絶縁体４０８、ゲート電極４１０および酸化物絶縁体４１２の被覆性を向上させることができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

また、トランジスタを微細化することで、半導体装置の集積度を高め、高密度化することができる。例えば、トランジスタのチャネル長を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を１００ｎｍ以下、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、チャネル幅が上記のように縮小していても、ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。

基板４００は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ４５０のゲート電極４１０、ソース電極４０６ａ、およびドレイン電極４０６ｂの少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。

下地絶縁体４０２は、基板４００からの不純物の拡散を防止する役割を有するほか、多層半導体４０４に酸素を供給する役割を担うことができる。また、上述のように基板４００が他のデバイスが形成された基板である場合、下地絶縁体４０２は、層間絶縁体としての機能も有する。その場合、下地絶縁体４０２の表面には凹凸が形成されるため、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

また、トランジスタ４５０のチャネルが形成される領域において多層半導体４０４は、基板４００側から酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃが積層された構造を有している。また、酸化物半導体４０４ｂは、酸化物半導体４０４ａおよび酸化物半導体４０４ｃで取り囲まれている構造となっている。また、図８（Ｃ）に示すようにゲート電極４１０は、酸化物半導体４０４ｂを電気的に取り囲む構造になっている。

ここで、一例としては、酸化物半導体４０４ｂには、酸化物半導体４０４ａおよび酸化物半導体４０４ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。

酸化物半導体４０４ａおよび酸化物半導体４０４ｃは、酸化物半導体４０４ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体４０４ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。

このような構造において、ゲート電極４１０に電界を印加すると、多層半導体４０４のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体４０４ｂにチャネルが形成される。すなわち、酸化物半導体４０４ｂとゲート絶縁体４０８との間に酸化物半導体４０４ｃが形成されていることよって、トランジスタのチャネルがゲート絶縁体４０８と接しない領域に形成される構造となる。

また、酸化物半導体４０４ａは、酸化物半導体４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体４０４ｂと下地絶縁体４０２が接した場合の界面と比較して、酸化物半導体４０４ｂと酸化物半導体４０４ａの界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体４０４ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。

また、酸化物半導体４０４ｃは、酸化物半導体４０４ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体４０４ｂとゲート絶縁体４０８が接した場合の界面と比較して、酸化物半導体４０４ｂと酸化物半導体４０４ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体４０４ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。

酸化物半導体４０４ａおよび酸化物半導体４０４ｃには、例えば、アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを酸化物半導体４０４ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、酸化物半導体４０４ａおよび酸化物半導体４０４ｃは酸化物半導体４０４ｂよりも酸素欠損が生じにくいということができる。

なお、酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃが、少なくともインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体４０４ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体４０４ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体４０４ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体４０４ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２と同じか、またはｘ２の３倍未満であることが好ましい。

酸化物半導体４０４ａおよび酸化物半導体４０４ｃのＩｎおよびＭを併せて１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、酸化物半導体４０４ｂのＩｎおよびＭを併せて１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。

酸化物半導体４０４ａおよび酸化物半導体４０４ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体４０４ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体４０４ｂは、酸化物半導体４０４ａおよび酸化物半導体４０４ｃより厚い方が好ましい。

酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃには、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、酸化物半導体４０４ｂにインジウムを含ませると、キャリア移動度が高くなるため好ましい。

なお、酸化物半導体を用いたトランジスタに安定した電気特性を付与するためには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０^１７／ｃｍ^３未満であること、好ましくは１×１０^１５／ｃｍ^３未満であること、さらに好ましくは１×１０^１３／ｃｍ^３未満であることを指す。

また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位は捕獲となり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする部分を有していることが好ましい。

また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

なお、トランジスタのゲート絶縁体としては、シリコンを含む絶縁体が多く用いられるため、上記理由により多層半導体のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁体と接しない構造が好ましいということができる。また、ゲート絶縁体と多層半導体との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、多層半導体のチャネルとなる領域はゲート絶縁体から離すことが好ましいといえる。

したがって、多層半導体４０４を酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃの積層構造とすることで、酸化物半導体４０４ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。

次に、多層半導体４０４のバンド図を説明する。バンド図の解析は、酸化物半導体４０４ａおよび酸化物半導体４０４ｃに相当する層としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体４０４ｂに相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、多層半導体４０４に相当する積層を作製して行っている。

酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃの厚さはそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。

図９（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的に示されるバンド図の一部である。図９（Ａ）は、酸化物半導体４０４ａおよび酸化物半導体４０４ｃと接して、酸化シリコンを設けた場合のバンド図である。ここで、Ｅｖａｃは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコンの伝導帯下端のエネルギー、ＥｃＳ１は酸化物半導体４０４ａの伝導帯下端のエネルギー、ＥｃＳ２は酸化物半導体４０４ｂの伝導帯下端のエネルギー、ＥｃＳ３は酸化物半導体４０４ｃの伝導帯下端のエネルギーである。

図９（Ａ）に示すように、酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。

主成分を共通として積層された多層半導体４０４は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層半導体の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアが捕獲または再結合により消滅してしまう。

なお、図９（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド図の一部は、図９（Ｂ）のように示される。

例えば、ＥｃＳ１＝ＥｃＳ３である場合は、酸化物半導体４０４ａおよび酸化物半導体４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：６：４または１：９：６（原子数比）、酸化物半導体４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、酸化物半導体４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、酸化物半導体４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、酸化物半導体４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。

図９（Ａ）、図９（Ｂ）より、多層半導体４０４における酸化物半導体４０４ｂがウェル（井戸）となり、多層半導体４０４を用いたトランジスタにおいて、チャネルが酸化物半導体４０４ｂに形成されることがわかる。なお、多層半導体４０４は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。

なお、酸化物半導体４０４ａおよび酸化物半導体４０４ｃと、酸化シリコンなどの絶縁体との界面近傍には、不純物や欠陥に起因した捕獲準位が形成され得る。酸化物半導体４０４ａおよび酸化物半導体４０４ｃがあることにより、酸化物半導体４０４ｂと当該捕獲準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、酸化物半導体４０４ｂの電子が酸化物半導体４０４ａまたは酸化物半導体４０４ｃを超えて捕獲準位に達することがある。マイナスの電荷となる電子が捕獲準位に捕獲されることで、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

したがって、トランジスタのしきい値電圧の変動を低減するには、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。

なお、酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。

なお、多層半導体４０４にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁体への拡散を防ぐために、酸化物半導体４０４ｃは酸化物半導体４０４ｂよりもＩｎが少ない組成とすることが好ましい。

ソース電極４０６ａおよびドレイン電極４０６ｂには、酸素と結合し得る導電材料を用いることが好ましい。例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンなどを用いることができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合し得る導電材料には、酸素が拡散し得る材料も含まれる。

酸素と結合し得る導電材料と多層半導体を接触させると、多層半導体中の酸素が、酸素と結合し得る導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、多層半導体のソース電極またはドレイン電極と接触した近傍の領域に酸素欠損が発生し、層中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソース領域またはドレイン領域として作用させることができる。

なお、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在することで短絡してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトにより、実用的なゲート電圧でオンオフの制御ができない状態（常時導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極およびドレイン電極に酸素と結合しやすい導電材料を用いることが必ずしも好ましいとはいえない場合がある。

このような場合にはソース電極４０６ａおよびドレイン電極４０６ｂには、上述した材料よりも酸素と結合しにくい導電材料を用いることが好ましい。当該導電材料としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることができる。なお、当該導電材料を酸化物半導体４０４ｂと接触させる構成として、当該導電材料と前述した酸素と結合しやすい導電材料を積層してもよい。

絶縁体４０２ａと絶縁体４０２ｃ、ゲート絶縁体４０８には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁体を用いることができる。また、電子捕獲層４０２ｂには、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートなどを一種以上含む絶縁体を用いることができる。なお、絶縁体４０２ａと絶縁体４０２ｃの厚さは、１ｎｍ以上３０ｎｍ以下、好ましくは１０ｎｍ以上２０ｎｍ以下であり、電子捕獲層４０２ｂの厚さは、１ｎｍ以上２０ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下である。

ゲート電極４０１とゲート電極４１０は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステンなどの導電体を用いることができる。また、当該ゲート電極は、上記材料の積層であってもよい。また、ゲート電極４０１とゲート電極４１０には、窒素を含んだ導電体を用いてもよい。たとえば、ゲート電極４０１とゲート電極４１０に窒化チタン上にタングステンの積層、窒化タングステン上にタングステンの積層、窒化タンタル上にタングステンの積層などを用いることができる。

ゲート絶縁体４０８、およびゲート電極４１０上には酸化物絶縁体４１２が形成されていてもよい。当該酸化物絶縁体には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁体を用いることができる。また、当該酸化物絶縁体は上記材料の積層であってもよい。

ここで、酸化物絶縁体４１２は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁体とは、加熱処理などによって酸素を放出することができる酸化物絶縁体をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上である層とする。上記昇温脱離ガス分光法分析における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。当該酸化物絶縁体から放出される酸素はゲート絶縁体４０８を経由して多層半導体４０４のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。

半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、チャネル幅が縮小するとオン電流が低下する。

しかしながら、本発明の一態様のトランジスタでは、前述したように、酸化物半導体４０４ｂのチャネルが形成される領域を覆うように酸化物半導体４０４ｃが形成されており、チャネル形成層とゲート絶縁体が接しない構成となっている。そのため、チャネル形成層とゲート絶縁体との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を高くすることができる。

また、酸化物半導体を真性または実質的に真性とすると、酸化物半導体に含まれるキャリア数の減少により、電界効果移動度の低下が懸念される。しかしながら、本発明の一態様のトランジスタにおいては、酸化物半導体に垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、酸化物半導体の全体的にゲート電界が印加させることとなり、電流は酸化物半導体のバルクを流れる。これによって、高純度真性化による、電気特性の変動の抑制を達成しつつ、トランジスタの電界効果移動度の向上を図ることが可能となる。

また、本発明の一態様のトランジスタは、酸化物半導体４０４ｂを酸化物半導体４０４ａ上に形成することで界面準位を形成しにくくする効果や、酸化物半導体４０４ｂを三層構造の中間層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、酸化物半導体４０４ｂは酸化物半導体４０４ａと酸化物半導体４０４ｃで取り囲まれた構造（また、ゲート電極４１０で電気的に取り囲まれた構造）となり、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、ＳＳ値を小さくすることができる。したがって、ゲート電圧が０Ｖの時のドレイン電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。

また、図１０に示すトランジスタ４７０を用いることもできる。図１０（Ａ）乃至図１０（Ｃ）は、トランジスタ４７０の上面図および断面図である。図１０（Ａ）は上面図であり、図１０（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１０（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１０（Ｃ）に相当する。なお、図１０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

トランジスタ４７０は、ソース電極４０６ａおよびドレイン電極４０６ｂを形成するとき、ソース電極４０６ａおよびドレイン電極４０６ｂとなる導電体のオーバーエッチングがなく、下地絶縁体４０２がエッチングされていない形状となっている。

導電体をオーバーエッチングにより、下地絶縁体４０２をエッチングさせないようにするには、下地絶縁体４０２のエッチング速度を、導電体のエッチング速度よりも（十分に）小さくすればよい。

なお、電子捕獲層４０２ｂとして形成できる酸化ハフニウム、酸化アルミニウム等は、酸素の拡散を防ぐことができる。このため、図１０（Ｂ）及び図１０（Ｃ）に示すように、電子捕獲層４０２ｂが絶縁体４０２ａ上全面に形成されると、酸素がゲート電極４０１に移動すること防ぐことができる。なお、酸素は、酸化物絶縁体４１２をスパッタリング法で形成することで生じさせることができる。この結果、ゲート電極４０１の酸化を防ぐことが可能であり、ゲート電極４０１の抵抗の上昇を防ぐことができる。また、酸素を優先的に酸化物半導体４０４ａ乃至４０４ｃに移動させることが可能であり、酸化物半導体４０４ａ乃至４０４ｃの酸素欠損を低減することが可能である。

また、本実施の形態では、酸化物半導体４０４ｂを酸化物半導体４０４ａおよび酸化物半導体４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体４０４ａおよび酸化物半導体４０４ｃを有さず酸化物半導体４０４ｂのみがゲート電極に電気的に取り囲まれている構成としてもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、実施の形態４で説明した図８に示すトランジスタ４５０の作製方法について、図１１および図１２を用いて説明する。

まず、基板４００上に線状の溝を複数本形成し、その上にアルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステン、またはこれらを主成分とする合金材料を用いて、導電体を堆積した後、平坦化およびエッチングしてゲート電極４０１を形成する（図１１（Ａ）参照）。導電体は、スパッタリング法やＣＶＤ法などにより形成することができる。

基板４００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。

さらに絶縁体４０２ａ、電子捕獲層４０２ｂ、絶縁体４０２ｃよりなる下地絶縁体４０２を形成する（図１１（Ｂ）参照）。

なお、下地絶縁体４０２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁体４０２から多層半導体４０４への酸素の供給をさらに容易にすることができる。

次に、下地絶縁体４０２上に酸化物半導体４０４ａ、酸化物半導体４０４ｂをスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成する（図１１（Ｃ）参照）。このとき、図示するように下地絶縁体４０２を若干過度にエッチングしてもよい。下地絶縁体４０２を過度にエッチングすることで、後に形成するゲート電極４１０で酸化物半導体４０４ｃを覆いやすくすることができる。

なお、酸化物半導体４０４ａ、酸化物半導体４０４ｂを島状に形成する際に、まず、酸化物半導体４０４ｂ上にハードマスクとなる層（たとえばタングステン）およびレジストマスクを設け、ハードマスクとなる層をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体４０４ａ、酸化物半導体４０４ｂをエッチングする。その後、レジストマスクを除去する。この時、エッチングするにつれて徐々にハードマスクの端部が縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有する。これに伴い、酸化物半導体４０４ｂの形状も端部が丸みを帯び、曲面を有する。このような構成になることで、酸化物半導体４０４ｂ上に形成される、酸化物半導体４０４ｃ、ゲート絶縁体４０８、ゲート電極４１０、酸化物絶縁体４１２の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。また、ソース電極４０６ａおよびドレイン電極４０６ｂの端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。

また、酸化物半導体４０４ａ、酸化物半導体４０４ｂの積層、および後の工程で形成する酸化物半導体４０４ｃを含めた積層において連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタリング装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａから１×１０^−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。

高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタリングガスの高純度化も必要である。スパッタリングガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。

酸化物半導体４０４ａ、酸化物半導体４０４ｂ、および後の工程で形成される酸化物半導体４０４ｃには、実施の形態４で説明した材料を用いることができる。例えば、酸化物半導体４０４ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体４０４ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体４０４ｃにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。

また、酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃとして用いることのできる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。

スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した層をＩＧＺＯ層とも呼ぶ。

また、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

ただし、実施の形態４に詳細を記したように、酸化物半導体４０４ａおよび酸化物半導体４０４ｃは、酸化物半導体４０４ｂよりも電子親和力が小さくなるように材料を選択する。

なお、酸化物半導体の成膜には、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタリング法を用いることが好ましい。

酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、酸化物半導体４０４ａおよび酸化物半導体４０４ｃの電子親和力が酸化物半導体４０４ｂよりも小さくなるようにすればよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−Ｂ）^２＋（ｃ−Ｃ）^２がｒ^２以下であることを満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

また、酸化物半導体４０４ｂは、酸化物半導体４０４ａおよび酸化物半導体４０４ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較してキャリア移動度が高くなる。そのため、酸化物半導体４０４ｂにインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。

以下では、酸化物半導体の構造について説明する。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。

酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。

非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。

逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。

＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。

ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図１３（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。

図１３（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１３（Ｂ）に示す。図１３（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。

図１３（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１３（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図１３（Ｂ）および図１３（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図１３（Ｄ）参照。）。図１３（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図１３（Ｄ）に示す領域５１６１に相当する。

また、図１４（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１４（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図１４（Ｂ）、図１４（Ｃ）および図１４（Ｄ）に示す。図１４（Ｂ）、図１４（Ｃ）および図１４（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。

次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１５（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。

一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１５（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ_４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図１５（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。

次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１６（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１６（Ｂ）に示す。図１６（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１６（Ｂ）における第１リングは、ＩｎＧａＺｎＯ_４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図１６（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。

上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。

＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。

ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。

このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。

ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。

鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。

電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。

まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。

なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ_４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

図１７は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図１７より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図１７中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図１７中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。

このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。

また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。

酸化物半導体４０４ｂの形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体４０４ｂの結晶性を高め、さらに下地絶縁体４０２、酸化物半導体４０４ａから水素や水などの不純物を除去することができる。なお、酸化物半導体４０４ｂを形成するエッチングの前に第１の加熱工程を行ってもよい。

次に、酸化物半導体４０４ａおよび酸化物半導体４０４ｂ上にソース電極４０６ａおよびドレイン電極４０６ｂとなる第１の導電体を形成する。第１の導電体としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデンおよびタングステン、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタリング法などにより１００ｎｍのチタン層を形成する。またＣＶＤ法によりタングステン層を形成してもよい。

次に、第１の導電体を酸化物半導体４０４ｂ上で分断するようにエッチングし、ソース電極４０６ａおよびドレイン電極４０６ｂを形成する（図１１（Ｄ）参照）。

次に、酸化物半導体４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂ上に、酸化物半導体４０３ｃを成膜する。

なお、酸化物半導体４０３ｃを成膜後に第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体４０３ｃから水素や水などの不純物を除去することができる。また、酸化物半導体４０４ａおよび酸化物半導体４０４ｂから、さらに水素や水などの不純物を除去することができる。

次に、酸化物半導体４０３ｃ上にゲート絶縁体４０８となる絶縁体４０７を形成する（図１２（Ａ）参照）。絶縁体４０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。

次に、絶縁体４０７上にゲート電極４１０となる第２の導電体４０９を形成する（図１２（Ｂ）参照）。第２の導電体４０９としては、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルおよびタングステン、またはこれらを主成分とする合金材料を用いることができる。第２の導電体４０９は、スパッタリング法やＣＶＤ法などにより形成することができる。また、第２の導電体４０９としては、窒素を含んだ導電体を用いてもよく、上記導電体と窒素を含んだ導電体の積層を用いてもよい。

次に、ゲート電極４１０を形成するためのレジストマスクを用いて、第２の導電体４０９を選択的にエッチングし、ゲート電極４１０を形成する（図１２（Ｃ）参照）。なお、図８（Ｃ）に示すように、ゲート電極４１０は、酸化物半導体４０４ｂを電気的に取り囲むように形成される。

続いて、上記レジストマスクまたはゲート電極４１０をマスクとして絶縁体４０７を選択的にエッチングし、ゲート絶縁体４０８を形成する。

続いて、上記レジストマスクまたはゲート電極４１０をマスクとして酸化物半導体４０３ｃをエッチングし、酸化物半導体４０４ｃを形成する。

つまり、酸化物半導体４０４ｃの上端部はゲート絶縁体４０８の下端部と一致し、ゲート絶縁体４０８の上端部はゲート電極４１０の下端部と一致する。なお、ゲート電極４１０をマスクとしてゲート絶縁体４０８および酸化物半導体４０４ｃを形成しているがこれに限られず、第２の導電体４０９の成膜前にゲート絶縁体４０８および酸化物半導体４０４ｃを形成してもよい。

次に、ソース電極４０６ａ、ドレイン電極４０６ｂ、ゲート電極４１０上に酸化物絶縁体４１２を形成する（図８（Ｂ）、図８（Ｃ）参照）。酸化物絶縁体４１２は、絶縁体４０２ａと同様の材料、方法を用いて形成することができる。酸化物絶縁体４１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む酸化物絶縁体を用いるとよい。酸化物絶縁体４１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができ、多層半導体４０４に対し酸素を供給できるよう過剰に酸素を含む層とすることが好ましい。

次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁体４０２、ゲート絶縁体４０８、酸化物絶縁体４１２から過剰酸素が放出されやすくなり、多層半導体４０４の酸素欠損を低減することができる。

次に、第４の加熱処理を行う。第４の加熱処理は、１２５℃以上４５０℃以下、好ましくは１５０℃以上３００℃以下の温度で、ゲート電極４０１の電位をソースやドレインの電位より高い状態を、１秒以上、代表的には１分以上維持することで、多層半導体４０４からゲート電極４０１に向かって、必要とする電子が移動し、そのうちのいくらかは電子捕獲層４０２ｂの内部または界面にある電子捕獲準位に捕獲される。このようにして、捕獲される電子の量を制御して、しきい値電圧の増加幅を制御することができる。

以上の工程で、図８に示すトランジスタ４５０を作製することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、実施の形態４のトランジスタ４５０と異なる構成のトランジスタについて説明する。

図１８（Ａ）乃至図１８（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図１８（Ａ）は上面図であり、図１８（Ａ）に示す一点鎖線Ａ−Ｂの断面が図１８（Ｂ）、一点鎖線Ｃ−Ｄの断面が図１８（Ｃ）に相当する。なお、図１８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。

図１８（Ａ）乃至図１８（Ｃ）に示すトランジスタ５５０は、基板４００上の下地絶縁体４０２と、下地絶縁体４０２上の酸化物半導体４０４ａおよび酸化物半導体４０４ｂと、酸化物半導体４０４ａおよび酸化物半導体４０４ｂ上のソース電極４０６ａおよびドレイン電極４０６ｂと、下地絶縁体４０２、酸化物半導体４０４ａ、酸化物半導体４０４ｂ、ソース電極４０６ａおよびドレイン電極４０６ｂと接する酸化物半導体４０４ｃと、酸化物半導体４０４ｃ上のゲート絶縁体４０８と、ゲート絶縁体４０８上のゲート電極４１０と、ソース電極４０６ａ、ドレイン電極４０６ｂ、およびゲート電極４１０上の酸化物絶縁体４１２と、を有する。また、下地絶縁体４０２は、絶縁体４０２ａ、電子捕獲層４０２ｂ、絶縁体４０２ｃを有する。また、酸化物半導体４０４ａ、酸化物半導体４０４ｂ、および酸化物半導体４０４ｃを総称して多層半導体４０４と呼称する。

実施の形態４のトランジスタ４５０と本実施の形態のトランジスタ５５０の相違点は、チャネル長およびチャネル幅がいずれも、多層半導体４０４の厚さよりも２倍以上、代表的には１０倍以上大きいことである。

なお、チャネル長とは、上面図において、半導体とゲート電極とが重なる領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との距離をいう。すなわち、図１８（Ａ）では、チャネル長は、酸化物半導体４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとの距離となる。チャネル幅とは、半導体とゲート電極とが重なる領域における、ソースとドレインとが平行に向かい合っている長さをいう。すなわち、図１８（Ａ）では、チャネル幅は、酸化物半導体４０４ｂとゲート電極４１０とが重なる領域における、ソース電極４０６ａとドレイン電極４０６ｂとが平行に向かい合っている長さをいう。

また、図１９（Ａ）に示すトランジスタ５６０を用いることもできる。図１９（Ａ）は、トランジスタ５６０の断面図である。トランジスタ５５０とトランジスタ５６０の違いは、ゲート電極４０１がトランジスタ５６０は、ソース電極４０６ａとは重なるが、ドレイン電極４０６ｂと重ならないことである。このため、ゲート電極４０１とドレイン電極４０６ｂとの寄生容量を低減できる。逆に、ゲート電極４０１を、ドレイン電極４０６ｂとは重なるが、ソース電極４０６ａと重ならないように配置してもよい。

また、図１９（Ｂ）に示すトランジスタ５７０を用いることもできる。図１９（Ｂ）は、トランジスタ５７０の断面図である。トランジスタ５６０とトランジスタ５７０の違いは、ゲート電極４０１が、トランジスタ５７０は、ソース電極４０６ａ、ドレイン電極４０６ｂのいずれとも重ならないことである。このため、ゲート電極４０１とソース電極４０６ａ、ドレイン電極４０６ｂとの寄生容量を低減できる。ゲート電圧が０Ｖの時のドレイン電流を低減するには、チャネルの一部でもしきい値が高ければよいので、このような構成とすることもできる。

また、本実施の形態では、酸化物半導体４０４ｂを酸化物半導体４０４ａおよび酸化物半導体４０４ｃで挟んでいる構成であったがこれに限られず、酸化物半導体４０４ａおよび酸化物半導体４０４ｃを有さず酸化物半導体４０４ｂのみがある構成としてもよい。または、酸化物半導体４０４ａ、酸化物半導体４０４ｂ、酸化物半導体４０４ｃのいずれか１つまたは２つだけで構成されてもよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について、図面を参照して説明する。

図２０（Ａ）、図２０（Ｂ）に半導体装置の回路図を、図２０（Ｃ）、図２０（Ｄ）に半導体装置の断面図をそれぞれ示す。図２０（Ｃ）、図２０（Ｄ）はそれぞれ、左側にトランジスタ４５０のチャネル長方向の断面図を示し、右側にチャネル幅方向の断面図を示している。また回路図には、酸化物半導体が適用されたトランジスタであることを明示するために、「ＯＳ」の記載を付している。

図２０（Ｃ）、図２０（Ｄ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタを有する。ここでは、第２の半導体材料を用いたトランジスタとして、実施の形態４で例示したトランジスタ４５０を適用した例について説明する。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を実施の形態４で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。

ここでは、トランジスタ２２００がｐチャネル型のトランジスタであるものとして説明するが、ｎチャネル型のトランジスタを用いて異なる回路を構成できることは言うまでもない。また、酸化物半導体を用いた実施の形態４に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図２０（Ａ）、図２０（Ｃ）、図２０（Ｄ）に示す構成は、ｐチャネル型のトランジスタとｎチャネル型のトランジスタを直列に接続し、且つ、それぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成例について示している。

本発明の一態様の酸化物半導体が適用されたトランジスタは、オン電流が高められているため、回路の高速動作が可能となる。

図２０（Ｃ）に示す構成では、トランジスタ２２００の上部に、絶縁体２２０１を介してトランジスタ４５０が設けられている。また、トランジスタ２２００とトランジスタ４５０の間には複数の配線２２０２が設けられている。また各種絶縁体に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ４５０を覆う絶縁体２２０４と、絶縁体２２０４上に配線２２０５と、トランジスタの一対の電極と同一の導電体を加工して形成された配線２２０６と、が設けられている。

このように、２つのトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。

図２０（Ｃ）では、トランジスタ４５０のソースまたはドレインの一方と、トランジスタ２２００のソースまたはドレインの一方が配線２２０２やプラグ２２０３によって電気的に接続されている。また、トランジスタ４５０のゲートは、配線２２０５、配線２２０６、プラグ２２０３および配線２２０２などを経由して、トランジスタ２２００のゲートと電気的に接続されている。

図２０（Ｄ）に示す構成では、トランジスタ４５０のゲート絶縁体にプラグ２２０３を埋め込むための開口部が設けられ、トランジスタ４５０のゲートとプラグ２２０３とが接する構成となっている。このような構成とすることで回路の集積化が容易であるのに加え、図２０（Ｃ）に示す構成と比較して経由する配線やプラグの数や長さを低減できるため、回路をより高速に動作させることができる。

ここで、図２０（Ｃ）、図２０（Ｄ）に示す構成において、トランジスタ４５０やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。例えば図２０（Ｂ）に示すように、それぞれのトランジスタのソースとドレインを接続した回路構成とすることにより、いわゆるアナログスイッチとして機能させることができる。

また、先の実施の形態のトランジスタを用いて、対象物の情報を読み取るイメージセンサ機能を有する半導体装置を作製することができる。

図２１に、イメージセンサ機能を有する半導体装置の等価回路の一例を示す。

フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他方の電極がトランジスタ６４０の一方のゲートに電気的に接続されている。トランジスタ６４０は、ソースまたはドレインの一方がフォトセンサ基準信号線６７２に、ソースまたはドレインの他方がトランジスタ６５６のソースまたはドレインの一方に電気的に接続されている。トランジスタ６５６は、一方のゲートがゲート信号線６５９に、ソースまたはドレインの他方がフォトセンサ出力信号線６７１に電気的に接続されている。また、トランジスタ６４０の他方のゲート（バックゲート）およびトランジスタ６５６の他方のゲート（バックゲート）は接地線６７３に接続される。

フォトダイオード６０２には、例えば、ｐ型の導電型を有する半導体と、高抵抗な（ｉ型の導電型を有する）半導体と、ｎ型の導電型を有する半導体を積層するｐｉｎ型のフォトダイオードを適用することができる。

フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取ることができる。なお、被検出物の情報を読み取る際に、バックライトなどの光源を用いることができる。

なお、トランジスタ６４０およびトランジスタ６５６には、先の実施の形態のいずれかで一例を示した、酸化物半導体にチャネルが形成されるトランジスタを用いることができる。図２１では、トランジスタ６４０およびトランジスタ６５６が、酸化物半導体を含むことを明確に判明できるよう、トランジスタの記号に「ＯＳ」と付記している。

トランジスタ６４０およびトランジスタ６５６は、上記実施の形態で一例を示したトランジスタであり、酸化物半導体をゲート電極によって電気的に囲い込む構成を有することが好ましい。また、端部が丸みを帯び、曲面を有する酸化物半導体を用いたトランジスタであると、酸化物半導体上に形成される層の被覆性を向上させることができる。また、ソース電極およびドレイン電極の端部に生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することができる。よって、トランジスタ６４０およびトランジスタ６５６は、電気的特性変動が抑制された電気的に安定なトランジスタである。該トランジスタを含むことで、図２１で示すイメージセンサ機能を有する半導体装置として信頼性の高い半導体装置を提供することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態８）
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むＲＦタグについて、図２２を用いて説明する。

本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。

ＲＦタグの構成について図２２を用いて説明する。図２２は、ＲＦタグの構成例を示すブロック図である。

図２２に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。また、ＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。

次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。

定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。

復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。

論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。

なお、上述の各回路は、必要に応じて、適宜、取捨することができる。

ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。

また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザーが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態９）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。

図２３は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。

図２３に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２３に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２３に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

図２３に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。

図２３に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

図２４は、レジスタ１１９６として用いることのできる記憶回路の回路図の一例である。記憶回路１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶回路１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。

ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶回路１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。

スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。

トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。

トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３及びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。

トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２４では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。

なお、図２４では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。

また、図２４において、記憶回路１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶回路１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶回路１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。

図２４における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。

本発明の一態様のける半導体装置では、記憶回路１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。

また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶回路１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶回路１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。

また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶回路であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶回路１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

このような記憶回路１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

本実施の形態では、記憶回路１２００をＣＰＵに用いる例として説明したが、記憶回路１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦタグ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｔａｇ）にも応用可能である。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態１０）

本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。

［構成例］
図２５（Ａ）は、本発明の一態様の表示パネルの上面図であり、図２５（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図２５（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。

画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。

アクティブマトリクス型表示装置のブロック図の一例を図２５（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。

図２５（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。

〔液晶パネル〕
また、画素の回路構成の一例を図２５（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。

この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。

トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極またはドレイン電極７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。

また、トランジスタ７１６には、第１の画素電極が電気的に接続され、トランジスタ７１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは、それぞれ分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定は無い。く、例えば、第１の画素電極は、Ｖ字状とすればよい。

トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。

また、容量配線７１０と、誘電体として機能するゲート絶縁体と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで保持容量を形成してもよい。

マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極と対向電極とその間の液晶層とで構成される。

なお、図２５（Ｂ）に示す画素回路は、これに限定されない。例えば、図２５（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。

〔有機ＥＬパネル〕
画素の回路構成の他の一例を図２５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子及び正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

図２５（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。

適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。

画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極が走査線７２６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線７２５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ７２２のゲート電極に接続されている。駆動用トランジスタ７２２は、ゲート電極が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。

スイッチング用トランジスタ７２１及び駆動用トランジスタ７２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。

発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。

なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。

次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。

アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。

なお、画素回路の構成は、図２５（Ｃ）に示す画素構成に限定されない。例えば、図２５（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。

図２５で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態１１）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２６に示す。

図２６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図２６（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としてもよい。また、第１表示部９１３及び第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図２６（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。

図２６（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。

図２６（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４及びレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としてもよい。

図２６（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態１２）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図２７を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２７（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２７（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２７（Ｃ）参照）、乗り物類（自転車等、図２７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２７（Ｅ）、図２７（Ｆ）参照）等に設けて使用することができる。

本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

実施例１では、電子捕獲層をゲート絶縁体に用いてＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｉｌｉｃｏｎ）構造の試料１、試料２、試料３および試料４を作製し、Ｃ−Ｖ測定を行った。

ｎ型シリコンウエハー上にプラズマＣＶＤ法にて、第１の絶縁体として酸化窒化シリコン膜を厚さ１０ｎｍ成膜した。次に、電子捕獲層として、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化ハフニウム膜を厚さ２０ｎｍ成膜し、さらに第２の絶縁体として、酸化窒化シリコン膜を厚さ３０ｎｍ成膜した。これを試料１、試料２および試料３とした。なお、試料１乃至試料３において、第１の絶縁体、電子捕獲層、及び第２の絶縁体がゲート絶縁膜として機能する。

次に、試料４として、ｎ型シリコンウエハー上にプラズマＣＶＤ法にて、酸化窒化シリコン膜を４５ｎｍ単層を成膜した。試料４に成膜した酸化窒化シリコン膜４５ｎｍと、試料１、試料２および試料３に成膜した酸化窒化シリコン膜１０ｎｍおよび酸化ハフニウム膜２０ｎｍおよび酸化窒化シリコン膜３０ｎｍの３層積層膜と、は、酸化シリコン膜厚に換算した電気的に等価な膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）である。なお、試料４において、酸化窒化シリコン膜がゲート絶縁膜として機能する。

その後、試料１は、熱処理を行わず、試料２は、酸素雰囲気で４９０℃の熱処理を行った。試料３および試料４は、酸素雰囲気で５５０℃の熱処理を行った。

次に導電体をスパッタ法により成膜した。ここでは、窒化タンタル、タングステン、アルミニウムの積層膜とした。導電体をリソグラフィー法を用いて、ゲート電極を形成した。最後にシリコンウエハの裏面にアルミニウム膜を４００ｎｍ成膜し、裏面電極を形成した。

図２８に、ＮＧＢＴ（Ｎｅｇａｔｉｖｅ Ｇａｔｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ）ストレス前後のＣ−Ｖ特性を示す。図２８（Ａ）は試料１に、図２８（Ｂ）は試料２に、図２８（Ｃ）は試料３に、図２８（Ｄ）は試料４に対応する。

最初に初期特性を測定し、次にＮＧＢＴストレスを与え、その後に初期特性と同じ条件にて測定した。初期測定は、室温にてゲート電圧（Ｖｇ）を−１０Ｖから、＋１０Ｖへ一回のみのスキャンとし、測定周波数は１０ｋＨｚで行った。ＮＧＢＴストレス条件は、温度１５０℃にて、Ｖｇに−３．３Ｖ印加し、ストレス時間は１時間とした。その後、ストレスの印加を止め、再度初期特性の測定と同様の条件にてＮＧＢＴストレス後の測定を行った。

試料１は、初期特性の測定ではフラットバンド電圧（Ｖｆｂ）＝０．２０Ｖであり、ＮＧＢＴ後の測定ではＶｆｂ＝０．３０Ｖであった。試料２は、初期特性の測定ではＶｆｂ＝１．８０Ｖであり、ＮＧＢＴ後の測定ではＶｆｂ＝１．９０Ｖであった。試料３は、初期特性の測定ではＶｆｂ＝２．６０Ｖであり、ＮＧＢＴ後の測定ではＶｆｂ＝２．７０Ｖであった。試料４は、初期特性の測定ではＶｆｂ＝−１．００Ｖであり、ＮＧＢＴ後の測定ではＶｆｂ＝−１．１０Ｖであった。

この結果から、ゲート絶縁体成膜後に熱処理を行うことで電子捕獲層へ電荷が注入され、Ｖｆｂがプラス方向へシフトしたことを確認することができた。また、ＮＧＢＴ試験前後では、ほとんどＶｆｂのシフトが見られず、電子捕獲層へ注入された電荷量の変化はほとんど無かったと考えられる。Ｖｆｂのシフト量の熱処理温度依存性が見られ、熱処理温度が高いほど、Ｖｆｂのシフト量が大きく、つまり電子捕獲層への電荷注入量が多くなると判断できる。電子捕獲層を有しない試料４は、熱処理を行ってもＶｆｂのシフトは殆ど見られなかった。

次に、同じ試料中の別の測定ポイントを用いて、裏面電極に電圧を印加した後にＣ−Ｖ測定を行った。裏面電極への電圧の印加は、室温にて、＋３５Ｖを０．１秒間印加した。

次に、同試料にＮＧＢＴストレスを与えた後に、再度Ｃ−Ｖ測定を行った。ＮＧＢＴストレス条件は、上記と同様である。

図２９に、各試料の裏面電極への電圧の印加前後のＣ−Ｖ特性を示す。図２９（Ａ）は試料１に、図２９（Ｂ）は試料２に、図２９（Ｃ）は試料３に、図２９（Ｄ）は試料４に対応する。図３０には、ＮＧＢＴストレス後のＣ−Ｖ特性を示す。図３０（Ａ）は試料１に、図３０（Ｂ）は試料２に、図３０（Ｃ）は試料３に、図３０（Ｄ）は試料４に対応する。

試料１はＶｆｂ＝０．１０Ｖが、裏面電極への電圧の印加後には１．００Ｖへシフトした。試料２はＶｆｂ＝１．８０Ｖが、裏面電極への電圧の印加後には２．２０Ｖへシフトした。試料３はＶｆｂ＝２．５０Ｖが、裏面電極への電圧の印加後には２．８０Ｖへシフトした。試料４はＶｆｂ＝−１．００Ｖが、裏面電極への電圧の印加後も−１．００Ｖと、Ｖｆｂのシフトは見られなかった。ＮＧＢＴストレス後の測定では、どの試料もＶｆｂのシフトはほとんど見られなかった。

この結果から室温にて裏面電極へ電圧の印加を行うことでも、電子捕獲層へ電荷が注入され、Ｖｆｂがプラス方向へシフトすることを確認した。ゲート絶縁体成膜後に熱処理を行っていない場合は、元々の電子捕獲層への電荷の注入量が少ないので、Ｓｉウエハへ電圧の印加によるＶｆｂのプラスシフト量が最も大きい結果となった。また、ＮＧＢＴストレス後には、どの試料もＶｆｂのシフトは見られなかったことから、ＮＧＢＴストレスでは、電子捕獲層の電荷の移動は殆どないものと判断できる。ここでも電子捕獲層を有しない試料４は、Ｖｆｂのシフトが見られなかった。

以上の結果より、熱処理または電圧の印加によって、電子捕獲層に電荷が注入されることが確認された。

実施例２では、電子捕獲層の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像の観察を行った。観察した試料は、実施例１と同じ試料である。断面ＴＥＭ像を図３１に示す。図３１（Ａ）は試料１に、図３１（Ｂ）は試料２に、図３１（Ｃ）は試料３に対応する。

ゲート絶縁体成膜後に熱処理を行った、試料２及び試料３において、電子捕獲層、ここでは酸化ハフニウム膜に結晶性を示す格子縞が観察された。結晶性は、ゲート絶縁体成膜後の熱処理温度に依存しており、熱処理を行わなかった試料１（図３１（Ａ）参照）は、観測した範囲内には格子縞が観察されず、熱処理温度４９０℃を行った試料２（図３１（Ｂ）参照）は、観測した範囲内の一部に格子縞が観測され、熱処理温度５５０℃を行った試料３（図３１（Ｃ）参照）は、観測した範囲内の殆どに格子縞が観測された。

本実施例では、図８に示す、電子捕獲層４０２ｂを有するトランジスタ４５０を実施の形態５で説明した作製方法にて、作製してトランジスタ特性を測定した。また、比較用として電子捕獲層４０２ｂを有しないトランジスタも作製した。

まず、トランジスタの初期特性を測定した。ソース−ドレイン間電圧（以下、ドレイン電圧Ｖｄという。）を０．１Ｖ、１．８Ｖとし、ソース−ゲート間電圧（以下、ゲート電圧Ｖｇという。）を−３Ｖから＋３Ｖまで変化させたときのソース−ドレイン間電流（以下、ドレイン電流Ｉｄという。）の変化を測定した。すなわちＩｄ−Ｖｇ特性を測定した。図３２（Ａ）に電子捕獲層４０２ｂを有するトランジスタのＩｄ−Ｖｇ特性を示す。また、図３２（Ｂ）には、電子捕獲層４０２ｂを有しないＩｄ−Ｖｇ特性を示す。初期特性においては、電子捕獲層４０２ｂの有無による差は小さかった。

次に、ソース電極４０６ａと、ドレイン電極４０６ｂと、ゲート電極４１０と、を全てアース電位に固定して、ゲート電極４０１へ電圧を印加した。ここでは、電子捕獲層４０２ｂを有するトランジスタは、室温にて、電圧を＋３５Ｖに固定し、電圧の印加時間を１０ｍｓｅｃ、３０ｍｓｅｃ、５０ｍｓｅｃ、７０ｍｓｅｃと変化させた。電圧印加後に再び、トランジスタのＩｄ−Ｖｇ特性を測定した。測定条件は、上述した初期特性の条件と同じである。

また、電子捕獲層４０２ｂを有しないトランジスタは、室温にて、電圧を＋３５Ｖに固定し、電圧の印加時間を１００ｍｓｅｃ、３００ｍｓｅｃ、５００ｍｓｅｃ、７００ｍｓｅｃと変化させた。電圧印加後に再び、トランジスタのＩｄ−Ｖｇ特性を測定した。測定条件は、上述した初期特性の条件と同じである。

Ｖｄ＝１．８ＶでのＩｄ−Ｖｇ特性結果を示す。尚、Ｓｈｉｆｔとは、Ｉｄ−Ｖｇトランジスタ特性において、ドレイン電流Ｉｄ＝１．０×１０^−１２（Ａ）の時のゲート電圧Ｖｇの値と定義する。また、ΔＳｈｉｆｔとは、Ｓｈｉｆｔの変化量を表す。電子捕獲層４０２ｂを有するトランジスタの特性を図３３、図３４（Ａ）、（Ｂ）に示す。上述の方法でゲート電極４０１へ電圧を印加することにより、Ｉｄ−Ｖｇカーブはプラス方向にシフトした。さらにＳｈｉｆｔは、電圧の印加時間の増加に依存して増加した。一方、電子捕獲層４０２ｂを有しないトランジスタは、上述の方法でゲート電極４０１に電圧を印加してもＩｄ−Ｖｇカーブはプラス方向に僅かしかシフトせず、さらに電圧の印加時間を長くしてもシフト量は僅かであった（図３５（Ａ）、（Ｂ）参照）。

この結果により、電子捕獲層４０２ｂを有するトランジスタのゲート電極４０１に、電圧を短時間、ここでは、１０ｍｓｅｃから７０ｍｓｅｃ印加することで、電子捕獲層４０２ｂに電子が捕獲され、電子捕獲層４０２ｂは電子捕獲層として機能していると判断できる。

次に、電子捕獲層４０２ｂを有する、別の試料を用いて、上述と同じ方法で、ゲート電極４０１に、室温にて、＋３５Ｖの電圧を１００ｍｓｅｃ印加して、Ｉｄ−Ｖｇカーブをプラス方向へシフトさせ、その後、＋Ｄｒａｉｎ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ（＋ＤＢＴ）ストレス試験を行った。＋ＤＢＴストレス試験は、温度＝１５０℃にて、ドレイン電圧Ｖｄ＝＋０．１Ｖと、＋１．８Ｖ、ソース電圧Ｖｓ＝０Ｖに設定して、最大１２時間（４３２００ｓｅｃ）のストレスを与えた。途中、ストレス開始から、１００ｓｅｃ後、６００ｓｅｃ後、１０００ｓｅｃ後、１８００ｓｅｃ後、３６００ｓｅｃ（１ｈｒ）後、７２００ｓｅｃ（２Ｈｒ）後、１０００ｓｅｃ後、１８０００ｓｅｃ（５Ｈｒ）後、３２４００ｓｅｃ（９Ｈｒ）後、４３２００ｓｅｃ（１２Ｈｒ）後にそれぞれ１５０℃の温度でＩｄ−Ｖｇ測定を行った。

結果を図３６（Ａ）、（Ｂ）に示す。図３６（Ａ）は、ストレス開始から、０ｓｅｃ後、６００ｓｅｃ後、３６００ｓｅｃ（１Ｈｒ）後、１８０００ｓｅｃ（５Ｈｒ）後、４３２００ｓｅｃ（１２Ｈｒ）後のＩｄ−Ｖｇ特性の変動を記録した。図３６（Ｂ）は、上述した全ての時間でＶｄ＝＋１．８ＶでのΔＳｈｉｆｔをプロットした。この結果、＋ＤＢＴストレス試験１２時間を行っても、Ｓｈｉｆｔの変動量、すなわちΔＳｈｉｆｔは０．１Ｖ以下であった。これらの結果から電子捕獲層へ注入された電子は、安定して捕獲されていると考えられる。

これにより、電子捕獲層４０２ｂを有するトランジスタは、実施の形態２で記載した、長期のデータ保存が要求される、プログラム用メモリ回路に使用することが可能であることが解った。

本実施例では、実施例３と同様に、図８に示す、電子捕獲層４０２ｂを有するトランジスタ４５０を実施の形態５で説明した方法で作製した。露光装置の１ショット内（２０ｍｍ × ２０ｍｍの領域内）６０ポイントのトランジスタ特性を測定し、ばらつきを評価した。

まず、トランジスタの初期特性を測定した。ドレイン電圧Ｖｄを１．８Ｖとし、ゲート電圧Ｖｇを−３Ｖから＋３Ｖまで変化させ、Ｉｄ−Ｖｇ特性を測定した。Ｉｄ−Ｖｇ特性からＳｈｉｆｔを測定した。Ｓｈｉｆｔ、ΔＳｈｉｆｔに関しては、実施例３を参酌する。

次に、ソース電極４０６ａと、ドレイン電極４０６ｂと、ゲート電極４１０と、を全てアース電位に固定して、ゲート電極４０１へ電圧を印加した。室温にて、電圧を＋３６Ｖ、＋３８Ｖ、＋４０Ｖと変化させ、電圧の印加時間は２００ｍｓｅｃに固定した。電圧印加後に再び、トランジスタのＩｄ−Ｖｇ特性を測定した。測定条件は、上述した初期特性の条件と同じである。

図３７（Ａ）に印加電圧＋３６Ｖ、＋３８Ｖ、＋４０Ｖ前後の各Ｓｈｉｆｔをプロットした。電圧印加前のＳｈｉｆｔのばらつきと電圧印加後のＳｈｉｆｔのばらつきを比較すると、電圧印加後の方が多少ばらつきが大きくなっていることを確認した。

詳しくは、電圧印加前のＳｈｉｆｔの標準偏差（σ：シグマ）は０．１２７Ｖであり、３σは０．３８０Ｖ、＋３６Ｖ印加後では、σは０．１５０Ｖであり、３σは０．４４９Ｖ、電圧印加前のＳｈｉｆｔのσは０．０５２Ｖであり、３σは０．１５７Ｖ、＋３８Ｖ印加後では、σは０．０７３Ｖであり、３σは０．２１８Ｖ、電圧印加前のＳｈｉｆｔのσは０．０６０Ｖであり、３σは０．１８０Ｖ、＋４０Ｖ印加後では、σは０．０８７Ｖであり、３σは０．２６０Ｖとそれぞれ変化した。この結果、ばらつきは十分小さいことがわかった。

図３７（Ｂ）には、ΔＳｈｉｆｔの印加電圧依存性のグラフを示した。Ｓｈｉｆｔの電圧依存性が見られ、Ｓｈｉｆｔのばらつきは、印加電圧によらずおおよそ一定であった。

また、図３８に、印加電圧＋３６Ｖ、＋３８Ｖ、＋４０Ｖを印加後のΔＳｈｉｆｔの正規確率プロット図を示す。印加電圧＋３６Ｖ、＋３８Ｖ、＋４０ＶともにＲａｎｇｅ値＝Ｍａｘ値−Ｍｉｎ値は約０．３Ｖであった。また、σは約０．０７Ｖであり、３σは約０．２０Ｖであった。

詳しくは、印加電圧＋３６Ｖでは、ΔＳｈｉｆｔの平均値は、０．７９６Ｖで、σは、０．０６５Ｖであり、３σは０．１９６Ｖ、印加電圧＋３８Ｖでは、ΔＳｈｉｆｔの平均値は、１．０７１Ｖで、σは、０．０５５Ｖであり、３σは０．１６４Ｖ、印加電圧＋４０Ｖでは、ΔＳｈｉｆｔの平均値は、１．３３０Ｖで、σは、０．０７０Ｖであり、３σは０．２１０Ｖであった。

これにより、電子捕獲層４０２ｂを有するトランジスタ４５０の特性は、電圧印加後の特性においても１ショット内のばらつきは十分に小さく、長期のデータ保存が要求される、プログラム用メモリ回路に使用することが可能であることが解った。

１０１ 半導体
１０２ 絶縁体
１０２ａ 絶縁体
１０２ｂ 電子捕獲層
１０２ｃ 絶縁体
１０２ｄ 導電体
１０２ｅ 絶縁体
１０３ ゲート電極
１０４ 絶縁体
１０５ ゲート電極
１０６ 電子捕獲準位
１０７ 電子
１０８ 曲線
１０９ 曲線
１１０ トランジスタ
１１１ 容量素子
３００ 半導体装置
３０１ 中央演算処理回路
３０２ データ用メモリ回路
３０３ 制御回路
３０４ プログラム用メモリ回路
３０５ メモリセル
３１０ 半導体装置
３５１ トランジスタ
３５２ トランジスタ
３５３ 容量素子
３５４ バックゲート電極
４００ 基板
４０１ ゲート電極
４０２ 下地絶縁体
４０２ａ 絶縁体
４０２ｂ 電子捕獲層
４０２ｃ 絶縁体
４０３ｃ 酸化物半導体
４０４ 多層半導体
４０４ａ 酸化物半導体
４０４ｂ 酸化物半導体
４０４ｃ 酸化物半導体
４０６ａ ソース電極
４０６ｂ ドレイン電極
４０７ 絶縁体
４０８ ゲート絶縁体
４０９ 導電体
４１０ ゲート電極
４１２ 酸化物絶縁体
４５０ トランジスタ
４７０ トランジスタ
５５０ トランジスタ
５６０ トランジスタ
５７０ トランジスタ
６０２ フォトダイオード
６４０ トランジスタ
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
６７３ 接地線
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ドレイン電極
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶回路
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２２００ トランジスタ
２２０１ 絶縁体
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁体
２２０５ 配線
２２０６ 配線
４０００ ＲＦタグ
５１００ ペレット
５１２０ 基板
５１６１ 領域

Claims (5)

1. 第１の回路と、第２の回路と、第３の回路と、を有し、
   前記第１の回路は、演算処理機能を有し、
   前記第２の回路は、記憶回路を有し、
   前記記憶回路は、トランジスタを有し、
   前記トランジスタは、
   第１の導電体と、第２の導電体と、第１の絶縁体と、第２の絶縁体と、電子捕獲層と、半導体と、を有し、
   前記第１の導電体は、前記第１の絶縁体を介して前記半導体と互いに重なる領域を有し、
   前記第２の導電体は、前記第２の絶縁体及び前記電子捕獲層を介して前記半導体と互いに重なる領域を有し、
   前記第１の導電体は、前記トランジスタの導通または非導通を選択する機能を有し、
   前記第３の回路は、前記第２の導電体と電気的に接続し、前記第２の導電体の電位を前記トランジスタの動作と同期して可変する機能を有する半導体装置。
2. 請求項１において、前記電子捕獲層は、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケートのいずれか一種以上含む、半導体装置。
3. 請求項１または請求項２において、
   前記電子捕獲層は、結晶性を有する、半導体装置。
4. 請求項１乃至３のいずれか一項において、
   前記電子捕獲層への電子の注入は、加熱させて行う、半導体装置。
5. 請求項１乃至４のいずれか一項において、
   前記電子捕獲層への電子の注入は、加熱と、前記第２の導電体へ電位を印加させて行う、半導体装置。