JP7247303B2 - 半導体装置 - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシ
ン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特
に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それら
の駆動方法、または、それらの製造方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。表示装置、電気光学装置、半導体回路および電気機器は、半導体装置を有
している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジ
スタ（ＴＦＴ）ともいう）を構成する技術が注目されている。当該トランジスタは集積回
路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。ト
ランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、
その他の材料として酸化物半導体が注目されている。
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸
化物半導体膜を用いたトランジスタが特許文献１に開示されている。
特開２００６－１６５５２８号公報
回路の高集積化に伴い、素子と素子の間の層間絶縁膜に開口部を設け、該開口部に電極
や配線等を設けて素子間を電気的に接続させることがある。素子が酸化物半導体膜を用い
たトランジスタである場合、開口部から酸化物半導体膜へ水素等の不純物が侵入してしま
い、酸化物半導体膜中の酸素欠損と水素により低抵抗化し、トランジスタの電気特性の不
良に繋がってしまう。
このような問題に鑑み、本発明の一態様は、酸化物半導体を用いた半導体装置であって
、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は
、新規な半導体装置を提供することを課題の一とする。
また、トランジスタの動作の高速化、トランジスタの低消費電力化、低価格化、高集積
化等を達成するためにはトランジスタの微細化が必須である。
そこで、本発明の一態様は、酸化物半導体を用いた半導体装置であって、良好な電気特
性を維持しつつ、微細化を達成した半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様
は、これらの課題の全てを解決する必要はないものとする。また、上記以外の課題は、明
細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を
抽出することが可能である。
本発明の一態様は、酸化物半導体膜およびブロッキング膜と、酸化物半導体膜と電気的
に接続されたソース電極およびドレイン電極と、酸化物半導体膜、ソース電極およびドレ
イン電極と接するゲート絶縁膜と、ゲート絶縁膜と接するゲート電極と、を有し、ブロッ
キング膜は、酸化物半導体膜と同一材料を用い、同一表面上に形成され、酸化物半導体膜
より導電性が高いことを特徴とする半導体装置である。
また、本発明の他の一態様は、酸化物半導体膜およびブロッキング膜と、酸化物半導体
膜と電気的に接続されたソース電極およびドレイン電極と、酸化物半導体膜、ソース電極
およびドレイン電極と接するゲート絶縁膜と、ゲート絶縁膜と接するゲート電極と、を有
し、ブロッキング膜は、酸化物半導体膜、ソース電極およびドレイン電極と異なる材料を
用い、酸化物半導体膜と同一表面上に形成され、酸化物半導体膜より導電性が高いことを
特徴とする半導体装置である。
また、上記構成において、酸化物半導体膜およびブロッキング膜の直下に絶縁膜を有し
、絶縁膜に開口部が設けられ、ブロッキング膜と酸化物半導体膜との距離は、開口部と酸
化物半導体膜との距離より短い。
また、上記構成において、絶縁膜の下に第１のトランジスタを有し、第１のトランジス
タは、半導体材料を含む基板を含み、開口部を介してソース電極またはドレイン電極と電
気的に接続している。
本発明の一態様を用いることにより、ブロッキング膜が他層から酸化物半導体膜中に水
素等の不純物が侵入することを抑制する機能を有するため、半導体装置の電気特性の不良
を抑制することができる。よって、信頼性の高い半導体装置を提供することができる。な
お、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様
は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もあ
る。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これ
らの効果を有さない場合もある。
トランジスタを説明する上面図および断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する断面図。 トランジスタを説明する上面図および断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する断面図。 実施の形態に係る、半導体装置の断面図および回路図。 実施の形態に係る、記憶装置の構成例。 実施の形態に係る、ＲＦタグの構成例。 実施の形態に係る、ＣＰＵの構成例。 実施の形態に係る、記憶素子の回路図。 実施の形態に係る、電子機器。 実施の形態に係る、ＲＦデバイスの使用例。 実施例のトランジスタの特性を説明する図。 実施の形態に係る、表示装置を説明する図。 トランジスタを説明する上面図。 トランジスタを説明する上面図および断面図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に
変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構
成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共
通して用い、その繰り返しの説明は省略することがある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタ
を採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わること
がある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ
替えて用いることができるものとする。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避け
るために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
図１（Ａ）および図１（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図
である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ１－Ａ２の断面が図１
（Ｂ）に相当する。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省
いて図示している。また、一点鎖線Ａ１－Ａ２方向をチャネル長方向、一点鎖線Ａ１－Ａ
２方向に垂直な方向をチャネル幅方向と呼称する場合がある。なお、上面図の例は、図１
（Ａ）に限定されない。例えば、図２０のような上面図でもよい。
図１（Ａ）および図１（Ｂ）に示すトランジスタ１５０は、基板１００上の下地絶縁膜
１０２と、下地絶縁膜１０２上の導電膜１０４ａ、導電膜１０４ｂおよび導電膜１０４ｃ
と、下地絶縁膜１０２、導電膜１０４ａ、導電膜１０４ｂおよび導電膜１０４ｃ上の層間
絶縁膜１０６と、層間絶縁膜１０６上の酸化物半導体膜１０８ａ、ブロッキング膜１０８
ｂおよびブロッキング膜１０８ｃと、層間絶縁膜１０６に設けられた開口部１２０ａを介
して導電膜１０４ｂと電気的に接続し、かつ、酸化物半導体膜１０８ａおよびブロッキン
グ膜１０８ｂ上のソース電極１１０ａと、層間絶縁膜１０６に設けられた開口部１２０ｂ
を介して導電膜１０４ｃと電気的に接続し、かつ、酸化物半導体膜１０８ａおよびブロッ
キング膜１０８ｃ上のドレイン電極１１０ｂと、酸化物半導体膜１０８ａ、ソース電極１
１０ａおよびドレイン電極１１０ｂ上のゲート絶縁膜１１２と、酸化物半導体膜１０８ａ
と重畳し、ゲート絶縁膜１１２上のゲート電極１１４と、ゲート絶縁膜１１２およびゲー
ト電極１１４上の酸化物絶縁膜１１６と、を有する。
なお、チャネル長とは、上面図において、半導体膜とゲート電極とが重なる領域におけ
る、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電
極）との距離をいう。すなわち、図１（Ａ）では、チャネル長は、酸化物半導体膜１０８
ａとゲート電極１１４とが重なる領域における、ソース電極１１０ａとドレイン電極１１
０ｂとの距離となる。チャネル幅とは、半導体膜とゲート電極とが重なる領域における、
ソースまたはドレインの幅をいう。すなわち、図１（Ａ）では、チャネル幅は、酸化物半
導体膜１０８ａとゲート電極１１４とが重なる領域における、ソース電極１１０ａまたは
ドレイン電極１１０ｂの幅をいう。
トランジスタのチャネル長およびチャネル幅を微細化するとき、レジストマスクを後退
させながら電極や半導体膜等を加工すると電極や半導体膜等の上端部が丸みを帯びる（曲
面を有する）場合がある。このような構成になることで、酸化物半導体膜１０８ａ上に形
成されるゲート絶縁膜１１２、ゲート電極１１４および酸化物絶縁膜１１６の被覆性を向
上させることができる。また、ソース電極１１０ａおよびドレイン電極１１０ｂの端部に
生じる恐れのある電界集中を緩和することができ、トランジスタの劣化を抑制することが
できる。
また、ブロッキング膜１０８ｂは開口部１２０ａより酸化物半導体膜１０８ａに近い、
つまり、ブロッキング膜１０８ｂと酸化物半導体膜１０８ａとの距離は、開口部１２０ａ
と酸化物半導体膜１０８ａとの距離より短い。同様にブロッキング膜１０８ｃは開口部１
２０ｂより酸化物半導体膜１０８ａに近い、つまり、ブロッキング膜１０８ｃと酸化物半
導体膜１０８ａとの距離は、開口部１２０ｂと酸化物半導体膜１０８ａとの距離より短い
。
ブロッキング膜を上記のように設けることで、他層（たとえば、シリコントランジスタ
との間の層）から開口部を介して侵入する水素等の不純物をブロッキング膜で吸着させる
ことで酸化物半導体膜中に不純物が侵入することを抑制する機能を有するため、半導体装
置の電気特性の不良を抑制することができる。
また、ブロッキング膜は酸化物半導体膜と同一材料を用いて同一表面上に形成すること
ができる。このため、工程数が増えることなくブロッキング膜を形成することができる。
これに限られず、ブロッキング膜は酸化物半導体膜、ソース電極（またはドレイン電極）
と異なる材料であってもよい。
ブロッキング膜は水素等の不純物を吸着させるため、酸化物半導体膜と比べて不純物濃
度が高い。このため、ブロッキング膜は酸化物半導体膜と比べて導電性が高い。
また、ゲート電極１１４の電界によって、酸化物半導体膜１０８ａを電気的に取り囲む
ことができる（ゲート電極の電界によって、酸化物半導体膜を電気的に取り囲むトランジ
スタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）構造とよ
ぶ）。そのため、酸化物半導体膜１０８ａの全体（バルク）にチャネルが形成される。ｓ
－ｃｈａｎｎｅｌ構造では、トランジスタのソース－ドレイン間に大電流を流すことがで
き、高いオン電流を得ることができる。
高いオン電流が得られるため、ｓ－ｃｈａｎｎｅｌ構造は、微細化されたトランジスタ
に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導
体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、
トランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下
、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４
０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。
基板１００は、単なる支持体に限らず、他のトランジスタやキャパシタなどの素子が形
成された基板であってもよい。この場合、トランジスタのゲート電極、ソース電極、ドレ
イン電極の少なくとも一つが、上記の他の素子と電気的に接続されていてもよい。
下地絶縁膜１０２は、基板１００からの不純物の拡散を防止する役割を有するほか、酸
化物半導体膜１０８ａに酸素を供給する役割を担うことができる。したがって、下地絶縁
膜１０２は酸素を含む絶縁膜であることが好ましい。例えば、化学量論的組成よりも多い
酸素を含む絶縁膜であることがより好ましい。また、上述のように基板１００が他の素子
が形成された基板である場合、下地絶縁膜１０２は、層間絶縁膜としての機能も有する。
その場合、下地絶縁膜１０２の表面が平坦化されていてもよい。例えば、下地絶縁膜１０
２にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平
坦化処理を行えばよい。
導電膜１０４ａは、第２のゲート電極として用いることができ、さらなるオン電流の増
加や、しきい値電圧の制御を行うことができる。オン電流を増加させるには、導電膜１０
４ａとゲート電極１１４とを電気的に接続して同電位とし、デュアルゲートトランジスタ
として駆動させればよい。また、しきい値電圧の制御を行うには、導電膜１０４ａとゲー
ト電極１１４とが電気的に接続しないようにし、ゲート電極１１４とは異なる定電位を導
電膜１０４ａに供給すればよい。
また、導電膜１０４ｂは、ソース電極１１０ａと電気的に接続する配線として機能し、
導電膜１０４ｃは、ドレイン電極１１０ｂと電気的に接続する配線として機能する。導電
膜１０４ｂおよび導電膜１０４ｃは、他のトランジスタやキャパシタなどの素子と電気的
に接続されていてもよい。
ただし、本発明の実施形態の一態様は、これに限定されない。導電膜１０４ａは、必ず
しも設けられていなくてもよい。また、導電膜１０４ｂや導電膜１０４ｃも、必ずしも設
けられていなくてもよい。導電膜１０４ａ、導電膜１０４ｂ、及び、導電膜１０４ｃが設
けられていない場合の上面図と断面図を、図２１（Ａ）、図２１（Ｂ）に示す。
層間絶縁膜１０６は、下地絶縁膜１０２と同様、不純物の拡散を防止する役割を有する
ほか、酸化物半導体膜１０８ａに酸素を供給する役割を担うことができる。したがって、
層間絶縁膜１０６は酸素を含む絶縁膜であることが好ましい。
以下では、酸化物半導体膜１０８ａについて詳細に説明する。
酸化物半導体膜１０８ａは、インジウムを含む酸化物である。酸化物は、例えば、イン
ジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体膜１０
８ａは、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イ
ットリウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元
素である。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元
素である。また、酸化物半導体膜１０８ａは、亜鉛を含むと好ましい。酸化物が亜鉛を含
むと、例えば、酸化物を結晶化しやすくなる。酸化物の価電子帯上端のエネルギーは、例
えば、亜鉛の原子数比によって制御できる。
ただし、酸化物半導体膜１０８ａは、インジウムを含む酸化物に限定されない。酸化物
半導体膜１０８ａは、例えば、Ｚｎ－Ｓｎ酸化物、Ｇａ－Ｓｎ酸化物であっても構わない
。
また、酸化物半導体膜１０８ａは、エネルギーギャップが大きい酸化物を用いる。酸化
物半導体膜１０８ａのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、
好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下
とする。
なお、酸化物半導体膜１０８ａをスパッタリング法で成膜する場合、パーティクル数低
減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が
高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジ
ウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電
、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装
置の生産性を高めることができる。
酸化物半導体膜１０８ａをスパッタリング法で成膜する場合、ターゲットの原子数比は
、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１
、１：１：２、などとすればよい。
酸化物半導体膜１０８ａをスパッタリング法で成膜する場合、ターゲットの原子数比か
らずれた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よ
りも膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原
子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％以下程度となる場合がある。
以下では、酸化物半導体膜１０８ａ中における不純物の影響について説明する。なお、
トランジスタの電気特性を安定にするためには、酸化物半導体膜１０８ａ中の不純物濃度
を低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体
膜１０８ａのキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未
満、または１×１０１３個／ｃｍ３未満とする。酸化物半導体膜１０８ａ中の不純物濃度
を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
例えば、酸化物半導体膜１０８ａ中のシリコンは、キャリアトラップやキャリア発生源
となる場合がある。そのため、酸化物半導体膜１０８ａと層間絶縁膜１０６との間におけ
るシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍ
ａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、
好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏ
ｍｓ／ｃｍ３未満とする。また、酸化物半導体膜１０８ａとゲート絶縁膜１１２との間に
おけるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ま
しくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ
／ｃｍ３未満とする。
また、酸化物半導体膜１０８ａ中に水素が含まれると、キャリア密度を増大させてしま
う場合がある。酸化物半導体膜１０８ａの水素濃度はＳＩＭＳにおいて、２×１０２０ａ
ｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましく
は１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃ
ｍ３以下とする。また、酸化物半導体膜１０８ａ中に窒素が含まれると、キャリア密度を
増大させてしまう場合がある。酸化物半導体膜１０８ａの窒素濃度は、ＳＩＭＳにおいて
、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以
下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０８ａの水素濃度を低減するために、下地絶縁膜１０２、層間
絶縁膜１０６の水素濃度を低減すると好ましい。下地絶縁膜１０２、層間絶縁膜１０６の
水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１
０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、
さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１
０８ａの窒素濃度を低減するために、下地絶縁膜１０２、層間絶縁膜１０６の窒素濃度を
低減すると好ましい。下地絶縁膜１０２、層間絶縁膜１０６の窒素濃度は、ＳＩＭＳにお
いて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ
３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１
０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０８ａの水素濃度を低減するために、ゲート絶縁膜１１２の水
素濃度を低減すると好ましい。ゲート絶縁膜１１２の水素濃度はＳＩＭＳにおいて、２×
１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、よ
り好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔ
ｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１０８ａの窒素濃度を低減するために
、ゲート絶縁膜１１２の窒素濃度を低減すると好ましい。ゲート絶縁膜１１２の窒素濃度
は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８
ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに
好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
以下では、酸化物半導体膜１０８ａに適用可能な酸化物半導体膜の構造について説明す
る。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙ
ｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ－ＯＳ膜について説明する。
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。したがって、ＣＡＡ
Ｃ－ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立
方体内に収まる大きさの場合も含まれる。
ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ－ＯＳ膜を形成する面（被形成面ともいう。）または上面の凹凸を
反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有し
ていることがわかる。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ
膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表
す。
一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。したがって、前述の断面ＴＥＭ観察で確認された層
状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。したがって、例えば、ＣＡＡＣ－ＯＳ
膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被
形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ
膜の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ－ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって
、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性
（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高
純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半
導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタと
なる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要
する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度
が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定
となる場合がある。
また、ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ－ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ－ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、全体で配向性が見られない。し
たがって、ｎｃ－ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ－ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ－ＯＳ膜は、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下
）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポット
が観測される。また、ｎｃ－ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くよう
に（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ－ＯＳ膜に対しナ
ノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。
ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－
ＯＳ膜は、ＣＡＡＣ－ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ－ＯＳ膜のうち、二種以上を有してもよい。
酸化物半導体膜１０８ａは、酸化物半導体膜の積層膜であってもよい。例えば、酸化物
半導体膜１０８ａは、２層構造、３層構造であってもよい。
例えば、酸化物半導体膜１０８ａが３層構造の場合について説明する。図１（Ｃ）に、
酸化物半導体膜１０８ａが、酸化物半導体膜１０８ａ１、酸化物半導体膜１０８ａ２、酸
化物半導体膜１０８ａ３が順に設けられた積層膜である場合を示す。
酸化物半導体膜１０８ａ２（中層）は、ここまでの酸化物半導体膜１０８ａについての
記載を参照する。酸化物半導体膜１０８ａ１（下層）および酸化物半導体膜１０８ａ３（
上層）は、酸化物半導体膜１０８ａ２を構成する酸素以外の元素一種以上、または二種以
上から構成される酸化物半導体膜である。酸化物半導体膜１０８ａ２を構成する酸素以外
の元素一種以上、または二種以上から酸化物半導体膜１０８ａ１および酸化物半導体膜１
０８ａ３が構成されるため、酸化物半導体膜１０８ａ１と酸化物半導体膜１０８ａ２との
界面、および酸化物半導体膜１０８ａ２と酸化物半導体膜１０８ａ３との界面において、
界面準位が形成されにくい。
なお、酸化物半導体膜１０８ａ１がＩｎ－Ｍ－Ｚｎ酸化物のとき、ＺｎおよびＯを除い
てのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０
ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏ
ｍｉｃ％以上とする。また、酸化物半導体膜１０８ａ２がＩｎ－Ｍ－Ｚｎ酸化物のとき、
ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉ
ｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以
上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体膜１０８ａ３がＩｎ－Ｍ－
Ｚｎ酸化物のとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩ
ｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２
５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、酸化物半導体膜１０
８ａ３は、酸化物半導体膜１０８ａ１と同種の酸化物を用いても構わない。
ここで、酸化物半導体膜１０８ａ１と酸化物半導体膜１０８ａ２との間には、酸化物半
導体膜１０８ａ１と酸化物半導体膜１０８ａ２との混合領域を有する場合がある。また、
酸化物半導体膜１０８ａ２と酸化物半導体膜１０８ａ３との間には、酸化物半導体膜１０
８ａ２と酸化物半導体膜１０８ａ３との混合領域を有する場合がある。混合領域は、界面
準位密度が低くなる。そのため、酸化物半導体膜１０８ａ１、酸化物半導体膜１０８ａ２
および酸化物半導体膜１０８ａ３の積層体は、それぞれの界面近傍において、エネルギー
が連続的に変化する（連続接合ともいう。）バンド構造となる。
酸化物半導体膜１０８ａ２は、酸化物半導体膜１０８ａ１および酸化物半導体膜１０８
ａ３よりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜１０８ａ２とし
て、酸化物半導体膜１０８ａ１および酸化物半導体膜１０８ａ３よりも電子親和力の０．
０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好まし
くは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空
準位と伝導帯下端のエネルギーとの差である。
このとき、ゲート電極１１４に電界を印加すると、酸化物半導体膜１０８ａ１、酸化物
半導体膜１０８ａ２、酸化物半導体膜１０８ａ３のうち、電子親和力の大きい酸化物半導
体膜１０８ａ２にチャネルが形成される。
また、トランジスタのオン電流のためには、酸化物半導体膜１０８ａ３の厚さは薄いほ
ど好ましい。例えば、酸化物半導体膜１０８ａ３は、１０ｎｍ未満、好ましくは５ｎｍ以
下、さらに好ましくは３ｎｍ以下とする。一方、酸化物半導体膜１０８ａ３は、チャネル
の形成される酸化物半導体膜１０８ａ２へ、ゲート絶縁膜１１２を構成する酸素以外の元
素（シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半
導体膜１０８ａ３は、ある程度の厚さを有することが好ましい。例えば、酸化物半導体膜
１０８ａ３の厚さは、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ
以上とする。
また、信頼性を高めるためには、酸化物半導体膜１０８ａ１は厚く、酸化物半導体膜１
０８ａ３は薄いことが好ましい。具体的には、酸化物半導体膜１０８ａ１の厚さは、２０
ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６
０ｎｍ以上とする。酸化物半導体膜１０８ａ１の厚さを、２０ｎｍ以上、好ましくは３０
ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上とすることで、
層間絶縁膜１０６と酸化物半導体膜１０８ａ１との界面からチャネルの形成される酸化物
半導体膜１０８ａ２までを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４
０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装置の生産
性が低下する場合があるため、酸化物半導体膜１０８ａ１の厚さは、２００ｎｍ以下、好
ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。
例えば、酸化物半導体膜１０８ａ２と酸化物半導体膜１０８ａ１との間におけるシリコ
ン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１
０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満
とする。また、酸化物半導体膜１０８ａ２と酸化物半導体膜１０８ａ３との間におけるシ
リコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３
未満とする。
また、酸化物半導体膜１０８ａ２の水素濃度を低減するために、酸化物半導体膜１０８
ａ１および酸化物半導体膜１０８ａ３の水素濃度を低減すると好ましい。酸化物半導体膜
１０８ａ１および酸化物半導体膜１０８ａ３の水素濃度はＳＩＭＳにおいて、２×１０２
０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ま
しくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ
／ｃｍ３以下とする。また、酸化物半導体膜１０８ａ２の窒素濃度を低減するために、酸
化物半導体膜１０８ａ１および酸化物半導体膜１０８ａ３の窒素濃度を低減すると好まし
い。酸化物半導体膜１０８ａ１および酸化物半導体膜１０８ａ３の窒素濃度は、ＳＩＭＳ
において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／
ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５
×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
上述の３層構造は一例である。例えば、酸化物半導体膜１０８ａ１または酸化物半導体
膜１０８ａ３を設けない２層構造としても構わない。
ソース電極１１０ａおよびドレイン電極１１０ｂには、酸化物半導体膜から酸素を引き
抜く性質を有する導電膜を用いると好ましい。例えば、酸化物半導体膜から酸素を引き抜
く性質を有する導電膜として、アルミニウム、チタン、クロム、ニッケル、モリブデン、
タンタル、タングステンなどを含む導電膜が挙げられる。
酸化物半導体膜から酸素を引き抜く性質を有する導電膜の作用により、酸化物半導体膜
中の酸素が脱離し、酸化物半導体膜中に酸素欠損を形成する場合がある。酸素の引き抜き
は、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加
熱工程があることから、酸化物半導体膜のソース電極またはドレイン電極と接触した近傍
の領域には酸素欠損が形成される可能性が高い。また、加熱により該酸素欠損のサイトに
水素が入りこみ、酸化物半導体膜がｎ型化する場合がある。したがって、ソース電極およ
びドレイン電極の作用により、酸化物半導体膜と、ソース電極またはドレイン電極と、が
接する領域を低抵抗化させ、トランジスタのオン抵抗を低減することができる。
なお、チャネル長が小さい（例えば２００ｎｍ以下、または１００ｎｍ以下）トランジ
スタを作製する場合、ｎ型化領域の形成によってソースードレイン間が短絡してしまうこ
とがある。そのため、チャネル長が小さいトランジスタを形成する場合は、ソース電極お
よびドレイン電極に酸化物半導体膜から適度に酸素を引き抜く性質を有する導電膜を用い
ればよい。適度に酸素を引き抜く性質を有する導電膜としては、例えば、ニッケル、モリ
ブデンまたはタングステンを含む導電膜などがある。
また、チャネル長がごく小さい（例えば４０ｎｍ以下、または３０ｎｍ以下）トランジ
スタを作製する場合、ソース電極およびドレイン電極として、酸化物半導体膜からほとん
ど酸素を引き抜くことのない導電膜を用いればよい。酸化物半導体膜からほとんど酸素を
引き抜くことのない導電膜としては、例えば、窒化タンタル、窒化チタン、またはルテニ
ウムを含む導電膜などがある。なお、複数種の導電膜を積層しても構わない。
ゲート絶縁膜１１２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒
化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化
イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび
酸化タンタルを一種以上含む絶縁膜を用いればよい。また、ゲート絶縁膜１１２は上記材
料の積層であってもよい。なお、ゲート絶縁膜１１２に、ランタン、窒素、ジルコニウム
などを、不純物として含んでいてもよい。
ゲート電極１１４は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イッ
トリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル、タングステンなどか
ら選ばれた一種以上を含む導電膜を用いればよい。
酸化物絶縁膜１１６は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒
化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、
酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上
含む絶縁膜を用いることができる。
次に、トランジスタの作製方法について、図２乃至図４を用いて説明する。
まず、基板１００上に下地絶縁膜１０２を形成する（図２（Ａ）参照）。
下地絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、有機金属化学堆積（ＭＯＣＶＤ：Ｍｅｔａｌ
Ｏｒｇａｎｉｃ ＣＶＤ）法、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ－Ｅｎ
ｈａｎｃｅｄ ＣＶＤ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａ
ｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓ
ｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法を用いて成膜すればよい。プラズマによるダメージを減らすには、ＭＯ
ＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、下地絶縁膜１０２の表面を平坦化するために、ＣＭＰ処理を行ってもよい。ＣＭ
Ｐ処理を行うことで、下地絶縁膜１０２の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは
０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとする
ことで、酸化物半導体膜１０８ａの結晶性が高くなる場合がある。Ｒａは原子間力顕微鏡
（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
次に、下地絶縁膜１０２に酸素を添加することにより、過剰酸素を含む絶縁膜を形成し
ても構わない。酸素の添加は、プラズマ処理またはイオン注入法などにより行えばよい。
酸素の添加をイオン注入法で行う場合、例えば、加速電圧を２ｋＶ以上１００ｋＶ以下と
し、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下と
すればよい。
次に、下地絶縁膜１０２上に導電膜１０４ａ、導電膜１０４ｂおよび導電膜１０４ｃを
形成する（図２（Ｂ）参照）。導電膜１０４ａ、導電膜１０４ｂおよび導電膜１０４ｃは
スパッタリング法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＡＬＤ法または
ＰＬＤ法を用いて成膜すればよく、ゲート電極１１４と同じ材料を用いることができる。
プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
次に、下地絶縁膜１０２、導電膜１０４ａ、導電膜１０４ｂおよび導電膜１０４ｃ上に
層間絶縁膜１０５を形成する（図２（Ｃ）参照）。層間絶縁膜１０５は、スパッタリング
法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用い
て成膜すればよい。プラズマによるダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ
法が好ましい。層間絶縁膜１０５の表面を平坦化するために、ＣＭＰ処理を行ってもよい
。ＣＭＰ処理を行うことで、層間絶縁膜１０５の平均面粗さ（Ｒａ）を１ｎｍ以下、好ま
しくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａ
とすることで、酸化物半導体膜１０８ａの結晶性が高くなる場合がある。
次に、層間絶縁膜１０５に導電膜１０４ｂに達する開口部１２０ａ、導電膜１０４ｃに
達する開口部１２０ｂを形成し、層間絶縁膜１０６を形成する（図３（Ａ）参照）。
次に、層間絶縁膜１０６上に酸化物半導体膜１０８ａ、ブロッキング膜１０８ｂおよび
ブロッキング膜１０８ｃをスパッタリング法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、
ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成する（図３（Ｂ）参照）。プラズマによ
るダメージを減らすには、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。このとき、層間絶
縁膜１０６を適度にエッチングしてもよい。層間絶縁膜１０６を適度にエッチングするこ
とで、後に形成するゲート電極１１４で酸化物半導体膜１０８ａを覆いやすくすることが
できる。なお、トランジスタを微細化するために、酸化物半導体膜１０８ａ、ブロッキン
グ膜１０８ｂおよびブロッキング膜１０８ｃの加工時にハードマスクを用いてもよい。
また、酸化物半導体膜１０８ａとして、酸化物半導体膜１０８ａ１、酸化物半導体膜１
０８ａ２、および酸化物半導体膜１０８ａ３を含めた積層膜を形成する場合、各層を大気
に触れさせることなく連続して成膜すると好ましい。
不純物の混入を低減し、結晶性の高い酸化物半導体膜を形成するために、酸化物半導体
膜１０８ａは、基板温度を１００℃以上、好ましくは１５０℃以上、さらに好ましくは２
００℃以上として成膜する。また、成膜ガスとして用いる酸素ガスやアルゴンガスは、露
点が－４０℃以下、好ましくは－８０℃以下、より好ましくは－１００℃以下にまで高純
度化したガスを用いる。なお、不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少な
い）ことを高純度真性または実質的に高純度真性と呼ぶ。
酸化物半導体膜１０８ａ、ブロッキング膜１０８ｂおよびブロッキング膜１０８ｃの形
成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下
、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０
ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は
、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐ
ｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、酸化物半導体膜１０８ａ
の結晶性を高め、さらに、酸化物半導体膜１０８ａ、下地絶縁膜１０２、層間絶縁膜１０
６から水素や水などの不純物を除去することができる。
なお、層間絶縁膜に開口部を形成してから酸化物半導体膜、ブロッキング膜を形成した
がこれに限られず、酸化物半導体膜、ブロッキング膜を形成してから層間絶縁膜に開口部
を形成してもよい。
次に、層間絶縁膜１０６に設けられた開口部１２０ａを介して導電膜１０４ｂと電気的
に接続し、かつ、酸化物半導体膜１０８ａおよびブロッキング膜１０８ｂ上のソース電極
１１０ａ、および層間絶縁膜１０６に設けられた開口部１２０ｂを介して導電膜１０４ｃ
と電気的に接続し、かつ、酸化物半導体膜１０８ａおよびブロッキング膜１０８ｃ上のド
レイン電極１１０ｂを形成する（図３（Ｃ）参照）。ソース電極１１０ａおよびドレイン
電極１１０ｂは、スパッタリング法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法
、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。プラズマによるダメージを減らすに
は、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。なお、ソース電極１１０ａおよびドレイ
ン電極１１０ｂとなる導電膜をエッチングする際、ソース電極１１０ａおよびドレイン電
極１１０ｂの上端部が丸みを帯びる（曲面を有する）場合がある。また、ソース電極１１
０ａおよびドレイン電極１１０ｂとなる導電膜をエッチングする際、層間絶縁膜１０６が
適度にエッチングされていてもよい。
次に、酸化物半導体膜１０８ａ上、ソース電極１１０ａ上およびドレイン電極１１０ｂ
上に、ゲート絶縁膜１１２を形成する（図４（Ａ）参照）。ゲート絶縁膜１１２は、スパ
ッタリング法、ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬ
Ｄ法を用いて成膜すればよい。プラズマによるダメージを減らすには、ＭＯＣＶＤ法ある
いはＡＬＤ法が好ましい。
次に、ゲート絶縁膜１１２上にゲート電極１１４を形成する（図４（Ｂ）参照）。
次に、ゲート絶縁膜１１２およびゲート電極１１４上に酸化物絶縁膜１１６を形成する
（図４（Ｃ）参照）。酸化物絶縁膜１１６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、
ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条
件で行うことができる。第２の加熱処理により、酸化物半導体膜１０８ａの酸素欠損を低
減することができる場合がある。
以上の工程で、図１（Ａ）および図１（Ｂ）に示すトランジスタを作製することができ
る。
＜トランジスタ構造の変形例＞
また、図５（Ａ）に示すトランジスタのようにソース電極１１０ａおよびドレイン電極
１１０ｂと電気的に接続し、配線として機能する導電膜１１８ａおよび導電膜１１８ｂを
酸化物絶縁膜１１６上に設けてもよい。導電膜１１８ａおよび導電膜１１８ｂは、他のト
ランジスタやキャパシタなどの素子と電気的に接続されていてもよい。
また、図５（Ｂ）に示すトランジスタのように酸化物半導体膜１０８ａを３層構造にし
、層間絶縁膜上に酸化物半導体膜１０８ａ１、酸化物半導体膜１０８ａ２、ブロッキング
膜１０８ｂ１、ブロッキング膜１０８ｂ２、ブロッキング膜１０８ｃ１、及び、ブロッキ
ング膜１０８ｃ２を設け、ソース電極およびドレイン電極上に酸化物半導体膜１０８ａ３
を設ける構成にしてもよい。また、酸化物半導体膜１０８ａ３およびゲート絶縁膜は、ゲ
ート電極をマスクにエッチングしてもよい。
＜トランジスタ構造の変形例＞
また、図１０に示すトランジスタのように酸化物半導体膜１０８ａ上にチャネル保護膜
１２８を設けてもよい。チャネル保護膜１２８を設けることで酸化物半導体膜１０８ａが
エッチングガスに曝されず、酸化物半導体膜１０８ａおよびチャネル保護膜１２８の間の
不純物を低減できる。この結果、トランジスタのソース電極およびドレイン電極の間に流
れるリーク電流を低減することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる半導体装置について図面を用いて説明する
。
図６（Ａ）および図６（Ｂ）は、本発明の一態様のトランジスタの上面図および断面図
である。図６（Ａ）は上面図であり、図６（Ａ）に示す一点鎖線Ｂ１－Ｂ２の断面が図６
（Ｂ）に相当する。なお、図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省
いて図示している。また、一点鎖線Ｂ１－Ｂ２方向をチャネル長方向、一点鎖線Ｂ１－Ｂ
２方向に垂直な方向をチャネル幅方向と呼称する場合がある。
図６（Ａ）および図６（Ｂ）に示すトランジスタ２５０は、基板１００上の下地絶縁膜
１０２と、下地絶縁膜１０２上のゲート電極１１４と、下地絶縁膜１０２およびゲート電
極１１４上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上のソース電極１１０ａおよび
ドレイン電極１１０ｂと、ゲート絶縁膜１１２、ソース電極１１０ａおよびドレイン電極
１１０ｂ上の酸化物半導体膜１０８ａと、ソース電極１１０ａ上のブロッキング膜１０８
ｂと、ドレイン電極１１０ｂ上のブロッキング膜１０８ｃと、ソース電極１１０ａ、ドレ
イン電極１１０ｂ、酸化物半導体膜１０８ａ、ブロッキング膜１０８ｂおよびブロッキン
グ膜１０８ｃ上の層間絶縁膜１０６と、層間絶縁膜１０６上の導電膜１０４ａと、層間絶
縁膜１０６に設けられた開口部１２０ａを介してソース電極１１０ａと電気的に接続し、
かつ、層間絶縁膜１０６上の導電膜１０４ｂと、層間絶縁膜１０６に設けられた開口部１
２０ｂを介してドレイン電極１１０ｂと電気的に接続し、かつ、層間絶縁膜１０６上の導
電膜１０４ｃと、を有する。
ブロッキング膜１０８ｂは開口部１２０ａより酸化物半導体膜１０８ａに近い、つまり
、ブロッキング膜１０８ｂと酸化物半導体膜１０８ａとの距離は、開口部１２０ａと酸化
物半導体膜１０８ａとの距離より短い。同様にブロッキング膜１０８ｃは開口部１２０ｂ
より酸化物半導体膜１０８ａに近い、つまり、ブロッキング膜１０８ｃと酸化物半導体膜
１０８ａとの距離は、開口部１２０ｂと酸化物半導体膜１０８ａとの距離より短い。
ブロッキング膜を上記のように設けることで、他層から開口部を介して侵入する水素等
の不純物をブロッキング膜で吸着させることで酸化物半導体膜中に不純物が侵入すること
を抑制する機能を有するため、半導体装置の電気特性の不良を抑制することができる。
また、ブロッキング膜は酸化物半導体膜と同一材料を用いて同一表面上に形成すること
ができる。このため、工程数が増えることなくブロッキング膜を形成することができる。
これに限られず、ブロッキング膜は酸化物半導体膜、ソース電極（またはドレイン電極）
と異なる材料であってもよい。
ブロッキング膜は水素等の不純物を吸着させるため、酸化物半導体膜と比べて不純物濃
度が高い。このため、ブロッキング膜は酸化物半導体膜と比べて導電性が高い。
次に、トランジスタの作製方法について、図７乃至図９を用いて説明する。
まず、基板１００上に下地絶縁膜１０２を形成する（図７（Ａ）参照）。下地絶縁膜１
０２の材料および作製方法は実施の形態１を参酌することができる。
次に、下地絶縁膜１０２上にゲート電極１１４を形成する（図７（Ｂ）参照）。ゲート
電極１１４の材料および作製方法は実施の形態１を参酌することができる。
次に、下地絶縁膜１０２およびゲート電極１１４上にゲート絶縁膜１１２を形成する（
図７（Ｃ）参照）。ゲート絶縁膜１１２の材料および作製方法は実施の形態１を参酌する
ことができる。
次に、ゲート絶縁膜１１２上にソース電極１１０ａおよびドレイン電極１１０ｂを形成
する（図８（Ａ）参照）。ソース電極１１０ａおよびドレイン電極１１０ｂの材料および
作製方法は実施の形態１を参酌することができる。
次に、ゲート絶縁膜１１２、ソース電極１１０ａおよびドレイン電極１１０ｂ上に酸化
物半導体膜１０８ａ、ブロッキング膜１０８ｂおよびブロッキング膜１０８ｃを形成する
（図８（Ｂ）参照）。酸化物半導体膜１０８ａ、ブロッキング膜１０８ｂおよびブロッキ
ング膜１０８ｃの材料および作製方法は実施の形態１を参酌することができる。
また、酸化物半導体膜１０８ａとして、酸化物半導体膜１０８ａ１、酸化物半導体膜１
０８ａ２、および酸化物半導体膜１０８ａ３を含めた積層膜を形成する場合、各層を大気
に触れさせることなく連続して成膜すると好ましい。
酸化物半導体膜１０８ａ、ブロッキング膜１０８ｂおよびブロッキング膜１０８ｃの形
成後に、第１の加熱処理を行ってもよい。第１の加熱処理の詳細は実施の形態１を参酌す
ることができる。
次に、酸化物半導体膜１０８ａ、ブロッキング膜１０８ｂ、ブロッキング膜１０８ｃ、
ソース電極１１０ａおよびドレイン電極１１０ｂ上に層間絶縁膜１０５を形成する（図８
（Ｃ）参照）。層間絶縁膜１０５の材料および作製方法は実施の形態１を参酌することが
できる。
次に、層間絶縁膜１０５にソース電極１１０ａに達する開口部１２０ａ、ドレイン電極
１１０ｂに達する開口部１２０ｂを形成し、層間絶縁膜１０６を形成する（図９（Ａ）参
照）。
次に、層間絶縁膜１０６上の導電膜１０４ａと、層間絶縁膜１０６に設けられた開口部
１２０ａを介してソース電極１１０ａと電気的に接続し、かつ、層間絶縁膜１０６上の導
電膜１０４ｂと、層間絶縁膜１０６に設けられた開口部１２０ｂを介してドレイン電極１
１０ｂと電気的に接続し、かつ、層間絶縁膜１０６上の導電膜１０４ｃと、を形成する（
図９（Ｂ）参照）。導電膜１０４ａ、導電膜１０４ｂおよび導電膜１０４ｃは、実施の形
態１を参酌することができる。
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の条
件で行うことができる。第２の加熱処理により、酸化物半導体膜１０８ａの酸素欠損を低
減することができる場合がある。
以上の工程で、図６に示すトランジスタを作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面
を参照して説明する。
［断面構造］
図１１（Ａ）に本発明の一態様の半導体装置の断面図を示す。図１１（Ａ）に示す半導
体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の
半導体材料を用いたトランジスタ２１００を有している。図１１（Ａ）では、第２の半導
体材料を用いたトランジスタ２１００として、実施の形態１で例示したトランジスタを適
用した例を示している。
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好まし
い。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウ
ム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素など）とし、第２の半導
体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコ
ンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いた
トランジスタは、オフ電流が低い。
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジ
スタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、
酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造
など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１１（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１、絶縁
膜２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２０
０とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種
絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配
線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁膜２２０４
と、絶縁膜２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導
電膜を加工して得られた配線２２０６と、が設けられている。
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され
、より高密度に複数の回路を配置することができる。
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合
、トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダン
グリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方
、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２
１００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生
成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場
合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸
化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡
散を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２
０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上するこ
とに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００
の信頼性も同時に向上させることができる。
絶縁膜２２０７としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリ
ウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、
酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トラン
ジスタ２１００上に水素の拡散を防止する機能を有する絶縁膜２２０８を形成することが
好ましい。絶縁膜２２０８としては、絶縁膜２２０７と同様の材料を用いることができ、
特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分な
どの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い
。したがって、トランジスタ２１００を覆う絶縁膜２２０８として酸化アルミニウム膜を
用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止
するとともに、酸化物半導体膜への水および水素の混入を防止することができる。
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を
異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様
の半導体装置を用いることにより実現できる回路構成の例を説明する。
〔ＣＭＯＳ回路〕
図１１（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型の
トランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭ
ＯＳ回路の構成を示している。
〔アナログスイッチ〕
また、図１１（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００の
それぞれのソースとドレインを接続した構成を示している。このような構成とすることで
、いわゆるアナログスイッチとして機能させることができる。
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１
２に示す。
図１２（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と
第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している
。なお、トランジスタ３３００としては、上記実施の形態で説明したトランジスタを用い
ることができる。
トランジスタ３３００は、酸化物半導体を有する半導体膜にチャネルが形成されるトラ
ンジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることに
より長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必
要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすること
が可能となるため、消費電力を十分に低減することができる。
図１２（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電
気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に
接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極または
ドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００の
ゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、お
よびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００
の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方
と電気的に接続されている。
図１２（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持
可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、ト
ランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とす
る。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、お
よび容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には
、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電
荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものと
する。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電
位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００の
ゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート
電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を
与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジ
スタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電
位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２０
０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿
Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見
かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは
、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位を
いうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間
の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、
第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「
オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の
電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままで
ある。このため、第２の配線３００２の電位を判別することで、保持されている情報を読
み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿
Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にか
かわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌよ
り大きい電位を第５の配線３００５に与えればよい。
図１２（Ｂ）に示す半導体装置は、トランジスタ３２００を設けていない点で主に図１
２（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持
動作が可能である。
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、
浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３
と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が
変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位
（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第
３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３
の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ
×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量
素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、
電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１
）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（
ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこ
とができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用され
たトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトラ
ンジスタを駆動回路上に積層して設ける構成とすればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態４）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲ
Ｆタグについて、図１３を参照して説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記
憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このよ
うな特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う
個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには
極めて高い信頼性が要求される。
ＲＦタグの構成について図１３を用いて説明する。図１３は、ＲＦタグの構成例を示す
ブロック図である。
図１３に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどと
もいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ
８０４を有する。また、ＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回
路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有してい
る。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に
抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。こ
れにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和するこ
とを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけること
ができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交
信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信
する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの
方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたア
ンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路
８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整
流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平
滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側ま
たは出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅
が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しない
ように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するため
の回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していても
よい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８
０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成
するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに
応じて変調を行うための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は
、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域など
を有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を
行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶装置を、記憶回路８１０に用いることができる
。本発明の一態様の記憶装置は、電源が遮断された状態であっても情報を保持できるため
、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶装置は、データの
書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、デー
タの読み出し時と書き込み時の最大通信距離の差を生じさせないことも可能である。さら
に、データの書き込み時に電力が不足し、誤動作または誤書き込みが生じることを抑制す
ることができる。
また、本発明の一態様の記憶装置は、不揮発性のメモリとして用いることが可能である
ため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデ
ータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにし
ておくことが好ましい。生産者が出荷前に固有番号を書き込んだのちに製品を出荷するこ
とで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品に
のみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になるこ
とがなく出荷後の製品に対応した顧客管理が容易となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組
み合わせて実施することができる。
（実施の形態５）
本実施の形態では、少なくとも上記の実施の形態で説明したトランジスタを用いること
ができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図１４は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの
一例の構成を示すブロック図である。
図１４に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅ
ｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラ
クションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントロー
ラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース
１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフ
ェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ
基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９
は、別チップに設けてもよい。もちろん、図１４に示すＣＰＵは、その構成を簡略化して
示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例
えば、図１４に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数
含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演
算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６
４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信
号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上
記各種回路に供給する。
図１４に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジス
タ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることがで
きる。
図１４に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１から
の指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。
図１５は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である
。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記
憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理
素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回
路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と
、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダ
クタなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる
。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２
０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力
され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して
接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用
いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）
のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の
端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第
２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３
はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２
の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極の
うちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続
部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電
位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッ
チ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に
接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレイン
の他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの
一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４の
ソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続
される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他
方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と
、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一
対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低
電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができ
る。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる
配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの
他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ
等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２
０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮ
Ｄ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等
を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力さ
れる。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号Ｒ
Ｄによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方の
スイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と
第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデー
タに対応する信号が入力される。図１５では、回路１２０１から出力された信号が、トラ
ンジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３
の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は
、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介
して回路１２０１に入力される。
なお、図１５では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースと
ドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して
回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端
子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を
反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に
、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場
合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）から出力される信号を当該ノードに入力することができる。
また、図１５において、記憶素子１２００に用いられるトランジスタのうち、トランジ
スタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１
９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層また
はシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素
子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるト
ランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以
外にも、チャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残り
のトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形
成されるトランジスタとすることもできる。
図１５における回路１２０１には、例えばフリップフロップ回路を用いることができる
。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用い
ることができる。
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない
間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２
０８によって保持することができる。
また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい
。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を
有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そ
のため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子
１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわ
たり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（
データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ
動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１
が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジス
タ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再
開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態
（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなど
の記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐ
ことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復
帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、ま
たは複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力
を抑えることができる。
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子
１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタム
ＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、
ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態６）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
［構成例］
図１９（Ａ）は、本発明の一態様の表示パネルの上面図であり、図１９（Ｂ）は、本発
明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路
を説明するための回路図である。また、図１９（Ｃ）は、本発明の一態様の表示パネルの
画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路
図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。ま
た、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャ
ネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同
一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジス
タを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図１９（Ａ）に示す。表示装置
の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回
路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆
動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び
第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差
領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装
置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接
続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されてい
る。
図１９（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号
線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に
設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板
７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増
える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことがで
き、信頼性の向上、又は歩留まりの向上を図ることができる。
〔液晶パネル〕
また、画素の回路構成の一例を図１９（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネル
の画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれ
の画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆
動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画
素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３に
は、異なるゲート信号を与えることができるように分離されている。一方、データ線とし
て機能するソース電極層又はドレイン電極層７１４は、トランジスタ７１６とトランジス
タ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施
の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液
晶表示パネルを提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電
気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画
素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広が
る形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７
のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１
３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミン
グを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層ま
たは第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備え
る。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成さ
れ、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成さ
れる。
なお、図１９（Ｂ）に示す画素回路は、これに限定されない。例えば、図１９（Ｂ）に
示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路
などを追加してもよい。
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図１９（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表
示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が
、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そし
て、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
図１９（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型の
トランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜
は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該
画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作につ
いて説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光
素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲ
ート電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一
方）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が
駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２
は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線
７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている
。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板
上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態
で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ
表示パネルを提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、
低電源電位とは、電源線７２７に設定される高電源電位より低い電位であり、例えばＧＮ
Ｄ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしき
い値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２
４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７
２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより
省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲ
ート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動
方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態と
なるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジ
スタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用
トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆
動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７
２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧を
かける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力
し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作さ
せるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くす
る。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流
し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図１９（Ｃ）に示す画素構成に限定されない。例えば、図１
９（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論
理回路などを追加してもよい。
図１９で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電
位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電
気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御
し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位
など、上記で例示した電位を入力可能な構成とすればよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態７）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、
デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプ
レイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払
い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１６に示す
。
図１６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示
部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０
８等を有する。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表
示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されな
い。
図１６（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部
９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１
３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられて
いる。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されてお
り、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能であ
る。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体
９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３お
よび第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示
装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチ
パネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フ
ォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加するこ
とができる。
図１６（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、
キーボード９２３、ポインティングデバイス９２４等を有する。
図１６（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９
３３等を有する。
図１６（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３
、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレン
ズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられ
ている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されて
おり、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能で
ある。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９
４２との間の角度に従って切り替える構成としても良い。
図１６（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、
ライト９５４等を有する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態８）
本実施の形態では、本発明の一態様に係るＲＦデバイスの使用例について図１７を用い
ながら説明する。ＲＦデバイスの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券
類、無記名債券類、証書類（運転免許証や住民票等、図１７（Ａ）参照）、記録媒体（Ｄ
ＶＤやビデオテープ等、図１７（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１７
（Ｃ）参照）、乗り物類（自転車等、図１７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、
食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電
子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、
若しくは各物品に取り付ける荷札（図１７（Ｅ）、図１７（Ｆ）参照）等に設けて使用す
ることができる。
本発明の一態様に係るＲＦデバイス４０００は、表面に貼る、または埋め込むことによ
り、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージ
であれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲ
Ｆデバイス４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品
自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、
または証書類等に本発明の一態様に係るＲＦデバイス４０００を設けることにより、認証
機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。ま
た、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器
等に本発明の一態様に係るＲＦデバイスを取り付けることにより、検品システム等のシス
テムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲ
Ｆデバイスを取り付けることにより、盗難などに対するセキュリティ性を高めることがで
きる。
以上のように、本発明の一態様に係わるＲＦデバイスを本実施の形態に挙げた各用途に
用いることにより、情報の書き込みや読み出しを含む動作電力を低減できるため、最大通
信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極め
て長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いる
ことができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
本実施例では、実施例試料として、図５（Ｂ）に示すトランジスタと同様の構成のトラ
ンジスタについて作製し、電気特性の評価を行った。
はじめに、実施例試料の作製方法について示す。
シリコントランジスタ上に層間絶縁膜となる膜厚９００ｎｍのＴＥＯＳ（Ｔｅｔｒａ
Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料とした酸化シリコン膜をＣＶＤ法に
より形成した。
次に、酸化シリコン膜にＣＭＰ処理を施し、酸化シリコン膜の表面を平坦化した。処理
条件は、ＣＭＰ研磨パッドとしてポリウレタン系研磨布を用い、スラリーとしてはＮＰ８
０２０（ニッタ・ハース株式会社製）の原液（シリカ粒径６０ｎｍ乃至８０ｎｍ）を用い
、スラリー温度を室温とし、研磨圧０．０８ＭＰａ、基板を固定している側のスピンドル
回転数は５１ｒｐｍ、研磨布が固定されているテーブル回転数は５０ｒｐｍとして、１．
６分間処理した。
次に、シリコントランジスタの電極に達する開口をエッチングにより酸化シリコン膜に
形成した。エッチング条件は、まず、第１のエッチングとしてＩＣＰ（Ｉｎｄｕｃｔｉｖ
ｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、ト
リフルオロメタンおよびヘリウム（ＣＨＦ３：Ｈｅ＝５０ｓｃｃｍ：１００ｓｃｃｍ）混
合雰囲気下、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａにおいて３秒間
エッチングし、次に第２のエッチングとしてＩＣＰエッチング法により、トリフルオロメ
タンおよびヘリウム（ＣＨＦ３：Ｈｅ＝７．５ｓｃｃｍ：１４２．５ｓｃｃｍ）混合雰囲
気下、電源電力４７５Ｗ、バイアス電力３００Ｗ、圧力５．５Ｐａにおいて７９秒間エッ
チングし、再度第１のエッチング条件でエッチングしたあと、第２のエッチング条件でエ
ッチングした。
次に、中継配線となる膜厚１５０ｎｍのタングステン膜をスパッタリング法により形成
した。成膜条件は、タングステンターゲットを用い、アルゴン（Ａｒ＝８０ｓｃｃｍ）雰
囲気下において、圧力０．８Ｐａ、電源電力１ｋＷを印加し、ターゲットと基板の間の距
離を６０ｍｍ、基板温度２３０℃として成膜した。
次に、タングステン膜をエッチングして中継配線を形成した。エッチング条件は、ＩＣ
Ｐエッチング法により、塩素、四フッ化炭素および酸素（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓ
ｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バイアス電
力１１０Ｗ、圧力０．６７Ｐａにおいて５秒間エッチングした。
次に、層間絶縁膜となる膜厚５００ｎｍのＴＥＯＳを原料とした酸化シリコン膜をＣＶ
Ｄ法により形成した。
次に、酸化シリコン膜にＣＭＰ処理を施し、中継配線を露出させた。処理条件は、ＣＭ
Ｐ研磨パッドとしてポリウレタン系研磨布を用い、スラリーとしてはＮＰ８０２０（ニッ
タ・ハース株式会社製）の原液（シリカ粒径６０ｎｍ乃至８０ｎｍ）を用い、スラリー温
度を室温とし、研磨圧０．０８ＭＰａ、基板を固定している側のスピンドル回転数は５１
ｒｐｍ、研磨布が固定されているテーブル回転数は５０ｒｐｍとして、１．４分間処理し
た。
次に、層間絶縁膜となる膜厚１００ｎｍのＴＥＯＳを原料とした酸化シリコン膜、酸化
シリコン膜上の膜厚５０ｎｍの窒化シリコン膜、窒化シリコン膜上の膜厚３００ｎｍの酸
化シリコン膜をＣＶＤ法により形成した。
次に、膜厚２０ｎｍの第１の酸化物半導体膜と膜厚１５ｎｍの第２の酸化物半導体膜を
積層して形成した。成膜条件は、第１の酸化物半導体膜はＩｎ：Ｇａ：Ｚｎ＝１：３：２
（原子数比）の酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（
Ａｒ：Ｏ２＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電
源電力０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃
として成膜し、第２の酸化物半導体膜はＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の酸
化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（Ａｒ：Ｏ２＝３０
ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋＷ
を印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度３００℃として成膜した。
なお、第１の酸化物半導体膜および第２の酸化物半導体膜は、大気曝露せずに連続成膜を
行った。
続いて、加熱処理を行った。加熱処理は窒素雰囲気下、４５０℃で１時間行った後、酸
素雰囲気下、４５０℃で１時間行った。
次に、第１の酸化物半導体膜および第２の酸化物半導体膜を、ＩＣＰエッチング法によ
り、三塩化ホウ素および塩素（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）混合雰
囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａにおいて８９秒間エ
ッチングして島状の第１の酸化物半導体膜および第２の酸化物半導体膜に加工した。また
、同時に第１の酸化物半導体膜および第２の酸化物半導体膜から島状の第１のブロッキン
グ膜および第２のブロッキング膜を形成した。
次に、膜厚１００ｎｍのＴＥＯＳを原料とした酸化シリコン膜、酸化シリコン膜上の膜
厚５０ｎｍの窒化シリコン膜、窒化シリコン膜上の膜厚３００ｎｍの酸化シリコン膜に中
継配線に達する開口をエッチングにより形成した。エッチング条件は、まず、第１のエッ
チングとしてＩＣＰエッチング法により、トリフルオロメタンおよびヘリウム（ＣＨＦ３
：Ｈｅ＝５０ｓｃｃｍ：１００ｓｃｃｍ）混合雰囲気下、電源電力４７５Ｗ、バイアス電
力３００Ｗ、圧力５．５Ｐａにおいて３秒間エッチングし、次に第２のエッチングとして
ＩＣＰエッチング法により、トリフルオロメタンおよびヘリウム（ＣＨＦ３：Ｈｅ＝７．
５ｓｃｃｍ：１４２．５ｓｃｃｍ）混合雰囲気下、電源電力４７５Ｗ、バイアス電力３０
０Ｗ、圧力５．５Ｐａにおいて６９秒間エッチングし、再度第１のエッチング条件でエッ
チングしたあと、第２のエッチング条件でエッチングした。
次に、ソース電極およびドレイン電極となるタングステン膜を膜厚１００ｎｍ成膜した
。成膜条件は、タングステンターゲットを用いたスパッタリング法によりアルゴン（Ａｒ
＝８０ｓｃｃｍ）雰囲気下において、圧力０．８Ｐａ、電源電力（電源出力）１．０ｋＷ
を印加し、基板とターゲットとの間の距離を６０ｍｍ、基板温度２３０℃の条件によって
成膜した。
次に、タングステン膜上にレジストマスクを形成して、エッチングを行った。エッチン
グは、ＩＣＰエッチング法により、四弗化炭素、塩素および酸素（ＣＦ４：Ｃｌ２：Ｏ２
＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気下、電源電力３０００Ｗ、バ
イアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを１３秒間行い、その後、
酸素（Ｏ２＝１００ｓｃｃｍ）雰囲気下、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力
３．０Ｐａにて第２のエッチングを１５秒間行い、さらにその後、四弗化炭素、塩素およ
び酸素（ＣＦ４：Ｃｌ２：Ｏ２＝５５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲
気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第３のエッチ
ングを１４秒間行い、ソース電極およびドレイン電極を形成した。
次に、第２の酸化物半導体膜、ソース電極およびドレイン電極上に膜厚５ｎｍの第３の
酸化物半導体膜を成膜した。成膜条件は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）の
酸化物ターゲットを用いたスパッタリング法によりアルゴンおよび酸素（Ａｒ：Ｏ２＝３
０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力０．５ｋ
Ｗを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃とした。
次に、ＣＶＤ法によりゲート絶縁膜となる２０ｎｍの酸化窒化シリコン膜を、シランお
よび一酸化二窒素（ＳｉＨ４：Ｎ２Ｏ＝１ｓｃｃｍ：８００ｓｃｃｍ）混合雰囲気下、圧
力２００Ｐａ、電源電力１５０ｋＷを印加し、ターゲットと基板の間の距離を２８ｍｍ、
基板温度３５０℃として成膜した。
次に、膜厚３０ｎｍの窒化チタン膜および膜厚１３５ｎｍのタングステン膜を、スパッ
タリング法により成膜した。窒化チタン膜の成膜条件は、窒素（Ｎ２＝５０ｓｃｃｍ）雰
囲気下において、圧力０．２Ｐａ、電源電力１２ｋＷを印加し、ターゲットと基板の間の
距離を４００ｍｍ、基板温度２５℃とした。タングステン膜の成膜条件は、アルゴン（Ａ
ｒ＝１００ｓｃｃｍ）雰囲気下において、圧力２．０Ｐａ、電源電力４ｋＷを印加し、タ
ーゲットと基板の間の距離を６０ｍｍ、基板温度２３０℃とした。
次に、ＩＣＰエッチング法により、膜厚３０ｎｍの窒化チタン膜および膜厚１３５ｎｍ
のタングステン膜の積層をエッチングした。エッチング条件は、塩素、四弗化炭素および
酸素（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）混合雰囲気
下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにおいて第１のエッ
チングを行い、第１のエッチングの後に塩素および三塩化ホウ素（Ｃｌ２：ＢＣｌ３＝５
０ｓｃｃｍ：１５０ｓｃｃｍ）混合雰囲気下、電源電力１０００Ｗ、バイアス電力５０Ｗ
、圧力０．６７Ｐａにおいて第２のエッチングを行い、ゲート電極を形成した。
次に、ゲート電極をマスクにとして、ゲート絶縁膜、第３の酸化物半導体膜の積層をエ
ッチングした。エッチング条件は、三塩化ホウ素（ＢＣｌ３＝８０ｓｃｃｍ）雰囲気下、
電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａにおいてエッチングを行った
。
次に、ゲート電極上に膜厚１５０ｎｍの酸化アルミニウム膜をスパッタリング法により
成膜した。成膜条件は、アルゴン：酸素（Ａｒ：Ｏ２＝２５ｓｃｃｍ：２５ｓｃｃｍ）混
合雰囲気下において、圧力０．４Ｐａ、電源電力２．５ｋＷを印加し、ターゲットと基板
の間の距離を６０ｍｍ、基板温度２５０℃とした。
以上の工程を経て、チャネル長０．８μｍ、チャネル幅１０μｍの実施例のトランジス
タを作製した。また、比較例として上記トランジスタの第１のブロッキング膜および第２
のブロッキング膜のみ有さない構成のトランジスタを作製した。
次に作製した２種類のトランジスタにおいて、ドレイン電圧（Ｖｄ：［Ｖ］）が０．１
Ｖまたは２．７Ｖとし、ゲート電圧（Ｖｇ：［Ｖ］）を－３Ｖから３Ｖまで掃引した際の
、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。測定結果を図１８に示す。図１８にお
いて、実線はドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖのときの測定結果であり、点線は
ドレイン電圧（Ｖｄ：［Ｖ］）が２．７Ｖのときの測定結果であり、横軸はゲート電圧（
Ｖｇ：［Ｖ］）、縦軸はドレイン電流（Ｉｄ：［Ａ］）を示す。なお、「ドレイン電圧（
Ｖｄ：［Ｖ］）」とは、ソースを基準としたドレインとソースの電位差であり、「ゲート
電圧（Ｖｇ：［Ｖ］）」とは、ソースを基準としたゲートとソースの電位差である。また
、図１８（Ａ）に比較例のトランジスタの測定結果、図１８（Ｂ）に実施例のトランジス
タの測定結果を示す。
図１８（Ａ）は、特性のばらつきが大きいことが確認できた。一方、図１８（Ｂ）は、
特性のばらつきが小さいことが確認できた。ブロッキング膜を設けることにより、特性の
ばらつきを低減することができることが示唆された。
１００ 基板
１０２ 下地絶縁膜
１０４ａ 導電膜
１０４ｂ 導電膜
１０４ｃ 導電膜
１０５ 層間絶縁膜
１０６ 層間絶縁膜
１０８ａ 酸化物半導体膜
１０８ａ１ 酸化物半導体膜
１０８ａ２ 酸化物半導体膜
１０８ａ３ 酸化物半導体膜
１０８ｂ ブロッキング膜
１０８ｂ１ ブロッキング膜
１０８ｂ２ ブロッキング膜
１０８ｃ ブロッキング膜
１０８ｃ１ ブロッキング膜
１０８ｃ２ ブロッキング膜
１１０ａ ソース電極
１１０ｂ ドレイン電極
１１２ ゲート絶縁膜
１１４ ゲート電極
１１６ 酸化物絶縁膜
１１８ａ 導電膜
１１８ｂ 導電膜
１２０ａ 開口部
１２０ｂ 開口部
１２８ チャネル保護膜
１５０ トランジスタ
２５０ トランジスタ
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ドレイン電極層
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 第１筐体
９１２ 第２筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 第１筐体
９４２ 第２筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
２２０１ 絶縁膜
２２０２ 配線
２２０３ プラグ
２２０４ 絶縁膜
２２０５ 配線
２２０６ 配線
２２０７ 絶縁膜
２２０８ 絶縁膜
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
４０００ ＲＦデバイス

Claims (2)

  1. 第１の導電膜と、
    前記第１の導電膜上の領域を有する絶縁膜と、
    前記絶縁膜上の領域を有する第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜と同一表面上に設けられ、かつ同一材料からなる第２の酸化物半導体膜と、
    前記第１の酸化物半導体膜と電気的に接続された第２の導電膜と、を有し、
    前記第１の導電膜は、前記絶縁膜に設けられた開口部を介して、前記第２の導電膜と電気的に接続され、
    前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜と接せず、
    前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜と前記開口部との間に位置し、
    前記第２の酸化物半導体膜と前記第１の酸化物半導体膜との距離は、前記開口部と前記第１の酸化物半導体膜との距離より短く、
    前記第２の酸化物半導体膜は、前記第２の導電膜と接する領域を有し、
    平面視において、前記第２の酸化物半導体膜は、前記第２の導電膜と交差する半導体装置。
  2. 第１の導電膜と、
    前記第１の導電膜上の領域を有する絶縁膜と、
    前記絶縁膜上の領域を有する第１の酸化物半導体膜と、
    前記第１の酸化物半導体膜と同一表面上に設けられ、かつ同一材料からなる第２の酸化物半導体膜と、
    前記第１の酸化物半導体膜と電気的に接続された第２の導電膜と、を有し、
    前記第１の導電膜は、前記絶縁膜に設けられた開口部を介して、前記第２の導電膜と電気的に接続され、
    前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜と接せず、
    前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜と前記開口部との間に位置し、
    前記第２の酸化物半導体膜と前記第１の酸化物半導体膜との距離は、前記開口部と前記第１の酸化物半導体膜との距離より短く、
    前記第２の酸化物半導体膜は、前記第２の導電膜と接する領域を有し、
    前記第２の導電膜は、前記絶縁膜と接する領域を有し、
    平面視において、前記第２の酸化物半導体膜は、前記第２の導電膜と交差する半導体装置。
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