KR102512439B1 - 반도체 장치 및 이의 제조방법 - Google Patents

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Abstract

반도체 장치는 베이스 기판, 상기 베이스 기판 상에 배치되고, 제1 반도체 패턴, 제1 제어 전극, 제1 입력 전극, 및 제1 출력 전극을 포함하는 제1 트랜지스터;
상기 베이스 기판 상에 배치되고, 제2 반도체 패턴, 제2 제어 전극, 제2 입력 전극, 및 제2 출력 전극을 포함하는 제2 트랜지스터, 및 복수의 절연층들을 포함하고, 상기 절연층들 중 적어도 일부를 관통하는 단일의 제1 관통부가 정의되고, 상기 제1 입력 전극 및 상기 제1 출력 전극 각각은 상기 제1 관통부를 통해 제1 반도체 패턴에 접속된다.

Description

반도체 장치 및 이의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 상세하게는 신뢰성이 향상된 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 적어도 하나의 박막 트랜지스터를 포함한다. 박막 트랜지스터는 반도체 물질을 포함하는 반도체 패턴을 포함한다. 반도체 장치의 일 실시예인 표시장치는 복수의 화소들 및 화소들을 제어하기 위한 구동회로를 포함할 수 있다. 구동회로는 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 구동회로를 구성하는 박막 트랜지스터는 화소들을 제어하기 위한 전기적 신호들을 대응되는 화소에 제공한다.
화소들 각각은 화소 구동회로 및 화소 구동회로에 연결된 표시소자를 포함할 수 있다. 화소 구동회로는 적어도 하나의 박막 트랜지스터 및 커패시터를 포함할 수 있다. 화소 구동회로를 구성하는 박막 트랜지스터 및 커패시터는 구동회로로부터 제공된 전기적 신호에 따라 표시소자를 제어한다.
본 발명은 공정상 신뢰성이 향상된 구조를 가진 반도체 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 반도체 장치는 베이스 기판, 상기 베이스 기판 상에 배치되고, 제1 반도체 패턴, 제1 제어 전극, 제1 입력 전극, 및 제1 출력 전극을 포함하는 제1 트랜지스터, 상기 베이스 기판 상에 배치되고, 제2 반도체 패턴, 제2 제어 전극, 제2 입력 전극, 및 제2 출력 전극을 포함하는 제2 트랜지스터, 및 복수의 절연층들을 포함하고, 상기 절연층들 중 적어도 일부를 관통하는 단일의 제1 관통부가 정의되고, 상기 제1 입력 전극 및 상기 제1 출력 전극 각각은 상기 제1 관통부를 통해 상기 제1 반도체 패턴에 접속된다.
상기 제1 반도체 패턴은 상기 제1 제어 전극과 중첩하는 제1 영역, 상기 제1 영역을 사이에 두고 서로 이격되어 정의된 제2 영역 및 제3 영역을 포함하고, 상기 제1 관통부는 상기 제2 영역 및 상기 제3 영역을 노출시킬 수 있다.
상기 제1 관통부는 상기 절연층들 중 상기 제1 제어 전극 및 상기 제1 반도체 패턴 사이에 배치된 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 관통하여 상기 제1 반도체 패턴의 적어도 일부 및 상기 제1 제어 전극을 노출시키고,상기 제1 입력 전극 및 상기 제1 출력 전극은 상기 제2 절연층 상에 배치되어 상기 제1 관통부를 통해 상기 제1 반도체 패턴에 접속될 수 있다.
상기 제1 절연층은, 상기 제1 영역 및 상기 제1 제어 전극에 중첩하는 제1 절연 패턴, 및 평면상에서 상기 제1 절연 패턴을 사이에 두고 상기 제2 영역 및 상기 제3 영역을 노출시키는 제2 절연 패턴을 포함할 수 있다.
상기 제1 절연 패턴의 적어도 일부는 상기 제2 절연 패턴에 연결될 수 있다.
상기 제1 관통부는 상기 제1 절연 패턴의 측면 및 상기 제1 제어 전극의 측면을 노출시킬 수 있다.
상기 제1 절연 패턴의 상기 측면은 상기 제1 제어 전극의 상기 측면과 단면상에서 정렬될 수 있다.
상기 제1 절연층 중 상기 제1 관통부가 정의된 영역과 상기 제2 절연층 중 상기 제1 관통부가 정의된 영역은 평면상에서 서로 상이한 형상을 가질 수 있다.
상기 제2 절연층 중 상기 제1 관통부가 정의된 영역은 적어도 상기 제1 반도체 패턴과 평면상에서 중첩할 수 있다.
상기 제1 관통부와 상이하고, 각각이 상기 절연층들 중 적어도 일부를 관통하는 복수의 제2 관통부들이 정의되고, 상기 제2 입력 전극은 상기 제2 관통부들 중 어느 하나의 제2 관통부를 통해 상기 제2 반도체 패턴에 접속되고, 상기 제2 출력 전극은 상기 제2 관통부들 중 다른 하나의 제2 관통부를 통해 상기 제2 반도체 패턴에 접속될 수 있다.
상기 제2 관통부들 각각은 상기 절연층들 중 상기 제1 절연층, 상기 제2 절연층, 및 상기 제2 제어 전극과 상기 제2 반도체 패턴 사이에 배치된 제3 절연층을 관통하고, 상기 제1 반도체 패턴은 상기 제3 절연층 상에 배치되고, 상기 제2 반도체 패턴은 상기 제3 절연층에 의해 커버될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 제3 절연층 상에 배치된 제1 커패시터 전극, 및 상기 제1 커패시터 전극 상에 배치되고 상기 제1 커패시터 전극과 전계를 형성하는 제2 커패시터 전극을 더 포함하고, 상기 제2 커패시터 전극은 상기 제1 절연층을 사이에 두고 서로 이격되어 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 제2 제어 전극 상에 배치되고 상기 제2 제어 전극과 중첩하는 상부 전극을 더 포함하고, 상기 상부 전극은 상기 제1 절연층을 사이에 두고 상기 제2 제어 전극으로부터 이격되고,상기 상부 전극은 상기 제2 커패시터 전극과 연결될 수 있다.
상기 제1 관통부는 상기 제1 제어 전극의 상면을 노출시킬 수 있다.
상기 제1 제어 전극을 커버하는 커버 패턴을 더 포함하고, 상기 제1 관통부는 상기 커버 패턴의 상면을 노출시킬 수 있다.
상기 커버 패턴은 상기 제1 제어 전극과 평면상에서 동일한 형상을 가질 수 있다.
상기 제1 반도체 패턴은 산화물 반도체를 포함할 수 있다.
상기 제2 반도체 패턴은 결정질 반도체를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 제2 트랜지스터에 직접 연결된 유기발광소자를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 베이스 기판 상에 초기 제1 반도체 패턴을 형성하는 단계. 상기 초기 제1 반도체 패턴 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층 상에 제1 제어 전극을 형성하는 단계, 상기 제1 절연층 상에 상기 제1 제어 전극을 커버하도록 제2 절연층을 형성하는 단계;
상기 제2 절연층 및 상기 제1 절연층을 관통하고, 상기 초기 제1 반도체 패턴 중 적어도 일부 및 상기 제1 제어 전극의 측면이 노출되도록 제1 관통부를 형성하는 단계, 상기 초기 제1 반도체 패턴에 채널 영역을 형성하여 제1 반도체 패턴을 형성하는 단계, 및 상기 제1 관통부를 통해 상기 제1 반도체 패턴에 접속되도록 상기 제2 절연층 상에 제1 입력 전극 및 제1 출력 전극을 각각 형성하는 단계를 포함한다.
상기 제1 관통부를 형성하는 단계는 식각 공정을 이용할 수 있다.
상기 제1 관통부를 형성하는 단계에서 상기 제1 절연층은 상기 제1 제어 전극과 대응되는 제1 절연 패턴 및 상기 제2 절연층과 중첩하는 제2 절연 패턴으로 구분될 수 있다.
상기 제1 절연 패턴은 상기 제1 제어 전극을 따라 셀프-얼라인(self-align) 될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 제2 절연층을 형성하는 단계 이전에, 상기 제1 제어 전극 상에 상기 제1 전극을 커버하는 커버 패턴을 형성하는 단계를 더 포함하고, 상기 제1 관통부는 상기 커버 패턴의 상면을 노출시킬 수 있다.
상기 커버 패턴은 상기 식각 공정에서 상기 제2 절연층에 대해 식각 선택비를 가질 수 있다.
상기 제1 반도체 패턴을 형성하는 단계는, 상기 제1 관통부를 통해 상기 초기 제1 반도체 패턴의 상기 노출된 적어도 일부를 플라즈마 처리할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 상기 초기 제1 반도체 패턴을 형성하기 이전에, 상기 베이스 기판에 초기 제2 반도체 패턴을 형성하는 단계, 및 상기 초기 제2 반도체 패턴 상에 제3 절연층을 형성하는 단계를 더 포함하고, 상기 제1 제어 전극을 형성하는 단계 이후에, 상기 초기 제2 반도체 패턴에 채널 영역을 형성하여 제2 반도체 패턴을 형성하는 단계를 더 포함하고, 상기 제1 관통부를 형성하는 단계는, 상기 제2 반도체 패턴에 중첩하고 각각이 상기 제1 내지 제3 절연층들을 관통하는 복수의 제2 관통부들을 형성하는 단계를 더 포함할 수 있다.
상기 제1 관통부는 상기 제2 관통부들과 동시에 형성될 수 있다.
상기 제1 관통부는 상기 제1 제어 전극의 상면을 노출시킬 수 있다.
상기 제1 입력 전극 및 상기 제1 출력 전극을 각각 형성하는 단계는, 상기 노출된 상기 제1 제어 전극을 커버하도록 상기 제2 절연층 상에 도전층을 형성하는 단계, 및 상기 제1 입력 전극, 상기 제1 출력 전극, 상기 제1 입력 전극 및 상기 제1 출력 전극과 평면상에서 이격되고 상기 제1 제어 전극을 커버하는 커버 패턴이 동시에 형성되도록 상기 도전층을 패터닝하는 단계를 포함하고, 상기 커버 패턴은 평면상에서 상기 제1 제어 전극과 동일한 형상을 가질 수 있다.
본 발명에 따르면, 하나의 절연막 패터닝 공정에서 주변의 다른 절연막이 손상될 수 있는 문제를 방지하여 반도체 장치를 구성하는 절연막의 공정상의 안정성을 확보할 수 있다. 또한, 하나의 공정을 통해 절연막 패터닝 및 전극 컨택부 형성을 동시에 진행할 수 있어 반도제 장치 제조 공정이 단순화되고 공정 비용이 절감될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 4a 내지 도 4l은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도들이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도들이다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도들이다.
이하, 도면을 참조하여 본 발명에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블럭도이다. 반도체 장치(SD)는 적어도 하나의 반도체 패턴을 포함한다. 도 1에는 반도체 장치의 일 실시예로 표시장치를 도시하였다. 이하, 표시장치를 예시적으로 설명하나, 본 발명의 일 실시예에 따른 반도체 장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
도 1에 도시된 것과 같이, 표시장치(SD)는 신호 제어부(100), 주사 구동부(200), 데이터 구동부(300), 및 표시패널(DP)을 포함한다. 표시패널(DP)은 전기적 신호에 따라 영상을 표시한다.
신호 제어부(100)는 입력 영상신호들(미 도시)을 수신하고, 주사 구동부(200)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(D-RGB)을 생성한다. 신호 제어부(100)는 영상 데이터들(D-RGB)과 각종 제어 신호들(DCS, SCS)을 출력한다.
주사 구동부(200)는 신호 제어부(100)로부터 주사 제어 신호(SCS)를 수신한다.　주사 제어 신호(SCS)는 주사 구동부(200)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭 신호 등을 포함할 수 있다.
주사 구동부(200)는 복수의 주사 신호들을 생성하고, 주사 신호들을 복수의 주사 라인들(SL1~SLn)에 순차적으로 출력한다.　또한, 주사 구동부(200)는 주사 제어 신호(SCS)에 응답하여 복수의 발광 제어 신호들을 생성하고, 복수의 발광 라인들(EL1~ELn)에 발광 제어 신호들을 출력한다.
도 1에서 주사 신호들과 발광 제어 신호들이 하나의 주사 구동부(200)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 주사 구동회로들이 주사 신호들을 분할하여 출력하고, 발광 제어 신호들을 분할하여 출력할 수 있다. 또한, 본 발명의 일 실시예에서, 주사 신호들을 생성하여 출력하는 구동회로와 발광 제어 신호들을 생성하여 출력하는 구동회로는 별개로 구분될 수 있다.
데이터 구동부(300)는 신호 제어부(100)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(D-RGB)을 수신한다. 데이터 구동부(300)는 영상 데이터들(D-RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 데이터 라인들(DL1~DLm)에 출력한다. 데이터 신호들은 영상 데이터들(D-RGB)의 계조값들에 대응하는 아날로그 전압들일 수 있다.
표시패널(DP)은 주사 라인들(SL1~SLn), 발광 라인들(EL1~ELn), 데이터 라인들(DL1~DLm), 및 화소들(PX)을 포함한다. 주사 라인들(SL1~SLn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)에 직교하는 제2 방향(DR2)으로 나열된다.
복수의 발광 라인들(EL1~ELn) 각각은 주사 라인들(SL1~SLn) 중 대응하는 주사 라인에 나란하게 배열될 수 있다. 데이터 라인들(DL1~DLm)은 주사 라인들(SL1~SLn)과 절연되게 교차한다.
복수의 화소들(PX) 각각은 주사 라인들(SL1~SLn) 중 대응하는 주사 라인, 발광 라인들(EL1~ELn) 중 대응하는 발광 라인, 및 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 접속된다.
화소들(PX) 각각은 전원 전압에 대응되는 제1 전압(ELVDD) 및 제1 전압(ELVDD)보다 낮은 레벨의 제2 전압(ELVSS)을 수신한다. 화소들(PX) 각각은 제1 전압(ELVDD)이 인가되는 전원 라인(PL)에 접속된다. 화소들(PX) 각각은 초기화 전압(Vint)을 수신하는 초기화 라인(RL)에 접속된다.
복수의 화소들(PX) 각각은 3개의 주사 라인들에 전기적으로 연결될 수 있다. 예를 들어, 도 1에 도시된 것과 같이, 제2 번째 화소행의 화소들은 제1 번째 내지 제3 번째 주사 라인(SL1 내지 SL3)에 연결될 수 있다.
한편, 미 도시되었으나, 표시패널(DP)은 복수의 더미 주사 라인들을 더 포함할 수 있다. 표시패널(DP)은 제1 번째 화소행의 화소들(PX)에 연결된 더미 주사 라인 및 제n 번째 화소행의 화소들(PX)에 연결된 더미 주사 라인을 더 포함할 수 있다. 또한, 데이터 라인들(DL1~DLm) 중 어느 하나의 데이터 라인에 연결된 화소들(이하, 화소열의 화소들)은 서로 연결될 수 있다. 화소열의 화소들 중 인접하는 2개의 화소들이 전기적으로 연결될 수 있다.
복수의 화소들(PX) 각각은 유기발광 다이오드(미 도시) 및 유기발광 다이오드의 발광을 제어하는 화소의 구동회로(미 도시)를 포함한다. 화소 구동회로는 복수의 박막 트랜지스터들 및 커패시터를 포함할 수 있다. 구동회로(SDC)와 데이터 구동부(300) 중 적어도 어느 하나는 화소 구동회로와 동일한 공정을 통해 형성된 박막 트랜지스터들을 포함할 수 있다.
복수 회의 포토리소그래피(photolithography) 공정을 통해 베이스 기판(미 도시) 상에 주사 라인들(SL1~SLn), 발광 라인들(EL1~ELn), 데이터 라인들(DL1~DLm), 전원 라인(PL), 초기화 라인(RL), 화소들(PX), 주사 구동부(200), 및 데이터 구동부(300)를 형성할 수 있다. 복수 회의 증착 공정 또는 코팅공정을 통해 베이스 기판(미 도시) 상에 절연층들을 형성할 수 있다. 절연층들 각각은 표시패널(DP) 전체를 커버하는 박막이거나, 표시패널(DP)의 특정 구성에만 중첩하는 적어도 하나의 절연 패턴을 포함할 수 있다. 절연층들은 유기층 및/또는 무기층을 포함한다. 그밖에 화소들(PX)을 보호하는 봉지층(미 도시)을 베이스 기판 상에 더 형성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 도 2에는 반도체 장치(SD1)의 일부 영역을 도시하였다. 도 2에 도시된 영역은 도 1에 도시된 화소들(PX) 중 어느 하나의 화소에 대응되는 영역일 수 있다. 도 2에는 제1 방향(DR1) 및 제3 방향(DR3)에 의해 정의되는 단면을 도시하였다. 제3 방향(DR3)은 반도체 장치(SD1)의 두께 방향에 대응될 수 있다.
도 2에 도시된 것과 같이, 반도체 장치(SD1)는 베이스 기판(SUB), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 커패시터(CST), 및 유기발광 다이오드(OLED)를 포함한다. 베이스 기판(SUB)의 상면은 제1 방향(DR1)과 제2 방향(DR2: 도 1 참조)에 의해 정의된다.
제1 트랜지스터(T1)는 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제1 제어 전극(CE1), 및 제1 반도체 패턴(SP1)을 포함한다. 제1 트랜지스터(T1)는 유기발광 다이오드(OLED)에 연결된 구동 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 제2 입력 전극(IE2), 제2 출력 전극(OE2), 제2 제어 전극(CE2), 및 제2 반도체 패턴(SP2)을 포함한다. 제2 트랜지스터(T2)는 화소(PX)를 턴-온 하기 위한 제어 트랜지스터일 수 있다.
다만, 이는 예시적으로 기재한 것이고, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 다양한 위치에 배치될 수 있다. 예를 들어, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 중 적어도 어느 하나는 도 1에 도시된 주사 구동부(200: 도 1 참조) 및 데이터 구동부(300: 도 1 참조) 중 어느 하나를 구성하는 소자일 수 있다.
커패시터(CST)는 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2)을 포함한다. 제1 커패시터 전극(CPE1) 및 제2 커패시터 전극(CPE2)은 소정의 절연막을 사이에 두고 서로 이격되어 배치된다.
유기발광 다이오드(OLED)는 제1 전극(ED1), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)을 포함한다. 본 실시예에서, 제1 전극(ED1), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)은 각각 애노드 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 캐소드 전극(CE)에 대응될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 전극(ED1), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)은 각각 캐소드 전극, 전자 제어층, 발광층, 정공 제어층, 및 애노드 전극일 수 있다.
베이스 기판(SUB)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 커패시터(CST)가 배치될 수 있는 층, 필름, 또는 플레이트일 수 있다. 베이스 기판(SUB)은 플라스틱 기판, 유리 기판, 금속 기판 등을 포함할 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
베이스 기판(SUB)의 상면과 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 사이에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 베이스 기판(SUB)과 도전성 패턴들 또는 반도체 패턴들의 결합력을 향상시킨다. 버퍼층(BFL)은 무기물 및/또는 유기물 중 어느 하나를 포함할 수 있다. 별도로 도시되지 않았으나, 이물질이 유입되는 것을 방지하는 배리어층이 베이스 기판(SUB)의 상면에 더 배치될 수도 있다. 버퍼층(BFL)과 배리어층은 선택적으로 배치되거나 생략될 수 있다.
버퍼층(BFL) 상에 제1 반도체 패턴(SP1)이 배치된다. 제1 반도체 패턴(SP1)은 결정질 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)은 다결정 실리콘과 같은 다결정 반도체 물질을 포함할 수 있다.
제1 반도체 패턴(SP1)은 불순물이 포함된 제1 영역(AR11) 및 제3 영역(AR13), 제1 영역(AR11)과 제3 영역(AR13)에 인접한 제2 영역(AR12)으로 구분될 수 있다. 제1 반도체 패턴(SP1)은 불순물의 종류에 따라 P형 또는 N형일 수 있다.
제1 영역(AR11)은 제1 입력 전극(IE1)에 접속되고, 제3 영역(AR13)은 제1 출력 전극(OE1)에 접속된다. 제2 영역(AR12)은 제1 영역(AR11)과 제3 영역(AR13) 사이에 배치되고 제1 제어 전극(CE1)과 평면상에서 중첩될 수 있다. 제2 영역(AR12)은 제1 트랜지스터(T1)의 채널 영역일 수 있다.
제1 트랜지스터(T1)의 채널 영역이 되는 제2 영역(AR12)은 다결정 반도체 물질을 포함할 수 있다. 이에 따라, 제1 트랜지스터(T1)는 향상된 이동도를 갖고, 높은 신뢰성을 가진 구동 소자로 기능할 수 있다. 제1 반도체 패턴(SP1)의 채널 영역에는 제1 반도체 패턴(SP1)의 구조에 따라 정공이 이동하거나 전자가 이동할 수 있다.
제1 반도체 패턴(SP1) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 무기물 및/또는 유기물 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 절연층(10)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
제1 절연층(10)은 버퍼층(BFL) 상에 배치되어 제1 반도체 패턴(SP1)의 적어도 일부를 커버할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제1 절연층(10)은 평면상에서 제2 영역(AR12)에 중첩하는 절연 패턴일 수 있다. 본 발명의 일 실시예에 따른 제1 절연층(10)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 절연층(10) 상에 제1 제어 전극(CE1), 제1 커패시터 전극(CPE1), 및 제2 반도체 패턴(SP2)이 배치된다. 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)은 동일한 층상에 배치될 수 있다.
제1 제어 전극(CE1)은 적어도 제2 영역(AR12)에 중첩한다. 제1 제어 전극(CE1)은 제1 절연층(10)을 사이에 두고 제1 반도체 패턴(SP1)으로부터 이격된다.
제1 커패시터 전극(CPE1)은 커패시터(CST)의 일 전극을 정의한다. 본 실시예에서, 제1 커패시터 전극(CPE1)은 제1 제어 전극(CE1)과 전기적으로 연결될 수 있다. 또는, 제1 커패시터 전극(CPE1)과 제1 제어 전극(CE1)은 일체의 형상을 가진 도전 패턴일 수도 있다.
제2 반도체 패턴(SP2)은 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다.
한편, 제2 반도체 패턴(SP2)은 결정화된 산화물 반도체를 포함할 수 있다. 산화물 반도체의 결정은 수직 방향의 방향성을 가질 수 있다. 다만, 이는 예시적으로 기재한 것이고, 제2 반도체 패턴(SP2)은 비정질 산화물 반도체를 포함할 수도 있다.
제2 반도체 패턴(SP2)은 각각에 불순물이 포함된 제1 영역(AR21)과 제3 영역(AR23), 및 제1 영역(AR21)과 제3 영역(AR23)에 인접한 제2 영역(AR22)으로 구분될 수 있다. 제1 영역(AR21) 및 제3 영역(AR23)은 제2 영역(AR22)을 사이에 두고 서로 이격된다. 제2 영역(AR22)은 제2 트랜지스터(T2)의 채널 영역일 수 있다. 제2 영역(AR22)은 제2 반도체 패턴(SP2)의 구조에 따라 전자가 이동하는 통로이거나 전류가 이동하는 통로일 수 있다.
제2 반도체 패턴(SP2)에 있어서, 불순물은 금속이거나 수소일 수 있다. 예를 들어, 제1 영역(AR21) 및 제3 영역(AR23)은 제2 영역(AR22)을 이루는 금속 산화물로부터 환원된 금속 물질들을 포함할 수 있다. 금속 물질들은 제1 영역(AR21) 및 제3 영역(AR23) 내에서 각각 제2 영역(AR22)에 인접할수록 낮은 농도로 분산될 수 있다. 또는, 금속 물질들은 제1 영역(AR21) 및 제3 영역(AR23) 중 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)이 각각 접하는 계면에 분포되어 소정의 금속막을 형성할 수도 있다.
또는, 예를 들어, 제1 영역(AR21) 및 제3 영역(AR23)은 제2 영역(AR22)에 비해 상대적으로 높은 수소 농도를 가질 수 있다. 본 발명의 일 실시예에 따른 제2 반도체 패턴(SP2)은 다양한 형태로 제공될 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
제2 트랜지스터(T2)의 채널 영역은 산화물 반도체를 포함함에 따라 제1 트랜지스터(T1)의 채널 영역에 비해 상대적으로 누설전류 발생이 완화될 수 있다. 이에 따라, 제2 트랜지스터(T2)는 온-오프 특성이 향상된 스위칭 소자로 기능할 수 있다.
제1 커패시터 전극(CPE1), 제1 제어 전극(CE1), 및 제2 반도체 패턴(SP2) 상에 제2 절연층(20)이 배치될 수 있다. 제2 절연층(20)은 유기물 및/또는 무기물을 포함할 수 있다. 예를 들어, 제2 절연층(20)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 불산화규소(SiOF) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 이들 물질 중 적어도 하나를 포함하는 단일막 또는 다중막일 수 있다.
제2 절연층(20)은 제1 방향(DR1) 및 제3 방향(DR3)이 정의하는 단면상에서 서로 구분되는 제1 절연 패턴(21) 및 제2 절연 패턴(22)을 포함할 수 있다.제1 절연 패턴(21)은 제2 반도체 패턴(SP2) 상에 배치된다. 제1 절연 패턴(21)은 적어도 제2 반도체 패턴(SP2)의 제2 영역(AR22)에 중첩할 수 있다. 제1 절연 패턴(21)은 제2 반도체 패턴(SP2) 중 제2 영역(AR22)을 커버하고, 제1 영역(AR21) 및 제3 영역(AR23)을 노출시킬 수 있다.
제2 절연 패턴(22)은 제1 절연층(10) 상에 배치되어 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)을 각각 커버한다. 제2 절연 패턴(22)은 제1 절연층(10)에 접촉할 수 있다. 제2 절연 패턴(22)은 제2 반도체 패턴(SP2)의 측면을 커버할 수 있다.
제2 절연 패턴(22)은 제1 제어 전극(CE1)과 제1 커패시터 전극(CPE1)을 동시에 커버할 수 있다. 제1 제어 전극(CE1)을 커버하는 부분과 제1 커패시터 전극(CPE1)을 커버하는 부분은 서로 연결되어 일체의 제2 절연 패턴(22)을 형성할 수 있다.
한편, 제1 절연 패턴(21) 및 제2 절연 패턴(22)은 평면상에서 서로 분리된 패턴들일 수 있다. 또는 미 도시되었으나, 제2 절연 패턴(22)은 제1 절연 패턴(21)의 미 도시된 일부와 연결되어 일체의 형상을 가진 제2 절연층(20)을 구성할 수도 있다.
제2 절연층(20) 상에 제2 제어 전극(CE2), 제2 커패시터 전극(CPE2), 및 상부 전극(CE-U)이 배치된다. 제2 제어 전극(CE2)은 제2 절연층(20) 중 제1 절연 패턴(21) 상에 배치된다. 제2 제어 전극(CE2)은 적어도 제1 절연 패턴(21)에 중첩한다. 제2 제어 전극(CE2)은 제2 반도체 패턴(SP2) 중 제2 영역(AR22)에 중첩하고, 제1 영역(AR21) 및 제3 영역(AR23) 각각에 비 중첩한다. 제2 제어 전극(CE2)은 평면상에서 제2 반도체 패턴(SP2)의 제2 영역(AR22)과 동일한 형상일 수 있다.
제2 커패시터 전극(CPE2)은 제2 절연층(20) 중 제2 절연 패턴(22) 상에 배치된다. 제2 커패시터 전극(CPE2)은 제1 커패시터 전극(CPE1)과 평면상에서 중첩하도록 배치된다. 제2 커패시터 전극(CPE2)은 커패시터의 다른 일 전극을 정의한다.
상부 전극(CE-U)은 제2 절연층(20) 중 제2 절연 패턴(22) 상에 배치된다. 상부 전극(CE-U)은 제2 커패시터 전극(CPE2)과 동일한 층상에 배치될 수 있다. 상부 전극(CE-U)은 제1 제어 전극(CE1)과 평면상에서 중첩할 수 있다.
상부 전극(CE-U)은 제1 제어 전극(CE1)과 상이한 전기적 신호를 수신할 수 있다. 본 발명의 일 실시예에 따른 상부 전극(CE-U)은 제2 커패시터 전극(CPE2)과 전기적으로 연결될 수 있다. 또한, 상부 전극(CE-U)과 제2 커패시터 전극(CPE2)은 일체의 형상을 가진 도전 패턴일 수 있다.
제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 제3 절연층(30)은 제2 절연층(20)과 접촉하고, 상부 전극(CE-U) 및 제2 커패시터 전극(CPE2)을 커버할 수 있다. 제3 절연층(30)은 유기물 및/또는 무기물을 포함할 수 있다.
한편, 제3 절연층(30)은 제1 절연층(10) 또는 제2 절연층(20) 보다 상대적으로 큰 두께를 가질 수 있다. 제3 절연층(30)은 상부 전극(CE-U) 및 제2 커패시터 전극(CPE2) 상측에 평탄면을 제공할 수 있다.
제3 절연층(30) 상에 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)이 배치된다. 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 각각 평면상에서 제1 반도체 패턴(SP1)의 제1 영역(AR11)과 제3 영역(AR13), 및 제2 반도체 패턴(SP2)의 제1 영역(AR21)과 제3 영역(AR23)에 중첩한다. 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 각각 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30) 중 적어도 일부를 관통하여 제1 반도체 패턴(SP1) 또는 제2 반도체 패턴(SP2)에 접속될 수 있다.
구체적으로, 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 제1 관통부(OP1)를 통해 각각 제1 반도체 패턴(SP1)의 제1 영역(AR11) 및 제3 영역(AR13)에 접속된다. 제1 관통부(OP1)는 복수로 제공될 수 있다. 제1 관통부들(OP1)은 각각 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30)을 관통한다.
제2 입력 전극(IE2) 및 제2 출력 전극(OE2)은 제2 관통부(OP2)를 통해 각각 제2 반도체 패턴(SP2)의 제1 영역(AR21) 및 제3 영역(AR23)에 접속된다. 제2 관통부(OP2)는 제3 절연층(30) 및 제2 절연층(20)을 관통한다.
이때, 제3 절연층(30) 중 제2 관통부(OP2)가 정의된 영역과 제2 절연층(20) 중 제2 관통부(OP2)가 정의된 영역은 평면상에서 서로 상이한 형상을 가질 수 있다. 제3 절연층(30) 중 제2 관통부(OP2)가 정의된 영역은 적어도 제2 반도체 패턴(SP2)에 중첩할 수 있다. 제2 관통부(OP2)의 평면상에서의 단면적은 제2 반도체 패턴(SP2)의 평면상에서의 단면적 이상일 수 있다. 이에 따라, 제3 절연층(30)은 제2 반도체 패턴(SP2)과 평면상에서 비 중첩할 수 있다.
제2 절연층(20) 중 제2 관통부(OP2)가 정의된 영역은 평면상에서 제3 절연층(30) 중 제2 관통부(OP2)가 정의된 영역의 일부와 중첩할 수 있다. 예를 들어, 제2 절연층(20) 중 제2 관통부(OP2)가 정의된 영역은 제2 반도체 패턴(SP2)을 선택적으로 노출시킬 수 있다.
제2 절연층(20) 중 제2 관통부(OP2)가 정의된 영역은 제2 반도체 패턴(SP2) 중 제1 영역(AR21) 및 제3 영역(AR23)을 노출시킨다. 이에 따라, 제2 절연층(20)은 제2 제어 전극(CE2) 및 제2 영역(AR22)에 중첩하는 제1 절연 패턴(21) 및 제3 절연층(30)에 중첩하는 제2 절연 패턴(22)으로 구분될 수 있다.
제2 관통부(OP2)는 단일의 관통홀일 수 있다. 다만, 제2 관통부(OP2)는 제2 절연층(20) 및 제3 절연층(30)에 따라 다른 평면상의 형상을 갖도록 정의될 수 있다. 하나의 제2 관통부(OP2)를 통해 제2 반도체 패턴(SP2)의 제1 영역(AR21) 및 제3 영역(AR23)이 모두 노출될 수 있다.
이때, 제2 관통부(OP2)는 제2 제어 전극(CE2)의 상면과 측면, 및 제1 절연 패턴(21)의 측면을 노출시킬 수 있다. 제1 절연 패턴(21)의 측면과 제2 제어 전극(CE2)의 측면은 단면상에서 정렬될 수 있다. 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)은 하나의 제2 관통부(OP2)를 통해 제2 반도체 패턴(SP2)에 각각 접속된다.
한편, 도시되지 않았으나, 제3 절연층(30) 중 제2 관통부(OP2)가 정의된 영역과 제2 절연층(20) 중 제2 관통부(OP2)가 정의된 영역은 평면상에서 실질적으로 동일한 형상을 가질 수 있다. 이때, 제3 절연층(30)은 제1 절연 패턴(21)에 대응되는 부분과 제2 절연 패턴(22)에 대응되는 부분으로 구분될 수 있다.
한편, 이때에도 제2 관통부(OP2)는 제1 영역(AR21) 및 제3 영역(AR23)을 모두 노출시키고, 제2 제어 전극(CE2)의 측면 및 제1 절연 패턴(21)의 측면을 동시에 노출시킬 수 있다. 본 발명의 일 실시예에 따른 제2 관통부(OP2)는 제2 반도체 패턴(SP2)의 제1 영역(AR21) 및 제3 영역(AR23), 제2 제어 전극(CE2)의 측면, 및 제1 절연 패턴(21)의 측면이 노출될 수 있다면 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
제3 절연층(30) 상에 제4 절연층(40)이 배치된다. 제4 절연층(40)은 무기물 및/또는 유기물을 포함한다. 제4 절연층(40)에는 제4 절연층(40)을 관통하는 제3 관통부(OP3)가 정의될 수 있다. 제3 관통부(OP3)는 제1 출력 전극(OE1)에 중첩하는 영역에 정의될 수 있다.
이때, 제4 절연층(40)의 적어도 일부는 제2 관통부(OP2)에 배치될 수 있다. 제4 절연층(40)의 적어도 일부는 제2 반도체 패턴(SP2)의 일부 및 제1 절연 패턴(21)의 측면에 접촉할 수 있다. 제2 반도체 패턴(SP2)의 제1 영역(AR21) 중 제2 입력 전극(IE2)에 의해 노출된 일부 및 제2 반도체 패턴(SP2)의 제3 영역(AR23) 중 제2 출력 전극(OE2)에 의해 노출된 일부는 제4 절연층(40)에 접촉할 수 있다.
제4 절연층(40) 상에 제1 전극(ED1)이 배치된다. 제1 전극(ED1)은 제3 관통부(OP3)를 통해 제1 트랜지스터(T1)의 제1 출력 전극(OE1)에 접속될 수 있다. 제1 전극(ED1)은 도전성 물질을 포함할 수 있다. 제1 전극(ED1)은 반사형 또는 투과형 전극일 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
제4 절연층(40) 상에 화소 정의막(PLD)이 배치된다. 화소 정의막(PLD)은 유기막 및/또는 무기막을 포함할 수 있다. 화소 정의막(PLD)에는 소정의 개구부(OP4)가 정의된다. 개구부(OP4)는 제1 전극(ED1)의 적어도 일부를 노출시킨다.
제1 전극(ED1) 상에 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)이 순차적으로 적층된다. 제1 전극(ED1), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)은 유기발광 다이오드(OLED)를 구성한다.
제1 전하 제어층(HCL)은 정공 주입/전달 물질을 포함하고, 제2 전하 제어층(ECL)은 전자 주입/전달 물질을 포함할 수 있다. 또는, 제1 전하 제어층(HCL)이 전자 주입/전달 물질을 포함하고, 제2 전하 제어층(ECL)은 정공 주입/전달 물질을 포함할 수 있다. 제1 전하 제어층(HCL) 및 제2 전하 제어층(ECL)은 각각 하나 이상의 층을 포함할 수 있다.
발광층(EML)은 발광 물질을 포함한다. 발광층(EML)은 개구부(OP4)에 중첩하는 발광 패턴일 수 있다. 발광층(EML)은 하나 이상의 층을 포함할 수 있다. 한편, 도시되지 않았으나, 발광층(EML)은 복수로 제공되어 서로 다른 층상에 배치될 수도 있다.
제2 전극(ED2)은 제2 전하 제어층(ECL) 상에 배치된다. 제2 전극(ED2)은 적어도 제1 전극(ED1)에 중첩한다. 본 실시예에서, 제2 전극(ED2)은 제5 절연층(50)에 전면적으로 중첩할 수 있다.
제2 전극(ED2)은 도전성 물질을 포함할 수 있다. 제2 전극(ED2)은 투과형 전극 또는 반사형 전극일 수 있다. 유기발광 다이오드(OLED)는 제1 전극(ED1) 및 제2 전극(ED2) 사이의 전압 차이를 이용하여 발광층(EML)으로부터 광을 생성한다.
한편, 도시되지 않았으나, 유기발광 다이오드(OLED)는 제1 전극(ED1) 및 제2 전극(ED2) 사이에 배치된 적어도 하나의 전하 생성층을 더 포함할 수 있다.
한편, 도시되지 않았으나, 반도체 장치(SD1)는 제2 전극(ED2) 상에 배치된 유기막 및/또는 무기막을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(SD1)는 단일의 제2 관통부(OP2)를 포함함으로써, 제2 제어 전극(CE2)에 의해 셀프-얼라인(self-align)되는 제1 절연 패턴(21)의 노출과 제2 입력 전극(IE2) 및 제2 출력 전극(OE2) 접속을 위한 제2 반도체 패턴(SP2)의 노출을 하나의 관통부를 통해 동시에 구현할 수 있다. 이에 따라, 공정이 단순화되고, 제조 단계에서 절연층들이 안정적으로 형성되어 소자의 공정 신뢰성이 향상될 수 있다. 이에 관한 상세한 설명은 후술하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 3에는 반도체 장치(SD2)의 제1 방향(DR1) 및 제3 방향(DR3)에 의해 정의되는 단면을 도시하였다. 이하, 도 3을 참조하여, 반도체 장치(SD2)에 대해 설명한다. 한편, 도 1 및 도 2에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 3에 도시된 것과 같이, 반도체 장치(SD2)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 커패시터(CST)를 포함할 수 있다. 반도체 장치(SD2)는 도 2에 도시된 반도체 장치(SD1) 중 일부 구성과 대응될 수 있다. 또는, 반도체 장치(SD2)는 도 1에 도시된 주사 구동부(200) 또는 데이터 구동부(300)를 구성하는 일 부분일 수도 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 커패시터(CST)에 관한 설명은 상술한 설명과 중복되므로 생략하기로 한다. 도 3에 도시된 것과 같이, 반도체 장치(SD2)는 커버 패턴(CVP)을 더 포함할 수 있다. 커버 패턴(CVP)은 제2 트랜지스터(T2) 상에 배치될 수 있다.
구체적으로, 커버 패턴(CVP)은 제2 제어 전극(CE2) 상에 배치된다. 커버 패턴(CVP)은 제2 제어 전극(CE2)과 평면상에서 중첩한다. 커버 패턴(CVP)은 제2 제어 전극(CE2) 상에 직접 배치될 수 있다.
커버 패턴(CVP)은 제1 절연 패턴(21)과도 중첩하도록 배치된다. 또한, 커버 패턴(CVP)은 제2 반도체 패턴(SP2)의 제2 영역(AR22)과 중첩하도록 배치된다. 커버 패턴(CVP)은 제2 영역(AR22)과 평면상에서 동일한 형상을 가질 수 있다.
커버 패턴(CVP)은 다양한 물질을 포함할 수 있다. 예를 들어, 커버 패턴(CVP)은 도전 물질을 포함할 수 있다. 예를 들어, 도전 물질은 금속, 전도성 산화물, 또는 전도성 폴리머일 수 있다. 예를 들어, 커버 패턴(CVP)은 제2 제어 전극(CE2)과 동일한 물질을 포함하거나, 제2 입력 전극(IE2)과 동일한 물질을 포함하거나, 제2 출력 전극(OE2)과 동일한 물질을 포함할 수 있다.
또는 예를 들어, 커버 패턴(CVP)은 유기막 및/또는 무기막을 포함할 수 있다. 커버 패턴(CVP)은 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)의 식각액에 대한 식각 선택비를 가진 물질을 포함할 수 있다. 커버 패턴(CVP)이 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)의 식각액에 대한 식각 선택비가 큰 물질을 포함할수록 제2 제어 전극(CE2)의 공정 신뢰성이 향상될 수 있다. 커버 패턴(CVP) 형성에 관한 상세한 설명은 후술하기로 한다.
도 4a 내지 도 4l은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도들이다. 도 4a 내지 도 4l에는 도 2에 도시된 반도체 장치(SD1)의 제조 방법을 예시적으로 도시하였다.
도 4a 내지 도 4l을 참조하여, 반도체 장치(SD1)의 제조 방법에 대해 살펴본다. 한편, 도 1 내지 도 3에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 4a에 도시된 것과 같이, 베이스 기판(SUB) 상에 버퍼층(BFL) 및 초기 제1 반도체 패턴(SP1-A)을 형성한다. 버퍼층(BFL)은 베이스 기판(SUB) 상에 무기물 및/또는 유기물을 증착, 코팅, 또는 프린팅하여 형성할 수 있다. 한편, 본 발명의 이 실시예에 따른 반도체 장치(SD1)에 있어서, 버퍼층(BFL)은 생략될 수 있다.
이후, 베이스 기판(SUB) 또는 버퍼층(BFL) 상에 초기 제1 반도체 패턴(SP1-A)을 형성한다. 초기 제1 반도체 패턴(SP1-A)은 반도체 물질을 증착한 후 이를 패터닝하여 형성할 수 있다. 초기 제1 반도체 패턴(SP1-A)은 열처리와 같은 별도의 결정화 단계를 더 포함하여 형성될 수 있다.
이후, 도 4b에 도시된 것과 같이, 초기 제1 절연층(10-A) 및 도전층(CL)을 형성한다. 초기 제1 절연층(10-A)은 베이스 기판(SUB) 또는 버퍼층(BFL) 상에 무기물 및/또는 유기물을 증착, 코팅, 또는 프린팅하여 형성될 수 있다. 초기 제1 절연층(10-A)은 초기 제1 반도체 패턴(SP1-A)을 커버할 수 있다. 이후, 초기 제1 절연층(10-A) 상에 도전 물질을 증착하여 도전층(CL)을 형성한다.
이후, 도 4c에 도시된 것과 같이, 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)을 형성한 후 제1 반도체 패턴(SP1)을 형성한다. 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)은 도전층(CL)을 패터닝하여 형성될 수 있다. 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)은 동일한 마스크를 이용하여 동시에 패터닝될 수 있다. 한편, 이는 예시적으로 기재한 것이고, 제1 제어 전극(CE1) 및 제1 커패시터 전극(CPE1)은 서로 다른 마스크를 이용하여 각각 패터닝될 수도 있다.
이후, 초기 제1 반도체 패턴(SP1-A)에 불순물(DM)을 주입하여 제1 반도체 패턴(SP1)을 형성한다. 불순물(DM)은 예를 들어, 확산 공정이나 이온 주입 공정에 의해 초기 제1 반도체 패턴(SP1-A)에 주입될 수 있으나, 특정 방법에 한정되지 않는다.
불순물(DM)은 다양한 물질을 포함할 수 있다. 예를 들어, 불순물(DM)은 3가 원소를 포함할 수 있다. 이때, 제1 반도체 패턴(SP1)은 P형 반도체로 형성될 수 있다. 또는 불순물(DM)은 5가 원소를 포함할 수 있다. 이때, 제1 반도체 패턴(SP1)은 N형 반도체로 형성될 수 있다.
불순물(DM)은 초기 제1 반도체 패턴(SP1-A) 중 제1 제어 전극(CE1)과 비 중첩하는 영역에 주입되어 초기 제1 반도체 패턴(SP1-A)을 제1 영역(AR11), 제2 영역(AR12), 및 제3 영역(AR13)으로 구분되는 제1 반도체 패턴(SP1)으로 형성한다. 이에 따라, 제1 반도체 패턴(SP1)의 제1 영역(AR11) 및 제3 영역(AR13)에는 제2 영역(AR12)에 비해 상대적으로 높은 농도의 불순물(DM)이 존재한다.
이후, 도 4d에 도시된 것과 같이, 초기 제1 절연층(10-A) 상에 초기 제2 반도체 패턴(SP2-A)을 형성한다. 초기 제2 반도체 패턴(SP2-A)은 초기 제1 절연층(10-A) 상에 산화물 반도체를 포함하는 물질층을 형성한 후, 이를 패터닝하여 형성될 수 있다. 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 구체적으로, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등을 포함할 수 있다.
이후, 도 4e에 도시된 것과 같이, 초기 제1 절연층(10-A) 상에 초기 제2 절연층(20-A)을 형성한다. 초기 제2 절연층(20-A)은 제1 제어 전극(CE1), 제1 커패시터 전극(CPE1), 및 초기 제2 반도체 패턴(SP2-A)을 전면적으로 커버한다. 초기 제2 절연층(20-A)은 초기 제1 절연층(10-A) 상에 유기물 및/또는 무기물을 증착, 코팅, 또는 프린팅하여 형성될 수 있다.
이후, 도 4f에 도시된 것과 같이, 초기 제2 절연층(20-A) 상에 제2 제어 전극(CE2), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2)을 형성한 후, 초기 제3 절연층(30-A)을 형성한다. 제2 제어 전극(CE2), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2)은 도전 물질을 초기 제2 절연층(20-A) 상에 증착한 후, 이를 패터닝하여 형성될 수 있다. 제2 제어 전극(CE2), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2)은 하나의 마스크를 이용하여 동시에 패터닝될 수 있다. 이에 따라, 공정 비용이 절감되고 공정 시간이 단축될 수 있다.
한편, 이는 예시적으로 도시된 것이고, 제2 제어 전극(CE2) 및 제2 커패시터 전극(CPE2)은 다른 층상에 배치되도록 서로 다른 단계에서 따로 형성될 수도 있다. 또한, 상부 전극(CE-U)의 형성은 생략될 수도 있다.
이후, 초기 제3 절연층(30-A)을 초기 제2 절연층(20-A) 상에 형성한다. 초기 제3 절연층(30-A)은 유기물 및/또는 무기물을 초기 제2 절연층(20-A) 상에 증착, 코팅, 또는 프린팅하여 형성될 수 있다. 초기 제3 절연층(30-A)은 제2 제어 전극(CE2), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2)을 전면적으로 커버하도록 형성된다.
이후, 도 4g에 도시된 것과 같이, 초기 제1 절연층(10-A), 초기 제2 절연층(20-A), 및 초기 제3 절연층(30-A)을 식각하여 제1 내지 제3 절연층들(10, 20, 30)을 형성한다. 제1 내지 제3 절연층들(10, 20, 30)에는 제1 관통부(OP1) 및 제2 관통부(OP2)가 정의된다.
제1 관통부(OP1)는 복수로 제공될 수 있다. 복수의 제1 관통부들(OP1)은 각각 제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30)을 관통한다. 제1 관통부들(OP1)은 각각 제1 반도체 패턴(SP1)의 제1 영역(AR11) 및 제1 반도체 패턴(SP1)의 제3 영역(AR13)에 중첩한다. 제1 반도체 패턴(SP1)의 제1 영역(AR11) 및 제3 영역(AR13)은 각각 서로 분리되는 관통부들에 의해 노출된다.
제2 관통부(OP2)는 단일로 제공될 수 있다. 제2 관통부(OP2)는 제2 절연층(20) 및 제3 절연층(30)을 관통한다. 제1 절연 패턴(21)의 측면은 제2 관통부(OP2)에 의해 노출될 수 있다.
이때, 식각액 또는 식각 가스는 초기 제1 내지 제3 절연층들(10-A, 20-A, 30-A)만 선택적으로 식각하고, 제2 제어 전극(CE2)은 식각하지 않을 수 있다. 이에 따라, 초기 제2 절연층(20-A) 중 일부는 제2 제어 전극(CE2)을 마스크로 하여 제1 절연 패턴(21)으로 패터닝될 수 있다. 초기 제2 절연층(20-A)의 일부는 제1 절연 패턴(21)으로부터 구분되어 제2 절연 패턴(22)으로 정의된다.
제2 관통부(OP2)는 적어도 초기 제2 반도체 패턴(SP2-A)에 중첩하도록 정의된다. 이때, 초기 제3 절연층(30-A) 중 제2 제어 전극(CE2) 상에 배치된 영역은 제거될 수 있다. 이에 따라, 제2 관통부(OP2)는 초기 제2 반도체 패턴(SP2-A), 제2 제어 전극(CE2)을 노출시킨다.
제2 반도체 패턴(SP2-A)은 단일의 관통부에 의해 노출된다. 제2 반도체 패턴(SP2-A) 중 제2 제어 전극(CE2)과 중첩되는 영역을 사이에 두고 서로 이격된 양 측 영역들은 하나의 관통부에 의해 노출될 수 있다. 이에 따라, 단일의 제2 관통부(OP2)를 형성하는 단계를 통해 제1 절연 패턴(21)의 패터닝과 초기 제2 반도체 패턴(SP2-A)의 일부 영역 노출시키는 공정을 동시에 할 수 있다.
이후, 도 4h에 도시된 것과 같이, 플라즈마 처리(PT)를 통해 제2 반도체 패턴(SP2)을 형성한다. 초기 제2 반도체 패턴(SP2-A) 중 제2 관통부(OP2) 및 제1 절연 패턴(21)으로부터 노출된 영역은 플라즈마 처리(PT)에 의해 제1 영역(AR21) 및 제3 영역(AR23)이 되고, 제1 절연 패턴(21)에 의해 커버되는 영역은 제2 영역(AR22)으로 될 수 있다.
플라즈마 처리(PT)는 수소와 같은 환원성 물질을 포함하는 가스를 이용할 수 있다. 플라즈마 처리(PT)에 의해 초기 제2 반도체 패턴(SP2-A) 중 일부는 환원되어 제1 영역(AR21) 및 제3 영역(AR23)이 된다. 이에 따라, 제1 영역(AR21) 및 제3 영역(AR23)에는 초기 제2 반도체 패턴(SP2-A)을 구성하는 금속 산화물이 환원된 금속이 형성될 수 있다.
한편, 이는 예시적으로 도시한 것이고, 플라즈마 처리(PT)는 생략될 수 있다. 이때, 초기 제2 반도체 패턴(SP2-A)은 제2 관통부(OP2)를 형성하기 위한 식각 공정 중에 환원 되어 제2 반도체 패턴(SP2)으로 형성될 수도 있다.
본 발명에 따르면, 제1 절연 패턴(21)과 제1 관통부들(OP1)을 형성하는 단계를 동시에 진행함으로써, 제1 절연 패턴(21)을 형성하는 단계에서 제1 관통부들(OP1) 외의 다른 영역에서의 제1 절연층(10)이나 제2 절연층(20)이 손상되는 문제가 개선될 수 있다. 본 발명에 따르면, 제1 절연 패턴(21) 패터닝 단계를 초기 제3 절연층(30-A)이 형성된 이후로 이동시킴으로써, 제1 절연층(10) 및 제2 절연층(20)의 공정상 신뢰성이 향상될 수 있다.
이후, 도 4i에 도시된 것과 같이, 제3 절연층(30) 상에 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)을 형성한다. 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)은 제3 절연층(30) 상에 도전 물질을 포함하는 층을 형성한 후, 이를 패터닝하여 형성될 수 있다.
제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 각각 제1 관통부들(OP1)에 중첩하도록 형성된다. 제1 입력 전극(IE1)과 제1 출력 전극(OE1)은 제1 관통부들(OP1)을 각각 충진할 수 있다. 제1 입력 전극(IE1)과 제1 출력 전극(OE1)은 제1 관통부들(OP1)을 통해 제1 반도체 패턴(SP1)의 제1 영역(AR11)과 제1 반도체 패턴(SP1)의 제3 영역(AR13)에 각각 접속되어 제1 트랜지스터(T1)를 구성한다.
제2 입력 전극(IE2) 및 제2 출력 전극(OE2)은 제2 관통부(OP2)에 배치된다. 제2 입력 전극(IE2)은 제2 관통부(OP2) 중 일부 영역에 배치되고, 제2 출력 전극(OE2)은 제2 관통부(OP2) 중 다른 일부 영역에 배치된다. 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)은 제2 관통부(OP2) 내에서 서로 이격되어 배치될 수 있다.
제2 입력 전극(IE2)은 제2 반도체 패턴(SP2)의 제1 영역(AR21)에 접속되고, 제2 출력 전극(OE2)은 제2 반도체 패턴(SP2)의 제3 영역(AR23)에 접속되어 제2 트랜지스터(T2)를 구성한다. 제2 입력 전극(IE2)은 제3 절연층(30)의 상면, 제2 개구부(OP2)를 정의하는 제3 절연층(30)의 내측면, 및 제2 반도체 패턴(SP2)의 제1 영역(AR21)을 따라 배치된다. 제2 출력 전극(OE2)은 제3 절연층(30)의 상면, 제2 개구부(OP2)를 정의하는 제3 절연층(30)의 내측면, 및 제2 반도체 패턴(SP2)의 제3 영역(AR23)을 따라 배치된다.
이후, 도 4j에 도시된 것과 같이, 제3 절연층(30) 상에 초기 제4 절연층(40-A)을 형성한다. 초기 제4 절연층(40-A)은 제3 절연층(30) 상에 무기막 및/또는 유기막을 증착, 코팅, 또는 패터닝하여 형성될 수 있다.
초기 제4 절연층(40-A)은 제3 절연층(30)의 상면 및 제2 개구부(OP2)를 충진할 수 있다. 초기 제4 절연층(40-A)은 제2 입력 전극(IE2)의 상면, 제2 출력 전극(OE2)의 상면, 제1 제어 전극(CE1)의 상면, 제1 절연 패턴(21)의 측면, 및 제2 반도체 패턴(SP2) 중 제1 영역(AR21)의 일부, 제3 영역(AR23)의 일부에 접촉할 수 있다. 초기 제4 절연층(40-A)은 제2 커패시터 전극(CPE2) 및 상부 전극(CE-U)과는 제3 절연층(30)을 사이에 두고 이격되어 형성된다. 이와 달리, 초기 제4 절연층(40-A)은 제2 제어 전극(CE2)과 접촉하도록 형성될 수 있다.
이후, 도 4k에 도시된 것과 같이, 초기 제4 절연층(40-A)에 제3 관통부(OP3)를 형성하여 제4 절연층(40)을 형성한다. 제3 관통부(OP3)는 제1 출력 전극(OE1)에 중첩하도록 형성된다. 제3 관통부(OP3)는 제1 출력 전극(OE1)을 노출시킨다.
이후, 도 4l에 도시된 것과 같이, 제4 절연층(40) 상에 유기 발광 소자(OLED)를 형성한다. 유기 발광 소자(OLED)는 제4 절연층(40) 상에 제1 전극(ED1), 제1 전하 제어층(HCL), 발광층(EML), 제2 전하 제어층(ECL), 및 제2 전극(ED2)을 형성하여 형성될 수 있다.
제1 전극(ED1)은 제4 절연층(40) 상에 도전 물질을 포함하는 층을 형성한 후 이를 패터닝하여 형성될 수 있다. 제1 전극(ED1)의 일부는 제3 관통부(OP3)를 충진할 수 있다. 제1 전극(ED1)은 제3 관통부(OP3)를 통해 제1 출력 전극(OE1)에 접속될 수 있다.
이후, 제4 절연층(40) 상에 제5 절연층(50)이 형성될 수 있다. 제5 절연층(50)은 제4 절연층(40) 상에 유기막 및/또는 무기막을 포함하는 층을 형성한 후, 소정의 개구부(OP4)를 정의하여 형성할 수 있다. 개구부(OP4)는 제1 전극(ED1)의 적어도 일부를 노출시키도록 정의될 수 있다.
제1 전하 제어층(HCL)은 제1 전극(ED1) 상에 형성된다. 제1 전하 제어층(HCL)은 제1 전극(ED1) 및 제5 절연층(50)을 커버하도록 형성될 수 있다. 제1 전하 제어층(HCL)은 정공 수송/전달 물질을 증착 또는 코팅하여 형성될 수 있다. 다만, 이는 예시적으로 기재한 것이고, 제1 전하 제어층(HCL)은 전자 수송/전달 물질을 증착 또는 코팅하여 형성될 수도 있다.
발광층(EML)은 제1 전하 제어층(HCL) 상에 형성된다. 발광층(EML)은 개구부(OP4)에 형성될 수 있다. 발광층(EML)은 발광 물질을 포함하는 층을 형성한 후 패터닝하거나, 발광 물질을 개구부(OP4)에 코팅하여 형성될 수 있다.
제2 전하 제어층(ECL)은 발광층(EML) 상에 형성된다. 제2 전하 제어층(ECL)은 제1 전하 제어층(HCL)에 중첩하도록 형성될 수 있다. 제2 전하 제어층(ECL)은 전하 수송/전달 물질을 증착 또는 코팅하여 형성될 수 있다. 다만, 이는 예시적으로 기재한 것이고, 제2 전하 제어층(ECL)은 정공 수송/전달 물질을 증착 또는 코팅하여 형성될 수도 있다.
제2 전극(ED2)은 제2 전하 제어층(ECL) 상에 형성된다. 제2 전극(ED2)은 도전 물질을 제2 전하 제어층(ECL) 상에 증착, 코팅, 또는 프린팅하여 형성될 수 있다. 제2 전극(ED2)은 제2 전하 제어층(ECL)에 중첩하도록 형성될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제2 전극(ED2)은 제1 전극(ED1)과 평면상에서 동일한 형상을 갖도록 패터닝될 수도 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도들이다. 도 5a 내지 도 5c에는 도 3에 도시된 반도체 장치(SD2)의 제조 방법의 일 실시예를 예시적으로 도시하였다. 한편, 도 1 내지 도 4l에 도시된 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 5a에 도시된 것과 같이, 기판(SUB) 상에 제1 반도체 패턴(SP1), 제2 반도체 패턴(SP2), 제1 전극(CE1), 제2 전극(CE2), 및 상부 전극(CE-U)을 형성하고, 복수의 절연막들(10, 20, 30) 중 적어도 일부를 관통하는 복수의 제1 관통부(OP1)와 제2 관통부(OP2)를 형성한다. 도 5a는 실질적으로 도 4h와 대응되므로, 중복된 설명은 생략하기로 한다.
이후, 도 5b에 도시된 것과 같이, 제3 절연층(30) 상에 도전층(CL2)을 형성한다. 도전층(CL2)은 제3 절연층(30) 전면에 도전 물질을 코팅 또는 증착하여 형성될 수 있다. 이때, 도전층(CL2)은 제1 관통부들(OP1) 및 제2 관통부(OP2) 내에도 형성될 수 있다. 이에 따라, 도전층(CL2)은 제1 관통부들(OP1)에 의해 각각 노출된 제1 반도체 패턴(SP1)의 제1 영역(AR11)의 일부, 제1 반도체 패턴(SP1)의 제3 영역(AR13)의 일부, 제2 관통부(OP2)에 의해 노출된 제2 반도체 패턴(SP2)의 제1 영역(AR21), 제3 영역(AR23), 및 제2 제어 전극(CE2)에 접촉한다.
이후, 도 5b 및 도 5c에 도시된 것과 같이, 도전층(CL2)을 패터닝하여 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 제2 출력 전극(OE2), 및 커버 패턴(CVP)을 형성한다. 도전층(CL2)은 도전층(CL2)을 소정의 마스크를 이용하여 식각 가스(ET)에 노출시켜 패터닝될 수 있다. 식각 가스(ET)는 도전층(CL2)에 대한 식각률이 높고 제3 절연층(30)에 대한 식각률이 낮은 물질을 포함할 수 있다.
이때, 커버 패턴(CVP)은 도전층(CL2)을 패터닝하는 과정에서 형성될 수 있다. 즉, 커버 패턴(CVP)은 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)과 동시에 형성될 수 있다. 이에 따라, 커버 패턴(CVP)은 1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)과 실질적으로 동일한 물질을 포함할 수 있다.
도전층(CL2)의 패터닝 과정에서 사용되는 마스크는 제2 제어 전극(CE2)과 중첩하는 영역이 식각 가스(ET)에 노출되지 않도록 제2 제어 전극(CE2)과 중첩하는 영역을 커버하는 형상일 수 있다. 다만, 공정상의 오차 등으로 도전층(CL2) 중 제2 제어 전극(CE2)과 중첩하는 영역이 식각 가스(ET)의 일부에 노출되거나, 오버 에치(over-etch)로 인해 식각 가스(ET)에 노출될 수 있다.
이때, 도전층(CL2) 중 제2 제어 전극(CE2)과 중첩하는 영역이 식각 가스(ET)에 의해 부분적으로 식각될 수 있다. 이에 따라, 도시되지 않았으나, 커버 패턴(CVP)의 표면의 적어도 일부는 식각 가스(ET)에 의해 손상될 수 있다.
본 발명의 일 실시예에 따른 커버 패턴(CVP)은 제2 제어 전극(CE2)을 커버하여 제2 제어 전극(CE2)이 식각 가스(ET)에 노출되는 것을 방지할 수 있다. 이에 따라, 제2 제어 전극(CE2)이 식각 가스(ET)에 의해 식각될 수 있는 물질을 포함하더라도, 커버 패턴(CVP)이 제2 제어 전극(CE2)을 보호하고 노출된 식각 가스(ET)에 대신 식각될 수 있다. 본 발명의 일 실시예에 따르면, 도전층(CL2) 패터닝 과정에서의 제2 제어 전극(CE2)의 손상을 용이하게 방지할 수 있어, 제2 제어 전극(CE2)의 구성 재료에 구애 받지 않고 다양한 종류의 식각 가스(ET)가 선택될 수 있고, 공정 신뢰성이 향상될 수 있다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 도시한 단면도들이다. 도 6a 내지 도 6f에는 도 3에 도시된 반도체 장치(SD2)의 제조 방법의 일 실시예를 예시적으로 도시하였다. 한편, 도 1 내지 도 5c에 도시된 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 6a에 도시된 것과 같이, 기판(SUB) 상에 제1 반도체 패턴(SP1)을 형성한 후, 초기 제2 반도체 패턴(SP2-A), 제1 제어 전극(CE1), 커패시터(CST), 상부 전극(CE-U), 및 제2 제어 전극(CE2)을 형성한다. 도 6a는 상술한 도 4f 중 초기 제3 절연층(30-A)이 형성되기 이전의 단계에 대응될 수 있다. 따라서, 상세한 설명은 도 4a 내지 도 4f를 참조하기로 한다.
이후, 도 6b에 도시된 것과 같이, 제2 제어 전극(CE2) 상에 커버 패턴(CVP-1)을 형성한다. 커버 패턴(CVP-1)은 제2 제어 전극(CE2) 상에 절연물질을 포함하는 층을 형성한 후 이를 패터닝하여 형성될 수 있다. 또는 제2 제어 전극(CE2)을 노출시키고 나머지 영역을 커버하는 마스크를 형성한 후, 마스크 상에 절연층을 형성하고, 마스크를 제거함으로써 형성될 수도 있다.
커버 패턴(CVP-1)은 적어도 제2 제어 전극(CE2)을 커버한다. 본 실시예에서, 커버 패턴(CVP-1)은 제2 제어 전극(CE2)과 평면상에서 동일한 형상을 가질 수 있다. 한편, 이는 예시적으로 도시한 것이고, 커버 패턴(CVP-1)은 제2 제어 전극(CE2)을 형성하는 단계에서 제2 제어 전극(CE2)과 동시에 형성될 수도 있다. 이때, 커버 패턴(CVP-1) 및 제2 제어 전극(CE2)은 하나의 마스크로 동시에 패터닝될 수 있다. 본 발명의 일 실시예에 따른 커버 패턴(CVP-1)은 다양한 공정을 통해 형성될 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
이후, 도 6c에 도시된 것과 같이, 초기 제3 절연층(30-A)을 형성한다. 초기 제3 절연층(30-A)은 초기 제2 절연층(20-A) 상에 유기막 및/또는 무기막을 증착, 코팅, 또는 프린팅하여 형성될 수 있다. 초기 제3 절연층(30-A)은 초기 제2 절연층(20-A) 상에 형성되어, 커버 패턴(CVP-1), 상부 전극(CE-U), 및 제2 커패시터 전극(CPE2)을 커버한다.
이후, 도 6d에 도시된 것과 같이, 제1 절연층(10), 제2 절연층(20), 제3 절연층(30)을 형성하고, 제2 반도체 패턴(SP2)을 형성한다. 상술한 바와 같이, 제1 절연층(10), 제2 절연층(20), 제3 절연층(30)은 제1 관통부들(OP1) 및 제2 관통부(OP2)를 형성함으로써 형성될 수 있다. 이에 관한 상세한 설명은 도 4g를 참조하고, 중복된 설명은 생략하기로 한다.
제2 반도체 패턴(SP2)은 초기 제2 반도체 패턴(SP2-A)에 플라즈마 처리(PT)를 하여 형성될 수 있다. 플라즈마 처리(PT)는 제2 관통부(OP2) 형성 후 환원성 플라즈마 가스에 초기 제2 반도체 패턴(SP2-A)을 노출시킴으로써 진행될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 플라즈마 처리(PT)는 제2 관통부(OP2)를 형성하는 공정과 연속적으로 이루어질 수도 있다. 이때, 플라즈마 처리(PT)는 제2 관통부(OP2)를 형성하기 위한 식각 가스와 대응될 수 있다.
제2 반도체 패턴(SP2)을 형성하는 공정은 도 4h와 대응될 수 있으므로, 중복된 설명은 생략하기로 한다. 본 발명의 일 실시예에 따른 제2 반도체 패턴(SP2)은 다양한 방법으로 형성될 수 있으며, 어느 하나의 실시예에 한정되지 않는다.
이후, 도 6e 및 도 6f에 도시된 것과 같이, 제3 절연층(30) 상에 도전층(CL2)을 형성한 후 이를 패터닝하여 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)을 형성한다. 도전층(CL2)은 제3 절연층(30) 상에 도전 물질을 증착, 코팅, 또는 프린팅하여 형성될 수 있다. 도전층(CL2)은 제1 관통부들(OP1) 및 제2 관통부(OP2)와 중첩한다. 도전층(CL2)은 제2 관통부(OP2) 내에 배치된 제2 반도체 패턴(SP2), 및 커버 패턴(CVP-1)을 커버한다.
이후, 도전층(CL2)은 식각 공정을 통해 패터닝될 수 있다. 소정의 식각 가스(ET)가 제공되고 미도시된 마스크를 이용하여 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2)이 패터닝될 수 있다.
이때, 커버 패턴(CVP-1)은 제2 제어 전극(CE2) 상에 배치되어 식각 가스(ET)로부터 제2 제어 전극(CE2)을 보호할 수 있다. 이에 따라, 제2 제어 전극(CE2)이 도전층(CL2)과 동일한 물질로 형성되더라도, 식각 가스(ET)에 의해 손상되지 않을 수 있다.
커버 패턴(CVP-1)은 제1 입력 전극(IE1), 제1 출력 전극(OE1), 제2 입력 전극(IE2), 및 제2 출력 전극(OE2) 형성 단계에서 제2 제어 전극(CE2)을 안정적으로 보호할 수 있다. 이에 따라, 제2 제어 전극(CE2)을 다양한 물질로 형성할 수 있고, 제2 제어 전극(CE2)의 공정상의 신뢰성이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SD: 반도체 장치 T1: 제1 트랜지스터
T2: 제2 트랜지스터 OP1: 제1 관통부들
OP2: 제2 관통부 IP: 커버 절연 패턴

Claims (30)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치되고, 제1 반도체 패턴, 제1 제어 전극, 제1 입력 전극, 및 제1 출력 전극을 포함하는 제1 트랜지스터;
    상기 베이스 기판 상에 배치되고, 제2 반도체 패턴, 제2 제어 전극, 제2 입력 전극, 및 제2 출력 전극을 포함하는 제2 트랜지스터; 및
    복수의 절연층들을 포함하고,
    상기 절연층들 중 적어도 일부를 관통하는 단일의 제1 관통부가 정의되고,
    상기 제1 입력 전극 및 상기 제1 출력 전극 각각은 공통된 상기 제1 관통부를 통해 상기 제1 반도체 패턴에 접속된 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 반도체 패턴은 상기 제1 제어 전극과 중첩하는 제1 영역, 상기 제1 영역을 사이에 두고 서로 이격되어 정의된 제2 영역 및 제3 영역을 포함하고,
    상기 제1 관통부는 상기 제2 영역 및 상기 제3 영역을 노출시키는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 관통부는 상기 절연층들 중 상기 제1 제어 전극 및 상기 제1 반도체 패턴 사이에 배치된 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 관통하여 상기 제1 반도체 패턴의 적어도 일부 및 상기 제1 제어 전극을 노출시키고,상기 제1 입력 전극 및 상기 제1 출력 전극은 상기 제2 절연층 상에 배치되어 상기 제1 관통부를 통해 상기 제1 반도체 패턴에 접속된 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 절연층은,
    상기 제1 영역 및 상기 제1 제어 전극에 중첩하는 제1 절연 패턴; 및
    평면상에서 상기 제1 절연 패턴을 사이에 두고 상기 제2 영역 및 상기 제3 영역을 노출시키는 제2 절연 패턴을 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 절연 패턴의 적어도 일부는 상기 제2 절연 패턴에 연결된 반도체 장치.
  6. 제4 항에 있어서,
    상기 제1 관통부는 상기 제1 절연 패턴의 측면 및 상기 제1 제어 전극의 측면을 노출시키는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 절연 패턴의 상기 측면은 상기 제1 제어 전극의 상기 측면과 단면상에서 정렬된 반도체 장치.
  8. 제4 항에 있어서,
    상기 제1 절연층 중 상기 제1 관통부가 정의된 영역과 상기 제2 절연층 중 상기 제1 관통부가 정의된 영역은 평면상에서 서로 상이한 형상을 갖는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제2 절연층 중 상기 제1 관통부가 정의된 영역은 적어도 상기 제1 반도체 패턴과 평면상에서 중첩하는 반도체 장치.
  10. 제3 항에 있어서,
    상기 제1 관통부와 상이하고, 각각이 상기 절연층들 중 적어도 일부를 관통하는 복수의 제2 관통부들이 정의되고,
    상기 제2 입력 전극은 상기 제2 관통부들 중 어느 하나의 제2 관통부를 통해 상기 제2 반도체 패턴에 접속되고,
    상기 제2 출력 전극은 상기 제2 관통부들 중 다른 하나의 제2 관통부를 통해 상기 제2 반도체 패턴에 접속된 반도체 장치.
  11. 제10 항에 있어서,
    상기 제2 관통부들 각각은 상기 절연층들 중 상기 제1 절연층, 상기 제2 절연층, 및 상기 제2 제어 전극과 상기 제2 반도체 패턴 사이에 배치된 제3 절연층을 관통하고,
    상기 제1 반도체 패턴은 상기 제3 절연층 상에 배치되고, 상기 제2 반도체 패턴은 상기 제3 절연층에 의해 커버되는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제3 절연층 상에 배치된 제1 커패시터 전극; 및
    상기 제1 커패시터 전극 상에 배치되고 상기 제1 커패시터 전극과 전계를 형성하는 제2 커패시터 전극을 더 포함하고,
    상기 제2 커패시터 전극은 상기 제1 절연층을 사이에 두고 서로 이격되어 배치된 반도체 장치.
  13. 제12 항에 있어서,
    상기 제2 제어 전극 상에 배치되고 상기 제2 제어 전극과 중첩하는 상부 전극을 더 포함하고,
    상기 상부 전극은 상기 제1 절연층을 사이에 두고 상기 제2 제어 전극으로부터 이격되고,
    상기 상부 전극은 상기 제2 커패시터 전극과 연결된 반도체 장치.
  14. 제1 항에 있어서,
    상기 제1 관통부는 상기 제1 제어 전극의 상면을 노출시키는 반도체 장치.
  15. 제1 항에 있어서,
    상기 제1 제어 전극을 커버하는 커버 패턴을 더 포함하고,
    상기 제1 관통부는 상기 커버 패턴의 상면을 노출시키는 반도체 장치.
  16. 제15 항에 있어서,
    상기 커버 패턴은 상기 제1 제어 전극과 평면상에서 동일한 형상을 갖는 반도체 장치.
  17. 제1 항에 있어서,
    상기 제1 반도체 패턴은 산화물 반도체를 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제2 반도체 패턴은 결정질 반도체를 포함하는 반도체 장치.
  19. 제17 항에 있어서,
    상기 제2 트랜지스터에 직접 연결된 유기발광소자를 더 포함하는 반도체 장치.
  20. 베이스 기판 상에 초기 제1 반도체 패턴을 형성하는 단계;
    상기 초기 제1 반도체 패턴 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 제1 제어 전극을 형성하는 단계;
    상기 제1 절연층 상에 상기 제1 제어 전극을 커버하도록 제2 절연층을 형성하는 단계;
    상기 제2 절연층 및 상기 제1 절연층을 관통하고, 상기 초기 제1 반도체 패턴 중 적어도 일부 및 상기 제1 제어 전극의 측면이 노출되도록 제1 관통부를 형성하는 단계;
    상기 초기 제1 반도체 패턴에 채널 영역을 형성하여 제1 반도체 패턴을 형성하는 단계; 및
    공통된 상기 제1 관통부를 통해 상기 제1 반도체 패턴에 접속되도록 상기 제2 절연층 상에 제1 입력 전극 및 제1 출력 전극을 각각 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  21. 제20 항에 있어서,
    상기 제1 관통부를 형성하는 단계는 식각 공정을 이용하는 반도체 장치 제조 방법.
  22. 제21 항에 있어서,
    상기 제1 관통부를 형성하는 단계에서 상기 제1 절연층은 상기 제1 제어 전극과 대응되는 제1 절연 패턴 및 상기 제2 절연층과 중첩하는 제2 절연 패턴으로 구분되는 반도체 장치 제조 방법.
  23. 제22 항에 있어서,
    상기 제1 절연 패턴은 상기 제1 제어 전극을 따라 셀프-얼라인(self-align) 되는 반도체 장치 제조 방법.
  24. 제21 항에 있어서,
    제2 절연층을 형성하는 단계 이전에, 상기 제1 제어 전극 상에 상기 제1 제어 전극을 커버하는 커버 패턴을 형성하는 단계를 더 포함하고,
    상기 제1 관통부는 상기 커버 패턴의 상면을 노출시키는 반도체 장치 제조 방법.
  25. 제24 항에 있어서,
    상기 커버 패턴은 상기 식각 공정에서 상기 제2 절연층에 대해 식각 선택비를 갖는 반도체 장치 제조 방법.
  26. 제20 항에 있어서,
    상기 제1 반도체 패턴을 형성하는 단계는, 상기 제1 관통부를 통해 상기 초기 제1 반도체 패턴의 상기 노출된 적어도 일부를 플라즈마 처리 하는 반도체 장치 제조 방법.
  27. 제20 항에 있어서,
    상기 초기 제1 반도체 패턴을 형성하기 이전에,
    상기 베이스 기판에 초기 제2 반도체 패턴을 형성하는 단계; 및
    상기 초기 제2 반도체 패턴 상에 제3 절연층을 형성하는 단계를 더 포함하고,
    상기 제1 제어 전극을 형성하는 단계 이후에, 상기 초기 제2 반도체 패턴에 채널 영역을 형성하여 제2 반도체 패턴을 형성하는 단계를 더 포함하고,
    상기 제1 관통부를 형성하는 단계는, 상기 제2 반도체 패턴에 중첩하고 각각이 상기 제1 내지 제3 절연층들을 관통하는 복수의 제2 관통부들을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  28. 제27 항에 있어서,
    상기 제1 관통부는 상기 제2 관통부들과 동시에 형성되는 반도체 장치 제조 방법.
  29. 제20 항에 있어서,
    상기 제1 관통부는 상기 제1 제어 전극의 상면을 노출시키는 반도체 장치 제조 방법.
  30. 제29 항에 있어서,
    상기 제1 입력 전극 및 상기 제1 출력 전극을 각각 형성하는 단계는,
    상기 노출된 상기 제1 제어 전극을 커버하도록 상기 제2 절연층 상에 도전층을 형성하는 단계; 및
    상기 제1 입력 전극, 상기 제1 출력 전극, 상기 제1 입력 전극 및 상기 제1 출력 전극과 평면상에서 이격되고 상기 제1 제어 전극을 커버하는 커버 패턴이 동시에 형성되도록 상기 도전층을 패터닝하는 단계를 포함하고,
    상기 커버 패턴은 평면상에서 상기 제1 제어 전극과 동일한 형상을 갖는 반도체 장치 제조 방법.
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